JP3990871B2 - 終端抵抗を内蔵するメモリモジュール及びこれを含んだ多重チャネルの構造を有するメモリモジュールを具備するシステムボード - Google Patents

終端抵抗を内蔵するメモリモジュール及びこれを含んだ多重チャネルの構造を有するメモリモジュールを具備するシステムボード Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明はメモリモジュール及びこれを装着するシステムボードに係り、特に終端抵抗を内蔵したメモリモジュールと多重チャンネル構造を有するシステムボードに関する。
【０００２】
【従来の技術】
最近のコンピュータシステムは、高性能マイクロコントローラ(以下"CPU"と称する)の開発による大容量データの高速処理が要求されている。このような要求はCPUの命令集合構造及び機能構造によってプロセッサーのワードの長さをさらに長くし、入力クロック周波数を増加させ、かつ外部データバス幅を広げるなどのCPUの特性に応じるものである。特に、外部データバス幅の増加はCPUとデータを相互交換するメモリシステムの容量及びデータの伝送速度を向上させるように誘導する。メモリシステムの伝送速度は単位時間当り伝送される入出力データの量を意味するものであって、いわゆる帯域幅と呼ばれる。広帯域幅を有するメモリシステムは一般に大きなデータバス及び高周波数で動作される。
【０００３】
メモリシステムのデータバスが大きくなることによってメモリチップを装着するメモリモジュールの大きさも増加する。これは単純に装着されるメモリチップの数が多くなってメモリモジュールが大きくなることもあるが、通常、メモリモジュールのピンが増加してメモリモジュールが大きくなるものである。図１はこのような従来のメモリモジュールを示す図面であって、ループ-スルー構造を示す。これを参照すれば、メモリモジュール１５はシステムボード１０に装着され、メモリモジュール１５内には多数のメモリチップ１１、１２、１３、１４が装着されている。メモリチップ１１、１２、１３、１４はバスラインを共有してメモリモジュールピン１６、１７を通じて入出力されるデータを送受信する。システムボード１０は終端電圧端Vtermとメモリモジュールピン１６、１７との間に終端抵抗(termination resistor)Rtermを内蔵する。終端抵抗Rtermはバスラインの端末処理のために使われる。
【０００４】
ところが、従来のメモリモジュール１５では終端抵抗Rtermがシステムボード１０に内蔵されているために、メモリチップ１１、１２、１３、１４のバスラインがメモリモジュールピンを通じてシステムボード１０の終端抵抗Rtermと連結される。そこでメモリチップ１１、１２、１３、１４のバスラインの数が増加すると、バスラインと連結されるメモリモジュールピンの数も増加してメモリモジュールが大きくなる。また、メモリモジュールピンはシステムボード１０のコネクタソケット１８に連結されるが、コネクタソケット１８はその特性上これを通過するデータ信号に電気的なノイズを発生させる。したがって、１つのバスラインの通過するソケットの接点数が増加すると、バスラインの特性が劣化される問題がある。
【０００５】
図２はこのような従来のシステムボードを簡略に示した図面である。図２のシステムボード２０にはバスラインIO BUSを通じてメモリコントローラ２１と連結する多数のメモリモジュール２２、２３を含む。バスラインIO BUSと終端電圧端Vtermとの間には終端抵抗Rtermを具備する。メモリモジュール２２、２３はメモリコントローラー２１のバスラインIO BUSを共有するために一方向に直列連結されている。
【０００６】
【発明が解決しようとする課題】
このようなシステムボード２０ではメモリコントローラ２１に隣接して配置される第１メモリモジュール２２と相対的に遠く配置される第２メモリモジュール２３との間にはデータ伝送時間が変わって示されるようになる。そうして、最も遅いデータ伝送時間によってシステムの動作速度が決定されるために、システム及びメモリチップの高速動作に適さないという問題点を有する。したがって、広帯域幅を有するメモリシステムで使われるメモリモジュールにおいて、それを大きくしないメモリモジュールが要求される。そして、前記メモリモジュールを内蔵するシステムボードにおいて、メモリシステムの高速動作を満たせるシステムボードも要求される。
【０００７】
本発明の目的は、広帯域幅を有するメモリモジュールにおいて、その大きさを大きくしないメモリモジュールを提供することである。
本発明の他の目的は、前記メモリモジュールを内蔵するシステムボードにおいて、メモリシステムの高速動作を満足させるシステムボードを提供することである。
【０００８】
【課題を解決するための手段】
前記目的を達成するために本発明の一実施例に係るメモリモジュールはバスラインを共有する多数のメモリチップと、所定の電圧が印加される終端電圧端と、バスラインのそれぞれと終端電圧端との間に連結する終端抵抗とを具備する。望ましくは、バスラインの１つはメモリモジュールピンのうち何れか１つのピンと連結される。
【０００９】
前記他の目的を達成するために本発明の一実施例に係るシステムは第１バスラインに連結される第１メモリモジュールと、第２バスラインに連結される第２メモリモジュールと、第１及び第２バスラインが１つのピンに連結されるメモリコントローラとを具備する。
【００１０】
前記他の目的を達成するために本発明の他の実施例に係るシステムは多数のバスラインと、バスラインが１つのピンに連結されるメモリコントローラと、メモリコントローラからバスラインに出力されるデータをスイッチングする多数のスイッチと、スイッチの出力に応答してバスラインに選択的に連結される多数のメモリモジュールとを具備する。
【００１１】
前記他の目的を達成するために本発明のさらに他の実施例に係るシステムボードは第１バスラインと、第２バスラインと、第１及び第２バスラインのそれぞれが１つのピンに連結されるメモリコントローラと、第１バスラインに連結される第１スイッチと、第２バスラインに連結される第２スイッチと、第１スイッチの出力に応答して第１バスラインと選択的に連結される第１メモリモジュール群と、第２スイッチの出力に応答して第２バスラインと選択的に連結される第２メモリモジュール群とを具備する。
【００１２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するために本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照する。
以下、添付した図面に基づいて本発明の望ましい実施例を詳しく説明する。各図面において、同じ部材番号は同じ部材であることを示す。
メモリモジュール及びこれを含むシステムボードについて本発明を記述する。メモリモジュールは多数のメモリチップを含み、その他のロジックチップを含むことができるが、本明細書では技術的な便宜上、メモリチップのみを含むものについて記述する。そして、メモリモジュール内のバスラインの数はメモリモジュールの性能によって多様に構成されるのであるが、本明細書では２つのバスラインを例として記述する。バスラインにはアドレス信号、データ信号または制御信号が伝えられる。
【００１３】
図３は本発明の一実施例に係るメモリモジュールを示す図面である。これを参照すれば、メモリモジュール３０は多数のメモリチップ３１、３２、３３、３４を装着し、メモリチップ３１、３２、３３、３４はバスラインIO BUSを共有する。バスラインIO BUSはメモリモジュール３０と連結されるシステムボード(図示せず)上のメモリコントローラ(図示せず)によって制御される。バスラインIO BUSの一端はメモリモジュールピン３５に連結されてメモリコントローラ(図示せず)と連結され、他端はメモリモジュール３０内に含まれる終端抵抗Rtermと連結される。
【００１４】
図３のメモリモジュール３０ではバスラインIO BUSが１つのメモリモジュールピンを通じてメモリモジュール３０の外側のメモリコントローラ(図示せず)と連結される。したがって、図１のバスラインIO BUSが２本のメモリモジュールピンとコネクタソケット上の２つの接点を通過してシステムボード上のメモリコントローラと終端抵抗に連結されるものに比べ、図３のバスラインIO BUSは１本のメモリモジュールピン３５とコネクタソケット３６上の１つの接点を通過してシステムボード上のメモリコントローラ(図示せず)と連結される。したがって、図３のメモリモジュール３０は図２において１つのバスラインが２つのソケット接点を有することによってノイズが発生されるものに比べ、１つのバス当り１個の接点を有するためにノイズを減らせることができる。本実施例では１つのバスラインが連結される１つのメモリモジュールについて記述しているが、メモリモジュールの数が増加するとこれを通過する接点数をさらに減らせるので、データの劣化が防止できる。
【００１５】
また、図３のメモリモジュール３０は終端抵抗Rtermを内蔵するために、図１のメモリモジュール１０でシステムボード上の終端抵抗Rtermと連結するために使われたメモリモジュールピンを減らすことができる。これにより、図３のメモリモジュール３０は終端抵抗Rtermが占める面積があるとしても終端抵抗Rtermをメモリモジュール３０内の部品(component)配置時に余分の領域に配置させることができるので、実際的にはメモリモジュール３０を大きくしない。
【００１６】
図４は本発明の一実施例に係るシステムボードを示す図面である。これを参照すれば、システムボード４０はメモリコントローラ４１とメモリモジュール４２、４３を含み、メモリモジュール４２、４３はバスラインIO BUSを通じてメモリコントローラ４１のピンと連結される。メモリモジュール４２、４３は図３のメモリモジュール３０とほぼ同一である。すなわち、それぞれのメモリモジュール４２、４３はバスラインIO BUSと連結される多数のメモリチップと終端抵抗Rtermとを含み、メモリモジュール４２、４３内のバスラインIO BUSの一端のみがメモリモジュールピンを通じて外部と連結される。
【００１７】
図４のシステムボード４０においてバスラインIO BUSはメモリコントローラ４１の各ピンから２つのバスラインIO BUSが分岐されて各メモリモジュール４２、４３内のメモリチップに連結される。これは、図２のシステムボード２０上のバスラインIO BUSがメモリコントローラ２１の各ピンに１本ずつ連結しつつメモリモジュール２２、２３に連結されるためにバスラインIO BUSが相対的に長いのに対し、図４のバスラインIO BUSは短いということを意味する。すなわち、バスラインIO BUS上のデータ遅延時間を短縮できる。これにより、バスラインIO BUSを通じて相互動作するメモリコントローラ４１とメモリモジュール４２、４３の動作速度が速くなり、システムボード４０の高速動作も可能となる。
【００１８】
また、図４のシステムボード４０はメモリコントローラ４１の端における信号反射によるバスラインIO BUSのノイズを減らせる。図５及び図６に基づいてこれを説明する。
図５は図２の従来のシステムボード２０においてメモリコントローラ２１から生じる信号反射現象を示す図面である。これを参照すれば、バスラインIO BUSがメモリコントローラ２１の１ピンに１バスラインが連結されているために、バスラインIO BUSが連結されるメモリコントローラ２１の入力部は開放された特性を有することになる。これにより、メモリコントローラ２１に入射されるバスラインIO BUSの入力信号に対して反射信号が生じる。入力信号に対する反射信号の比を反射係数R、バスラインIO BUSがメモリコントローラ２１に向かって有する入力インピーダンスをZin、バスラインIO BUS自体のインピーダンスをZchとする。そうすると、反射係数Rは
【数１】
Figure 0003990871
と示される。すなわち、反射信号はメモリコントローラに入射された入力信号と同一な大きさと位相を持ちつつバスラインIO BUSを通じて伝えられる。これはバスラインのノイズを誘発する。
【００１９】
これに対し、図６は本発明の一実施例の図４のシステムボードにおける信号反射の有無を示す図面である。図６の上段に示す図において、メモリコントローラ４１の一側からバスラインIO BUSを通じて入射される入力信号はこの入力信号を受信するピンに連結される他のバスラインIO BUSのためにインピーダンスが整合された終端のような効果がある。すなわち、図６の下段に示す図のようにバスラインIO BUSがメモリコントローラ４１に向かって有する入力インピーダンスZinはバスラインIO BUS自体のインピーダンスZchと同一となる。したがって、反射係数Rは
【数２】
Figure 0003990871
と示される。したがって、反射信号は生じない。これはバスラインがメモリコントローラ４１の内部で完全整合(match)された場合と同一な効果を生じる。
【００２０】
図７は本発明の他の実施例に係るシステムボードを示す図面である。これを参照すれば、システムボード７０はメモリコントローラ７１、スイッチ７２、７５及び多数のメモリモジュール７３、７４、７６、７７を含む。スイッチ７２、７５はバッファーまたはFETスイッチで構成でき、バスラインIO BUSを選択的にメモリモジュール７３、７４、７６、７７に連結させる。
システムボード７０は具体的にバスラインIO BUSがメモリコントローラ７１の１ピン当り２ラインが連結されるが、これを区分して第１バスラインと第２バスラインとする。第１スイッチ７２は第１バスラインに、第２スイッチ７５は第２バスラインに各々連結される。第１メモリモジュール群７３、７４は第１スイッチ７２の出力に応答して第１バスラインと選択的に連結され、第２メモリモジュール群７６、７７は第２スイッチ７５の出力に応答して第２バスラインと選択的に連結される。
【００２１】
図７のシステムボード７０はバスラインIO BUSをスイッチ７２、７５によって分岐させるものであって、システムボード７０に内蔵されるメモリモジュール７３、７４、７６、７７が多い場合に使われる。これにより、システムの大容量化に有利である。
【００２２】
【発明の効果】
このような本発明のメモリモジュールは、終端抵抗を内蔵してメモリモジュールピンの増加を減少させてメモリモジュールを大きくしない。このメモリモジュールを含むシステムボードはメモリコントローラの１ピンを２つのバスラインが共有するように連結させることによって、メモリコントローラとメモリ素子との時間遅延を短縮し、高周波ノイズ特性を改善する。これにより、メモリコントローラとメモリモジュールの動作速度が速くなり、システムボードの高速動作も可能となる。また、バスラインのノイズを減らす効果がある。そして、システムボード内にスイッチを内蔵してバスラインを分岐させ、分岐されたバスラインに多くのメモリモジュールを連結させることがでるので、システムの大容量化に好適である。
本発明は図面に示された一実施例に基づいて説明されたが、これは例示的なもの過ぎず、当業者ならこれより多様な変形及び均等な他実施例が可能であることが理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【図面の簡単な説明】
【図１】従来のメモリモジュールを示す図面。
【図２】従来のシステムボードを示す図面。
【図３】本発明の一実施例に係るメモリモジュールを示す図面。
【図４】本発明の一実施例に係るシステムボードを示す図面。
【図５】図２のシステムボードにおける信号反射現象を示す図面。
【図６】図４のシステムボードにおける信号反射現象を示す図面。
【図７】本発明の他の実施例に係るシステムボードを示す図面。
【符号の説明】
３０ メモリモジュール
３１，３２，３３，３４ メモリチップ

Claims (10)

  1. 第１バスラインに連結される第１メモリモジュールと、
    第２バスラインに連結される第２メモリモジュールと、
    前記第１及び第２バスラインが１つのピンから分岐され並列連結されるメモリコントローラを具備し、
    前記第１のメモリモジュールと前記第２メモリモジュールとが、前記メモリコントローラの両方向に配置されることを特徴とするシステムボード。
  2. 前記第１及び第２メモリモジュールのそれぞれは、
    バスラインを共有する多数のメモリチップと、
    所定の電圧が印加される終端電圧端と、
    前記バスラインのそれぞれと前記終端電圧端との間に連結される終端抵抗とを具備することを特徴とする請求項１に記載のシステムボード。
  3. 前記バスラインの１つは、
    前記メモリモジュールのピンのうち何れか１つのピンと連結されることを特徴とする請求項２に記載のシステムボード。
  4. 多数のバスラインと、
    前記バスラインが１つのピンから分岐され並列連結されるメモリコントローラと、
    前記メモリコントローラから前記バスラインに出力されるデータをスイッチングする多数のスイッチと、
    前記スイッチの出力に応答して前記バスラインに選択的に連結される多数のメモリモジュールとを具備し、
    前記多数のメモリモジュールが前記メモリコントローラの両方向に配置されることを特徴とするシステムボード。
  5. 前記メモリモジュールのそれぞれは、
    前記バスラインを共有する多数のメモリチップと、
    所定の電圧が印加される終端電圧端と、
    前記バスラインのそれぞれと前記終端電圧端との間に連結される終端抵抗とを具備することを特徴とする請求項４に記載のシステムボード。
  6. 前記バスラインの１つは、
    前記メモリモジュールのピンのうち何れか１つのピンと連結されることを特徴とする請求項５に記載のシステムボード。
  7. 第１バスラインと、
    第２バスラインと、
    前記第１及び第２バスラインが各々１つのピンから分岐され並列連結されるメモリコントローラと、
    前記第１バスラインに連結される第１スイッチと、
    前記第２バスラインに連結される第２スイッチと、
    前記第１スイッチの出力に応答して前記第１バスラインと選択的に連結される第１メモリモジュール群と、
    前記第２スイッチの出力に応答して前記第２バスラインと選択的に連結される第２メモリモジュール群とを含み、
    前記第１のメモリモジュール群と前記第２メモリモジュール群とが、前記メモリコントローラの両方向に配置されることを特徴とするシステムボード。
  8. 前記第１及び第２メモリモジュール群は、
    多数のメモリモジュールを備え、
    それぞれのメモリモジュールは、
    前記バスラインを共有する多数のメモリチップと、
    所定の電圧が印加される終端電圧端と、
    前記バスラインのそれぞれと前記終端電圧端との間に連結される終端抵抗とを具備することを特徴とする請求項７に記載のシステムボード。
  9. 前記バスラインの１つは、
    前記メモリモジュールピンのうち何れか１つのピンと連結されることを特徴とする請求項７に記載のシステムボード。
  10. 第１バスラインと、
    第２バスラインと、
    前記第１バスラインに連結される第１スイッチと、
    前記第２バスラインに連結される第２スイッチと、
    前記第１スイッチの出力に応答して前記第１バスラインと選択的に連結され、前記第１バスラインが第１終端抵抗に連結される第１メモリモジュール群と、
    前記第２スイッチの出力に応答して前記第２バスラインと選択的に連結され、前記第２バスラインが第２終端抵抗に連結される第２メモリモジュール群と、
    前記第１及び第２バスラインが各々１つのピンから分岐され並列連結されるメモリコントローラとを具備し、
    前記第１のメモリモジュール群と前記第２メモリモジュール群とが、前記メモリコントローラの両方向に配置されることを特徴とするシステムボード。
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