JP3982960B2

JP3982960B2 - Semiconductor device

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Publication number: JP3982960B2
Application number: JP26155699A
Authority: JP
Inventors: 元大諏訪; 孝志三輪; 優之白井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-09-16
Filing date: 1999-09-16
Publication date: 2007-09-26
Anticipated expiration: 2019-09-16
Also published as: JP2001085553A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子が搭載される基板の一面に外部端子を格子状に配置した半導体装置に関し、特にボール・グリッド・アレイ(以下ＢＧＡ)、ピン・グリッド・アレイ(以下ＰＧＡ)及びランド・グリッド・アレイ(以下ＬＧＡ)型等のパッケージを用いた半導体装置に好適な技術に関するものである。
【０００２】
【従来の技術】
ＢＧＡ、ＰＧＡ及びＬＧＡ等のパッケージでは、基板に半導体チップが配置され、半導体チップとの電気的な接続端子としてワイヤボンディングが用いられる。このような構造のパッケージでは、熱抵抗を低減するため、基板の中心部にチップ搭載用のキャビティが開口され、その裏にヒートスプレッタとしてＣｕ板等の金属板を貼り合わせた構造が多く用いられる。この場合、チップ搭載部周辺にワイヤボンディングリードが形成され、さらに外周に配置されている配線基板の配線層上に内部端子が形成される。内部端子とボンディングリードは一般には基板に設けられた配線層上の配線を介して電気的に接続される。そして内部端子はスルーホールを介して、ピン又ははんだボール等の外部端子と接続される。基板平面に垂直な方向から見ると、内部端子は配線層上のスルーホールの位置に設けられる。すなわち、スルーホールも端子と同一ピッチで形成される。特に、信号用ボンディングリードと信号用内部端子とを接続する信号用配線は、スルーホール数の増大を防止するため、信号用ボンディングリードと同一層に形成されるのが一般的である。近年のＬＳＩの小型化、外部端子の多ピン化にともない、同一層に形成される信号用配線及び内部端子はできる限り微細な線幅、スペースに配置することが要求されてきている。この要求に対応するため、特開平4-335555には、ＰＧＡ型半導体装置において、配線回路基板上に形成される端子のうち隣接するもの同士の間隔を、ボンディングリードに近いほど広くなるように配置するものが開示されている。また、特開平7-307404には、ＰＧＡ型半導体装置において、半導体装置のリードピンを外側ほど狭い間隔で配置する技術が開示されている。また上記リードピンのうち最も内側のものは全て電源用リードピンとし、外側のものは信号用リードピンとする技術が開示されている。
【０００３】
【発明が解決しようとする課題】
しかし、上記従来技術には配線基板上に形成される内部端子において、電気的特性の面および配線配置の容易性の両面から信号端子を効率的に配置することについて考慮されていない。
【０００４】
本発明の目的は、外部端子を格子状に配置する半導体装置において、半導体素子と内部端子間の接続用配線を有効に引き出しつつ、電気特性に優れた内部端子配置を有する半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するために、本発明は以下の構成を有する。
【０００６】
すなわち、本発明は、半導体素子と、第一グランド用配線層と、前記第一グランド用配線層とは異なる層に設けられた第二グランド用配線層と、前記第一グランド用配線層と前記第二グランド用配線層との間に配置された電源用配線層と、前記第一グランド用配線層と前記電源用配線層との間に配置された第一信号用配線層と、前記第二グランド用配線層と前記電源用配線層との間に配置された第二信号用配線層を有し、前記半導体素子の周囲に配置された複数のボンディングリードと、前記半導体素子と前記複数のボンディングリードとをそれぞれ電気的に接続する複数のボンディングワイヤと、前記複数のボンディングリードと複数の信号配線を介してそれぞれと電気的に接続され、かつ前記第一及び第二信号用配線層にそれぞれ設けられた複数の内部端子と、前記複数の内部端子とそれぞれ電気的に接続される複数の外部端子とを有した基板とを備えた半導体装置において、前記基板の前記第一及び第二信号用配線層のそれぞれには、前記複数の内部端子として、信号用端子ならびに電源用またはグランド用の端子とを備え、前記複数のボンディングリードの列に最も近い列として配置される第一の内部端子列には、電源用またはグランド用の端子が配置され、前記第一の内部端子列の次に前記ボンディングリードに近い列として配置される第二の内部端子列には、第二の内部端子列における内部端子のうちの信号用端子の占める割合が、前記信号用配線層全体における内部端子のうちの信号用端子の占める割合よりも多くなるように信号用端子が配置され、前記第一の内部端子列の端子ピッチは前記第二の内部端子列の端子ピッチの整数倍となるピッチを有するように、内部端子が配置されていることを特徴とするものである。
【０００７】
前記本発明の構成によれば、前記第一の内部端子ピッチを、前記第二の内部端子ピッチの整数倍とし、前記第二の内部端子に配置される信号端子の割合を多くすることで、有効に配線を引き出すことができる。
【０００８】
また、前記第一の内部端子に電源端子およびグランド端子を配置することで電気的特性に優れた半導体装置を提供することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号及び同一名称を付与している。
【００１０】
（実施例１）
図１及び図２は本発明の第１の実施例を説明するための図であり、図１はファンアウト型ＢＧＡ型半導体装置の断面構造概略図、図２はファンアウト型ＢＧＡ型半導体装置に組み込まれた第一信号配線層のパターン図である。
【００１１】
図１は本発明の実施例１のファンアウト型ＢＧＡ型半導体装置の断面構造概略図を示している。
【００１２】
図１において、１は半導体チップ、２はボール供給ランド層、３は第一グランド配線層、４は第一信号配線層、５は電源配線層、６は第二信号配線層、７は第二グランド配線層、８はソルダレジスト、９はボール状の外部端子、１０は電源リング、１１はグランドリング、１２はヒートスプレッダ、１３はボンディングワイヤ、１４は信号用ボンディングリード、１５は信号用配線、１６はスルーホール、１７はコア材、１８はプリプレグ、１９は信号端子としての内部端子を示している。
【００１３】
本実施例では、信号配線層は第一信号配線層４および第二信号配線層６の２層から形成され、各信号配線層は電源配線層５、第一グランド配線層３、第二グランド配線層７に挟まれた構造をしている。最上層はボール供給ランド層２である。ボール供給ランド層２上に設けられたボール状の外部端子９は、信号配線層上に設けられた信号端子としての内部端子１９とスルーホール１６によって電気的に接続されている。第一及び第二信号配線層のキャビティ部には、電源リング１０およびグランドリング１１が形成されており、それぞれ電源配線層５および第一、第二グランド層３、７に形成される導電膜によってベタ配線として電気的に接続されている。第一、第二信号配線層４、６上に配置される信号端子としての内部端子１９は、それぞれの信号配線層に配置される信号用配線からボンディングリード１４およびボンディングワイヤ１３を介して半導体チップ１と接続されている。また電源配線層５及び第一、第二グランド層３、７に配置される電源端子としての内部端子及びグランド端子としての内部端子はそれぞれの層上に配置される導電膜によってベタ配線され、電源リング１０、グランドリング１１及びボンディングワイヤ１３を介して半導体チップ１と接続されている。
【００１４】
図２に第一信号配線層４の配線パターンを示す。１９は信号端子としての内部端子、２０は電源端子としての内部端子、２１はグランド端子としての内部端子であり、内部端子中心の円形はスルーホール１６の内面に相当する。また２２は第一の内部端子列、２３は第二の内部端子列、２４は第一の内部端子のピッチ、２５は第二の内部端子のピッチを示している。ここで第一の内部端子列とは、ボンディングリード１４の列に最も近い内部端子列（２２で示す領域）を示し、第二の内部端子列とは第一の内部端子列の一列外に配置されている端子列（２３で示す領域）について示している。半導体チップ１の周辺に配置されたボンディングリード１４からそれぞれの信号端子としての内部端子１９まで、信号用配線１５が布線されている。本実施例１の特徴は、第一の内部端子のピッチ２４を、第二の内部端子のピッチ２５の整数倍とし、前記第二の内部端子列２３に占める信号端子の割合を、信号配線層全体に配置される全ての内部端子に占める信号端子の割合より大きくしていることである。これにより有効に配線を引き出し、また前記第一の内部端子列２２に内部端子として電源端子２０もしくは内部端子としてグランド端子２１を配置することで電気的特性に優れた半導体装置を提供できる。
【００１５】
ここで本実施例に基づいて、本発明の原理の説明を行う。
【００１６】
まず、有効に配線を引き出す観点から本発明の原理について説明する。
【００１７】
信号配線層上の内部端子間に配線を配置する場合に、ボンディングリードから最も近い内部端子列に電源用またはグランド用の内部端子を配置してしまうと、ボンディングリードと配線により接続することができる内部端子としての信号端子の数が制約を受ける。図３は、信号配線層と、電源およびグランド配線層とを別個に有する多層配線構造のＢＧＡ型半導体装置の信号配線層上の内部端子パターンの一部を模式的に示した図である。２６は配線が接続されていない信号端子を示している。信号端子１９、電源端子２０、グランド端子２１は配線層上に格子状に配置されている。図３(a)、(b)はともに、図中に内部端子が２０個ある例を示し、そのうち信号端子１９が計１３個、電源端子２０が４個、グランド端子２１が３個で構成されており、信号用配線１５を内部端子間に２本引くことができる場合について示している。図３(a)は、信号端子１９と電源端子２０とグランド端子２１を全体的にまんべんなく均等に配置したものであるが、図３(a)のような端子配置ではボンディングリード列１４から遠い列に配置されている端子に対しての信号用配線１５の供給本数が不足しており、配線が接続されない信号端子２６が存在する。これに対し図３(b)はボンディングリード１４に最も近い列の端子にすべて信号端子１９を配置したものである。(b)のように、ボンディングリード列１４に最も近い列において信号端子１９の割合を高くして配置することで、(a)の場合に生じるボンディングリード１４から遠い列に信号用配線１５が接続できないといった問題は解消され、配線が接続されていない信号端子２６をなくすことができる。
【００１８】
隣接する２端子間を通すことができる配線の本数は２本と決まっているので、図３(a)の場合のように比較的ボンディングリード１４から遠くの位置に信号端子１９を配置することは、信号用配線１５をその位置まで供給する上で不利である。それに対し図３(b)の場合においてはボンディングリード列１４に最も近い列に信号端子をわりあてているので、信号用配線１５は隣接する端子間を通ることなくボンディングリード列１４から最も近くの端子列に直に接続される。その結果、図３(a)、図３(b)の場合にように全体の信号端子数、電源端子数、グランド端子数の割合が等しくても、信号端子１９の配置を変化させることで、１つの配線層を使って供給できる信号用配線１５の数に相違が生じる。
【００１９】
つまりボンディングパット１４に最も近い内部端子列に、できるだけ多くの信号端子１９を配置することは、限られたスペースでより多くの信号用配線１５を供給する上で非常に重要な事である。より多くの信号用配線１５を供給するためには、図３(b)の場合のようにボンディングリード１４に最も近い端子列に配置する端子はすべて信号端子１９であることが好ましい。逆に、ボンディングリード１４の近くの端子列に多くの電源端子２０もしくはグランド端子２１が配置されていると、その分の信号端子１９をボンディングリード１４から遠くの端子列に配置しなくてはならない。端子間に配線される配線の本数には限界があるので、ボンディングリード１４から遠い端子列まで信号配線１５を供給するのが困難となる。
【００２０】
次に電気的特性の観点から本発明の原理について説明する。
【００２１】
同一層に形成される信号端子において、できる限り多くの信号端子をボンディングリード列から最も近い列に配置する際に、局所的に信号端子のみが集中し、電気的特性が低下するという問題が生じる。以上のことを説明するため、図４(a)及び図４(b)にＢＧＡパッケージの断面構造概略図の一部を示す。２７は信号に起因して生ずる電流、２８はリターン電流、２９は信号端子としての外部端子、３０および３１はグランド端子としての外部端子を示している。
【００２２】
図４の断面構造概略図において、図４(a)は信号に起因して生ずる電流２７が入力される信号端子としての外部端子２９付近にのみグランド端子３０が配置され、ボンディングリード１４付近に端子が配置されてない例を示しており、図４(b)は信号に起因して生ずる電流２７が入力される信号端子としての外部端子２９付近とボンディングリード１４付近など全体的にまばらにグランド端子３０、３１が配置されている例を示している。図４(a)は信号端子付近にのみグランド端子３０が配置されているので、電流２７が信号端子としての外部端子２９から入力されると、第一信号配線層４を通ってチップ１に入力され、リターン電流２８は第二グランド配線層７を通ってグランド端子としての外部端子３０から出力されている。このとき、電流２７が通る第一信号配線層４とリターン電流２８が通る第二グランド配線層７は互いに隣接した層でないので、電流２７及びリターン電流２８の相互作用による相互インダクタンスが働かない。
【００２３】
これに対し、図４(b)は信号用端子としての外部端子２９付近とボンディングリード１４付近など全体的にまばらにグランド端子３０、３１が配置されている。従って第一信号配線層４を通って電流２７がチップ１に入力され、リターン電流２８はボンディングリード１４付近のグランド端子スルーホール１６を介して、第一グランド配線層３よりグランド端子としての外部端子３０へ出力される。このとき電流２７が通る上段信号層４とリターン電流２８が通る上段グランド層３は互いに隣接した層であるから、電流２７及びリターン電流２８の相互作用による相互インダクタンスが働き、実効インダクタンスが低下する。したがって図４(b)において電気的特性は図４(a)と比較して大きく向上する。つまり電流２７とリターン電流２８が通るそれぞれの配線層を、できるだけ長い区間で隣接させるために、グランド端子は配線層上に配置される信号端子付近に全体的にまばらに配置し、しかもボンディングリード付近にグランド端子が配置されていることが電気的特性を向上する上で重要である。同様のことは信号用端子と電源端子の関係においても言うことができる。
【００２４】
言い換えると、図３(b)のようにボンディングリードに最も近い列のみ局所的に信号端子を配置するのは電気的特性を考慮する観点からは好ましくない。
【００２５】
そこで双方の観点から、有効に配線を引き出しかつ電気的特性に優れた半導体装置を得るために、本発明の実施例においては、ボンディングリードに最も近い内部端子列とボンディングリードの間に、更に一列内部端子列を追加し、その端子ピッチを整数倍（例えば２倍）とすることで、配線の引き出しを確保しつつ、第一の端子列には電源端子もしくはグランド端子を割り当て、電気的特性に優れた半導体装置を実現した。
【００２６】
図３(c)は、上記の構成によるＢＧＡ型半導体装置の信号層上端子パターンの一部を模式的に示した図である。第一の内部端子列２２はボンディングリード１４から最も近い列に配置され、第二の内部端子列２３は第一の内部端子列２２の次にボンディングリード１４と近い列に配置されている。第二の内部端子列２３の隣接する端子間には、図３(b)同様、２本の信号線が配置できる。一方、第一の内部端子列２２の隣接する端子間ピッチは第二の内部端子列の隣接する端子間ピッチの２倍としているので、第一の内部端子間には９〜１０本の信号配線を引き出すことができる。ボンディングリード周辺部は配線が集中するが、第一の内部端子列２２の端子間ピッチは、第二の内部端子列８の隣接する端子間ピッチの２倍としているので、配線集中に影響されることなく内部端子を配置することができる。図３(c)の例で示した第一の内部端子列２２は、図３(a)、(b)の端子配置においてさらにボンディングリード１４に近い列に一列配置した構成になっているので、図３(c)の端子配置によると半導体装置自体のサイズを大きくすることなく全体の端子数を増加することができる。
【００２７】
また、第二の内部端子列２３において信号端子が占める割合は、信号線の引き出しを容易にするために、多ければ多いほどよいが、少なくともパッケージ全体における端子のうち信号端子が占める割合よりも多い割合で、信号端子が第二の内部端子列に設けられていればよい。これにより、有効に信号配線を引き出すことが可能になる。また、第一の内部端子のピッチは全ての箇所で第二の内部端子のピッチの整数倍（好ましくは２倍）になっていることが望ましいが、必ずしも全ての箇所で整数倍のピッチになっている必要はなく、第一の内部端子のピッチと同じピッチの箇所があってもよい。更には、電気的特性を考慮すると、第一の内部端子列の全てを電源用またはグランド用の端子としてもよいが、パッケージ全体に必要な信号端子の数を考慮し、適宜信号端子を設けてもよい。
【００２８】
図３(c)に示す配置と同様に、本実施例１の図２に示す第一の信号配線層の配線パターンにおいても、ボンディングリード１４の最も近くに配置されている第一の内部端子ピッチ２４は前記第二の内部端子ピッチ２５の整数倍となっている。本実施例の図２において、第一の内部端子以外の端子ピッチ間に通すことのできる配線は２本としており、そのとき第一列目の端子ピッチ間に通すことのできる信号用配線１５は９〜１０本程度としている。本実施例では特に第一の内部端子ピッチ２４を２倍とすることで、信号用配線１５が集中するボンディングリード部付近の配線密度に影響されることなく、端子を配線基板上に配置することができる。
【００２９】
参考例として、図５に本実施例１から第一の内部端子列を省いた配線パターンを示す。この場合、信号用配線が集中している最内列に同じピッチの端子列をもう１列増やすことは、端子径、端子ピッチ、配線幅を考慮すると不可能である。また最外周に列を増やすことはパッケージサイズが大きくなってしまう。しかし本発明の実施例１の図２のように、最内列のそれぞれ隣接する端子間隔が広い端子列を設けると、ボンディングパット付近の配線集中部に影響なく端子を配置することができる。また図５の参考例と比較して、本実施例１ではパッケージサイズを増大させることなく端子数を増加させることができる。
【００３０】
本実施例１では第一の内部端子ピッチ２４を第二の内部端子ピッチ２５の２倍としているが、全て２倍ピッチとする必要はなく、配線を配置するのに支障をきたさない程度であるなら、本実施例１において端子が配置されていない部分に端子を配置してもよい。また第一の内部端子ピッチ２４を第二の内部端子ピッチ２５の三倍以上の整数倍としてもよい。上記効果を達成するためには、第一の内部端子ピッチ２４に第二の内部端子ピッチ２５より広いピッチとなる部分が存在していればよいのである。
【００３１】
また本実施例１の他の特徴は、第一の内部端子列２２に電源端子またはグランド端子を配置し、第二の端子列２３に配置される信号端子の割合を、パッケージ全体に配置される信号端子の割合以上にした点にある。
【００３２】
参考例図５において、多くの信号線をとりだすためには、配線層上に配置される端子のうち最もボンディングリードに近い端子列に、信号端子を配置する事が望ましい。理由は発明の原理にて既述した通りであるが、この場合ボンディングリード１４に最も近い端子列に信号端子を多く配置していることから、相互インダクタンスが働かず、電気的特性の低下が懸念される。そこで、図２に示す本実施例１の構成のように、ボンディングリードに最も近い第一の内部端子列２２に電源端子またはグランド端子を配置し、ボンディングリードに２番目に近い第二の内部端子列２３に配置される信号端子の割合を、全体の信号端子の割合より多い割合にすることで、引き出せる信号本数の数には影響なく、実効インダクタンスを向上することができ、パッケージサイズを大きくすることなく有効に配線を引きだし、全体の端子数を増加することができる。ボンディングリードに２番目に近い第二の内部端子列２３に配置される端子は、すべて信号端子であっても上記効果は達成できる。また電気的特性向上の点を考慮し、まんべんなく電源端子およびグランド端子を配置するのであれば、第二の内部端子列２３にも電源端子、グランド端子を配置してもよいが、このとき第二の内部端子列２３には多くの信号配線供給の点から、できる限り多くの信号端子を配置することが好ましい。したがって第二の内部端子列２３に配置される信号端子の割合を、配線層すべてに配置される信号端子の割合より多くなるように信号端子を配置しておけば、効率よく配線を提供する効果は達成できる。また同時に第一の内部端子列２２に電源端子またはグランド端子を配置することで、比較的電源端子、グランド端子の数が少ない第二の内部端子列２３の電源端子またはグランド端子の補充をし、全体的な電気的特性低下の問題が解消できる。具体的な数値を示すと、図２には全端子数３６０端子、信号端子２５２端子、電源端子およびグランド端子が計１０８端子配置された信号配線層パターンを示しているので、パッケージ全体に配置される信号端子の割合は（信号端子数／全端子数）＝７０％である。ここで第二の内部端子列２３に配置される端子は総数５２端子、そのうち信号端子は４４端子であるので、信号端子の割合は（第二の内部端子列２３に配置される信号端子数／第二の内部端子列２３に配置される全端子数）＝約８５％である。したがって図２において、第二の内部端子列２３に配置される信号端子の割合（８５％）は、パッケージ全体に配置される信号端子の割合（７０％）以上としている。上記に示すような構成にすることで、効率よく配線を提供することができ、同時に第一の内部端子２２に電源端子またはグランド端子を配置することで、全体的な電気的特性を向上する効果を達成できる。本実施例のような配置は、特に１０００ピンを越えるような多ピンのＢＧＡ，ＰＧＡ，ＬＧＡ等のパッケージにおいては配線の引き出しが困難になるために、特に顕著な効果を達成する。
【００３３】
（実施例２）
図６に本発明による第２の実施例を説明するための図を示す。実施例１の図１と同様に、１は半導体チップ、２はボール供給ランド層、３は第一グランド配線層、４は第一信号配線層、５は電源配線層、６は第二信号配線層、７は第二グランド配線層、８はソルダレジスト、１３はボンディングワイヤ、１５は信号用配線、１６はスルーホールを示している。図６は半導体チップのサイズがパッケージと同等サイズの場合のＢＧＡパッケージの断面構造概略図である。
【００３４】
図６の実施例２において、第一信号配線層４、第二信号配線層６、電源配線層５、第一グランド配線層３、第二グランド配線層７を有する多層構造は実施例１と同じように構成されているが、実施例１はファンアウトタイプのＢＧＡ型半導体装置、実施例２はファンインタイプのＢＧＡ型半導体装置である点が異なっている。つまり、実施例２においては、それぞれの配線層上のボンディングリード１４から半導体装置の内側の配線層上に配置されている内部端子に配線接続するような構造となっている。実施例２のような構造の半導体装置においても、内部端子のピッチおよび信号端子、電源端子、グランド配置を実施例１の場合と同様に、第一の内部端子列（ボンディングリードに最も近い内部端子列）のピッチは第二の内部端子列（ボンディングリードに２番目に近い内部端子列）のピッチの整数倍とし、第一の端子に電源端子またはグランド端子を配置し、第二の端子列に配置される信号端子の割合を全体の信号端子の割合より多くすることで、効率よく配線することができ、電気的特性の問題を解決できる。以上説明してきたＢＧＡ型パッケージを用いた半導体装置は、従来から知られている手法で基板部分が作成され、それに半導体チップ１が搭載され、半導体チップ１のボンディングパッドと、基板上のボンディングリード１４とが、従来から知られた手法のワイヤボンディングによってボンディングされることで製造される。
【００３５】
以上、本発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではない。例えば前記実施例においてＢＧＡ型半導体装置について説明したが、ＰＧＡ型、ＬＧＡ型等の外部端子が格子状に配置される半導体装置においても上記効果は達成できる。半導体装置内に配置する半導体素子としてはベアチップはもちろんのこと、ＱＦＰ型の多ピン半導体パッケージを用いてもよい。また実施例１，２においてチップと内部端子とのチップ接続端子として、ボンディングリードおよびボンディングワイヤを用いたが、バンプ接続等の接続手段によっても上記効果は達成できる。また、実施例１，２はファンアウトタイプおよびファンインタイプの半導体装置における実施例を示したが、ボンディングリード等の接続手段から半導体装置の内側および外側へ信号端子、電源端子、グランド端子が配置されている構造であるファンインアウトタイプの半導体装置においても上記効果は達成できる。
【００３６】
また、実施例１、２においては多層配線構造の内部に信号配線層を設け、信号配線層上に内部端子を配置しボンディングリードと信号配線により信号端子としての内部端子を電気的に接続しているが、ボール供給ランド層上に信号配線を布線することで、ランド層上の端子に信号配線を接続することもできる。つまり、この場合はランド層上の端子が、実施例１、２における内部端子と同じ役割を果たすことになる。このとき信号配線を布線する層は、ボール供給ランド層のみであっても、さらに他の別の信号配線層を設けてもよい。この構造においても実施例１、２と同様、ボンディングリードに最も近い端子列（第一の端子列）の端子ピッチを、ボンディングリードに２番目に近い端子列（第二の端子列）の端子ピッチの整数倍となるピッチを有し、前記第一の端子列に配置されるランド層上の端子に電源端子またはグランド端子を配置し、前記第二の端子列に配置されるランド層上の端子のうち信号端子の占める割合が、前記ボール供給ランド層上全体におけるランド層上のうちの信号端子の占める割合よりも多くなるように信号端子を配置すれば、上記効果を達成できる。
【００３７】
【発明の効果】
以上のように、本発明によれば、半導体素子と内部端子との間の信号配線を効率よく布線し、かつ電気的特性を向上することができ、パッケージサイズを大きくすることなく全体の端子数を増加することができるという優れた効果が得られるものである。
【図面の簡単な説明】
【図１】ファンアウト型ＢＧＡパッケージの断面構造概略図である。
【図２】ファンアウト型ＢＧＡパッケージに組み込まれた第一信号配線層のパターン図である。
【図３】ＢＧＡ型半導体装置の信号配線層上の内部端子パターンの一部を模式的に示した図である。
【図４】ファンアウト型ＢＧＡパッケージの断面構造を用いて電気的特性を説明した概略図である。
【図５】図２のＢＧＡパッケージに組み込まれた第一信号配線層のパターンから第一の端子列を省いた配線パターンを示す図である。
【図６】本発明の一実施例によるファンイン型のＢＧＡパッケージの断面構造概略図である。
【符号の説明】
１…半導体チップ、２…ボール供給ランド層、３…第一グランド配線層、４…第一信号配線層、５…電源配線層、６…第二信号配線層、７…第二グランド配線層、８…ソルダレジスト、９…ボール状の外部端子、１０…電源リング、１１…グランドリング、１２…ヒートスプレッダ、１３…ボンディングワイヤ、１４…信号用ボンディングリード、１５…信号用配線、１６…スルーホール、１７…コア材、１８…プリプレグ、１９…信号端子としての内部端子、２０…電源端子としての内部端子、２１…グランド端子としての内部端子、２２…第一の内部端子列、２３…第二の内部端子列、２４…第一の内部端子のピッチ、２５…第二の内部端子のピッチ、２６…信号用配線が接続されていない信号端子、２７…信号に起因して生ずる電流、２８…リターン電流、２９…信号端子としての外部端子、３０…グランド端子としての外部端子、３１…グランド端子としての外部端子。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which external terminals are arranged in a grid on one surface of a substrate on which a semiconductor element is mounted, and in particular, a ball grid array (hereinafter referred to as BGA), a pin grid array (hereinafter referred to as PGA), and a land grid. The present invention relates to a technique suitable for a semiconductor device using an array (hereinafter referred to as LGA) type package.
[0002]
[Prior art]
In packages such as BGA, PGA, and LGA, a semiconductor chip is disposed on a substrate, and wire bonding is used as an electrical connection terminal with the semiconductor chip. In a package having such a structure, in order to reduce thermal resistance, a structure in which a chip mounting cavity is opened at the center of the substrate and a metal plate such as a Cu plate is bonded to the back as a heat spreader is often used. In this case, wire bonding leads are formed around the chip mounting portion, and internal terminals are formed on the wiring layer of the wiring substrate disposed on the outer periphery. The internal terminal and the bonding lead are generally electrically connected via a wiring on a wiring layer provided on the substrate. The internal terminal is connected to an external terminal such as a pin or a solder ball through a through hole. When viewed from the direction perpendicular to the substrate plane, the internal terminals are provided at the positions of the through holes on the wiring layer. That is, the through holes are also formed at the same pitch as the terminals. In particular, the signal wiring connecting the signal bonding lead and the signal internal terminal is generally formed in the same layer as the signal bonding lead in order to prevent an increase in the number of through holes. With the recent miniaturization of LSIs and the increase in the number of external terminals, signal wiring and internal terminals formed in the same layer are required to be arranged in the smallest possible line width and space. In order to meet this requirement, Japanese Patent Laid-Open No. 4-335555 discloses that in a PGA type semiconductor device, the distance between adjacent terminals formed on a printed circuit board is increased as the distance from the bonding leads increases. What to do is disclosed. Japanese Patent Laid-Open No. 7-307404 discloses a technique for arranging lead pins of a semiconductor device at a narrower distance toward the outside in a PGA type semiconductor device. Further, a technology is disclosed in which all the innermost lead pins are power supply lead pins and the outer ones are signal lead pins.
[0003]
[Problems to be solved by the invention]
However, the above prior art does not consider the efficient arrangement of the signal terminals in terms of electrical characteristics and ease of wiring arrangement in the internal terminals formed on the wiring board.
[0004]
An object of the present invention is to provide a semiconductor device having an internal terminal arrangement excellent in electrical characteristics while effectively drawing out a connection wiring between the semiconductor element and the internal terminal in a semiconductor device in which external terminals are arranged in a lattice shape. It is in.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, the present invention has the following configuration.
[0006]
Ie , The present invention includes a semiconductor element, Between the first ground wiring layer, the second ground wiring layer provided in a layer different from the first ground wiring layer, and between the first ground wiring layer and the second ground wiring layer A first power supply wiring layer, a first power supply wiring layer disposed between the first ground wiring layer and the power supply wiring layer; Signal wiring layer And a second signal wiring layer disposed between the second ground wiring layer and the power supply wiring layer, and a plurality of bonding leads disposed around the semiconductor element, The semiconductor element and A plurality of bonding wires for electrically connecting the plurality of bonding leads, respectively. When, Said plural Each via bonding leads and multiple signal wires Electrically connected with ,And Said First and second For signal wiring layer Respectively A plurality of provided internal terminals; The plurality of With internal terminals Respectively With multiple external terminals that are electrically connected Had In a semiconductor device comprising a substrate, the substrate First and second Signal wiring layer Each of Includes a signal as the plurality of internal terminals. for Terminal and power or ground terminal The plurality of bonding leads The first internal terminal row arranged as the row closest to the row of Is arranged Placed next to the first internal terminal row Bonding lead The second internal terminal row arranged as a row close to is a signal of the internal terminals in the second internal terminal row for The proportion of the terminal is the signal among the internal terminals in the entire signal wiring layer. for Signal to be more than the proportion of terminals for The terminals are arranged, and the internal terminals are arranged so that the terminal pitch of the first internal terminal row has an integer multiple of the terminal pitch of the second internal terminal row. To Is.
[0007]
According to the configuration of the present invention, the first internal terminal pitch is an integral multiple of the second internal terminal pitch, and by increasing the ratio of the signal terminals arranged in the second internal terminal, Wiring can be pulled out effectively.
[0008]
In addition, a semiconductor device having excellent electrical characteristics can be provided by disposing a power supply terminal and a ground terminal on the first internal terminal.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for explaining the embodiments, the same reference numerals and the same names are given to those having the same function.
[0010]
Example 1
1 and 2 are views for explaining a first embodiment of the present invention. FIG. 1 is a schematic sectional view of a fan-out type BGA type semiconductor device, and FIG. It is a pattern diagram of the incorporated first signal wiring layer.
[0011]
FIG. 1 is a schematic cross-sectional view of a fan-out type BGA type semiconductor device according to Embodiment 1 of the present invention.
[0012]
In FIG. 1, 1 is a semiconductor chip, 2 is a ball supply land layer, 3 is a first ground wiring layer, 4 is a first signal wiring layer, 5 is a power supply wiring layer, 6 is a second signal wiring layer, and 7 is a second. Ground wiring layer, 8 is a solder resist, 9 is a ball-shaped external terminal, 10 is a power ring, 11 is a ground ring, 12 is a heat spreader, 13 is a bonding wire, 14 is a signal bonding lead, 15 is a signal wiring, 16 Is a through hole, 17 is a core material, 18 is a prepreg, and 19 is an internal terminal as a signal terminal.
[0013]
In this embodiment, the signal wiring layer is formed of two layers of the first signal wiring layer 4 and the second signal wiring layer 6, and each signal wiring layer includes the power supply wiring layer 5, the first ground wiring layer 3, and the second ground wiring. The structure is sandwiched between layers 7. The uppermost layer is a ball supply land layer 2. A ball-like external terminal 9 provided on the ball supply land layer 2 is electrically connected to an internal terminal 19 as a signal terminal provided on the signal wiring layer by a through hole 16. A power supply ring 10 and a ground ring 11 are formed in the cavity portions of the first and second signal wiring layers, and are formed by the conductive films formed on the power supply wiring layer 5 and the first and second ground layers 3 and 7, respectively. It is electrically connected as a solid wiring. The internal terminals 19 as signal terminals arranged on the first and second signal wiring layers 4 and 6 are connected to the semiconductor chip from the signal wiring arranged on the respective signal wiring layers via the bonding leads 14 and the bonding wires 13. 1 is connected. The internal terminals as the power supply terminals and the ground terminals arranged in the power supply wiring layer 5 and the first and second ground layers 3 and 7 are solidly wired by the conductive film arranged on each layer, and the power supply The semiconductor chip 1 is connected via a ring 10, a ground ring 11 and a bonding wire 13.
[0014]
FIG. 2 shows a wiring pattern of the first signal wiring layer 4. Reference numeral 19 denotes an internal terminal as a signal terminal, 20 denotes an internal terminal as a power supply terminal, 21 denotes an internal terminal as a ground terminal, and the circle at the center of the internal terminal corresponds to the inner surface of the through hole 16. Reference numeral 22 denotes a first internal terminal row, 23 denotes a second internal terminal row, 24 denotes a pitch of the first internal terminals, and 25 denotes a pitch of the second internal terminals. Here, the first internal terminal row indicates an internal terminal row (area indicated by 22) closest to the row of bonding leads 14, and the second internal terminal row is arranged outside one row of the first internal terminal row. The terminal row (area indicated by 23) is shown. Signal wirings 15 are wired from bonding leads 14 arranged around the semiconductor chip 1 to internal terminals 19 as respective signal terminals. The feature of the first embodiment is that the pitch 24 of the first internal terminals is an integer multiple of the pitch 25 of the second internal terminals, and the ratio of the signal terminals in the second internal terminal row 23 is defined as the signal wiring layer. The ratio is larger than the ratio of signal terminals to all the internal terminals arranged in the whole. As a result, it is possible to provide a semiconductor device having excellent electrical characteristics by effectively drawing out the wiring and disposing the power terminal 20 as the internal terminal or the ground terminal 21 as the internal terminal in the first internal terminal row 22.
[0015]
Here, the principle of the present invention will be described based on the present embodiment.
[0016]
First, the principle of the present invention will be described from the viewpoint of effectively drawing out wiring.
[0017]
When wiring is arranged between internal terminals on the signal wiring layer, if the internal terminal for power supply or ground is arranged in the internal terminal row closest to the bonding lead, it can be connected to the bonding lead by wiring. The number of signal terminals as internal terminals is limited. FIG. 3 is a diagram schematically showing a part of an internal terminal pattern on a signal wiring layer of a BGA type semiconductor device having a multilayer wiring structure having a signal wiring layer and a power supply and ground wiring layer separately. Reference numeral 26 denotes a signal terminal to which no wiring is connected. The signal terminal 19, the power supply terminal 20, and the ground terminal 21 are arranged in a grid pattern on the wiring layer. FIGS. 3 (a) and 3 (b) both show an example in which there are 20 internal terminals in the figure, of which 13 are comprised of a total of 13 signal terminals 19, 4 power terminals 20 and 3 ground terminals 21. In this example, two signal wires 15 can be drawn between the internal terminals. In FIG. 3A, the signal terminals 19, the power supply terminals 20, and the ground terminals 21 are arranged evenly and evenly. However, in the terminal arrangement as shown in FIG. The number of signal wires 15 to be supplied to the terminals arranged in the circuit is insufficient, and there are signal terminals 26 to which no wires are connected. On the other hand, in FIG. 3B, all the signal terminals 19 are arranged at the terminals in the row closest to the bonding lead 14. As shown in (b), the signal wiring 15 is connected to a row far from the bonding lead 14 generated in the case (a) by arranging the signal terminal 19 at a higher rate in the row closest to the bonding lead row 14. The problem of not being able to be solved is solved, and the signal terminal 26 to which no wiring is connected can be eliminated.
[0018]
Since the number of wirings that can pass between two adjacent terminals is determined to be two, it is not possible to dispose the signal terminal 19 at a position relatively far from the bonding lead 14 as shown in FIG. This is disadvantageous in supplying the signal wiring 15 to that position. On the other hand, in the case of FIG. 3B, since the signal terminal is assigned to the row closest to the bonding lead row 14, the signal wiring 15 does not pass between adjacent terminals and is the terminal closest to the bonding lead row 14. Connected directly to the column. As a result, even if the ratio of the total number of signal terminals, the number of power supply terminals, and the number of ground terminals is equal as in the case of FIGS. There is a difference in the number of signal wirings 15 that can be supplied using one wiring layer.
[0019]
In other words, it is very important to arrange as many signal terminals 19 as possible in the internal terminal row closest to the bonding pad 14 in order to supply more signal wires 15 in a limited space. In order to supply more signal wiring 15, it is preferable that all the terminals arranged in the terminal row closest to the bonding lead 14 are the signal terminals 19 as in the case of FIG. Conversely, if many power supply terminals 20 or ground terminals 21 are arranged in a terminal row near the bonding lead 14, the corresponding signal terminal 19 must be arranged in a terminal row far from the bonding lead 14. . Since there is a limit to the number of wirings arranged between the terminals, it is difficult to supply the signal wiring 15 to the terminal row far from the bonding lead 14.
[0020]
Next, the principle of the present invention will be described from the viewpoint of electrical characteristics.
[0021]
In the case of signal terminals formed on the same layer, when as many signal terminals as possible are arranged in the closest row from the bonding lead row, there is a problem that only the signal terminals are locally concentrated and the electrical characteristics are deteriorated. . In order to explain the above, FIG. 4 (a) and FIG. 4 (b) show a part of a schematic sectional view of a BGA package. Reference numeral 27 denotes a current caused by a signal, 28 denotes a return current, 29 denotes an external terminal as a signal terminal, and 30 and 31 denote external terminals as ground terminals.
[0022]
In FIG. 4A, the ground terminal 30 is arranged only in the vicinity of the external terminal 29 as a signal terminal to which the current 27 generated due to the signal is input. 4 (b) shows an example in which the current 27 generated due to the signal is input, and the ground terminal is sparse as a whole such as the vicinity of the external terminal 29 and the bonding lead 14 as a signal terminal to which the current 27 is input. An example in which 30 and 31 are arranged is shown. In FIG. 4A, since the ground terminal 30 is disposed only in the vicinity of the signal terminal, when the current 27 is input from the external terminal 29 as the signal terminal, it is input to the chip 1 through the first signal wiring layer 4. The return current 28 is output from the external terminal 30 as the ground terminal through the second ground wiring layer 7. At this time, since the first signal wiring layer 4 through which the current 27 passes and the second ground wiring layer 7 through which the return current 28 passes are not adjacent to each other, mutual inductance due to the interaction between the current 27 and the return current 28 does not work.
[0023]
In contrast, Fig. 4 (b) shows the signal. for Ground terminals 30 and 31 are sparsely arranged as a whole in the vicinity of the external terminal 29 as a terminal and the bonding lead 14. Therefore, the current 27 is input to the chip 1 through the first signal wiring layer 4, and the return current 28 is passed through the ground terminal through hole 16 near the bonding lead 14. first The signal is output from the ground wiring layer 3 to the external terminal 30 as a ground terminal. At this time, since the upper signal layer 4 through which the current 27 passes and the upper ground layer 3 through which the return current 28 passes are adjacent to each other, the mutual inductance due to the interaction of the current 27 and the return current 28 acts, and the effective inductance decreases. Therefore, in FIG. 4 (b), the electrical characteristics are greatly improved compared to FIG. 4 (a). That is, in order to make the wiring layers through which the current 27 and the return current 28 pass be adjacent to each other as long as possible, the ground terminals are sparsely arranged in the vicinity of the signal terminals arranged on the wiring layer, and near the bonding leads. In order to improve the electrical characteristics, it is important that the ground terminal is disposed on the ground. The same is the signal for This can also be said in terms of the relationship between the terminal and the power supply terminal.
[0024]
In other words, as shown in FIG. 3B, it is not preferable from the viewpoint of considering the electrical characteristics to locally arrange the signal terminals only in the column closest to the bonding lead.
[0025]
Therefore, from both viewpoints, in order to obtain a semiconductor device that effectively draws wiring and has excellent electrical characteristics, in the embodiment of the present invention, a further line is formed between the internal terminal line closest to the bonding lead and the bonding lead. By adding an internal terminal row and making the terminal pitch an integer multiple (for example, 2 times), the power supply terminal or the ground terminal is assigned to the first terminal row while ensuring the lead-out of the wiring, and the electrical characteristics are improved. Realized an excellent semiconductor device.
[0026]
FIG. 3C is a diagram schematically showing a part of the terminal pattern on the signal layer of the BGA type semiconductor device configured as described above. The first internal terminal row 22 is arranged in the row closest to the bonding lead 14, and the second internal terminal row 23 is arranged in the row next to the bonding lead 14 next to the first internal terminal row 22. Between the adjacent terminals of the second internal terminal row 23, two signal lines can be arranged as in FIG. On the other hand, since the pitch between adjacent terminals of the first internal terminal row 22 is twice the pitch between adjacent terminals of the second internal terminal row, first 9-10 signal wirings can be drawn between the internal terminals. Wiring is concentrated in the periphery of the bonding lead, but the pitch between the terminals of the first internal terminal row 22 is twice the pitch between adjacent terminals of the second internal terminal row 8 and is therefore affected by the wiring concentration. The internal terminals can be arranged without any problems. Since the first internal terminal row 22 shown in the example of FIG. 3C is arranged in a row closer to the bonding lead 14 in the terminal arrangement of FIGS. 3A and 3B, According to the terminal arrangement of FIG. 3C, the total number of terminals can be increased without increasing the size of the semiconductor device itself.
[0027]
Further, the ratio of the signal terminals in the second internal terminal row 23 is preferably as many as possible in order to facilitate the drawing of the signal lines, but is at least larger than the ratio of the signal terminals among the terminals in the entire package. The signal terminals need only be provided in the second internal terminal row in proportion. As a result, it is possible to effectively draw out the signal wiring. In addition, it is desirable that the pitch of the first internal terminal is an integral multiple (preferably twice) of the pitch of the second internal terminal at all locations, but the pitch is always an integral multiple at all locations. It is not necessary to have the same pitch as that of the first internal terminal. Furthermore, in consideration of electrical characteristics, all of the first internal terminal rows may be used as power supply or ground terminals. However, considering the number of signal terminals required for the entire package, appropriate signal terminals may be provided. Also good.
[0028]
Similarly to the arrangement shown in FIG. 3C, the first internal terminal pitch arranged closest to the bonding lead 14 also in the wiring pattern of the first signal wiring layer shown in FIG. 24 is an integral multiple of the second internal terminal pitch 25. In FIG. 2 of this embodiment, there are two wirings that can be passed between the terminal pitches other than the first internal terminals, and at this time, the signal wiring 15 that can be passed between the terminal pitches in the first row is About 9-10. In this embodiment, in particular, by doubling the first internal terminal pitch 24, the terminals are arranged on the wiring board without being affected by the wiring density near the bonding lead portion where the signal wiring 15 is concentrated. Can do.
[0029]
As a reference example, FIG. 5 shows a wiring pattern in which the first internal terminal row is omitted from the first embodiment. In this case, it is impossible to increase another terminal row having the same pitch in the innermost row where the signal wirings are concentrated in consideration of the terminal diameter, the terminal pitch, and the wiring width. Further, increasing the number of rows on the outermost periphery increases the package size. However, as shown in FIG. 2 of the first embodiment of the present invention, when a terminal row having a wide interval between adjacent terminals in the innermost row is provided, the terminals can be arranged without being affected by the wiring concentrated portion near the bonding pad. Compared with the reference example of FIG. 5, in the first embodiment, the number of terminals can be increased without increasing the package size.
[0030]
In the first embodiment, the first internal terminal pitch 24 is set twice as large as the second internal terminal pitch 25. However, it is not always necessary to set the pitch twice, so that the wiring arrangement is not hindered. If so, the terminal may be arranged in a portion where the terminal is not arranged in the first embodiment. Alternatively, the first internal terminal pitch 24 may be an integer multiple of three or more times the second internal terminal pitch 25. In order to achieve the above effect, it is only necessary that the first internal terminal pitch 24 has a portion that is wider than the second internal terminal pitch 25.
[0031]
Another feature of the first embodiment is that a power terminal or a ground terminal is arranged in the first internal terminal row 22, and a ratio of signal terminals arranged in the second terminal row 23 is arranged in the entire package. It is in the point which made more than the ratio of the signal terminal.
[0032]
Reference Example In FIG. 5, in order to take out many signal lines, it is desirable to arrange the signal terminals in the terminal row closest to the bonding lead among the terminals arranged on the wiring layer. The reason is as described in the principle of the invention. In this case, since many signal terminals are arranged in the terminal row closest to the bonding lead 14, the mutual inductance does not work and there is a concern that the electrical characteristics are deteriorated. Is done. Therefore, as in the configuration of the first embodiment shown in FIG. 2, the power supply terminal or the ground terminal is arranged in the first internal terminal row 22 closest to the bonding lead, and the second internal terminal closest to the bonding lead. By making the ratio of the signal terminals arranged in the row 23 larger than the ratio of the entire signal terminals, the effective inductance can be improved without affecting the number of signals that can be drawn, and the package size is increased. It is possible to effectively lead out the wiring without increasing the number of terminals. The above effect can be achieved even if all the terminals arranged in the second internal terminal row 23 closest to the bonding lead are signal terminals. Further, in consideration of the improvement of the electrical characteristics, if the power supply terminals and the ground terminals are arranged evenly, the power supply terminals and the ground terminals may be arranged in the second internal terminal row 23. It is preferable to arrange as many signal terminals as possible in the internal terminal row 23 from the viewpoint of supplying many signal wirings. Therefore, if the signal terminals are arranged so that the ratio of the signal terminals arranged in the second internal terminal row 23 is larger than the ratio of the signal terminals arranged in all the wiring layers, the effect of providing the wiring efficiently. Can be achieved. At the same time, by arranging power terminals or ground terminals in the first internal terminal row 22, the power terminals or ground terminals of the second internal terminal row 23 having a relatively small number of power terminals and ground terminals are replenished. The problem of overall electrical characteristics degradation can be solved. Specifically, since FIG. 2 shows a signal wiring layer pattern in which a total of 360 terminals, signal terminals 252 terminals, power supply terminals, and ground terminals are arranged in 108 terminals, they are arranged in the entire package. The ratio of signal terminals is (number of signal terminals / total number of terminals) = 70%. Here, since the total number of terminals arranged in the second internal terminal row 23 is 52 terminals, of which 44 are signal terminals, the ratio of the signal terminals is (number of signal terminals arranged in the second internal terminal row 23 / The total number of terminals arranged in the second internal terminal row 23) = about 85%. Therefore, in FIG. 2, the ratio (85%) of the signal terminals arranged in the second internal terminal row 23 is equal to or higher than the ratio (70%) of the signal terminals arranged in the entire package. With the configuration as described above, it is possible to efficiently provide wiring, and at the same time, by arranging a power supply terminal or a ground terminal on the first internal terminal 22, an effect of improving the overall electrical characteristics. Can be achieved. The arrangement as in the present embodiment achieves a particularly remarkable effect because it becomes difficult to lead out the wiring in a package such as a multi-pin BGA, PGA, or LGA having more than 1000 pins.
[0033]
(Example 2)
FIG. 6 is a diagram for explaining a second embodiment according to the present invention. As in FIG. 1 of the first embodiment, 1 is a semiconductor chip, 2 is a ball supply land layer, 3 is a first ground wiring layer, 4 is a first signal wiring layer, 5 is a power supply wiring layer, and 6 is a second signal wiring. 7, a second ground wiring layer, 8 a solder resist, 13 a bonding wire, 15 a signal wiring, and 16 a through hole. FIG. 6 is a schematic cross-sectional view of a BGA package when the size of the semiconductor chip is the same size as the package.
[0034]
6, the multilayer structure including the first signal wiring layer 4, the second signal wiring layer 6, the power supply wiring layer 5, the first ground wiring layer 3, and the second ground wiring layer 7 is the same as that of the first embodiment. However, the first embodiment is different from the first embodiment in that it is a fan-out type BGA semiconductor device, and the second embodiment is a fan-in type BGA semiconductor device. In other words, in the second embodiment, the structure is such that the bonding leads 14 on the respective wiring layers are connected to the internal terminals arranged on the inner wiring layer of the semiconductor device. Also in the semiconductor device having the structure as in the second embodiment, the pitch of the internal terminals, the signal terminals, the power supply terminals, and the ground arrangement are the same as in the first embodiment, as in the first internal terminal row (the internal terminal closest to the bonding lead). The pitch of the row is an integer multiple of the pitch of the second internal terminal row (the second inner terminal row closest to the bonding lead), the power terminal or the ground terminal is arranged on the first terminal, and the second terminal row By making the ratio of the signal terminals to be arranged larger than the ratio of the entire signal terminals, the wiring can be efficiently performed, and the problem of electrical characteristics can be solved. In the semiconductor device using the BGA type package described above, a substrate portion is formed by a conventionally known method, and a semiconductor chip 1 is mounted thereon, and bonding pads of the semiconductor chip 1 and bonding leads 14 on the substrate are mounted. Are manufactured by bonding by wire bonding using a conventionally known technique.
[0035]
Although the present invention has been specifically described above based on the embodiments, the present invention is not limited to the embodiments. For example, the BGA type semiconductor device has been described in the above embodiment, but the above effect can also be achieved in a semiconductor device in which external terminals such as PGA type and LGA type are arranged in a grid pattern. As a semiconductor element disposed in the semiconductor device, not only a bare chip but also a QFP type multi-pin semiconductor package may be used. In the first and second embodiments, the bonding lead and the bonding wire are used as the chip connection terminal between the chip and the internal terminal. However, the above effect can also be achieved by connection means such as bump connection. Moreover, although Example 1, 2 showed the Example in a fan-out type and a fan-in type semiconductor device, a signal terminal, a power supply terminal, and a ground terminal are arrange | positioned from the connection means, such as a bonding lead, to the inside and the outside of a semiconductor device The above effect can also be achieved in a fan-in-out type semiconductor device having the above structure.
[0036]
In the first and second embodiments, a signal wiring layer is provided inside the multilayer wiring structure, an internal terminal is disposed on the signal wiring layer, and the internal terminal as the signal terminal is electrically connected by the bonding lead and the signal wiring. However, the signal wiring can be connected to the terminal on the land layer by arranging the signal wiring on the ball supply land layer. That is, in this case, the terminal on the land layer plays the same role as the internal terminal in the first and second embodiments. At this time, the signal wiring layer may be only the ball supply land layer, or another signal wiring layer may be provided. In this structure, as in the first and second embodiments, the terminal pitch of the terminal row closest to the bonding lead (first terminal row) is set to the terminal pitch of the terminal row closest to the bonding lead (second terminal row). A power terminal or a ground terminal is arranged on a terminal on the land layer arranged in the first terminal row, and a terminal on the land layer arranged in the second terminal row. The above effect can be achieved if the signal terminals are arranged such that the ratio of the signal terminals is larger than the ratio of the signal terminals on the land layer in the entire ball supply land layer.
[0037]
【The invention's effect】
As described above, according to the present invention, the signal wiring between the semiconductor element and the internal terminal can be efficiently wired and the electrical characteristics can be improved, and the entire terminal can be obtained without increasing the package size. The excellent effect that the number can be increased is obtained.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a fan-out type BGA package.
FIG. 2 is a pattern diagram of a first signal wiring layer incorporated in a fan-out type BGA package.
FIG. 3 is a diagram schematically showing a part of an internal terminal pattern on a signal wiring layer of a BGA type semiconductor device.
FIG. 4 is a schematic diagram illustrating electrical characteristics using a cross-sectional structure of a fan-out type BGA package.
5 is a diagram showing a wiring pattern in which a first terminal row is omitted from the pattern of the first signal wiring layer incorporated in the BGA package of FIG. 2;
FIG. 6 is a schematic cross-sectional view of a fan-in type BGA package according to an embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 2 ... Ball supply land layer, 3 ... 1st ground wiring layer, 4 ... 1st signal wiring layer, 5 ... Power supply wiring layer, 6 ... 2nd signal wiring layer, 7 ... 2nd ground wiring layer, DESCRIPTION OF SYMBOLS 8 ... Solder resist, 9 ... Ball-shaped external terminal, 10 ... Power supply ring, 11 ... Ground ring, 12 ... Heat spreader, 13 ... Bonding wire, 14 ... Signal bonding lead, 15 ... Signal wiring, 16 ... Through-hole, DESCRIPTION OF SYMBOLS 17 ... Core material, 18 ... Prepreg, 19 ... Internal terminal as a signal terminal, 20 ... Internal terminal as a power supply terminal, 21 ... Internal terminal as a ground terminal, 22 ... First internal terminal row, 23 ... Second Internal terminal row, 24... Pitch of first internal terminal, 25... Pitch of second internal terminal, 26... Signal terminal to which no signal wiring is connected, 27. 8 ... return current, an external terminal serving as 29 ... signal terminals, external terminals as 30 ... ground terminal, 31 ... external terminal serving as a ground terminal.

Claims

半導体素子と、
第一グランド用配線層と、前記第一グランド用配線層とは異なる層に設けられた第二グランド用配線層と、前記第一グランド用配線層と前記第二グランド用配線層との間に配置された電源用配線層と、前記第一グランド用配線層と前記電源用配線層との間に配置された第一信号用配線層と、前記第二グランド用配線層と前記電源用配線層との間に配置された第二信号用配線層を有し、前記半導体素子の周囲に配置された複数のボンディングリードと、前記半導体素子と前記複数のボンディングリードとをそれぞれ電気的に接続する複数のボンディングワイヤと、前記複数のボンディングリードと複数の信号配線を介してそれぞれと電気的に接続され、かつ前記第一及び第二信号用配線層にそれぞれ設けられた複数の内部端子と、前記複数の内部端子とそれぞれ電気的に接続される複数の外部端子とを有した基板とを備えた半導体装置において、
前記基板の前記第一及び第二信号用配線層のそれぞれには、前記複数の内部端子として、信号用端子ならびに電源用またはグランド用の端子とを備え、
前記複数のボンディングリードの列に最も近い列として配置される第一の内部端子列には、電源用またはグランド用の端子が配置され、
前記第一の内部端子列の次に前記ボンディングリードに近い列として配置される第二の内部端子列には、第二の内部端子列における内部端子のうちの信号用端子の占める割合が、前記信号用配線層全体における内部端子のうちの信号用端子の占める割合よりも多くなるように信号用端子が配置され、
前記第一の内部端子列の端子ピッチは前記第二の内部端子列の端子ピッチの整数倍となるピッチを有するように、内部端子が配置されていることを特徴とする半導体装置。A semiconductor element;
Between the first ground wiring layer, the second ground wiring layer provided in a layer different from the first ground wiring layer, and between the first ground wiring layer and the second ground wiring layer A power wiring layer disposed; a first signal wiring layer disposed between the first ground wiring layer and the power wiring layer; a second ground wiring layer; and the power wiring layer. A plurality of bonding leads arranged around the semiconductor element, and a plurality of bonding leads electrically connecting the semiconductor element and the plurality of bonding leads, respectively. and bonding wire, and a plurality of internal terminals of the plurality of bonding is lead and connected to the plurality of signal lines, respectively and electrically through, and provided respectively in said first and second signal wiring layer, said plurality of the In the semiconductor device that includes a substrate having a plurality of external terminals connected respectively to the terminal electrically,
Wherein each of said first and second signal wiring layer substrate, as the plurality of internal terminals, and a terminal of the signal terminal and or for ground power supply,
The plurality of first internal terminal row arranged as closest column to column of bonding leads, terminals for power supply or the ground is placed,
Wherein the first second internal terminal row arranged as rows closer to the next to the bonding leads of the internal terminal row, the proportion of the signal terminals of the internal terminal in the second internal terminal row, wherein is arranged signal terminals to be larger than the ratio of the signal terminals of the internal terminal in the entire signal wiring layer,
The semiconductor device is characterized in that the internal terminals are arranged so that the terminal pitch of the first internal terminal row is an integer multiple of the terminal pitch of the second internal terminal row.

請求項１に記載の半導体装置であって、前記第一の内部端子列の端子ピッチは、前記第二の内部端子列の端子ピッチと同じピッチとなる部分を有することを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein a terminal pitch of the first internal terminal row has a portion having the same pitch as a terminal pitch of the second internal terminal row.

請求項１に記載の半導体装置であって、前記第一の内部端子列の端子ピッチは、全ての端子間で前記第二の内部端子列の端子ピッチの整数倍であることを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein the terminal pitch of the first internal terminal row is an integral multiple of the terminal pitch of the second internal terminal row among all the terminals. apparatus.

請求項１に記載の半導体装置であって、前記第一の内部端子列の端子ピッチは、前記第二の内部端子列の端子ピッチの二倍となるピッチを有することを特徴とする半導体装置。The semiconductor device according to claim 1, wherein the terminal pitch of the first internal terminal row, and wherein a has a two-fold to become a pitch of terminal pitch of the second inner terminal row.

請求項１に記載の半導体装置であって、前記第二の内部端子列の内部端子は、全て信号用端子であることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein all the internal terminals of the second internal terminal row are signal terminals .