JP3981390B2 - 双方向通信制御装置，端末装置及び双方向通信制御方法 - Google Patents

Description

本発明は、センター装置と端末装置との間で行われるデジタル双方向通信に用いられる双方向通信制御装置，それを備えた端末装置及び双方向制御方法に関する。

一般に、双方向ＣＡＴＶに代表されるデジタル双方向通信システムは、センター装置に対して複数の端末装置が接続された双方通信網によって構成されている。この個々の端末装置において、センター装置側から端末装置側への下り方向通信及び端末装置側からセンター装置側への上り方向通信の双方向制御は、ＭＡＣ（Media Access Control）機能と呼ばれ、通常は、通信データ中にサブレイヤーとして埋め込まれたＭＡＣ特有の構造を持つプロトコルの解読によって、処理機能が実現される。

ＭＡＣ構造の一例として、ＭＣＮＳ（Multimedia Cable Network Systems partners ）という米国のケーブルＴＶオペレータやケーブルＴＶセットのサプライヤーからなる団体によって提唱され、現在ではデファクトスタンダードとなっているＤＯＣＳＩＳ（Data Over Cable Service Interface Specifications）方式が存在する。その方式の詳細は、非特許文献１に開示されている。

下り方向通信においては、通常、主として映像データが送信される。そこで、下り方向通信の通信データはＭＰＥＧ構造を有しているが、そのサブレイヤーとしてＭＡＣ構造が定義されている。下り方向通信は、比較的広い帯域に通信チャネル周波数が割り当てられているため、通信制御自体は比較的単純である。しかし、映像データが送信されるために、下り方向通信においては、膨大なデータ量を取り扱う必要があり、決められた手順に従って、リアルタイムに、誤りなく処理することが要求される。

一方、上り方向（アップストリーム）通信においては、通常、主として制御データが送信される。この制御データには、端末装置側からの命令要求や、端末装置各々の状態を知らせるためのステート表示データが含まれる。上り方向通信によって送信される制御データを受けて、センター装置は、各端末装置の要求命令に応えたり、端末装置を正しく制御するための各種情報を下り方向通信による制御データとして送信したりする。上り方向通信は、狭い帯域に多数の通信チャネル周波数が割り当てられるため、複数の端末装置間で衝突が生じたり、必要な通信チャネル周波数が得られない場合が生じうる。そこで、上り方向通信の際には、一般に複雑な制御が必要であり、その制御機能は双方向通信における通信性能に大きな影響を与える。

ＤＯＣＳＩＳ方式によるＭＡＣ構造は、イーサーネットによるＩＰ通信との親和性を高めるため、基本的にイーサーネット通信と同様のデータ構造を有しているが、ＤＯＣＳＩＳ方式特有の領域としての各種ヘッダフィールドが設けられている。その中でも、「拡張ヘッダ」と呼ばれる可変長領域のフィールドによって、暗号その他の付加機能が定義されることが特徴である。

ＭＡＣ機能の実現には、上記Cable Labsが提供している仕様書に示されているように、複雑な多層構造を有するデータ構造を解析した後に、各種処理を適切なタイミングで行なうことが必要となる。多数の処理を、膨大な数にのぼる組み合わせについて実現すること、そして、その組み合わせ動作の正しさを検証することは、非常に難度が高く、処理量が非常に多くなる。

次に、双方向通信における各処理の内容に着目すると、ＭＡＣ機能を構成する個々の処理は、基本的に、制御系の演算処理、データのフィルタリング（振り分け）、同期処理、並び替え、フォーマット化等々の個々の処理及びその組合せである。

しかしながら、双方向通信に用いられる装置には、ＭＡＣ機能の基本処理に加えて、通信システムとして不可欠なデータセキュリティ機能が含まれており、ＤＯＣＳＩＳ方式に関しては、その詳細仕様が上記非特許文献１に開示されている。

ＭＡＣ機能のセキュリティ機能は、Baseline Privacyといい、ＢＰＫＭ（Baseline Privacy Key Management ）と呼ばれるプロトコルを使用する。ＢＰＫＭでは、安全な鍵交換を行うため、暗号鍵自体を暗号化してやり取りする機能や、暗号鍵交換のメッセージが正しい相手から送信されたことや、改ざんされていないことを確認するためのメッセージ認証機能を備えている。ＢＰＫＭでは、マスターキーとなるAuthorization Key と、実際にデータの暗号化及び復号化に使用するＤＥＳ暗号キー（Traffic Encryption Key，ＴＥＫと呼ぶ）という２段階の鍵を使用して鍵の配布を行なう。

端末装置は、ＲＳＡ公開鍵方式で暗号化されたAuthorization Key を受け取り、ＲＳＡ公開鍵を用いて、このAuthorization Key を復号する。次に、取得したAuthorization Key からＴＥＫの復号化や認証を行なういくつかの処理を経てＴＥＫデータを取得し、最終的にこのＴＥＫデータを用いて、実際の通信データの復号化を行なう。ここで、Authorization Key の復号化を行なうＲＳＡ暗号の復号処理や、ＴＥＫデータの復号化を行なうＤＥＳ暗号の復号化についても、６４ビット単位のデータを複数用いた数値演算が並列にかつ繰り返し必要となることから、個々の処理も相当に負荷の大きい処理といえる。デジタル双方向通信における双方向制御を行なうＭＡＣ機能を実現するためにはこのような処理を組み合わせて処理することが必要とされている。
仕様書「Data-Over-Cable Service Interface Specifications」（「Radio Frequency Interface Specification SP-RFIv1.1-I07-010829」）：Cable Labs社（Cable Television Laboratories Inc.発行

しかしながら、ＭＡＣ機能を実現するための従来の双方向通信制御装置には、以下のような不具合があった。

一般に、ＭＡＣ機能は、汎用プロセッサ（ＣＰＵ）を用いて実現される。これは、ＣＰＵには複雑な処理に対して柔軟に対応できる利点があり、システムの信頼性を確立するための検証や機能修正も比較的容易に実現できるからである。つまり、ＣＰＵを用いて、ＭＡＣ機能の複雑さや検証結果のフィードバックを比較的容易に行なえるソフトウェアによる機能の実現が図られていた。

ところが、ＭＡＣ機能の膨大な処理を実現するためには、高性能なＣＰＵを用いなければならない。また、ＭＡＣ機能のために単にＣＰＵを占有するにとどまらず、単一のＣＰＵでは、ＭＡＣ機能をすべて実現することはきわめて困難になっている。このため、ＭＡＣ機能をすべて実現する装置を構成するためには、装置のハードウェア部分の規模が格段に大きくなり、非現実的なほどコストの高い装置となってしまう。また、高性能ＣＰＵを用いるために、回路の動作周波数が高くなり、消費電力が大きくなり、放熱対策が必要となる等、システム全体のコストパフォーマンスが低いという問題もあった。

本発明の課題は、デジタル双方向通信制御において、ＣＰＵ処理の負荷軽減を図り、システム全体の回路規模の適正化を実現することにある。

本発明の目的は、ＣＰＵ処理の負荷軽減を図るアーキテクチャを提供することにより、より安価なＣＰＵを用いることを可能とし、システム全体の回路規模削減を行なうことを可能とすること、または、ＣＰＵ性能を維持することで、あらたな処理を追加することで、より高機能処理を行うことを可能とし、システム全体としてのコストパフォーマンスを増加させる装置を提供することにある。

本発明の双方向通信制御装置は、ＣＰＵ，記憶装置，ＣＰＵバス等に加え、センター装置から端末装置に送信されるダウンストリームデータのデータ処理を行なうダウンストリームデータ処理ブロックと、端末装置からセンター装置に送信されるアップストリームデータを生成するためのデータの処理を行なうアップストリームデータ処理ブロックとを備えており、ダウンストリームデータ処理ブロックとアップストリームデータ処理ブロックとが、相互にデータの送受信を直接行なうように構成されている。

これにより、ＣＰＵのみで行なっていた処理を、ＣＰＵバスやＣＰＵをバイパスしてダウンストリームデータ処理ブロックとアップストリームデータ処理ブロックとによって行なうことが可能になり、ＣＰＵバスの混雑度を低減することもできる。よって、現実的なコストで収まる汎用ＣＰＵを用いても、データの処理効率の向上を図ることができる。また、ＣＰＵ性能を維持した場合には、あらたな処理を追加することで、より高機能処理を行うことが可能となり、システム全体としてのコストパフォーマンスが向上する。

バスデータ調停処理をバイパスして、ＣＰＵバス，アップストリームデータ処理ブロック及びダウンストリームデータ処理ブロックに接続され、レジスタを有するデータプロセッサを別途設けたり、バスデータ調停処理をバイパスしてＣＰＵバス（又は第１の記憶装置），アップストリームデータ処理ブロック及びダウンストリームデータ処理ブロックに接続される第２の記憶装置を別途設けることにより、さらにＣＰＵバスの混雑度を低減することができる。

また、アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック及び第２の記憶装置に接続され、データを一時的に記憶する機能を有する第３の記憶装置や、アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック，第２の記憶装置，第３の記憶装置及びデータプロセッサに接続され、第２の記憶装置及び第３の記憶装置に対するデータの出し入れを制御する制御用ブロックなどをさらに設けることにより、極めて迅速な処理が可能になる。

特に、アップストリームデータ処理ブロックにおいて、ダウンストリームデータ処理ブロックと直接送受信を行ないながら、連結フレームヘッダの付加やフレームデータ自体の連結処理を行なったり、あるいは、分割フレームヘッダ付加やフレームデータ自体の分割処理を行なう回路を設けることにより、ＣＰＵをバイパスして、ダウンストリームデータ中に含まれる処理内容やダウンストリーム処理自体のステータスを参照することで、センター装置からの要求を的確かつ迅速に知る事ができ、アップストリーム処理へのフィードバックも早くなるため、高速な処理を行なうことが可能になる。

特に、ダウンストリームデータ処理ブロックにおいて、アップストリームデータ処理ブロックと直接送受信を行ないながら、構文解析，ヘッダ解析，データフォーマット変換などの基本処理を行なうことにより、ＣＰＵをバイパスして、アップストリームデータ中に含まれる処理内容やアップストリーム処理自体のステータスを参照しながら的確な処理を迅速に行なうことが可能になる。

また、チューナ，ダウンストリームＰＨＹブロック，アップストリームＰＨＹブロック，バックエンド部などをさらに設けることができる。

本発明の双方向通信制御方法は、ダウンストリームデータ処理とアップストリームデータ処理とを、各データの内容を相互に送受信しながら行なう処理を含んでいる。

この方法により、ＣＰＵバスを介さずにダウンストリームデータ処理とアップストリームデータ処理とを行なうことが可能になるので、ＣＰＵバスの混雑度を低減することができる。

本発明によれば、ＣＰＵ処理の負荷軽減を図るのみでなく、ＣＰＵバスの混雑度を著しく軽減することができるので、ＭＡＣ部とも呼ばれる双方向通信制御装置の転送レートを著しく高めることが可能になる。また、高性能ＣＰＵを用いる必要がなくなるため、双方向通信システム全体の回路規模削減ができるだけでなく、回路の動作周波数の低減や、低消費電力化が実現でき、放熱対策も不要となる。

一方、ＣＰＵ性能が維持あるいは、さらに高性能化された場合にも、本発明により、ＣＰＵに依存することなく転送レートを高めることが出来る等の効果があるため、ＣＰＵの機能の一部を他の処理用途に用いることができ、双方向通信制御装置への付加機能の追加やその周辺機能の取り込みが可能となり、さらなる高性能化への相乗効果が期待できる。

（第１の実施形態）
−全体構成−
図１は、第１の実施形態に係るデジタル双方向通信に用いられる通信システムの構成を示すブロック回路図である。同図に示すように、通信システムは、センター装置２との間でデジタル双方向通信を行なう端末装置１を備えている。端末装置１には、ＭＡＣ（Media Access Control）機能を有するＭＡＣ部３（デジタル双方向通信装置）と、端末装置１からセンター装置２へと送信される映像，音声，制御データなどのアップストリームデータに誤り訂正符号の符号化処理を施した後、変調することによってＲＦ信号を送信するＰＨＹ部４と、センター装置２から送信される映像，音声，伝送制御データなどを含むＲＦ信号を受信して、ＩＦ信号に変換するチューナ５と、画像処理部７ａや各種インターフェース部７ｂを備えたバックエンド部７とが設けられている。ＰＨＹ部４は、ダウンストリームＰＨＹブロック４ａとアップストリームＰＨＹブロック４ｂとを有している。ＭＡＣ部３は、ＰＨＹ部４において復調されるダウンストリームデータや変調されるアップストリームデータを適宜処理して、各種画像データや音声データを作成したり、画像データや、音声データ、あるいはセンター装置２からの通信制御データを転送したり、あるいは、双方向通信の制御を行なう。なお、ＭＡＣ部３，ＰＨＹ部４及びチューナ５は、バックエンド部７に対して、フロントエンド部６として機能する。

ＭＡＣ部３は、ＣＰＵ１５の処理の一部を代替する機能を有するダウンストリームデータ処理ブロック１１と、ＣＰＵ１５の処理の一部を代替する機能を有するアップストリームデータ処理ブロック１２と、バスデータ調停処理ブロック１３と、ＣＰＵバス１４と、ＣＰＵ１５と、記憶装置１６とを備えている。

ダウンストリームデータ処理ブロック１１及びアップストリームデータ処理ブロック１２の具体的な処理及び機能については、後に詳しく説明する。

バスデータ調停処理ブロック１３は、ＣＰＵバス１４に送り込まれる各種データのバス使用優先度などを定める処理を行なう。ダウンストリームデータ処理ブロック１１で処理されたデータや、アップストリームデータ処理ブロック１２に送信するためにＣＰＵ１５で処理されたデータや、記憶装置１６に保存されたデータは、すべてＣＰＵバス１４を介して送受信されるので、バスデータ調停処理ブロック１３では、これらのデータが効率よく送受信できるように適切な調停を行なうのである。

記憶装置１６では、基本的に、大容量データであるダウンストリームデータ処理されたデータを保存する。その他、ＣＰＵ１５によるソフトウェア処理を行なうための一時的にデータを保持するデータレジスタとして使用したり、暗号化あるいは復号化処理時に鍵データの確認のために、予め参照データとして、鍵データのテーブルを保持したり、ＰＨＳの伸張処理あるいは圧縮処理時における、バイト処理数の最大値設定であるＰＨＳインデックステーブルを保持する機能も有する。

ＣＰＵ１５の処理は、多岐にわたるが、典型的な処理としては、次のようなものがある。ひとつのセンター装置２に対して、複数の端末装置１が接続されていることから、センター装置が、各端末装置を正しいタイミングで制御できるように、各端末装置間の同期処理に相当するレンジング（Ranging）と呼ばれるデータ通信制御の初期設定を行なう。この最も基本的な処理の他に、後述するアップストリームデータ処理及びダウンストリームデータ処理において、ダウンストリームデータ処理ブロック１１中の各機能ブロックや、アップストリームデータ処理ブロック１２中の各機能ブロックの動作制御を行なう。

ここで、本実施形態の双方向通信制御装置であるＭＡＣ部３は、図１に示すように、各々ＣＰＵ１５の処理の一部を代替する機能を有するダウンストリームデータ処理ブロック１１とアップストリームデータ処理ブロック１２とを備えていること、ダウンストリームデータ処理ブロック１１とアップストリームデータ処理ブロック１２とがＣＰＵバス１４をバイパスして、直接にデータの送受信を行なうように構成されていることが本実施形態に係る双方向通信制御装置の特徴である。

−ダウンストリームデータ処理−
図２は、ダウンストリームデータ処理ブロック１１内に配置される各機能ブロック（回路）の例を示すブロック回路図である。同図に示すように、ダウンストリームデータ処理ブロック１１は、ダウンストリームデータ基本処理機能ブロック２１と、ＨＣＳ検証処理機能ブロック２２と、イーサーネットアドレスフィルタ処理機能ブロック２３と、ＢＰＩ復号化処理機能ブロック２４と、ＣＲＣ検証処理機能ブロック２５と、ＰＨＳデコード処理機能ブロック２６とを有している。

ダウンストリームデータ基本処理機能ブロック２１は、通信データの構文解析，ヘッダ解析及びフォーマット変換を行なう。具体例を述べると、映像データにおけるＭＰＥＧ構造と、ＭＰＥＧ構造に埋め込まれているネットワーク処理用のサブレイヤーであるＭＡＣ構造の構造解析処理が行なわれる。まず、ＭＰＥＧ構造データ中のヘッダ部分が解析され、ＭＡＣ構造データを抜き出すための情報が抽出された後、実際に、ＭＡＣ構造データが抜き出される。次に、ＭＡＣ構造データ中のヘッダ部分が解析され、通常のヘッダのみでなく拡張ヘッダと呼ばれる拡張されたフィールドが存在する場合は、その拡張ヘッダを解析する。この拡張ヘッダ中に、暗号化の有無、その他、暗号化及び復号化のための暗号処理に必要となる情報や、Payload Header Suppression（ＰＨＳ）と呼ばれる、各フレームのヘッダを圧縮して送信するための処理に必要となる情報が存在する。

なお、ダウストリームデータ基本処理機能ブロック２１による解析の結果、拡張ヘッダが存在しない場合、ダウンストリームデータが暗号化はされておらず、かつＰＨＳによる圧縮は行なわれていないと判断され、ダウンストリームデータから抜き出されたＭＡＣ構造を持つ、データがそのまま出力される。一方、拡張ヘッダが存在する場合、暗号化の有無が存在するフィールド及びＰＨＳ処理に関する情報が存在するフィールドが解析され、暗号化あるいはＰＨＳ処理がなしであることが確認された場合は、拡張ヘッダが存在しない場合と同様な処理を行なわれる。暗号化あるいはＰＨＳ処理がされていることが確認された場合には、後述するＢＰＩ復号化処理やＰＨＳデコード処理が行われる。

また、ダウストリームデータ基本処理機能ブロック２１は、双方向通信を行なうために非常に重要となる送受信タイミングを図るために、データに関するタイムスタンプ処理を行ないながら、アップストリームデータ処理ブロック１２と相互に処理をも行なう。

ＨＣＳ検証処理機能ブロック２２は、拡張ヘッダに対して付加される拡張ヘッダ用のＣＲＣ誤り検出符号であるＨＣＳ（Header Check Sequence）の検証を行なう。

イーサーネットアドレスフィルタ処理機能ブロック２３は、ＭＡＣ構造のデータからイーサーネット構造のデータを抽出し、各種イーサーネットアドレスの分類を行なう。

ＢＰＩ復号化処理機能ブロック２４は、暗号の復号化を行なう。暗号の復号を行なうためには、たとえば、ＴＥＫ（Traffic Encryption Key）と呼ばれる暗号処理に必要となる鍵データを復元する必要があり、正しいＴＥＫを得るために、ＳＩＤ（Service ＩＤ）及びKey Sequence Number を拡張ヘッダから抽出して、これら２つのデータを手がかりとして、ＴＥＫの確認を行なった後、確認されたＴＥＫ自体を用いて、ＤＥＳ暗号の復号化処理を経て、もとのデータの復元処理を完了する。

ＣＲＣ検証処理機能ブロック２５は、拡張ヘッダ以外の通常データに対して付加されるＣＲＣ誤り検出符号の検証を行なう。

ＰＨＳデコード処理機能ブロック２６は、ヘッダデータ圧縮処理に必要な情報処理する。拡張ヘッダには、「ＰＨＳフィールド」と呼ばれるヘッダデータ圧縮処理を行なうべきすべてのデータが含む範囲を示すパラメータと、「ＰＨＳインデックス」と呼ばれる，個々のフレーム単位においてＰＨＳを行うための規則に対応した番号が割り振られる。ここでＰＨＳインデックスに対応するＰＨＳの規則は、予め、センター装置からアプリケーション層のソフトウェア処理を通じて知らされている。例えば、全バイトのヘッダを圧縮するとか、1バイト、あるいは、2バイトごとにヘッダを圧縮すると言うような規則が予め定義されているのである。ＰＨＳデコード処理では、これら２つのパラメータにより、圧縮されたデータの復元を行なうのである。ＰＨＳフィールドにより、ＰＨＳ処理を行なわれているデータ範囲が抽出でき（最大２５６バイト）、ＰＨＳインデックスにより、特ＰＨＳフィールドで示される範囲のデータに対して、どのように予め定義された規則かを抽出することができる。これらをもとに、ＰＨＳデコード処理機能ブロック２６はセンター側から送信されてきたＰＨＳ処理されたデータをデコードする。

このようにして処理されたダウンストリームデータは、バスデータ調停処理ブロック１３を経る際に、適切なタイミング制御を受けることによって、ＣＰＵバス１４上に送出され、その後、記憶装置１６に保存される。適切な期間保存されたデータは、ネットワーク通信プロトコルにおけるＭＡＣ層からさらに上位レイヤーの処理、例えば、ＱｏＳ（Quality of Service）等の処理を行なうために、ＣＰＵ１５に転送されてソフトウェア処理が施される。あるいは、再度、ＣＰＵバス１４上に送出された後、アップストリームデータ処理が施される。

図３は、第１の実施形態の端末装置１におけるダウンストリームデータ処理の手順を示すフローチャートである。

ステップＳＴ１１において、センター装置２から通信データが転送されると、まず、ステップＳＴ１２において、チューナ５により、この通信データに対応するチャンネル周波数が選局される。

次に、ステップＳＴ１３において、ダウンストリームＰＨＹブロック４ａにおいて、デジタル復調及び誤り訂正処理を施し、デジタルデータを復元する。

次に、ステップＳＴ１４において、ＣＰＵ１５により、ＭＡＣ部３による各種の双方向データ制御を行なうか否かを判別する。そして、判別結果が双方向データ制御を行なうＹｅｓである場合には、ステップＳＴ１５以下のＭＡＣ部３による処理を行なう一方、判別結果が双方向データを行なわないＮｏである場合には、ＭＡＣ部３による処理を行なわずに、ステップＳＴ２７にジャンプする。

次に、ステップＳＴ１５において、ダウンストリームデータ基本処理機能ブロック２１により、構文解析，ヘッダ解析及びデータフォーマット変換を行なう。また、ダウンストリームデータ基本処理機能ブロック２１により、ステップＳＴ１６における，アップストリームデータ処理側へ各種データのステータス及び制御信号を送る処理と、ステップＳＴ１７における，アップストリームデータ処理側から各種データのステータス及び制御信号を受信する処理とを行なう。

次に、ステップＳＴ１８において、ＨＣＳ検証処理機能ブロック２２により、上述のＨＣＳ検証処理を行なう。その後、ステップＳＴ１９において、通信データの誤りがあるか否かを判別する。判別の結果、通信データに誤りがある場合には、ステップＳＴ２０に移行して通信データを破棄する。一方、通信データに誤りがない場合には、ステップＳＴ２１以下の処理を行なう。

次に、ステップＳＴ２１において、イーサーネットアドレスフィルタ処理機能ブロック２３により、上述のようなイーサーネットアドレスフィルタリング処理を行なう。

次に、ステップＳＴ２２において、ＢＰＩ復号化処理機能ブロック２４により、上述のようなＢＰＩ復号化処理を行なった後、ステップＳＴ２３において、ＣＲＣ検証処理機能ブロック２５により、上述のようなＣＲＣ検証処理を行なう。

次に、ステップＳＴ２４において、ＣＰＵ１５により、通信データの誤りがあるか否かを判別する。判別の結果、通信データに誤りがある場合には、ステップＳＴ２５に移行して通信データを破棄する。一方、通信データに誤りがない場合には、ステップＳＴ２６の処理を行なう。

ステップＳＴ２６においては、ＰＨＳデコード処理機能ブロック２６により、上述のようなＰＨＳデコード処理を行なう。その後、ステップＳＴ２７に進んで、バックエンド部７に通信データを送信し、バックエンド部７において画像等の各種データの処理を行なう。

−アップストリームデータ処理−
次に、アップストリームデータ処理ブロック１２の機能ブロックについて説明する。端末装置１からセンター装置２へと送信される映像及び伝送制御データであるアップストリームデータは、ＣＰＵ１５でソフトウェア処理を受けたデータあるいは記憶装置１６に保存されたデータをもとに生成されるものである。すなわち、バスデータ調停処理ブロック１３の制御により、ＣＰＵ１５でソフトウェア処理を受けたデータあるいは記憶装置１６に保存されたデータ適切なタイミングでＣＰＵバス１４を介してアップストリームデータ処理ブロック１２に送信されたデータを、アップストリームデータ処理ブロック１２において、加工，処理することにより、アップストリームデータが生成される。

アップストリームデータ処理における基本的処理として、ＣＲＣ等の誤り検出用の符号の付加、ＭＡＣ構造を示すための各種ヘッダ及び拡張ヘッダの付加、ＰＨＳ処理によるデータ圧縮、及びデータの暗号化などが行なわれる。さらに、アップストリーム特有の処理として、フラグメント処理及びコンカテネーション処理が行なわれる。これは、ダウンストリームとは異なり、アップストリームは狭い帯域において、複数の端末装置が同時に通信を行なうために、十分な転送レートを確保できないことも多く、これを克服するために、サイズの大きなデータを適切な大きさに分割する機構、及び、サイズの小さなデータを適切な大きさにまとめて送信するという機構が組み込まれている。フラグメント処理とは、センター装置２とのやり取りに応じて、端末装置１において、通信データを適切な大きさに分割する処理を行うことを意味し、コンカテネーション処理（連結フレーム処理）とは、適切な大きさにデータをまとめる処理を行なうことを意味する。

図４は、アップストリームデータ処理ブロック１２内に配置される各機能ブロック（回路）の例を示すブロック回路図である。同図に示すように、アップストリームデータ処理ブロック１２は、データを圧縮して送信するための処理に必要となる情報であるＰＨＳをエンコードするＰＨＳエンコード処理機能ブロック３１と、ヘッダ以外の通常データに対してＣＲＣ誤り検出符号を付加するＣＲＣ付加処理機能ブロック３２と、拡張ヘッダに対して拡張ヘッダ用のＣＲＣ誤り検出符号であるＨＣＳを付加するＨＣＳ付加処理機能ブロック３３と、連結フレームヘッダ（コンカテネーションヘッダ）を付加する連結フレームヘッダ付加処理機能ブロック３４と、連結フレームヘッダ用のＨＣＳを付加する連結フレームＨＣＳ付加処理機能ブロック３５と、通常フレームヘッダを付加する通常フレームヘッダ付加処理機能ブロック３６と、通常フレームＨＣＳを再付加する通常フレームＨＣＳ再付加処理機能ブロック３７と、アップストリームデータの送信や，スケジューリングや，送信パラメータの生成を行なう送信・スケジューリング・送信パラメータ生成機能ブロック３８と、分割フレームＨＣＳ（フラグメンテーションヘッダ）を付加する分割フレームヘッダ付加処理機能ブロック３９と、分割フレームヘッダを付加する分割フレームＨＣＳ付加処理機能ブロック４０と、ＢＰＩ暗号化処理機能ブロック４１とを備えている。

図５は、アップストリームデータ処理の手順を示すフローチャートである。図１２（ａ），（ｂ）は、連結フレーム処理を行なう前の通常フレームの構造、及び連結フレーム処理を行なった後の連結フレームの構造を示す図である。図１３（ａ），（ｂ）は、分割フレーム処理を行なう前の通常フレームの構造、及び分割フレーム処理を行なった後の分割フレームの構造を示す図である。ただし、図１２（ａ），（ｂ）は、２つの通常フレームを連結した例を、図１３（ａ），（ｂ）は、通常フレームを２つに分割した例をそれぞれ示しているが、いずれも、３つ以上の連結又は分割がありうる。

以下、図１２（ａ），（ｂ）及び図１３（ａ），（ｂ）を参照しながら、図５のフローチャートに沿って、アップストリームデータ処理について説明する。ここでは、ダウンストリームデータ処理と比較して、アップストリームデータ処理が取り扱うデータ量が小さいこと、及び、リアルタイム処理する処理速度が遅いことに着目し、一般的にＣＰＵの負荷が、特に大きくする要因となる誤り検出符号の付加及び暗号化処理以外は、ＣＰＵ１５にて処理を施されたデータが入力される例について述べる。

ステップＳＴ３１において、バックエンド部７からＭＡＣ部３に画像等の各種データが入力されると、ステップＳＴ３２において、ＰＨＳエンコード処理機能ブロック３１により、入力されたデータの構造を解析することで、入力データ中のヘッダ，拡張ヘッダ，及び通常データを判別して、ＰＨＳを行なう範囲を規定するＰＨＳフィールド、どのような圧縮を行なうかの処理を規定した処理内容に対応する、ＰＨＳインデックスを決定したあと、実際のＰＨＳエンコード処理を行なう。

その後、ステップＳＴ３３において、ヘッダ以外の通常データに対しては、ＣＲＣ付加処理機能ブロック３２によりＣＲＣ誤り検出符号を付加し、ステップＳＴ３４において、拡張ヘッダに対しては、ＨＣＳ付加処理機能ブロック３３により拡張ヘッダ用のＣＲＣ誤り検出符号であるＨＣＳ符号を付加する。端末装置においては、一般に、複数のＳＩＤを同時に取り扱う。即ち、複数のデータを同時に取り扱うので、ステップＳＴ３３におけるＣＲＣ符号の付加処理と、ＳＴ３４におけるＨＣＳ符号の付加処理とは、並列に処理される。

次に、ステップＳＴ３５において、ＣＰＵ１５により、センター装置２が連結フレーム処理（コンカテネーション処理）を要求しているか否かのチェックを行なう。そして、コンカテネーションが要求されるＹｅｓの場合には、処理するデータサイズのチェックを行なう。このとき、データサイズが、センター装置２が要求しているデータサイズより小さい場合には、連結フレーム処理を実行する。すなわち、センター装置２が要求しているデータサイズを超えない近似値まで、データを束ねる処理を実行する。すなわち、図１２（ａ）に示す例えば２つの通常フレームを、図１２（ｂ）に示す１つの連結フレームに連結する連結フレーム処理を行なう。

そして、データが適切なサイズとなったところで、コンカテネーションの処理を終えて、ステップＳＴ３６において、実行した内容を示す，連結フレームヘッダ（コンカテネーションヘッダ）を付加する（図１２（ｂ）参照）。このとき、ステップＳＴ３７において、送信・スケジューリング・送信パラメータ生成機能ブロック３８により、ダウンストリームデータ処理ブロック１１とのデータの送受信を行なうとともに、バスデータ調停処理ブロック１３及びＣＰＵバス１４を介して記憶装置１６とのデータの送受信を行なう。そして、ステップＳＴ３７におけるアップストリームデータの、送信、スケジューリング，送信パラメータの生成などの処理内容に応じて、ステップＳＴ３６の処理が行なわれる。

次に、ステップＳＴ３９において、連結フレームＨＣＳ付加処理機能ブロック３５により、図１２（ｂ）に示すように、連結フレームヘッダ用ＨＣＳを計算して付加した上、連結フレーム処理した後の連結フレームデータ用ＣＲＣ（誤り検出符号）を付加する。

次に、ステップＳＴ３６，ＳＴ３７の処理を終了した後、あるいは、ステップＳＴ３５における判別が連結フレーム処理を行なわないＮｏの場合には、ステップＳＴ４０において、通常フレームヘッダ付加処理機能ブロック３６により、ステップＳＴ３７における処理に応じて、通常フレームヘッダ付加処理を行なう。一方、連結フレーム処理が不要な場合は、処理しないデータをそのまま、次の処理に使用する。

また、ステップＳＴ４１において、通常フレームＨＣＳ再付加処理機能ブロック３７により、通常フレームＨＣＳの再付加処理を行なう。

次に、ステップＳＴ４２において、ＣＰＵ１５により、センター装置２が分割フレーム処理（フラグメンテーション）を要求しているか否かを判別する。分割フレーム処理が必要であるＹｅｓの場合には、ステップＳＴ４３に進んで、処理データサイズのチェックを行ない、センター装置が要求しているサイズにデータを分割する。すなわち、図１３（ａ）に示す１つの通常フレームを、図１３（ｂ）に示す例えば２つの通常フレーム分割部分に分割する分割フレーム処理を行なう。そして、分割フレームヘッダ付加処理機能ブロック３９により、分割された各通常フレーム分割部分に対して、図１３（ｂ）に示すような分割フレームヘッダを付加する。このとき、ステップＳＴ３７におけるアップストリームデータの送信，スケジューリング，送信パラメータの生成などの処理内容に応じて、ステップＳＴ４３の処理が行なわれる。また、ステップＳＴ４４において、分割フレームヘッダ（フラグメントヘッダ）用ＨＣＳを付加すると同時に、分割フレームデータ用ＣＲＣを付加する。一方、分割フレーム処理が不要な場合は、処理しないそのままのデータを使用する。

また、ステップＳＴ３６，ＳＴ４０及びＳＴ４３の処理が終了した後は、それぞれ、ステップＳＴ３８において、各種ステータス及び制御信号をダウンストリームデータ処理ブロック１１に送信する。

最後に、ステップＳＴ４５において、以上のように誤り検出符号が付加されたデータを暗号化する。暗号化処理では、ダウンストリームデータ処理と同様に、まず、暗号化を行なう鍵データが正しいかを確認するために、ＳＩＤ及びKey Sequence Numberを確認した後、その鍵データにより、ＤＥＳ暗号の暗号化処理を行なう。こうして、暗号化されたデータを、ダウンストリームデータ処理時に行なうタイムスタンプ処理を参照しながら、データ送信のタイミングを図り、最終的に適切なタイミングでセンター装置へとデータを送信する。

本実施形態の双方向通信制御装置によると、端末装置１のＭＡＣ部３内に、ダウンストリームデータ処理ブロック１１及びアップストリームデータ処理ブロック１２を設けているので、従来の双方向通信装置ではＣＰＵが行なっていた処理をＣＰＵ１５が行わなくてもよくなり、ＣＰＵ１５の負担が大幅に軽減される。また、従来の双方向通信装置（ＭＡＣ部）においては、ＣＰＵと記憶装置との間でＣＰＵバスを介して頻繁なデータのやりとりが必要であったが、本実施形態により、ＣＰＵバス１４を通過することなく、ダウンストリームデータ処理ブロック１１とアップストリームデータ処理ブロック１２とにおいて通信データが処理される。したがって、現実的なコストで収まる汎用ＣＰＵを用いても、データの処理効率の向上を図ることができる。

また、高性能ＣＰＵを用いる必要がなくなるため、通信システム全体の回路規模削減ができるだけでなく、回路の動作周波数の低減や、低消費電力化が実現でき、放熱対策も不要となる。

一方、ＣＰＵ性能が維持あるいは、さらに高性能化された場合にも、本実施形態の双方向通信制御装置（ＭＡＣ部）により、ＣＰＵに依存することなく転送レートを高めることが出来る等の効果があるため、ＣＰＵの機能の一部を他の処理用途に用いることができ、双方向通信制御装置への付加機能の追加やその周辺機能の取り込みが可能となり、さらなる高性能化への相乗効果が期待できる。

特に、ＭＡＣ部３において、連結フレームヘッダ付加処理回路３４や、分割フレームヘッダ付加処理回路３９を設けているので、ＣＰＵ１５をバイパスすることで、逐次ＣＰＵとのやりとりを行なわないでも迅速にデータ処理を行なうことができるため、ＣＰＵからの命令を待って、データ転送フォーマットを整備する時間が圧倒的に短縮できる。結果として、データの転送レートも向上する。また、ダウンストリームデータ処理ブロック１１における処理内容やセンター装置からの要求に応じた内容をダウンストリームデータの中から抽出し、この結果に応じた処理を行なう際も、ＣＰＵとのやりとりの待ち時間なしに、リアルタイムに処理できる事で、単に転送レートを上げるのみでなく、リアルタイム性を保つことによる処理の精度、正確さを向上させることも可能となる。

また、ＭＡＣ部３において、構文解析，ヘッダ解析，データフォーマット変換などを行なうダウンストリームデータ基本処理回路２１を設けているので、上記の処理とは逆に、ＣＰＵ１５をバイパスして、アップストリームデータ処理ブロック１２における処理内容に応じた内容をダウンストリーム処理に的確にリアルタイム性を確保ししつつ反映させることができるため、処理を迅速かつ正確に行うことが可能になる。

−第１の実施形態と従来の双方向通信制御装置との比較−
本発明においては、ダウンストリームおよびアップストリーム処理において、バス調停が必要となる処理が非常に少なくなり、転送速度が速くなる。その一例を、図３のダウンストリームデータ処理に関するフローチャートを用いて説明する。

図１４は、本実施形態の図３に示すフローチャートにおいて、ＣＰＵによるバス調停が必要な処理ステップをシャドウィングによって示すフローチャートである。図１５は、従来の双方向通信制御装置の図３に示すフローチャート相当の制御において、ＣＰＵによるバス調停が必要な処理ステップをシャドウィングによって示すフローチャートである。

図１４に示すように、本発明においては、アップストリームデータ処理ブロック１２およびダウンストリームデータ処理ブロック１１を専用に備えていることにより、それぞれの処理は基本的にすべて専用のデータ処理ブロックにより行なうことができる。そのため、ＣＰＵを用いて各処理を行なう必要がないため、ＣＰＵと記憶装置とを如何に効率よく転送するかのバス調停処理が基本的にはほとんど必要でない。すなわち、図１４に示すように、ダウンストリームデータ処理における各処理はすべて専用の処理ブロックにより順次リアルタイムに処理されるため、バス調停が必要となるシャドウィングが施されたステップはほとんどない。ただし、図１に示すアップストリームデータ処理ブロック１２との間におけるデータのやりとりの制御処理（ステップＳＴ１６，ＳＴ１７）については、各々専用のデータ処理ブロック単独では行なえないため、ＣＰＵ１５によるコントロールが必要となる。この際は、ＣＰＵ，記憶装置，およびアップストリームデータ処理ブロック１２およびダウンストリームデータ処理ブロック１１間でのバス調停が必要となる。

一方、図１５に示すように、従来の双方向通信制御装置を用いた場合には、専用のデータ処理ブロックを有していないため、基本的にＣＰＵがすべての処理をおこなうことになる。そのため、リアルタイム処理が必要となるダウンストリームデータ処理において、構文解析（ステップＳＴ１５’）、ＨＣＳ処理（ステップＳＴ１８’）にはじまり、ＢＰＩ復号化処理（ステップＳＴ２２’），ＣＲＣ処理（ステップＳＴ２３’），ＰＨＳデコード処理（ステップＳＴ２６’）等の非常に処理量の多い処理についてＣＰＵによるバス調停が必要となる。これらの処理はＣＰＵに負荷のかかる処理であるが、適切なタイミングで記憶装置との読み書きを行なったうえで演算処理を行なうため、ＣＰＵによるバス調停が必要となる。もちろん、従来の双方向通信制御装置を用いた場合には、各種データのステータス及び制御信号をアップストリームデータとして送る処理（ステップＳＴ１６’）や、アップストリームデータの各種データのステータス及び制御信号をダウンストリームデータとして取り込む処理（ステップＳＴ１７’）においても、ＣＰＵによるバス調停が必要である。また、従来の双方向通信制御装置を用いた場合には、イーサーネットアドレスフィルタリング処理（ステップＳＴ２１’）や、バックエンド部への送信処理（ステップＳＴ２７’ ）においても、ＣＰＵによるバス調停が必要である。
このように、本発明においては、専用のデータ処理ブロックを設けたことにより、ＣＰＵにおいてはほんの一部の命令だけを処理すればよいことになり、処理の高速化をはかることができる。

（第２の実施形態）
図６は、第２の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。本実施形態においても、通信システムのうちＭＡＣ部以外の部分の構成は、第１の実施形態と同じであるので、ＭＡＣ部以外の部分に付いての図示及び説明を省略する。図６に示すように、本実施形態のＭＡＣ部は、図１に示すＭＡＣ部３中の各要素に加えて、一時的にデータを保持するレジスタを内部に配置したデータプロセッサ１７を備えている。

本実施形態においては、ＭＡＣ部にデータプロセッサ１７を備えていることによって、以下のような処理及び利点を実現することができる。

バスデータ調停処理ブロック１３がいかに効率よく通信データを転送した場合でも、データの転送速度は、ＣＰＵバス１４で必ず律速される。そこで、データプロセッサ１７は、ＣＰＵバス１４の混雑度を低減するために、ＣＰＵ１５の処理、ダウンストリームデータ処理ブロック１１、あるいは、アップストリームデータ処理ブロック１２の機能の一部を代用するなど、データの転送処理を補助する機能を有している。

ダウンストリームデータ処理を行なう場合、本実施形態においても、第１の実施形態と同様に、ダウンストリームデータ処理ブロック１１は、ダウンストリームデータの構文解析を行ない、ＭＡＣ構造データを抜き出した後、暗号の復号、ＰＨＳ圧縮の解除を経て、必要となる情報を復元する。

さらに、その際、本実施形態においては、データプロセッサ１７により、アップストリームデータ処理ブロック１２及びダウンストリームデータ処理ブロック１１の相互の処理に関連する制御が行なわれる。たとえば、アップストリームデータ処理ブロック１２及びダウンストリームデータ処理ブロック１１の相互のタイミングを調整するためのタイムスタンプ処理、あるいは、他の端末装置との同期／レンジングをとるための処理等については、複雑な制御が必要であり、データの送受信を連続的にモニタしながら、スケジューリングを実施したり、送信パラメータを生成したりといったリアルタイム処理を必要する。そこで、本実施形態においては、これらの処理を、ＣＰＵバス１４を介したＣＰＵ１５への転送を経ずに、レジスタ機能を備えたデータプロセッサ１７によって行わせることにより、ＣＰＵバス１４の混雑度を低減することができる。

また、純粋なアップストリームデータ処理を行なう場合、ＣＰＵ１５とアップストリームデータ処理ブロック１２との間で高い頻度で転送を行なうリアルタイム処理は、図５に示すステップＳＴ３３，ＳＴ３９，ＳＴ４１，ＳＴ４４等におけるＣＲＣの付加処理である。そこで、本実施形態のデータプロセッサ１７では、通常のヘッダ付加に伴うＨＣＳ付加処理及びデータＣＲＣ付加処理（ステップＳＴ３３，３４）以外の、誤り検出符号用のＣＲＣ計算を行なう。すなわち、図５に示すコンカテネーション（連結フレーム処理）に伴う連結フレームヘッダ用ＨＣＳと連結フレームデータ用ＣＲＣの付加処理（ステップＳＴ３９）、及び、分割フレーム処理（フラグメンテーション）に伴う、分割フレームヘッダ用ＨＣＳと分割フレームデータ用ＣＲＣの付加処理（ステップＳＴ４４）は、本実施形態においては、データプロセッサ１７によって行なわれる。これらの処理は、データプロセッサ１７により行なわれる処理の一例であり、データプロセッサ１７により、その他の補助的な処理を行なうことができる。

本実施形態のデジタル双方向通信装置によると、第１の実施形態と同じ効果を発揮することができるとともに、ダウンストリームデータ処理ブロック１１，アップストリームデータ処理ブロック１２及びＣＰＵ１５の機能の各一部をデータプロセッサによって代替することが可能になる。例えば、ダウンストリームデータ処理ブロック１１とアップストリームデータ処理ブロック１２との相互のタイミング調整や、ＣＲＣ符号，ＨＣＳの付加処理をデータプロセッサ１７が行なうことが可能になり、よって、ＣＰＵ１５の負荷軽減及びＣＰＵバス１４の混雑度の軽減をいっそう図ることができ、転送レートのさらなる向上が可能となる。

（第３の実施形態）
図７は、第３の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。本実施形態においても、通信システムのうちＭＡＣ部以外の部分の構成は、第１の実施形態と同じであるので、ＭＡＣ部以外の部分に付いての図示及び説明を省略する。図７に示すように、本実施形態のＭＡＣ部は、図１に示すＭＡＣ部３中の各要素に加えて、サブ記憶装置１８を備えている。

本実施形態においては、ＭＡＣ部に、記憶装置１６（第１の記憶装置）に加えてサブ記憶装置１８（第２の記憶装置）を備えていることによって、以下のような処理及び利点を実現することができる。

バスデータ調停処理１３がいかに効率よく通信データを転送した場合でも、データの転送速度は、ＣＰＵバス１４で必ず律速される。本実施形態のサブ記憶装置１８は、第２の実施形態とは異なり、データプロセッサのような複雑な機能を実現するブロックを用意することなしに、ＣＰＵバス１４の混雑度を低減するものである。

ダウンストリームデータ処理を行なう場合、本実施形態においても、第１の実施形態と同様に、ダウンストリームデータ処理ブロック１１は、ダウンストリームデータの構文解析を行ない、ＭＡＣ構造データを抜き出した後、暗号の復号，ＰＨＳ圧縮の解除を経て、必要となる情報を復元する。

さらに、本実施形態においては、暗号の復号を行なう際に、鍵データが正しいかどうかを判断確認するために、予め保持しておく必要のあるデータである，ＳＩＤやKey Sequence Number がサブ記憶装置１８に保存される。上述のように、通常、端末装置においては、複数のＳＩＤを同時に取り扱う必要があり、暗号の復号化を行なうデータの種類も複数種類存在していて、ＳＩＤ及びKey Sequence Number を確認する処理も頻繁に必要となる。しかしながら、データの内容自体は、あまり頻繁に書き換える必要がない。そこで、本実施形態においては、サブ記憶装置１８に、ＣＰＵバス１４を介して、記憶装置１６あるいはＣＰＵ１５からデータを受信して保存することが可能であるとともに、直接、サブ記憶装置１８とアップストリームデータ処理ブロック１２あるいはダウンストリームデータ１１との間でデータの送受信を行なうことも可能である。たとえば、ダウンストリームデータ処理においては、ＳＩＤやKey Sequence Number の他、ＰＨＳ時のフィールドを規定するＰＨＳＦ、及び、ＰＨＳを行なう最大バイト数を規定するＰＨＳＩに関するデータも、サブ記憶装置１８に保存する。

また、アップストリームデータ処理を行なう場合、サブ記憶装置１８に、ダウンストリームデータ処理の際と同様に、データの暗号化を行なう際に参照する，ＳＩＤ及びKey Sequence Number を保存したり、あるいは、さまざまな処理の種類を判断するための指標となるＩＵＣ（Interval Usage Code ）や各種ＭＡＣアドレスを保存しておくことができる。したがって、ＣＰＵ１５及び記憶装置１６と、アップストリームデータ処理ブロック１２の送受信の頻度が低減される。

すなわち、本実施形態のサブ記憶装置１８（第２の記憶装置）により、ＣＰＵ１５による制御を必要としない処理については、ＣＰＵバス１４をバイパスして、ダウンストリームデータ処理ブロック１１又はアップストリームデータ処理ブロック１２とサブ記憶装置１８との間のデータの送受信を行なうことができるので、第１の実施形態と同じ効果に加えて、ＣＰＵバス１４の混雑度をいっそう低減することができ、よって、データの転送レートのさらなる向上が可能となる。

（第４の実施形態）
図８は、第４の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。本実施形態においても、通信システムのうちＭＡＣ部以外の部分の構成は、第１の実施形態と同じであるので、ＭＡＣ部以外の部分に付いての図示及び説明を省略する。図８に示すように、本実施形態のＭＡＣ部は、図１に示すＭＡＣ部３中の各要素に加えて、サブ記憶装置１８とを備えている。

本実施形態のデジタル双方向通信装置（ＭＡＣ部）は、第３の実施形態と同様に、サブ記憶装置１８を備えているが、第３の実施形態においては、サブ記憶装置１８がＣＰＵバス１４を介してＣＰＵ１５とデータの送受信を行なっているのに対し、本実施形態においては、記憶装置１６（第１の記憶装置）とサブ記憶装置１８（第２の記憶装置）とがＣＰＵバス１４を介さずに、直接データを送受信することが可能になっているので、第３の実施形態よりも、ＣＰＵバス１４の混雑度をさらに低減することができる。

ダウンストリームデータ処理を行なう場合、本実施形態においても、第１の実施形態と同様に、ダウンストリームデータ処理ブロック１１は、ダウンストリームデータの構文解析を行ない、ＭＡＣ構造データを抜き出した後、暗号の復号，ＰＨＳ圧縮の解除を経て、必要となる情報を復元する。

さらに、本実施形態においては、暗号の復号を行なう際に、鍵データが正しいかどうかを判断確認するために、予め保持しておく必要のあるデータである，ＳＩＤやKey Sequence Number がサブ記憶装置１８に保存される。上述のように、通常、端末装置においては、複数のＳＩＤを同時に取り扱う必要があり、暗号の復号化を行なうデータの種類も複数種類存在していて、ＳＩＤ及びKey Sequence Number を確認する処理も頻繁に必要となる。しかしながら、データの内容自体は、あまり頻繁に書き換える必要がない。そこで、本実施形態においては、サブ記憶装置１８は、ＣＰＵバス１４を介さずに、記憶装置１６に保存されたデータを直接受信し、アップストリームデータ処理ブロック１２あるいはダウンストリームデータ処理ブロック１１とのデータの送受信を行なう。ＳＩＤやKey Sequence Number の他、ＰＨＳ時のフィールドを規定するＰＨＳＦ、及び、ＰＨＳを行なう最大バイト数を規定するＰＨＳＩに関するデータもサブ記憶装置１８に保存されるが、このデータを入手する際に、直接の転送経路を利用することにより、ＣＰＵバス１４の混雑度を第３の実施形態よりもさらに低減することができる。

また、アップストリームデータ処理を行なう場合、サブ記憶装置１８に、ダウンストリームデータ処理の際と同様に、データの暗号化を行なう際に参照する，ＳＩＤ及びKey Sequence Number を保存したり、あるいは、さまざまな処理の種類を判断するための指標となるＩＵＣ（Interval Usage Code ）や各種ＭＡＣアドレスを、直接の転送経路を利用して保存しておくことができる。したがって、ＣＰＵ１５及び記憶装置１６と、アップストリームデータ処理ブロック１２の送受信の頻度がよりいっそう低減され、転送レートのさらなる向上が可能となる。

（第５の実施形態）
図９は、第５の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。本実施形態においても、通信システムのうちＭＡＣ部以外の部分の構成は、第１の実施形態と同じであるので、ＭＡＣ部以外の部分に付いての図示及び説明を省略する。図９に示すように、本実施形態のＭＡＣ部は、図１に示すＭＡＣ部３中の各要素に加えて、データプロセッサ１７と、サブ記憶装置１８とを備えている。

本実施形態のデジタル双方向通信装置（ＭＡＣ部）は、第２の実施形態と同様にデータプロセッサ１７を備え、かつ、第３の実施形態と同様にサブ記憶装置１８（第２の記憶装置）を備えていることにより、以下の効果を発揮することができる。

すなわち、記憶装置１６とダウンストリームデータ処理ブロック１１及びアップストリームデータ処理ブロック１２とが、バスデータ調停処理ブロック１３及びＣＰＵ１５を介さずに、直接データを送受信することができるので、アップストリームデータ処理ブロック１２及びダウンストリームデータ処理ブロック１１とのデータの送受信の頻度を軽減することができる。

また、本実施形態のサブ記憶装置１８（第２の記憶装置）により、ＣＰＵ１５による制御を必要としない処理については、ＣＰＵバス１４をバイパスして、ダウンストリームデータ処理ブロック１１又はアップストリームデータ処理ブロック１２とサブ記憶装置１８との間のデータの送受信を行なうことができる。

したがって、本実施形態により、ＣＰＵバス１４の混雑度をいっそう軽減することができ、よって、データの転送レートのさらなる向上が可能となる。

（第６の実施形態）
図１０は、第６の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。本実施形態においても、通信システムのうちＭＡＣ部以外の部分の構成は、第１の実施形態と同じであるので、ＭＡＣ部以外の部分に付いての図示及び説明を省略する。図１０に示すように、本実施形態のＭＡＣ部は、図１に示すＭＡＣ部３中の各要素に加えて、サブ記憶装置１８と、キャッシュ記憶装置１９とを備えている。

本実施形態においては、ＭＡＣ部に、記憶装置１６（第１の記憶装置）に加えてサブ記憶装置１８（第２の記憶装置）と、キャッシュ記憶装置１９とを備えていることによって、以下のような処理及び利点を実現することができる。

本実施の形態においては、第３の実施形態，第４の実施形態，あるいは第５の実施形態におけるサブ記憶装置１８（第２の記憶装置）の機能の一部をキャッシュ記憶装置１９（第３の記憶装置）が担う。

すなわち、ダウンストリームデータ処理を行なう場合、暗号の復号を行なう際に、予め保持しておく必要のある、ＳＩＤやKey Sequence Number は、キャッシュ記憶装置１９に保存する。また、ＰＨＳ時のフィールドを規定するＰＨＳＦ、及び、ＰＨＳを行なう最大バイト数を規定するＰＨＳＩに関するデータもキャッシュ記憶装置１９に保存される。

また、アップストリームデータ処理を行なう場合、キャッシュ記憶装置１９に、ダウンストリームデータ処理の際と同様に、データの暗号化を行なう際に参照する，ＳＩＤ及びKey Sequence Number を保存したり、あるいは、さまざまな処理の種類を判断するための指標となるＩＵＣ（Interval Usage Code ）や各種ＭＡＣアドレスを保存しておくことにより、ＣＰＵ１５，記憶装置１６及びサブ記憶装置１８と、アップストリームデータ処理ブロック１２の間のデータの送受信の頻度が軽減され、ＣＰＵバス１４の混雑度がいっそう軽減され、転送レートのさらなる向上が可能となる。

ただし、本実施形態においては、キャッシュ記憶装置１９は、ＣＰＵバス１４あるいはバスデータ調停処理ブロック１３を介して、ダウンストリームデータ処理ブロック１１あるいはアップストリームデータ処理ブロック１２とデータの送受信を行なうことはなく、必ず、サブ記憶装置１８との間で、各種データの送受信を行なう構成となっている。つまり、各種処理の制御や動作命令に関するデータを一時的に保存する命令キャッシュ的な役割を果たす。

一方、サブ記憶装置１８は、ＣＰＵバス１４及びバスデータ調停処理ブロック１３を介して、ダウンストリームデータ処理ブロック１１あるいはアップストリームデータ処理ブロック１２とデータの送受信を行なうが、他方、第１〜第５の実施形態と同様に、ダウンストリームデータ処理ブロック１１あるいはアップストリームデータ処理ブロック１２との間で、直接、データの送受信を行なうことができる。

すなわち、本実施形態においては、ＣＰＵバス１４の混雑度が非常に増大した場合は、予め、バスデータ調停処理ブロック１３からの制御により、必要なデータをサブ記憶装置１８に一時的に保存することとし、サブ記憶装置１８と、ダウンストリームデータ処理ブロック１１あるいはアップストリームデータ処理ブロック１２の間でデータを送受信することにより、ＣＰＵバス１４の混雑度を軽減することができ、転送レートを高めることができる。すなわち、サブ記憶装置１８は、データキャッシュ的な役割を果たす。

（第７の実施形態）
図１１は、第７の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。本実施形態においても、通信システムのうちＭＡＣ部以外の部分の構成は、第１の実施形態と同じであるので、ＭＡＣ部以外の部分に付いての図示及び説明を省略する。図１１に示すように、本実施形態のＭＡＣ部は、図１に示すＭＡＣ部３中の各要素に加えて、サブ記憶装置１８と、キャッシュ記憶装置１９と、データプロセッサ１７と、最適制御用ブロック２０とを備えている。

本実施形態においては、ＭＡＣ部に、記憶装置１６（第１の記憶装置）に加えてサブ記憶装置１８（第２の記憶装置）と、キャッシュ記憶装置１９とを備え、かつ、データプロセッサ１７及び最適制御用ブロック２０を備えていることによって、以下のような処理及び利点を実現することができる。

本実施形態のデジタル双方向通信装置により、基本的には、図１に示す第１の実施形態と同じ処理を行なうが、第２の実施形態においてデータプロセッサ１７を有することによって得られる利点と、第６の実施形態においてサブ記憶装置１８及びキャッシュ記憶装置１９を有することによって得られる利点とを併せて発揮することができる。すなわち、データプロセッサ１７によってＣＰＵ１５の処理を一部負担すること、サブ記憶装置１８によってデータキャッシュ的な処理を行なうこと、キャッシュ記憶装置１９によって命令キャッシュ的な処理を行なうことにより、ＣＰＵ１５及び記憶装置１６から、ＣＰＵバス１４及びバスデータ調停処理ブロック１３を介して、アップストリームデータ処理ブロック１２及びダウンストリームデータ処理ブロック１１へのデータの送受信を行なう頻度を大きく軽減することができる。また、サブ記憶装置１８，キャッシュ記憶装置１９への各種データの保存や、アップストリームデータ処理ブロック１２、ダウンストリームデータ処理ブロック１１、さらには、データプロセッサ１７の処理タイミングを、全体的に最適な制御を行なうために、最適制御用ブロック２０を設けることで、各ブロック間での個別のハンドシェーク型の制御による転送ロスを軽減したり、あるいは、各ブロックに制御回路を設ける必要が無くなるため、適切な制御により転送レートを大きくすると同時に回路規模の縮小を実現することができる。

なお、チューナ５を端末装置１内でＭＡＣ部と１チップに組み込むことにより、ボード上で外付けアナログ部品を全く必要としないシステムＬＳＩとすることが可能であり、この構成により、通常のモデム機能を実現するＰＣはもとより、テレビ、電話等あらゆる通信機器に対して組み込むことにより、非常に容易に双方向通信機能を持たせることを可能とする。

本発明の双方向通信制御装置，端末装置及び双方向通信制御方法は、携帯電話やインターネット機能を有するパーソナルコンピュータなどに利用することができる。

第１の実施形態に係るデジタル双方向通信に用いられる通信システムの構成を示すブロック回路図である。 第１の実施形態のダウンストリームデータ処理ブロック内に配置される各機能ブロックの例を示すブロック回路図である。 第１の実施形態におけるダウンストリームデータ処理の手順を示すフローチャートである。 第１の実施形態のアップストリームデータ処理ブロック内に配置される各機能ブロックの例を示すブロック回路図である。 第１の実施形態におけるアップストリームデータ処理の手順を示すフローチャートである。 第２の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。 第３の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。 第４の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。 第５の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。 第６の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。 第７の実施形態に係るデジタル双方向通信装置であるＭＡＣ部の構成を示すブロック回路図である。 第１の実施形態における連結フレーム処理を行なう前の通常フレームの構造、及び連結フレーム処理を行なった後の連結フレームの構造を示す図である。 第１の実施形態における分割フレーム処理を行なう前の通常フレームの構造、及び分割フレーム処理を行なった後の分割フレームの構造を示す図である。 本実施形態の図３に示すフローチャートにおいて、ＣＰＵによるバス調停が必要な処理ステップをシャドウィングによって示すフローチャートである。 従来の双方向通信制御装置の図３に示すフローチャート相当の制御において、ＣＰＵによるバス調停が必要な処理ステップをシャドウィングによって示すフローチャートである。

Claims (16)

1. センター装置との間で双方向のデータの送受信を行なう端末装置に配置される双方向通信制御装置であって、
   ＣＰＵと、
   第１の記憶装置と、
   上記ＣＰＵ及び第１の記憶装置との間を接続するＣＰＵバスと、
   上記センター装置から上記端末装置に送信されるダウンストリームデータを受けて、データ処理を行なうダウンストリームデータ処理ブロックと、
   上記端末装置から上記センター装置に送信されるアップストリームデータを生成するために、データの処理を行なうアップストリームデータ処理ブロックと、
   上記ＣＰＵバス，ダウンストリームデータ処理ブロック及びアップストリームデータ処理ブロックに接続されて、上記ＣＰＵバスにおけるデータの流れを調整するためのバスデータ調停処理ブロックとを備え、
   上記ダウンストリームデータ処理ブロックと上記アップストリームデータ処理ブロックとは、相互にデータの送受信を直接行なう，双方向通信制御装置。
2. 請求項１の双方向通信制御装置において、
   上記バスデータ調停処理ブロックをバイパスして、上記ＣＰＵバス，アップストリームデータ処理ブロック及びダウンストリームデータ処理ブロックに接続され、一時的にデータを保持するレジスタを有するデータプロセッサをさらに備えている，双方向通信制御装置。
3. 請求項１又は２の双方向通信制御装置において、
   上記バスデータ調停処理ブロックをバイパスして、上記ＣＰＵバス，アップストリームデータ処理ブロック及びダウンストリームデータ処理ブロックに接続され、上記第１の記憶装置の記憶内容の一部を代替して記憶する第２の記憶装置をさらに備えている，双方向通信制御装置。
4. 請求項１又は２の双方向通信制御装置において、
   上記バスデータ調停処理ブロック及び上記ＣＰＵバスをバイパスして、上記アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック及び第１の記憶装置に接続され、上記第１の記憶装置の記憶内容の一部を代替して記憶する第２の記憶装置をさらに備えている，双方向通信制御装置。
5. 請求項４の双方向通信制御装置において、
   上記アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック及び第２の記憶装置に接続され、データを一時的に記憶する機能を有する第３の記憶装置をさらに備えている，双方向通信制御装置。
6. 請求項１又は２の双方向通信制御装置において、
   上記バスデータ調停処理ブロックをバイパスして、上記ＣＰＵバス，アップストリームデータ処理ブロック及びダウンストリームデータ処理ブロックに接続され、一時的にデータを保持するレジスタを有するデータプロセッサと、
   上記バスデータ調停処理ブロックをバイパスして、上記アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック及びＣＰＵバスに接続され、上記第１の記憶装置の記憶内容の一部を代替して記憶する第２の記憶装置と、
   上記アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック及び第２の記憶装置に接続され、データを一時的に記憶する機能を有する第３の記憶装置と、
   上記アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック，第２の記憶装置，第３の記憶装置及びデータプロセッサに接続され、上記第２の記憶装置及び第３の記憶装置に対するデータの出し入れを制御する制御用ブロックと
   をさらに備えている，双方向通信制御装置。
7. 請求項１又は２の双方向通信制御装置において、
   上記バスデータ調停処理ブロックをバイパスして、上記ＣＰＵバス，アップストリームデータ処理ブロック及びダウンストリームデータ処理ブロックに接続され、一時的にデータを保持するレジスタを有するデータプロセッサと、
   上記バスデータ調停処理ブロック及び上記ＣＰＵバスをバイパスして、上記アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック及び第１の記憶装置に接続され、上記第１の記憶装置の記憶内容の一部を代替して記憶する第２の記憶装置と、
   上記アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック及び第２の記憶装置に接続され、データを一時的に記憶する機能を有する第３の記憶装置と、
   上記アップストリームデータ処理ブロック，ダウンストリームデータ処理ブロック，第２の記憶装置，第３の記憶装置及びデータプロセッサに接続され、上記第２の記憶装置及び第３の記憶装置に対するデータの出し入れを制御する制御用ブロックと
   をさらに備えている，双方向通信制御装置。
8. 請求項１又は２の双方向通信制御装置において、
   上記ダウンストリームデータ処理ブロックは、
   上記ダウンストリームデータの構文解析，ヘッダ解析及びデータフォーマット変換を行なう基本処理回路を有しており、
   上記基本処理回路が、上記アップストリームデータ処理ブロックとデータの送受信を直接行なう，双方向通信制御装置。
9. 請求項１〜８のうちいずれか１つの双方向通信制御装置において、
   上記アップストリームデータ処理ブロックは、
   複数のアップストリームデータを１つのデータに連結して、連結された１つのデータに連結フレームヘッダを付加する処理を行なう連結フレームヘッダ付加処理回路を有しており、
   上記連結フレームヘッダ付加処理回路が、上記ダウンストリームデータ処理ブロックとデータの送受信を直接行なう，双方向通信制御装置。
10. 請求項１〜８のうちいずれか１つの双方向通信制御装置において、
    上記アップストリームデータ処理ブロックは、
    １つのアップストリームデータを複数の部分に分割して、分割された複数の部分にそれぞれ分割フレームヘッダを付加する処理を行なう分割フレームヘッダ付加処理回路を有しており、
    上記分割フレームヘッダ付加処理回路が、上記ダウンストリームデータ処理ブロックとデータの送受信を直接行なう，双方向通信制御装置。
11. センター装置との間で双方向のデータの送受信を行なう端末装置であって、
    上記センター装置から送信されるＲＦ信号を受信して、ＩＦ信号に変換するチューナと、
    上記ＩＦ信号を受信して、上記ダウンストリームデータを抽出するダウンストリームＰＨＹブロックと、
    上記アップストリームデータ処理ブロックから出力される上記アップストリームデータを変調してＲＦ信号として上記センター装置に送信するアップストリームＰＨＹブロックと、
    上記センター装置と端末装置との間で送受信されるデータの送受信を制御するための双方向通信制御装置とを備え、
    上記双方向通信制御装置は、
    ＣＰＵと、
    第１の記憶装置と、
    上記ＣＰＵ及び第１の記憶装置との間を接続するＣＰＵバスと、
    上記センター装置から上記端末装置に送信されるダウンストリームデータを受けて、データ処理を行なうダウンストリームデータ処理ブロックと、
    上記端末装置から上記センター装置に送信されるアップストリームデータを生成するために、データの処理を行なうアップストリームデータ処理ブロックと、
    上記ＣＰＵバス，ダウンストリームデータ処理ブロック及びアップストリームデータ処理ブロックに接続されて、上記ＣＰＵバスにおけるデータの流れを調整するためのバスデータ調停処理ブロックとを備え、
    上記ダウンストリームデータ処理ブロックと上記アップストリームデータ処理ブロックとは、相互にデータの送受信を直接行なう，端末装置。
12. 請求項１１の端末装置において、
    上記ＣＰＵバスに接続され，少なくとも画像処理を行なう機能を有するバックエンド部をさらに備えている，端末装置。
13. センター装置との間で双方向のデータの送受信を行なう端末装置における双方向通信制御方法であって、
    上記センター装置から上記端末装置に送信されるダウンストリームデータを受けて、ダウンストリームデータ処理を行なうステップ（ａ）と、
    上記端末装置から上記センター装置に送信されるアップストリームデータを生成するためのアップストリームデータ処理を行なうステップ（ｂ）と、
    上記ステップ（ａ），（ｂ）における処理内容の少なくとも一部を記憶装置に記憶しておくステップ（ｃ）とを含み、
    上記ステップ（ａ）及びステップ（ｂ）は、上記ダウンストリームデータ処理とアップストリームデータ処理とを、上記記憶装置に記憶されている相互の処理内容を参照しながら行なう処理を含んでいる，双方向通信制御方法。
14. 請求項１３の双方向通信制御方法において、
    上記ステップ（ａ）は、上記ダウンストリームデータの構文解析，ヘッダ解析及びデータフォーマット変換を行なう基本処理を含んでおり、
    上記基本処理を、上記アップストリームデータ処理の処理内容を参照しながら行なう，双方向通信制御方法。
15. 請求項１３又は１４の双方向通信制御方法において、
    上記ステップ（ｂ）は、複数のアップストリームデータを１つのデータに連結して、連結された１つのデータに連結フレームヘッダを付加する連結フレームヘッダ付加処理を含んでおり、
    上記連結フレームヘッダ付加処理を、上記アップストリームデータ処理の処理内容を参照しながら行なう，双方向通信制御方法。
16. 請求項１３〜１５のうちいずれか１つの双方向通信制御方法において、
    上記ステップ（ｂ）は、１つのアップストリームデータを複数の部分に分割して、分割された複数の部分にそれぞれ分割フレームヘッダを付加する処理を行なう分割フレームヘッダ付加処理を含んでおり、
    上記分割フレームヘッダ付加処理を、上記ダウンストリームデータ処理の処理内容を参照しながら行なう，双方向通信制御方法。

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