JP3978874B2

JP3978874B2 - Manufacturing method of semiconductor device

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Publication number: JP3978874B2
Application number: JP18446398A
Authority: JP
Inventors: 久良矢元; 英雄山中; 勇一佐藤; 肇矢木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2007-09-19
Anticipated expiration: 2018-06-30
Also published as: JP2000021792A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に絶縁基板上にエピタキシャル成長させた単結晶シリコン層を能動領域に用いる絶縁ゲート型電界効果トランジスタの製造に好適な方法に関するものである。
【０００２】
【従来の技術】
従来、基板上に形成した単結晶シリコン層を用いたＭＯＳＦＥＴ（Metal-oxide-semiconductor field effect transistor)であるＴＦＴ（薄膜トランジスタ）は、ポリシリコン層を用いたものと比べて、数倍も大きい電子移動度を有し、高速動作に好適であることが知られている（文献，R.P.Zingg et al,"First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy". IEEE ELECTRON DEVICE LETTERS.VOL.13,NO.5,MAY 1992 p294-6. 、特公平4-57098 号公報、松村正清、" 薄膜トランジスタ" 応用物理、第65巻第8 号(1996)pp842-848,参照) 。
【０００３】
こうした半導体素子において、単結晶シリコン層を基板上に形成するために、以下の種々の成膜技術（１）〜（４）が知られている。
【０００４】
（１）単結晶シリコン基板をシードにして、９２０〜９３０℃に加熱されたインジウム・シリコン溶液又はインジウム・ガリウム・シリコン溶液から、冷却処理によりシリコンエピタキシー層を形成し、この層の上にシリコン半導体層を作成する。（文献１，Soo Hong Lee,"VERY-LOW-TEMPERATURE LIQUID-PHASE EPITAXIAL GROWTH OF SILICON".MATERIALS LETTERS. Vol.9.No.2,3(Jan.,1990)pp53-56. 文献2,R.Bergmann et al,"MOS transistors with epitaxial Si,laterally grown over SiO/Sub 2/ by liquid phase epitaxy."J.Applied Physics A,vol.A54,no.1 p.103-5.文献3,R.P.Zingg et al,"First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy."IEEE ELECTRON DEVICE LETTERS.VOL.13,NO.5,MAY 1992 p294-6.)
【０００５】
（２）サファイア基板上にシリコンをエピタキシャル成長させる。（文献4,G.A.Garcia,R.E.Reedy,and M.L.Burger,"High-quality CMOS in thin (100nm)silicon on sapphire,"IEEE ELECTRON DEVICE LETTERS.VOL.9,pp32-34,Jan.1988.)
【０００６】
（３）酸素イオン注入法により、絶縁基板上にシリコン層を形成する。（文献5,K.Izumi,M.Doken,and H.Ariyoshtl,"CMOS device fabrication on buried SiO₂layers formed by oxygen implantation into silicon,"Electron.Lett.,vol.14,no.18,pp593-594,Aug.1978.)
【０００７】
（４）石英基板の上にステップを形成し、この上にポリシリコン層を形成し、次にこれをレーザー光やストリップヒータで１４００℃以上に加熱する。加熱されたポリシリコン層は、石英基板上に形成されたステップを核にして、エピタキシャル成長層を形成する。（文献6,古川静二郎,"グラフォエピタキシー" 、電子通信学会誌、Vol.66,No.5,pp486-489.(1983.May). 文献7,Geis,M.W.,et al.:"Crystallographic orientation of silicon on an amorphous substrate using an artificial-relief grating and laser crystallization",Appl.Phys.Letter,35,1,pp71-74(July 1979). 文献8,Geis,M.W.,et al.:"Silicon graphoepitaxy",Jpn.J.Appl.Phys.,Suppl.20-1,pp.39-42(1981).)
【０００７】
【発明が解決しようとする課題】
しかしながら、これまでの公知技術においては、歪点が比較的低く、しかも大型のガラス板上に、シリコンエピタキシー層を形成できる技術は存在しない。また、ガラス板上にステップを形成し、これをエピタキシャル成長の核にしてシリコンを成長させる技術において、シリコンを低温でかつ均一にエピタキシャル成長させることはできない。
【０００８】
本発明の目的は、歪点が比較的低い大型のガラス基板であっても低温で均一にシリコン層をエピタキシャル成長させ、高速で大電流密度の半導体素子を作り込むことのできる方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、
絶縁基板に段差を形成する工程と、
前記段差を含む前記絶縁基板上に、シリコンを含有する後述の低融点金属の溶融液層を塗布によって形成する工程と、
冷却処理によって前記溶融液層のシリコンを前記段差をシードとしてエピタキシャル成長させ、単結晶シリコン層を析出させる工程と、
次いで前記単結晶シリコン層上に残る前記低融点金属の層を除去する工程と
を有する、単結晶シリコン層の形成方法を前提とするものである。
【００１０】
即ち、本発明は、上記の前記単結晶シリコン層を析出させる工程に加えて、その後に、前記単結晶シリコン層上に残る前記低融点金属の層を除去する工程と、しかる後に前記単結晶シリコン層に所定の処理を施して、前記段差の内側に存在する前記単結晶シリコン層をチャネル領域とし、この両側にソース領域及びドレイン領域を有する絶縁ゲート型電界効果トランジスタの構成層を形成する工程とを更に有する半導体装置の製造方法を提供するものである。
【００１１】
本発明の方法によれば、絶縁基板に形成した段差をシードにしてシリコンを溶解した低融点金属の溶融液からの単結晶シリコンの析出によってシリコンエピタキシャル層を形成しているので、次の（Ａ）〜（Ｃ）に示す顕著な作用効果を得ることができる。
【００１２】
（Ａ）上記した低融点金属の溶融液層は低温（例えば９００℃）で調製し、それより少し高いだけの温度に加熱した絶縁基板上に塗布などによって形成できるから低温（例えば９２０〜９３０℃）でシリコン単結晶膜を均一にしかも容易に形成することができる。
【００１３】
（Ｂ）従って、歪点の比較的低いガラス基板やセラミックス基板などの入手し易く、低コストで物性も良好な基板を用いることができ、また基板の大型化も可能となる。
【００１４】
（Ｃ）ガラス基板等の上に低温で形成したシリコン単結晶薄膜の電子移動度は、５４０ｃｍ²／ｖ・ｓｅｃ（前述の文献３）であって、シリコン基板並の大きな値が得られるため、高速で大電流密度のトップゲート型、ボトムゲート型、デュアルゲート型のＬＣＤ（液晶表示装置）用ＴＦＴをはじめ、ＥＬ（エレクトロルミネセンス素子）、ＦＥＤ（電界放出型表示素子）用のトランジスタや、高性能のダイオード、太陽電池、キャパシタ、抵抗等の半導体素子、或いはこれらを集積した電子回路をガラス基板等の上に作成することができる。
【００１５】
【発明の実施の形態】
本発明の方法においては、前記段差をリアクティブイオンエッチングなどのドライエッチングによって形成し、シリコンを１．０〜０．００１重量％含有する低融点金属の溶液を加熱された前記絶縁基板に塗布し、所定時間（数分〜数１０分）保持した後、前記冷却処理を徐々に行うのがよい。これによって、厚さ５μｍ〜１０ｎｍの単結晶シリコン膜を得ることができる。
【００１６】
また、前記絶縁基板としてガラス基板を使用することができるが、前記低融点金属として、インジウム、ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモン及びアルミニウムからなる群より選ばれた少なくとも１種を使用する。
【００１７】
この場合、前記低融点金属としてインジウムを使用するときには前記溶融液層を８５０〜１１００℃（望ましくは９００〜９５０℃）に加熱された前記絶縁基板に塗布し、前記低融点金属としてインジウム・ガリウム又はガリウムで形成するときには前記溶融液層を３００〜１１００℃（望ましくは３５０〜６００℃）又は４００〜１１００℃（望ましくは４２０〜６００℃）に加熱された前記絶縁基板に塗布することができる。基板の加熱は、電気炉やランプ等を用いて基板全体を均一に加熱する方法の他、光レーザー、電子ビーム等によって、所定の場所のみを局部的に加熱する方法も可能である。
【００１８】
このようにシリコンを含有する低融点金属は、図９に示す状態図から明らかなように、低融点金属の割合に応じて融点が低下する。インジウムを用いるときには、シリコンを含有（例えば１重量％含有）するインジウム溶融液層を８５０〜１１００℃の基板温度で形成するのは、１１００℃程度までは基板として石英板ガラスを使用でき、１１００℃〜８５０℃まではそれよりも耐熱性が低いガラスでも使用できることになる。但し、８５０℃〜６００℃は、アルミノシリケートガラスの最高使用温度（殆んど歪点と同じ）から決められる。ガリウムを用いるときにも、上記と同様の理由から、シリコンを含有（例えば１重量％含有）するガリウム溶融液層を４００〜１１００℃の基板温度で形成することができる。
【００１９】
いずれも、基板として、歪点の低いガラス基板を用い得るので、大型ガラス基板（１ｍ²以上）上に半導体結晶層を作成することが可能であるが、エピタキシー温度が上記した３５０〜６００℃と一層低い場合は、ガラス基板として、歪点が４７０〜６７０℃と低いガラスを用いることができる。これは、安価で、薄板化が容易であり、長尺ロール化されたガラス板を作製できる。これを用いて、長尺ロール化ガラス板上に、上記手法を用いて、薄いエピタキシー層を連続して又は非連続に作製することができる。
【００２０】
上記の溶融液塗布式の他、ガラス基板を上記溶融液に浸して、一定時間（数分〜数十分）保持した後、徐々に引き上げてもよい。溶融液の組成、温度、引き上げ速度によって、エピタキシャル成長層の厚さを制御することができる。塗布式、ディップ式とも、基板を連続又は断続送りして処理できるため、量産性も向上する。
【００２１】
上記のように、歪点が低いガラスの上層へは、このガラスから、その構成元素が拡散し易いので、これを抑える目的で、拡散バリア層の薄膜（例えばシリコンナイトライド：厚さ１０〜１０００Å程度）を形成するのがよい。
【００２２】
上記したシリコンを溶かした低融点金属から、徐冷によって、上記段差をシードとして前記単結晶シリコン層を析出させた後に、この上の前記低融点金属の層を塩酸などで溶解除去し、しかる後に前記単結晶シリコン層に所定の処理を施して半導体素子を作製することができる。
【００２３】
このように、冷却後に単結晶シリコン層の上に析出した金属インジウムなどの低融点金属薄膜は塩酸等を用いて溶解除去するが、金属インジウム等はシリコン層中に微量（１０¹⁶ａｔｏｍｓ／ｃｃ程度）しか残留しないよう作成できるので、作成直後はＰ型半導体が作成される。従って、これはＮチャネルＭＯＳトランジスタの作製にとって都合が良い。しかし、適量のリン原子などのＮ型不純物をイオン注入することによって、Ｎ型半導体結晶層を作成することができるので、ＰチャネルＭＯＳトランジスタを作成することができる。このため、ＣＭＯＳトランジスタも作成できることになる。シリコンを溶かした低融点金属の溶融液に、溶解度が大きい３族又は５族元素（Ｂ、Ｐ、Ｓｂ、Ａｓなど）を別途混入／溶解しておけば、成長するシリコンエピ層のＰ型／Ｎ型及び／又はキャリア濃度を制御することができる。
【００２４】
このように、基板上にエピタキシャル成長した前記単結晶シリコン層を絶縁ゲート型電界効果トランジスタのチャネル領域、ソース領域及びドレイン領域に適用し、これら各領域の不純物種及び／又はその濃度を制御することができる。
【００２５】
次に、本発明を好ましい実施の形態について更に詳細に説明する。
【００２６】
＜第１の実施の形態＞
図１〜図６について、第１の実施の形態を説明する。
【００２７】
まず、図１の（１）に示すように、石英ガラス基板１の一主面に、フォトレジスト２を所定パターンに形成し、これをマスクとして例えばＣＦ₄プラズマのＦ⁺イオン３を照射し、リアクティブイオンエッチング（ＲＩＥ）によって基板１に段差４を複数個形成する。この場合、段差４は、後述の単結晶シリコンのエピタキシャル成長時のシードとなるものであって、深さｄ０．１μｍ、幅ｗ１．５〜１．９μｍであってよい。
【００２８】
次いで、図１の（２）に示すように、フォトレジスト２の除去後に、シリコンを約１〜０．００１重量％含有するシリコン・インジウム溶融液６（融点約９００℃）を段差４を含む全面に亘って、約９２０〜９３０℃に加熱された基板１に塗布する。
【００２９】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウムに溶解していたシリコンは、段差４をシード（種）として図１の（３）に示すようにエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例えば０．１μｍ程度の単結晶シリコン層７として析出する。この析出は、シリコンをインジウムに溶かした溶融液から生じるため、シリコンの本来の析出温度よりもずっと低温で生じる。
【００３０】
この場合、単結晶シリコン層７は（１００）面が基板上にエピタキシャル成長したものであるが、これは、グラフォエピタキシーと称される公知の現象によるものである（前述の文献６、７、８参照）。これについては、図５に示すように、非晶質基板（ガラス）１に上記の段差４の如き垂直な壁を作り、この上にエピタキシー層を形成すると、図５（ａ）のようなランダムな面方位であったものが図５（ｂ）のように（１００）面が段差４の面に沿って結晶成長する。この単結晶粒の大きさは、温度・時間に比例して大きくなるが、温度・時間を低く、短くする時は、上記段差の間隔を短くしなければならない。また、上記段差の形状を図６（ａ）〜（ｅ）のように種々に変えることによって、成長層の結晶方位を制御することができる。ＭＯＳトランジスタを作成する場合は、（１００）面が最も多く採用されている。
【００３１】
こうして、グラフォエピタキシーによって基板１上に単結晶シリコン層７を析出させた後、図２の（４）のように、表面側に付着・析出した金属インジウム６Ａを塩酸などによって溶解除去し、単結晶シリコン層７をチャネル領域とするＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００３２】
即ち、図２（５）に示すように、酸化処理（９５０℃）によって単結晶シリコン層７の表面に厚さ３５０Åのゲート酸化膜８を形成する。
【００３３】
次いで、図２の（６）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、ＰチャネルＭＯＳトランジスタ部をフォトレジスト９でマスクし、Ｐ型不純物イオン（例えばＢ⁺）１０を例えば１０ｋＶで２．７×１０¹¹ ａｔｏｍｓ／ｃｍ²のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００３４】
次いで、図２の（７）に示すように、ＰチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、今度はＮチャネルＭＯＳトランジスタ部をフォトレジスト１２でマスクし、Ｎ型不純物イオン（例えばＰ⁺）１３を例えば１０ｋＶで１×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量で打込み、単結晶シリコン層７のＰ型を補償したシリコン層１４とする。
【００３５】
次いで、図３の（８）に示すように、ゲート電極材料としてのリンドープドポリシリコン層１５を例えば、ＣＶＤ法（６２０℃）によって厚さ４０００Åに堆積させる。
【００３６】
次いで、図３の（９）に示すように、フォトレジスト１６を所定パターンに形成し、これをマスクにしてポリシリコン層１５をゲート電極形状にパターニングし、更に、フォトレジスト１６の除去後に図３の（１０）に示すように、例えば９００℃で６０分間、Ｏ₂中での酸化処理でゲートポリシリコン１５の表面に酸化膜１７を形成する。
【００３７】
次いで、図３の（１１）に示すように、ＰチャネルＭＯＳトランジスタ部をフォトレジスト１８でマスクし、Ｎ型不純物である例えばＡｓ⁺イオン１９を例えば２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入し、９５０℃で４０分間、Ｎ₂中でのアニールによって、ＮチャネルＭＯＳトランジスタのＮ⁺型ソース領域２０及びドレイン領域２１をそれぞれ形成する。
【００３８】
次いで、図４の（１２）に示すように、ＮチャネルＭＯＳトランジスタ部をフォトレジスト２２でマスクし、Ｐ型不純物である例えばＢ⁺イオン２３を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入し、９００℃で５分間、Ｎ₂中でのアニールによって、ＰチャネルＭＯＳトランジスタのＰ⁺型ソース領域２４及びドレイン領域２５をそれぞれ形成する。
【００３９】
次いで、図４の（１３）に示すように、全面にＣＶＤ法によって、ＳｉＯ₂膜２６を例えば７５０℃で５００Åの厚みに、ＳｉＮ膜２７を例えば４２０℃で２０００Åの厚みに積層し、更に、ボロン及びリンドープドシリケートガラス（ＢＰＳＧ）膜２８をリフロー膜として例えば４５０℃で６０００Åの厚みに形成し、このＢＰＳＧ膜２８を例えば９００℃でＮ₂中でリフローする。
【００４０】
次いで、図４の（１４）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極２９（Ｓ又はＤ）とゲート取出し電極又は配線３０（Ｇ）を形成し、各ＭＯＳトランジスタを完成する。
【００４１】
以上に説明したように、本実施の形態によれば、次の如き顕著な作用効果が得られる。
【００４２】
（ａ）ガラス基板１上に、９２０〜９３０℃と低温でシリコン単結晶薄膜７を均一に形成することができる。
【００４３】
（ｂ）従って、ガラス基板のみならず、セラミック基板などの絶縁基板上に、シリコン単結晶薄膜を形成できるため、歪点が低く、低コストで物性も良好な基板材質を任意に選択でき、また、基板の大型化も可能となる。
【００４４】
（ｃ）しかも、最初から上記の溶融液を作製しておけば、塗布などの簡単なプロセスで溶解用金属量も少なくして、安価にシリコンエピタキシー層を作成することができる。
【００４５】
（ｄ）従って、ガラス基板のみならず、セラミック基板などの絶縁基板上に、５４０ｃｍ²／ｖ・ｓｅｃとシリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタを作成することができる。トランジスタ以外にも、ダイオード、太陽電池、キャパシタ、抵抗等や、これらを集積した電子回路をガラス基板上に作成することができる。ＭＯＳトランジスタ等のシリコン半導体素子を形成するプロセスは、従来公知のポリシリコンＴＦＴ作製プロセスと殆んど変わらない。
【００４６】
＜第２の実施の形態＞
図７〜図８について、第２の実施の形態を説明する。
【００４７】
本実施の形態では、上述の第１の実施の形態と比べて、図１の（１）に示す工程で、基板１として、歪点が例えば６７０℃程度と低いガラスを用いるので、安価でかつ大型化が容易であり、薄板化（例えば５０μｍ厚さ）すればロール化／長尺化が可能であり、このようなガラス板を採用する。もちろん、石英基板も採用することができる。
【００４８】
そして、上述と同様に段差４を形成した後、図１の（２）に示す工程で、シリコンを約１重量％含有するシリコン・インジウム・ガリウム溶融液６（又はシリコン・ガリウム溶融液）を、段差４を含む全面に亘って、約３５０〜４５０℃又は４５０〜６００℃に加熱された基板１に塗布する。
【００４９】
次いで、基板１を数分〜数１０分間保持した後、徐々に冷却することによって、金属インジウム・ガリウム（又は金属ガリウム）に溶解していたシリコンは、段差４をシード（種）として図１の（３）に示すようにエピタキシャル成長し、厚さ５μｍ〜１０ｎｍ、例えば０．１μｍ程度の単結晶シリコン層７として析出する。この析出は、シリコンをインジウム・ガリウム（又はガリウム）に溶かした溶融液から生じるため、シリコンの本来の析出温度よりもずっと低温で生じる。
【００５０】
この場合、単結晶シリコン層７は上述したと同様に（１００）面が基板上にエピタキシャル成長したものであるが、上記段差の形状を図６（ａ）〜（ｅ）のように種々に変えることによって、成長層の結晶方位を制御することができる。
【００５１】
こうして、グラフォエピタキシーによって基板１上に単結晶シリコン層７を析出させた後、図２の（４）のように、表面側に付着・析出した金属インジウム・ガリウム（又は金属ガリウム）を塩酸などによって溶解除去し、単結晶シリコン層７をパターニングしてＭＯＳトランジスタ（ＴＦＴ）の作製を行う。
【００５２】
即ち、図７の（５）に示すように、例えば４００℃でのプラズマＣＶＤによって、単結晶シリコン層７の表面に厚さ２０００ÅのＳｉＯ₂膜４０と厚さ５００ÅのＳｉＮ膜４１からなるゲート絶縁膜を形成する。
【００５３】
次いで、図７の（６）に示すように、ＮチャネルＭＯＳトランジスタ用のチャネル領域の不純物濃度制御のために、Ｐ型不純物イオン（例えばＢ⁺）１０を例えば１０ｋＶで２．７×１０¹¹ ａｔｏｍｓ／ｃｍ²のドーズ量で打込み、単結晶シリコン層７の導電型を更にＰ型化したシリコン層１１とする。
【００５４】
次いで、図７の（７）に示すように、ゲート電極材料としてのＭｏＴａ層４２（Ｍｏ１５％、Ｔａ８５％）を例えば、スパッタ法によって厚さ５０００Åに堆積させる。
【００５５】
次いで、図７の（８）に示すように、フォトレジスト４３を所定パターンに形成し、これをマスクにしてＭｏＴａ層４２をゲート電極形状にパターニングする。
【００５６】
次いで、図８の（９）に示すように、フォトレジスト４３の除去後に、Ｎ型不純物である例えばＡｓ⁺イオン１９を例えば２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入し、１０００℃で１０秒間、ランプアニールすることによって、ＮチャネルＭＯＳトランジスタのＮ⁺型ソース領域４４及びドレイン領域４５をそれぞれ形成する。
【００５７】
次いで、図７の（１０）に示すように、全面にＣＶＤ法によって、ＳｉＯ₂膜４６を例えば２０００Åの厚みに、リンシリケートガラス（ＰＳＧ）膜４７を例えば５０００Åの厚みに積層する。
【００５８】
次いで、図７の（１１）に示すように、絶縁膜の所定位置にコンタクト窓開けを行い、各ホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ＮチャネルＭＯＳＦＥＴのそれぞれのソース又はドレイン電極４８（Ｓ又はＤ）とゲート取出し電極４９（Ｇ）を形成し、各ＮチャネルＭＯＳトランジスタを完成する。
【００５９】
以上に説明したように、本実施の形態によれば、次の如き顕著な作用効果が得られる。
【００６０】
（ａ）ガラス基板１上に、約３５０〜６００℃と更に低温でシリコン単結晶薄膜７を均一に形成することができる。
【００６１】
（ｂ）従って、低歪点ガラス基板のみならず、セラミック基板、有機基板などの絶縁基板上に、シリコン単結晶薄膜を形成できるため、歪点が低く、低コストで物性も良好な基板材質を任意に選択でき、また、基板の大型化も可能となる。ガラス基板や有機基板は、石英板に比べて、安価に作成することができ、さらに薄板化／長尺化／ロール化が可能であるので、シリコン単結晶薄膜を形成した薄板を長尺／ロール化した大型ガラス基板などを生産性良く、安価に作製することができる。ガラス基板として、歪点が低い（例えば６７０℃）ガラスを用いると、この上層へガラスからその構成元素が拡散して、トランジスタ特性に影響する場合には、これを抑制する目的で、バリア層薄膜（例えばシリコンナイトライド：厚さ１０〜１０００Å程度）を形成すればよい。
【００６２】
（ｃ）しかも、最初から上記の溶融液を作製しておけば、塗布などの簡単なプロセスで溶解用金属量も少なくして、安価にシリコンエピタキシー層を作成することができる。
【００６３】
（ｄ）ガラス基板等の上に形成したシリコン単結晶薄膜７の電子移動度は、５４０ｃｍ²／ｖ・ｓｅｃとシリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタを作成することができる。トランジスタ以外にも、ダイオード、キャパシタ、抵抗等や、これらを集積した電子回路をガラス基板上に作成することができる。ＭＯＳトランジスタ等のシリコン半導体素子を形成するプロセスは、従来公知のポリシリコンＴＦＴ作製プロセスと殆んど変わらない。
【００６４】
以上に述べた本発明の実施の形態は、本発明の技術的思想に基いて種々変形が可能である。
【００６５】
【発明の作用効果】
本発明の方法によれば、絶縁基板に形成した段差をシードにしてシリコンを溶解した低融点金属の溶融液からの単結晶シリコンの析出によってシリコンエピタキシャル層を形成しているので、上記した低融点金属の溶融液層は低温で調製し、それより少し高いだけの温度に加熱した絶縁基板上に塗布などによって形成できるから、低温でシリコン単結晶膜を均一にしかも容易に形成することができる。
【００６６】
従って、歪点の比較的低いガラス基板やセラミックス基板などの入手し易く、低コストで物性も良好な基板を用いることができ、また基板の大型化も可能となり、また、シリコン単結晶薄膜の電子移動度は、５４０ｃｍ²／ｖ・ｓｅｃであって、シリコン基板並の大きな値が得られるため、高速で大電流密度のトランジスタをはじめ、高性能のダイオード、太陽電池、キャパシタ、抵抗等の半導体素子、或いはこれらを集積した電子回路をガラス基板等の上に作成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図３】本発明の第１の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図４】本発明の第１の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図５】非晶質基板上のシリコン結晶成長の状況を説明するための概略斜視図である。
【図６】グラフォエピタキシー技術における各種段差形状とシリコン成長結晶方位を示す概略断面図である。
【図７】本発明の第２の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図８】本発明の第２の実施の形態による半導体装置の製造プロセスを工程順に示す断面図である。
【図９】Ｓｉ−Ｉｎ状態図（Ａ）及びＳｉ−Ｇａ状態図（Ｂ）である。
【符号の説明】
１…ガラス（又は石英）基板、４…段差、
６…シリコン・金属インジウム溶融液層、６Ａ…金属インジウム、
７…単結晶シリコン層、８…ゲート酸化膜、１０、２３…Ｐ型不純物イオン、
１１…Ｐ型不純物注入層、１３、１９…Ｎ型不純物イオン、
１４…Ｎ型不純物注入層、１５、４２…ゲート電極（材料）、１７…酸化膜、
２０、２１、４４、４５…Ｎ⁺型ソース又はドレイン領域、
２４、２５…Ｐ⁺型ソース又はドレイン領域、
２６、２７、２８、４０、４１、４６、４７…絶縁膜、
２９、３０、４８、４９…電極又は配線[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method suitable for manufacturing an insulated gate field effect transistor using a single crystal silicon layer epitaxially grown on an insulating substrate as an active region.
[0002]
[Prior art]
Conventionally, a TFT (thin film transistor), which is a MOSFET (metal-oxide-semiconductor field effect transistor) using a single crystal silicon layer formed on a substrate, has an electron transfer several times larger than that using a polysilicon layer. And is known to be suitable for high-speed operation (Reference, RPZingg et al, “First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy”. IEEE ELECTRON DEVICE LETTERS.VOL.13, NO. 5, MAY 1992, p294-6., Japanese Patent Publication No. 4-57098, Masayoshi Matsumura, "Thin Film Transistor" Applied Physics, Vol. 65, No. 8 (1996) pp 842-848).
[0003]
In such a semiconductor element, in order to form a single crystal silicon layer on a substrate, the following various film formation techniques (1) to (4) are known.
[0004]
(1) Using a single crystal silicon substrate as a seed, a silicon epitaxy layer is formed by cooling from an indium silicon solution or an indium gallium silicon solution heated to 920 to 930 ° C., and a silicon semiconductor is formed on this layer Create a layer. (Reference 1, Soo Hong Lee, “VERY-LOW-TEMPERATURE LIQUID-PHASE EPITAXIAL GROWTH OF SILICON”. MATERIALS LETTERS. Vol.9.No.2,3 (Jan., 1990) pp53-56. Reference2, R. Bergmann et al, "MOS transistors with epitaxial Si, laterally grown over SiO / Sub 2 / by liquid phase epitaxy." J. Applied Physics A, vol. A54, no. 1 p.103-5. Reference 3, RPZingg et al, "First MOS transistors on Insulator by Silicon Saturated Liquid Solution Epitaxy." IEEE ELECTRON DEVICE LETTERS.VOL.13, NO.5, MAY 1992 p294-6.)
[0005]
(2) Silicon is epitaxially grown on the sapphire substrate. (Reference 4, G.A.Garcia, R.E.Reedy, and M.L.Burger, "High-quality CMOS in thin (100 nm) silicon on sapphire," IEEE ELECTRON DEVICE LETTERS.VOL.9, pp32-34, Jan.1988.)
[0006]
(3) A silicon layer is formed on the insulating substrate by oxygen ion implantation. (Reference 5, K. Izumi, M. Doken, and H. Ariyoshtl, "CMOS device fabrication on buried SiO₂layers formed by oxygen implantation into silicon, "Electron.Lett., vol.14, no.18, pp593-594, Aug.1978.)
[0007]
(4) A step is formed on a quartz substrate, a polysilicon layer is formed thereon, and this is then heated to 1400 ° C. or higher with a laser beam or a strip heater. The heated polysilicon layer forms an epitaxial growth layer with the step formed on the quartz substrate as a nucleus. (Reference 6, Shizujiro Furukawa, “Graphoepitaxy”, Journal of Electronic Communication Society, Vol. 66, No. 5, pp 486-489. (1983. May). Reference 7, Geis, MW, et al .: “Crystallographic orientation of silicon on an amorphous substrate using an artificial-relief grating and laser crystallization ", Appl. Phys. Letter, 35, 1, pp71-74 (July 1979). Reference 8, Geis, MW, et al .:" Silicon graphoepitaxy ", Jpn.J.Appl.Phys., Suppl.20-1, pp.39-42 (1981).)
[0007]
[Problems to be solved by the invention]
However, in the known techniques so far, there is no technique that can form a silicon epitaxy layer on a large glass plate with a relatively low strain point. Further, silicon cannot be epitaxially grown at a low temperature and uniformly in a technique in which steps are formed on a glass plate and silicon is grown using this as a nucleus for epitaxial growth.
[0008]
An object of the present invention is to provide a method capable of epitaxially growing a silicon layer uniformly at a low temperature even in a large glass substrate having a relatively low strain point, and thereby forming a semiconductor element having a high current density at a high speed. is there.
[0009]
[Means for Solving the Problems]
  The present invention
    Forming a step in the insulating substrate;
    Silicon is contained on the insulating substrate including the step.See belowA low melting point metal melt layerBy applicationForming, and
    A step of epitaxially growing silicon in the molten liquid layer using the step as a seed by cooling treatment to deposit a single crystal silicon layer;,
    A step of removing the low melting point metal layer remaining on the single crystal silicon layer;
For forming a single crystal silicon layerAssumingIs.
[0010]
  That isIn addition to the step of depositing the single crystal silicon layer described above, the present invention further includes:Remain inRemoving the low melting point metal layer, and then subjecting the single crystal silicon layer to a predetermined treatment.Forming a constituent layer of an insulated gate field effect transistor having the single crystal silicon layer existing inside the step as a channel region and having a source region and a drain region on both sides thereofSemiconductor device manufacturing method further comprising the step of:TheIt is to provide.
[0011]
According to the method of the present invention, the silicon epitaxial layer is formed by the precipitation of single crystal silicon from the melt of a low melting point metal in which silicon is dissolved using the step formed on the insulating substrate as a seed. ) To (C) can be obtained.
[0012]
(A) The low melting point metal melt layer described above is prepared at a low temperature (for example, 900 ° C.) and can be formed by coating or the like on an insulating substrate heated to a temperature slightly higher than that. The silicon single crystal film can be formed uniformly and easily.
[0013]
(B) Accordingly, a glass substrate or a ceramic substrate having a relatively low strain point can be easily obtained, a substrate with low cost and good physical properties can be used, and the size of the substrate can be increased.
[0014]
(C) The electron mobility of a silicon single crystal thin film formed on a glass substrate or the like at a low temperature is 540 cm.²/ V · sec (reference 3 mentioned above), which is as large as a silicon substrate, so it can be used for high-speed, high-current density top-gate, bottom-gate, and dual-gate LCDs (liquid crystal display devices). TFT, EL (electroluminescence element), FED (field emission display element) transistors, semiconductor elements such as high performance diodes, solar cells, capacitors, resistors, or electronic circuits in which these are integrated are made of glass. It can be created on a substrate or the like.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
In the method of the present invention, the step is formed by dry etching such as reactive ion etching, and a low melting point metal solution containing 1.0 to 0.001% by weight of silicon is applied to the heated insulating substrate. After the predetermined time (several minutes to several tens of minutes), the cooling process is preferably performed gradually. Thereby, a single crystal silicon film having a thickness of 5 μm to 10 nm can be obtained.
[0016]
  Also, a glass substrate is used as the insulating substrateCanAs the low melting point metal,At least one selected from the group consisting of indium, gallium, tin, bismuth, lead, zinc, antimony and aluminum is used.
[0017]
In this case, when using indium as the low melting point metal, the molten liquid layer is applied to the insulating substrate heated to 850 to 1100 ° C. (preferably 900 to 950 ° C.), and the low melting point metal is indium gallium or When forming with gallium, the melt layer can be applied to the insulating substrate heated to 300 to 1100 ° C. (desirably 350 to 600 ° C.) or 400 to 1100 ° C. (desirably 420 to 600 ° C.). In addition to a method of heating the entire substrate uniformly using an electric furnace, a lamp, or the like, the substrate can be heated by a method of locally heating only a predetermined place with an optical laser, an electron beam, or the like.
[0018]
As is apparent from the state diagram shown in FIG. 9, the melting point of the low melting point metal containing silicon is lowered according to the proportion of the low melting point metal. When indium is used, an indium melt layer containing silicon (for example, containing 1% by weight) is formed at a substrate temperature of 850 to 1100 ° C. Quartz plate glass can be used as the substrate up to about 1100 ° C. Up to 850 ° C., glass having lower heat resistance can be used. However, 850 ° C. to 600 ° C. is determined from the maximum use temperature (mostly the same as the strain point) of the aluminosilicate glass. Even when gallium is used, a gallium melt layer containing silicon (for example, containing 1% by weight) can be formed at a substrate temperature of 400 to 1100 ° C. for the same reason as described above.
[0019]
In either case, a glass substrate with a low strain point can be used as the substrate, so a large glass substrate (1 m²It is possible to form a semiconductor crystal layer on the above, but when the epitaxy temperature is as low as 350 to 600 ° C., glass having a low strain point of 470 to 670 ° C. should be used as the glass substrate. it can. This is inexpensive, can be easily made into a thin plate, and can produce a long rolled glass plate. By using this, a thin epitaxy layer can be continuously or discontinuously produced on a long rolled glass plate using the above method.
[0020]
In addition to the above-described melt coating method, the glass substrate may be immersed in the melt and held for a certain period of time (several minutes to several tens of minutes), and then gradually lifted. The thickness of the epitaxial growth layer can be controlled by the composition, temperature, and pulling speed of the melt. Since both the coating type and the dip type can be processed by continuously or intermittently feeding the substrate, mass productivity is also improved.
[0021]
As described above, since the constituent elements easily diffuse from the glass into the upper layer of the glass having a low strain point, for the purpose of suppressing this, a thin film of the diffusion barrier layer (for example, silicon nitride: thickness 10 to 1000 mm) Degree).
[0022]
After the single-crystal silicon layer is deposited from the low-melting-point metal in which silicon is dissolved by slow cooling, using the step as a seed, the low-melting-point metal layer is dissolved and removed with hydrochloric acid or the like, and thereafter A semiconductor element can be manufactured by performing a predetermined treatment on the single crystal silicon layer.
[0023]
As described above, the low melting point metal thin film such as metal indium deposited on the single crystal silicon layer after cooling is dissolved and removed using hydrochloric acid or the like.¹⁶(Atoms / cc and so on) can be made to remain, so that a P-type semiconductor is produced immediately after the production. This is therefore convenient for the fabrication of N-channel MOS transistors. However, since an N-type semiconductor crystal layer can be formed by ion-implanting an appropriate amount of N-type impurities such as phosphorus atoms, a P-channel MOS transistor can be formed. For this reason, a CMOS transistor can also be produced. If a highly soluble group 3 or group 5 element (B, P, Sb, As, etc.) is separately mixed / dissolved in a low melting point metal melt containing silicon, the P type / N-type and / or carrier concentration can be controlled.
[0024]
As described above, the single crystal silicon layer epitaxially grown on the substrate is applied to the channel region, the source region, and the drain region of the insulated gate field effect transistor, and the impurity species and / or the concentration of each region can be controlled. it can.
[0025]
Next, the present invention will be described in more detail with respect to preferred embodiments.
[0026]
<First Embodiment>
A first embodiment will be described with reference to FIGS.
[0027]
First, as shown in FIG. 1A, a photoresist 2 is formed in a predetermined pattern on one main surface of a quartz glass substrate 1, and this is used as a mask, for example, CF_FourF of plasma⁺Irradiation with ions 3 and a plurality of steps 4 are formed on the substrate 1 by reactive ion etching (RIE). In this case, the step 4 serves as a seed for epitaxial growth of single crystal silicon, which will be described later, and may have a depth d of 0.1 μm and a width w of 1.5 to 1.9 μm.
[0028]
Next, as shown in FIG. 1B, after the photoresist 2 is removed, a silicon / indium melt 6 (melting point: about 900 ° C.) containing about 1 to 0.001% by weight of silicon is formed on the entire surface including the step 4. Then, it is applied to the substrate 1 heated to about 920 to 930 ° C.
[0029]
Next, after the substrate 1 is held for several minutes to several tens of minutes and then gradually cooled, the silicon dissolved in the metal indium has a step 4 as a seed as shown in FIG. Epitaxially grown and deposited as a single crystal silicon layer 7 having a thickness of 5 μm to 10 nm, for example, about 0.1 μm. Since this precipitation occurs from a melt obtained by dissolving silicon in indium, it occurs at a temperature much lower than the original deposition temperature of silicon.
[0030]
In this case, the (100) plane of the single crystal silicon layer 7 is epitaxially grown on the substrate, which is due to a known phenomenon called graphoepitaxy (the above-mentioned documents 6, 7, 8). reference). As shown in FIG. 5, when a vertical wall such as the step 4 is formed on the amorphous substrate (glass) 1 and an epitaxy layer is formed thereon, a random wall as shown in FIG. As shown in FIG. 5B, the (100) plane grows along the surface of the step 4 in the case of the plane orientation. The size of the single crystal grains increases in proportion to the temperature and time. However, when the temperature and time are reduced and shortened, the interval between the steps must be shortened. Further, the crystal orientation of the growth layer can be controlled by variously changing the shape of the step as shown in FIGS. When creating a MOS transistor, the (100) plane is most often used.
[0031]
Thus, after the single crystal silicon layer 7 is deposited on the substrate 1 by graphoepitaxy, the metal indium 6A adhering to and deposited on the surface side is dissolved and removed with hydrochloric acid or the like as shown in FIG. A MOS transistor (TFT) having the crystalline silicon layer 7 as a channel region is manufactured.
[0032]
That is, as shown in FIG. 2 (5), a gate oxide film 8 having a thickness of 350 mm is formed on the surface of the single crystal silicon layer 7 by oxidation (950 ° C.).
[0033]
Next, as shown in FIG. 2 (6), in order to control the impurity concentration of the channel region for the N-channel MOS transistor, the P-channel MOS transistor portion is masked with a photoresist 9, and P-type impurity ions (for example, B⁺) 10 for example 2.7 × 10 at 10 kV¹¹  atoms / cm²Then, the silicon layer 11 is formed by further implanting the conductivity type of the single crystal silicon layer 7 into P type.
[0034]
Next, as shown in FIG. 2 (7), in order to control the impurity concentration of the channel region for the P-channel MOS transistor, this time, the N-channel MOS transistor portion is masked with the photoresist 12, and N-type impurity ions (for example, P⁺) 13 for example 1 × 10 at 10 kV¹¹atoms / cm²The silicon layer 14 is formed by compensating the P-type of the single crystal silicon layer 7 by implanting with a dose amount of
[0035]
Next, as shown in FIG. 3 (8), a phosphorus-doped polysilicon layer 15 as a gate electrode material is deposited to a thickness of 4000 mm by, for example, a CVD method (620 ° C.).
[0036]
Next, as shown in FIG. 3 (9), a photoresist 16 is formed in a predetermined pattern, and using this as a mask, the polysilicon layer 15 is patterned into a gate electrode shape. Further, after removing the photoresist 16, FIG. For example, as shown in (10) of FIG.₂An oxide film 17 is formed on the surface of the gate polysilicon 15 by an oxidation process therein.
[0037]
Next, as shown in FIG. 3 (11), the P-channel MOS transistor portion is masked with a photoresist 18, and N-type impurities such as As⁺The ion 19 is 5 × 10 at 20 kV, for example.¹⁵atoms / cm²At a dose of 950 ° C. for 40 minutes, N₂N channel MOS transistor N by annealing in⁺A type source region 20 and a drain region 21 are formed.
[0038]
Next, as shown in FIG. 4 (12), the N-channel MOS transistor portion is masked with a photoresist 22, and P-type impurities such as B⁺For example, the ion 23 is 5 × 10 at 10 kV.¹⁵atoms / cm²Ion implantation at 900 ° C. for 5 minutes, N₂P channel MOS transistor P by annealing in⁺A type source region 24 and a drain region 25 are formed.
[0039]
Next, as shown in (13) of FIG.₂The film 26 is laminated to a thickness of 500 mm at, for example, 750 ° C., the SiN film 27 is laminated to a thickness of, for example, 2000 mm at 420 ° C., and the boron and phosphorus-doped silicate glass (BPSG) film 28 is reflowed as a reflow film, for example, 6000 mm The BPSG film 28 is formed, for example, at 900 ° C. with N₂Reflow in.
[0040]
Next, as shown in (14) of FIG. 4, a contact window is opened at a predetermined position of the insulating film, and an electrode material such as aluminum is deposited on the entire surface including each hole to a thickness of 1 μm at 150 ° C. by sputtering or the like. Then, this is patterned to form the source or drain electrode 29 (S or D) and the gate extraction electrode or wiring 30 (G) of each of the P-channel MOSFET and N-channel MOSFET, thereby completing each MOS transistor.
[0041]
As described above, according to the present embodiment, the following significant operational effects can be obtained.
[0042]
(A) The silicon single crystal thin film 7 can be uniformly formed on the glass substrate 1 at a low temperature of 920 to 930 ° C.
[0043]
(B) Therefore, since a silicon single crystal thin film can be formed not only on a glass substrate but also on an insulating substrate such as a ceramic substrate, a substrate material having a low strain point, low cost and good physical properties can be arbitrarily selected. Also, the substrate can be enlarged.
[0044]
(C) Moreover, if the above melt is prepared from the beginning, the amount of metal for dissolution can be reduced by a simple process such as coating, and a silicon epitaxy layer can be formed at low cost.
[0045]
(D) Therefore, not only on a glass substrate but also on an insulating substrate such as a ceramic substrate, 540 cm²Since / v · sec, which is a large value equivalent to that of a silicon substrate, can be obtained, a transistor having a high current density can be formed at high speed. In addition to transistors, diodes, solar cells, capacitors, resistors, and the like, and electronic circuits in which these are integrated can be formed on a glass substrate. The process of forming a silicon semiconductor element such as a MOS transistor is almost the same as a conventionally known polysilicon TFT manufacturing process.
[0046]
<Second Embodiment>
A second embodiment will be described with reference to FIGS.
[0047]
In this embodiment, as compared with the first embodiment described above, glass having a low strain point of about 670 ° C. is used as the substrate 1 in the process shown in FIG. It is easy to increase the size, and if it is thinned (for example, 50 μm thick), it can be rolled / longened, and such a glass plate is adopted. Of course, a quartz substrate can also be employed.
[0048]
And after forming the level | step difference 4 similarly to the above, in the process shown in (2) of FIG. 1, the silicon indium gallium melt 6 (or silicon gallium melt) containing about 1% by weight of silicon is obtained. It is applied to the substrate 1 heated to about 350 to 450 ° C. or 450 to 600 ° C. over the entire surface including the step 4.
[0049]
Next, after the substrate 1 is held for several minutes to several tens of minutes and then gradually cooled, the silicon dissolved in the metal indium gallium (or metal gallium) has the step 4 as a seed (seed) in FIG. As shown in (3), it is epitaxially grown and deposited as a single crystal silicon layer 7 having a thickness of 5 μm to 10 nm, for example, about 0.1 μm. This precipitation occurs from a melt obtained by dissolving silicon in indium gallium (or gallium), and thus occurs at a temperature much lower than the original deposition temperature of silicon.
[0050]
In this case, the single crystal silicon layer 7 has the (100) plane epitaxially grown on the substrate in the same manner as described above, but the shape of the step is changed variously as shown in FIGS. Thus, the crystal orientation of the growth layer can be controlled.
[0051]
Thus, after depositing the single crystal silicon layer 7 on the substrate 1 by graphoepitaxy, the metal indium / gallium (or metal gallium) deposited and deposited on the surface side as shown in FIG. Then, the single-crystal silicon layer 7 is patterned and a MOS transistor (TFT) is manufactured.
[0052]
That is, as shown in FIG. 7 (5), the surface of the single crystal silicon layer 7 is made of SiO 2 having a thickness of 2000 mm by, for example, plasma CVD at 400 ° C.₂A gate insulating film composed of the film 40 and the SiN film 41 having a thickness of 500 mm is formed.
[0053]
Next, as shown in FIG. 7 (6), in order to control the impurity concentration of the channel region for the N-channel MOS transistor, P-type impurity ions (for example, B⁺) 10 for example 2.7 × 10 at 10 kV¹¹  atoms / cm²Then, the silicon layer 11 is formed by further implanting the conductivity type of the single crystal silicon layer 7 into P type.
[0054]
Next, as shown in FIG. 7 (7), a MoTa layer 42 (Mo 15%, Ta 85%) as a gate electrode material is deposited to a thickness of 5000 mm by sputtering, for example.
[0055]
Next, as shown in FIG. 7 (8), a photoresist 43 is formed in a predetermined pattern, and the MoTa layer 42 is patterned into a gate electrode shape using this as a mask.
[0056]
Next, as shown in FIG. 8 (9), after removing the photoresist 43, for example, As type impurities such as As⁺The ion 19 is 5 × 10 at 20 kV, for example.¹⁵atoms / cm²N-type MOS transistor N is implanted by ion implantation at a dose of 10 ° C. and lamp annealed at 1000 ° C. for 10 seconds.⁺A type source region 44 and a drain region 45 are formed.
[0057]
Next, as shown in (10) of FIG.₂The film 46 is laminated to a thickness of 2000 mm, for example, and the phosphosilicate glass (PSG) film 47 is laminated to a thickness of 5000 mm, for example.
[0058]
Next, as shown in (11) of FIG. 7, a contact window is opened at a predetermined position of the insulating film, and an electrode material such as aluminum is deposited on the entire surface including each hole to a thickness of 1 μm at 150 ° C. by a sputtering method or the like. Then, this is patterned to form each source or drain electrode 48 (S or D) and gate extraction electrode 49 (G) of the N channel MOSFET, thereby completing each N channel MOS transistor.
[0059]
As described above, according to the present embodiment, the following significant operational effects can be obtained.
[0060]
(A) The silicon single crystal thin film 7 can be uniformly formed on the glass substrate 1 at a temperature as low as about 350 to 600 ° C.
[0061]
(B) Therefore, since a silicon single crystal thin film can be formed not only on a low strain point glass substrate but also on an insulating substrate such as a ceramic substrate or an organic substrate, a substrate material having a low strain point, low cost and good physical properties can be obtained. It can be arbitrarily selected, and the substrate can be enlarged. A glass substrate or an organic substrate can be produced at a lower cost than a quartz plate and can be made thinner / longer / rolled. Therefore, a thin plate formed with a silicon single crystal thin film is longer / rolled. Large-sized glass substrates and the like can be manufactured with high productivity and at low cost. When glass having a low strain point (for example, 670 ° C.) is used as the glass substrate, if the constituent elements diffuse from the glass to the upper layer and affect the transistor characteristics, the barrier layer thin film is used for the purpose of suppressing this. (For example, silicon nitride: thickness of about 10 to 1000 mm) may be formed.
[0062]
(C) Moreover, if the above melt is prepared from the beginning, the amount of metal for dissolution can be reduced by a simple process such as coating, and a silicon epitaxy layer can be formed at low cost.
[0063]
(D) The electron mobility of the silicon single crystal thin film 7 formed on the glass substrate or the like is 540 cm.²Since / v · sec, which is a large value equivalent to that of a silicon substrate, can be obtained, a transistor having a high current density can be formed at high speed. In addition to transistors, diodes, capacitors, resistors, and the like, and electronic circuits in which these are integrated can be formed on a glass substrate. The process of forming a silicon semiconductor element such as a MOS transistor is almost the same as a conventionally known polysilicon TFT manufacturing process.
[0064]
The embodiment of the present invention described above can be variously modified based on the technical idea of the present invention.
[0065]
[Effects of the invention]
According to the method of the present invention, since the silicon epitaxial layer is formed by precipitation of single crystal silicon from a melt of a low melting point metal in which silicon is dissolved using the step formed on the insulating substrate as a seed, the low melting point described above is formed. Since the metal melt layer can be prepared at a low temperature and formed by coating or the like on an insulating substrate heated to a temperature slightly higher than that, a silicon single crystal film can be uniformly and easily formed at a low temperature.
[0066]
Therefore, a glass substrate or a ceramic substrate having a relatively low strain point can be easily obtained, and a substrate having good physical properties can be used at a low cost, and the substrate can be increased in size. Mobility is 540cm²/ V · sec, which is as large as a silicon substrate, so high-speed, high-current density transistors, high-performance diodes, solar cells, capacitors, resistors, and other semiconductor elements, or these are integrated. Electronic circuits can be created on glass substrates and the like.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention in order of steps.
FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the first embodiment of the invention in the order of steps.
FIG. 3 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the first embodiment of the invention in the order of steps.
FIG. 4 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the first embodiment of the invention in the order of steps.
FIG. 5 is a schematic perspective view for explaining a situation of silicon crystal growth on an amorphous substrate.
FIG. 6 is a schematic cross-sectional view showing various step shapes and silicon growth crystal orientations in the graphoepitaxy technique.
FIG. 7 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the second embodiment of the present invention in the order of steps.
FIG. 8 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the second embodiment of the present invention in the order of steps.
FIG. 9 shows a Si—In phase diagram (A) and a Si—Ga phase diagram (B).
[Explanation of symbols]
1 ... Glass (or quartz) substrate, 4 ... Step,
6 ... Silicon-metal indium melt layer, 6A ... Metal indium,
7 ... single crystal silicon layer, 8 ... gate oxide film, 10, 23 ... P-type impurity ions,
11 ... P-type impurity implantation layer, 13, 19 ... N-type impurity ions,
14 ... N-type impurity implantation layer, 15, 42 ... Gate electrode (material), 17 ... Oxide film,
20, 21, 44, 45 ... N⁺Type source or drain region,
24, 25 ... P⁺Type source or drain region,
26, 27, 28, 40, 41, 46, 47 ... insulating film,
29, 30, 48, 49 ... electrodes or wiring

Claims

絶縁基板に段差を形成する工程と、
前記段差を含む前記絶縁基板上に、シリコンを含有しかつインジウム、ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモン及びアルミニウムからなる群より選ばれた少なくとも１種からなる低融点金属の溶融液層を塗布によって形成する工程と、
冷却処理によって前記溶融液層のシリコンを前記段差をシードとしてエピタキシャル成長させ、単結晶シリコン層を析出させる工程と、
前記単結晶シリコン層の析出後に、この上に残る前記低融点金属の層を除去する工程と、
しかる後に前記単結晶シリコン層に所定の処理を施して、前記段差の内側に存在する前記単結晶シリコン層をチャネル領域とし、この両側にソース領域及びドレイン領域を有する絶縁ゲート型電界効果トランジスタの構成層を形成する工程と
を有する、半導体装置の製造方法。Forming a step in the insulating substrate;
On the insulating substrate including the step, silicon-containing vital indium, gallium, scan's, bismuth, lead, zinc, the melting of antimony and a low melting point metal Do that from at least one selected from the group consisting of aluminum Forming a liquid layer by coating ;
A step of epitaxially growing silicon of the melt layer by using the step as a seed by cooling treatment to deposit a single crystal silicon layer;
Removing the low melting point metal layer remaining thereon after deposition of the single crystal silicon layer;
Thereafter, the single crystal silicon layer is subjected to a predetermined treatment, the single crystal silicon layer existing inside the step is used as a channel region, and an insulated gate field effect transistor having a source region and a drain region on both sides of the channel region. And a step of forming a layer .

前記チャネル領域、ソース領域及びドレイン領域の各領域の３族又は５族の不純物種及び／又はその濃度を制御する、請求項１に記載した半導体装置の製造方法。 2. The method for manufacturing a semiconductor device according to claim 1 , wherein the group 3 or group 5 impurity species and / or the concentration of each of the channel region, the source region, and the drain region are controlled.

前記段差をドライエッチングによって形成し、シリコンを１．０〜０．００１重量％含有する前記低融点金属の溶融液を加熱された前記絶縁基板に塗布し、所定時間保持した後、前記冷却処理を行う、請求項１に記載した半導体装置の製造方法。The step is formed by dry etching, after the silicon was coated on said insulating substrate heated to melt the low melting point metal containing 1.0 to 0.001 wt%, was held for a predetermined time, the cooling process The method for manufacturing a semiconductor device according to claim 1 , wherein the method is performed.

前記絶縁基板としてガラス基板を使用する、請求項１に記載した半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1 , wherein a glass substrate is used as the insulating substrate.

前記低融点金属としてインジウムを使用するときには前記溶融液層を８５０〜１１００℃に加熱された前記絶縁基板に塗布し、前記低融点金属としてインジウム・ガリウム又はガリウムを使用するときには前記溶融液層を３００〜１１００℃又は４００〜１１００℃に加熱された前記絶縁基板に塗布する、請求項１に記載した半導体装置の製造方法。When indium is used as the low melting point metal, the melt layer is applied to the insulating substrate heated to 850 to 1100 ° C., and when indium gallium or gallium is used as the low melting point metal, the melt layer is formed into 300. 1100 is applied to ° C. or 400 to 1100 said insulating substrate heated to ° C., a method of manufacturing a semiconductor device according to claim 1.

前記ガラス基板上に拡散バリア層を形成し、この上に前記溶融液層を形成する、請求項４に記載した半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 4 , wherein a diffusion barrier layer is formed on the glass substrate, and the melt layer is formed thereon.

前記溶融液層に３族又は５族の不純物元素を混入させ、これによって前記単結晶シリコン層の不純物種及び／又はその濃度を制御する、請求項１に記載した半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1 , wherein an impurity element belonging to Group 3 or Group 5 is mixed into the melt layer, thereby controlling an impurity species and / or concentration of the single crystal silicon layer.