JP3976739B2 - Analog to digital converter - Google Patents

Description

本発明は、アナログデジタル変換器に関する。本発明は特に、サイクリック型のアナログデジタル変換部分を含むアナログデジタル変換器に関する。   The present invention relates to an analog-digital converter. The present invention particularly relates to an analog-to-digital converter including a cyclic analog-to-digital conversion portion.

近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。   In recent years, various additional functions such as an image photographing function, an image reproducing function, a moving image photographing function, and a moving image reproducing function have been installed in portable devices such as mobile phones. Accordingly, there is an increasing demand for miniaturization and power saving of analog-digital converters (hereinafter referred to as “AD converters”). As a form of such an AD converter, a cyclic AD converter configured in a circulation type is known (see, for example, Patent Document 1).

図１３は、従来のサイクリックＡＤ変換器の一例を示す。このＡＤ変換器において、第１スイッチＳＷ１を介して入力されるアナログ信号Ｖｉｎは、サンプルホールド回路１１によって入力信号と等価なアナログ信号がサンプルホールドされるとともに、ＡＤ変換回路１２によりデジタル値に変換される。最初は、上位４ビットが取り出される。ＡＤ変換回路により変換されたデジタル値は、ＤＡ変換回路１３によりアナログ値に変換される。減算回路１４は、サンプルホールド回路１１にサンプルホールドされている入力アナログ信号Ｖｉｎから、ＤＡ変換回路１３から入力されるアナログ信号を減算する。減算回路１４の出力アナログ信号は、第２増幅回路１５により増幅される。なお、減算回路１４および第２増幅回路は、一体型の減算増幅回路１６であってもよい。増幅されたアナログ信号は、第２スイッチＳＷ２を介してサンプルホールド回路１１およびＡＤ変換回路１２へフィードバックされる。２循目からは３ビット取り出すため、第２増幅回路１５は、入力信号を８倍に増幅する。この循環処理を繰り返すことにより、１３ビットのデジタル値を得ている。
特開平４−２６２２９号公報 FIG. 13 shows an example of a conventional cyclic AD converter. In this AD converter, the analog signal Vin input via the first switch SW1 is sampled and held by the sample and hold circuit 11 and an analog signal equivalent to the input signal is converted into a digital value by the AD converter circuit 12. The Initially, the upper 4 bits are extracted. The digital value converted by the AD conversion circuit is converted to an analog value by the DA conversion circuit 13. The subtraction circuit 14 subtracts the analog signal input from the DA conversion circuit 13 from the input analog signal Vin sampled and held by the sample hold circuit 11. The output analog signal of the subtraction circuit 14 is amplified by the second amplification circuit 15. The subtracting circuit 14 and the second amplifier circuit may be an integrated subtracting amplifier circuit 16. The amplified analog signal is fed back to the sample hold circuit 11 and the AD conversion circuit 12 through the second switch SW2. Since 3 bits are extracted from the second cycle, the second amplifier circuit 15 amplifies the input signal by 8 times. By repeating this cyclic processing, a 13-bit digital value is obtained.
JP-A-4-26229

上述したサイクリックＡＤ変換器は、上位ビットを取り出した後にそれに対応するアナログ信号を減算する。よって、後段のＡＤ変換回路の取り出すビット数に応じて、減算後のアナログ信号を増幅しなければならない。   The cyclic AD converter described above subtracts the analog signal corresponding to the upper bit after extracting the upper bit. Therefore, the subtracted analog signal must be amplified according to the number of bits taken out by the AD converter circuit at the subsequent stage.

しかしながら、増幅回路にはＧＢ積（Gain Bandwidth product）の限界が存在する。即ち、高い増幅率を得ようとすると増幅回路の動作周波数が低くなってしまい、高速動作が困難となる。そこで、サイクリック型のＡＤ変換回路において、２周目以降の変換の際に必要な信号レンジの変更を、入力アナログ信号の増幅以外の手法により代替できれば、増幅回路の制約を緩和し、ＡＤ変換器全体の設計自由度を高めることができる。   However, the amplifier circuit has a limit of the GB product (Gain Bandwidth product). That is, if an attempt is made to obtain a high amplification factor, the operating frequency of the amplifier circuit becomes low, and high-speed operation becomes difficult. Therefore, in a cyclic AD converter circuit, if the change of the signal range required for the second and subsequent rounds of conversion can be replaced by a technique other than the amplification of the input analog signal, the restrictions on the amplifier circuit are relaxed and AD conversion is performed. The degree of design freedom of the entire vessel can be increased.

本発明はこうした状況に鑑みなされたものであり、その目的は、ＡＤ変換器の設計自由度を高める点にある。   The present invention has been made in view of such circumstances, and an object thereof is to increase the degree of freedom in designing an AD converter.

本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号から、ＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路の入力にフィードバックする増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、を有する。   One embodiment of the present invention is an analog-digital converter. This analog-to-digital converter includes an AD conversion circuit that converts an input analog signal into a digital value having a predetermined number of bits, a DA conversion circuit that converts an output of the AD conversion circuit into an analog signal, and an input analog signal to a DA conversion circuit. A subtracting circuit for subtracting the output, an amplifying circuit for amplifying the output of the subtracting circuit with a predetermined amplification factor and feeding it back to the input of the AD converting circuit, and a reference supplied to a plurality of voltage comparing elements provided in the AD converting circuit A reference voltage control circuit that varies the voltage.

本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変することができることにより、例えば増幅回路における増幅率を下げることができる。また、回路構成の変更なしにＡＤ変換器の仕様を変更することができる。したがって、ＡＤ変換器全体の設計自由度を高めることができる。   According to this aspect, since the reference voltage control circuit can vary the reference voltage supplied to the plurality of voltage comparison elements provided in the AD conversion circuit, for example, the amplification factor in the amplifier circuit can be lowered. In addition, the specifications of the AD converter can be changed without changing the circuit configuration. Therefore, the degree of freedom in designing the entire AD converter can be increased.

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＡＤ変換回路と並列に設けられ、入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力から、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路および第１増幅回路の入力にフィードバックする第２増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を時間的に可変するリファレンス電圧制御回路と、を有する。   Another aspect of the present invention is also an analog-digital converter. The analog-digital converter is provided in parallel with an AD conversion circuit that converts an input analog signal into a digital value having a predetermined number of bits, a DA conversion circuit that converts an output of the AD conversion circuit into an analog signal, and an AD conversion circuit, A first amplifier circuit that amplifies an input analog signal at a predetermined amplification factor, and a DA converter circuit that is amplified from the output of the first amplifier circuit at an amplification factor substantially the same as the amplification factor amplified by the first amplifier circuit A subtracting circuit for subtracting the output of the subtracting circuit, a second amplifying circuit for amplifying the output of the subtracting circuit with a predetermined amplification factor, and feeding back to the input of the AD converting circuit and the first amplifying circuit; A reference voltage control circuit that temporally varies a reference voltage supplied to the voltage comparison element.

本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変することができることにより、例えば、入力信号が入力される場合とフィードバック信号が入力される場合とで、リファレンス電圧を変更することができる。このように、低電圧化と高速化の両立といった設定も可能であり、ＡＤ変換器全体の設計自由度を高めることができる。   According to this aspect, the reference voltage control circuit can vary the reference voltage supplied to the plurality of voltage comparison elements provided in the AD conversion circuit, so that, for example, when the input signal is input and when the feedback signal is The reference voltage can be changed depending on the input. In this way, it is possible to set both low voltage and high speed, and the degree of design freedom of the entire AD converter can be increased.

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＡＤ変換回路と並列に設けられ、入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力から、第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路および第１増幅回路の入力にフィードバックする第２増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、第１増幅回路の増幅率を時間的に可変する増幅制御回路と、を有する。   Another aspect of the present invention is also an analog-digital converter. The analog-digital converter is provided in parallel with an AD conversion circuit that converts an input analog signal into a digital value having a predetermined number of bits, a DA conversion circuit that converts an output of the AD conversion circuit into an analog signal, and an AD conversion circuit, A first amplifier circuit that amplifies an input analog signal at a predetermined amplification factor, and a DA converter circuit that is amplified from the output of the first amplifier circuit at an amplification factor substantially the same as the amplification factor amplified by the first amplifier circuit A subtracting circuit for subtracting the output of the subtracting circuit, a second amplifying circuit for amplifying the output of the subtracting circuit with a predetermined amplification factor, and feeding back to the input of the AD converting circuit and the first amplifying circuit; A reference voltage control circuit that varies the reference voltage supplied to the voltage comparison element, and an amplification control circuit that temporally varies the amplification factor of the first amplifier circuit.

本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を小さくし、電圧制御回路が、ＡＤ変換回路と並列に設けられる第１増幅回路の増幅率を上昇させるといった設定も可能である。これによれば、第２増幅回路の増幅率をさらに下げることができる。その際、入力信号が低下してきてから第１増幅回路の増幅率を上昇させることにより、第１増幅回路の出力範囲を超えて信号誤差を抑えることも可能である。よって、ＡＤ変換器全体の設計自由度を高めることができる。   According to this aspect, the reference voltage control circuit reduces the reference voltage supplied to the plurality of voltage comparison elements provided in the AD conversion circuit, and the voltage control circuit is provided in parallel with the AD conversion circuit. It is also possible to set to increase the amplification factor. According to this, the amplification factor of the second amplifier circuit can be further lowered. At this time, it is also possible to suppress the signal error beyond the output range of the first amplifier circuit by increasing the amplification factor of the first amplifier circuit after the input signal has decreased. Therefore, the design freedom of the entire AD converter can be increased.

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、アナログデジタル変換処理を複数段階に分けて行う変換器であって、複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、ＤＡ変換回路の出力を入力アナログ信号から減算する減算回路と、減算回路の出力を増幅してフィードバックする増幅回路と、増幅回路からフィードバックを受けるいずれかのＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、を有する。   Another aspect of the present invention is also an analog-digital converter. This analog-to-digital converter is a converter that performs analog-to-digital conversion processing in a plurality of stages, and converts an input analog signal into a digital value having a predetermined number of bits in at least one of the plurality of stages. A DA conversion circuit that converts the output of the AD conversion circuit into an analog signal, a subtraction circuit that subtracts the output of the DA conversion circuit from the input analog signal, an amplification circuit that amplifies and feeds back the output of the subtraction circuit, and an amplification circuit A reference voltage control circuit that varies a reference voltage supplied to a plurality of voltage comparison elements provided in any of the AD conversion circuits that receive feedback from.

本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変することができることにより、例えば増幅回路における増幅率を下げることができる。また、回路構成の変更なしにＡＤ変換器の仕様を変更することができる。したがって、サイクリック型のＡＤ変換ステージを含む複数ステージからなるＡＤ変換器全体の設計自由度を高めることができる。   According to this aspect, since the reference voltage control circuit can vary the reference voltage supplied to the plurality of voltage comparison elements provided in the AD conversion circuit, for example, the amplification factor in the amplifier circuit can be lowered. In addition, the specifications of the AD converter can be changed without changing the circuit configuration. Therefore, the degree of freedom in designing the entire AD converter including a plurality of stages including a cyclic AD conversion stage can be increased.

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号から、ＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路の入力にフィードバックする増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、入力アナログ信号をサンプルホールドして、減算回路に入力するタイミングを調整するサンプルホールド回路と、を有する。   Another aspect of the present invention is also an analog-digital converter. This analog-to-digital converter includes an AD conversion circuit that converts an input analog signal into a digital value having a predetermined number of bits, a DA conversion circuit that converts an output of the AD conversion circuit into an analog signal, and an input analog signal to a DA conversion circuit. A subtracting circuit for subtracting the output, an amplifying circuit for amplifying the output of the subtracting circuit with a predetermined amplification factor and feeding it back to the input of the AD converting circuit, and a reference supplied to a plurality of voltage comparing elements provided in the AD converting circuit A reference voltage control circuit that varies the voltage, and a sample hold circuit that samples and holds an input analog signal and adjusts the timing of input to the subtraction circuit.

本態様によれば、リファレンス電圧制御回路が、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変することができることにより、ＡＤ変換器全体の設計自由度を高めることができる。これと共に、サンプルホールド回路がサンプリングしたアナログ信号をＡＤ変換の間保持することにより、タイミングずれを防止し、高周波特性も改善される。   According to this aspect, since the reference voltage control circuit can vary the reference voltage supplied to the plurality of voltage comparison elements provided in the AD conversion circuit, the design flexibility of the entire AD converter can be increased. . At the same time, holding the analog signal sampled by the sample hold circuit during AD conversion prevents timing shift and improves high frequency characteristics.

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号から、ＤＡ変換回路の出力を減算する減算回路と、減算回路の出力を所定の増幅率で増幅して、ＡＤ変換回路の入力にフィードバックする増幅回路と、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、ＡＤ変換回路へのフィードバックを１循環とするタイミングを生成し、リファレンス電圧制御回路に供給するタイミング制御回路と、を有し、リファレンス電圧制御回路は、タイミング制御回路により供給されるタイミングに応じて、リファレンス電圧を時間的に可変する。   Another aspect of the present invention is also an analog-digital converter. This analog-to-digital converter includes an AD conversion circuit that converts an input analog signal into a digital value having a predetermined number of bits, a DA conversion circuit that converts an output of the AD conversion circuit into an analog signal, and an input analog signal to a DA conversion circuit. A subtracting circuit for subtracting the output, an amplifying circuit for amplifying the output of the subtracting circuit with a predetermined amplification factor and feeding it back to the input of the AD converting circuit, and a reference supplied to a plurality of voltage comparing elements provided in the AD converting circuit A reference voltage control circuit that varies the voltage, and a timing control circuit that generates a timing for one cycle of feedback to the AD conversion circuit and supplies the timing to the reference voltage control circuit. The reference voltage is varied in time according to the timing supplied by the circuit.

本態様によれば、リファレンス電圧制御回路が、タイミング制御回路により生成されるタイミングに応じて、ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を小さくしていく設計により、増幅回路における増幅率を下げることもできる。したがって、ＡＤ変換器全体の設計自由度を高めることができる。   According to this aspect, the reference voltage control circuit amplifies by designing to reduce the reference voltage supplied to the plurality of voltage comparison elements provided in the AD conversion circuit in accordance with the timing generated by the timing control circuit. The gain in the circuit can also be lowered. Therefore, the degree of freedom in designing the entire AD converter can be increased.

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。   Note that any combination of the above-described constituent elements, and those in which the constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明によれば、サイクリック型の構成を含むＡＤ変換器の設計自由度を高めることができる。   ADVANTAGE OF THE INVENTION According to this invention, the design freedom of AD converter containing a cyclic type | mold structure can be raised.

（第１実施形態）
本実施形態においては、サイクリック型のＡＤ変換器に含まれるＡＤ変換回路のリファレンス電圧生成ための基準電圧レンジを、その循環処理の経過に応じて変化させる。具体的には、２周目以降から上記基準電圧レンジを半分にしていく。これにより、増幅回路の増幅率を抑えることができ、ＡＤ変換器全体を高速化することができる。 (First embodiment)
In the present embodiment, the reference voltage range for generating the reference voltage of the AD conversion circuit included in the cyclic AD converter is changed according to the progress of the cyclic processing. Specifically, the reference voltage range is halved from the second round onward. Thereby, the amplification factor of the amplifier circuit can be suppressed, and the entire AD converter can be speeded up.

図１は、第１実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して、第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。   FIG. 1 shows a configuration of an AD converter according to the first embodiment. In the AD converter, the input analog signal Vin is input to the first amplifier circuit 11 and the AD converter circuit 12 through the first switch SW1. The AD conversion circuit 12 converts the input analog signal into a digital value of a maximum of 4 bits and outputs it to an encoder (not shown) and the DA conversion circuit 13. The DA conversion circuit 13 converts the digital value of up to 4 bits output from the AD conversion circuit 12 into an analog signal.

第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持する回路である。本実施形態においては、入力されたアナログ信号を増幅しない。減算回路１４は、第１増幅回路１１が保持するアナログ値から、ＤＡ変換回路１３から出力されたアナログ値を減算する。第２増幅回路１５は、減算回路１４の出力を増幅して第１増幅回路１１およびＡＤ変換回路１２へフィードバックする回路であり、その増幅率は４倍である。なお、減算回路１４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である減算増幅回路１６を用いてもよい。これによれば、回路を簡素化することができる。リファレンス電圧制御回路１７は、周回毎に、ＡＤ変換回路１２の基準電圧レンジが１／２になるように制御する。タイミング制御回路１８は、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。また、リファレンス電圧制御回路１７に単位周回毎のタイミングを供給する。   The first amplifier circuit 11 is a circuit that samples and holds an input analog signal. In this embodiment, the input analog signal is not amplified. The subtraction circuit 14 subtracts the analog value output from the DA conversion circuit 13 from the analog value held by the first amplifier circuit 11. The second amplifying circuit 15 is a circuit that amplifies the output of the subtracting circuit 14 and feeds it back to the first amplifying circuit 11 and the AD converting circuit 12. The amplification factor is four times. Instead of the subtraction circuit 14 and the second amplification circuit 15, a subtraction amplification circuit 16 that is an amplification circuit having a subtraction function may be used. According to this, the circuit can be simplified. The reference voltage control circuit 17 controls the reference voltage range of the AD conversion circuit 12 to be ½ every turn. The timing control circuit 18 performs on / off control of the first switch SW1 and the second switch SW2. The reference voltage control circuit 17 is supplied with timing for each unit turn.

第２増幅回路１５の出力は、第２スイッチＳＷ２を介してフィードバックされる。ＡＤ変換回路１２は、フィードバックされたアナログ値を３ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。   The output of the second amplifier circuit 15 is fed back via the second switch SW2. The AD conversion circuit 12 converts the fed back analog value into a 3-bit digital value, and outputs it to an encoder (not shown) and the DA conversion circuit 13.

第２増幅回路１５のフィードバックによる循環処理の回数は４回である。初期の段階である１周目においては、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされる。最終的にＡＤ変換器が出力する１３ビットのデジタル値の上位から１〜４ビット（Ｄ１２〜Ｄ９）の値をＡＤ変換回路１２が生成する。   The number of circulation processes by feedback of the second amplifier circuit 15 is four. In the first round, which is the initial stage, the first switch SW1 is turned on and the second switch SW2 is turned off. Finally, the AD converter circuit 12 generates 1 to 4 bits (D12 to D9) from the top of the 13-bit digital value output by the AD converter.

２〜４周目においては、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされる。最終的な１３ビットのデジタル値のうち上位から５〜７ビット（Ｄ８〜Ｄ６）の値と、８〜１０ビット（Ｄ５〜Ｄ３）の値と、１１〜１３ビット（Ｄ２〜Ｄ０）の値をＡＤ変換回路１２が生成する。   In the second to fourth turns, the first switch SW1 is turned off and the second switch SW2 is turned on. Of the final 13-bit digital value, 5 to 7 bits (D8 to D6), 8 to 10 bits (D5 to D3), and 11 to 13 bits (D2 to D0) from the top The AD conversion circuit 12 generates it.

図２は、リファレンス電圧生成用の基準電圧レンジの周回毎の遷移を示すイメージ図である。リファレンス電圧制御回路１７は、ＡＤ変換回路１２の基準電圧レンジを１周回毎に１／２にしていく。これにより、当該基準電圧レンジを基に等間隔に生成されるリファレンス電圧も、周回を重ねるごとに１／２になっていく。   FIG. 2 is an image diagram showing a transition for each turn of the reference voltage range for generating the reference voltage. The reference voltage control circuit 17 halves the reference voltage range of the AD conversion circuit 12 for each turn. As a result, the reference voltage generated at regular intervals based on the reference voltage range also becomes ½ each time the circuit is repeated.

このように、ＡＤ変換回路のリファレンス電圧を生成するための基準電圧レンジを周回毎に１／２にしていくことにより、第２増幅回路１５の増幅率を、従来８倍必要だったところを４倍にすることができる。よって、第２増幅回路１５の速度向上を図ることができ、ＡＤ変換器全体の速度向上を図ることができる。周回を重ねるごとにＡＤ変換回路１２に求められる精度はゆるくなっていくため、リファレンス電圧を周回ごとに小さくすることができる。   In this way, the reference voltage range for generating the reference voltage of the AD converter circuit is halved for each turn, so that the amplification factor of the second amplifier circuit 15 is conventionally required to be 8 times 4. Can be doubled. Therefore, the speed of the second amplifier circuit 15 can be improved, and the speed of the entire AD converter can be improved. Since the accuracy required for the AD conversion circuit 12 is reduced every time the circulation is repeated, the reference voltage can be reduced for each circulation.

なお、リファレンス電圧制御回路１７が、周回毎にＡＤ変換回路１２の基準電圧レンジを１／４にするように制御する場合、第２増幅回路１５の増幅率は、２倍になる。   Note that when the reference voltage control circuit 17 performs control so that the reference voltage range of the AD conversion circuit 12 is reduced to ¼ for each turn, the amplification factor of the second amplifier circuit 15 is doubled.

図３は、ＡＤ変換回路の詳細な構成を示す。図３のＡＤ変換回路は、全並列比較、即ちフラッシュ方式である。図３において、ＡＤ変換回路は、ｎ＋１個の抵抗Ｒ１〜ｎ＋１、ｎ個の電圧比較素子（Ｄ１〜Ｄｎ）およびエンコーダ１２１により構成される。   FIG. 3 shows a detailed configuration of the AD conversion circuit. The AD conversion circuit of FIG. 3 is a fully parallel comparison, that is, a flash method. 3, the AD conversion circuit includes n + 1 resistors R1 to n + 1, n voltage comparison elements (D1 to Dn), and an encoder 121.

最上位の抵抗Ｒｎ＋１は可変抵抗であり、リファレンス電圧制御回路１７からの制御により１周回毎に抵抗値が増大していく。図１に示した例においては、基準電圧レンジを周回毎に１／２倍にしていくため、当該抵抗値を２倍にしていく。最上位の抵抗Ｒｎ＋１を除いた抵抗Ｒ１〜ｎは、同じ抵抗値を有し、ｎ個のレファレンス電圧を生成する。ここで、ｎは出力するビット数に対応する。これらの抵抗Ｒ１〜ｎ＋１は、高電位側基準電圧ＶＲＴを受ける高電位側ノードＮ３１と、低電位側基準電圧ＶＲＢを受ける低電位側ノードＮ３２との間に直列に接続されている。ここで、高電位側ノードＮ３１と低電位側ノードＮ３２との間の最上位の抵抗Ｒｎ＋１を除くｎ個の抵抗Ｒ１〜ｎに挟まれた、または最下位の抵抗Ｒ１と低電位側ノードＮ３２とに挟まれた各々のノードＮ４１〜Ｎ４ｎの電位をそれぞれ電位ＶＲ（１）〜ＶＲ（ｎ１）とする。   The uppermost resistor Rn + 1 is a variable resistor, and the resistance value increases every round under the control of the reference voltage control circuit 17. In the example shown in FIG. 1, since the reference voltage range is halved for each turn, the resistance value is doubled. The resistors R1 to Rn excluding the uppermost resistor Rn + 1 have the same resistance value, and generate n reference voltages. Here, n corresponds to the number of bits to be output. These resistors R1 to n + 1 are connected in series between a high potential side node N31 that receives the high potential side reference voltage VRT and a low potential side node N32 that receives the low potential side reference voltage VRB. Here, between the high-potential side node N31 and the low-potential side node N32 except for the top-level resistor Rn + 1, the n-level resistors R1 to Rn, or the lowest-level resistor R1 and the low-potential side node N32 The potentials of the nodes N41 to N4n sandwiched between the potentials are defined as potentials VR (1) to VR (n1), respectively.

各電圧比較素子Ｄ１〜Ｄｎの非反転入力端子には、アナログ信号Ｖｉｎが入力される。また、各電圧比較素子Ｄ１〜Ｄｎの反転入力端子には、それぞれのノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）が与えられる。   The analog signal Vin is input to the non-inverting input terminals of the voltage comparison elements D1 to Dn. In addition, potentials VR (1) to VR (n) of the respective nodes N41 to N4n are applied to the inverting input terminals of the voltage comparison elements D1 to Dn.

それにより、各電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎは、それぞれアナログ信号Ｖｉｎが電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合にはハイレベルとなる。それぞれアナログ信号Ｖｉｎが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合にはローレベルとなる。エンコーダ１２１は、電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎをエンコードし、ｎビットのデジタル信号Ｄｏｕｔを出力する。   Thereby, the output signals VD1 to VDn of the voltage comparison elements D1 to Dn are at a high level when the analog signal Vin is higher than the potentials VR (1) to VR (n), respectively. When the analog signal Vin is lower than the potentials VR (1) to VR (n), the level becomes low level. The encoder 121 encodes the output signals VD1 to VDn of the voltage comparison elements D1 to Dn and outputs an n-bit digital signal Dout.

図１に示した例においては、例えば可変抵抗Ｒ５：抵抗Ｒ４：抵抗Ｒ３：抵抗Ｒ２：抵抗Ｒ１の抵抗比を、リファレンス電圧制御回路１７は、可変抵抗Ｒ５を制御して、１循目４：１：１：１：１に設定する。そして、２循目８：１：１：１：１に、３循目１６：１：１：１：１に、４循目３２：１：１：１：１に設定する。ここで、２循目以降は３ビット変換になるため、３つの抵抗Ｒ２〜Ｒ４を用いる。また、第２増幅回路１５の増幅率を２倍にする場合は、リファレンス電圧制御回路１７は、可変抵抗Ｒ５を制御して、１循目４：１：１：１：１に、２循目１６：１：１：１：１に、３循目６４：１：１：１：１に、４循目２５６：１：１：１：１に設定する。   In the example shown in FIG. 1, for example, the resistance ratio of variable resistor R5: resistor R4: resistor R3: resistor R2: resistor R1, and the reference voltage control circuit 17 controls the variable resistor R5, and the first cycle 4: Set to 1: 1: 1: 1. Then, the second cycle is set to 8: 1: 1: 1: 1, the third cycle is 16: 1: 1: 1: 1, and the fourth cycle is 32: 1: 1: 1: 1. Here, since the second and subsequent cycles are 3-bit conversion, three resistors R2 to R4 are used. When the amplification factor of the second amplifier circuit 15 is doubled, the reference voltage control circuit 17 controls the variable resistor R5 to change the first cycle to 4: 1: 1: 1: 1. 16: 1: 1: 1: 1, 3rd cycle 64: 1: 1: 1: 1, 4th cycle 256: 1: 1: 1: 1.

このように、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとにより生成される基準電圧レンジを、周回を重ねるごとに小さくしていき、リファレンス電圧を小さくすることができる。   As described above, the reference voltage range generated by the high potential side reference voltage VRT and the low potential side reference voltage VRB can be reduced each time the circuit is overlapped, and the reference voltage can be reduced.

図４は、リファレンス電圧を可変するＡＤ変換回路の他の構成を示す図である。このＡＤ変換回路は、冗長ビットなしの２ビット変換の例である。高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間には、同じ抵抗値の８個の抵抗Ｒ１１〜１８が直列に接続されている。上位から３つ目の抵抗Ｒ１３と４つ目の抵抗Ｒ１４との間からスイッチＳＷ１１を介して電圧比較素子Ｄ１１に接続されている。４つ目の抵抗Ｒ１４と５つ目の抵抗Ｒ１５との間からスイッチＳＷ１２を介して電圧比較素子Ｄ１１に接続されている。抵抗列の真ん中から電圧比較素子Ｄ１２に接続されている。また、５つ目の抵抗Ｒ１５と６つ目の抵抗Ｒ１６との間からスイッチＳＷ１３を介して電圧比較素子Ｄ１３に接続されている。５つ目の抵抗Ｒ１５と６つ目の抵抗Ｒ１６との間からスイッチＳＷ１４を介して電圧比較素子Ｄ１３に接続されている。また、入力アナログ信号Ｖｉｎは、各電圧比較素子Ｄ１１〜１３に入力される。   FIG. 4 is a diagram illustrating another configuration of the AD conversion circuit that varies the reference voltage. This AD conversion circuit is an example of 2-bit conversion without redundant bits. Between the high potential side reference voltage VRT and the low potential side reference voltage VRB, eight resistors R11 to 18 having the same resistance value are connected in series. A voltage comparison element D11 is connected between the third resistor R13 and the fourth resistor R14 from the top through the switch SW11. The voltage comparison element D11 is connected between the fourth resistor R14 and the fifth resistor R15 via the switch SW12. The voltage comparison element D12 is connected from the middle of the resistor string. Further, the voltage comparison element D13 is connected between the fifth resistor R15 and the sixth resistor R16 via the switch SW13. A voltage comparison element D13 is connected between the fifth resistor R15 and the sixth resistor R16 via the switch SW14. The input analog signal Vin is input to each voltage comparison element D11-13.

この回路において、スイッチＳＷ１１およびスイッチＳＷ１４をオンにしたとき、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の基準電圧レンジを４分割にしたリファレンス電圧を３つの電圧比較素子Ｄ１１〜１３に供給することができる。また、スイッチＳＷ１１およびスイッチＳＷ１４をオフにし、スイッチＳＷ１２およびスイッチＳＷ１２をオンにしたとき、上記基準電圧レンジを半分にした基準電圧レンジを４分割したレファレンス電圧を３つの電圧比較素子Ｄ１１〜１３に供給することができる。   In this circuit, when the switch SW11 and the switch SW14 are turned on, the reference voltage obtained by dividing the reference voltage range between the high-potential-side reference voltage VRT and the low-potential-side reference voltage VRB is divided into three voltage comparison elements D11 to D11. 13 can be supplied. When the switch SW11 and the switch SW14 are turned off and the switch SW12 and the switch SW12 are turned on, a reference voltage obtained by dividing the reference voltage range by dividing the reference voltage range into four is supplied to the three voltage comparison elements D11 to D13. can do.

各電圧比較素子Ｄ１１〜１３は、入力アナログ信号Ｖｉｎと各々入力される入力アナログ信号Ｖｉｎとを比較する。ある電圧比較素子Ｄｎ以上の出力がロー、それ以下の電圧比較素子Ｄｎ−１の出力がハイとなるようなパラレルになったグレイコードが出力される。このグレイコードは、その後バイナリコードに変換される。   Each voltage comparison element D11-13 compares the input analog signal Vin with each input analog signal Vin. A parallel gray code is output such that the output of a certain voltage comparison element Dn is low and the output of the voltage comparison element Dn-1 below it is high. This gray code is then converted into a binary code.

なお、図４は各電圧比較素子Ｄ１１〜１３にシングル入力される例であるが、差動入力の場合でも同様にリファレンス電圧を変更することができる。また、２ビット変換に限るものではなく、勿論それ以上の多ビット変換に応用することができる。   Although FIG. 4 shows an example in which each voltage comparison element D11-13 is single-inputted, the reference voltage can be similarly changed even in the case of differential input. Further, the present invention is not limited to 2-bit conversion, and can be applied to multi-bit conversion beyond that.

次に、ＡＤ変換回路内の電圧比較素子に供給されるリファレンス電圧の変更を、抵抗分圧を利用する以外の手法により行う例を説明する。リファレンス電圧は、差動入力からシングル入力、またはシングル入力から差動入力といったように入力方式が変更されて、上記電圧比較素子に供給される。同じ数だけ電圧比較素子を用意することにより、シングル入力の方が差動入力と比較して半分の間隔での比較が可能となる。   Next, an example will be described in which the reference voltage supplied to the voltage comparison element in the AD conversion circuit is changed by a method other than using resistance voltage division. The reference voltage is supplied to the voltage comparison element by changing the input method such as differential input to single input or single input to differential input. By preparing the same number of voltage comparison elements, a single input can be compared with a half interval compared to a differential input.

図５は、シングル入力および差動入力のリファレンス電圧範囲のイメージを示す図である。図５ａは、シングル入力の場合であり、図５ｂは、差動入力の場合である。シングル入力の場合の生成可能なリファレンス電圧範囲は、（低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ）〜（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）となる。差動入力の場合の生成可能なリファレンス電圧範囲は、１／２（低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ）〜１／２（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）となる。このように、差動入力の場合は高電位側電圧と低電位側電圧との差の入力になるため、シングル入力の場合と比較し、リファレンス電圧範囲が狭くなる。図５ｂは、リファレンス電圧ＶＲＥＦ（−）を固定し、リファレンス電圧範囲をシングル入力の半分にしている。   FIG. 5 is a diagram illustrating an image of a reference voltage range of a single input and a differential input. FIG. 5a shows the case of single input, and FIG. 5b shows the case of differential input. A reference voltage range that can be generated in the case of a single input is (low potential side reference voltage VRB−high potential side reference voltage VRT) to (high potential side reference voltage VRT−low potential side reference voltage VRB). The reference voltage range that can be generated in the case of differential input is 1/2 (low potential side reference voltage VRB−high potential side reference voltage VRT) to 1/2 (high potential side reference voltage VRT−low potential side reference voltage VRB). ) As described above, in the case of the differential input, the input is the difference between the high potential side voltage and the low potential side voltage, so that the reference voltage range is narrower than that in the case of the single input. In FIG. 5b, the reference voltage VREF (−) is fixed, and the reference voltage range is half that of a single input.

次に、第１実施形態におけるＡＤ変換器の全体動作を説明する。図６は、第１実施形態におけるＡＤ変換器の動作過程を示すタイミングチャートである。２つの信号波形は、クロック信号ＣＬＫ１、スイッチ信号ＣＬＫＳを示す。スイッチ信号ＣＬＫＳは、同期して動作する第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳがハイのときオンし、スイッチ信号ＣＬＫＳがローのときオフする。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳがローのときオンし、スイッチ信号ＣＬＫＳがハイのときオフする。   Next, the overall operation of the AD converter in the first embodiment will be described. FIG. 6 is a timing chart showing an operation process of the AD converter according to the first embodiment. The two signal waveforms indicate the clock signal CLK1 and the switch signal CLKS. The switch signal CLKS performs on / off control of the first switch SW1 and the second switch SW2 that operate in synchronization. The first switch SW1 is turned on when the switch signal CLKS is high and turned off when the switch signal CLKS is low. The second switch SW2 is turned on when the switch signal CLKS is low and turned off when the switch signal CLKS is high.

第１増幅回路１１は、クロック信号ＣＬＫ１がローのときに入力されるアナログ信号を増幅して減算回路１４に出力し、クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。減算増幅回路１６は、クロック信号ＣＬＫ１がハイのときに入力されるアナログ信号を増幅して第１増幅回路１１およびＡＤ変換回路１２に出力し、クロック信号ＣＬＫ１がローのときにオートゼロ動作をする。ＡＤ変換回路１２は、クロック信号ＣＬＫ１がローのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。ＡＤ変換回路１２を構成している複数の電圧比較素子のリファレンス電圧を生成するための基準電圧レンジの大きさは、クロック信号ＣＬＫ１のローからハイへの立ち上がり時に１／２になる。４周期で１／８となり、ＡＤ変換回路１２が１３ビットを変換すると、初期値に戻る。   The first amplifying circuit 11 amplifies an analog signal input when the clock signal CLK1 is low and outputs the amplified analog signal to the subtracting circuit 14, and performs an auto-zero operation when the clock signal CLK1 is high. The subtracting amplifier circuit 16 amplifies an analog signal input when the clock signal CLK1 is high and outputs the amplified analog signal to the first amplifier circuit 11 and the AD converter circuit 12, and performs an auto-zero operation when the clock signal CLK1 is low. The AD conversion circuit 12 performs a conversion operation when the clock signal CLK1 is low and outputs a digital value, and performs an auto-zero operation when the clock signal CLK1 is high. The size of the reference voltage range for generating the reference voltages of the plurality of voltage comparison elements constituting the AD conversion circuit 12 is halved when the clock signal CLK1 rises from low to high. When the AD conversion circuit 12 converts 13 bits, it returns to the initial value.

本実施形態において、例えば高速化を目的として、第１増幅回路１１および減算増幅回路１６の増幅率の積を小さくしたり大きくしたりして、周回によってアナログ信号のレンジが異なる場合でも、リファレンス電圧制御回路１７が、ＡＤ変換回路１２の基準電圧レンジを制御することにより、変換精度を確保したＡＤ変換が可能である。   In the present embodiment, for example, for the purpose of speeding up, even if the product of the amplification factors of the first amplifier circuit 11 and the subtracting amplifier circuit 16 is reduced or increased so that the range of the analog signal varies depending on the circulation, the reference voltage The control circuit 17 controls the reference voltage range of the AD conversion circuit 12, whereby AD conversion with ensured conversion accuracy is possible.

（第２実施形態）
本実施形態は、第１実施形態の第１増幅回路１１の増幅率が１倍、第２増幅回路１５の増幅率が４倍であることに対して、第１増幅回路の増幅率が２倍、第２増幅回路の１５の増幅率が２倍である。これにより、第１実施形態よりさらに高速化することができる。 (Second Embodiment)
In the present embodiment, the amplification factor of the first amplifier circuit 11 of the first embodiment is 1 time and the amplification factor of the second amplifier circuit 15 is 4 times, whereas the amplification factor of the first amplifier circuit is 2 times. The amplification factor of 15 of the second amplifier circuit is twice. As a result, the speed can be further increased than in the first embodiment.

図７は、第２実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して、第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。   FIG. 7 shows a configuration of the AD converter according to the second embodiment. In the AD converter, the input analog signal Vin is input to the first amplifier circuit 11 and the AD converter circuit 12 through the first switch SW1. The AD conversion circuit 12 converts the input analog signal into a digital value of a maximum of 4 bits and outputs it to an encoder (not shown) and the DA conversion circuit 13. The DA conversion circuit 13 converts the digital value of up to 4 bits output from the AD conversion circuit 12 into an analog signal.

第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持し、２倍に増幅して減算回路１４に出力する。減算回路１４は、第１増幅回路１１が出力するアナログ値から、ＤＡ変換回路１３から出力されたアナログ値を減算する。ここで、ＤＡ変換回路１３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。第２増幅回路１５は、減算回路１４の出力を増幅して、第１増幅回路１１およびＡＤ変換回路１２へフィードバックする回路であり、その増幅率は２倍である。なお、減算回路１４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である減算増幅回路１６を用いてもよい。リファレンス電圧制御回路１７は、周回毎に、ＡＤ変換回路１２の基準電圧レンジが１／２になるように制御する。タイミング制御回路１８は、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。また、リファレンス電圧制御回路１７に単位周回毎のタイミングを供給する。   The first amplifier circuit 11 samples and holds the input analog signal, amplifies it twice, and outputs it to the subtractor circuit 14. The subtraction circuit 14 subtracts the analog value output from the DA conversion circuit 13 from the analog value output from the first amplifier circuit 11. Here, the analog value output from the DA converter circuit 13 is amplified by a factor of 2 corresponding to the amplification factor of the first amplifier circuit 11. The second amplifying circuit 15 is a circuit that amplifies the output of the subtracting circuit 14 and feeds it back to the first amplifying circuit 11 and the AD converting circuit 12, and has an amplification factor of two. Instead of the subtraction circuit 14 and the second amplification circuit 15, a subtraction amplification circuit 16 that is an amplification circuit having a subtraction function may be used. The reference voltage control circuit 17 controls the reference voltage range of the AD conversion circuit 12 to be ½ every turn. The timing control circuit 18 performs on / off control of the first switch SW1 and the second switch SW2. The reference voltage control circuit 17 is supplied with timing for each unit turn.

第２増幅回路１５の出力は、第２スイッチＳＷ２を介してフィードバックされる。ＡＤ変換回路１２は、フィードバックされたアナログ値を３ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。   The output of the second amplifier circuit 15 is fed back via the second switch SW2. The AD conversion circuit 12 converts the fed back analog value into a 3-bit digital value, and outputs it to an encoder (not shown) and the DA conversion circuit 13.

第２増幅回路１５のフィードバックによる循環処理の回数は４回である。初期の段階である１周目においては、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされる。最終的にＡＤ変換器が出力する１３ビットのデジタル値の上位から１〜４ビット（Ｄ１２〜Ｄ９）の値をＡＤ変換回路１２が生成する。   The number of circulation processes by feedback of the second amplifier circuit 15 is four. In the first round, which is the initial stage, the first switch SW1 is turned on and the second switch SW2 is turned off. Finally, the AD converter circuit 12 generates 1 to 4 bits (D12 to D9) from the top of the 13-bit digital value output by the AD converter.

２〜４周目においては、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされる。最終的な１３ビットのデジタル値のうち上位から５〜７ビット（Ｄ８〜Ｄ６）の値と、８〜１０ビット（Ｄ５〜Ｄ３）の値と、１１〜１３ビット（Ｄ２〜Ｄ０）の値をＡＤ変換回路１２が生成する。リファレンス電圧生成用の基準電圧レンジの遷移は、図２に示したものと同様である。   In the second to fourth turns, the first switch SW1 is turned off and the second switch SW2 is turned on. Of the final 13-bit digital value, 5 to 7 bits (D8 to D6), 8 to 10 bits (D5 to D3), and 11 to 13 bits (D2 to D0) from the top The AD conversion circuit 12 generates it. The transition of the reference voltage range for generating the reference voltage is the same as that shown in FIG.

このように、ＡＤ変換回路１２のリファレンス電圧生成用の基準電圧レンジを周回毎に１／２にしていき、第１増幅回路１１の増幅率を２倍にすることにより、第２増幅回路１５の増幅率を、第１実施形態において４倍必要だったところを２倍にすることができる。よって、第２増幅回路１５の速度向上を図ることができ、ＡＤ変換器全体の速度向上を図ることができる。周回を重ねるごとにＡＤ変換回路１２に求められる精度はゆるくなっていくため、リファレンス電圧を周回ごとに小さくすることができる。   In this way, the reference voltage range for generating the reference voltage of the AD converter circuit 12 is halved for each turn, and the amplification factor of the first amplifier circuit 11 is doubled, whereby the second amplifier circuit 15 The amplification factor can be doubled from what was required in the first embodiment by four times. Therefore, the speed of the second amplifier circuit 15 can be improved, and the speed of the entire AD converter can be improved. Since the accuracy required for the AD conversion circuit 12 is reduced every time the circulation is repeated, the reference voltage can be reduced for each circulation.

次に、ＤＡ変換回路の出力を第１増幅回路１１の増幅率に対応して、２倍に増幅する手法について説明する。図８は、ＡＤ変換回路およびＤＡ変換回路を示す回路図である。ＡＤ変換回路１２は、全並列比較、即ちフラッシュ方式である。ＡＤ変換回路１２は、ｎ個の抵抗Ｒ１〜ｎ、１個の倍率設定用抵抗Ｒｎ＋１、１個のレンジ制御用抵抗Ｒｎ＋２、ｎ個の電圧比較素子Ｄ１〜Ｄｎを備える。電圧比較素子Ｄ１〜Ｄｎの出力は、ＤＡ変換回路１３および図示しないエンコーダに入力される。   Next, a method for amplifying the output of the DA converter circuit by a factor of 2 in accordance with the amplification factor of the first amplifier circuit 11 will be described. FIG. 8 is a circuit diagram showing an AD conversion circuit and a DA conversion circuit. The AD conversion circuit 12 is a fully parallel comparison, that is, a flash method. The AD conversion circuit 12 includes n resistors R1 to n, one magnification setting resistor Rn + 1, one range control resistor Rn + 2, and n voltage comparison elements D1 to Dn. Outputs of the voltage comparison elements D1 to Dn are input to the DA conversion circuit 13 and an encoder (not shown).

抵抗Ｒ１〜ｎ、倍率設定用抵抗Ｒｎ＋１およびレンジ制御用抵抗Ｒｎ＋２は、高電位側基準電圧ＶＲＴを受ける高電位側ノードＮ３１と、低電位側基準電圧ＶＲＢを受ける低電位側ノードＮ３２との間に直列に接続されている。ここで、低電位側ノードＮ３２と高電位側ノードＮ３１との間の倍率設定用抵抗Ｒｎ＋１およびレンジ制御用抵抗Ｒｎ＋２を除いたｎ個の抵抗Ｒ１〜ｎに挟まれた、または最下位の抵抗Ｒ１と低電位側ノードＮ３２とに挟まれた各々のノードＮ４１〜Ｎ４ｎの電位をそれぞれリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）とする。これらの抵抗Ｒ１〜Ｒｎは、同じ抵抗値を有し、等間隔のリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）が生成される。   The resistors R1 to Rn, the magnification setting resistor Rn + 1, and the range control resistor Rn + 2 are provided between the high potential side node N31 that receives the high potential side reference voltage VRT and the low potential side node N32 that receives the low potential side reference voltage VRB. Connected in series. Here, the lowest resistance R1 sandwiched between n resistors R1 to Rn excluding the magnification setting resistor Rn + 1 and the range control resistor Rn + 2 between the low potential side node N32 and the high potential side node N31. And the potentials of the nodes N41 to N4n sandwiched between the low-potential side node N32 and reference voltages VR (1) to VR (n), respectively. These resistors R1 to Rn have the same resistance value, and equally spaced reference voltages VR (1) to VR (n) are generated.

ＡＤ変換回路１２はシングル入力のため、その基準電圧レンジは、単純に（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）となる。ＤＡ変換回路１３は差動出力のため、その基準電圧レンジは、｜高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ｜と、｜低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ｜とを合わせたものとなる。したがって、倍率設定用抵抗Ｒｎ＋１が接続されない状態または短絡している状態において、ＤＡ変換回路１３の基準電圧レンジは、ＡＤ変換回路１２の基準電圧レンジの２倍となっている。なお、ＡＤ変換回路１２も差動入力にすれば、ＡＤ変換回路１２とＤＡ変換回路１３との基準電圧レンジの比は、１：１となる。 Since the AD conversion circuit 12 has a single input, the reference voltage range is simply (high potential side reference voltage VRT−low potential side reference voltage VRB). Since the D / A converter circuit 13 has a differential output, the reference voltage range thereof is: | high potential side reference voltage VRT−low potential side reference voltage VRB |, and | low potential side reference voltage VRB−high potential side reference voltage VRT | Will be combined. Accordingly, the reference voltage range of the DA conversion circuit 13 is twice the reference voltage range of the AD conversion circuit 12 in a state where the magnification setting resistor Rn + 1 is not connected or is short-circuited. If the AD conversion circuit 12 is also a differential input, the ratio of the reference voltage range between the AD conversion circuit 12 and the DA conversion circuit 13 is 1: 1.

倍率設定用抵抗Ｒｎ＋１を挿入することにより、２倍以外の増幅率を設定することができる。例えば、４倍にしたい場合、それ以降の抵抗Ｒｎ〜Ｒ１の合成抵抗値と等しい値に設定すればよい。また、倍率設定用抵抗Ｒｎ＋１を可変抵抗にすれば、任意の増幅率を設定することができる。   By inserting the magnification setting resistor Rn + 1, an amplification factor other than 2 can be set. For example, when it is desired to increase the value four times, the value may be set equal to the combined resistance value of the subsequent resistors Rn to R1. Further, if the magnification setting resistor Rn + 1 is a variable resistor, an arbitrary amplification factor can be set.

レンジ制御用抵抗Ｒｎ＋２は、高電位側基準電圧ＶＲＴを降圧するための可変抵抗である。ノードＮ４ｎ＋２の電位を１／（Ｘ＋１）ＶＲＴと表すと、まず、ノードＮ４ｎ＋２の電位を高電位側基準電圧ＶＲＴにするためには、レンジ制御用抵抗Ｒｎ＋２の抵抗値を非常に小さくして０にするか、高電位側基準電圧源とノードＮ４ｎ＋２とを短絡させる。次に、リファレンス電圧を１／２の大きさにするためには、Ｘ＝１となるようにレンジ制御用抵抗Ｒｎ＋２の抵抗値を設定する。リファレンス電圧を１／４の大きさにするためには、Ｘ＝３となるようにレンジ制御用抵抗Ｒｎ＋２の抵抗値を設定する。   The range control resistor Rn + 2 is a variable resistor for stepping down the high potential side reference voltage VRT. When the potential of the node N4n + 2 is expressed as 1 / (X + 1) VRT, first, in order to set the potential of the node N4n + 2 to the high potential side reference voltage VRT, the resistance value of the range control resistor Rn + 2 is reduced to 0. Alternatively, the high potential side reference voltage source and the node N4n + 2 are short-circuited. Next, in order to make the reference voltage 1/2, the resistance value of the range control resistor Rn + 2 is set so that X = 1. In order to make the reference voltage 1/4, the resistance value of the range control resistor Rn + 2 is set so that X = 3.

各電圧比較素子Ｄ１〜Ｄｎの非反転入力端子には、アナログ信号Ｖｉｎが入力される。また、各電圧比較素子Ｄ１〜Ｄｎの反転入力端子には、それぞれのノードＮ４１〜Ｎ４ｎのリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）が与えられる。   The analog signal Vin is input to the non-inverting input terminals of the voltage comparison elements D1 to Dn. The reference voltages VR (1) to VR (n) of the nodes N41 to N4n are applied to the inverting input terminals of the voltage comparison elements D1 to Dn.

それにより、各電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎは、それぞれアナログ信号Ｖｉｎがリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合にはハイレベルとなる。それぞれアナログ信号Ｖｉｎがリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合にはローレベルとなる。   Accordingly, the output signals VD1 to VDn of the voltage comparison elements D1 to Dn are at a high level when the analog signal Vin is higher than the reference voltages VR (1) to VR (n), respectively. When the analog signal Vin is lower than the reference voltages VR (1) to VR (n), the signal becomes low level.

図示しないエンコーダは、各電圧比較素子Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎをエンコードし、電圧比較素子Ｄ１〜Ｄｎの個数に対応したビット数のデジタル信号Ｄｏｕｔを出力する。   An encoder (not shown) encodes the output signals VD1 to VDn of the voltage comparison elements D1 to Dn, and outputs a digital signal Dout having the number of bits corresponding to the number of voltage comparison elements D1 to Dn.

ＤＡ変換回路１３は、容量アレイ式ＤＡ変換回路である。ＤＡ変換回路１３は、アレイ状に接続されたそれぞれｎ個の正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。   The DA conversion circuit 13 is a capacitance array type DA conversion circuit. The DA conversion circuit 13 includes n positive side VRT switches E1 to En, negative side VRT switches F1 to Fn, positive side VRB switches G1 to Gn, negative side VRB switches H1 to Hn and n pieces connected in an array. Positive-side capacitors B1 to Bn and n negative-side capacitors C1 to Cn.

正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎは、すべて同じ容量値ｃを有する。正側コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成される。負側コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子と呼ぶ）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎの他方の端子を入力端子と呼ぶ。   The positive side capacitors B1 to Bn and the negative side capacitors C1 to Cn all have the same capacitance value c. A differential positive output voltage VDA (+) is generated from one terminal (hereinafter referred to as an output terminal) of the positive capacitors B1 to Bn. A differential negative output voltage VDA (−) is generated from one terminal (hereinafter referred to as an output terminal) of the negative capacitors C1 to Cn. The other terminals of the positive side capacitors B1 to Bn and the negative side capacitors C1 to Cn are referred to as input terminals.

正側ＶＲＴスイッチＥ１〜Ｅｎの一方の端子は高電位側ノードＮ４ｎ＋２に接続され、他方の端子は正側コンデンサＢ１〜Ｂｎの入力端子に接続されている。負側ＶＲＴスイッチＦ１〜Ｆｎの一方の端子は高電位側ノードＮ４ｎ＋２に接続され、他方の端子は負側コンデンサＣ１〜Ｃｎの入力端子に接続されている。正側ＶＲＢスイッチＧ１〜Ｇｎの一方の端子は低電位側ノードＮ３２に接続され、他方の端子は正側コンデンサＢ１〜Ｂｎの入力端子に接続されている。負側ＶＲＢスイッチＨ１〜Ｈｎの一方の端子は低電位側ノードＮ３２に接続され、他方の端子は負側コンデンサＣ１〜Ｃｎの入力端子に接続されている。   One terminal of the positive side VRT switches E1 to En is connected to the high potential side node N4n + 2, and the other terminal is connected to the input terminals of the positive side capacitors B1 to Bn. One terminal of the negative side VRT switches F1 to Fn is connected to the high potential side node N4n + 2, and the other terminal is connected to the input terminals of the negative side capacitors C1 to Cn. One terminal of the positive side VRB switches G1 to Gn is connected to the low potential side node N32, and the other terminal is connected to input terminals of the positive side capacitors B1 to Bn. One terminal of the negative side VRB switches H1 to Hn is connected to the low potential side node N32, and the other terminal is connected to input terminals of the negative side capacitors C1 to Cn.

正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、それぞれ同一番号のスイッチで４連スイッチを構成する。例えば、正側ＶＲＴスイッチＥ１，負側ＶＲＴスイッチＦ１，正側ＶＲＢスイッチＧ１，負側ＶＲＢスイッチＨ１は一連であり、正側ＶＲＴスイッチＥｎ，負側ＶＲＴスイッチＦｎ，正側ＶＲＢスイッチＧｎ，負側ＶＲＢスイッチＨｎも一連である。そして、正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、それぞれ各電圧比較素子Ｄ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、電圧比較素子Ｄｎの出力がハイレベルの場合、正側ＶＲＴスイッチＥｎ，負側ＶＲＢスイッチＨｎがオンし、正側ＶＲＢスイッチＧｎ，負側ＶＲＴスイッチＦｎはオフする。逆に、電圧比較素子Ｄｎの出力がローレベルの場合、正側ＶＲＴスイッチＥｎ，負側ＶＲＢスイッチＨｎがオフし、正側ＶＲＢスイッチＧｎ，負側ＶＲＴスイッチＦｎはオンする。   The positive side VRT switches E1 to En, the negative side VRT switches F1 to Fn, the positive side VRB switches G1 to Gn, and the negative side VRB switches H1 to Hn each constitute a quadruple switch. For example, the positive side VRT switch E1, the negative side VRT switch F1, the positive side VRB switch G1, and the negative side VRB switch H1 are a series. The positive side VRT switch En, the negative side VRT switch Fn, the positive side VRB switch Gn, and the negative side The VRB switch Hn is also a series. The positive side VRT switches E1 to En, the negative side VRT switches F1 to Fn, the positive side VRB switches G1 to Gn, and the negative side VRB switches H1 to Hn are turned on and off according to the output levels of the voltage comparison elements D1 to Dn, respectively. . For example, when the output of the voltage comparison element Dn is at a high level, the positive side VRT switch En and the negative side VRB switch Hn are turned on, and the positive side VRB switch Gn and the negative side VRT switch Fn are turned off. Conversely, when the output of the voltage comparison element Dn is at a low level, the positive side VRT switch En and the negative side VRB switch Hn are turned off, and the positive side VRB switch Gn and the negative side VRT switch Fn are turned on.

次に、ＤＡ変換回路１３の動作を説明する。初期条件においては、各正側コンデンサＢ１〜Ｂｎの入力端子および出力端子の電位が共に０Ｖである。正側ＶＲＴスイッチＥ１〜Ｅｎ，負側ＶＲＴスイッチＦ１〜Ｆｎ，正側ＶＲＢスイッチＧ１〜Ｇｎ，負側ＶＲＢスイッチＨ１〜Ｈｎは、すべてオフしている。したがって、初期条件においては、すべての正側コンデンサＢ１〜Ｂｎ，負側コンデンサＣ１〜Ｃｎに蓄えられた電荷Ｑ１＝０である。   Next, the operation of the DA conversion circuit 13 will be described. Under initial conditions, the potentials of the input terminals and output terminals of the positive side capacitors B1 to Bn are both 0V. The positive side VRT switches E1 to En, the negative side VRT switches F1 to Fn, the positive side VRB switches G1 to Gn, and the negative side VRB switches H1 to Hn are all turned off. Therefore, in the initial condition, the charge Q1 = 0 stored in all the positive capacitors B1 to Bn and the negative capacitors C1 to Cn.

ここで、ｎ個の電圧比較素子Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、正側ＶＲＴスイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、正側ＶＲＢスイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この正側ＶＲＴスイッチ１〜Ｅｎ，正側ＶＲＢスイッチＧ１〜Ｇｎのオンオフ動作に従って、すべての正側コンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。   Here, when m outputs of n voltage comparison elements D1 to Dn are at a high level, m of positive side VRT switches E1 to En are turned on and (n−m) are turned off. , (N−m) of the positive side VRB switches G1 to Gn are turned on and m are turned off. According to the on / off operation of the positive side VRT switches 1 to En and the positive side VRB switches G1 to Gn, the charge Q2 stored in all the positive side capacitors B1 to Bn is expressed by the following equation (A1).

Ｑ２＝ｍ｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＤＡ（＋）｝ｃ＋（ｎ−ｍ）｛ＶＲＢ−ＶＤＡ（＋）｝ｃ…（Ａ１）   Q2 = m {VRT− (Rn + 2 voltage drop) −VDA (+)} c + (n−m) {VRB−VDA (+)} c (A1)

電荷保存則より、Ｑ１＝Ｑ２である。したがって、アナログＶＤＡ（＋）は、次式（Ａ２）で表せる。   From the charge conservation law, Q1 = Q2. Therefore, the analog VDA (+) can be expressed by the following formula (A2).

ＶＤＡ（＋）＝ＶＲＢ＋ｍ｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＲＢ｝／ｎ…（Ａ２）   VDA (+) = VRB + m {VRT− (voltage drop of Rn + 2) −VRB} / n (A2)

一方、ｎ個の電圧比較素子Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、負側ＶＲＢスイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、負側ＶＲＴスイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この負側ＶＲＢスイッチＨ１〜Ｈｎ，負側ＶＲＴスイッチＦ１〜Ｆｎのオンオフ動作に従って、すべての負側コンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。   On the other hand, when m outputs of the n voltage comparison elements D1 to Dn are at a high level, m of the negative side VRB switches H1 to Hn are turned on and (n−m) are turned off. Of the negative-side VRT switches F1 to Fn, (nm) pieces are turned on and m pieces are turned off. In accordance with the on / off operation of the negative side VRB switches H1 to Hn and the negative side VRT switches F1 to Fn, the electric charge Q3 stored in all the negative side capacitors C1 to Cn is expressed by the following equation (A3).

Ｑ３＝（ｎ−ｍ）｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＤＡ（−）｝ｃ＋ｍ｛ＶＲＢ−ＶＤＡ（−）｝ｃ…（Ａ３）   Q3 = (n−m) {VRT− (voltage drop of Rn + 2) −VDA (−)} c + m {VRB−VDA (−)} c (A3)

電荷保存則より、Ｑ１＝Ｑ３である。したがって、アナログＶＤＡ（−）は、次式（Ａ４）で表せる。   From the law of conservation of charge, Q1 = Q3. Therefore, the analog VDA (−) can be expressed by the following formula (A4).

ＶＤＡ（−）＝ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ｍ｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＲＢ｝／ｎ…（Ａ４）   VDA (−) = VRT− (Rn + 2 voltage drop) −m {VRT− (Rn + 2 voltage drop) −VRB} / n (A4)

したがって、上記式（Ａ２），（Ａ４）より、アナログ信号ＶＤＡは次式（Ａ５）で表せる。   Therefore, from the above equations (A2) and (A4), the analog signal VDA can be expressed by the following equation (A5).

ＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ−（Ｒｎ＋２の電圧降下分）＋２ｍ｛ＶＲＴ−（Ｒｎ＋２の電圧降下分）−ＶＲＢ｝／ｎ…（Ａ５） VDA = VDA (+)-VDA (-)
= VRB−VRT− (Rn + 2 voltage drop) +2 m {VRT− (Rn + 2 voltage drop) −VRB} / n (A5)

このように、ＡＤ変換回路１２に供給される基準レンジ｛ＶＲＴ−（Ｒｎ＋２による電圧降下分）−（Ｒｎ＋１による電圧降下分）−ＶＲＢ｝と、ＤＡ変換回路１３に供給される基準レンジ｛ＶＲＴ−（抵抗Ｒｎ＋２による電圧降下分）−ＶＲＢ｝とを所定の比率に設定することにより、ＤＡ変換回路１３の出力を所定の倍率で増幅することができる。よって、第１増幅回路１１の増幅率に対応して、ＤＡ変換回路１３の出力を増幅することができる。   Thus, the reference range {VRT− (voltage drop due to Rn + 2) − (voltage drop due to Rn + 1) −VRB} supplied to the AD conversion circuit 12 and the reference range {VRT− supplied to the DA conversion circuit 13. (Voltage drop due to resistance Rn + 2) −VRB} is set to a predetermined ratio, so that the output of the DA converter circuit 13 can be amplified at a predetermined magnification. Therefore, the output of the DA converter circuit 13 can be amplified corresponding to the amplification factor of the first amplifier circuit 11.

本実施形態においても、第１実施形態と同様に、周回によってアナログ信号のレンジが異なる場合でも、リファレンス電圧制御回路１７が、ＡＤ変換回路１２の基準電圧レンジを制御することにより、変換精度を確保したＡＤ変換が可能である。   Also in this embodiment, as in the first embodiment, even when the range of the analog signal varies depending on the circulation, the reference voltage control circuit 17 controls the reference voltage range of the AD conversion circuit 12 to ensure conversion accuracy. AD conversion is possible.

（第３実施形態）
第３実施形態は、ＡＤ変換回路１２のリファレンス電圧を変更すると共に、第１増幅回路１１の増幅率も変更する構成のサイクリック型ＡＤ変換器である。 (Third embodiment)
The third embodiment is a cyclic AD converter configured to change the reference voltage of the AD converter circuit 12 and also change the amplification factor of the first amplifier circuit 11.

図９ａは、第３実施形態におけるＡＤ変換器の１周目の構成を示す。図９ｂは、第３実施形態におけるＡＤ変換器の２周目以降の構成を示す。ＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して、第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。   FIG. 9a shows the configuration of the first round of the AD converter in the third embodiment. FIG. 9b shows the configuration after the second round of the AD converter in the third embodiment. In the AD converter, the input analog signal Vin is input to the first amplifier circuit 11 and the AD converter circuit 12 through the first switch SW1. The AD conversion circuit 12 converts the input analog signal into a digital value of a maximum of 4 bits and outputs it to an encoder (not shown) and the DA conversion circuit 13. The DA conversion circuit 13 converts the digital value of up to 4 bits output from the AD conversion circuit 12 into an analog signal.

第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持する回路である。本実施形態においては、１周目は入力されたアナログ信号を増幅しない。増幅制御回路１９は、第１増幅回路１１の増幅率を制御する。減算回路１４は、第１増幅回路１１が保持するアナログ値から、ＤＡ変換回路１３から出力されたアナログ値を減算する。第２増幅回路１５は、減算回路１４の出力を増幅して第１増幅回路１１およびＡＤ変換回路１２へフィードバックする回路であり、その増幅率は４倍である。リファレンス電圧制御回路１７は、２周目以降に、ＡＤ変換回路１２の基準電圧レンジが１／２になるように制御する。タイミング制御回路１８は、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。また、リファレンス電圧制御回路１７および増幅制御回路１９に単位循環毎のタイミングを供給する。   The first amplifier circuit 11 is a circuit that samples and holds an input analog signal. In the present embodiment, the input analog signal is not amplified during the first round. The amplification control circuit 19 controls the amplification factor of the first amplification circuit 11. The subtraction circuit 14 subtracts the analog value output from the DA conversion circuit 13 from the analog value held by the first amplifier circuit 11. The second amplifying circuit 15 is a circuit that amplifies the output of the subtracting circuit 14 and feeds it back to the first amplifying circuit 11 and the AD converting circuit 12. The amplification factor is four times. The reference voltage control circuit 17 controls the reference voltage range of the AD conversion circuit 12 to be ½ after the second round. The timing control circuit 18 performs on / off control of the first switch SW1 and the second switch SW2. Further, the timing for each unit circulation is supplied to the reference voltage control circuit 17 and the amplification control circuit 19.

第２増幅回路１５の出力は、第２スイッチＳＷ２を介してフィードバックされる。ＡＤ変換回路１２は、フィードバックされたアナログ値を３ビットのデジタル値に変換して、図示しないエンコーダおよびＤＡ変換回路１３に出力する。   The output of the second amplifier circuit 15 is fed back via the second switch SW2. The AD conversion circuit 12 converts the fed back analog value into a 3-bit digital value, and outputs it to an encoder (not shown) and the DA conversion circuit 13.

第２増幅回路１５のフィードバックによる循環処理の回数は３回である。初期の段階である１周目においては、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされる。最終的にＡＤ変換器が出力する１０ビットのデジタル値の上位から１〜４ビット（Ｄ９〜Ｄ６）の値をＡＤ変換回路１２が生成する。   The number of circulation processes by feedback of the second amplifier circuit 15 is three. In the first round, which is the initial stage, the first switch SW1 is turned on and the second switch SW2 is turned off. Finally, the AD conversion circuit 12 generates 1 to 4 bits (D9 to D6) from the top of the 10-bit digital value output from the AD converter.

ＡＤ変換回路１２内の図示しない電圧比較素子は、４ビットを変換するために、１６（２の４乗）個必要である。入力アナログ信号が１Ｖｐｐとすると、ＡＤ変換回路１２は、１／１６Ｖ毎のリファレンス電圧を有する上記電圧比較素子を１６個備えることになる。   In order to convert 4 bits, 16 (2 to the 4th power) voltage comparison elements (not shown) in the AD conversion circuit 12 are required. When the input analog signal is 1 Vpp, the AD conversion circuit 12 includes 16 voltage comparison elements each having a reference voltage of 1 / 16V.

２，３周目においては、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされる。最終的な１０ビットのデジタル値のうち上位から５〜７ビット（Ｄ５〜Ｄ３）の値と、８〜１０ビット（Ｄ２〜Ｄ０）の値をＡＤ変換回路１２が生成する。   In the second and third rounds, the first switch SW1 is turned off and the second switch SW2 is turned on. Of the final 10-bit digital value, the AD conversion circuit 12 generates a value of 5 to 7 bits (D5 to D3) and a value of 8 to 10 bits (D2 to D0) from the top.

上述した例によると、１／１６Ｖ毎のリファレンス電圧を有する上記電圧比較素子の出力は、ＤＡ変換回路１３によりアナログ値に変換され、減算回路１４により第１増幅回路１１の出力信号から減算される。減算回路１４の出力信号は、第２増幅回路１５により４倍に増幅される。第２増幅回路１５の出力信号は、再び第１増幅回路１１およびＡＤ変換回路１２に戻ってくる。この信号の最大振幅は、１／１６×４＝１／４Ｖｐｐである。この信号を３ビット変換するためには、１／４÷８（２の３乗）＝１／３２Ｖ毎のリファレンス電圧を有する電圧比較素子が必要となる。そのため、リファレンス電圧制御回路１７は、２周目以降の基準電圧レンジを１周目の基準電圧レンジの１／２にすることにより、リファレンス電圧を変更する。   According to the example described above, the output of the voltage comparison element having a reference voltage every 1 / 16V is converted to an analog value by the DA conversion circuit 13 and subtracted from the output signal of the first amplification circuit 11 by the subtraction circuit 14. . The output signal of the subtraction circuit 14 is amplified four times by the second amplification circuit 15. The output signal of the second amplifier circuit 15 returns to the first amplifier circuit 11 and the AD conversion circuit 12 again. The maximum amplitude of this signal is 1/16 × 4 = 1/4 Vpp. In order to convert this signal into 3 bits, a voltage comparison element having a reference voltage every 1/4 ÷ 8 (2 to the third power) = 1 / 32V is required. Therefore, the reference voltage control circuit 17 changes the reference voltage by setting the reference voltage range for the second and subsequent cycles to ½ of the reference voltage range for the first cycle.

さらに、２周目以降においては第１増幅回路１１への入力電圧がそれほど大きくならないため、出力電圧が足りなくなる問題が生じない。そこで、増幅制御回路１９は、第１増幅回路１１の増幅率を２倍に変更する。２周目の信号が、１／３２×２（第１増幅回路１１の増幅率）×４（第２増幅回路１５の増幅率）＝１／４Ｖｐｐで再び第１増幅回路１１およびＡＤ変換回路１２に戻ってくる。   Furthermore, since the input voltage to the first amplifier circuit 11 does not increase so much after the second round, there is no problem that the output voltage becomes insufficient. Therefore, the amplification control circuit 19 changes the amplification factor of the first amplification circuit 11 to 2 times. The second round signal is 1/32 × 2 (amplification factor of the first amplifier circuit 11) × 4 (amplification factor of the second amplifier circuit 15) = 1/4 Vpp, and the first amplifier circuit 11 and the AD converter circuit 12 again. Come back to.

図１０は、増幅制御回路１９および第１増幅回路１１の詳細な構成を示す。第１増幅回路１１は、主にオペアンプ１１１、第１容量１１２および第２容量１１３を含む。第１容量１１２は、オペアンプ１１１の入力側に位置し、その容量値は固定である。第２容量１１３は、オペアンプ１１１の入出力間に位置し、その容量値が可変である。第２容量１１３の容量値は、増幅制御回路１９が出力する増幅切替信号ＡＭＣによって切り替えられる。第１容量１１２の容量値をＣ１とし、第２容量１１３の容量値をＣ２とすると、第１増幅回路１１の増幅率はＣ１／Ｃ２となる。本実施形態においては、第１増幅回路１１の増幅率として１倍と２倍で切り替えるために、第２容量１１３の容量値として２通りの値を設定できる構成とする。例えば、第２容量１１３を、スイッチを介して並列接続した二つの同容量のコンデンサで構成してもよい。その場合、コンデンサの接続数をスイッチで切り替えるために、増幅切替信号ＡＭＣがそのスイッチのオンオフを制御する。   FIG. 10 shows a detailed configuration of the amplification control circuit 19 and the first amplification circuit 11. The first amplifier circuit 11 mainly includes an operational amplifier 111, a first capacitor 112, and a second capacitor 113. The first capacitor 112 is located on the input side of the operational amplifier 111, and its capacitance value is fixed. The second capacitor 113 is located between the input and output of the operational amplifier 111 and its capacitance value is variable. The capacitance value of the second capacitor 113 is switched by an amplification switching signal AMC output from the amplification control circuit 19. When the capacitance value of the first capacitor 112 is C1, and the capacitance value of the second capacitor 113 is C2, the amplification factor of the first amplifier circuit 11 is C1 / C2. In the present embodiment, since the amplification factor of the first amplifier circuit 11 is switched between 1 × and 2 ×, two values can be set as the capacitance value of the second capacitor 113. For example, the second capacitor 113 may be composed of two capacitors having the same capacitance connected in parallel via a switch. In that case, in order to switch the number of capacitors connected by the switch, the amplification switching signal AMC controls the on / off of the switch.

次に、第３実施形態におけるＡＤ変換器の全体動作を説明する。図１１は、第３実施形態におけるＡＤ変換器の動作過程を示すタイミングチャートである。２つの信号波形は、クロック信号ＣＬＫ１、スイッチ信号ＣＬＫＳを示す。スイッチ信号ＣＬＫＳは、同期して動作する第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳがハイのときオンし、スイッチ信号ＣＬＫＳがローのときオフする。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳがローのときオンし、スイッチ信号ＣＬＫＳがハイのときオフする。   Next, the overall operation of the AD converter in the third embodiment will be described. FIG. 11 is a timing chart showing an operation process of the AD converter according to the third embodiment. The two signal waveforms indicate the clock signal CLK1 and the switch signal CLKS. The switch signal CLKS performs on / off control of the first switch SW1 and the second switch SW2 that operate in synchronization. The first switch SW1 is turned on when the switch signal CLKS is high and turned off when the switch signal CLKS is low. The second switch SW2 is turned on when the switch signal CLKS is low and turned off when the switch signal CLKS is high.

第１増幅回路１１は、クロック信号ＣＬＫ１がローのときに入力されるアナログ信号を増幅して減算回路１４に出力し、クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。減算増幅回路１６は、クロック信号ＣＬＫ１がハイのときに入力されるアナログ信号を増幅して第１増幅回路１１およびＡＤ変換回路１２に出力し、クロック信号ＣＬＫ１がローのときにオートゼロ動作をする。ＡＤ変換回路１２は、クロック信号ＣＬＫ１がローのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がハイのときにオートゼロ動作をする。ＡＤ変換回路１２を構成している複数の電圧比較素子のリファレンス電圧を生成するための基準電圧レンジの大きさは、クロック信号ＣＬＫ１のローからハイへの立ち上がり時に１／２になる。３周期で１／４となり、ＡＤ変換回路１２が１０ビットを変換すると、初期値に戻る。増幅制御回路１９は、スイッチ信号ＣＬＫＳがハイのとき増幅回路１１の増幅率を１倍にし、スイッチ信号ＣＬＫＳがローのとき増幅回路１１の増幅率を２倍にする。   The first amplifying circuit 11 amplifies an analog signal input when the clock signal CLK1 is low and outputs the amplified analog signal to the subtracting circuit 14, and performs an auto-zero operation when the clock signal CLK1 is high. The subtracting amplifier circuit 16 amplifies an analog signal input when the clock signal CLK1 is high and outputs the amplified analog signal to the first amplifier circuit 11 and the AD converter circuit 12, and performs an auto-zero operation when the clock signal CLK1 is low. The AD conversion circuit 12 performs a conversion operation when the clock signal CLK1 is low and outputs a digital value, and performs an auto-zero operation when the clock signal CLK1 is high. The size of the reference voltage range for generating the reference voltages of the plurality of voltage comparison elements constituting the AD conversion circuit 12 is halved when the clock signal CLK1 rises from low to high. It becomes 1/4 in 3 cycles, and when the AD conversion circuit 12 converts 10 bits, it returns to the initial value. The amplification control circuit 19 doubles the amplification factor of the amplification circuit 11 when the switch signal CLKS is high, and doubles the amplification factor of the amplification circuit 11 when the switch signal CLKS is low.

本実施形態によれば、入力アナログ信号Ｖｉｎを入力するときのみ、増幅回路１１の増幅率を小さくすることにより、低電圧化を図ることができる。第１増幅回路１１は、増幅後の出力がその出力範囲に十分収まる時点から増幅を開始することができる。よって、信号誤差を発生させることがない。そして、２周目以降は、第１増幅回路１１の増幅率を高くすることにより、減算増幅回路１６の増幅率を抑えたまま、必要増幅率を確保することができる。よって、図１３に示した従来構成より高速化することができる。したがって、本実施形態によれば、低電圧化と高速化を両立することができる。   According to this embodiment, the voltage can be lowered by reducing the amplification factor of the amplifier circuit 11 only when the input analog signal Vin is input. The first amplifier circuit 11 can start amplification from a point in time when the amplified output is sufficiently within the output range. Therefore, no signal error is generated. From the second round onward, by increasing the amplification factor of the first amplification circuit 11, the necessary amplification factor can be ensured while the amplification factor of the subtraction amplification circuit 16 is suppressed. Therefore, the speed can be increased compared to the conventional configuration shown in FIG. Therefore, according to the present embodiment, both low voltage and high speed can be achieved.

（第４実施形態）
第４実施形態は、第２実施形態のサイクリック型ＡＤ変換器に、上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を出力する回路を前段に付加したものである。これにより、第２ＡＤ変換回路２０を共有することができ、周回数を減らすことができ、高速化することができる。 (Fourth embodiment)
In the fourth embodiment, a circuit that outputs the upper 4 bits (D9 to D6) and the least significant 2 bits (D1 to D0) is added to the cyclic AD converter of the second embodiment in the previous stage. Thus, the second AD converter circuit 20 can be shared, the number of turns can be reduced, and the speed can be increased.

図１２は、第４実施形態におけるＡＤ変換器の構成を示す。ＡＤ変換器において、入力アナログ信号Ｖｉｎは、第４スイッチＳＷ４を介して、第２ＡＤ変換回路２０に入力される。第２ＡＤ変換回路２０は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよび第２ＤＡ変換回路２１に出力する。第２ＤＡ変換回路２１は、第２ＡＤ変換回路２０から出力された最大４ビットのデジタル値をアナログ信号に変換する。   FIG. 12 shows the configuration of the AD converter in the fourth embodiment. In the AD converter, the input analog signal Vin is input to the second AD conversion circuit 20 via the fourth switch SW4. The second AD conversion circuit 20 converts the input analog signal into a digital value of a maximum of 4 bits and outputs it to an encoder (not shown) and the second DA conversion circuit 21. The second DA conversion circuit 21 converts the maximum 4-bit digital value output from the second AD conversion circuit 20 into an analog signal.

第２減算回路２２は、入力アナログ値から、第２ＤＡ変換回路２１から出力されたアナログ値を減算する。第３増幅回路２３は、第２減算回路２２の出力を増幅して、第１スイッチＳＷ１を介して第１増幅回路１１および第１ＡＤ変換回路１２へ出力する。その増幅率は２倍である。なお、第２減算回路２２および第３増幅回路２３の代わりに、減算機能を備えた増幅回路である第２減算増幅回路２４を用いてもよい。また、第２減算回路２２の前段にサンプルホールド回路を挿入してもよい。図１２の例は、第２減算増幅回路２４への入力タイミングを調整して減算している。リファレンス電圧制御回路１７は、第２ＡＤ変換回路２０が上位４ビット（Ｄ９〜Ｄ６）を図示しないエンコーダに出力した後の２周目に第２ＡＤ変換回路２０の基準電圧レンジが１／２になるように制御する。タイミング制御回路１８は、第１スイッチＳＷ１，第２スイッチＳＷ２，第３スイッチＳＷ３，および第４スイッチＳＷ４のオンオフ制御を行う。また、リファレンス電圧制御回路１７に単位循環毎のタイミングを供給する。   The second subtraction circuit 22 subtracts the analog value output from the second DA conversion circuit 21 from the input analog value. The third amplification circuit 23 amplifies the output of the second subtraction circuit 22 and outputs the amplified output to the first amplification circuit 11 and the first AD conversion circuit 12 via the first switch SW1. The amplification factor is twice. Instead of the second subtraction circuit 22 and the third amplification circuit 23, a second subtraction amplification circuit 24 that is an amplification circuit having a subtraction function may be used. A sample hold circuit may be inserted before the second subtracting circuit 22. In the example of FIG. 12, subtraction is performed by adjusting the input timing to the second subtraction amplification circuit 24. The reference voltage control circuit 17 reduces the reference voltage range of the second AD conversion circuit 20 to ½ in the second round after the second AD conversion circuit 20 outputs the upper 4 bits (D9 to D6) to an encoder (not shown). To control. The timing control circuit 18 performs on / off control of the first switch SW1, the second switch SW2, the third switch SW3, and the fourth switch SW4. Further, the timing for each unit circulation is supplied to the reference voltage control circuit 17.

第１ＡＤ変換回路１２は、入力されたアナログ信号を最大２ビットのデジタル値に変換して、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２から出力された最大２ビットのデジタル値をアナログ信号に変換する。   The first AD converter circuit 12 converts the input analog signal into a digital value of a maximum of 2 bits and outputs it to an encoder (not shown) and the first DA converter circuit 13. The first DA converter circuit 13 converts the maximum 2-bit digital value output from the first AD converter circuit 12 into an analog signal.

第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持し、２倍に増幅して第１減算回路１４に出力する。第１減算回路１４は、第１増幅回路１１が出力するアナログ値から、第１ＤＡ変換回路１３から出力されたアナログ値を減算する。ここで、第１ＤＡ変換回路１３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。この増幅は、図８に示した手法を用いることができる。第２増幅回路１５は、第１減算回路１４の出力を増幅して、第２スイッチＳＷ２を介して第１増幅回路１１および第１ＡＤ変換回路１２、または第３スイッチＳＷ３を介して第２ＡＤ変換回路２０へフィードバックする。その増幅率は２倍である。なお、第１減算回路１４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である第１減算増幅回路１６を用いてもよい。   The first amplifier circuit 11 samples and holds the input analog signal, amplifies it twice, and outputs it to the first subtractor circuit 14. The first subtraction circuit 14 subtracts the analog value output from the first DA conversion circuit 13 from the analog value output from the first amplifier circuit 11. Here, the analog value output from the first DA converter circuit 13 is amplified by a factor of 2 corresponding to the amplification factor of the first amplifier circuit 11. For this amplification, the technique shown in FIG. 8 can be used. The second amplifying circuit 15 amplifies the output of the first subtracting circuit 14, and the second AD converting circuit via the second switch SW2 and the first amplifying circuit 11 and the first AD converting circuit 12 or the third switch SW3. Feedback to 20. The amplification factor is twice. Instead of the first subtracting circuit 14 and the second amplifying circuit 15, the first subtracting amplifying circuit 16 that is an amplifying circuit having a subtracting function may be used.

初期の段階である１周目においては、第４スイッチＳＷ４がオンされる。最終的にＡＤ変換器が出力する１０ビットのデジタル値の上位から１〜４ビット（Ｄ９〜Ｄ６）の値を第２ＡＤ変換回路２０が生成する。   In the first round, which is the initial stage, the fourth switch SW4 is turned on. Finally, the second AD converter circuit 20 generates 1 to 4 bits (D9 to D6) from the top of the 10-bit digital value output from the AD converter.

第２ＡＤ変換回路２０内の図示しない電圧比較素子は、４ビットを変換するために、１６（２の４乗）個必要である。入力アナログ信号が１Ｖｐｐとすると、第２ＡＤ変換回路２０は、１／１６Ｖ毎のリファレンス電圧を有する上記電圧比較素子を１６個備えることになる。   Sixteen (2 to the 4th power) voltage comparison elements (not shown) in the second AD conversion circuit 20 are required to convert 4 bits. When the input analog signal is 1 Vpp, the second AD converter circuit 20 includes 16 voltage comparison elements each having a reference voltage of 1 / 16V.

上記電圧比較素子の出力は、第２ＤＡ変換回路２１によりアナログ値に変換され、第２減算回路２２により入力アナログ信号から減算される。第２減算回路２２の出力信号は、第３増幅回路２３により２倍に増幅される。第３増幅回路２３の出力信号は、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。この信号の最大振幅は、１／１６×２（第３増幅回路２３の増幅率）＝１／８Ｖｐｐである。この信号を２ビット変換するためには、１／８÷４（２の２乗）＝１／３２Ｖ毎のリファレンス電圧を有する電圧比較素子が第１ＡＤ変換回路１２内に必要となる。第１ＡＤ変換回路１２は、上位から５〜６ビット（Ｄ５〜Ｄ４）を図示しないエンコーダに出力する。   The output of the voltage comparison element is converted into an analog value by the second DA conversion circuit 21 and subtracted from the input analog signal by the second subtraction circuit 22. The output signal of the second subtracting circuit 22 is amplified by the third amplifying circuit 23 twice. The output signal of the third amplifier circuit 23 is input to the first amplifier circuit 11 and the first AD converter circuit 12. The maximum amplitude of this signal is 1/16 × 2 (amplification factor of the third amplifier circuit 23) = 1/8 Vpp. In order to convert this signal into 2 bits, a voltage comparison element having a reference voltage of every 1/8 ÷ 4 (square of 2) = 1 / 32V is required in the first AD converter circuit 12. The first AD converter circuit 12 outputs 5 to 6 bits (D5 to D4) from the higher order to an encoder (not shown).

上記電圧比較素子の出力は、第１ＤＡ変換回路１３によりアナログ値に変換され、第１減算回路１４により入力アナログ信号から減算される。ここで、第１ＤＡ変換回路１３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。第１減算回路１４の出力信号は、第２増幅回路１５で２倍に増幅される。   The output of the voltage comparison element is converted into an analog value by the first DA conversion circuit 13 and subtracted from the input analog signal by the first subtraction circuit 14. Here, the analog value output from the first DA converter circuit 13 is amplified by a factor of 2 corresponding to the amplification factor of the first amplifier circuit 11. The output signal of the first subtraction circuit 14 is amplified by the second amplification circuit 15 twice.

この段階において、タイミング制御回路１８の制御により、第１スイッチＳＷ１がオフ，第２スイッチＳＷ２がオン，第３スイッチＳＷ３がオン，第４スイッチＳＷ４がオフ状態となっている。第２増幅回路１５の出力信号は、再び第１増幅回路１１および第１ＡＤ変換回路１２に戻る。この信号は、１／３２×２（第１増幅回路１１の増幅率）×２（第２増幅回路１５の増幅率）＝１／８Ｖｐｐである。第１ＡＤ変換回路１２は、上位から７〜８ビット（Ｄ３〜Ｄ２）を図示しないエンコーダに出力する。   At this stage, under the control of the timing control circuit 18, the first switch SW1 is turned off, the second switch SW2 is turned on, the third switch SW3 is turned on, and the fourth switch SW4 is turned off. The output signal of the second amplifier circuit 15 returns to the first amplifier circuit 11 and the first AD converter circuit 12 again. This signal is 1/32 × 2 (amplification factor of the first amplifier circuit 11) × 2 (amplification factor of the second amplifier circuit 15) = 1/8 Vpp. The first AD converter circuit 12 outputs 7 to 8 bits (D3 to D2) from the higher order to an encoder (not shown).

同時に、第２増幅回路１５の１／８Ｖｐｐの出力信号は、第３スイッチＳＷ３を介して、第２ＡＤ変換回路２０に入力される。第２ＡＤ変換回路２０は、１６個の電圧比較素子の内、４個を使用する。この信号を２ビット変換するためには、１／８÷４（２の２乗）＝１／３２Ｖ毎のリファレンス電圧を有する電圧比較素子が第２ＡＤ変換回路２０内に必要である。そこで、リファレンス電圧制御回路１７は、上位から９〜１０ビット（Ｄ１〜Ｄ０）を変換する時の基準電圧レンジを、上位から１〜４ビット（Ｄ９〜Ｄ６）を変換する時の基準電圧レンジの１／２に設定することにより、リファレンス電圧を変更する。第２ＡＤ変換回路２０は、上位から９〜１０ビット（Ｄ１〜Ｄ０）を図示しないエンコーダに出力する。   At the same time, the 1/8 Vpp output signal of the second amplifier circuit 15 is input to the second AD converter circuit 20 via the third switch SW3. The second AD conversion circuit 20 uses four of the 16 voltage comparison elements. In order to convert this signal into 2 bits, a voltage comparison element having a reference voltage every 1/8 ÷ 4 (2 squared) = 1 / 32V is required in the second AD conversion circuit 20. Therefore, the reference voltage control circuit 17 sets the reference voltage range when converting 9 to 10 bits (D1 to D0) from the upper order and the reference voltage range when converting 1 to 4 bits (D9 to D6) from the upper order. The reference voltage is changed by setting to 1/2. The second AD conversion circuit 20 outputs 9 to 10 bits (D1 to D0) from the higher order to an encoder (not shown).

本実施形態においては、リファレンス電圧を可変することにより、信号のレンジとリファレンス電圧のレンジとを合わせた。この代替手段としては、第２増幅回路１５から第２ＡＤ変換回路２０へ信号を受け渡すときに、第２増幅回路１５の増幅率を２倍から４倍に変更することにより信号のレンジとリファレンス電圧のレンジとを合わせてもよい。この場合と比較して、本実施形態においては第２増幅回路１５の増幅率が２倍のままなので、第２増幅回路１５の高速化を実現している。   In the present embodiment, the range of the signal and the range of the reference voltage are matched by changing the reference voltage. As an alternative, when the signal is transferred from the second amplifier circuit 15 to the second AD converter circuit 20, the signal range and the reference voltage are changed by changing the amplification factor of the second amplifier circuit 15 from 2 times to 4 times. May be combined with the range. Compared to this case, in this embodiment, since the amplification factor of the second amplifier circuit 15 remains twice, the speed of the second amplifier circuit 15 is increased.

本実施形態によれば、第２ＡＤ変換回路のリファレンス電圧を可変することにより、入力アナログ信号Ｖｉｎと、減算増幅回路１６の出力信号という２つの信号のレンジが異なっている場合にも対応することができる。   According to the present embodiment, by varying the reference voltage of the second AD converter circuit, it is possible to cope with a case where the ranges of the two signals, that is, the input analog signal Vin and the output signal of the subtracting amplifier circuit 16 are different. it can.

上述した全実施形態を通して、外部から入力されるアナログ信号Ｖｉｎのレンジが時間ごとに変更される場合、その信号のレンジに合わせて、リファレンス電圧制御回路１７は、ＡＤ変換回路１２の基準電圧レンジを制御することが可能である。これにより、変換精度を高めることができる。   When the range of the analog signal Vin input from the outside is changed every time through the above-described embodiments, the reference voltage control circuit 17 adjusts the reference voltage range of the AD conversion circuit 12 according to the range of the signal. It is possible to control. Thereby, conversion accuracy can be raised.

また、ＡＤ変換器の仕様変更が容易になる。例えば図１０に示したＡＤ変換器において、４ビット→３ビット→３ビットの１０ビット仕様から３ビット→２ビット→２ビットの７ビット仕様に変更する際、ＡＤ変換回路１２のリファレンス電圧を変更することにより、同一構成で容易に仕様変更することができる。   Moreover, it becomes easy to change the specifications of the AD converter. For example, in the AD converter shown in FIG. 10, when changing from the 10-bit specification of 4 bits → 3 bits → 3 bits to the 7-bit specification of 3 bits → 2 bits → 2 bits, the reference voltage of the AD conversion circuit 12 is changed. Thus, the specification can be easily changed with the same configuration.

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。   The present invention has been described based on the embodiments. This embodiment is an exemplification, and various modifications can be made to combinations of each component and each processing process. Those skilled in the art will appreciate that such modifications are also within the scope of the present invention.

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、容量値等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。   Parameters such as the number of conversion bits of the AD converter circuit and its distribution, the amplification factor of the amplifier circuit, and the capacitance value described in each embodiment are merely examples, and other numerical values may be adopted for these parameters in the modification. Good.

また、第４の実施形態において説明したように、本発明のＡＤ変換回路のリファレンス電圧を変更する構成は、複数ステージからなるＡＤ変換器においても、サイクリック型の構成を含んでいれば適用可能である。もちろん、複数のサイクリック型の構成を含んでいるＡＤ変換器にも適用可能である。また、ＡＤ変換回路を共有する場合等、使用ごとにリファレンス電圧を任意に可変してもよい。この場合、回路面積の縮小につながる。   Further, as described in the fourth embodiment, the configuration for changing the reference voltage of the AD converter circuit according to the present invention can be applied to a multi-stage AD converter as long as it includes a cyclic configuration. It is. Of course, the present invention can also be applied to an AD converter including a plurality of cyclic structures. Further, the reference voltage may be arbitrarily varied for each use, such as when an AD conversion circuit is shared. In this case, the circuit area is reduced.

第１実施形態におけるＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter in 1st Embodiment. ＡＤ変換回路のリファレンス電圧生成用の基準電圧レンジの遷移を示すイメージ図である。It is an image figure which shows the transition of the reference voltage range for the reference voltage generation of an AD converter circuit. ＡＤ変換回路の構成を示す図である。It is a figure which shows the structure of an AD conversion circuit. ＡＤ変換回路の他の構成を示す図である。It is a figure which shows the other structure of an AD conversion circuit. シングル入力のリファレンス電圧範囲のイメージを示す図である。It is a figure which shows the image of the reference voltage range of a single input. 差動入力のリファレンス電圧範囲のイメージを示す図である。It is a figure which shows the image of the reference voltage range of a differential input. 第１実施形態におけるＡＤ変換器の動作過程を示すタイミングチャートである。It is a timing chart which shows the operation process of the AD converter in 1st Embodiment. 第２実施形態におけるＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter in 2nd Embodiment. 第２実施形態におけるＡＤ変換回路およびＡＤ変換回路の構成を示す図である。It is a figure which shows the structure of the AD converter circuit and AD converter circuit in 2nd Embodiment. 第３実施形態におけるＡＤ変換器の１周目の構成を示す図である。It is a figure which shows the structure of the 1st round of the AD converter in 3rd Embodiment. 第３実施形態におけるＡＤ変換器の２周目以降の構成を示す図である。It is a figure which shows the structure after the 2nd round of the AD converter in 3rd Embodiment. 第３実施形態における第１増幅回路の構成を示す図である。It is a figure which shows the structure of the 1st amplifier circuit in 3rd Embodiment. 第３実施形態におけるＡＤ変換器の動作過程を示すタイミングチャートである。It is a timing chart which shows the operation process of the AD converter in 3rd Embodiment. 第４実施形態におけるＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter in 4th Embodiment. 従来のサイクリック型ＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the conventional cyclic type AD converter.

符号の説明Explanation of symbols

ＳＷ１〜４，ＳＷ１１〜１４ スイッチ、 １１ （第１）増幅回路、 １２ （第１）ＡＤ変換回路、 １３ （第１）ＤＡ変換回路、 １４ （第１）減算回路、 １５ 第２増幅回路、 １６ （第１）減算増幅回路、 １７ リファレンス電圧制御回路、 １８ タイミング制御回路、 １９ 増幅制御回路、 ２０ 第２ＡＤ変換回路、 ２１ 第２ＤＡ変換回路、 ２２ 第２減算回路、 ２３ 第３増幅回路、 ２４ 第２減算増幅回路、 １１１ オペアンプ、 １１２ 第１容量、 １１３ 第２容量、 １２１ エンコーダ、 Ｒ１〜ｎ＋２，Ｒ１１〜１８ 抵抗、 Ｄ１〜ｎ，Ｄ１１〜１３ 電圧比較素子、 Ｅ１〜ｎ，Ｆ１〜ｎ，Ｇ１〜ｎ，Ｈ１〜ｎ スイッチ、 Ｂ１〜ｎ，Ｃ１〜ｎ コンデンサ。   SW1-4, SW11-14 switch, 11 (first) amplifier circuit, 12 (first) AD converter circuit, 13 (first) DA converter circuit, 14 (first) subtractor circuit, 15 second amplifier circuit, 16 (First) subtraction amplifier circuit, 17 reference voltage control circuit, 18 timing control circuit, 19 amplification control circuit, 20 second AD conversion circuit, 21 second DA conversion circuit, 22 second subtraction circuit, 23 third amplification circuit, 24 2 subtracting amplifier circuit, 111 operational amplifier, 112 first capacitor, 113 second capacitor, 121 encoder, R1 to n + 2, R11 to 18 resistor, D1 to n, D11 to 13 voltage comparison element, E1 to n, F1 to n, G1 ~ N, H1-n switches, B1-n, C1-n capacitors.

Claims (6)

入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記入力アナログ信号から、前記ＤＡ変換回路の出力を減算する減算回路と、
前記減算回路の出力を所定の増幅率で増幅して、前記ＡＤ変換回路の入力にフィードバックする増幅回路と、
前記ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、
を有することを特徴とするアナログデジタル変換器。 An AD conversion circuit for converting an input analog signal into a digital value having a predetermined number of bits;
A DA conversion circuit for converting the output of the AD conversion circuit into an analog signal;
A subtracting circuit for subtracting the output of the DA converter circuit from the input analog signal;
An amplification circuit that amplifies the output of the subtraction circuit at a predetermined amplification factor and feeds back to the input of the AD conversion circuit;
A reference voltage control circuit for varying a reference voltage supplied to a plurality of voltage comparison elements provided in the AD conversion circuit;
An analog-to-digital converter characterized by comprising: 入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＡＤ変換回路と並列に設けられ、前記入力アナログ信号を所定の増幅率で増幅する第１増幅回路と、
前記第１増幅回路の出力から、前記第１増幅回路により増幅された増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力を減算する減算回路と、
前記減算回路の出力を所定の増幅率で増幅して、前記ＡＤ変換回路および前記第１増幅回路の入力にフィードバックする第２増幅回路と、
前記ＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、
を有することを特徴とするアナログデジタル変換器。 An AD conversion circuit for converting an input analog signal into a digital value having a predetermined number of bits;
A DA conversion circuit for converting the output of the AD conversion circuit into an analog signal;
A first amplifier circuit provided in parallel with the AD converter circuit and amplifying the input analog signal at a predetermined gain;
A subtracting circuit for subtracting from the output of the DA converter circuit amplified with substantially the same amplification factor as the amplification factor amplified by the first amplifier circuit from the output of the first amplifier circuit;
A second amplification circuit that amplifies the output of the subtraction circuit at a predetermined amplification factor and feeds back to the input of the AD conversion circuit and the first amplification circuit;
A reference voltage control circuit for varying a reference voltage supplied to a plurality of voltage comparison elements provided in the AD conversion circuit;
An analog-to-digital converter characterized by comprising: 前記第１増幅回路の増幅率を時間的に可変する増幅制御回路、
をさらに有することを特徴とする請求項２に記載のアナログデジタル変換器。 An amplification control circuit that temporally varies the amplification factor of the first amplifier circuit;
The analog-digital converter according to claim 2, further comprising: アナログデジタル変換処理を複数段階に分けて行う変換器であって、
前記複数段階のうち少なくともいずれかの段階において入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力を前記入力アナログ信号から減算する減算回路と、
前記減算回路の出力を増幅してフィードバックする増幅回路と、
前記増幅回路からフィードバックを受けるいずれかのＡＤ変換回路内に設けられる複数の電圧比較素子に供給するリファレンス電圧を可変するリファレンス電圧制御回路と、
を有することを特徴とするアナログデジタル変換器。 A converter that performs analog-digital conversion processing in multiple stages,
An AD conversion circuit that converts an input analog signal into a digital value having a predetermined number of bits in at least one of the plurality of stages;
A DA conversion circuit for converting the output of the AD conversion circuit into an analog signal;
A subtracting circuit for subtracting the output of the DA converter circuit from the input analog signal;
An amplification circuit for amplifying and feeding back the output of the subtraction circuit;
A reference voltage control circuit configured to vary a reference voltage supplied to a plurality of voltage comparison elements provided in any of the AD conversion circuits receiving feedback from the amplifier circuit;
An analog-to-digital converter characterized by comprising: 前記入力アナログ信号をサンプルホールドして、前記減算回路に入力するタイミングを調整するサンプルホールド回路、
をさらに有することを特徴とする請求項１または４に記載のアナログデジタル変換器。 A sample-and-hold circuit that samples and holds the input analog signal and adjusts a timing of input to the subtracting circuit;
The analog-digital converter according to claim 1, further comprising: 前記ＡＤ変換回路へのフィードバックを１循環とするタイミングを生成し、前記リファレンス電圧制御回路に供給するタイミング制御回路、
をさらに有し、
前記リファレンス電圧制御回路は、
前記タイミング制御回路により供給されるタイミングに応じて、前記リファレンス電圧を時間的に可変することを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。 A timing control circuit that generates a timing for one cycle of feedback to the AD converter circuit and supplies the timing to the reference voltage control circuit;
Further comprising
The reference voltage control circuit is
6. The analog-to-digital converter according to claim 1, wherein the reference voltage is temporally varied in accordance with a timing supplied by the timing control circuit.

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