JP3976237B2 - 半導体記憶装置および電子情報機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば携帯電話器などの電子情報機器などに用いられ、例えばフラッシュメモリなどの半導体記憶装置およびこれを用いた電子情報機器に関する。
【０００２】
【従来の技術】
従来、フラッシュメモリにおいて、制御回路内部で生成される内部クロック信号に同期して、内部電圧の昇圧・降圧動作および、メモリセルに対する書き込み用パルス電圧または消去用パルス電圧の印加動作などを制御することによりデータ書込または消去動作などのメモリ動作を行っている。
【０００３】
図９は、従来の一般的なフラッシュメモリの要部構成を示すブロック図である。
【０００４】
図９において、フラッシュメモリには、複数のメモリセルが行方向および列方向に配置されたメモリアレイ１１が設けられている。メモリセルは、行方向に沿って設けられた複数のワード線と、列方向に沿って設けられた複数のビット線との各交叉部に設けられ、各メモリセルにワード線およびビット線がそれぞれ接続されている。メモリアレイ１１には、ワード線を選択するためのＸデコーダ１１ａが設けられると共に、ビット線を選択するためのＹデコーダ１１ｂが設けられている。Ｘデコーダ１１ａおよびＹデコーダ１１ｂにはそれぞれ、アドレスパッド１２から入力バッファ１３、アドレスカウンタ１４およびアドレスマルチプレクサ１５を介してアドレスがそれぞれ入力され、そのアドレスに従って、ワード線およびビット線が選択される。両デコーダ１１ａおよび１１ｂによって選択されたワード線およびビット線に接続されたメモリセルに対して、Ｉ／Ｏパッド１６から入力バッファ１７およびデータレジスタ１８を介して入力されたデータが書き込まれ、または、当該メモリセルに書き込まれたデータが、Ｙデコーダ１１ｂから、出力マルチプレクサ１９および出力バッファ２０を介してＩ／Ｏパッド１６に出力される。
【０００５】
アドレスパッドに接続された入力バッファ１３、Ｉ／Ｏパッド１６に接続された入力バッファ１７および出力パッド２０は、入出力ロジック２１によって制御される。
【０００６】
入出力ロジック２１には、外部ＣＰＵから供給されるＣＥバー、ＷＥバー、ＯＥバー、ＲＰバーなどの制御信号が入力され、各制御信号に従って、入力バッファ１３、入力バッファ１７および出力バッファ２０がそれぞれ制御される。これによって、アドレスパッド１２から入力されるアドレスは入力バッファ１３に一時記憶され、Ｉ／Ｏパッド１６から入力または出力されるデータは入力バッファ１７および／または出力バッファ２０にそれぞれ一時記憶される。
【０００７】
コマンドユーザインターフェイス２２は、コマンドが入力されてデコードされ、デコード結果に従って、（１）ステータスレジスタ２３のデータをセット／リセットする、（２）出力マルチプレクサ１９を切り替えて、メモリアレイ１１から読み出されてＹデコーダ１１ｂから出力されるデータを出力バッファ２０に供給するか、またはステータスレジスタ２３のステータスデータを出力バッファ２０に供給するかを切り替える、（３）Ｉ／Ｏパッド１６から入力されたデータをデータレジスタ１８に記憶する、等といった動作が制御される。また、コマンドユーザインターフェイス２２に入力されたコマンドは、ライトステートマシン２４に出力される。
【０００８】
ライトステートマシン２４にコマンドユーザインターフェイス２２からコマンドが入力されると、ライトステートマシン２４では、Ｉ／Ｏパッド１６から入力されたデータをメモリセルに書き込む、メモリセルのデータを消去するなどといった動作を制御するための制御信号（以下、内部制御信号と称する）が生成される。ライトステートマシン２４にて生成される内部制御信号は内部電圧発生回路２５に供給され、この内部制御信号に従って、データの書き込み／消去に必要な内部電圧の発生、内部電圧の発生の停止などといった動作が制御される。また、内部制御信号は、Ｙデコーダ１１ｂからのデータが入力されるデータコンパレータ２４にも与えられており、この内部制御信号に従って、データの書き込み／消去を行う際に、データをベリファイするためのデータコンパレータ２６がオンオフ制御される。また、ライトステートマシン２４にて生成される内部制御信号は、アドレスパッド１２に入力されるアドレスが入力バッファ１３を介して伝えられるアドレスカウンタ１４およびアドレスマルチプレクサ１５に与えられており、データの消去時に、データがベリファイされるメモリセルのアドレスが、アドレスカウンタ１４およびアドレスマルチプレクサ１５によって変更される。
【０００９】
内部電圧発生回路２５には、外部から供給される電源電圧を昇圧させて、データの書き込み／消去に必要な内部電圧を生成する昇圧回路と、昇圧された内部電圧を降圧させる降圧回路とが設けられている。内部電圧発生回路２５では、ライトステートマシン２４から内部電圧発生回路２５を活性化させる内部制御信号（活性化信号）が入力されると、昇圧回路にて内部電圧を昇圧させる動作または降圧回路にて内部電圧を降圧させる動作が開始され、内部電圧発生回路２５を非活性にする内部制御信号（非活性化信号）が入力されると、昇圧回路にて内部電圧を昇圧させる動作または降圧回路にて内部電圧を降圧させる動作が停止される。
【００１０】
このように構成されたフラッシュメモリにおいて、例えばメモリセルへのデータ書き込み、メモリセルに対するデータ消去などの動作を行う際には、外部のＣＰＵからフラッシュメモリに対して、書き込み動作、消去動作などを指示するためのコマンドが発行される。フラッシュメモリにコマンドが入力されると、ライトステートマシン２４によって、その入力されたコマンドがデコードされ、デコード結果に応じて必要な内部制御信号が生成される。この内部制御信号によって、コマンドにて指示された動作が実行されるように、フラッシュメモリ内部の各機能ブロックが制御される。
【００１１】
図１０は、図９のフラッシュメモリに備わったライトステートマシン２４の要部構成を示すブロック図である。
【００１２】
図１０において、ライトステートマシン２４は、各種処理を実施する処理回路１０１と、処理回路１０１に対して制御コードを供給する制御コード発生回路１０２と、処理回路１０１に対してタイミング信号（内部クロック信号）を供給する内部クロック生成回路１０３と、処理回路１０１にそれぞれ接続された複数のラッチレジスタＡ〜Ｆとを有している。
【００１３】
制御コード発生回路１０２には、コマンドにて指示された動作を実行するためのアルゴリズムを記述した制御コード（マイクロコード）が内蔵されており、コマンドが入力され、そのコマンドによる指示が制御コード発生回路１０２に与えられると、そのコマンドに対応する制御コードが制御コード発生回路１０２から処理回路１０１に供給される。フラッシュメモリでは、例えば、昇圧回路および降圧回路の活性／非活性を切り替える動作、メモリセルにデータを書き込むためにメモリセルのゲート、ソースおよびドレインに所定の書き込み用パルス電圧を印加する動作などのアルゴリズムが、制御コードとして制御コード発生回路１０２に内蔵されている。
【００１４】
内部クロック生成回路１０３では、クロック信号（以下、内部クロック信号と称する）が生成されて、処理回路１０１に供給される。
【００１５】
処理回路１０１では、内部クロック生成回路１０３にて生成される内部クロック信号に同期して、制御コードが逐次デコードされ、デコード結果に基づいて、ラッチレジスタＡ〜Ｆに対してアクセスが行われる。
【００１６】
処理回路１０１は、ラッチレジスタ選択信号線１３１およびデータ書き込み／読み出し信号線１３２を介して各ラッチレジスタＡ〜Ｆとそれぞれ接続されており、処理回路１０１からラッチレジスタにアクセスが行われる場合には、ラッチレジスタ選択信号線１３１を介してラッチレジスタ選択信号がラッチレジスタＡ〜Ｆに供給される。ラッチレジスタ選択信号によって選択されたラッチレジスタには、処理回路１０１から出力される内部制御信号がデータとして書き込まれてラッチデータが更新され、または選択されたラッチレジスタのデータが読み出されて処理回路１０１にも供給される。ラッチレジスタＡ〜Ｆのデータは、内部制御信号として、図９で示した内部電圧発生回路２５、アドレスカウンタ１４、アドレスマルチプレクサ１５およびデータコンパレータ２６などの機能ブロックに供給され、各機能ブロックでは、内部制御信号に従って動作が行われる。これによって、制御コードに記述されたアルゴリズムが処理される。
【００１７】
ところで、上記内部クロック信号の周期は、通常、フラッシュメモリの内部において、外部から供給される電源電圧などの条件に応じて一意的に決定される。この場合、内部クロック信号の周期は、各種制御コードのうち、最も処理速度が遅い制御コードの実行が保証されるように設定される。その理由は、以下の通りである。
【００１８】
各制御コードは、全て１クロックで処理されるため、内部クロック信号の周期が短く、最も処理速度が遅い制御コードの実行が保証されない場合には、処理速度が速い制御コードは処理されても、処理速度が遅い制御コードの処理が完了する前に次の制御コードが開始されるため、処理速度が遅い制御コードが正しく実行されなくなる。これに対して、最も処理速度が遅い制御コードの実行が保証されるように内部クロック信号の周期が設定されている場合には、処理速度が速い制御コードおよび遅い制御コードともに、内部クロック信号の周期内に処理を完了することができ、全ての制御コードが正しく実行される。処理速度が遅い制御コードとしては、例えば、処理回路１０１から最も遠い位置に配置されたラッチレジスタにアクセスを行ってそのラッチレジスタからデータを読み出す処理、そのラッチレジスタにデータを書き込む処理などが記述された制御コードが挙げられる。また、処理速度が最も速い制御コードとしては、何も制御を行わないという制御コード（ＮＯＰ）が挙げられる。
【００１９】
しかしながら、内部クロック信号の周期を、各種制御コードのうち、最も処理速度が遅い制御コードの実行が保証されるように設定した場合には、以下のような問題がある。
【００２０】
処理速度が最も遅い制御コードに内部クロック信号の周期を合わせた場合、それよりも処理速度が速い他の制御コードに対しても、同じクロック周期が用いられるため、それよりも処理速度が速い他の制御コードは、内部クロック信号の１周期以内に既に処理が完了し、次の周期までの待ち時間が生じる。処理速度が速い制御コードほど、その待ち時間は大きくなる。このような待ち時間が複数クロックにおいて発生すると、全体の待ち時間がかなり大きなものとなる。
【００２１】
なお、内部電圧発生回路２５にて所定の内部電圧を早く生成することができるような電源電圧条件下、例えば外部から供給される電源電圧が高電圧である場合には、内部電圧発生回路２５を非活性化する制御コードが実行される時間の方が、内部電圧の発生が完了するまでの時間よりも長くなり、何も制御を行わない制御コード（ＮＯＰ）が実行されるクロックサイクルは、無駄な時間となる。
【００２２】
一方、内部電圧発生回路２５にて所定の内部電圧を発生するのが遅くなるような電源電圧条件下、例えば外部から供給される電源電圧が低電圧である場合には、内部電圧の発生が完了した時点で、内部電圧発生回路２５を非活性化する制御コードが実行され、何も制御を行わない制御コード（ＮＯＰ）が実行されるクロックサイクルが無駄になることはない。
【００２３】
以下に、このような無駄なクロックサイクルが発生する動作の例として、メモリセルのデータ書き込み／消去動作について説明する。フラッシュメモリのメモリセルに対してデータ書き込みまたはデータ消去を行う際には、内部クロック信号に同期して、内部電圧の昇圧動作を開始し、昇圧動作が完了してからメモリセルに書き込み用パルス電圧または消去用パルス電圧を印加し、その後、昇圧された内部電圧を降圧するという一連の動作が制御される。
【００２４】
内部電圧を昇圧する際には、内部電圧発生回路２５の昇圧回路が活性化されて昇圧動作が開始し、所定の時間が経過してから所定の内部電圧値に到達する。このため、その時間まで何も制御を行わない制御コード（ＮＯＰ）が繰り返して実行され、その後、内部電圧発生回路２５の昇圧回路を非活性化させる制御コードが実行される。その後、メモリセルに書き込み／消去用パルス電圧を印加する制御コードが実行される。
【００２５】
書き込み用パルス電圧とは、メモリセルにデータを書き込む際にメモリセルに印加される信号であり、消去用パルス電圧とは、メモリセルのデータを消去する際にメモリセルに印加される信号である。各パルス電圧は、制御コードにて印加開始および終了が記述されているので、そのパルス幅はパルス印加開始の制御コードが実行されてから、パルス印加終了の制御コードが実行されるまでの内部クロック信号の数によって決定される。
【００２６】
図１０に示すライトステートマシン２４では、制御コード発生回路１０２に、メモリセルへのデータ書き込みまたはメモリセルのデータ消去を行うためのアルゴリズムが制御コードとして内蔵されている。外部からのコマンドによる指示が制御コード発生回路１０２に与えられると、そのコマンドに対応する制御コードが処理回路１０１に供給される。処理回路１０１では、内部クロック生成回路１０３にて生成される内部クロック信号に同期して、制御コード発生回路１０２から与えられる制御コードが逐次デコードされる。
【００２７】
処理回路１０１では、制御コードに基づいて、ラッチレジスタＡ、ラッチレジスタＢ、・・・に対してアクセスが行われる。処理回路１０１からラッチレジスタＡ、ラッチレジスタＢ、・・・に対してアクセスが行われると、ラッチレジスタＡ、ラッチレジスタＢ、・・・から、フラッシュメモリ内部の各機能ブロックに対して、書き込みまたは消去動作を制御するための内部制御信号が出力される。
【００２８】
例えば、ラッチレジスタＡから内部電圧を昇圧させるための昇圧回路活性化信号が出力される場合、制御コード発生回路１０２から、ラッチレジスタＡにデータ「１」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＡにデータ「１」が書き込まれる。さらに、ラッチレジスタＡから出力される昇圧回路活性化信号が「１」となって内部電圧発生回路２５の昇圧回路に供給され、内部電圧発生回路２５の昇圧回路により、内部電圧の昇圧動作が開始される。また、制御コード発生回路１０２から、ラッチレジスタＡにデータ「０」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＡにデータ「０」が書き込まれる。さらに、ラッチレジスタＡから出力される昇圧回路活性化信号が「０」となって内部電圧発生回路２５の昇圧回路に供給され、内部電圧発生回路２５の昇圧回路により、内部電圧の昇圧動作が停止される。
【００２９】
また、ラッチレジスタＢから内部電圧を降圧させるための降圧回路活性化信号が出力される場合、制御コード発生回路１０２から、ラッチレジスタＢにデータ「１」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１からラッチレジスタＢにデータ「１」が書き込まれる。さらに、ラッチレジスタＢから出力される降圧回路活性化信号が「１」となって内部電圧発生回路２５の降圧回路に供給され、内部電圧発生回路２５の降圧回路により、内部電圧の降圧動作が開始される。また、制御コード発生回路１０２から、ラッチレジスタＢにデータ「０」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＢにデータ「０」が書き込まれる。さらに、ラッチレジスタＢから出力される降圧回路活性化信号が「０」となって内部電圧発生回路２５の降圧回路に供給され、内部電圧発生回路２５の降圧回路により、内部電圧の降圧動作が停止される。
【００３０】
また、ラッチレジスタＤからメモリセルに書き込みパルス電圧または消去パルス電圧を印加させるためのパルス印加活性化信号が出力される場合、制御コード発生回路１０２から、ラッチレジスタＤにデータ「１」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＤにデータ「１」が書き込まれる。さらに、ラッチレジスタＤから出力されるパルス印加活性化信号が「１」となって内部電圧発生回路２５に供給され、メモリセルへの書き込みパルス電圧または消去パルス電圧の印加が開始される。また、制御コード発生回路１０２から、ラッチレジスタＤにデータ「０」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＤにデータ「０」が書き込まれる。さらに、ラッチレジスタＤから出力されるパルス印加活性化信号が「１」となって内部電圧発生回路２５に供給され、メモリセルへの書き込みパルス電圧または消去パルス電圧の印加が終了する。なお、残るラッチレジスタＣ，Ｅ，Ｆの出力は、データコンパレータやアドレスカウンタなどの他の機能ブロックへの出力内部制御信号となる。
【００３１】
図１１は、図１０のライトステートマシン２４によるアルゴリズムの制御の流れを説明するためのフローチャートであり、メモリセルに対するデータ書き込み／消去動作のために内部電圧を昇圧した後、書き込みパルス電圧または消去パルス電圧を印加し、その後、昇圧された内部電圧を降圧して処理を終了するアルゴリズムを示している。なお、ここで示したクロック数は、一例であり、これに限られるものではない。
【００３２】
図１１に示すように、１クロック目に処理回路１０１からラッチレジスタＡに対してアクセスが行われ、昇圧回路活性化信号がイネーブルになって内部電圧の昇圧動作が開始され（ステップ２１）、７クロック目までに昇圧動作が完了する。
【００３３】
この期間、ライトステートマシン２４は、最初に内部電圧発生回路２５に対して昇圧回路活性化信号によって昇圧動作の開始を指示するだけであり、その後は昇圧動作が完了するまで、何も制御を行わない制御コード（ＮＯＰ）を所定の回数だけ繰り返す。また、内部電圧発生回路２５は、内部に昇圧（チャージポンプ）用のクロック発生回路を有しており、その昇圧速度はライトステートマシン２４にて発生される内部クロック信号とは非同期である。
【００３４】
７クロック目に処理回路１０１からラッチレジスタＤに対してアクセスが行われて、パルス印加活性化信号がイネーブルになって書き込みパルス電圧または消去パルス電圧の印加が開始される（ステップ２２）。書き込みまたは消去のために必要なパルス幅が４クロック分である場合、１１クロック目までに処理回路１０１からラッチレジスタＤに対してアクセスが行われ、パルス印加活性化信号がディスエーブルになって書き込みパルス電圧または消去パルス電圧の印加が終了する。
【００３５】
この４クロック分の期間、ライトステートマシン２４は、書き込みパルス電圧または消去パルス電圧のメモリセルへの印加を開始し、内部信号発生回路２５にパルス印加活性化信号を供給して内部信号発生回路２５からメモリセルへの電圧印加を開始する。所定の書き込みパルス幅になるまで、何も制御を行わない制御コード（ＮＯＰ）を所定の回数だけ繰り返し、その後、書き込みパルス電圧または消去パルス電圧のメモリセルへの印加を終了する。つまり、内部信号発生回路２５にパルス印加非活性化信号を供給して内部信号発生回路２５からメモリセルへの電圧印加を終了する。
【００３６】
書き込みパルス電圧または消去パルス電圧は、内部電源電圧発生回路２５にて昇圧された所定の内部電圧が、ライトステートマシン２４にて設定される所定のパルス幅だけメモリセルに印加され、メモリセルに対するデータ書き込みまたは消去が行われる。この書き込みパルス電圧または消去パルス電圧のパルス幅が短くなると、データ書き込みまたは消去が不充分になる虞がある。
【００３７】
１１クロック目に処理回路１０１からラッチレジスタＢに対してアクセスが行われ、降圧回路活性化信号がイネーブルになって、内部電圧の降圧動作が開始される（ステップ２３）。この降圧動作が４クロック分で完了すると、１５クロック目にライトステートマシンによるアルゴリズムの制御が終了される（ステップ２４）。
【００３８】
この期間、ライトステートマシン２４は、最初に内部電圧発生回路２５に対して降圧回路活性化信号によって降圧動作の開始を指示するだけであり、その後は降圧動作が完了するまで、何も制御を行わない制御コード（ＮＯＰ）を所定の回数だけ繰り返す。また、内部電圧発生回路２５は、内部にクロック発生回路（図示せず）を有しており、その降圧速度はライトステートマシン２４にて発生される内部クロック信号とは非同期である。
【００３９】
図１２〜図１４はそれぞれ、内部クロック信号と、内部電圧およびパルス印加活性化信号との関係を示すタイミングチャートであり、内部クロック信号およびパルス印加活性化信号の各信号波形を示している。
【００４０】
内部クロック信号の周期が、外部から供給される電源電圧の変動に依存せず、あまり変化しないように設計されている場合には、例えば、図１２に示すように、内部電圧の昇圧動作が最も遅くなる電圧条件下、例えば外部から供給される電源電圧が低電圧であるときに、内部電圧の昇圧完了後、速やかにパルス電圧の印加を開始（７クロック目）できるクロック数でパルス印加活性化信号がイネーブルになるように、また、データ書き込みまたはデータ消去のために必要なパルス幅となるクロック数でパルス印加活性化信号がディスエーブル（１１クロック目）になるように、さらに、内部電圧の降圧が完了するクロック数で処理が終了（１５クロック目）するように、オペレータが制御コード発生回路１０２内に制御コードを記述すると、オペレータが記述した制御コードに従って所望のパルス幅でパルス電圧が生成される。ここで、内部クロック信号の周期を、外部から供給される電源電圧の変動に依存せず、あまり変化しないようにするためには、一定の電圧を出力可能なリファレンス回路を用いて、内部クロック生成回路１０３の電源電圧として一定の電圧を供給するようにすればよい。このようなリファレンス回路についてはここではその詳細な説明を省略する。
【００４１】
このように内部電圧の昇圧動作が最も遅くなる電圧条件下に応じて制御コードが記述されている場合、その電圧条件下では、図１２に示すように、内部電圧の昇圧動作が完了してからパルス電圧の印加を開始するまでに余分な待ち時間が発生することはなく、また、データ書き込みまたはデータ消去のために必要なパルス電圧のパルス幅が短くなることはなく、さらに、パルス電圧の印加後、内部電圧の降圧動作が完了してから処理が終了するまでに余分な待ち時間が発生することはない。
【００４２】
これに対して、図１３に示すように、内部電圧の昇圧動作が最も早くなる電圧条件下、例えば外部から供給される電源電圧が高電圧である場合には、内部電圧の昇圧動作が完了してからパルス電圧の印加を開始するまでに余分な待ち時間が発生する。この場合にも、データ書き込みまたはデータ消去のために印加されるパルス電圧のパルス幅は、ライトステートマシン２４によって内部クロック信号に同期して制御され、内部クロック信号の周期は、外部から供給される電源電圧の変動によってあまり変化しないように設計されているため、データ書き込みまたはデータ消去のために印加されるパルス電圧のパルス幅が短くなることはない。
【００４３】
一方、内部クロック信号の周期が、電源電圧の変動に応じて変化するように設計されている場合には、図１４に示すように、内部電圧の昇圧動作が最も早くなる電圧条件下でも、内部電圧が昇圧される期間および内部電圧が降圧される期間に余分な待ち時間は発生しない。しかし、この場合には、データ書き込みまたはデータ消去のために印加されるパルス電圧のパルス幅が短くなり、書き込み特性および消去特性を均一に保つために十分なパルス幅を確保することができない。
【００４４】
次に、図１０に示すライトステートマシン２４において、ラッチレジスタＡ〜Ｃが処理回路１０１から比較的近い場所に配置され、ラッチレジスタＤ〜Ｆが処理回路１０１からのアクセスに時間が比較的遠い場所に配置されている場合について考える。ここで、「遠い場所」、「近い場所」は、「処理回路１０１からのアクセスのために時間がかかる」か、または「処理回路１０１からのアクセスのためにあまり時間がかからない」かによって、相対的に判断される。
【００４５】
図１５は、上記ライトステートマシンにおける処理回路１０１からラッチレジスタへのアクセス動作の流れを説明するためのフローチャートであり、図１６は、内部クロック信号と、処理回路１０１からラッチレジスタへのアクセス動作との関係を示すタイミングチャートである。
【００４６】
ここでは、１クロックで一つのラッチレジスタがアクセスされる。まず、ステップ３１では処理回路１０１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに順次アクセスが行われ、ステップ３２で処理回路１０１から比較的遠い位置に配置されているラッチレジスタＤ、ラッチレジスタＥおよびラッチレジスタＦに順次アクセスが行われ、ステップ３３では処理回路１０１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに順次アクセスが行われている。
【００４７】
このような場合に、従来の半導体記憶装置では、内部クロック信号の周期は、処理回路１０１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに比べてアクセスに時間がかかる、処理回路１０１から比較的遠い位置に配置されているラッチレジスタＤ、ラッチレジスタＥおよびラッチレジスタＦに対するアクセス時間が確保されるように、設定されている。
【００４８】
なお、マイクロプロセッサの分野では、例えば特開平８−１６１２８６号公報に、演算命令の種類によってクロック信号の周期を変えて、演算処理の高速化を図ることができるマイクロプロセッサが開示されている。このマイクロプロセッサでは、例えば加算命令と積算命令とでは必要な演算時間が異なるため、それぞれに必要な演算時間に応じてクロック周期を変えることができる。
【００４９】
【発明が解決しようとする課題】
フラッシュメモリにおいて、例えば、メモリセルへのデータ書き込みを行う際には、データ０は閾値電圧が高く、データ「１」は閾値電圧が低いというように、メモリセルの閾値電圧を上下させることによってメモリセルにデータを記憶させており、このデータ「０」を表す閾値電圧のばらつきは小さい方が好ましい。従って、書き込み用パルス電圧の印加時間が短くて閾値電圧があまり高くならないこと、および、書き込み用パルス電圧の印加時間が長くて閾値電圧が高くなりすぎること等が起こらないように、書き込み特性を均一に保つ必要がある。メモリセルに対するデータ消去の場合についても同様である。このように、メモリセルへのデータ書き込み、またはメモリセルに対するデータ消去を行う際に、書き込み特性および消去特性を均一に保つためには、メモリセルに印加されるパルス電圧の電圧および印加時間を、電源電圧の変動に関わらず、一定に保つことが好ましい。
【００５０】
一方、データの書き込み時間および消去時間を短縮化するためには、内部電圧を昇圧する動作および内部電圧を降圧する動作など、書き込み用パルス電圧および消去用パルス電圧を印加する動作以外の動作に要する時間を、可能な限り短くすることが好ましい。
【００５１】
ところが、内部クロック信号に同期して、内部電圧を昇圧する動作、内部電圧を降圧する動作、メモリセルに書き込み用パルス電圧を印加する動作およびメモリセルに消去用パルス電圧を印加する動作が制御される場合、従来のフラッシュメモリでは、電源電圧が一定であれば、書き込みコマンドまたは消去コマンドが入力されてから、書き込み動作または消去動作が完了するまでの間、内部クロック信号の周期は一定である。このため、従来のフラッシュメモリにおいて、内部昇圧回路および内部降圧回路の電圧特性に合わせて内部クロック信号の周期を変化させると、書き込み用パルス電圧の印加時間および消去用パルス電圧の印加時間も変改して一定に保つことができなくなる。
【００５２】
一方、書き込み用パルス電圧の印加時間および消去用パルス電圧の印加時間を一定に保つために、内部クロック信号の周期を電源電圧に関わらず一定に保つようにすると、書き込み用パルス電圧および消去用パルス電圧の印加時間以外の部分では、回路動作が最も遅くなる電圧条件での動作を保証するために必要なクロック数を割り当てて順に制御が行われる。この場合、回路動作が早くなる電源電圧でも、回路動作が最も遅くなる電圧条件と同じクロック数を経てから次の制御が行われるため、余分な待ち時間が発生する。
【００５３】
さらに、内部クロック信号に同期して、ラッチレジスタにラッチされている内部制御信号のデータが更新されるフラッシュメモリにおいて、内部クロック信号の周期は、複数のラッチレジスタのうち、処理回路１０１からのアクセスが最も遅くなるラッチレジスタへのアクセスを保証するために必要な周期に設定される。このため、処理回路１０１からのアクセスが最も速くなるラッチレジスタにアクセスを行う際には、余分な待ち時間が発生する。例えば、図１０に示すラッチレジスタＤ〜Ｆのように、処理回路１０１から比較的遠い位置に配置されているラッチレジスタでは、ラッチレジスタＡ〜Ｃのように、処理回路１０１に比較的近い位置に配置されているラッチレジスタに比べて、更新動作が完了する時間が遅くなる。このため、更新動作が速く完了するラッチレジスタのデータ更新時に余分な待ち時間が発生して、処理の高速化を十分に図ることができない。ラッチデータの読み出しを行う場合についても同様である。
【００５４】
フラッシュメモリにおいて、内部電圧発生回路２５、データコンパレータ２６など、各機能ブロックを活性化または非活性化するためには、その機能ブロックの活性化信号を出力するラッチレジスタに対して処理回路１０１からデータ「１」がストアされ、または「０」がストアされる。
【００５５】
したがって、フラッシュメモリでは、各機能ブロックの制御を行う場合には、制御コードにてストア命令という同一の命令が用いられ、制御コードにおいてデータがストアされるラッチレジスタのアドレスを指定することによって、データがストアされるラッチレジスタが指定され、制御が行われる機能ブロックが選択される。このため、書き込み用パルス電圧の印加動作および消去用パルス電圧の印加動作を制御するとき、内部電圧を昇圧する動作および内部電圧を降圧する動作などのように、書き込み用パルス電圧および消去用パルス電圧を印加する動作以外の動作を制御するときにも、同じストア命令が用いられる。
【００５６】
一方、特開平８−１６１２８６号公報のマイクロプロセッサでは、ストア命令は一律に同じクロック周期、アンド命令は、ストア命令とは異なる、一律に同じクロック周期というように、命令の種類毎にクロック信号の周期が変えられる。
【００５７】
しかし、特開平８−１６１２８６号公報のマイクロプロセッサの手法をフラッシュメモリに対して用いた場合、ストア命令では一律に同じクロック周期となるため、内部クロック信号によって書き込み用パルス電圧の印加動作および消去用パルス電圧の印加動作を制御するときと、内部電圧を昇圧する動作および内部電圧を降圧する動作を制御するときとで、同じクロック周期の内部クロック信号が発生される。また、処理回路１０１に比較的近い位置に配置されたラッチレジスタＡ〜Ｃに対してアクセスを行うときと、処理回路１０１から比較的遠い位置に配置されたラッチレジスタに対してアクセスを行うときとで、同じクロック周期の内部クロック信号が発生される。
【００５８】
したがって、特開平８−１６１２８６号公報のマイクロプロセッサの手法を用いて、フラッシュメモリにおいて内部クロック信号によって書き込み用パルス電圧の印加動作および消去用パルス電圧の印加動作を制御するときと、内部電圧を昇圧する動作および内部電圧を降圧する動作を制御するときとで、内部クロック信号の周期を変化させることはできず、また、処理回路１０１に比較的近い位置に配置されたラッチレジスタＡ〜Ｃに対してアクセスを行うときと、処理回路１０１から比較的遠い位置に配置されたラッチレジスタに対してアクセスを行うときとで、内部クロック信号の周期を変化させることはできない。
【００５９】
本発明は、上記従来の事情に鑑みて為されたもので、メモリセルへのデータ書き込み特性およびメモリセルのデータ消去特性を均一に保つために十分なパルス幅を確保しつつ、内部電圧の昇圧・降圧動作時に余分な待ち時間を減らして処理の高速化を図ることができる半導体記憶装置およびこれを用いた電子情報機器を提供することを目的とする。
【００６０】
【課題を解決するための手段】
本発明の半導体記憶装置は、電源電圧を昇圧してメモリセルへのデータ書き込みおよび該メモリセルのデータ消去を行うために必要な内部電圧を生成可能とすると共に、昇圧された該内部電圧の降圧を可能とする内部電圧発生回路を有しており、内部クロック信号に同期して、該内部電圧への昇圧動作、該メモリセルへの書き込み用または消去用のメモリ動作電圧印加動作、該内部電圧の降圧動作を順次制御することにより、該メモリセルへのデータ書き込みまたはデータ消去するメモリ動作を行う半導体記憶装置において、該昇圧動作および該降圧動作時に余分な待ち時間を減らすべく、該電源電圧に応じて、内部電圧発生回路の電圧特性に適した内部クロック信号の周期に設定すると共に、該メモリ動作電圧印加動作の動作時間を確保可能な内部クロック信号の周期に設定する手段を有するものであり、そのことにより上記目的が達成される。
【００６１】
また、好ましくは、本発明の半導体記憶装置における手段は、前記電源電圧に応じて前記内部クロック信号の周期を切替制御するための内部制御信号を生成する内部制御信号生成回路と、該内部制御信号に基づいて、周期の異なる該内部クロック信号を生成可能とする内部クロック生成回路とを有する。
【００６２】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、前記電源電圧が低い条件および高い条件のうち該高い条件下で、前記内部電圧の昇圧動作および降圧動作をクロック制御するための内部クロック信号の周期が、前記書き込み用電圧または消去用電圧の印加動作をクロック制御するための内部クロック信号の周期よりも短くなるように、該内部クロック信号の周期を切り替えるための前記第１内部制御信号を生成する。
【００６３】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、ラッチデータをラッチ可能とする複数のラッチ手段および、前記メモリセルへの書き込み用または消去用のメモリ動作電圧印加動作の直前に、該ラッチ手段に対してアクセスを行って該ラッチデータの書き込みおよび読み出しを制御する処理回路を含み、該内部クロック信号に同期して該処理回路から各ラッチ手段にアクセスを行う時間に応じて、該内部クロック信号の周期を切替制御するための前記内部制御信号を生成する。
【００６４】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、前記処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、該処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うアクセス時に比べて、内部クロック信号の周期が短くなるように、該内部クロック信号の周期を切り替えるための前記内部制御信号を生成する。
【００６５】
また、本発明の半導体記憶装置において、複数のメモリセルが行方向および列方向に配置されたメモリアレイと、電源電圧を昇圧してメモリセルへのデータ書き込みおよびメモリセルのデータ消去を行うために必要な内部電圧を生成可能とすると共に、昇圧された内部電圧の降圧を可能とする内部電圧発生回路とを有し、内部制御信号生成回路は、内部クロック信号に同期して、内部電圧発生回路による内部電圧の昇圧、降圧、およびメモリセルへの書き込み用電圧または消去用電圧として書き込み用パルス電圧または消去用パルス電圧の印加を制御するための第３内部制御信号を生成する。
【００６６】
また、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、外部から入力されるコマンドによって指示された動作を実行するためのアルゴリズムを記述した制御コードが内蔵された制御コード発生回路をさらに有し、コマンドに対応する制御コードが制御コード発生回路から供給され、内部クロック信号に同期して、制御コードに記述されたアルゴリズムが順次処理されるように内部制御信号を生成する。
【００６７】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、内部クロック生成回路に対してクロック周期を変化させる第１または第２内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号生成部をさらに有し、制御コード発生回路には、内部クロック信号の周期を長くする制御コードおよび内部クロック信号の周期を短くする制御コードがさらに記憶されており、クロック周期制御信号生成部は、内部クロック信号の周期を長くする制御コードが制御コード発生回路から内部制御信号生成回路に供給されたときに、内部クロック生成回路に対してクロック周期を長くするための第１または第２内部制御信号を出力し、また、内部クロック信号の周期を短くする制御コードが制御コード発生回路から内部制御信号生成回路に供給されたときに、内部クロック生成回路に対してクロック周期を短くするための第１または第２内部制御信号を出力する。
【００６８】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、内部クロック生成回路に対してクロック周期を変化させる第１または第２内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号用ラッチ手段をさらに有し、制御コード発生回路には、内部クロック信号の周期を長くする制御コードおよび内部クロック信号の周期を短くする制御コードがさらに記憶されており、クロック周期制御信号用ラッチ手段は、内部クロック信号の周期を長くする制御コードが制御コード発生回路から内部制御信号生成回路を介して供給されたときに、ラッチデータが更新されて内部クロック生成回路に対してクロック周期を長くするための第１または第２内部制御信号を出力し、また、内部クロック信号の周期を短くする制御コードが制御コード発生回路から内部制御信号生成回路を介して供給されたときに、ラッチデータが更新されて内部クロック生成回路に対してクロック周期を短くするための第１または第２内部制御信号を出力する。
【００６９】
さらに、好ましくは、本発明の半導体記憶装置において、メモリセルに書き込み用電圧または消去用電圧として書き込み用パルス電圧または消去用パルス電圧を印加する動作を制御する制御時、または処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、内部クロック信号の周期を長くする制御コードが制御コード発生回路から内部制御信号生成回路に供給され、また、内部電圧を昇圧または降圧する動作を制御する制御時、または処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、内部クロック信号の周期を短くする制御コードが制御コード発生回路から内部制御信号生成回路に供給される。
【００７０】
また、本発明の電子情報機器は、請求項１〜１０の何れかに記載の半導体記憶装置を用いてメモリ動作内の各動作時間特性に応じて内部クロック信号の周期を可変してメモリ動作時間を短縮化するものであり、そのことにより上記目的が達成される。
【００７１】
以下に、本発明の作用について説明する。
【００７２】
本発明にあっては、内部制御信号生成回路が内部クロック生成回路を制御することにより内部クロック信号の周期を切り替え可能としている。内部電圧を昇圧または降圧するときには、内部クロック信号の周期は、電源電圧に応じて、内部電圧発生回路内の内部昇圧回路または内部降圧回路の電圧特性（動作時間特性）に適した周期に設定される。例えば、外部から供給される電源電圧が高い条件下で所望の電圧に達する昇圧時間が、電源電圧が低い条件下で所望の電圧に達する昇圧時間の１／２倍であるとすると、電源電圧が高い条件下では、内部クロック信号の周期を電源電圧が低い条件下での１／２とする。このように、内部クロック信号の周期を、電源電圧に応じて、内部昇圧回路または内部降圧回路の電圧特性（動作時間特性）に適した周期に設定すれば、外部から供給される電源電圧が低い条件下でも、電源電圧が高い条件下でも、内部電圧の昇圧動作が完了してから書き込み用パルス電圧または消去用パルス電圧の印加が開始されるまで、および内部電圧の降圧動作が完了してから処理が終了するまでに、従来生じていた余分な待ち時間が生じないようにすることが可能となる。
【００７３】
また、内部電圧の昇圧動作が完了すると、メモリセルに書き込み用パルス電圧または消去用パルス電圧を印加する直前に、電源電圧への依存を極力抑えてデータ書き込みおよびデータ消去（動作時間特性）に適したクロック周期になるように、クロック周期を切り替える。従来は、例えば、電源電圧が低い条件下では、内部昇圧回路または内部降圧回路の電圧特性に適したクロック周期が比較的長いため、書き込み用パルス電圧または消去用パルス電圧のパルス幅を確保して、データ書き込みまたはデータ消去を十分に行うことができるが、電源電圧が高い条件下では、内部昇圧回路または内部降圧回路の電圧特性に適したクロック周期が比較的短いため、書き込み用パルス電圧または消去用パルス電圧のパルス幅が短くなってデータ書き込みまたはデータ消去（動作時間）が不十分になる。よって、このような場合、本発明においては、書き込み用パルス電圧または消去用パルス電圧を印加する直前に、クロック周期を長くして、書き込み用パルス電圧または消去用パルス電圧のパルス幅が十分に確保されるようにする。
【００７４】
さらに、書き込み用パルス電圧または消去用パルス電圧の印加終了後には、内部降圧回路の電圧特性（動作時間特性）に適したクロック周期に戻す。これによって、外部から供給される電源電圧が低い条件下でも、電源電圧が高い条件下でも、内部電圧の降圧動作が完了してから処理が終了するまでに、従来のような余分な待ち時間が生じない。
【００７５】
この結果、内部電圧を昇圧または降圧するときに余分な待ち時間をなくしてメモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、書き込み用パルス電圧または消去用パルス電圧を印加するときに十分なパルス幅を確保して書き込み特性および消去特性を均一に保つことが可能となる。
【００７６】
次に、本発明にあっては、内部クロック信号の周期を切り替え可能とされており、内部クロック信号に同期して、処理回路からラッチ手段にアクセスが行われて内部制御信号のラッチデータが更新される半導体記憶装置において、内部クロック信号の周期が、複数のラッチ手段のうち、アクセスに時間があまりかからない、処理回路から比較的近い位置に配置されたラッチ手段へのアクセス時の動作時間特性に適したクロック周期に設定される。
【００７７】
また、アクセスに時間があまりかからない、処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、内部クロック信号の周期を短くする。また、アクセスに時間がかかる、処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うときには、内部クロック信号の周期を長くする。
【００７８】
この結果、アクセスに時間があまりかからないラッチ手段へのアクセス時に余分な待ち時間を無くしてメモリセルへのデータ書き込みおよびメモリセルのデータ消去を高速化すると共に、アクセスに時間がかかるラッチ手段へのアクセス時に十分なアクセス動作時間を確保して書き込み動作特性および消去動作特性を均一に保つことが可能となる。
【００７９】
【発明の実施の形態】
以下に、本発明の半導体記憶装置の実施形態１，２をフラッシュメモリにそれぞれ適用した場合ついて図面に基づいて説明する。なお、本発明のライトステートマシン以外のフラッシュメモリの構成は図９の構成と同じであるが、その図９および図１０の構成部材と同一の作用効果を有する部材には同一の符号を付してここではその説明を省略する。
（実施形態１）
図１は、本発明のフラッシュメモリに備わったライトステートマシンの実施形態１の要部構成を示すブロック図である。
【００８０】
図１において、ライトステートマシン２４Ａは、各種処理を実施する処理回路１と、処理回路１に対して制御コードを供給する制御コード発生回路２と、処理回路１に対して可変のタイミング信号（内部クロック信号）を供給する内部クロック生成回路３と、処理回路１にそれぞれ接続された複数のラッチ手段としてのラッチレジスタＡ〜Ｆとを有し、詳細に後述するが、本発明の特徴として、メモリセルへの書き込みまたは消去するメモリ動作内に含まれる各動作（内部電圧昇圧、書き込みまたは消去電圧印加、内部電圧降圧）の各時間特性に応じて内部クロック信号の周期を可変するものである。即ち、これらの処理回路１と、制御コード発生回路２と、複数のラッチレジスタＡ〜Ｆにより内部制御信号生成回路を構成しており、内部制御信号生成回路は、内部クロック生成回路３に対して、内部電圧の昇圧および降圧時の各動作時間特性と、書き込み用電圧または消去用電圧印加時の動作時間特性とに応じて内部クロック信号の周期を切替制御するための内部制御信号を生成するものである。
【００８１】
制御コード発生回路２には、コマンドにて指示された動作を実行するためのアルゴリズムを記述した制御コード（マイクロコード）が内蔵されており、外部ＣＰＵなどからコマンドによる指示が制御コード発生回路２に与えられると、そのコマンドに対応する制御コードが制御コード発生回路２から処理回路１に供給される。例えば、制御コード発生回路２には、フラッシュメモリに対して外部のＣＰＵ等から供給されるコマンドが、メモリセルにデータを書き込む動作を指示するコマンド、またはメモリセルのデータを消去する動作を指示するコマンドである場合には、内部電圧発生回路２５に備わった昇圧回路および降圧回路の活性／非活性を切り替える動作、メモリセルにデータを書き込むためにメモリセルに所定の書き込み用パルス電圧を印加する動作、メモリセルのデータを消去するためにメモリセルに所定の消去用パルス電圧を印加する動作などのアルゴリズムを記述した制御コードが内蔵されており、それらの動作を行うように指示するコマンドに対応する制御コードが処理回路１に供給される。
【００８２】
内部クロック生成回路３では、クロック信号（以下、内部クロック信号と称する）が可変自在に生成されて処理回路１に供給される。
【００８３】
処理回路１では、内部クロック生成回路３にて生成される内部クロック信号に同期して、制御コードが逐次デコードされ、デコード結果に基づいて、ラッチレジスタＡ〜Ｆに対してアクセスが行われる。
【００８４】
処理回路１は、ラッチレジスタ選択信号線３１およびデータ書き込み／読み出し信号線３２を介して各ラッチレジスタＡ〜Ｆとそれぞれ接続されており、内部クロック生成回路３にて生成される内部クロック信号に同期して、制御コード発生回路２から供給される制御コードが逐次デコードされ、デコード結果に基づいて、各ラッチレジスタＡ〜Ｆに対してアクセスが行われる。処理回路１からラッチレジスタにアクセスを行う場合には、ラッチレジスタ選択信号線３１を介してラッチレジスタ選択信号がラッチレジスタＡ〜Ｆに供給される。ラッチレジスタ選択信号によって選択されたラッチレジスタには、処理回路１から出力される内部制御信号がデータとして書き込まれてラッチデータが更新され、また、選択されたラッチレジスタのデータが読み出されて処理回路１にも供給される。
【００８５】
ラッチレジスタＡ〜Ｆのデータは、内部制御信号として、内部電圧発生回路２５などの機能ブロックに供給される。例えば、ラッチレジスタＡからは内部電圧を昇圧させるための昇圧回路活性化信号、ラッチＢからは内部電圧を降圧させるための降圧回路活性化信号、ラッチＣからはメモリセルに書き込み用パルス電圧または消去用パルス電圧を印加させるためのパルス印加活性化信号がそれぞれ出力される。各機能ブロックでは、内部制御信号に従って動作が行われる。これによって、制御コードに記述されたアルゴリズムが処理される。
【００８６】
本実施形態１において、内部クロック信号の周期は、電源電圧に応じて、内部昇圧回路の電圧特性に適したクロック周期に初期設定可能である。制御コード発生回路２には、内部クロック信号の周期を長くするための制御コードと、内部クロック信号の周期を元のクロック周期に戻すための制御コードとが内蔵されており、これらの制御コードが制御コード発生回路２から処理回路１に供給されるようになっている。即ち、制御コード発生回路２には、内部クロック信号の周期を短くするための制御コードと、内部クロック信号の周期を長くするための制御コードとが内蔵されており、これらの制御コードが制御コード発生回路２から処理回路１に供給される。
【００８７】
また、処理回路１には、制御コード発生装置２から内部クロック信号の周期を長くするための制御コードが供給されると、内部クロック生成回路３にクロック周期を長くするクロック周期制御用信号を出力すると共に、クロック周期を元に戻すための制御コード（クロック周期を短くする制御コード）が供給されると、内部クロック生成回路３にクロック周期を短いクロック周期に戻すクロック周期制御用信号を出力するクロック周期制御用信号発生回路が設けられている。
【００８８】
図２は、図１の処理回路１に設けられたクロック周期制御用信号発生回路の要部構成を示す回路図である。
【００８９】
図２において、クロック周期制御用信号発生回路１Ａは、デコーダ１ａおよびデコーダ１ｂ、ラッチレジスタ１ｃを有しており、それぞれ、制御コード発生回路２からの制御コードが、例えば８ビットの制御コードとしてバスラインを介して入力される。デコーダ１ａからの出力はラッチレジスタ１ｃのセット端子Ｓに入力され、デコーダ１ｂからの出力はラッチレジスタ１ｃのリセット端子Ｒに入力され、ラッチレジスタ１ｃからの出力ＯＵＴがクロック周期制御用信号として内部クロック生成回路３に供給される。
【００９０】
例えば、クロック周期を長くするための制御コードがＩＮＳ[７：０]＝「０１０１１０１０」であり、クロック周期を元に戻す（短くする）ための制御コードがＩＮＳ[７：０]＝「１０１００１０１」である場合、クロック周期を長くする制御コードが処理回路１に入力されると、デコーダ１ａから「１」が出力され、セット端子Ｓおよびリセット端子Ｒが設けられたラッチレジスタ１ｃがセット状態になる。これによって、ラッチレジスタ１ｃからの出力ＯＵＴは「１」となり、内部クロック生成回路３にクロック周期制御用信号「１」が供給される。
【００９１】
また、クロック周期を元に戻す（短くする）制御コードが処理回路１に入力されると、デコーダ１ａから「０」が出力され、セット端子Ｓおよびリセット端子Ｒが設けられたラッチレジスタ１ｃがリセット状態になる。これによって、ラッチレジスタ１ｃからの出力ＯＵＴは「０」となり、内部クロック生成回路３にクロック周期制御用信号「０」が供給される。
【００９２】
内部クロック生成回路３は、処理装置１から供給されるクロック周期制御用信号が「１」である場合に、クロック周期が変更されて長くなり、処理装置１から供給されるクロック周期制御用信号が「０」である場合に、クロック周期が変更前の元の短い周期に戻るようになっている。
【００９３】
図３は、図１の内部クロック生成回路３の要部構成を示す回路図である。
【００９４】
図３において、内部クロック生成回路３は、ＮチャンネルＭＯＳトランジスタ５７およびＰチャンネルＭＯＳトランジスタ６０からなるインバータ７１と、ＮチャンネルＭＯＳトランジスタ５８およびＰチャンネルＭＯＳトランジスタ６１からなるインバータ７２と、ＮチャンネルＭＯＳトランジスタ５９およびＰチャンネルＭＯＳトランジスタ６２からなるインバータ７３とが直列に接続され、インバータ７３の出力がインバータ７１の入力に接続されてなるリングオシレータ８０を有している。このＰチャンネルＭＯＳトランジスタ６０のソースは抵抗９１および抵抗８１を介して電源電圧に接続され、ＮチャンネルＭＯＳトランジスタ５７のソースは抵抗９４および抵抗８４を介して接地電圧に接続されている。また、ＰチャンネルＭＯＳトランジスタ６１のソースは抵抗９２および抵抗８２を介して電源電圧に接続され、ＮチャンネルＭＯＳトランジスタ５８のソースは抵抗９５および抵抗８５を介して接地電圧に接続されている。また、ＰチャンネルＭＯＳトランジスタ６２のソースは抵抗９３および抵抗８３を介して電源電圧に接続され、ＮチャンネルＭＯＳトランジスタ５９のソースは抵抗９６および抵抗８６を介して接地電圧に接続されている。抵抗８１、８２および８３の両側には、それぞれ、ＰチャンネルＭＯＳトランジスタ５１、５２および５３のソースおよびドレインが接続されており、抵抗８４、８５および８６の両側には、それぞれ、ＮチャンネルＭＯＳトランジスタ５４、５５および５６のソースおよびドレインが接続されている。ＰチャンネルＭＯＳトランジスタ５１、５２および５３のゲートには、処理回路１からのクロック周期制御信号が入力され、ＮチャンネルＭＯＳトランジスタ５４、５５および５６のゲートには、処理回路１からのクロック周期制御信号がインバータ９０を介して反転されて入力される。
【００９５】
例えば、処理回路１からクロック周期制御信号として「１」が供給されると、ＰチャンネルＭＯＳトランジスタ５１〜５３およびＮチャンネルＭＯＳトランジスタ５４〜５６がＯＦＦ状態になって、リングオシレータ８０を構成するＮチャンネルＭＯＳトランジスタ５７〜５９のソースと接地電圧との間の抵抗が大きくなると共にＰチャンネルＭＯＳトランジスタ６０〜６２のソースと電源電圧との間の抵抗が大きくなる。その結果、リングオシレータから出力される内部クロック信号の周期が長くなる。
【００９６】
このときの内部クロック信号の周期は、例えば、電源電圧への依存を極力抑えてデータ書き込みおよびデータ消去に適したクロック周期に設定される。または、複数のラッチレジスタＡ〜Ｆのうち、処理装置１からのアクセスに時間がかかる、処理装置から比較的遠い位置に配置されたラッチレジスタＤ〜Ｆへのアクセスに適したクロック周期に設定される。
【００９７】
また、処理回路１からクロック周期制御信号として「０」が供給されると、ＰチャンネルＭＯＳトランジスタ５１〜５３およびＮチャンネルＭＯＳトランジスタ５４〜５６がＯＮ状態になって、リングオシレータ８０を構成するＮチャンネルＭＯＳトランジスタ５７〜５９のソースと接地電圧との間の抵抗が小さくなると共にＰチャンネルＭＯＳトランジスタ６０〜６２のソースと電源電圧との間の抵抗が小さくなる。その結果、リングオシレータから出力される内部クロック信号の周期が短くなる。
【００９８】
このときの内部クロック信号の周期は、例えば、電源電圧に応じて、内部昇圧回路または内部降圧回路の電圧特性に適したクロック周期に設定される。また、複数のラッチレジスタＡ〜Ｆのうち、処理回路１からのアクセスに時間があまりかからない、処理回路１から比較的近い位置に配置されたラッチレジスタＡ〜Ｃへのアクセスに適したクロック周期に設定される。
【００９９】
図４は、図１のライトステートマシン２４Ａによるアルゴリズムの制御の流れを説明するためのフローチャートであり、メモリセルに対するデータ書き込み／消去動作のために内部電圧を昇圧した後、書き込みパルス電圧または消去パルス電圧を印加し、その後、昇圧された内部電圧を降圧して処理を終了するアルゴリズムを示している。なお、ここで示したクロック数は、一例であり、これに限られるものではない。
【０１００】
１クロック目に処理回路１からラッチレジスタＡに対してアクセスが行われると、ラッチレジスタＡにデータ「１」が書き込まれて、ラッチレジスタＡから出力される昇圧回路活性化信号がイネーブル「１」になって内部電圧発生回路２５の昇圧回路に供給される。内部電圧発生回路２５の昇圧回路では、内部電圧の昇圧動作が開始されて、７クロック目までに昇圧動作が完了する。
【０１０１】
７クロック目に処理回路１からラッチレジスタＤに対してアクセスが行われると、ラッチレジスタＤにデータ「１」が書き込まれて、ラッチレジスタＤから出力されるパルス印加活性化信号がイネーブル「１」になって内部電圧発生回路に供給される。内部電圧発生回路２５によりメモリセルに対して書き込みパルス電圧または消去パルス電圧の印加が開始される。
【０１０２】
１１クロック目までに処理回路１からラッチレジスタＤに対してアクセスが行われると、ラッチレジスタＤのデータが「０」に更新されて、ラッチレジスタＤから出力されるパルス印加活性化信号がディスエーブル「０」になって内部電圧発生回路２５に供給される。内部電圧発生回路２５からメモリセルに対する書き込みパルス電圧または消去パルス電圧の印加が終了する。
【０１０３】
１１クロック目に処理装置１からラッチレジスタＢに対してアクセスが行われると、ラッチレジスタＢにデータ「１」が書き込まれて、ラッチレジスタＢから出力される降圧回路活性化信号がイネーブル「１」になって内部電圧発生回路２５の降圧回路に供給される。内部電圧発生回路２５の降圧回路では内部電圧の降圧動作が開始される。この降圧動作が４クロック分で完了すると、１５クロック目にライトステートマシン２４Ａによるアルゴリズムの制御が終了する。
【０１０４】
図５は、図１のライトステートマシン２４Ａにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係を示すタイミングチャートであり、内部クロック信号およびパルス印加活性化信号の各信号波形を示している。
【０１０５】
図５に示すように、内部電圧を昇圧するときには、内部クロック信号の周期は、電源電圧に応じて、内部電圧発生回路２５における昇圧回路の電圧特性に適したクロック周期に設定されている。これによって、内部電圧の昇圧動作が完了してから書き込み用パルス電圧または消去用パルス電圧の印加が開始されるまでの間、余分な待ち時間が生じないようにすることができる。
【０１０６】
しかしながら、内部クロック信号の周期が、内部電圧発生回路２５の電圧特性に適したクロック周期に固定された場合、電源電圧が低い条件下では、クロック周期が比較的長く設定されるため、書き込み用パルス電圧または消去用パルス電圧のパルス幅を確保して、データ書き込みまたはデータ消去を十分に行うことができるが、電源電圧が高い条件下では、クロック周期が比較的短く設定されるため、書き込み用パルス電圧または消去用パルス電圧のパルス幅が短くなってデータ書き込みまたはデータ消去が不十分になる。
【０１０７】
そこで、本実施形態１では、書き込み用パルス電圧または消去用パルス電圧を印加する直前に、制御コード発生回路２から、内部クロック信号の周期を長くするための制御コードが処理回路１に供給される。処理回路１に、クロック周期を長くする制御コードが供給されると、図２に示すクロック周期制御用信号発生回路１Ａからクロック周期制御用信号「１」が生成されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、クロック周期制御用信号「１」が供給されると、クロック周期が長くなった内部クロック信号が生成される。これによって、書き込み用パルス電圧または消去用パルス電圧の幅が確保され、メモリセルへのデータ書き込みまたはメモリセルに対するデータ消去を十分に行うことができる。
【０１０８】
書き込み用パルス電圧または消去用パルス電圧の印加終了後には、制御コード発生回路２から、内部クロック信号の周期を元に戻して短くするための制御コードが処理回路１に供給される。処理回路１に、クロック周期を元に戻す制御コードが供給されると、図２に示すクロック周期制御用信号発生回路１Ａからクロック周期制御用信号「０」が生成されて、内部クロック生成回路３に供給される。内部クロック生成回路３にクロック周期制御用信号「０」が供給されると、クロック周期が短くなった内部クロック信号が生成される。これによって、内部クロック信号の周期が内部降圧回路の電圧特性に適した周期に戻り、内部電圧の降圧動作が完了してから処理が終了するまでに、余分な待ち時間が生じない。
【０１０９】
このように、本実施形態１によれば、内部電圧を昇圧または降圧するときに余分な待ち時間をなくしてメモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、書き込み用パルス電圧または消去用パルス電圧を印加するときに十分なパルス幅を確保して書き込み特性および消去特性を均一に保つことができる。
（実施形態２）
上記実施形態１では、内部制御信号生成回路は、内部クロック生成回路３に対してクロック周期を変化させる内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号生成部を有する場合について説明したが、本実施形態２では、内部制御信号生成回路として、内部クロック生成回路３に対してクロック周期を変化させる内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号用ラッチ手段を有する場合である。
【０１１０】
図６は、本発明のフラッシュメモリに備わったライトステートマシンの実施形態２の要部構成を示すブロック図である。
【０１１１】
図６において、ライトステートマシン２４Ｂは、各種処理を実施する処理回路１と、処理回路１に対して制御コードを供給する制御コード発生回路２と、処理回路１に対して可変自在のタイミング信号（内部クロック信号）を供給する内部クロック生成回路３と、処理回路１にそれぞれ接続された複数のラッチレジスタＡ〜Ｇとを有している。
【０１１２】
上記図１に示すライトステートマシン２４Ａでは、処理回路１から内部クロック生成回路３にクロック周期制御用信号が供給される。これに対して、図６に示すライトステートマシン２４Ｂでは、ラッチレジスタＡ〜Ｆとは別に、処理装置１からアクセスが行われてデータが更新可能とされるラッチレジスタＧが設けられ、そのラッチレジスタＧからのデータがクロック周期制御用信号として内部クロック生成回路３に供給される。
【０１１３】
この構成では、制御コード発生回路２および処理装置１において内部クロック信号の周期を制御するための特別な制御コードを設ける必要がなく、ラッチレジスタＧにデータ「１」を書き込む制御コードによって内部クロック信号のクロック周期を長くし、ラッチレジスタＧにデータ「０」を書き込む制御コードによって内部クロック信号のクロック周期を元に戻して短い周期にすることができる。
【０１１４】
この場合にも、図５に示すように、内部電圧を昇圧するときには、内部クロック信号の周期は、電源電圧に応じて、内部昇圧回路の電圧特性に適したクロック周期に設定されている。これによって、内部電圧の昇圧動作が完了してから書き込み用パルス電圧または消去用パルス電圧の印加が開始されるまでの間、余分な待ち時間が生じないようにすることができる。
【０１１５】
書き込み用パルス電圧または消去用パルス電圧を印加する直前には、制御コード発生回路２から、ラッチレジスタＧにデータ「１」を書き込むための制御コードが処理回路１に供給される。処理回路１に、ラッチレジスタＧのデータ「１」を書き込む制御コードが供給されると、処理回路１はラッチレジスタＧにデータ「１」を書き込み、ラッチレジスタＧからはクロック周期制御用信号「１」が出力されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、クロック周期制御用信号「１」が供給されると、クロック周期が長くなった内部クロック信号が生成される。これによって、書き込み用パルス電圧または消去用パルス電圧の幅が確保され、メモリセルへのデータ書き込みまたはメモリセルに対するデータ消去を十分に行うことができる。
【０１１６】
書き込み用パルス電圧または消去用パルス電圧の印加終了後には、制御コード生成回路２から、ラッチレジスタＧにデータ「０」を書き込むための制御コードが処理回路１に供給される。処理回路１に、ラッチレジスタＧのデータ「０」を書き込む制御コードが供給されると、処理回路１はラッチレジスタＧにデータ「０」を書き込み、ラッチレジスタＧからはクロック周期制御用信号「０」が出力されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、クロック周期制御用信号「０」が供給されると、クロック周期が短くなった内部クロック信号が生成される。これによって、内部クロック信号の周期が内部降圧回路の電圧特性に適した周期に戻り、内部電圧の降圧動作が完了してから処理が終了するまでに、余分な待ち時間が生じない。
【０１１７】
図７は、図６のライトステートマシン２４Ｂにおける処理回路１からラッチレジスタＡ〜Ｇへのアクセス動作の流れを説明するためのフローチャートであり、図８は、図６のライトステートマシン２４Ｂにおける内部クロック信号と、処理回路１からラッチレジスタＡ〜Ｆへのアクセス動作との関係を示すタイミングチャートである。ここでは、１クロックで一つのラッチレジスタがアクセスされる。
【０１１８】
図７および図８に示すように、まず、ステップ１１では、内部クロック信号に同期して、処理回路１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに順次アクセスが行われる。このときの内部クロック信号の周期は、複数のラッチレジスタのうち、処理回路１からのアクセスにあまり時間がかからないラッチレジスタＡ〜Ｃへのアクセスを保証するために必要なクロック周期に設定されている。
【０１１９】
次に、ステップ１２では、制御コード発生回路２から、内部クロック信号の周期を長くするための制御コードが処理回路１に供給され、この制御コードに従って、図２に示すクロック制御用信号生成回路１Ａにてクロック周期制御用信号「１」が生成され、または処理回路１から図６に示すラッチレジスタＧにアクセスが行われてラッチレジスタＧからクロック周期制御用信号「１」が出力されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、処理回路１からのアクセスに時間がかかる、処理回路１から比較的遠い位置に配置されているラッチレジスタＤ〜Ｆへのアクセスを保証するために必要なクロック周期になるように、周期が長い内部クロック信号が生成される。
【０１２０】
ステップ１３では、この周期が長い内部クロック信号に同期して、処理回路１から比較的遠い位置に配置されているラッチＤ、ラッチＥおよびラッチＦに順次アクセスが行われる。
【０１２１】
ステップ１４では、制御コード生成回路２から、内部クロック信号の周期を元に戻すための制御コードが処理回路１に供給され、この制御コードに従って、図２に示すクロック制御用信号生成回路１Ａにてクロック周期制御用信号「０」が生成され、または処理回路１から図６に示すラッチＧにアクセスが行われてラッチＧからクロック周期制御用信号「０」が出力されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、処理回路１から比較的近い位置に配置されているラッチレジスタＡ〜Ｃへのアクセスを保証するために必要なクロック周期になるように、内部クロック信号の周期が元に戻されて短くなる。
【０１２２】
ステップ１５では、処理回路１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに順次アクセスが行われる。
【０１２３】
このように、本実施形態２によれば、内部クロック信号の周期を制御することよって、処理回路１からのアクセスに時間があまりかからないラッチレジスタへのアクセス時に余分な待ち時間を無くしてメモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、アクセスに時間がかかるラッチレジスタへのアクセス時に十分なアクセス時間を確保して書き込み特性および消去特性を均一に保つことができる。
【０１２４】
なお、上記実施形態１，２では、本発明の半導体記憶装置について説明したが、本発明の半導体記憶装置を携帯電話装置やコンピュータなどのような電子情報機器に容易に組み込むことができて、本発明の効果を奏することができる。例えば、図１７に示すように、電子情報機器５が、フラッシュメモリなどの情報記憶手段と、操作入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、操作入力手段からの各種操作指令（例えば携帯電話器の各種機能に対する入力操作）を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して各種情報処理するＣＰＵ（中央処理演算装置）とを有する場合に、前述したように、メモリ動作内の各動作時間特性に応じて内部クロック信号の周期を可変してメモリ動作時間を短縮化する本発明の半導体記憶装置を情報記憶手段として容易に用いることができる。
【０１２５】
【発明の効果】
以上により、本発明によれば、内部制御信号生成回路が内部クロック生成回路を制御することにより内部クロック信号の周期を切り替え可能とするため、内部電圧を昇圧または降圧するときには、外部から供給される電源電圧に応じて、内部電圧発生回路内の内部昇圧回路または内部降圧回路の電圧特性（動作時間特性）に適したクロック周期とすることができる。また、メモリセルに書き込み用パルス電圧または消去用パルス電圧を印加するときには、内部クロック信号の周期を切り替えて、データ書き込みおよびデータ消去（動作時間特性）に適したクロック周期として、書き込み用パルス電圧または消去用パルス電圧のパルス幅が十分に確保されるようにすることができる。よって、内部電圧の昇圧動作が完了してから書き込み用パルス電圧または消去用パルス電圧の印加が開始されるまでの間、および内部電圧の降圧動作が完了してから処理が終了するまでの間に、余分な待ち時間をなくして、メモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、書き込み用パルス電圧または消去用パルス電圧を印加するときに十分なパルス幅を確保して書き込み特性および消去特性を均一に保つことができる。
【０１２６】
また、本発明によれば、内部クロック信号の周期を切り替え可能であるため、複数のラッチ手段のうち、アクセスに時間があまりかからない、処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時には、クロック周期を短くし、アクセスに時間がかかる、処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うときには、内部クロック信号の周期を長くすることができる。よって、アクセスに時間があまりかからないラッチ手段へのアクセス時に余分な待ち時間を無くしてメモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、アクセスに時間がかかるラッチ手段へのアクセス時に十分なアクセス時間を確保して書き込み特性および消去特性を均一に保つことができる。
【図面の簡単な説明】
【図１】本発明のフラッシュメモリに備わったライトステートマシンの実施形態２の要部構成を示すブロック図である。
【図２】図１の処理回路に設けられたクロック周期制御用信号発生回路の要部構成を示す回路図である。
【図３】図１の内部クロック生成回路の要部構成を示す回路図である。
【図４】図１のライトステートマシンによるアルゴリズムの制御の流れを説明するためのフローチャートである。
【図５】図１のライトステートマシンにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係を示すタイミングチャートである。
【図６】本発明のフラッシュメモリに備わったライトステートマシンの実施形態２の要部構成を示すブロック図である。
【図７】図６のライトステートマシンにおける処理回路からラッチレジスタＡ〜Ｇへのアクセス動作の流れを説明するためのフローチャートである。
【図８】図６のライトステートマシンにおける内部クロック信号と、処理回路からラッチレジスタへのアクセス動作との関係を示すタイミングチャートである。
【図９】従来の一般的なフラッシュメモリの要部構成を示すブロック図である。
【図１０】図９のフラッシュメモリに備わったライトステートマシンの要部構成を示すブロック図である。
【図１１】図１０のライトステートマシンによるアルゴリズムの制御の流れを説明するためのフローチャートである。
【図１２】図１０のライトステートマシンにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係を示すタイミングチャートである。
【図１３】図１０のライトステートマシンにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係とは別の関係を示すタイミングチャートである。
【図１４】図１０のライトステートマシンにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係とは更に別の関係を示すタイミングチャートである。
【図１５】従来のフラッシュメモリについて、ライトステートマシンにおける処理装置からラッチへのアクセス動作の流れを説明するためのフローチャートである。
【図１６】従来のフラッシュメモリについて、内部クロック信号と、処理装置１からラッチへのアクセス動作との関係を示すタイミングチャートである。
【図１７】本発明の半導体記憶装置を電子情報機器に適用させた場合の電子情報機器の基本構成を示すブロック図である。
【符号の説明】
２４Ａ，２４Ｂ ライトステートマシン
１ 処理回路
１ａ、１ｂ デコーダ
１ｃ ラッチレジスタ
２ 制御コード発生回路
３ 内部クロック生成回路
５ 電子情報機器
２５ 内部電圧発生回路
【発明の属する技術分野】
本発明は、例えば携帯電話器などの電子情報機器などに用いられ、例えばフラッシュメモリなどの半導体記憶装置およびこれを用いた電子情報機器に関する。
【０００２】
【従来の技術】
従来、フラッシュメモリにおいて、制御回路内部で生成される内部クロック信号に同期して、内部電圧の昇圧・降圧動作および、メモリセルに対する書き込み用パルス電圧または消去用パルス電圧の印加動作などを制御することによりデータ書込または消去動作などのメモリ動作を行っている。
【０００３】
図９は、従来の一般的なフラッシュメモリの要部構成を示すブロック図である。
【０００４】
図９において、フラッシュメモリには、複数のメモリセルが行方向および列方向に配置されたメモリアレイ１１が設けられている。メモリセルは、行方向に沿って設けられた複数のワード線と、列方向に沿って設けられた複数のビット線との各交叉部に設けられ、各メモリセルにワード線およびビット線がそれぞれ接続されている。メモリアレイ１１には、ワード線を選択するためのＸデコーダ１１ａが設けられると共に、ビット線を選択するためのＹデコーダ１１ｂが設けられている。Ｘデコーダ１１ａおよびＹデコーダ１１ｂにはそれぞれ、アドレスパッド１２から入力バッファ１３、アドレスカウンタ１４およびアドレスマルチプレクサ１５を介してアドレスがそれぞれ入力され、そのアドレスに従って、ワード線およびビット線が選択される。両デコーダ１１ａおよび１１ｂによって選択されたワード線およびビット線に接続されたメモリセルに対して、Ｉ／Ｏパッド１６から入力バッファ１７およびデータレジスタ１８を介して入力されたデータが書き込まれ、または、当該メモリセルに書き込まれたデータが、Ｙデコーダ１１ｂから、出力マルチプレクサ１９および出力バッファ２０を介してＩ／Ｏパッド１６に出力される。
【０００５】
アドレスパッドに接続された入力バッファ１３、Ｉ／Ｏパッド１６に接続された入力バッファ１７および出力パッド２０は、入出力ロジック２１によって制御される。
【０００６】
入出力ロジック２１には、外部ＣＰＵから供給されるＣＥバー、ＷＥバー、ＯＥバー、ＲＰバーなどの制御信号が入力され、各制御信号に従って、入力バッファ１３、入力バッファ１７および出力バッファ２０がそれぞれ制御される。これによって、アドレスパッド１２から入力されるアドレスは入力バッファ１３に一時記憶され、Ｉ／Ｏパッド１６から入力または出力されるデータは入力バッファ１７および／または出力バッファ２０にそれぞれ一時記憶される。
【０００７】
コマンドユーザインターフェイス２２は、コマンドが入力されてデコードされ、デコード結果に従って、（１）ステータスレジスタ２３のデータをセット／リセットする、（２）出力マルチプレクサ１９を切り替えて、メモリアレイ１１から読み出されてＹデコーダ１１ｂから出力されるデータを出力バッファ２０に供給するか、またはステータスレジスタ２３のステータスデータを出力バッファ２０に供給するかを切り替える、（３）Ｉ／Ｏパッド１６から入力されたデータをデータレジスタ１８に記憶する、等といった動作が制御される。また、コマンドユーザインターフェイス２２に入力されたコマンドは、ライトステートマシン２４に出力される。
【０００８】
ライトステートマシン２４にコマンドユーザインターフェイス２２からコマンドが入力されると、ライトステートマシン２４では、Ｉ／Ｏパッド１６から入力されたデータをメモリセルに書き込む、メモリセルのデータを消去するなどといった動作を制御するための制御信号（以下、内部制御信号と称する）が生成される。ライトステートマシン２４にて生成される内部制御信号は内部電圧発生回路２５に供給され、この内部制御信号に従って、データの書き込み／消去に必要な内部電圧の発生、内部電圧の発生の停止などといった動作が制御される。また、内部制御信号は、Ｙデコーダ１１ｂからのデータが入力されるデータコンパレータ２４にも与えられており、この内部制御信号に従って、データの書き込み／消去を行う際に、データをベリファイするためのデータコンパレータ２６がオンオフ制御される。また、ライトステートマシン２４にて生成される内部制御信号は、アドレスパッド１２に入力されるアドレスが入力バッファ１３を介して伝えられるアドレスカウンタ１４およびアドレスマルチプレクサ１５に与えられており、データの消去時に、データがベリファイされるメモリセルのアドレスが、アドレスカウンタ１４およびアドレスマルチプレクサ１５によって変更される。
【０００９】
内部電圧発生回路２５には、外部から供給される電源電圧を昇圧させて、データの書き込み／消去に必要な内部電圧を生成する昇圧回路と、昇圧された内部電圧を降圧させる降圧回路とが設けられている。内部電圧発生回路２５では、ライトステートマシン２４から内部電圧発生回路２５を活性化させる内部制御信号（活性化信号）が入力されると、昇圧回路にて内部電圧を昇圧させる動作または降圧回路にて内部電圧を降圧させる動作が開始され、内部電圧発生回路２５を非活性にする内部制御信号（非活性化信号）が入力されると、昇圧回路にて内部電圧を昇圧させる動作または降圧回路にて内部電圧を降圧させる動作が停止される。
【００１０】
このように構成されたフラッシュメモリにおいて、例えばメモリセルへのデータ書き込み、メモリセルに対するデータ消去などの動作を行う際には、外部のＣＰＵからフラッシュメモリに対して、書き込み動作、消去動作などを指示するためのコマンドが発行される。フラッシュメモリにコマンドが入力されると、ライトステートマシン２４によって、その入力されたコマンドがデコードされ、デコード結果に応じて必要な内部制御信号が生成される。この内部制御信号によって、コマンドにて指示された動作が実行されるように、フラッシュメモリ内部の各機能ブロックが制御される。
【００１１】
図１０は、図９のフラッシュメモリに備わったライトステートマシン２４の要部構成を示すブロック図である。
【００１２】
図１０において、ライトステートマシン２４は、各種処理を実施する処理回路１０１と、処理回路１０１に対して制御コードを供給する制御コード発生回路１０２と、処理回路１０１に対してタイミング信号（内部クロック信号）を供給する内部クロック生成回路１０３と、処理回路１０１にそれぞれ接続された複数のラッチレジスタＡ〜Ｆとを有している。
【００１３】
制御コード発生回路１０２には、コマンドにて指示された動作を実行するためのアルゴリズムを記述した制御コード（マイクロコード）が内蔵されており、コマンドが入力され、そのコマンドによる指示が制御コード発生回路１０２に与えられると、そのコマンドに対応する制御コードが制御コード発生回路１０２から処理回路１０１に供給される。フラッシュメモリでは、例えば、昇圧回路および降圧回路の活性／非活性を切り替える動作、メモリセルにデータを書き込むためにメモリセルのゲート、ソースおよびドレインに所定の書き込み用パルス電圧を印加する動作などのアルゴリズムが、制御コードとして制御コード発生回路１０２に内蔵されている。
【００１４】
内部クロック生成回路１０３では、クロック信号（以下、内部クロック信号と称する）が生成されて、処理回路１０１に供給される。
【００１５】
処理回路１０１では、内部クロック生成回路１０３にて生成される内部クロック信号に同期して、制御コードが逐次デコードされ、デコード結果に基づいて、ラッチレジスタＡ〜Ｆに対してアクセスが行われる。
【００１６】
処理回路１０１は、ラッチレジスタ選択信号線１３１およびデータ書き込み／読み出し信号線１３２を介して各ラッチレジスタＡ〜Ｆとそれぞれ接続されており、処理回路１０１からラッチレジスタにアクセスが行われる場合には、ラッチレジスタ選択信号線１３１を介してラッチレジスタ選択信号がラッチレジスタＡ〜Ｆに供給される。ラッチレジスタ選択信号によって選択されたラッチレジスタには、処理回路１０１から出力される内部制御信号がデータとして書き込まれてラッチデータが更新され、または選択されたラッチレジスタのデータが読み出されて処理回路１０１にも供給される。ラッチレジスタＡ〜Ｆのデータは、内部制御信号として、図９で示した内部電圧発生回路２５、アドレスカウンタ１４、アドレスマルチプレクサ１５およびデータコンパレータ２６などの機能ブロックに供給され、各機能ブロックでは、内部制御信号に従って動作が行われる。これによって、制御コードに記述されたアルゴリズムが処理される。
【００１７】
ところで、上記内部クロック信号の周期は、通常、フラッシュメモリの内部において、外部から供給される電源電圧などの条件に応じて一意的に決定される。この場合、内部クロック信号の周期は、各種制御コードのうち、最も処理速度が遅い制御コードの実行が保証されるように設定される。その理由は、以下の通りである。
【００１８】
各制御コードは、全て１クロックで処理されるため、内部クロック信号の周期が短く、最も処理速度が遅い制御コードの実行が保証されない場合には、処理速度が速い制御コードは処理されても、処理速度が遅い制御コードの処理が完了する前に次の制御コードが開始されるため、処理速度が遅い制御コードが正しく実行されなくなる。これに対して、最も処理速度が遅い制御コードの実行が保証されるように内部クロック信号の周期が設定されている場合には、処理速度が速い制御コードおよび遅い制御コードともに、内部クロック信号の周期内に処理を完了することができ、全ての制御コードが正しく実行される。処理速度が遅い制御コードとしては、例えば、処理回路１０１から最も遠い位置に配置されたラッチレジスタにアクセスを行ってそのラッチレジスタからデータを読み出す処理、そのラッチレジスタにデータを書き込む処理などが記述された制御コードが挙げられる。また、処理速度が最も速い制御コードとしては、何も制御を行わないという制御コード（ＮＯＰ）が挙げられる。
【００１９】
しかしながら、内部クロック信号の周期を、各種制御コードのうち、最も処理速度が遅い制御コードの実行が保証されるように設定した場合には、以下のような問題がある。
【００２０】
処理速度が最も遅い制御コードに内部クロック信号の周期を合わせた場合、それよりも処理速度が速い他の制御コードに対しても、同じクロック周期が用いられるため、それよりも処理速度が速い他の制御コードは、内部クロック信号の１周期以内に既に処理が完了し、次の周期までの待ち時間が生じる。処理速度が速い制御コードほど、その待ち時間は大きくなる。このような待ち時間が複数クロックにおいて発生すると、全体の待ち時間がかなり大きなものとなる。
【００２１】
なお、内部電圧発生回路２５にて所定の内部電圧を早く生成することができるような電源電圧条件下、例えば外部から供給される電源電圧が高電圧である場合には、内部電圧発生回路２５を非活性化する制御コードが実行される時間の方が、内部電圧の発生が完了するまでの時間よりも長くなり、何も制御を行わない制御コード（ＮＯＰ）が実行されるクロックサイクルは、無駄な時間となる。
【００２２】
一方、内部電圧発生回路２５にて所定の内部電圧を発生するのが遅くなるような電源電圧条件下、例えば外部から供給される電源電圧が低電圧である場合には、内部電圧の発生が完了した時点で、内部電圧発生回路２５を非活性化する制御コードが実行され、何も制御を行わない制御コード（ＮＯＰ）が実行されるクロックサイクルが無駄になることはない。
【００２３】
以下に、このような無駄なクロックサイクルが発生する動作の例として、メモリセルのデータ書き込み／消去動作について説明する。フラッシュメモリのメモリセルに対してデータ書き込みまたはデータ消去を行う際には、内部クロック信号に同期して、内部電圧の昇圧動作を開始し、昇圧動作が完了してからメモリセルに書き込み用パルス電圧または消去用パルス電圧を印加し、その後、昇圧された内部電圧を降圧するという一連の動作が制御される。
【００２４】
内部電圧を昇圧する際には、内部電圧発生回路２５の昇圧回路が活性化されて昇圧動作が開始し、所定の時間が経過してから所定の内部電圧値に到達する。このため、その時間まで何も制御を行わない制御コード（ＮＯＰ）が繰り返して実行され、その後、内部電圧発生回路２５の昇圧回路を非活性化させる制御コードが実行される。その後、メモリセルに書き込み／消去用パルス電圧を印加する制御コードが実行される。
【００２５】
書き込み用パルス電圧とは、メモリセルにデータを書き込む際にメモリセルに印加される信号であり、消去用パルス電圧とは、メモリセルのデータを消去する際にメモリセルに印加される信号である。各パルス電圧は、制御コードにて印加開始および終了が記述されているので、そのパルス幅はパルス印加開始の制御コードが実行されてから、パルス印加終了の制御コードが実行されるまでの内部クロック信号の数によって決定される。
【００２６】
図１０に示すライトステートマシン２４では、制御コード発生回路１０２に、メモリセルへのデータ書き込みまたはメモリセルのデータ消去を行うためのアルゴリズムが制御コードとして内蔵されている。外部からのコマンドによる指示が制御コード発生回路１０２に与えられると、そのコマンドに対応する制御コードが処理回路１０１に供給される。処理回路１０１では、内部クロック生成回路１０３にて生成される内部クロック信号に同期して、制御コード発生回路１０２から与えられる制御コードが逐次デコードされる。
【００２７】
処理回路１０１では、制御コードに基づいて、ラッチレジスタＡ、ラッチレジスタＢ、・・・に対してアクセスが行われる。処理回路１０１からラッチレジスタＡ、ラッチレジスタＢ、・・・に対してアクセスが行われると、ラッチレジスタＡ、ラッチレジスタＢ、・・・から、フラッシュメモリ内部の各機能ブロックに対して、書き込みまたは消去動作を制御するための内部制御信号が出力される。
【００２８】
例えば、ラッチレジスタＡから内部電圧を昇圧させるための昇圧回路活性化信号が出力される場合、制御コード発生回路１０２から、ラッチレジスタＡにデータ「１」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＡにデータ「１」が書き込まれる。さらに、ラッチレジスタＡから出力される昇圧回路活性化信号が「１」となって内部電圧発生回路２５の昇圧回路に供給され、内部電圧発生回路２５の昇圧回路により、内部電圧の昇圧動作が開始される。また、制御コード発生回路１０２から、ラッチレジスタＡにデータ「０」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＡにデータ「０」が書き込まれる。さらに、ラッチレジスタＡから出力される昇圧回路活性化信号が「０」となって内部電圧発生回路２５の昇圧回路に供給され、内部電圧発生回路２５の昇圧回路により、内部電圧の昇圧動作が停止される。
【００２９】
また、ラッチレジスタＢから内部電圧を降圧させるための降圧回路活性化信号が出力される場合、制御コード発生回路１０２から、ラッチレジスタＢにデータ「１」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１からラッチレジスタＢにデータ「１」が書き込まれる。さらに、ラッチレジスタＢから出力される降圧回路活性化信号が「１」となって内部電圧発生回路２５の降圧回路に供給され、内部電圧発生回路２５の降圧回路により、内部電圧の降圧動作が開始される。また、制御コード発生回路１０２から、ラッチレジスタＢにデータ「０」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＢにデータ「０」が書き込まれる。さらに、ラッチレジスタＢから出力される降圧回路活性化信号が「０」となって内部電圧発生回路２５の降圧回路に供給され、内部電圧発生回路２５の降圧回路により、内部電圧の降圧動作が停止される。
【００３０】
また、ラッチレジスタＤからメモリセルに書き込みパルス電圧または消去パルス電圧を印加させるためのパルス印加活性化信号が出力される場合、制御コード発生回路１０２から、ラッチレジスタＤにデータ「１」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＤにデータ「１」が書き込まれる。さらに、ラッチレジスタＤから出力されるパルス印加活性化信号が「１」となって内部電圧発生回路２５に供給され、メモリセルへの書き込みパルス電圧または消去パルス電圧の印加が開始される。また、制御コード発生回路１０２から、ラッチレジスタＤにデータ「０」を書き込む制御コードが処理回路１０１に供給され、処理回路１０１によってその制御コードがデコードされると、処理回路１０１からラッチレジスタＤにデータ「０」が書き込まれる。さらに、ラッチレジスタＤから出力されるパルス印加活性化信号が「１」となって内部電圧発生回路２５に供給され、メモリセルへの書き込みパルス電圧または消去パルス電圧の印加が終了する。なお、残るラッチレジスタＣ，Ｅ，Ｆの出力は、データコンパレータやアドレスカウンタなどの他の機能ブロックへの出力内部制御信号となる。
【００３１】
図１１は、図１０のライトステートマシン２４によるアルゴリズムの制御の流れを説明するためのフローチャートであり、メモリセルに対するデータ書き込み／消去動作のために内部電圧を昇圧した後、書き込みパルス電圧または消去パルス電圧を印加し、その後、昇圧された内部電圧を降圧して処理を終了するアルゴリズムを示している。なお、ここで示したクロック数は、一例であり、これに限られるものではない。
【００３２】
図１１に示すように、１クロック目に処理回路１０１からラッチレジスタＡに対してアクセスが行われ、昇圧回路活性化信号がイネーブルになって内部電圧の昇圧動作が開始され（ステップ２１）、７クロック目までに昇圧動作が完了する。
【００３３】
この期間、ライトステートマシン２４は、最初に内部電圧発生回路２５に対して昇圧回路活性化信号によって昇圧動作の開始を指示するだけであり、その後は昇圧動作が完了するまで、何も制御を行わない制御コード（ＮＯＰ）を所定の回数だけ繰り返す。また、内部電圧発生回路２５は、内部に昇圧（チャージポンプ）用のクロック発生回路を有しており、その昇圧速度はライトステートマシン２４にて発生される内部クロック信号とは非同期である。
【００３４】
７クロック目に処理回路１０１からラッチレジスタＤに対してアクセスが行われて、パルス印加活性化信号がイネーブルになって書き込みパルス電圧または消去パルス電圧の印加が開始される（ステップ２２）。書き込みまたは消去のために必要なパルス幅が４クロック分である場合、１１クロック目までに処理回路１０１からラッチレジスタＤに対してアクセスが行われ、パルス印加活性化信号がディスエーブルになって書き込みパルス電圧または消去パルス電圧の印加が終了する。
【００３５】
この４クロック分の期間、ライトステートマシン２４は、書き込みパルス電圧または消去パルス電圧のメモリセルへの印加を開始し、内部信号発生回路２５にパルス印加活性化信号を供給して内部信号発生回路２５からメモリセルへの電圧印加を開始する。所定の書き込みパルス幅になるまで、何も制御を行わない制御コード（ＮＯＰ）を所定の回数だけ繰り返し、その後、書き込みパルス電圧または消去パルス電圧のメモリセルへの印加を終了する。つまり、内部信号発生回路２５にパルス印加非活性化信号を供給して内部信号発生回路２５からメモリセルへの電圧印加を終了する。
【００３６】
書き込みパルス電圧または消去パルス電圧は、内部電源電圧発生回路２５にて昇圧された所定の内部電圧が、ライトステートマシン２４にて設定される所定のパルス幅だけメモリセルに印加され、メモリセルに対するデータ書き込みまたは消去が行われる。この書き込みパルス電圧または消去パルス電圧のパルス幅が短くなると、データ書き込みまたは消去が不充分になる虞がある。
【００３７】
１１クロック目に処理回路１０１からラッチレジスタＢに対してアクセスが行われ、降圧回路活性化信号がイネーブルになって、内部電圧の降圧動作が開始される（ステップ２３）。この降圧動作が４クロック分で完了すると、１５クロック目にライトステートマシンによるアルゴリズムの制御が終了される（ステップ２４）。
【００３８】
この期間、ライトステートマシン２４は、最初に内部電圧発生回路２５に対して降圧回路活性化信号によって降圧動作の開始を指示するだけであり、その後は降圧動作が完了するまで、何も制御を行わない制御コード（ＮＯＰ）を所定の回数だけ繰り返す。また、内部電圧発生回路２５は、内部にクロック発生回路（図示せず）を有しており、その降圧速度はライトステートマシン２４にて発生される内部クロック信号とは非同期である。
【００３９】
図１２〜図１４はそれぞれ、内部クロック信号と、内部電圧およびパルス印加活性化信号との関係を示すタイミングチャートであり、内部クロック信号およびパルス印加活性化信号の各信号波形を示している。
【００４０】
内部クロック信号の周期が、外部から供給される電源電圧の変動に依存せず、あまり変化しないように設計されている場合には、例えば、図１２に示すように、内部電圧の昇圧動作が最も遅くなる電圧条件下、例えば外部から供給される電源電圧が低電圧であるときに、内部電圧の昇圧完了後、速やかにパルス電圧の印加を開始（７クロック目）できるクロック数でパルス印加活性化信号がイネーブルになるように、また、データ書き込みまたはデータ消去のために必要なパルス幅となるクロック数でパルス印加活性化信号がディスエーブル（１１クロック目）になるように、さらに、内部電圧の降圧が完了するクロック数で処理が終了（１５クロック目）するように、オペレータが制御コード発生回路１０２内に制御コードを記述すると、オペレータが記述した制御コードに従って所望のパルス幅でパルス電圧が生成される。ここで、内部クロック信号の周期を、外部から供給される電源電圧の変動に依存せず、あまり変化しないようにするためには、一定の電圧を出力可能なリファレンス回路を用いて、内部クロック生成回路１０３の電源電圧として一定の電圧を供給するようにすればよい。このようなリファレンス回路についてはここではその詳細な説明を省略する。
【００４１】
このように内部電圧の昇圧動作が最も遅くなる電圧条件下に応じて制御コードが記述されている場合、その電圧条件下では、図１２に示すように、内部電圧の昇圧動作が完了してからパルス電圧の印加を開始するまでに余分な待ち時間が発生することはなく、また、データ書き込みまたはデータ消去のために必要なパルス電圧のパルス幅が短くなることはなく、さらに、パルス電圧の印加後、内部電圧の降圧動作が完了してから処理が終了するまでに余分な待ち時間が発生することはない。
【００４２】
これに対して、図１３に示すように、内部電圧の昇圧動作が最も早くなる電圧条件下、例えば外部から供給される電源電圧が高電圧である場合には、内部電圧の昇圧動作が完了してからパルス電圧の印加を開始するまでに余分な待ち時間が発生する。この場合にも、データ書き込みまたはデータ消去のために印加されるパルス電圧のパルス幅は、ライトステートマシン２４によって内部クロック信号に同期して制御され、内部クロック信号の周期は、外部から供給される電源電圧の変動によってあまり変化しないように設計されているため、データ書き込みまたはデータ消去のために印加されるパルス電圧のパルス幅が短くなることはない。
【００４３】
一方、内部クロック信号の周期が、電源電圧の変動に応じて変化するように設計されている場合には、図１４に示すように、内部電圧の昇圧動作が最も早くなる電圧条件下でも、内部電圧が昇圧される期間および内部電圧が降圧される期間に余分な待ち時間は発生しない。しかし、この場合には、データ書き込みまたはデータ消去のために印加されるパルス電圧のパルス幅が短くなり、書き込み特性および消去特性を均一に保つために十分なパルス幅を確保することができない。
【００４４】
次に、図１０に示すライトステートマシン２４において、ラッチレジスタＡ〜Ｃが処理回路１０１から比較的近い場所に配置され、ラッチレジスタＤ〜Ｆが処理回路１０１からのアクセスに時間が比較的遠い場所に配置されている場合について考える。ここで、「遠い場所」、「近い場所」は、「処理回路１０１からのアクセスのために時間がかかる」か、または「処理回路１０１からのアクセスのためにあまり時間がかからない」かによって、相対的に判断される。
【００４５】
図１５は、上記ライトステートマシンにおける処理回路１０１からラッチレジスタへのアクセス動作の流れを説明するためのフローチャートであり、図１６は、内部クロック信号と、処理回路１０１からラッチレジスタへのアクセス動作との関係を示すタイミングチャートである。
【００４６】
ここでは、１クロックで一つのラッチレジスタがアクセスされる。まず、ステップ３１では処理回路１０１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに順次アクセスが行われ、ステップ３２で処理回路１０１から比較的遠い位置に配置されているラッチレジスタＤ、ラッチレジスタＥおよびラッチレジスタＦに順次アクセスが行われ、ステップ３３では処理回路１０１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに順次アクセスが行われている。
【００４７】
このような場合に、従来の半導体記憶装置では、内部クロック信号の周期は、処理回路１０１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに比べてアクセスに時間がかかる、処理回路１０１から比較的遠い位置に配置されているラッチレジスタＤ、ラッチレジスタＥおよびラッチレジスタＦに対するアクセス時間が確保されるように、設定されている。
【００４８】
なお、マイクロプロセッサの分野では、例えば特開平８−１６１２８６号公報に、演算命令の種類によってクロック信号の周期を変えて、演算処理の高速化を図ることができるマイクロプロセッサが開示されている。このマイクロプロセッサでは、例えば加算命令と積算命令とでは必要な演算時間が異なるため、それぞれに必要な演算時間に応じてクロック周期を変えることができる。
【００４９】
【発明が解決しようとする課題】
フラッシュメモリにおいて、例えば、メモリセルへのデータ書き込みを行う際には、データ０は閾値電圧が高く、データ「１」は閾値電圧が低いというように、メモリセルの閾値電圧を上下させることによってメモリセルにデータを記憶させており、このデータ「０」を表す閾値電圧のばらつきは小さい方が好ましい。従って、書き込み用パルス電圧の印加時間が短くて閾値電圧があまり高くならないこと、および、書き込み用パルス電圧の印加時間が長くて閾値電圧が高くなりすぎること等が起こらないように、書き込み特性を均一に保つ必要がある。メモリセルに対するデータ消去の場合についても同様である。このように、メモリセルへのデータ書き込み、またはメモリセルに対するデータ消去を行う際に、書き込み特性および消去特性を均一に保つためには、メモリセルに印加されるパルス電圧の電圧および印加時間を、電源電圧の変動に関わらず、一定に保つことが好ましい。
【００５０】
一方、データの書き込み時間および消去時間を短縮化するためには、内部電圧を昇圧する動作および内部電圧を降圧する動作など、書き込み用パルス電圧および消去用パルス電圧を印加する動作以外の動作に要する時間を、可能な限り短くすることが好ましい。
【００５１】
ところが、内部クロック信号に同期して、内部電圧を昇圧する動作、内部電圧を降圧する動作、メモリセルに書き込み用パルス電圧を印加する動作およびメモリセルに消去用パルス電圧を印加する動作が制御される場合、従来のフラッシュメモリでは、電源電圧が一定であれば、書き込みコマンドまたは消去コマンドが入力されてから、書き込み動作または消去動作が完了するまでの間、内部クロック信号の周期は一定である。このため、従来のフラッシュメモリにおいて、内部昇圧回路および内部降圧回路の電圧特性に合わせて内部クロック信号の周期を変化させると、書き込み用パルス電圧の印加時間および消去用パルス電圧の印加時間も変改して一定に保つことができなくなる。
【００５２】
一方、書き込み用パルス電圧の印加時間および消去用パルス電圧の印加時間を一定に保つために、内部クロック信号の周期を電源電圧に関わらず一定に保つようにすると、書き込み用パルス電圧および消去用パルス電圧の印加時間以外の部分では、回路動作が最も遅くなる電圧条件での動作を保証するために必要なクロック数を割り当てて順に制御が行われる。この場合、回路動作が早くなる電源電圧でも、回路動作が最も遅くなる電圧条件と同じクロック数を経てから次の制御が行われるため、余分な待ち時間が発生する。
【００５３】
さらに、内部クロック信号に同期して、ラッチレジスタにラッチされている内部制御信号のデータが更新されるフラッシュメモリにおいて、内部クロック信号の周期は、複数のラッチレジスタのうち、処理回路１０１からのアクセスが最も遅くなるラッチレジスタへのアクセスを保証するために必要な周期に設定される。このため、処理回路１０１からのアクセスが最も速くなるラッチレジスタにアクセスを行う際には、余分な待ち時間が発生する。例えば、図１０に示すラッチレジスタＤ〜Ｆのように、処理回路１０１から比較的遠い位置に配置されているラッチレジスタでは、ラッチレジスタＡ〜Ｃのように、処理回路１０１に比較的近い位置に配置されているラッチレジスタに比べて、更新動作が完了する時間が遅くなる。このため、更新動作が速く完了するラッチレジスタのデータ更新時に余分な待ち時間が発生して、処理の高速化を十分に図ることができない。ラッチデータの読み出しを行う場合についても同様である。
【００５４】
フラッシュメモリにおいて、内部電圧発生回路２５、データコンパレータ２６など、各機能ブロックを活性化または非活性化するためには、その機能ブロックの活性化信号を出力するラッチレジスタに対して処理回路１０１からデータ「１」がストアされ、または「０」がストアされる。
【００５５】
したがって、フラッシュメモリでは、各機能ブロックの制御を行う場合には、制御コードにてストア命令という同一の命令が用いられ、制御コードにおいてデータがストアされるラッチレジスタのアドレスを指定することによって、データがストアされるラッチレジスタが指定され、制御が行われる機能ブロックが選択される。このため、書き込み用パルス電圧の印加動作および消去用パルス電圧の印加動作を制御するとき、内部電圧を昇圧する動作および内部電圧を降圧する動作などのように、書き込み用パルス電圧および消去用パルス電圧を印加する動作以外の動作を制御するときにも、同じストア命令が用いられる。
【００５６】
一方、特開平８−１６１２８６号公報のマイクロプロセッサでは、ストア命令は一律に同じクロック周期、アンド命令は、ストア命令とは異なる、一律に同じクロック周期というように、命令の種類毎にクロック信号の周期が変えられる。
【００５７】
しかし、特開平８−１６１２８６号公報のマイクロプロセッサの手法をフラッシュメモリに対して用いた場合、ストア命令では一律に同じクロック周期となるため、内部クロック信号によって書き込み用パルス電圧の印加動作および消去用パルス電圧の印加動作を制御するときと、内部電圧を昇圧する動作および内部電圧を降圧する動作を制御するときとで、同じクロック周期の内部クロック信号が発生される。また、処理回路１０１に比較的近い位置に配置されたラッチレジスタＡ〜Ｃに対してアクセスを行うときと、処理回路１０１から比較的遠い位置に配置されたラッチレジスタに対してアクセスを行うときとで、同じクロック周期の内部クロック信号が発生される。
【００５８】
したがって、特開平８−１６１２８６号公報のマイクロプロセッサの手法を用いて、フラッシュメモリにおいて内部クロック信号によって書き込み用パルス電圧の印加動作および消去用パルス電圧の印加動作を制御するときと、内部電圧を昇圧する動作および内部電圧を降圧する動作を制御するときとで、内部クロック信号の周期を変化させることはできず、また、処理回路１０１に比較的近い位置に配置されたラッチレジスタＡ〜Ｃに対してアクセスを行うときと、処理回路１０１から比較的遠い位置に配置されたラッチレジスタに対してアクセスを行うときとで、内部クロック信号の周期を変化させることはできない。
【００５９】
本発明は、上記従来の事情に鑑みて為されたもので、メモリセルへのデータ書き込み特性およびメモリセルのデータ消去特性を均一に保つために十分なパルス幅を確保しつつ、内部電圧の昇圧・降圧動作時に余分な待ち時間を減らして処理の高速化を図ることができる半導体記憶装置およびこれを用いた電子情報機器を提供することを目的とする。
【００６０】
【課題を解決するための手段】
本発明の半導体記憶装置は、電源電圧を昇圧してメモリセルへのデータ書き込みおよび該メモリセルのデータ消去を行うために必要な内部電圧を生成可能とすると共に、昇圧された該内部電圧の降圧を可能とする内部電圧発生回路を有しており、内部クロック信号に同期して、該内部電圧への昇圧動作、該メモリセルへの書き込み用または消去用のメモリ動作電圧印加動作、該内部電圧の降圧動作を順次制御することにより、該メモリセルへのデータ書き込みまたはデータ消去するメモリ動作を行う半導体記憶装置において、該昇圧動作および該降圧動作時に余分な待ち時間を減らすべく、該電源電圧に応じて、内部電圧発生回路の電圧特性に適した内部クロック信号の周期に設定すると共に、該メモリ動作電圧印加動作の動作時間を確保可能な内部クロック信号の周期に設定する手段を有するものであり、そのことにより上記目的が達成される。
【００６１】
また、好ましくは、本発明の半導体記憶装置における手段は、前記電源電圧に応じて前記内部クロック信号の周期を切替制御するための内部制御信号を生成する内部制御信号生成回路と、該内部制御信号に基づいて、周期の異なる該内部クロック信号を生成可能とする内部クロック生成回路とを有する。
【００６２】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、前記電源電圧が低い条件および高い条件のうち該高い条件下で、前記内部電圧の昇圧動作および降圧動作をクロック制御するための内部クロック信号の周期が、前記書き込み用電圧または消去用電圧の印加動作をクロック制御するための内部クロック信号の周期よりも短くなるように、該内部クロック信号の周期を切り替えるための前記第１内部制御信号を生成する。
【００６３】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、ラッチデータをラッチ可能とする複数のラッチ手段および、前記メモリセルへの書き込み用または消去用のメモリ動作電圧印加動作の直前に、該ラッチ手段に対してアクセスを行って該ラッチデータの書き込みおよび読み出しを制御する処理回路を含み、該内部クロック信号に同期して該処理回路から各ラッチ手段にアクセスを行う時間に応じて、該内部クロック信号の周期を切替制御するための前記内部制御信号を生成する。
【００６４】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、前記処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、該処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うアクセス時に比べて、内部クロック信号の周期が短くなるように、該内部クロック信号の周期を切り替えるための前記内部制御信号を生成する。
【００６５】
また、本発明の半導体記憶装置において、複数のメモリセルが行方向および列方向に配置されたメモリアレイと、電源電圧を昇圧してメモリセルへのデータ書き込みおよびメモリセルのデータ消去を行うために必要な内部電圧を生成可能とすると共に、昇圧された内部電圧の降圧を可能とする内部電圧発生回路とを有し、内部制御信号生成回路は、内部クロック信号に同期して、内部電圧発生回路による内部電圧の昇圧、降圧、およびメモリセルへの書き込み用電圧または消去用電圧として書き込み用パルス電圧または消去用パルス電圧の印加を制御するための第３内部制御信号を生成する。
【００６６】
また、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、外部から入力されるコマンドによって指示された動作を実行するためのアルゴリズムを記述した制御コードが内蔵された制御コード発生回路をさらに有し、コマンドに対応する制御コードが制御コード発生回路から供給され、内部クロック信号に同期して、制御コードに記述されたアルゴリズムが順次処理されるように内部制御信号を生成する。
【００６７】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、内部クロック生成回路に対してクロック周期を変化させる第１または第２内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号生成部をさらに有し、制御コード発生回路には、内部クロック信号の周期を長くする制御コードおよび内部クロック信号の周期を短くする制御コードがさらに記憶されており、クロック周期制御信号生成部は、内部クロック信号の周期を長くする制御コードが制御コード発生回路から内部制御信号生成回路に供給されたときに、内部クロック生成回路に対してクロック周期を長くするための第１または第２内部制御信号を出力し、また、内部クロック信号の周期を短くする制御コードが制御コード発生回路から内部制御信号生成回路に供給されたときに、内部クロック生成回路に対してクロック周期を短くするための第１または第２内部制御信号を出力する。
【００６８】
さらに、好ましくは、本発明の半導体記憶装置における内部制御信号生成回路は、内部クロック生成回路に対してクロック周期を変化させる第１または第２内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号用ラッチ手段をさらに有し、制御コード発生回路には、内部クロック信号の周期を長くする制御コードおよび内部クロック信号の周期を短くする制御コードがさらに記憶されており、クロック周期制御信号用ラッチ手段は、内部クロック信号の周期を長くする制御コードが制御コード発生回路から内部制御信号生成回路を介して供給されたときに、ラッチデータが更新されて内部クロック生成回路に対してクロック周期を長くするための第１または第２内部制御信号を出力し、また、内部クロック信号の周期を短くする制御コードが制御コード発生回路から内部制御信号生成回路を介して供給されたときに、ラッチデータが更新されて内部クロック生成回路に対してクロック周期を短くするための第１または第２内部制御信号を出力する。
【００６９】
さらに、好ましくは、本発明の半導体記憶装置において、メモリセルに書き込み用電圧または消去用電圧として書き込み用パルス電圧または消去用パルス電圧を印加する動作を制御する制御時、または処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、内部クロック信号の周期を長くする制御コードが制御コード発生回路から内部制御信号生成回路に供給され、また、内部電圧を昇圧または降圧する動作を制御する制御時、または処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、内部クロック信号の周期を短くする制御コードが制御コード発生回路から内部制御信号生成回路に供給される。
【００７０】
また、本発明の電子情報機器は、請求項１〜１０の何れかに記載の半導体記憶装置を用いてメモリ動作内の各動作時間特性に応じて内部クロック信号の周期を可変してメモリ動作時間を短縮化するものであり、そのことにより上記目的が達成される。
【００７１】
以下に、本発明の作用について説明する。
【００７２】
本発明にあっては、内部制御信号生成回路が内部クロック生成回路を制御することにより内部クロック信号の周期を切り替え可能としている。内部電圧を昇圧または降圧するときには、内部クロック信号の周期は、電源電圧に応じて、内部電圧発生回路内の内部昇圧回路または内部降圧回路の電圧特性（動作時間特性）に適した周期に設定される。例えば、外部から供給される電源電圧が高い条件下で所望の電圧に達する昇圧時間が、電源電圧が低い条件下で所望の電圧に達する昇圧時間の１／２倍であるとすると、電源電圧が高い条件下では、内部クロック信号の周期を電源電圧が低い条件下での１／２とする。このように、内部クロック信号の周期を、電源電圧に応じて、内部昇圧回路または内部降圧回路の電圧特性（動作時間特性）に適した周期に設定すれば、外部から供給される電源電圧が低い条件下でも、電源電圧が高い条件下でも、内部電圧の昇圧動作が完了してから書き込み用パルス電圧または消去用パルス電圧の印加が開始されるまで、および内部電圧の降圧動作が完了してから処理が終了するまでに、従来生じていた余分な待ち時間が生じないようにすることが可能となる。
【００７３】
また、内部電圧の昇圧動作が完了すると、メモリセルに書き込み用パルス電圧または消去用パルス電圧を印加する直前に、電源電圧への依存を極力抑えてデータ書き込みおよびデータ消去（動作時間特性）に適したクロック周期になるように、クロック周期を切り替える。従来は、例えば、電源電圧が低い条件下では、内部昇圧回路または内部降圧回路の電圧特性に適したクロック周期が比較的長いため、書き込み用パルス電圧または消去用パルス電圧のパルス幅を確保して、データ書き込みまたはデータ消去を十分に行うことができるが、電源電圧が高い条件下では、内部昇圧回路または内部降圧回路の電圧特性に適したクロック周期が比較的短いため、書き込み用パルス電圧または消去用パルス電圧のパルス幅が短くなってデータ書き込みまたはデータ消去（動作時間）が不十分になる。よって、このような場合、本発明においては、書き込み用パルス電圧または消去用パルス電圧を印加する直前に、クロック周期を長くして、書き込み用パルス電圧または消去用パルス電圧のパルス幅が十分に確保されるようにする。
【００７４】
さらに、書き込み用パルス電圧または消去用パルス電圧の印加終了後には、内部降圧回路の電圧特性（動作時間特性）に適したクロック周期に戻す。これによって、外部から供給される電源電圧が低い条件下でも、電源電圧が高い条件下でも、内部電圧の降圧動作が完了してから処理が終了するまでに、従来のような余分な待ち時間が生じない。
【００７５】
この結果、内部電圧を昇圧または降圧するときに余分な待ち時間をなくしてメモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、書き込み用パルス電圧または消去用パルス電圧を印加するときに十分なパルス幅を確保して書き込み特性および消去特性を均一に保つことが可能となる。
【００７６】
次に、本発明にあっては、内部クロック信号の周期を切り替え可能とされており、内部クロック信号に同期して、処理回路からラッチ手段にアクセスが行われて内部制御信号のラッチデータが更新される半導体記憶装置において、内部クロック信号の周期が、複数のラッチ手段のうち、アクセスに時間があまりかからない、処理回路から比較的近い位置に配置されたラッチ手段へのアクセス時の動作時間特性に適したクロック周期に設定される。
【００７７】
また、アクセスに時間があまりかからない、処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、内部クロック信号の周期を短くする。また、アクセスに時間がかかる、処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うときには、内部クロック信号の周期を長くする。
【００７８】
この結果、アクセスに時間があまりかからないラッチ手段へのアクセス時に余分な待ち時間を無くしてメモリセルへのデータ書き込みおよびメモリセルのデータ消去を高速化すると共に、アクセスに時間がかかるラッチ手段へのアクセス時に十分なアクセス動作時間を確保して書き込み動作特性および消去動作特性を均一に保つことが可能となる。
【００７９】
【発明の実施の形態】
以下に、本発明の半導体記憶装置の実施形態１，２をフラッシュメモリにそれぞれ適用した場合ついて図面に基づいて説明する。なお、本発明のライトステートマシン以外のフラッシュメモリの構成は図９の構成と同じであるが、その図９および図１０の構成部材と同一の作用効果を有する部材には同一の符号を付してここではその説明を省略する。
（実施形態１）
図１は、本発明のフラッシュメモリに備わったライトステートマシンの実施形態１の要部構成を示すブロック図である。
【００８０】
図１において、ライトステートマシン２４Ａは、各種処理を実施する処理回路１と、処理回路１に対して制御コードを供給する制御コード発生回路２と、処理回路１に対して可変のタイミング信号（内部クロック信号）を供給する内部クロック生成回路３と、処理回路１にそれぞれ接続された複数のラッチ手段としてのラッチレジスタＡ〜Ｆとを有し、詳細に後述するが、本発明の特徴として、メモリセルへの書き込みまたは消去するメモリ動作内に含まれる各動作（内部電圧昇圧、書き込みまたは消去電圧印加、内部電圧降圧）の各時間特性に応じて内部クロック信号の周期を可変するものである。即ち、これらの処理回路１と、制御コード発生回路２と、複数のラッチレジスタＡ〜Ｆにより内部制御信号生成回路を構成しており、内部制御信号生成回路は、内部クロック生成回路３に対して、内部電圧の昇圧および降圧時の各動作時間特性と、書き込み用電圧または消去用電圧印加時の動作時間特性とに応じて内部クロック信号の周期を切替制御するための内部制御信号を生成するものである。
【００８１】
制御コード発生回路２には、コマンドにて指示された動作を実行するためのアルゴリズムを記述した制御コード（マイクロコード）が内蔵されており、外部ＣＰＵなどからコマンドによる指示が制御コード発生回路２に与えられると、そのコマンドに対応する制御コードが制御コード発生回路２から処理回路１に供給される。例えば、制御コード発生回路２には、フラッシュメモリに対して外部のＣＰＵ等から供給されるコマンドが、メモリセルにデータを書き込む動作を指示するコマンド、またはメモリセルのデータを消去する動作を指示するコマンドである場合には、内部電圧発生回路２５に備わった昇圧回路および降圧回路の活性／非活性を切り替える動作、メモリセルにデータを書き込むためにメモリセルに所定の書き込み用パルス電圧を印加する動作、メモリセルのデータを消去するためにメモリセルに所定の消去用パルス電圧を印加する動作などのアルゴリズムを記述した制御コードが内蔵されており、それらの動作を行うように指示するコマンドに対応する制御コードが処理回路１に供給される。
【００８２】
内部クロック生成回路３では、クロック信号（以下、内部クロック信号と称する）が可変自在に生成されて処理回路１に供給される。
【００８３】
処理回路１では、内部クロック生成回路３にて生成される内部クロック信号に同期して、制御コードが逐次デコードされ、デコード結果に基づいて、ラッチレジスタＡ〜Ｆに対してアクセスが行われる。
【００８４】
処理回路１は、ラッチレジスタ選択信号線３１およびデータ書き込み／読み出し信号線３２を介して各ラッチレジスタＡ〜Ｆとそれぞれ接続されており、内部クロック生成回路３にて生成される内部クロック信号に同期して、制御コード発生回路２から供給される制御コードが逐次デコードされ、デコード結果に基づいて、各ラッチレジスタＡ〜Ｆに対してアクセスが行われる。処理回路１からラッチレジスタにアクセスを行う場合には、ラッチレジスタ選択信号線３１を介してラッチレジスタ選択信号がラッチレジスタＡ〜Ｆに供給される。ラッチレジスタ選択信号によって選択されたラッチレジスタには、処理回路１から出力される内部制御信号がデータとして書き込まれてラッチデータが更新され、また、選択されたラッチレジスタのデータが読み出されて処理回路１にも供給される。
【００８５】
ラッチレジスタＡ〜Ｆのデータは、内部制御信号として、内部電圧発生回路２５などの機能ブロックに供給される。例えば、ラッチレジスタＡからは内部電圧を昇圧させるための昇圧回路活性化信号、ラッチＢからは内部電圧を降圧させるための降圧回路活性化信号、ラッチＣからはメモリセルに書き込み用パルス電圧または消去用パルス電圧を印加させるためのパルス印加活性化信号がそれぞれ出力される。各機能ブロックでは、内部制御信号に従って動作が行われる。これによって、制御コードに記述されたアルゴリズムが処理される。
【００８６】
本実施形態１において、内部クロック信号の周期は、電源電圧に応じて、内部昇圧回路の電圧特性に適したクロック周期に初期設定可能である。制御コード発生回路２には、内部クロック信号の周期を長くするための制御コードと、内部クロック信号の周期を元のクロック周期に戻すための制御コードとが内蔵されており、これらの制御コードが制御コード発生回路２から処理回路１に供給されるようになっている。即ち、制御コード発生回路２には、内部クロック信号の周期を短くするための制御コードと、内部クロック信号の周期を長くするための制御コードとが内蔵されており、これらの制御コードが制御コード発生回路２から処理回路１に供給される。
【００８７】
また、処理回路１には、制御コード発生装置２から内部クロック信号の周期を長くするための制御コードが供給されると、内部クロック生成回路３にクロック周期を長くするクロック周期制御用信号を出力すると共に、クロック周期を元に戻すための制御コード（クロック周期を短くする制御コード）が供給されると、内部クロック生成回路３にクロック周期を短いクロック周期に戻すクロック周期制御用信号を出力するクロック周期制御用信号発生回路が設けられている。
【００８８】
図２は、図１の処理回路１に設けられたクロック周期制御用信号発生回路の要部構成を示す回路図である。
【００８９】
図２において、クロック周期制御用信号発生回路１Ａは、デコーダ１ａおよびデコーダ１ｂ、ラッチレジスタ１ｃを有しており、それぞれ、制御コード発生回路２からの制御コードが、例えば８ビットの制御コードとしてバスラインを介して入力される。デコーダ１ａからの出力はラッチレジスタ１ｃのセット端子Ｓに入力され、デコーダ１ｂからの出力はラッチレジスタ１ｃのリセット端子Ｒに入力され、ラッチレジスタ１ｃからの出力ＯＵＴがクロック周期制御用信号として内部クロック生成回路３に供給される。
【００９０】
例えば、クロック周期を長くするための制御コードがＩＮＳ[７：０]＝「０１０１１０１０」であり、クロック周期を元に戻す（短くする）ための制御コードがＩＮＳ[７：０]＝「１０１００１０１」である場合、クロック周期を長くする制御コードが処理回路１に入力されると、デコーダ１ａから「１」が出力され、セット端子Ｓおよびリセット端子Ｒが設けられたラッチレジスタ１ｃがセット状態になる。これによって、ラッチレジスタ１ｃからの出力ＯＵＴは「１」となり、内部クロック生成回路３にクロック周期制御用信号「１」が供給される。
【００９１】
また、クロック周期を元に戻す（短くする）制御コードが処理回路１に入力されると、デコーダ１ａから「０」が出力され、セット端子Ｓおよびリセット端子Ｒが設けられたラッチレジスタ１ｃがリセット状態になる。これによって、ラッチレジスタ１ｃからの出力ＯＵＴは「０」となり、内部クロック生成回路３にクロック周期制御用信号「０」が供給される。
【００９２】
内部クロック生成回路３は、処理装置１から供給されるクロック周期制御用信号が「１」である場合に、クロック周期が変更されて長くなり、処理装置１から供給されるクロック周期制御用信号が「０」である場合に、クロック周期が変更前の元の短い周期に戻るようになっている。
【００９３】
図３は、図１の内部クロック生成回路３の要部構成を示す回路図である。
【００９４】
図３において、内部クロック生成回路３は、ＮチャンネルＭＯＳトランジスタ５７およびＰチャンネルＭＯＳトランジスタ６０からなるインバータ７１と、ＮチャンネルＭＯＳトランジスタ５８およびＰチャンネルＭＯＳトランジスタ６１からなるインバータ７２と、ＮチャンネルＭＯＳトランジスタ５９およびＰチャンネルＭＯＳトランジスタ６２からなるインバータ７３とが直列に接続され、インバータ７３の出力がインバータ７１の入力に接続されてなるリングオシレータ８０を有している。このＰチャンネルＭＯＳトランジスタ６０のソースは抵抗９１および抵抗８１を介して電源電圧に接続され、ＮチャンネルＭＯＳトランジスタ５７のソースは抵抗９４および抵抗８４を介して接地電圧に接続されている。また、ＰチャンネルＭＯＳトランジスタ６１のソースは抵抗９２および抵抗８２を介して電源電圧に接続され、ＮチャンネルＭＯＳトランジスタ５８のソースは抵抗９５および抵抗８５を介して接地電圧に接続されている。また、ＰチャンネルＭＯＳトランジスタ６２のソースは抵抗９３および抵抗８３を介して電源電圧に接続され、ＮチャンネルＭＯＳトランジスタ５９のソースは抵抗９６および抵抗８６を介して接地電圧に接続されている。抵抗８１、８２および８３の両側には、それぞれ、ＰチャンネルＭＯＳトランジスタ５１、５２および５３のソースおよびドレインが接続されており、抵抗８４、８５および８６の両側には、それぞれ、ＮチャンネルＭＯＳトランジスタ５４、５５および５６のソースおよびドレインが接続されている。ＰチャンネルＭＯＳトランジスタ５１、５２および５３のゲートには、処理回路１からのクロック周期制御信号が入力され、ＮチャンネルＭＯＳトランジスタ５４、５５および５６のゲートには、処理回路１からのクロック周期制御信号がインバータ９０を介して反転されて入力される。
【００９５】
例えば、処理回路１からクロック周期制御信号として「１」が供給されると、ＰチャンネルＭＯＳトランジスタ５１〜５３およびＮチャンネルＭＯＳトランジスタ５４〜５６がＯＦＦ状態になって、リングオシレータ８０を構成するＮチャンネルＭＯＳトランジスタ５７〜５９のソースと接地電圧との間の抵抗が大きくなると共にＰチャンネルＭＯＳトランジスタ６０〜６２のソースと電源電圧との間の抵抗が大きくなる。その結果、リングオシレータから出力される内部クロック信号の周期が長くなる。
【００９６】
このときの内部クロック信号の周期は、例えば、電源電圧への依存を極力抑えてデータ書き込みおよびデータ消去に適したクロック周期に設定される。または、複数のラッチレジスタＡ〜Ｆのうち、処理装置１からのアクセスに時間がかかる、処理装置から比較的遠い位置に配置されたラッチレジスタＤ〜Ｆへのアクセスに適したクロック周期に設定される。
【００９７】
また、処理回路１からクロック周期制御信号として「０」が供給されると、ＰチャンネルＭＯＳトランジスタ５１〜５３およびＮチャンネルＭＯＳトランジスタ５４〜５６がＯＮ状態になって、リングオシレータ８０を構成するＮチャンネルＭＯＳトランジスタ５７〜５９のソースと接地電圧との間の抵抗が小さくなると共にＰチャンネルＭＯＳトランジスタ６０〜６２のソースと電源電圧との間の抵抗が小さくなる。その結果、リングオシレータから出力される内部クロック信号の周期が短くなる。
【００９８】
このときの内部クロック信号の周期は、例えば、電源電圧に応じて、内部昇圧回路または内部降圧回路の電圧特性に適したクロック周期に設定される。また、複数のラッチレジスタＡ〜Ｆのうち、処理回路１からのアクセスに時間があまりかからない、処理回路１から比較的近い位置に配置されたラッチレジスタＡ〜Ｃへのアクセスに適したクロック周期に設定される。
【００９９】
図４は、図１のライトステートマシン２４Ａによるアルゴリズムの制御の流れを説明するためのフローチャートであり、メモリセルに対するデータ書き込み／消去動作のために内部電圧を昇圧した後、書き込みパルス電圧または消去パルス電圧を印加し、その後、昇圧された内部電圧を降圧して処理を終了するアルゴリズムを示している。なお、ここで示したクロック数は、一例であり、これに限られるものではない。
【０１００】
１クロック目に処理回路１からラッチレジスタＡに対してアクセスが行われると、ラッチレジスタＡにデータ「１」が書き込まれて、ラッチレジスタＡから出力される昇圧回路活性化信号がイネーブル「１」になって内部電圧発生回路２５の昇圧回路に供給される。内部電圧発生回路２５の昇圧回路では、内部電圧の昇圧動作が開始されて、７クロック目までに昇圧動作が完了する。
【０１０１】
７クロック目に処理回路１からラッチレジスタＤに対してアクセスが行われると、ラッチレジスタＤにデータ「１」が書き込まれて、ラッチレジスタＤから出力されるパルス印加活性化信号がイネーブル「１」になって内部電圧発生回路に供給される。内部電圧発生回路２５によりメモリセルに対して書き込みパルス電圧または消去パルス電圧の印加が開始される。
【０１０２】
１１クロック目までに処理回路１からラッチレジスタＤに対してアクセスが行われると、ラッチレジスタＤのデータが「０」に更新されて、ラッチレジスタＤから出力されるパルス印加活性化信号がディスエーブル「０」になって内部電圧発生回路２５に供給される。内部電圧発生回路２５からメモリセルに対する書き込みパルス電圧または消去パルス電圧の印加が終了する。
【０１０３】
１１クロック目に処理装置１からラッチレジスタＢに対してアクセスが行われると、ラッチレジスタＢにデータ「１」が書き込まれて、ラッチレジスタＢから出力される降圧回路活性化信号がイネーブル「１」になって内部電圧発生回路２５の降圧回路に供給される。内部電圧発生回路２５の降圧回路では内部電圧の降圧動作が開始される。この降圧動作が４クロック分で完了すると、１５クロック目にライトステートマシン２４Ａによるアルゴリズムの制御が終了する。
【０１０４】
図５は、図１のライトステートマシン２４Ａにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係を示すタイミングチャートであり、内部クロック信号およびパルス印加活性化信号の各信号波形を示している。
【０１０５】
図５に示すように、内部電圧を昇圧するときには、内部クロック信号の周期は、電源電圧に応じて、内部電圧発生回路２５における昇圧回路の電圧特性に適したクロック周期に設定されている。これによって、内部電圧の昇圧動作が完了してから書き込み用パルス電圧または消去用パルス電圧の印加が開始されるまでの間、余分な待ち時間が生じないようにすることができる。
【０１０６】
しかしながら、内部クロック信号の周期が、内部電圧発生回路２５の電圧特性に適したクロック周期に固定された場合、電源電圧が低い条件下では、クロック周期が比較的長く設定されるため、書き込み用パルス電圧または消去用パルス電圧のパルス幅を確保して、データ書き込みまたはデータ消去を十分に行うことができるが、電源電圧が高い条件下では、クロック周期が比較的短く設定されるため、書き込み用パルス電圧または消去用パルス電圧のパルス幅が短くなってデータ書き込みまたはデータ消去が不十分になる。
【０１０７】
そこで、本実施形態１では、書き込み用パルス電圧または消去用パルス電圧を印加する直前に、制御コード発生回路２から、内部クロック信号の周期を長くするための制御コードが処理回路１に供給される。処理回路１に、クロック周期を長くする制御コードが供給されると、図２に示すクロック周期制御用信号発生回路１Ａからクロック周期制御用信号「１」が生成されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、クロック周期制御用信号「１」が供給されると、クロック周期が長くなった内部クロック信号が生成される。これによって、書き込み用パルス電圧または消去用パルス電圧の幅が確保され、メモリセルへのデータ書き込みまたはメモリセルに対するデータ消去を十分に行うことができる。
【０１０８】
書き込み用パルス電圧または消去用パルス電圧の印加終了後には、制御コード発生回路２から、内部クロック信号の周期を元に戻して短くするための制御コードが処理回路１に供給される。処理回路１に、クロック周期を元に戻す制御コードが供給されると、図２に示すクロック周期制御用信号発生回路１Ａからクロック周期制御用信号「０」が生成されて、内部クロック生成回路３に供給される。内部クロック生成回路３にクロック周期制御用信号「０」が供給されると、クロック周期が短くなった内部クロック信号が生成される。これによって、内部クロック信号の周期が内部降圧回路の電圧特性に適した周期に戻り、内部電圧の降圧動作が完了してから処理が終了するまでに、余分な待ち時間が生じない。
【０１０９】
このように、本実施形態１によれば、内部電圧を昇圧または降圧するときに余分な待ち時間をなくしてメモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、書き込み用パルス電圧または消去用パルス電圧を印加するときに十分なパルス幅を確保して書き込み特性および消去特性を均一に保つことができる。
（実施形態２）
上記実施形態１では、内部制御信号生成回路は、内部クロック生成回路３に対してクロック周期を変化させる内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号生成部を有する場合について説明したが、本実施形態２では、内部制御信号生成回路として、内部クロック生成回路３に対してクロック周期を変化させる内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号用ラッチ手段を有する場合である。
【０１１０】
図６は、本発明のフラッシュメモリに備わったライトステートマシンの実施形態２の要部構成を示すブロック図である。
【０１１１】
図６において、ライトステートマシン２４Ｂは、各種処理を実施する処理回路１と、処理回路１に対して制御コードを供給する制御コード発生回路２と、処理回路１に対して可変自在のタイミング信号（内部クロック信号）を供給する内部クロック生成回路３と、処理回路１にそれぞれ接続された複数のラッチレジスタＡ〜Ｇとを有している。
【０１１２】
上記図１に示すライトステートマシン２４Ａでは、処理回路１から内部クロック生成回路３にクロック周期制御用信号が供給される。これに対して、図６に示すライトステートマシン２４Ｂでは、ラッチレジスタＡ〜Ｆとは別に、処理装置１からアクセスが行われてデータが更新可能とされるラッチレジスタＧが設けられ、そのラッチレジスタＧからのデータがクロック周期制御用信号として内部クロック生成回路３に供給される。
【０１１３】
この構成では、制御コード発生回路２および処理装置１において内部クロック信号の周期を制御するための特別な制御コードを設ける必要がなく、ラッチレジスタＧにデータ「１」を書き込む制御コードによって内部クロック信号のクロック周期を長くし、ラッチレジスタＧにデータ「０」を書き込む制御コードによって内部クロック信号のクロック周期を元に戻して短い周期にすることができる。
【０１１４】
この場合にも、図５に示すように、内部電圧を昇圧するときには、内部クロック信号の周期は、電源電圧に応じて、内部昇圧回路の電圧特性に適したクロック周期に設定されている。これによって、内部電圧の昇圧動作が完了してから書き込み用パルス電圧または消去用パルス電圧の印加が開始されるまでの間、余分な待ち時間が生じないようにすることができる。
【０１１５】
書き込み用パルス電圧または消去用パルス電圧を印加する直前には、制御コード発生回路２から、ラッチレジスタＧにデータ「１」を書き込むための制御コードが処理回路１に供給される。処理回路１に、ラッチレジスタＧのデータ「１」を書き込む制御コードが供給されると、処理回路１はラッチレジスタＧにデータ「１」を書き込み、ラッチレジスタＧからはクロック周期制御用信号「１」が出力されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、クロック周期制御用信号「１」が供給されると、クロック周期が長くなった内部クロック信号が生成される。これによって、書き込み用パルス電圧または消去用パルス電圧の幅が確保され、メモリセルへのデータ書き込みまたはメモリセルに対するデータ消去を十分に行うことができる。
【０１１６】
書き込み用パルス電圧または消去用パルス電圧の印加終了後には、制御コード生成回路２から、ラッチレジスタＧにデータ「０」を書き込むための制御コードが処理回路１に供給される。処理回路１に、ラッチレジスタＧのデータ「０」を書き込む制御コードが供給されると、処理回路１はラッチレジスタＧにデータ「０」を書き込み、ラッチレジスタＧからはクロック周期制御用信号「０」が出力されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、クロック周期制御用信号「０」が供給されると、クロック周期が短くなった内部クロック信号が生成される。これによって、内部クロック信号の周期が内部降圧回路の電圧特性に適した周期に戻り、内部電圧の降圧動作が完了してから処理が終了するまでに、余分な待ち時間が生じない。
【０１１７】
図７は、図６のライトステートマシン２４Ｂにおける処理回路１からラッチレジスタＡ〜Ｇへのアクセス動作の流れを説明するためのフローチャートであり、図８は、図６のライトステートマシン２４Ｂにおける内部クロック信号と、処理回路１からラッチレジスタＡ〜Ｆへのアクセス動作との関係を示すタイミングチャートである。ここでは、１クロックで一つのラッチレジスタがアクセスされる。
【０１１８】
図７および図８に示すように、まず、ステップ１１では、内部クロック信号に同期して、処理回路１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに順次アクセスが行われる。このときの内部クロック信号の周期は、複数のラッチレジスタのうち、処理回路１からのアクセスにあまり時間がかからないラッチレジスタＡ〜Ｃへのアクセスを保証するために必要なクロック周期に設定されている。
【０１１９】
次に、ステップ１２では、制御コード発生回路２から、内部クロック信号の周期を長くするための制御コードが処理回路１に供給され、この制御コードに従って、図２に示すクロック制御用信号生成回路１Ａにてクロック周期制御用信号「１」が生成され、または処理回路１から図６に示すラッチレジスタＧにアクセスが行われてラッチレジスタＧからクロック周期制御用信号「１」が出力されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、処理回路１からのアクセスに時間がかかる、処理回路１から比較的遠い位置に配置されているラッチレジスタＤ〜Ｆへのアクセスを保証するために必要なクロック周期になるように、周期が長い内部クロック信号が生成される。
【０１２０】
ステップ１３では、この周期が長い内部クロック信号に同期して、処理回路１から比較的遠い位置に配置されているラッチＤ、ラッチＥおよびラッチＦに順次アクセスが行われる。
【０１２１】
ステップ１４では、制御コード生成回路２から、内部クロック信号の周期を元に戻すための制御コードが処理回路１に供給され、この制御コードに従って、図２に示すクロック制御用信号生成回路１Ａにてクロック周期制御用信号「０」が生成され、または処理回路１から図６に示すラッチＧにアクセスが行われてラッチＧからクロック周期制御用信号「０」が出力されて、内部クロック生成回路３に供給される。内部クロック生成回路３では、処理回路１から比較的近い位置に配置されているラッチレジスタＡ〜Ｃへのアクセスを保証するために必要なクロック周期になるように、内部クロック信号の周期が元に戻されて短くなる。
【０１２２】
ステップ１５では、処理回路１から比較的近い位置に配置されているラッチレジスタＡ、ラッチレジスタＢおよびラッチレジスタＣに順次アクセスが行われる。
【０１２３】
このように、本実施形態２によれば、内部クロック信号の周期を制御することよって、処理回路１からのアクセスに時間があまりかからないラッチレジスタへのアクセス時に余分な待ち時間を無くしてメモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、アクセスに時間がかかるラッチレジスタへのアクセス時に十分なアクセス時間を確保して書き込み特性および消去特性を均一に保つことができる。
【０１２４】
なお、上記実施形態１，２では、本発明の半導体記憶装置について説明したが、本発明の半導体記憶装置を携帯電話装置やコンピュータなどのような電子情報機器に容易に組み込むことができて、本発明の効果を奏することができる。例えば、図１７に示すように、電子情報機器５が、フラッシュメモリなどの情報記憶手段と、操作入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、操作入力手段からの各種操作指令（例えば携帯電話器の各種機能に対する入力操作）を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して各種情報処理するＣＰＵ（中央処理演算装置）とを有する場合に、前述したように、メモリ動作内の各動作時間特性に応じて内部クロック信号の周期を可変してメモリ動作時間を短縮化する本発明の半導体記憶装置を情報記憶手段として容易に用いることができる。
【０１２５】
【発明の効果】
以上により、本発明によれば、内部制御信号生成回路が内部クロック生成回路を制御することにより内部クロック信号の周期を切り替え可能とするため、内部電圧を昇圧または降圧するときには、外部から供給される電源電圧に応じて、内部電圧発生回路内の内部昇圧回路または内部降圧回路の電圧特性（動作時間特性）に適したクロック周期とすることができる。また、メモリセルに書き込み用パルス電圧または消去用パルス電圧を印加するときには、内部クロック信号の周期を切り替えて、データ書き込みおよびデータ消去（動作時間特性）に適したクロック周期として、書き込み用パルス電圧または消去用パルス電圧のパルス幅が十分に確保されるようにすることができる。よって、内部電圧の昇圧動作が完了してから書き込み用パルス電圧または消去用パルス電圧の印加が開始されるまでの間、および内部電圧の降圧動作が完了してから処理が終了するまでの間に、余分な待ち時間をなくして、メモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、書き込み用パルス電圧または消去用パルス電圧を印加するときに十分なパルス幅を確保して書き込み特性および消去特性を均一に保つことができる。
【０１２６】
また、本発明によれば、内部クロック信号の周期を切り替え可能であるため、複数のラッチ手段のうち、アクセスに時間があまりかからない、処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時には、クロック周期を短くし、アクセスに時間がかかる、処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うときには、内部クロック信号の周期を長くすることができる。よって、アクセスに時間があまりかからないラッチ手段へのアクセス時に余分な待ち時間を無くしてメモリセルへのデータ書き込みおよびメモリセルに対するデータ消去を高速化すると共に、アクセスに時間がかかるラッチ手段へのアクセス時に十分なアクセス時間を確保して書き込み特性および消去特性を均一に保つことができる。
【図面の簡単な説明】
【図１】本発明のフラッシュメモリに備わったライトステートマシンの実施形態２の要部構成を示すブロック図である。
【図２】図１の処理回路に設けられたクロック周期制御用信号発生回路の要部構成を示す回路図である。
【図３】図１の内部クロック生成回路の要部構成を示す回路図である。
【図４】図１のライトステートマシンによるアルゴリズムの制御の流れを説明するためのフローチャートである。
【図５】図１のライトステートマシンにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係を示すタイミングチャートである。
【図６】本発明のフラッシュメモリに備わったライトステートマシンの実施形態２の要部構成を示すブロック図である。
【図７】図６のライトステートマシンにおける処理回路からラッチレジスタＡ〜Ｇへのアクセス動作の流れを説明するためのフローチャートである。
【図８】図６のライトステートマシンにおける内部クロック信号と、処理回路からラッチレジスタへのアクセス動作との関係を示すタイミングチャートである。
【図９】従来の一般的なフラッシュメモリの要部構成を示すブロック図である。
【図１０】図９のフラッシュメモリに備わったライトステートマシンの要部構成を示すブロック図である。
【図１１】図１０のライトステートマシンによるアルゴリズムの制御の流れを説明するためのフローチャートである。
【図１２】図１０のライトステートマシンにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係を示すタイミングチャートである。
【図１３】図１０のライトステートマシンにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係とは別の関係を示すタイミングチャートである。
【図１４】図１０のライトステートマシンにおける内部クロック信号と、内部電圧およびパルス印加活性化信号との関係とは更に別の関係を示すタイミングチャートである。
【図１５】従来のフラッシュメモリについて、ライトステートマシンにおける処理装置からラッチへのアクセス動作の流れを説明するためのフローチャートである。
【図１６】従来のフラッシュメモリについて、内部クロック信号と、処理装置１からラッチへのアクセス動作との関係を示すタイミングチャートである。
【図１７】本発明の半導体記憶装置を電子情報機器に適用させた場合の電子情報機器の基本構成を示すブロック図である。
【符号の説明】
２４Ａ，２４Ｂ ライトステートマシン
１ 処理回路
１ａ、１ｂ デコーダ
１ｃ ラッチレジスタ
２ 制御コード発生回路
３ 内部クロック生成回路
５ 電子情報機器
２５ 内部電圧発生回路
Claims (11)
- 電源電圧を昇圧してメモリセルへのデータ書き込みおよび該メモリセルのデータ消去を行うために必要な内部電圧を生成可能とすると共に、昇圧された該内部電圧の降圧を可能とする内部電圧発生回路を有しており、内部クロック信号に同期して、該内部電圧への昇圧動作、該メモリセルへの書き込み用または消去用のメモリ動作電圧印加動作、該内部電圧の降圧動作を順次制御することにより、該メモリセルへのデータ書き込みまたはデータ消去するメモリ動作を行う半導体記憶装置において、
該昇圧動作および該降圧動作時に余分な待ち時間を減らすべく、該電源電圧に応じて、内部電圧発生回路の電圧特性に適した内部クロック信号の周期に設定すると共に、該メモリ動作電圧印加動作の動作時間を確保可能な内部クロック信号の周期に設定する手段を有する半導体記憶装置。 - 前記手段は、
前記電源電圧に応じて前記内部クロック信号の周期を切替制御するための内部制御信号を生成する内部制御信号生成回路と、該内部制御信号に基づいて、周期の異なる該内部クロック信号を生成可能とする内部クロック生成回路とを有する請求項１記載の半導体記憶装置。 - 前記内部制御信号生成回路は、前記電源電圧が低い条件および高い条件のうち該高い条件下で、前記内部電圧の昇圧動作および降圧動作をクロック制御するための内部クロック信号の周期が、前記書き込み用電圧または消去用電圧の印加動作をクロック制御するための内部クロック信号の周期よりも短くなるように、該内部クロック信号の周期を切り替えるための前記第１内部制御信号を生成する請求項２記載の半導体記憶装置。
- 前記内部制御信号生成回路は、
ラッチデータをラッチ可能とする複数のラッチ手段および、前記メモリセルへの書き込み用または消去用のメモリ動作電圧印加動作の直前に、該ラッチ手段に対してアクセスを行って該ラッチデータの書き込みおよび読み出しを制御する処理回路を含み、該内部クロック信号に同期して該処理回路から各ラッチ手段にアクセスを行う時間に応じて、該内部クロック信号の周期を切替制御するための前記内部制御信号を生成する請求項２または３記載の半導体記憶装置。 - 前記内部制御信号生成回路は、前記処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、該処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うアクセス時に比べて、内部クロック信号の周期が短くなるように、該内部クロック信号の周期を切り替えるための前記内部制御信号を生成する請求項４記載の半導体記憶装置。
- 複数のメモリセルが行方向および列方向に配置されたメモリアレイを有し、
前記内部制御信号生成回路は、該内部クロック信号に同期して、該内部電圧発生回路による内部電圧の昇圧、降圧、および該メモリセルへの書き込み用電圧または消去用電圧として書き込み用パルス電圧または消去用パルス電圧の印加を制御するための第３内部制御信号を生成する請求項２または４記載の半導体記憶装置。 - 前記内部制御信号生成回路は、外部から入力されるコマンドによって指示された動作を実行するためのアルゴリズムを記述した制御コードが内蔵された制御コード発生回路をさらに有し、該コマンドに対応する制御コードが該制御コード発生回路から供給され、前記内部クロック信号に同期して、該制御コードに記述されたアルゴリズムが順次処理されるように内部制御信号を生成する請求項２または４記載の半導体記憶装置。
- 前記内部制御信号生成回路は、前記内部クロック生成回路に対してクロック周期を変化させる前記第１または第２内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号生成部をさらに有し、 前記制御コード発生回路には、前記内部クロック信号の周期を長くする制御コードおよび該内部クロック信号の周期を短くする制御コードがさらに記憶されており、該クロック周期制御信号生成部は、該内部クロック信号の周期を長くする制御コードが該制御コード発生回路から前記内部制御信号生成回路に供給されたときに、前記内部クロック生成回路に対してクロック周期を長くするための第１または第２内部制御信号を出力し、また、該内部クロック信号の周期を短くする制御コードが該制御コード発生回路から該内部制御信号生成回路に供給されたときに、該内部クロック生成回路に対してクロック周期を短くするための第１または第２内部制御信号を出力する請求項７記載の半導体記憶装置。
- 前記内部制御信号生成回路は、前記内部クロック生成回路に対してクロック周期を変化させる第１または第２内部制御信号としてクロック周期制御信号を出力するクロック周期制御信号用ラッチ手段をさらに有し、
前記制御コード発生回路には、前記内部クロック信号の周期を長くする制御コードおよび該内部クロック信号の周期を短くする制御コードがさらに記憶されており、
該クロック周期制御信号用ラッチ手段は、該内部クロック信号の周期を長くする制御コードが該制御コード発生回路から前記内部制御信号生成回路を介して供給されたときに、ラッチデータが更新されて前記内部クロック生成回路に対してクロック周期を長くするための第１または第２内部制御信号を出力し、また、該内部クロック信号の周期を短くする制御コードが該制御コード発生回路から該内部制御信号生成回路を介して供給されたときに、ラッチデータが更新されて該内部クロック生成回路に対してクロック周期を短くするための第１または第２内部制御信号を出力する請求項７記載の半導体記憶装置。 - 前記メモリセルに書き込み用電圧または消去用電圧として書き込み用パルス電圧または消去用パルス電圧を印加する動作を制御する制御時、または前記処理回路から比較的遠い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、前記内部クロック信号の周期を長くする制御コードが前記制御コード発生回路から前記内部制御信号生成回路に供給され、また、内部電圧を昇圧または降圧する動作を制御する制御時、または該処理回路から比較的近い位置に配置されたラッチ手段へのアクセスを行うアクセス時に、前記内部クロック信号の周期を短くする制御コードが該制御コード発生回路から該内部制御信号生成回路に供給される請求項８または９記載の半導体記憶装置。
- 請求項１〜１０の何れかに記載の半導体記憶装置を用いて前記電源電圧に応じて内部クロック信号の周期を可変して該メモリ動作時間を短縮化する電子情報機器。
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