JP3958454B2 - Method for forming isolation film of semiconductor element - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は半導体素子に関し、特に微細素子間の電気的な隔離に適した半導体素子の隔離膜形成方法に関する。
【0002】
【従来の技術】
一般に、素子間の電気的な隔離方法に最も広く用いられている方法中の一つは選択酸化工程(LOCOS)である。しかし、このLOCOS工程は、設計基準0.2μm以下の工程では殆ど使用できない。通常、素子隔離方法にはコンベンショナル(conventional)LOCOS方法、NSL(Nitride Sidewall LOCOS)方法、そしてトレンチアイソレーション(Trench Isolation)方法などがある。
【0003】
以下、添付図面に基づき従来技術による半導体素子の隔離膜形成方法を説明する。
図1a〜図1c、図2a〜図2cは従来のNSL(Nitride Sidewall LOCOS)方法を説明するための工程断面図である。NSL方法は、コンベンショナルLOCOS方法と工程が類似し、フィールド酸化膜を形成するに先立って基板を所定の深さに食刻して側壁を形成するという点だけが異なる。
【0004】
すなわち、図1aに示すように、半導体基板11上に初期酸化膜12を成長させた後、初期酸化膜12上に第1シリコン窒化膜13を蒸着により形成する。
図1bに示すように、アクティブマスク14を用いて実際の素子形成領域のアクティブ領域と、素子間の電気的な絶縁役割を果たすフィールド領域とを区画する。
【0005】
図1cに示すように、アクティブマスク14を用いて食刻工程で第1シリコン窒化膜13の一部を選択的に取り除く。そして、第1シリコン窒化膜13をマスクとして用いてイオン注入を施す。
【0006】
図2aに示すように、第1シリコン窒化膜13を含む半導体基板11の全面に第2シリコン窒化膜15を蒸着により形成する。
図2bに示すように、エッチバック工程を用いて第2シリコン窒化膜15の一部を食刻して、第1シリコン窒化膜13の両側面に側壁(sidewall)15aを形成する。次いで、側壁15aをマスクとして用いて食刻工程で半導体基板11の表面を所定の深さに食刻してトレンチ16を形成する。その後、図2cに示すように高温の炉内で熱処理して選択的にフィールド酸化膜17を成長させる。これにより、従来のNSL工程が完了する。
【0007】
一方、図3a〜図3c、図4a、図4bは従来技術によるトレンチアイソレーション方法を説明するための工程断面図である。
図3aに示すように、半導体基板21上に初期酸化膜22を成長させた後、初期酸化膜22上にシリコン窒化膜23を蒸着により形成する。
【0008】
図3bに示すように、アクティブマスク(図示せず)を用いた食刻工程でシリコン窒化膜23と初期酸化膜22の一部を選択的に取り除いて、半導体基板21の一部を選択的に露出させる。
【0009】
この後、図3cに示すように、シリコン窒化膜23をマスクとして用いて食刻工程で露出された半導体基板21の表面を所定の深さに食刻して、トレンチ24を形成する。
【0010】
図4aに示すように、トレンチ24を含む半導体基板21の全面に絶縁膜25を蒸着により形成する。
図4bに示すように、CMP工程で不要な絶縁膜25を取り除いてフィールド酸化膜25aを形成する。これにより、従来技術によるトレンチアイソレーション工程が完了する。
【0011】
【発明が解決しようとする課題】
しかし、上記のような従来の半導体素子の隔離膜形成方法には次の問題点があった。
【0012】
(1)従来のコンベンショナルLOCOS方法を用いる場合、素子間の隔離領域の幅が1μm以下になればフィールド酸化膜の厚さが薄くなる現象(シンニング(thinning)現象)が発生し、0.5μm以下になればシンニング現象がひどくなる。このため、フィールド酸化膜の一部がアクティブ領域に侵入するバーズビーク(bird's beak)が発生してアクティブ領域が減少する等の理由により微細素子にコンベンショナルLOCOS方法を適用することは不可能である。
【0013】
(2)NSL方法を用いる場合、バーズビークが発生しないという点では有利である。しかし、半導体基板21を食刻してフィールド酸化膜25aを形成する際、フィールド酸化膜25aの下部がラウンディングされず、尖鋭の部分ができる。このため、尖鋭の部分よりストレスが増加し、結局漏洩電流が増加して、素子特性に悪影響を及ぼす要因となる。更に、フィールド酸化膜25aのシンニング現象も生じるため、基板21の表面から内部への酸化膜25aの成長量が不足してアイソレーション特性が不安定となる。
【0014】
(3)トレンチアイソレーション方法を用いる場合、コンベンショナルLOCOSに比べて素子隔離の特性を改善させることができるものの、トレンチの形成及びトレンチ内への絶縁膜の埋め込みが困難である。また、CMP工程を適用することにより、微細の粒子が発生し、工程が複雑となり、このためTAT(Turn Around Time)及びコストが増加する。
【0015】
本発明は上記の問題点を解決するためになされたものであり、その目的は、素子間の隔離特性を改善して高集積半導体素子を具現するに適した半導体素子の隔離膜形成方法を提供することにある。
【0016】
【課題を解決するための手段】
上記目的を達成するための請求項1に記載の半導体素子の隔離膜形成方法は、半導体基板上に第1窒化膜を形成し、前記第1窒化膜上に酸化膜を形成する工程と、前記第1窒化膜及び前記酸化膜をパターニングして酸化防止膜パターンを形成する工程と、前記酸化防止膜パターンの側面に側壁スペーサを形成する工程と、前記酸化防止膜パターン及び前記側壁スペーサをマスクとして用いて前記基板を食刻して、傾斜するか、または垂直な側壁を有するトレンチを形成する工程と、前記トレンチの側壁が前記側壁スペーサの下方に移動するように前記トレンチの表面を酸化して絶縁膜を形成する工程と、前記トレンチの底面に不純物イオンを注入する工程と、熱酸化により前記トレンチ内にフィールド酸化膜を形成する工程とを備えることを要旨とする。
【0018】
請求項2に記載の発明は、請求項1記載の半導体素子の隔離膜形成方法において、前記側壁スペーサを形成する工程が前記酸化防止膜パターン上及び前記基板上に第2窒化膜を形成する工程と、前記第2窒化膜を異方性食刻して、前記酸化防止膜パターンの側面に第2窒化膜からなる前記側壁スペーサを形成する工程とを備えることを要旨とする。
【0019】
請求項3に記載の発明は、請求項1記載の半導体素子の隔離膜形成方法において、前記不純物イオンは、フッ素イオン或いはゲルマニウムイオンであることを要旨とする。
【0020】
【発明の実施の形態】
以下、本発明の半導体素子の隔離膜形成方法を添付図面に基づき説明する。
図5a〜図5c、図6a〜図6c、図7a、図7bは本発明の第1実施形態による半導体素子の隔離膜形成方法を説明するための工程断面図である。
【0021】
図5aに示すように、半導体基板30上に第1絶縁層31を形成し、第1絶縁層31上に第2絶縁層32、第3絶縁層33を順次形成する。この際、第1、第3絶縁層31、33はシリコン酸化膜であり、第2絶縁層32はシリコン窒化膜である。第2絶縁層32はアクティブ領域をマスキングするためのマスク層として用いられ、第3絶縁層33は、以後の工程で窒化膜側壁33aを形成する場合、第2絶縁層32との食刻選択比を調節するために用いられる。
【0022】
次いで、第3絶縁層33上にフォトレジストPR3を塗布した後、パターニングすることにより、素子隔離領域を区画する。
通常、シリコン基板30上に素子を形成するための多くの工程を行うことにより、特定の結晶方向を有するシリコン結晶体の構造が決定される。例えば、シリコン結晶体の結晶方向が<111>である場合、他方向の場合に比べて原子の表面密度が高く、シリコンの張力が大きく、且つシリコンの酸化速度が早い。MOS素子では通常<100>方向のシリコン基板を用いる。
【0023】
図5bに示すように、パターニングされたフォトレジストPR3をマスクとして用いて食刻工程で第3、第2、第1絶縁層33、32、31を順次食刻して、アクティブ領域をマスキングして酸化を防止するための酸化防止パターン32a及びパッド酸化膜31aを形成する。酸化防止パターン32aにより基板30のアクティブ領域がマスキングされる。このとき、酸化防止パターン32aの側面部位が露出されている。
【0024】
図5cに示すように、露出された基板30を含む酸化防止パターン32a上に、シリコン窒化膜からなる第4絶縁層(図示せず)を化学気相蒸着法を用いてエッチバックする。こうして、パッド酸化膜31a及び酸化防止パターン32aの側面にシリコン窒化膜からなる側壁33aが形成される。この際、側壁33aを形成するべく第4絶縁層をエッチバックする際、酸化防止パターンを構成するシリコン酸化膜である第3絶縁層33が第2絶縁層32上に覆われているため、第2絶縁層32は食刻されない。
【0025】
図6aに示すように、側壁33aをマスクとして用いて食刻工程で基板30を非等方性食刻することにより、底面が<100>方向、側面が<111>方向を有するトレンチ34を形成する。この際、基板30の食刻深さは、形成されるフィールド酸化膜の厚さの略半分程度の深さに調節される。又、トレンチ34において、<111>方向のシリコンの平面は<100>方向の平面よりも更に稠密であり、食刻率が更に低い。
【0026】
基板30を湿式食刻する場合、23重量%のKOHと、13重量%のCH3、CHOH、CH3を混合してエッチング液として用いる。この種のエッチング液を用いて食刻する場合、食刻率は<100>方向が<111>方向よりも大きい。乾式食刻を行う場合にはダブルプラズマ食刻装置を使用することが好ましい。
【0027】
図6bに示すように、酸化雰囲気中でトレンチ34の両側面及び底面に熱酸化膜35を成長させる。この際、トレンチ34の側面と底面は互いに異なる方向性を有し、側面の熱酸化膜35の成長速度が底面よりも早い。これにより、底面の熱酸化膜35の厚さよりも側面の熱酸化膜35の厚さが大きくなる。更に、熱酸化膜35の成長率から見ると、トレンチ34の底面は<100>方向、側面は<111>方向であり、低い温度での熱酸化膜35の成長率は側面が底面よりも略67%程度大きい。ゆえに、成長した熱酸化膜35は、<100>方向の底面よりも<111>方向の側面で大きな傾斜を有する。
【0028】
図6cに示すように、底面の酸化速度を促進する不純物イオン例えば不活性イオン(F)或いはゲルマニウム(Ge)イオンを基板30に注入して、高濃度にドープされた不純物層36を形成する。この際、トレンチ34の側面には若干の不純物がドープされ(図示せず)、トレンチの底面に大部分の不純物がドープされる。ここで、<111>方向の側面での傾斜角は<100>方向のトレンチの底面に対して約55゜の傾斜を有する。
【0029】
図7aに示すように、トレンチ34内の熱酸化膜35を取り除く。熱酸化膜35は、側壁33aと、シリコン基板30と、パッド酸化膜31aとの食刻選択比を有するエッチング液を用いて湿式食刻工程で容易に取り除くことができる。
【0030】
図7bに示すように、酸化雰囲気中で900〜1100℃の温度で2〜4時間の間熱成長させることにより、200〜1000nmの厚さを有するフィールド酸化膜37を成長させる。
【0031】
ここで、熱酸化膜35を取り除いた後、シリコン基板30からフィールド酸化膜37を成長させる図7bの工程の外に、熱酸化膜35を取り除かずにそのまま熱酸化工程によりフィールド酸化膜を成長させてもよい。
【0032】
フィールド酸化膜37を成長させた後、酸化防止パターン32a及びパッド酸化膜31aを取り除いてアクティブ領域を露出させる。酸化防止パターン32a及びパッド酸化膜31aは等方性湿式食刻によって容易に取り除くことができる。
【0033】
第1の実施形態では、酸化速度促進用の不純物をトレンチの底面の中央に注入することにより、トレンチ34の側面における酸化速度が遅くなる。このため、アクティブ領域へフィールド酸化膜37が侵入するのを効果的に防止でき、バーズビークの発生が防止される。又、トレンチ34の側面での酸化速度と底面での酸化速度とが異なるため、バーズヘッドの発生も防止される。
【0034】
更に、酸化防止パターン32aを構成するシリコン窒化膜32と側壁33aとの食刻選択比を考慮してシリコン窒化膜32上にシリコン酸化膜33が形成されているので、酸化防止パターン32aの酸化防止効果に対する信頼性が向上する。
【0035】
図8a〜図8c、図9a〜図9cは本発明の第2実施形態による半導体素子の隔離膜形成方法を説明するための工程断面図である。
図8aに示すように、半導体基板40上に第1絶縁層41を形成し、第1絶縁層41上に第2絶縁層42、第3絶縁層43を順次形成する。この際、第1、第3絶縁層41、43はシリコン酸化膜であり、第2絶縁層42はシリコン窒化膜である。第2絶縁層42はアクティブ領域をマスキングするためのマスク層として用いられ、第3絶縁層43は、以後の工程で窒化膜側壁43aを形成する場合、第2絶縁層42との食刻選択比を調節するために用いられる。
【0036】
次いで、第3絶縁層43上にフォトレジストPR4を塗布した後、パターニングすることにより、素子隔離領域を区画する。
図8bに示すように、パターニングされたフォトレジストPR4をマスクとして用いて第3、第2、第1絶縁層43、42、41を順次食刻して、アクティブ領域をマスキングして酸化を防止するための酸化防止パターン42a及びパッド酸化膜41aを形成する。酸化防止パターン42aにより基板40のアクティブ領域がマスキングされる。このとき、酸化防止パターン42aの側面部位が露出されている。
【0037】
図8cに示すように、露出された基板40を含む酸化防止パターン42a上に、シリコン窒化膜からなる第4絶縁層(図示せず)を化学気相蒸着法を用いて形成してエッチバックする。こうして、パッド酸化膜41a及び酸化防止パターン42aの側面にシリコン窒化膜からなる側壁43aが形成される。この際、側壁43aを形成するべく第4絶縁層をエッチバックする際、酸化防止パターン42aを構成するシリコン酸化膜である第3絶縁層43が第2絶縁層42上に覆われているため、第2絶縁層42は食刻されない。
【0038】
図9aに示すように、基板40を非等方性食刻することにより、水平な底面と、底面に対して垂直な側面とを有するトレンチ44を形成する。この際、トレンチ44は、要求されるフィールド酸化膜の厚さの略半分程度の深さに形成される。
【0039】
図9bに示すように、低エネルギーを有する不活性イオン或いはゲルマニウムイオンをトレンチ44内に注入する。これにより、トレンチ44の底面の直下方の基板40には高濃度にドープされた不純物層46が形成される。この不純物層46は、熱酸化工程時に酸化膜の成長速度を促進させる。
【0040】
図9cに示すように、酸化雰囲気中で900〜1100℃の温度で2〜4時間の間熱成長させることにより、200〜1000nmの厚さを有するフィールド酸化膜47を成長させる。
【0041】
フィールド酸化膜47を成長させた後、酸化防止パターン42a及びパッド酸化膜41aを取り除いてアクティブ領域を露出させる。酸化防止パターン42a及びパッド酸化膜41aは等方性湿式食刻によって容易に取り除くことができる。
【0042】
第2の実施形態では、不純物をトレンチ44の底面の中央に注入することにより、トレンチ44の側面における酸化速度が遅くなる。このため、アクティブ領域へフィールド酸化膜47が侵入するのを効果的に防止でき、バーズビックの発生が防止される。又、トレンチ44の側面での酸化速度と底面での酸化速度とが異なるため、バーズヘッドの発生も防止される。
【0043】
【発明の効果】
以上説明したように、本発明の半導体素子の隔離膜形成方法は以下のような効果がある。
【0044】
請求項1に記載の発明によれば、フィールド酸化膜の成長前に不純物イオンをトレンチの底面に注入することにより、トレンチ側面におけるフィールド酸化膜の酸化速度が遅くなる。従ってフィールド酸化膜が半導体基板の所定領域に侵入するのが防止されるので、素子隔離の特性を改善することができる。
【0045】
請求項1に記載の発明によれば、酸化防止膜パターンが酸化防止のための窒化膜と酸化膜とから構成されているので、酸化防止効果に対する信頼性を向上させることができる。
【0046】
請求項3に記載の発明によれば、不活性イオンとして、自身は反応しないながらも酸化速度に影響を及ぼすF或いはGeイオンを用いることにより、トレンチの底面における酸化速度を早くすることができる。
【図面の簡単な説明】
【図1】a〜cは、従来技術によるNSL(Nitride Sidewall LOCOS)方法を説明するための工程断面図。
【図2】a〜cは、図1に続く従来技術によるNSL方法を説明するための工程断面図。
【図3】a〜cは、従来技術によるトレンチアイソレーション方法を説明するための工程断面図。
【図4】a、bは、図3に続く従来技術によるトレンチアイソレーション方法を説明するための工程断面図。
【図5】a〜cは、本発明の第1の実施の形態の半導体素子の隔離膜形成方法を説明するための工程断面図。
【図6】a〜cは、図5に続く第1の実施の形態の半導体素子の隔離膜形成方法を説明するための工程断面図。
【図7】a、bは、図6に続く第1の実施の形態の半導体素子の隔離膜形成方法を説明するための工程断面図。
【図8】a〜cは、本発明の第2の実施の形態の半導体素子の隔離膜形成方法を説明するための工程断面図。
【図9】a〜cは、図8に続く第2の実施の形態の半導体素子の隔離膜形成方法を説明するための工程断面図。
【符号の説明】
30、40…半導体基板
37、47…フィールド酸化膜
32a、43a…酸化防止パターン(酸化防止膜パターン)
32、42…第2絶縁層(第1窒化膜)
33、43…第3絶縁層(酸化膜)
33a、43a…側壁(側壁スペーサ、酸化防止膜パターン及び側壁スペーサはパターンを形成する。)
34、44…トレンチ
35…熱酸化膜(絶縁膜)[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor element, and more particularly, to a method for forming an isolation film of a semiconductor element suitable for electrical isolation between fine elements.
[0002]
[Prior art]
In general, one of the most widely used methods for electrical isolation between devices is a selective oxidation process (LOCOS). However, this LOCOS process can hardly be used in a process with a design standard of 0.2 μm or less. Generally, there are a conventional LOCOS method, an NSL (Nitride Sidewall LOCOS) method, a trench isolation method, and the like as element isolation methods.
[0003]
Hereinafter, a conventional method for forming an isolation film of a semiconductor device will be described with reference to the accompanying drawings.
FIGS. 1a to 1c and FIGS. 2a to 2c are process sectional views for explaining a conventional NSL (Nitride Sidewall LOCOS) method. The NSL method is similar in process to the conventional LOCOS method, except that the side wall is formed by etching the substrate to a predetermined depth prior to forming the field oxide film.
[0004]
That is, as shown in FIG. 1a, after the
As shown in FIG. 1b, an
[0005]
As shown in FIG. 1c, a part of the first
[0006]
As shown in FIG. 2a, a second
As shown in FIG. 2B, a portion of the second
[0007]
3a to 3c, 4a, and 4b are process cross-sectional views for explaining a conventional trench isolation method.
As shown in FIG. 3A, after an
[0008]
As shown in FIG. 3b, the
[0009]
Thereafter, as shown in FIG. 3c, the surface of the
[0010]
As shown in FIG. 4a, an
As shown in FIG. 4b, the field oxide film 25a is formed by removing the unnecessary
[0011]
[Problems to be solved by the invention]
However, the conventional method for forming an isolation film for a semiconductor device has the following problems.
[0012]
(1) When the conventional conventional LOCOS method is used, if the width of the isolation region between the elements is 1 μm or less, the phenomenon that the thickness of the field oxide film becomes thin (thinning phenomenon) occurs, and the thickness is 0.5 μm or less. If it becomes, the thinning phenomenon will become worse. For this reason, it is impossible to apply the conventional LOCOS method to a micro device because a bird's beak in which a part of the field oxide film enters the active region is generated and the active region is reduced.
[0013]
(2) When the NSL method is used, it is advantageous in that no bird's beak occurs. However, when the field oxide film 25a is formed by etching the
[0014]
(3) When the trench isolation method is used, although the element isolation characteristic can be improved as compared with the conventional LOCOS, it is difficult to form a trench and embed an insulating film in the trench. In addition, by applying the CMP process, fine particles are generated and the process becomes complicated, which increases TAT (Turn Around Time) and cost.
[0015]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for forming an isolation film of a semiconductor device suitable for realizing a highly integrated semiconductor device by improving isolation characteristics between the devices. There is to do.
[0016]
[Means for Solving the Problems]
The method for forming an isolation film of a semiconductor device according to
[0018]
According to a second aspect of the invention, in the isolated membrane forming method as claimed in
[0019]
The invention according to claim 3 is the semiconductor device isolation film forming method according to
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a method for forming an isolation film of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
FIGS. 5a to 5c, FIGS. 6a to 6c, FIGS. 7a and 7b are process cross-sectional views for explaining a method of forming an isolation film of a semiconductor device according to the first embodiment of the present invention.
[0021]
As shown in FIG. 5 a, the first insulating
[0022]
Next, after applying a photoresist PR3 on the third insulating layer 33, patterning is performed to partition the element isolation region.
Usually, the structure of a silicon crystal having a specific crystal direction is determined by performing many steps for forming an element on the
[0023]
As shown in FIG. 5b, the third, second, and first insulating
[0024]
As shown in FIG. 5c, a fourth insulating layer (not shown) made of a silicon nitride film is etched back on the
[0025]
As shown in FIG. 6a, by anisotropically etching the
[0026]
When the
[0027]
As shown in FIG. 6b, a
[0028]
As shown in FIG. 6c, impurity ions that accelerate the bottom surface oxidation rate, such as inert ions (F) or germanium (Ge) ions, are implanted into the
[0029]
As shown in FIG. 7a, the
[0030]
As shown in FIG. 7b, a
[0031]
Here, after removing the
[0032]
After the
[0033]
In the first embodiment, the oxidation rate on the side surface of the
[0034]
Furthermore, since the silicon oxide film 33 is formed on the
[0035]
8a to 8c and FIGS. 9a to 9c are process cross-sectional views for explaining a method of forming an isolation film of a semiconductor device according to a second embodiment of the present invention.
As shown in FIG. 8 a, the first insulating
[0036]
Next, after applying a photoresist PR4 on the third insulating layer 43, patterning is performed to partition the element isolation region.
As shown in FIG. 8b, the third, second, and first insulating
[0037]
As shown in FIG. 8c, a fourth insulating layer (not shown) made of a silicon nitride film is formed on the antioxidant pattern 42a including the exposed
[0038]
As shown in FIG. 9a, by anisotropically etching the
[0039]
As shown in FIG. 9 b, inert ions or germanium ions having low energy are implanted into the
[0040]
As shown in FIG. 9c, a
[0041]
After the
[0042]
In the second embodiment, by implanting impurities into the center of the bottom surface of the
[0043]
【The invention's effect】
As described above, the method for forming an isolation film for a semiconductor device of the present invention has the following effects.
[0044]
According to the first aspect of the present invention, the impurity ions are implanted into the bottom surface of the trench before the field oxide film is grown, thereby slowing down the oxidation rate of the field oxide film on the side surface of the trench. Accordingly, the field oxide film is prevented from entering a predetermined region of the semiconductor substrate, so that the element isolation characteristics can be improved.
[0045]
According to the first aspect of the present invention, since the antioxidant film pattern is composed of the nitride film and the oxide film for preventing oxidation, the reliability of the antioxidant effect can be improved.
[0046]
According to the third aspect of the present invention, the use of F or Ge ions that do not react but influence the oxidation rate as inert ions can increase the oxidation rate at the bottom of the trench.
[Brief description of the drawings]
FIGS. 1A to 1C are process cross-sectional views for explaining a conventional NSL (Nitride Sidewall LOCOS) method.
FIGS. 2a to 2c are process cross-sectional views for explaining a conventional NSL method following FIG.
FIGS. 3A to 3C are process cross-sectional views for explaining a trench isolation method according to the prior art. FIGS.
4A and 4B are process cross-sectional views for explaining a conventional trench isolation method following FIG. 3;
FIGS. 5a to 5c are process cross-sectional views for explaining a method of forming a semiconductor element isolation film according to the first embodiment of the present invention; FIGS.
6A to 6C are process cross-sectional views for explaining the isolation film forming method for the semiconductor device according to the first embodiment following FIG. 5;
FIGS. 7A and 7B are process cross-sectional views for explaining the method of forming the isolation film for the semiconductor device according to the first embodiment following FIG. 6; FIGS.
FIGS. 8A to 8C are process cross-sectional views for explaining a method for forming an isolation film of a semiconductor device according to a second embodiment of the present invention. FIGS.
FIGS. 9A to 9C are process cross-sectional views for explaining a method of forming a semiconductor element isolation film according to the second embodiment following FIG. 8; FIGS.
[Explanation of symbols]
30, 40 ...
32, 42 ... second insulating layer (first nitride film)
33, 43 ... Third insulating layer (oxide film)
33a, 43a ... sidewalls (the sidewall spacer, the antioxidant film pattern and the sidewall spacer form a pattern)
34, 44 ... trench 35 ... thermal oxide film (insulating film)
Claims (3)
前記第1窒化膜及び前記酸化膜をパターニングして酸化防止膜パターンを形成する工程と、
前記酸化防止膜パターンの側面に側壁スペーサを形成する工程と、
前記酸化防止膜パターン及び前記側壁スペーサをマスクとして用いて前記基板を食刻して、傾斜するか、または垂直な側壁を有するトレンチを形成する工程と、
前記トレンチの側壁が前記側壁スペーサの下方に移動するように前記トレンチの表面を酸化して絶縁膜を形成する工程と、
前記トレンチの底面に不純物イオンを注入する工程と、
熱酸化により前記トレンチ内にフィールド酸化膜を形成する工程とを備えることを特徴とする半導体素子の隔離膜形成方法。 Forming a first nitride film on a semiconductor substrate and forming an oxide film on the first nitride film;
Patterning the first nitride film and the oxide film to form an antioxidant film pattern;
Forming sidewall spacers on the side surfaces of the antioxidant film pattern;
Etching the substrate using the antioxidant film pattern and the sidewall spacer as a mask to form a trench having a tilted or vertical sidewall; and
Oxidizing the surface of the trench to form an insulating film so that the sidewall of the trench moves below the sidewall spacer;
Implanting impurity ions into the bottom of the trench;
And a step of forming a field oxide film in the trench by thermal oxidation.
前記酸化防止膜パターン上及び前記基板上に第2窒化膜を形成する工程と、
前記第2窒化膜を異方性食刻して、前記酸化防止膜パターンの側面に第2窒化膜からなる前記側壁スペーサを形成する工程とを備えることを特徴とする請求項1記載の半導体素子の隔離膜形成方法。Forming a pre-Symbol sidewall spacers,
Forming a second nitride film before Symbol oxidation barrier on the pattern and the substrate,
The semiconductor device according to claim 1, further comprising: anisotropically etching the second nitride film to form the sidewall spacer made of the second nitride film on a side surface of the antioxidant film pattern. Isolation film forming method.
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