JP3950868B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、更に詳細には、基板厚みが130μｍ程度以下で、且つマルチチップパッケージ（ＭＣＰ：Multi Chip Package）に搭載される半導体チップとして好適に使用される半導体装置、及び、その製造方法に関する。
半導体チップとして構成される半導体装置では、半導体基板の内部に混入し、或いは半導体装置の表面に付着した重金属が、熱処理によって素子活性領域の近傍に拡散し、半導体装置の信頼性を低下させる問題がある。この重金属拡散によって生じる半導体装置の信頼性の低下を抑制するために、従来より様々な対策が施されている。例えば、製造プロセスにおいて半導体装置に重金属が付着しないように清浄化が行われている。また、基板内に混入した重金属の拡散を抑制するために、素子活性領域の周囲に重金属を捕獲、即ちゲッタリング（gettering）する機能を有するゲッタリング層を配設することが行われている。
ゲッタリング層には種々のものがあるが、例えば特許文献１、２では、半導体基板中の格子間酸素を析出させた多数の結晶欠陥を形成し、これらの結晶欠陥を含む酸素析出層をゲッタリング層として構成している。これは、酸素析出による結晶欠陥がゲッタリング機能を有することを利用するものである。
ところで、近年、携帯電話やデジタルカメラ（ＤＳＣ：Digital Still Camera）といった携帯用機器の小型化の要請により、複数の半導体装置を多層に搭載して一体化し、半導体装置の高集積化を実現するＭＣＰが用いられている。
図６に、半導体チップを２段に積層した、ＢＧＡ（Ball Grid Array）構造を有するＭＣＰの一例を示す。ＭＣＰ３０では、ＭＣＰの基板を構成するＭＣＰ基板１１上に接着層１２を介して下部半導体チップ１３が配設され、下部半導体チップ１３上に表面保護膜１４及び接着層１５を介して上部半導体チップ１６が配設されている。ＭＣＰ基板１１内には配線が形成され、下部半導体チップ１３及び上部半導体チップ１６の各基板の表面近傍には素子活性領域１３ａ，１６ａが形成されている。ＭＣＰ基板１１と下部半導体チップ１３及び上部半導体チップ１６との間は、ボンディングワイヤ１７を介して接続され、ＭＣＰ基板１１は、ＭＣＰ基板１１の裏側に配設された、はんだボール１９を介して図示しないマザーボード等に接続される。
ＭＣＰでは、その厚みが製品仕様等によって制限されているため、搭載する個々の半導体チップを通常の半導体チップに比して厚みを小さくする必要がある。一方、半導体チップとして十分な機械的強度を維持する必要もある。ＭＣＰに搭載される半導体チップは、上記のような要請から、380〜420μｍ程度の厚みに形成される通常の半導体チップに対して、300μｍ程度以下の厚みに形成される。このような小さな厚みを有する半導体チップは、半導体基板の表面近傍に素子活性領域を形成した後に、半導体基板の裏面を研磨することによって製造される。
ところで、携帯用機器の更なる小型化及び高機能化を実現するためには、ＭＣＰ内部の個々の半導体装置の厚みを更に縮小して、ＭＣＰの高集積化を図る必要がある。近年、半導体基板の研磨技術や取扱い技術が進歩し、半導体基板に損傷を与えることなく50μｍ程度の基板厚みまで研磨することが可能となっている。
ところが、半導体装置の基板厚みが300μｍ程度以下になると、半導体チップの機械的強度が低下する。この強度の低下は、特に研磨時に半導体基板の裏面に形成される研磨傷（ダメージ）に起因しており、小さな外力によっても半導体チップが割れ易くなる。半導体装置の割れを防ぐために、通常の粗研磨を施した後に、半導体基板の裏面に対してポリッシング（Polishing）技術を用いた高精度な表面微細研磨（鏡面研磨）を行い、半導体基板の裏面に形成されたダメージを取り除くことが行われている。
特開平１１−１３５５１０号公報 特開平１１−１４５１４６号公報
本発明者は、100μｍ程度以下の基板厚みを有する半導体チップについては、100μｍ程度よりも大きな基板厚みを有する半導体装置と比較して、半導体チップの動作について信頼性の低下が特に顕著であることを見いだした。また、このような厚みの半導体チップでは、基板裏面の鏡面研磨を行うと、鏡面研磨を行わない場合と比較して信頼性の低下がより顕著になることを見いだした。これら事実は、基板厚みが100μｍ程度以下の半導体装置の実用化に大きな障害となる。
上記問題について検討したところ、半導体装置の信頼性の低下は、基板厚みを100μｍ程度以下に研磨することによって、その後に半導体装置の裏面に付着した重金属が、熱処理工程の際に素子活性領域の近傍へ拡散して引き起こすことが判明した。また、鏡面研磨による半導体装置の信頼性の低下は、ゲッタリング機能を有する研磨傷が取り除かれることによって、素子活性領域の近傍へ拡散する重金属が増加して引き起こされることが判明した。
一般に、固体中に存在する粒子の拡散長Ｌは、拡散係数Ｄ及び拡散時間ｔを用いて、√（Ｄｔ）で与えられる。拡散係数Ｄは更に、振動因子Ｄ0、活性化エネルギーＥa、ボルツマン定数ｋ、絶対温度Ｔを用いて、Ｄ0exp（−Ｅa／ｋＴ）で与えられる。重金属のうち、シリコン基板中での拡散が特に速いＣｕについて検討すると、そのＤ0及びＥaは、Ｄ0＝3〜8×10-3ｃｍ2／秒で、Ｅa＝0.2〜0.5ｅＶであることが知られている。ＭＣＰの通常の製造条件で、半導体チップの完成後に行われる熱処理を考えると、熱処理温度が200〜300℃で、合計した熱処理時間が300〜1000秒程度と見積ることが出来るので、これらの数値を上記式に適用して、Ｌ＝100μｍ程度が得られる。
図７に、下部半導体チップがＤＲＡＭで構成される場合に、下部半導体チップの裏面に付着した重金属が、素子活性領域の近傍へ拡散する様子を示す。同図は、図６の下部半導体チップ１３内部の拡散状況を特に示している。下部半導体チップ１３の裏面を研磨する際には、研磨に用いられる研磨剤や研磨ブレードに微量に含まれる重金属３１が下部半導体チップ１３の裏面に付着する。また、ＭＣＰ基板１１上に下部半導体チップ１３を配設する際に、接着層１２中に微量に含まれている重金属３１が下部半導体チップ１３の裏面に付着する。付着する重金属３１は、主としてＣｕ、Ｆｅ、又はＺｎ等であり、50〜200原子／ｃｍ2程度の付着が観測されている。
次に、接着層１２，１５や樹脂封止材１８等を熱によって硬化させる熱硬化処理のために、合計で、例えば温度が150℃程度で30分程度の熱処理が行われる。また、はんだボール１９のリフロー処理のために、例えば温度が280℃程度で30秒程度の熱処理が行われる。これらの熱処理によって、下部半導体チップ１３の裏面に付着した重金属３１は、トータルとして100μｍ程度の距離を拡散する。拡散した重金属は、素子活性領域１３ａ近傍の空乏層３２に到達した際に、そこに結晶欠陥が存在すると捕獲され（３１ａ）、バンドギャップ中に準位を形成して、リーク電流の発生源となる。
特許文献１、２に記載のような酸素析出層を、半導体装置の裏面に付着した重金属の素子活性領域の近傍への拡散を抑制するために、ゲッタリング層として配設することが考えられる。ここで、酸素析出層は、半導体基板中の酸素濃度が例えば１０16／ｃｍ3程度ではゲッタリング機能を有するものの、ゲッタリング効果は比較的小さい。一方、ゲッタリング効果を高めることを目的として酸素濃度を高めると、熱処理条件等と相まって酸素析出による結晶欠陥が成長して転位が形成される。転位が形成されると、転位に含まれる多数の空孔等に起因して、重金属の拡散が却って促進され、また半導体基板の剛性が弱められる場合がある。
上記のように酸素析出層によるゲッタリング層は、シリコン成長時の酸素濃度やその後の熱処理等の製造条件の制御が難しい。またゲッタリング効果に限界があり、小さな基板厚みを有する半導体装置ではゲッタリング層の厚みも制限されるため、これのみでは重金属の拡散を十分に抑制することは難しい。
本発明は、上記に鑑み、ＭＣＰに搭載される半導体チップとして好適に使用でき、半導体装置の裏面から素子活性領域の近傍への重金属の拡散を抑制し、且つ高い機械的強度を有する半導体装置、及び、その製造方法を提供することを目的とする。
上記目的を達成するため、本発明に係る半導体装置（半導体チップ）は、活性層（素子活性領域）を上面に有する半導体基板を備える半導体装置において、
前記基板が130μｍ以下の厚みを有し、該基板厚みの50％以上の厚みを有し重金属をゲッタリングする機能を有する不純物含有層を前記活性層と基板底面との間に有することを特徴としている。
また、本発明に係るマルチチップパッケージは、上記半導体装置を１つ以上積層して備えることを特徴としている。
更に、本発明に係る半導体装置の製造方法は、複数の半導体チップを積層して備える半導体装置（マルチチップパッケージ）の製造方法において、
前記半導体チップの少なくとも１つを研磨する工程であって、半導体基板の厚みが130μｍ以下となるように底面から研磨し、該研磨において重金属をゲッタリングする機能を有する不純物含有層を前記半導体基板の厚みの50％以上となるように底面に残す第１の研磨工程と、前記不純物含有層の底面を前記第１の研磨工程よりも微細に研磨し、前記不純物含有層の厚みが該半導体基板の厚みの50％以上となるように残す第２の研磨工程とを含む研磨工程を備えることを特徴としている。
本発明の半導体装置によれば、高い剛性を有する不純物含有シリコン層（高濃度不純物含有層）が、基板厚みの50％以上の厚みを有することによって、半導体装置の機械的強度を十分に高めることが出来る。また、不純物含有シリコン層がそのゲッタリング機能として重金属の拡散速度を低下させるので、上記厚みを有する不純物含有シリコン層によって、基板の裏面に付着した重金属が活性層の近傍に拡散することを効果的に抑制することが出来る。従って、高い信頼性を有する半導体装置を提供することが出来る。
半導体装置は、例えばＤＲＡＭ、フラッシュメモリ、論理回路チップ、又は、ＳＲＡＭであって、特に本発明をＤＲＡＭやフラッシュメモリなどの容量を備える半導体装置に適用することによって、情報保持機能を増大させることが出来る。本発明は、基板厚みが100μｍ以下である半導体装置に適用することによって、特に大きな利点が得られる。
本発明の半導体装置の好適な実施態様では、前記不純物含有シリコン層が、前記基板厚みの60％以上である。これによって、半導体装置の機械的強度を更に高め、且つ重金属の拡散をより効果的に抑制することが出来る。
本発明の半導体装置の好適な実施態様では、前記不純物含有シリコン層が、１０18／ｃｍ3以上の不純物濃度を有する不純物含有シリコン層である。これによって、半導体装置の機械的強度を更に高め、且つ重金属の拡散をより効果的に抑制することが出来る。不純物含有シリコン層は、シリコン基板上にエピタキシャル成長法等を用いて形成してもよく、１０18／ｃｍ3以上の不純物濃度を有するシリコン基板として形成しても良い。
本発明は、前記不純物含有シリコン層の底面の中心線平均粗さＲａが、Ｒａ＜５ｎｍとなるように研磨されている半導体装置に適用することによって、好ましい本発明の半導体装置の効果を得ることが出来る。
本発明のマルチチップパッケージによれば、小さな厚みを有し、且つ高い信頼性を有する本発明の半導体装置を備えることによって、高集積化され、且つ高い信頼性を有するマルチチップパッケージを得ることが出来る。
本発明の半導体装置の製造方法によれば、本発明の半導体装置を製造する好ましい製造方法を実現している。本発明の半導体装置の製造方法に係る好適な実施態様では、前記不純物含有シリコン層が、１０18／ｃｍ3以上の不純物濃度を有する不純物含有層である。
本発明者は、本発明に先立ち、半導体装置の厚みの縮小及び鏡面研磨による信頼性の低下の問題を確認するため、下記第１及び第２の実験を行った。第１の実験として、図６に示したＭＣＰ３０について、下部半導体基板１３の研磨に際して、粗研磨のみを行った基板厚みが120μｍの下部半導体チップ、粗研磨及び鏡面研磨の双方を行った基板厚みが120μｍの下部半導体チップ、及び粗研磨及び鏡面研磨を行った基板厚みが100μｍの下部半導体チップを各複数個製造した。これら下部半導体チップを、ＭＣＰ３０に組み立て、且つマザーボードに取り付けて、それぞれサンプル１、サンプル２、及びサンプル３とした。サンプル１〜サンプル３のそれぞれについて、ビット数とリフレッシュ時間との関係について調べた。
結果を図８（ａ）に示す。同図中、グラフ（Ｉ）、グラフ（II）、及びグラフ（III）が、それぞれサンプル１、サンプル２、及びサンプル３の結果を示している。サンプル１とサンプル２との比較から、同じ基板厚みを有する半導体装置であっても、鏡面研磨を行った場合に、リフレッシュ時間が短いことが理解できる。また、サンプル２とサンプル３との比較から、粗研磨及び鏡面研磨を同様に行った場合でも、基板厚みが小さい場合に、リフレッシュ時間が短いことが判る。
第２の実験として、図６に示したＭＣＰ３０について、下部半導体基板１３の基板厚みを80〜300μｍの範囲で様々な値に設定し、粗研磨及び鏡面研磨を行った下部半導体チップを製造した。これら下部半導体チップを、ＭＣＰ３０に組み立て、且つマザーボードに取り付けて、サンプル４とした。それぞれの基板厚みを有するサンプル４について、リフレッシュ時間が規格に定める時間値よりも小さな「不良ビット」の数量を調べた。結果を図８（ｂ）に示す。同図中、グラフの実線部分が実験値を、点線部分が推測値をそれぞれ示している。
グラフより、基板厚みが300μｍより小さくなるに従って、不良ビットが少しずつ多くなる。基板厚みが130μｍ程度でグラフの傾きが大きく変化し、130μｍ程度よりも小さくなると不良ビットが急激に増加している。従って、基板厚みが130μｍ程度以下において、下部半導体チップの裏面に付着した重金属の拡散による信頼性の低下が顕著であるといえる。なお、サンプル４の全てにおいて、素子活性領域１３ａの厚みは20μｍ程度とした。
第１及び第２の実験結果に基づき、本発明者は、ＭＣＰに搭載される、基板厚みが130μｍ程度以下の半導体チップについては、特に半導体チップの裏面に付着した重金属が素子活性領域の近傍へ拡散することを抑制する必要があることを確認した。
ここで、基板厚みが130μｍ程度以下の半導体装置では、半導体装置の機械的強度が極めて低いため、半導体基板の剛性を低下させる恐れがある、機械的応力による結晶欠陥を形成することは好ましくない。これに対して、本発明者は、高濃度の不純物を含む半導体層（高濃度不純物含有層）が、重金属の拡散速度を低下させる特性を有し、且つ高い剛性を有することに着目した。高濃度不純物含有層のこれらの機能について、重金属の拡散速度の低下は、層中に多数の格子間原子が存在して結晶密度が高まることに、高い剛性を有するのは、層中に多数の格子間原子が存在して結晶がへき開しにくくなることに起因するものと考えられている。
つまり、本発明者は、半導体基板中に高濃度不純物含有層を配設し、重金属の拡散速度を低下させることによって、半導体装置の裏面に付着した重金属が、熱処理工程に際して素子活性領域の近傍に到達できないようにすることとした。この場合、素子活性領域の近傍に到達できない重金属はリーク電流の発生源とはならない。また同時に、高い剛性を有する上記高濃度不純物含有層によって、半導体装置の機械的強度を高めることとした。なお、重金属の拡散速度に一定の低下が生じる不純物濃度は１０18／ｃｍ3以上で、顕著な低下が生じる不純物濃度は１０20／ｃｍ3以上であり、また、高濃度不純物含有層の剛性は不純物濃度の増加に伴って高くなる。
本発明者は、更に１０18／ｃｍ3以上の不純物濃度を有する高濃度不純物含有層を配設した半導体装置について、高濃度不純物含有層の厚みと半導体装置の機械的強度との関係について調べる第３の実験を行った。実験の結果、高濃度不純物含有層の厚みが半導体装置の厚みの50％未満だと、半導体装置に外力が加わった際に曲げが発生し易く、また反りが発生し易いことが判った。一方、高濃度不純物含有層の厚みが半導体装置の厚みの50％以上、好ましくは60％以上とすることによって、半導体装置の曲げや反りの発生を効果的に抑制でき、十分な機械的強度が得られることが判った。
第３の実験結果に基づき、本発明では、ＭＣＰに搭載される基板厚みが130μｍ以下の半導体チップにおいて、１０18／ｃｍ3以上の不純物濃度を有する高濃度不純物含有層の厚みを、半導体基板の厚みの50％以上、好ましくは60％以上とすることによって、半導体チップの十分な機械的強度を得ることとした。半導体チップの基板厚みが100μｍ以下となると、効果がより顕著となる。
以下、図面を参照し、本発明に係る実施形態例に基づいて本発明を更に詳細に説明する。図１に、本発明の実施形態例に係る半導体装置を備えたＭＣＰの断面を示す。ＭＣＰ１０は、ＭＣＰ基板１１と、ＭＣＰ基板１１上に接着層１２を介して配設された、基板厚みが100μｍ程度の下部半導体チップ１３と、下部半導体チップ１３上に表面保護膜１４及び接着層１５を介して配設された上部半導体チップ１６とを備える。
下部半導体チップ１３は、例えばＤＲＡＭ等のメモリ半導体装置であって、上部半導体チップ１６は、例えばＤＲＡＭ以外のメモリ半導体装置、ＣＰＵ、ＤＳＰ（Digital Signal Processor）などである。接着層１２，１５は、ペースト状、又はテープ状の樹脂を熱硬化した層である。表面保護膜１４は、ＭＣＰ１０組立て前の半導体装置の保管に際して、半導体装置の表面の腐蝕を防止する絶縁層である。
ＭＣＰ基板１１は、内部にＣｕなどの金属配線パターンが形成されたＭＣＰ用の基板である。ＭＣＰ基板１１と下部半導体チップ１３及び上部半導体チップ１６とは、ボンディングワイヤ１７によって接続されている。ＭＣＰ基板１１上には、下部半導体チップ１３、上部半導体チップ１６、及びボンディングワイヤ１７等を覆って、樹脂封止材１８が形成されている。ＭＣＰ基板１１はＢＧＡ構造を有し、アレイ状に配設されたはんだボール１９を介してマザーボード等の実装基板に搭載されている。
下部半導体チップ１３は、濃度が１０20／ｃｍ3のホウ素を含む高濃度不純物含有層２１と、高濃度不純物含有層２１上に形成された比較的低濃度の不純物を含む低濃度不純物含有層２２とを備える。高濃度不純物含有層２１は、下部半導体チップ１３の裏面から60μｍ程度の厚みで形成され、下部半導体チップ１３の基板厚みに対して60％程度の厚みを有する。高濃度不純物含有層２１は、本発明の不純物含有層を構成する。
下部半導体チップ１３の表面近傍には、ＰＮ接合などを有する素子活性領域１３ａが形成されている。素子活性領域１３ａは、下部半導体チップ１３の表面から20μｍ程度の深さまで形成されている。低濃度不純物含有層２２では、高濃度不純物含有層２１に含まれるホウ素が、低濃度不純物含有層２２中に拡散した不純物拡散領域２２ａが形成されている。不純物拡散領域２２ａは、数μｍ程度の厚みを有する。上部半導体チップ１６の表面近傍には、素子活性領域１６ａが形成されている。
本実施形態例によれば、高い剛性を有する高濃度不純物含有層２１が、下部半導体チップ１３の基板厚みの60％程度の厚みを有することによって、下部半導体チップ１０の機械的強度を十分に高めることが出来る。また、上記厚みを有する高濃度不純物含有層２１の濃度を１０20／ｃｍ3とすることによって、下部半導体チップ１３の裏面に付着した重金属が素子活性領域１３ａの近傍に拡散することを効果的に抑制することが出来る。
従来、ＭＣＰのメモリ半導体装置にはＳＲＡＭが主に用いられていたが、ＳＲＡＭは高集積化に適していないため、ＭＣＰの高機能化に伴って、ＤＲＡＭからなる擬似ＳＲＡＭや、専用又は汎用のＤＲＡＭが用いられている。しかし、ＤＲＡＭは、リーク電流によって情報保持機能が大きく影響される。本発明をＭＣＰに搭載されるＤＲＡＭに適用することによって、情報保持機能を増大させることが出来る。
図２（ａ）〜（ｃ）、及び図３（ｄ）、（ｅ）に、上記ＭＣＰ１０に搭載される、表面保護膜１４が形成された下部半導体チップ１３を製造する各製造段階を示す。先ず、図２（ａ）に示すように、シリコン基板２０上に、１０20／ｃｍ3の濃度のホウ素を含むシリコン層を、例えば100μｍ程度エピタキシャル成長させ、高濃度不純物含有層２１を形成する。
次に、図２（ｂ）に示すように、高濃度不純物含有層２１上に比較的低濃度のホウ素を含むシリコン層を、数十μｍ程度エピタキシャル成長させ、低濃度不純物含有層２２を形成する。この際に、高濃度不純物含有層２１に含まれるホウ素が低濃度不純物含有層２２中に拡散することによって、高濃度不純物含有層２１に隣接する低濃度不純物含有層２２中に、厚みが数μｍ程度の比較的高濃度のホウ素が含まれる不純物拡散領域２２ａが形成される。
次に、図２（ｃ）に示すように、基板の表面近傍に不純物注入などによって素子活性領域１３ａを形成する。また、基板の表面に酸化膜や配線層などの積層構造を形成し、トランジスタや容量（図示せず）を形成する。次いで、図３（ｄ）に示すように、素子活性領域１３ａが形成された基板の表面を覆う表面保護膜１４を形成する。引き続き、図３（ｅ）に示すように、基板の厚みが100μｍ程度になるように基板の裏面から粗研磨を行い、シリコン基板２０及び高濃度不純物含有層２１の一部を除去する。引き続き、基板の裏面に対して鏡面研磨を行うことによって、粗研磨によって形成された研磨傷を除去する。これにより、表面に表面保護膜１４が形成された下部半導体チップ１３を完成することが出来る。
本実施形態例に係る製造方法によれば、高濃度不純物含有層２１上に低濃度不純物含有層２２を形成し、且つシリコン基板２０及び高濃度不純物含有層２１の一部を除去することによって、本実施形態例に係る下部半導体チップ１３を製造することが出来る。なお、本実施形態例の製造方法では、シリコン基板２０上に高濃度不純物含有層２１を形成したが、濃度が１０20／ｃｍ3の不純物を含むシリコン基板２０を用い、この上に低濃度不純物含有層２２をエピタキシャル成長法等によって形成しても構わない。この場合、粗研磨を行う工程では、基板の厚みが100μｍ程度になるように、シリコン基板２０の一部を除去する。
本実施形態例では、高濃度不純物含有層２１の存在によって下部半導体チップ１３の機械的強度を十分に高めることが出来る。従って、下部半導体チップ１３では、素子活性領域１３ａと下部半導体チップ１３の裏面との間に、高濃度不純物含有層２１の一部として、或いは高濃度不純物含有層２１の外側に、ゲッタリング機能を有する他の層を備えても構わない。
図４に、本実施形態例の第１変形例に係る、ダメージ層（欠陥層）を更に備える下部半導体チップを示す。本変形例に係る下部半導体チップ１３は、高濃度不純物含有層２１の一部がダメージ層２３として構成されることを除いては、実施形態例に係る下部半導体チップ１３と同様の構成を有している。ダメージ層２３は、空孔を含む結晶欠陥を含む層である。本変形例によれば、空孔を含む結晶欠陥周囲に不純物が偏在することにより、ダメージ層２３がゲッタリング機能を有するので、下部半導体チップ１３の裏面に付着した重金属の、素子活性領域１３ａの近傍への拡散をより効果的に抑制することが出来る。
本変形例に係る下部半導体チップ１３の製造方法は、例えば、図２（ａ）に示した工程に後続して、半導体基板に酸素又は窒素等のイオンをイオン注入することを除いては、実施形態例に係る下部半導体チップ１３の製造方法と同様である。この場合、イオン注入の注入エネルギーを制御することによって極めて薄い領域内に、ダメージ層２３を形成することが出来る。
図５に、本実施形態例の第２変形例に係る、酸素析出層を更に備える下部半導体チップを示す。本変形例に係る下部半導体チップ１３は、高濃度不純物含有層２１の下部が酸素析出層２４として構成される。高濃度不純物含有層２１は50μｍ程度の厚みを有し、酸素析出層２４は10μｍ程度の厚みを有する。上記を除いては、実施形態例に係る下部半導体チップ１３と同様の構成を有している。本変形例によれば、第１変形例と同様の効果を得ることが出来る。
本変形例に係る下部半導体チップ１３を製造する製造方法の一例について示す。図２（ａ）に示した工程に先立って、シリコン基板２０として高濃度の酸素を含む基板を用い、不活性ガス雰囲気下で、温度が1000℃以上、例えば1200℃で第１の熱処理を行う。第１の熱処理によって、シリコン基板２０の表面近傍の酸素を除去する。これは、高濃度の酸素を含む基板上に他の層を形成すると多くの欠陥が生じるため、シリコン基板２０の表面近傍の酸素を除去することによって欠陥の発生を抑制するものである。また、第１の熱処理に後続して、不活性ガス雰囲気下で、温度が1000℃以下、例えば800℃で第２の熱処理を行い、格子間酸素を析出させて多数の結晶欠陥を生成する。
図２（ａ）に示した工程では、高濃度不純物含有層２１を例えば50μｍ程度エピタキシャル成長させる。図３（ｅ）に示した工程では、基板の厚みが100μｍ程度になるように基板の裏面から粗研磨を行い、シリコン基板２０の大半を除去する。除去されずに残ったシリコン基板２０は、酸素析出層２４として構成される。本変形例に係る下部半導体チップ１３の製造方法は、上記を除いては実施形態例に係る下部半導体チップ１３の製造方法と同様である。なお、高濃度の酸素を含むシリコン基板２０に代えて、実施形態例のシリコン基板２０上にエピタキシャル成長法を用いて、高濃度の酸素を含むシリコン層を形成し、このシリコン層を酸素析出層２４に形成することも出来る。この場合、第１の熱処理工程は不要である。
なお、実施形態例及び第１及び第２変形例では、本発明をＤＲＡＭとして構成される下部半導体チップ１３に適用した例について示したが、本発明は、ＤＲＡＭ以外の半導体チップや、上部半導体チップ１６に適用することも出来る。また、高濃度不純物含有層２１に含まれる不純物としてホウ素を用いた例を示したが、リン（Ｐ）及びその他の元素を用いることも出来る。
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
実施形態例の下部半導体チップを備えるＭＣＰの構成を示す断面図である。 図２（ａ）〜（ｃ）はそれぞれ、下部半導体チップを製造する各製造段階を示す断面図である。 図３（ｄ）、（ｅ）はそれぞれ、図３に後続する下部半導体チップを製造する各製造段階を示す断面図である。 第１変形例に係る下部半導体チップの構成を示す断面図である。 第２変形例に係る下部半導体チップの構成を示す断面図である。 従来のＭＣＰの構成を示す断面図である。 従来のＭＣＰについて、下部半導体チップの近傍を拡大して示す断面図である。 図８（ａ）は、第１の実験ついて、ビット数とリフレッシュ時間との関係を示すグラフであり、図８（ｂ）は、第２の実験について、不良ビット数と基板厚みとの関係を示すグラフである。
符号の説明
１０：ＭＣＰ
１１：ＭＣＰ基板
１２：接着層
１３：下部半導体チップ
１３ａ：素子活性領域
１４：表面保護膜
１５：接着層
１６：上部半導体チップ
１６ａ：素子活性領域
１７：ボンディングワイヤ
１８：樹脂封止材
１９：はんだボール
２０：シリコン基板
２１：高濃度不純物含有層
２２：低濃度不純物含有層
２２ａ：不純物拡散領域
２３：ダメージ層
２４：酸素析出層
３０：ＭＣＰ
３１，３１ａ：重金属
３２：空乏化領域

Claims (6)

  1. 活性層を上面に有する半導体基板を備える半導体装置において、
    前記基板が130μｍ以下の厚みを有し、該基板厚みの50％以上の厚みを有し重金属をゲッタリングする機能を有する不純物含有層を前記活性層と基板底面との間に有し、
    前記不純物含有層が、１０ 18 ／ｃｍ 3 以上の不純物濃度を有する不純物含有シリコン層であることを特徴とする半導体装置。
  2. 前記基板厚みが100μｍ以下である、請求項１に記載の半導体装置。
  3. 前記不純物含有層が、前記基板厚みの60％以上である、請求項１又は２に記載の半導体装置。
  4. 前記不純物含有層の底面の中心線平均粗さＲａが、Ｒａ＜５ｎｍとなるように研磨されている、請求項１〜３の何れか一に記載の半導体装置。
  5. 請求項１〜４の何れか一に記載の半導体装置を１つ以上積層して備えることを特徴とするマルチチップパッケージ。
  6. 複数の半導体チップを積層して備える半導体装置の製造方法において、
    前記半導体チップの少なくとも１つを研磨する工程であって、半導体基板の厚みが130μｍ以下となるように底面から研磨し、該研磨において重金属をゲッタリングする機能を有する不純物含有層を前記半導体基板の厚みの50％以上となるように底面に残す第１の研磨工程と、前記不純物含有層の底面を前記第１の研磨工程よりも微細に研磨し、前記不純物含有層の厚みが該半導体基板の厚みの50％以上となるように残す第２の研磨工程とを含む研磨工程を備え、
    前記不純物含有層が、１０ 18 ／ｃｍ 3 以上の不純物濃度を有する不純物含有シリコン層であることを特徴とする半導体装置の製造方法。
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