JP3946010B2

JP3946010B2 - Digital broadcast receiver

Info

Publication number: JP3946010B2
Application number: JP2001246577A
Authority: JP
Inventors: 正幸吉長; 利哉岩▲崎▼; 剛司田中
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-08-15
Filing date: 2001-08-15
Publication date: 2007-07-18
Anticipated expiration: 2021-08-15
Also published as: JP2003060612A

Description

【０００１】
【発明の属する技術分野】
この発明は、デジタル放送受信装置に関し、より特定的には、地上波デジタル放送の復調において直交周波数分割多重（ＯＦＤＭ）伝送方式の受信信号のガードインターバル相関検出を行なう復調部を含むデジタル放送受信装置に関する。
【０００２】
【従来の技術】
近年、移動体向けのデジタル音声放送や、地上系のデジタルテレビ放送において、ＯＦＤＭ伝送方式が注目されている。
【０００３】
このＯＦＤＭ伝送方式は、伝送するデジタルデータで互いに直交する多数の副搬送波（以下、サブキャリアという）を変調し、それらの変調波を多重して伝送する方式である。ＯＦＤＭ伝送方式は、使用するサブキャリアの数が数百〜数千と多くなると、各々の変調波のシンボル周期が極めて長くなるため、マルチパス干渉の影響を受けにくいという特徴を有している。
【０００４】
ＯＦＤＭ伝送方式による信号を受信するデジタル放送受信装置では、後に述べるガードインターバル期間の特性を利用して、キャリア同期、シンボル同期、クロック同期を行なうことが一般的である。
【０００５】
図１０は、従来のＯＦＤＭ復調部４００の構成を示すブロック図である。
図１０を参照して、ＯＦＤＭ復調部４００は、チューナの出力をアナログ−デジタル変換するＡ／Ｄ変換器４０１と、ベースバンド信号を同相軸信号（Ｉ信号）と直交軸信号（Ｑ信号）に分離するＩ／Ｑ分離部４０２と、送信キャリア周波数と受信キャリア周波数のキャリア間隔の２分の１以下の誤差を補正するキャリア同期部４０４とを含む。
【０００６】
ＯＦＤＭ復調部４００は、さらに、Ｉ信号、Ｑ信号をうけて所定期間遅延させ相関をとることによりガードインターバルを検出し各ブロックへクロックや制御信号を出力するガードインターバル相関回路４０６とを含む。
【０００７】
ガードインターバル相関回路４０６は、キャリア同期部４０４の出力をうけて遅延させ遅延前後の信号の相関を見ることによりガードインターバルを検出するガードインターバル検出処理回路４３２と、ガードインターバル検出処理回路４３２の出力を受けてシンボル同期パルスを発生するシンボル同期回路５０８と、シンボル同期回路５０８の出力を受けて同期クロックを出力するクロック同期部５０９とを含む。
【０００８】
ＯＦＤＭ復調部４００は、さらに、ガードインターバル相関回路４０６の出力する制御信号に応じたポイント数にて高速フーリエ変換を行なうＦＦＴ回路４０８と、送信キャリア周波数と受信キャリア周波数のキャリア間隔単位の誤差を補正するＡＦＴ（Auto Frequency Tuning）回路４１０と、ＡＦＴ回路とデータを授受し遅延処理等を行なうメモリ４１１と、データフレーム構造を検出し、制御信号を発生するフレームデコード回路４１２と、伝送路において受けた信号の歪みを補正する等化回路４１４とを含む。
【０００９】
ＯＦＤＭ復調部４００は、さらに、送信側で施された周波数方向のインタリーブを解除する周波数デインタリーブ回路４１６と、送信側で施された時間方向のインタリーブを解除する時間デインタリーブ回路４１８と、送信側で変調方式に応じて配置されたデータを復号するデマッピング回路４２０と、送信側で施されたビット単位のインタリーブを解除するビットデインタリーブ回路４２２とを含む。
【００１０】
ＯＦＤＭ復調部４００は、さらに、送信側で畳込み符号化されたデータを復号するビタビ復号回路４２４と、送信側で施されたバイト単位のインタリーブを解除するバイトデインタリーブ回路４２６と、トランスポートストリーム形式に適合するようにデータの再構成を行なうＴＳ再生回路４２８と、送信側でリードソロモン符号化されたデータを復号するＲＳ復号回路４３０とを含む。
【００１１】
ＲＳ復号回路４３０は、ＴＳデコーダに対してリードソロモン復号された結果を出力する。
【００１２】
図１１は、図１０におけるガードインターバル相関回路４０６の構成を示すブロック図である。
【００１３】
図１１を参照して、入力端子５０１には、チューナによって受信され、直交復調回路、Ａ／Ｄ変換器を経由して同相検波軸信号（Ｉ信号）と直交検波軸信号（Ｑ信号）とが入力される。
【００１４】
キャリア同期部４０４は送信キャリア周波数と受信キャリア周波数のキャリア間隔の２分の１以下の誤差を補正する。
【００１５】
ガードインターバル相関回路４０６は、Ｉ信号、Ｑ信号を受けてガードインターバル期間の検出処理を行なうガードインターバル検出処理回路４３２と、ガードインターバル検出処理回路４３２の出力を受けてシンボル期間を検出しシンボルパルスを出力するシンボル同期回路５０８と、シンボル同期回路の出力を受けてクロック同期処理を行なうクロック同期部５０９とを含む。
【００１６】
ガードインターバル検出処理回路４３２は、有効シンボル期間だけ信号遅延を行なう遅延メモリ５０２と、複素乗算演算により遅延前後の信号の相関をとる相関器５０３と、ガード期間幅の平均値を連続して出力する移動平均回路５０４と、移動平均回路５０４の出力を正の値に変換し累積和を出力する絶対値加算回路５０５とを含む。
【００１７】
ガードインターバル検出処理回路４３２に入力されるＩ信号，Ｑ信号は２系統に分配され、一方は直接、相関器５０３に入力される。他方は、遅延メモリ５０２に入力され有効シンボル期間だけ遅延された信号が相関器５０３に入力される。
【００１８】
相関器５０３の出力は、ガード期間幅の平均値を連続して出力する移動平均回路５０４に入力される。移動平均回路５０４の出力は、キャリア周波数の同期処理を行なうキャリア同期部４０４と、絶対値加算回路５０５とに与えられる。
【００１９】
次にガードインターバル相関動作を説明する。
図１２は、ＯＦＤＭ変調信号を説明するための波形図である。
【００２０】
図１２を参照して、ＯＦＤＭ伝送方式では、伝送データを数百〜数千のサブキャリアに分散して変調することから、各サブキャリアの変調シンボルレートは極めて低くなり、１シンボル期間は極めて長くなる。
【００２１】
さらに、有効シンボル期間の前にガード期間を設定することにより、マルチパスの干渉の影響を効果的に除去することができる。
【００２２】
図１２に示すように、ガード期間Ｇ２は有効シンボル期間（Ｓ２＋Ｇ２′）の後半の部分Ｇ２′を巡回的に複写して形成する。マルチパス干渉の遅延時間がガード期間内であれば、復調時に有効シンボル期間の信号のみを復調することで、遅延した隣接シンボルによる符号間干渉を防ぐことができる。
【００２３】
供給されたＩ信号およびＱ信号は、図１１の遅延メモリ５０２と相関器５０３とに入力される。相関器５０３では、遅延メモリ５０２により有効シンボル期間分遅延された信号と直接に入力された信号の複素乗算計算を行ないその結果を出力する。相関器５０３の出力は、ガード期間幅で移動平均を取った後に絶対値和が取られる。
【００２４】
図１３は、図１１のガードインターバル相関回路の動作を説明するための動作波形図である。
【００２５】
図１３を参照して、Ａ／Ｄ変換器から与えられる信号ＡＤＯは、各有効シンボル期間Ｓ１，Ｓ２，…の先頭に、各々ガード期間Ｇ１，Ｇ２が付加されている。Ｇ１，Ｇ２，…は、図１２で説明したように各有効シンボル期間Ｓ１，Ｓ２，…内の最後尾のＧ１′，Ｇ２′，…を複写したものである。
【００２６】
したがって、遅延メモリ５０２によって有効シンボル期間遅延させると遅延メモリ出力ＭＯに示すように、遅延後の信号のガード期間Ｇ１，Ｇ２，…の出力タイミングと遅延前の信号の有効シンボル期間の部分Ｇ１′，Ｇ２′，…の出力タイミングとが一致する。ＧｎとＧｎ′とは複写関係にあるので、この期間における信号の相関は高い。他の期間においては、ＯＦＤＭ信号は図１２に示すようにノイズ性の信号であるので相関は低い。
【００２７】
このため、図１３に示すように、移動平均出力のＩ信号およびＱ信号である信号Ｉａｖ，Ｑａｖと絶対値加算回路の出力信号である信号Ｏａｂｓとはガード期間Ｇ１，Ｇ２，…の開始タイミングから次第に変化し、シンボル期間終了タイミングでピーク値を取る。
【００２８】
移動平均回路の出力はキャリア周波数同期回路へ、そして絶対値加算回路の出力はシンボル同期およびクロック同期部に供給される。
【００２９】
ここで、移動平均処理について簡単に説明しておく。
図１４は、移動平均処理を説明するための波形図である。
【００３０】
図１４を参照して、遅延メモリ５０２の遅延量が有効シンボル期間と等しい場合には、相関器出力にガード期間の間パルス信号が生ずる。移動平均回路５０４は、設定されたガード幅に相当する期間の相関器５０３の出力を平均化して累積加算する。したがって期間Ａ１で示すように複素乗算出力の値が低い場合には移動平均および絶対値加算出力は低い値とする。そして期間Ａ２のように複素乗算出力が高い値を示す期間を半分程度含む場合には移動平均絶対値加算出力は中間の値となる。さらに期間Ａ３のように複素乗算出力のパルス幅と移動平均処理期間とが一致する場合に移動平均、絶対値加算出力はピーク値をとる。
【００３１】
なお、絶対値加算は周波数オフセットに対処するために行なわれている。
このように図１１に示したガードインターバル相関回路４０６は、Ｉ信号およびＱ信号を受けて有効シンボル期間だけ遅延させ遅延前の信号と比較することにより、ガードインターバル期間の検出を行なっていた。
【００３２】
【発明が解決しようとする課題】
従来の回路では、有効シンボル期間長の遅延メモリ５０２を、ガードインターバル期間検出後有効に活用しておらず、受信装置全体のメモリの容量を大きくしているという問題があった。
【００３３】
図１５、図１６は、動作に必要なメモリ領域の説明をするための図である。
図１５、図１６を参照して、動作開始直後のようなガードインターバル期間が不明な場合には、図１１の遅延メモリ５０２において１有効シンボル期間分の信号すべてを保持できる領域に相当するメモリ領域５０２ａを必要とする。しかし、ガードインターバル期間が検出された後は、ガードインターバル期間にガードインターバル期間の１０分の１程度の期間を加えた期間（以下、この期間をガード相関期間と呼ぶ）を保持可能なメモリ領域５０２ｂがあればよく、ガード相関期間分を除いたメモリ領域５０２ｃが有効に活用されていないという問題があった。
【００３４】
この発明の目的は、搭載するメモリを有効に活用することでメモリ搭載量の合計が削減されたデジタル放送受信装置を提供することである。
【００３５】
【課題を解決するための手段】
この発明に従うと、有効シンボル期間と有効シンボル期間の一部に一致した波形のガード期間を有する直交周波数分割多重変調信号を受信するデジタル放送受信装置であって、直交検波後のＩ信号およびＱ信号を含む第１の入力信号を受けて有効シンボル期間だけ遅延させる遅延手段を備える。遅延手段は、書込データを受けて記憶データとして保持し、記憶データを読出データとして出力する記憶手段と、第１の入力信号と第２の入力信号のいずれか一方を切換制御信号に応じて選択的に記憶手段に書込データとして与え、かつ、読出データを受け第１の出力信号、第２の出力信号のいずれか一方として切換制御信号に応じて選択的に出力する切換手段とを含む。デジタル放送受信装置は、第１の入力信号と第１の出力信号との相関を検出する相関器と、相関器の出力の所定のガード期間幅分の平均値を連続して出力する移動平均回路と、移動平均回路の出力に応じて、ガードインターバル期間を検出するとともに切換制御信号を出力するガードインターバル期間検出手段とをさらに備える。
【００３６】
好ましくは、デジタル放送受信装置は、第２の入力信号を出力し、かつ、第２の出力信号をを受けて動作する第１の回路をさらに備える。
【００３７】
より好ましくは、第１の回路は、ガードインターバル期間検出手段の出力結果に応じて動作する。
【００３８】
好ましくは、切換手段は、第１の入力信号と第２の入力信号のいずれか一方を選択的に記憶手段に書込データとして与えるための第１のスイッチと、読出データを受け第１の出力信号、第２の出力信号のいずれか一方として選択的に出力するための第２のスイッチと、切換制御信号に応じて第１、第２のスイッチの切換を行なう切換タイミング制御部とを有する。
【００３９】
より好ましくは、ガードインターバル検出期間の検出のための遅延処理を記憶手段に行なわせるために、第１の書込制御信号および第１の読出制御信号を出力するメモリ制御信号生成手段をさらに備え、切換手段は、第１の書込制御信号と第２の書込制御信号のいずれか一方を切換タイミング制御部の出力に応じて選択的に記憶手段に与える第３のスイッチと、第１の読出制御信号と第２の読出制御信号のいずれか一方を切換タイミング制御部の出力に応じて選択的に記憶手段に与える第４のスイッチとをさらに有する。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４１】
図１は、本発明のデジタル放送受信装置の全体構成を示す概略ブロック図である。
【００４２】
図１を参照して、デジタル放送受信装置１０００において、アンテナ（図示せず）より受信されたＲＦ信号は、チューナ１００により選局され、ＯＦＤＭ復調部１０２にそれぞれ与えられる。
【００４３】
ＯＦＤＭ復調部１０２からの復調信号は、トランスポートストリームデコーダ（以下、ＴＳデコーダと呼ぶ）１０４に与えられ、ＭＰＥＧデコード部１１０に与えられる。すなわち、ＴＳデコーダ１０４では、選局されたチャネルからのベースバンド信号の抽出が行なわれる。
【００４４】
ＭＰＥＧデコード部１１０は、ＴＳデコーダ１０４から与えられたデータストリームを受けて、ランダムアクセスメモリ（以下、ＲＡＭと呼ぶ）１１２をデータを一時蓄積するバッファとして用いることで、映像信号および音声信号へと変換する。
【００４５】
デジタル放送受信装置１０００は、さらに、データバスＢＳ１を介して、ＴＳデコーダ１０４からの信号を受けて、格納するための内蔵蓄積デバイス１４８と、データバスＢＳ１を介して、内蔵蓄積デバイス１４８に蓄積されたデータに対して、所定の処理を行なって出力するための演算処理部１４４と、演算処理部１４４の演算処理におけるプログラムを記録するためのＲＯＭ１４０と、演算処理部１４４の動作のためのメモリ領域を提供するＲＡＭ１４２と、データバスＢＳ１と外部との間でデータ入出力を行なうための高速デジタルインターフェイス１４６とを備える。特に限定されないが、内蔵蓄積デバイス１４８およびＲＯＭ１４０としては、たとえば、電気的にデータの書込・読出が可能なフラッシュメモリを用いることが可能である。
【００４６】
演算処理部１４４が外部から与えられた指示に従って内蔵蓄積デバイス１４８中に蓄積されたデータに対して処理を行なった後のデータは、オンスクリーンディスプレイ（On Screen Display）処理部１３０から合成器１６０．２に与えられる。
【００４７】
合成器１６０．２は、ＭＰＥＧデコード部１１０からの出力と、オンスクリーンディスプレイ処理部１３０からの出力とを合成した後、映像出力端子１６４に与える。映像出力端子１６４からの出力は、表示部１００４に与えられる。
【００４８】
デジタル放送受信装置１０００は、さらに、内蔵蓄積デバイス１４８に蓄積されたデータに基づいて、演算処理部１４４が処理した結果のデータ等を受けて、表示部において出力される映像に対する効果音などを生成して、合成器１６０．１に与えるための付加音生成器１２０と、内蔵蓄積デバイス１４８に蓄積されたデータ等に基づいて演算処理部１４４が処理したデータを受けて、音声信号を生成し、合成器１６０．１に与えるＰＣＭデコーダ１２２を備える。
【００４９】
合成器１６０．１は、ＭＰＥＧデコード部１１０からの出力と、付加音生成器１２０およびＰＣＭデコーダ１２２からの出力とを受けて、合成結果を音声出力端子１６２に与える。音声出力端子１６２に与えられた音声信号は、音声出力部１００２から音声信号として出力される。
【００５０】
なお、デジタル放送受信装置１０００は、必要に応じて、外部との間でデータ授受を行なうためのモデム１５０や、ＩＣカードからの情報を受取るためのＩＣカードインターフェイス１５２を備える構成としてもよい。
【００５１】
高速デジタルインターフェイス１４６を介して、たとえば、ホームサーバ用のＨＤＤ装置などの外部蓄積デバイス１８０や、外部入力機器であるリモコン（あるいはキーボード等）１８２とがデータバスＢＳ１と接続されている。
【００５２】
また、デジタル放送受信装置１０００は、映像出力を受けてディスプレイに表示する表示部１００４や音声出力信号を受けて音声を出力するスピーカ等の音声出力部１００２と一体化された構成であっても良い。
【００５３】
図２は、図１におけるＯＦＤＭ復調部１０２の構成を示すブロック図である。
図２を参照して、ＯＦＤＭ復調部１０２は、チューナの出力をアナログ−デジタル変換するＡ／Ｄ変換器２０１と、ベースバンド信号を同相軸信号（Ｉ信号）と直交軸信号（Ｑ信号）に分離するＩ／Ｑ分離部２０２と、送信キャリア周波数と受信キャリア周波数のキャリア間隔の２分の１以下の誤差を補正するキャリア同期部２０４とを含む。
【００５４】
ＯＦＤＭ復調部１０２は、さらに、Ｉ信号、Ｑ信号をうけて所定期間遅延させ相関をとることによりガードインターバルを検出し各ブロックへクロックや制御信号を出力するガードインターバル相関回路２０６とを含む。
【００５５】
ガードインターバル相関回路２０６は、キャリア同期部２０４の出力をうけて遅延させ遅延前後の信号の相関を見ることによりガードインターバルを検出するガードインターバル検出処理回路２３２と、ガードインターバル検出処理回路２３２の出力を受けてシンボル同期パルスを発生するシンボル同期回路３０８と、シンボル同期回路３０８の出力を受けて同期クロックを出力するクロック同期部３０９とを含む。
【００５６】
ＯＦＤＭ復調部１０２は、さらに、ガードインターバル相関回路２０６の出力する制御信号に応じたポイント数にて高速フーリエ変換を行なうＦＦＴ回路２０８と、送信キャリア周波数と受信キャリア周波数のキャリア間隔単位の誤差を補正するＡＦＴ（Auto Frequency Tuning）回路２１０と、データフレーム構造を検出し、制御信号を発生するフレームデコード回路２１２と、伝送路において受けた信号の歪みを補正する等化回路２１４とを含む。
【００５７】
ＡＦＴ回路２１０は、後に説明するように、ガードインターバル検出処理回路２３２に含まれている遅延メモリ３０２を作業用メモリとして使用する。したがって、図１０で説明した従来のＯＦＤＭ復調部４００においてＡＦＴ回路４１０の作業用メモリとして使用されていたメモリ４１１は必要がない。
【００５８】
ＯＦＤＭ復調部１０２は、さらに、送信側で施された周波数方向のインタリーブを解除する周波数デインタリーブ回路２１６と、送信側で施された時間方向のインタリーブを解除する時間デインタリーブ回路２１８と、送信側で変調方式に応じて配置されたデータを復号するデマッピング回路２２０と、送信側で施されたビット単位のインタリーブを解除するビットデインタリーブ回路２２２とを含む。
【００５９】
ＯＦＤＭ復調部１０２は、さらに、送信側で畳込み符号化されたデータを復号するビタビ復号回路２２４と、送信側で施されたバイト単位のインタリーブを解除するバイトデインタリーブ回路２２６と、トランスポートストリーム形式に適合するようにデータの再構成を行なうＴＳ再生回路２２８と、送信側でリードソロモン符号化されたデータを復号するＲＳ復号回路２３０とを含む。
【００６０】
ＲＳ復号回路２３０は、図１のＴＳデコーダ１０４に対してリードソロモン復号された結果を出力する。
【００６１】
図３は、図２におけるガードインターバル相関回路２０６の構成を示すブロック図である。
【００６２】
図３を参照して、ガードインターバル相関回路２０６は、ガードインターバル検出処理回路２３２と、シンボル同期回路３０８と、クロック同期部３０９とを含む。
【００６３】
ガードインターバル検出処理回路２３２は、キャリア同期部２０４からＩ信号，Ｑ信号を含む入力データＩｉｎｎを受け、かつ、端子３２１から入力データＩａｕｘを受ける信号切換器３１２と、信号切換器とデータを授受する遅延メモリ３０２と、信号切換器３１２から出力されるデータＯｉｎｎとキャリア同期部２０４からのＩ信号，Ｑ信号とを複素乗算を行なう相関器３０３と、相関器３０３の出力を受けて移動平均処理を行なう移動平均回路３０４と、移動平均回路３０４の出力する信号Ｉａｖおよび信号Ｑａｖを受けて絶対値加算処理を行なう絶対値加算回路３０５と、絶対値加算回路３０５の出力を受けてガードインターバル検出信号ＧＩｄｅｔを出力するガードインターバル期間検出部２３６と、信号ＧＩｄｅｔを受けてメモリ制御信号を発生するメモリ制御信号生成部３１６とを含む。
【００６４】
入力端子３０１にはチューナによって受信され、直交復調回路、Ａ／Ｄ変換器を通った同相検波軸信号（Ｉ信号）と直交検波軸信号（Ｑ信号）とが入力される。
【００６５】
入力されたＩ信号，Ｑ信号は２系統に分配され、一方は直接相関器３０３に入力される。他方は、信号切換器３１２を介して有効シンボル期間信号を遅延する遅延メモリ３０２に入力される。
【００６６】
信号切換器３１２は、後に説明するガードインターバル期間検出部２３６の検出信号ＧＩｄｅｔに応じて、遅延メモリ３０２のデータ入出力および制御信号を切換える。
【００６７】
信号切換器３１２によって切換えられる信号は３種類である。第１には、キャリア同期部２０４からのＩ信号およびＱ信号と外部入出力端子３２１からの入力データＩａｕｘとが切換えられる。第２には、相関器３０３へ出力する有効シンボル期間分遅延されたＩ信号およびＱ信号である出力データＯｉｎｎと外部入出力端子３２１への出力データＯａｕｘとが切換えられる。第３には、ガードインターバル期間検出部２３６の検出信号ＧＩｄｅｔにより、遅延メモリ３０２の制御を行なうメモリ制御信号生成部３１６からの制御信号ＣＲｉｎｎ，ＣＷｉｎｎと、外部入出力端子３２１からの制御信号ＣＲａｕｘ，ＣＷａｕｘとが切換えられる。
【００６８】
信号切換器３１２に入力されたデータＩｉｎｎは、遅延メモリ３０２に一旦記憶され、遅延メモリ３０２によって有効シンボル期間分遅延されるとデータＭＯとして信号切換器３１２に再び入力される。そして信号切換器３１２からは出力データＯｉｎｎとして相関器３０３に入力される。
【００６９】
相関器３０３では、信号切換器３１２から出力される遅延された出力データＯｉｎｎとキャリア同期部２０４から出力される遅延されていないＩ信号，Ｑ信号との複素乗算が行なわれる。
【００７０】
相関器３０３の出力は、ガード期間幅の平均値を連続して出力する移動平均回路３０４に入力される。移動平均回路３０４では、ガードインターバル期間幅での移動平均が行なわれる。移動平均回路３０４の出力は、キャリア同期部２０４および絶対値加算回路３０５に入力される。絶対値加算回路３０５の出力はガードインターバル期間検出部２３６、シンボル同期回路３０８およびクロック同期部３０９に与えられる。
【００７１】
図４は、ガードインターバル期間が決定した後の動作を説明するための動作波形図である。
【００７２】
ガードインターバル期間検出部２３６からのガード検出信号ＧＩｄｅｔにより、信号切換器３１２において、遅延メモリ３０２に蓄える信号やメモリ３０２の制御信号の切換を行なう切換タイミング信号を生成する。詳細は後述の図５を参照のこと。
【００７３】
その結果、遅延メモリ３０２はガードインターバル相関回路２０６においてガード期間のデータ記憶および記憶したガード期間のデータ読出を行なう時間以外は他の用途に用いることが可能となる。
【００７４】
他の用途として、ガードインターバル相関回路２０６がガードインターバルの検出をしなければ動作させる意味がない回路、すなわち、ガードインターバル相関回路２０６の後の処理を行なう回路のメモリとして使用することが効率がよい。具体的にはたとえば図２のＡＦＴ回路２１０に用いるメモリとして使用することも可能である。
【００７５】
遅延メモリの出力データＭＯについて言えば、Ａ／Ｄ変換器出力信号ＡＤＯの有効シンボル期間の末尾の部分Ｇ１′，Ｇ２′，Ｇ３′…に対応して遅延メモリの出力データＭＯは信号切換器によってデータＯｉｎｎとして相関器３０３に出力される。それ以外の部分は信号切換器３１２によって端子３２１から外部へ出力データＯａｕｘとして出力される。なお、遅延メモリの出力データＭＯが信号切換器によってデータＯｉｎｎとして相関器３０３に出力される期間は、ガード期間よりも少し長めの期間となる。ピーク検出を確実に行なうためである。
【００７６】
図５は、図３における信号切換器３１２の構成を示したブロック図である。
図５では、説明を容易にするため、キャリア同期部２０４からの入力信号および相関器３０３への出力信号は図５において１本の線で表わされており、メモリ制御信号はメモリへの書込と読出を別系統で表わされている。
【００７７】
また、図５に記載されている信号やデータは、書込スイッチ制御信号ＳＷ，読出スイッチ制御信号ＳＲ，キャリア同期部２０４からの入力データＩｉｎｎ，ＡＦＴ回路からの外部入力データＩａｕｘ，相関器３０３への出力データＯｉｎｎ，ＡＦＴ回路への外部出力データＯａｕｘ，メモリ制御信号生成部３１６からのメモリ書込制御信号ＣＷｉｎｎ，メモリ制御信号生成部３１６からのメモリ読出制御信号ＣＲｉｎｎ，ＡＦＴ回路からのメモリ書込制御信号ＣＷａｕｘ，ＡＦＴ回路からのメモリ読出制御信号ＣＲａｕｘ，遅延メモリ３０２への入力データＭＩ，メモリ書込制御ＭＷ，メモリ読出制御ＭＲ，出力データＭＯ等である。
【００７８】
図５を参照して、信号切換器３１２は、ガードインターバル期間検出部２３６の出力に応じて切換タイミング信号ＳＷ，ＳＲを出力する切換タイミング生成部３３０と、制御信号ＳＷが０であるときにはキャリア同期部２０４から与えられるデータＩｉｎｎをデータＭＩとして遅延メモリ３０２に出力し、制御信号ＳＷが１であるときには端子３２１を介してＡＦＴ回路から与えられるデータＩａｕｘをデータＭＩとして遅延メモリ３０２に出力するスイッチ３３１と、信号ＳＷが０であるときにメモリ制御信号生成部３１６から与えられる制御信号ＣＷｉｎｎを制御信号ＭＷとして遅延メモリ３０２に出力し、信号ＳＷが１であるときに端子３２１から与えられるＡＦＴ回路からの制御信号ＣＷａｕｘを信号ＭＷとして遅延メモリ３０２に与えるスイッチ３３２とを含む。
【００７９】
信号切換器３１２は、さらに、制御信号ＳＲが０であるときにメモリ制御信号生成部３１６から出力される制御信号ＣＲｉｎｎを制御信号ＭＲとして遅延メモリ３０２に出力し、制御信号ＳＲが１であるときに端子３２１を介してＡＦＴ回路より与えられた制御信号ＣＲａｕｘを制御信号ＭＲとして遅延メモリ３０２に出力するスイッチ３３３と、信号ＳＲが０であるときに遅延メモリの出力データＭＯを出力データＯｉｎｎとして相関器３０３に出力し、信号ＳＲが１であるときに、データＭＯをデータＯａｕｘとして端子３２１を介してＡＦＴ回路に出力するスイッチ３３４とを含む。
【００８０】
図６は、図５に示した信号切換器３１２の動作を説明するための動作波形図である。
【００８１】
図５、図６を参照して、キャリア同期部２０４より入力ＩｉｎｎとしてＧ１，Ｓ１，Ｇ１′，Ｇ２，Ｓ２，Ｇ２′，Ｇ３，Ｓ３，Ｇ３′，Ｇ４，…のように入力が与えられた場合について説明する。図３のガードインターバル期間検出部２３６では、図４に示したようにシンボルごとの絶対値加算回路３０５の出力のピークを検出し検出できた場合に検出パルスＧＩｄｅｔを生成する。
【００８２】
時刻ｔ１以前のＧ１，Ｓ１のシンボルでは、前のシンボルでデータがうまく受信されていないため、ガード期間Ｇ１直後に図３の絶対値加算回路３０５の出力にピークが現われていない。そのため、ガードインターバル期間検出部２３６でピーク検出ができず、信号ＧＩｄｅｔにパルスが現われない。
【００８３】
時刻ｔ１以降では、シンボルＧ２，Ｓ２，…においてピーク検出ができるので、信号ＧＩｄｅｔにパルスが生成されている。このパルスを以下、ピーク検出パルスと呼ぶ。
【００８４】
ガードインターバル期間検出部２３６でピーク検出できない期間（〜ｔ１）は、切換タイミング生成部３３０では書込スイッチ制御信号ＳＷと読出スイッチ制御信号ＳＲはともに“０”に設定される。したがってスイッチ３３１〜３３４ではＡＦＴ回路からの外部信号に接続されないように制御がなされる。
【００８５】
このときには、メモリ制御信号生成部３１６は、遅延メモリ３０２に対してキャリア同期部２０４からの入力データＩｉｎｎのみを有効シンボル期間分遅延させるように書込／読出アドレスなどの制御信号を生成する。より具体的には、書込アドレスがクロック等に応じてインクリメントされていれば、そのアドレス値よりも読出アドレス値を有効シンボル分減じた値にすればよい。
【００８６】
次に、時刻ｔ１以降のガードインターバル期間検出部２３６でピーク検出ができている期間について説明する。
【００８７】
切換タイミング生成部３３０は、ピーク検出パルスが信号ＧＩｄｅｔに発生すると、ガード相関期間（ガード期間とガード期間の１０分の１程度の所定の期間との合計期間）経過後に、書込スイッチ制御信号ＳＷを１に設定する。そして、有効シンボル期間の最後に再びピーク検出パルスが発生するまでＳＷ＝１が続くようにする。
【００８８】
制御信号ＳＷによって遅延メモリ３０２に対する書込データおよび書込制御信号の切換えが行なわれる。
【００８９】
信号切換器３１２は、スイッチ３３１によって、ＳＷ＝１の期間は、ＡＦＴ回路からのデータＩａｕｘを遅延メモリ３０２に入力し、ＳＷ＝０の期間はキャリア同期部２０４からのＩ信号，Ｑ信号を遅延メモリ３０２に入力する。
【００９０】
また、スイッチ３３２によって、制御信号ＳＷ＝１の期間には、ＡＦＴ回路からメモリ制御信号ＣＷａｕｘが入力されこれが書込メモリ制御信号ＭＷとして遅延メモリ３０２に与えられる。一方、制御信号ＳＷ＝０の期間には、スイッチ３３２によって、メモリ制御信号生成部３１６でガード相関期間分のデータを蓄積できるようアドレスなど制御信号ＣＷｉｎｎが生成され書込メモリ制御信号ＭＷとして遅延メモリ３０２に入力される。
【００９１】
読出スイッチ制御信号ＳＲは、ピーク検出パルスが発生しガード期間の１０分の１程度の所定の期間経過後に０から１に設定される。そして、読出スイッチ制御信号ＳＲは、有効シンボル期間からガード期間の１０分の１程度の所定の期間を引いた期間分だけ１に維持される。
【００９２】
制御信号ＳＲによって遅延メモリ３０２から読み出された読出データおよび遅延メモリ３０２に与える読出制御信号の切換えが行なわれる。
【００９３】
遅延メモリ３０２で遅延されたデータは、スイッチ３３４によって、制御信号ＳＲ＝１の期間では、ＡＦＴ回路に出力され、ＳＲ＝０の期間では相関器３０３に出力される。
【００９４】
また、スイッチ３３３によって、制御信号ＳＲ＝１の期間にはＡＦＴ回路からのメモリ制御信号ＣＲａｕｘが遅延メモリ３０２に与えられ、制御信号ＳＲ＝０の期間にはメモリ制御信号生成部３１６からのメモリ制御信号ＣＲｉｎｎが遅延メモリ３０２に与えられる。メモリ制御信号ＣＲｉｎｎには、遅延メモリ３０２が有効シンボル期間の遅延動作を行なうようにインクリメントされる読出アドレスが含まれる。
【００９５】
図７は、図５の切換タイミング生成部３３０における、制御信号ＳＷの発生処理を示すフローチャートである。
【００９６】
図８は、制御信号の発生を説明するための動作波形図である。
図７、図８を参照して、電源投入やチャンネル切換等によって、制御信号ＳＷは、０に初期化され、カウント値ＣＮＴも０に初期化される（ステップＳ１）。
【００９７】
時刻ｔ１に至るまでは、図５のガードインターバル期間検出部２３６は、ピーク検出ができていないので、ガード検出パルスは出力されない。したがって、ガード検出パルスが出力されるまで、ＳＷ＝０かつＣＮＴ＝０の状態が維持される（ステップＳ２）。
【００９８】
時刻ｔ１において、ガード検出パルスが出力されると、ステップＳ３に進む。ステップＳ３では、カウント値ＣＮＴがガード相関期間（ガード期間の約１．１倍程度、以降１．１Ｇとも表記する）に対応する値より小さいか否かが判断される。最初はＣＮＴ＝０であるので、ＣＮＴ＜ガード相関期間が成立し、ステップＳ４に進む。そして、ＳＷ＝０の状態が維持される。
【００９９】
そして、所定のクロック信号に応じてカウント値ＣＮＴがインクリメントされる（ステップＳ６）。つづいて、ステップＳ７において、ガード検出パルスが入力されているか否かが判断される。ガード検出パルスが入力されない場合には、再びステップＳ３に戻る。カウント値ＣＮＴが１．１Ｇに達しない間は、ステップＳ３、Ｓ４、Ｓ６、Ｓ７のループ上を処理が進む。
【０１００】
カウント値ＣＮＴが１．１Ｇに達すると、ステップＳ３からステップＳ５に進む。ステップＳ５では、制御信号ＳＷが“１”に切換わる。そして、次のガード検出パルスが入力されるまで、ステップＳ３、Ｓ５、Ｓ６、Ｓ７のループ上を処理が進む。この間、ＳＷ＝１の状態が維持される。
【０１０１】
時刻ｔ２において、次のガード検出パルスが入力されると、ステップＳ７からステップＳ８に進み、制御信号ＳＷは、“０”に初期化され、カウント値ＣＮＴも“０”に初期化される。そして、ステップＳ３に進み、以降は時刻ｔ１〜ｔ２の波形が繰返されることになる。
【０１０２】
図９は、図５の切換タイミング生成部３３０における、制御信号ＳＲの発生処理を示すフローチャートである。
【０１０３】
図８、図９を参照して、電源投入やチャンネル切換等によって、制御信号ＳＲは、０に初期化され、カウント値ＣＮＴも０に初期化される（ステップＳ１１）。
【０１０４】
時刻ｔ１に至るまでは、図５のガードインターバル期間検出部２３６は、ピーク検出ができていないので、ガード検出パルスは出力されない。したがって、ガード検出パルスが出力されるまで、ＳＲ＝０かつＣＮＴ＝０の状態が維持される（ステップＳ１２）。
【０１０５】
時刻ｔ１において、ガード検出パルスが出力されると、ステップＳ１３に進む。ステップＳ１３では、カウント値ＣＮＴがガード期間の約０．１倍程度の所定の期間（以降０．１Ｇとも表記する）に対応する値より小さいか否かが判断される。最初はＣＮＴ＝０であるので、ＣＮＴ＜０．１Ｇが成立し、ステップＳ１５に進む。そして、ＳＲ＝０の状態が維持される。
【０１０６】
そして、所定のクロック信号に応じてカウント値ＣＮＴがインクリメントされる（ステップＳ１７）。つづいて、ステップＳ１８において、ガード検出パルスが入力されているか否かが判断される。ガード検出パルスが入力されない場合には、再びステップＳ１３に戻る。カウント値ＣＮＴが０．１Ｇに達しない間は、ステップＳ１３、Ｓ１５、Ｓ１７、Ｓ１８のループ上を処理が進む。
【０１０７】
カウント値ＣＮＴが０．１Ｇに達すると、ステップＳ１３からステップＳ１４に進む。ステップＳ１４では、カウント値ＣＮＴが“有効シンボル期間−０．１Ｇ”に対応する値より小さいか否かが判断される。当初はカウント値ＣＮＴが小さいためステップＳ１６に進む。
【０１０８】
ステップＳ１６では、制御信号ＳＲが０から１に切換わる。そして、カウント値ＣＮＴが“有効シンボル期間−０．１Ｇ”に対応する値に達するまで、ステップＳ１３、Ｓ１４、Ｓ１６、Ｓ１７、Ｓ１８のループ上を処理が進む。この間、ＳＲ＝１の状態が維持される。
【０１０９】
カウント値ＣＮＴが“有効シンボル期間−０．１Ｇ”に対応する値に到達すると、ステップＳ１４からステップＳ１５に進む。ステップＳ１６では、制御信号ＳＲが再び１から０に切換わる。そして、次のガード検出パルスが入力されるまで、ステップＳ１３、Ｓ１４、Ｓ１５、Ｓ１７、Ｓ１８のループ上を処理が進む。この間、ＳＲ＝０の状態が維持される。
【０１１０】
時刻ｔ２において、次のガード検出パルスが入力されると、ステップＳ１８からステップＳ１９に進み、制御信号ＳＲは、０に初期化され、カウント値ＣＮＴも０に初期化される。そして、ステップＳ１３に進み、以降は時刻ｔ１〜ｔ２の波形が繰返されることになる。
【０１１１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１２】
【発明の効果】
本発明によれば、当初有効シンボル期間に相当する遅延メモリの領域を使用していても、ガードインターバル期間を検出した後にはガードインターバル相関回路が使用する遅延メモリの領域を小さくすることができる。したがって、ガードインターバル期間を検出した後に開放される遅延メモリの領域を他の回路の作業用メモリとして用いることができる。好ましくは、他の回路は、ＡＦＴ回路などのガードインターバル期間検出を受けて動作する回路とする。
【０１１３】
以上より、遅延メモリを効率的に使用することでデジタル放送受信装置のメモリ容量を大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明のデジタル放送受信装置の全体構成を示す概略ブロック図である。
【図２】図１におけるＯＦＤＭ復調部１０２の構成を示すブロック図である。
【図３】図２におけるガードインターバル相関回路２０６の構成を示すブロック図である。
【図４】ガードインターバル期間が決定した後の動作を説明するための動作波形図である。
【図５】図３における信号切換器３１２の構成を示したブロック図である。
【図６】図５に示した信号切換器３１２の動作を説明するための動作波形図である。
【図７】図５の切換タイミング生成部３３０における、制御信号ＳＷの発生処理を示すフローチャートである。
【図８】制御信号の発生を説明するための動作波形図である。
【図９】図５の切換タイミング生成部３３０における、制御信号ＳＲの発生処理を示すフローチャートである。
【図１０】従来のＯＦＤＭ復調部４００の構成を示すブロック図である。
【図１１】図１０におけるガードインターバル相関回路４０６の構成を示すブロック図である。
【図１２】ＯＦＤＭ変調信号を説明するための波形図である。
【図１３】図１１のガードインターバル相関回路の動作を説明するための動作波形図である。
【図１４】移動平均処理を説明するための波形図である。
【図１５】動作に必要なメモリ領域の説明をするための第１の図である。
【図１６】動作に必要なメモリ領域の説明をするための第２の図である。
【符号の説明】
１００チューナ、１０２ＯＦＤＭ復調部、１０４ＴＳデコーダ、１１０ＭＰＥＧデコード部、１２０付加音生成器、１２２ＰＣＭデコーダ、１３０オンスクリーンディスプレイ処理部、１４４演算処理部、１４６高速デジタルインターフェイス、１４８内蔵蓄積デバイス、１５０モデム、１５２カードインターフェイス、１６０．１，１６０．２合成器、１６２音声出力端子、１６４映像出力端子、１８０外部蓄積デバイス、２０１Ａ／Ｄ変換器、２０２Ｉ／Ｑ分離部、２０４キャリア同期部、２０６ガードインターバル相関回路、２０８ＦＦＴ回路、２１０ＡＦＴ回路、２１２フレームデコード回路、２１４等化回路、２１６周波数デインタリーブ回路、２１８時間デインタリーブ回路、２２０デマッピング回路、２２２ビットデインタリーブ回路、２２４ビタビ復号回路、２２６バイトデインタリーブ回路、２２８ＴＳ再生回路、２３０ＲＳ復号回路、２３２ガードインターバル検出処理回路、２３６ガードインターバル期間検出部、３０１入力端子、３０２遅延メモリ、３０３相関器、３０４移動平均回路、３０５絶対値加算回路、３０８シンボル同期部、３０９クロック同期部、３１２信号切換器、３１６メモリ制御信号生成部、３２１端子、３３０切換タイミング生成部、３３１〜３３４スイッチ、１０００デジタル放送受信装置、１００２音声出力部、１００４表示部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital broadcast receiving apparatus, and more specifically, a digital broadcast receiving apparatus including a demodulating unit that performs guard interval correlation detection of a received signal of an orthogonal frequency division multiplexing (OFDM) transmission method in demodulation of terrestrial digital broadcast. About.
[0002]
[Prior art]
In recent years, OFDM transmission systems have attracted attention in digital audio broadcasting for mobiles and terrestrial digital television broadcasting.
[0003]
This OFDM transmission system is a system in which a large number of subcarriers (hereinafter referred to as subcarriers) orthogonal to each other are modulated with digital data to be transmitted, and these modulated waves are multiplexed and transmitted. The OFDM transmission system has a feature that when the number of subcarriers used is as large as several hundred to several thousand, the symbol period of each modulated wave becomes extremely long, so that it is not easily affected by multipath interference.
[0004]
In a digital broadcast receiving apparatus that receives a signal by an OFDM transmission method, it is common to perform carrier synchronization, symbol synchronization, and clock synchronization using the characteristics of a guard interval period described later.
[0005]
FIG. 10 is a block diagram showing a configuration of a conventional OFDM demodulator 400. As shown in FIG.
Referring to FIG. 10, an OFDM demodulator 400 converts an A / D converter 401 that performs analog-to-digital conversion of a tuner output, and converts a baseband signal into an in-phase axis signal (I signal) and a quadrature axis signal (Q signal). It includes an I / Q separation unit 402 that separates, and a carrier synchronization unit 404 that corrects an error of half or less of the carrier interval between the transmission carrier frequency and the reception carrier frequency.
[0006]
The OFDM demodulator 400 further includes a guard interval correlation circuit 406 that receives a I signal and a Q signal, detects a guard interval by delaying the signal for a predetermined period, and outputs a clock and a control signal to each block.
[0007]
The guard interval correlation circuit 406 receives the output of the carrier synchronization unit 404, delays it, and observes the correlation between the signals before and after the delay, and detects the guard interval detection processing circuit 432 and the output of the guard interval detection processing circuit 432. A symbol synchronization circuit 508 that receives the symbol synchronization pulse and receives the output of the symbol synchronization circuit 508 and outputs a synchronization clock.
[0008]
The OFDM demodulator 400 further corrects an error in the carrier interval unit between the transmission carrier frequency and the reception carrier frequency, and an FFT circuit 408 that performs fast Fourier transform with the number of points corresponding to the control signal output from the guard interval correlation circuit 406. AFT (Auto Frequency Tu ni ng) A circuit 410, a memory 411 that exchanges data with the AFT circuit and performs delay processing, a frame decoding circuit 412 that detects a data frame structure and generates a control signal, and corrects distortion of the signal received on the transmission path And an equalization circuit 414.
[0009]
The OFDM demodulator 400 further includes a frequency deinterleaving circuit 416 for canceling frequency direction interleaving performed on the transmission side, a time deinterleaving circuit 418 for canceling time direction interleaving performed on the transmission side, and a transmission side. 2 includes a demapping circuit 420 that decodes data arranged according to the modulation scheme, and a bit deinterleaving circuit 422 that cancels bit-wise interleaving performed on the transmission side.
[0010]
The OFDM demodulator 400 further includes a Viterbi decoding circuit 424 for decoding the convolutionally encoded data on the transmission side, a byte deinterleaving circuit 426 for canceling the interleaving in units of bytes performed on the transmission side, and a transport stream A TS reproduction circuit 428 that reconstructs data so as to conform to the format and an RS decoding circuit 430 that decodes Reed-Solomon encoded data on the transmission side are included.
[0011]
The RS decoding circuit 430 outputs the Reed-Solomon decoded result to the TS decoder.
[0012]
FIG. 11 is a block diagram showing a configuration of guard interval correlation circuit 406 in FIG.
[0013]
Referring to FIG. 11, the input terminal 501 receives the in-phase detection axis signal (I signal) and the quadrature detection axis signal (Q signal) received by the tuner via a quadrature demodulation circuit and an A / D converter. Entered.
[0014]
The carrier synchronization unit 404 corrects an error of half or less of the carrier interval between the transmission carrier frequency and the reception carrier frequency.
[0015]
The guard interval correlation circuit 406 receives the I signal and the Q signal, performs a guard interval period detection process 432, receives the output of the guard interval detection process circuit 432, detects a symbol period, and detects a symbol pulse. It includes a symbol synchronization circuit 508 for outputting, and a clock synchronization unit 509 that receives the output of the symbol synchronization circuit and performs clock synchronization processing.
[0016]
The guard interval detection processing circuit 432 continuously outputs a delay memory 502 that delays the signal for the effective symbol period, a correlator 503 that correlates the signals before and after the delay by complex multiplication, and an average value of the guard period width. It includes a moving average circuit 504 and an absolute value addition circuit 505 that converts the output of the moving average circuit 504 into a positive value and outputs a cumulative sum.
[0017]
The I signal and Q signal input to the guard interval detection processing circuit 432 are distributed into two systems, and one is directly input to the correlator 503. On the other hand, a signal input to the delay memory 502 and delayed by an effective symbol period is input to the correlator 503.
[0018]
The output of the correlator 503 is input to the moving average circuit 504 that continuously outputs the average value of the guard period width. The output of the moving average circuit 504 is given to a carrier synchronization unit 404 that performs carrier frequency synchronization processing and an absolute value addition circuit 505.
[0019]
Next, the guard interval correlation operation will be described.
FIG. 12 is a waveform diagram for explaining an OFDM modulated signal.
[0020]
Referring to FIG. 12, in the OFDM transmission system, transmission data is distributed and modulated in hundreds to thousands of subcarriers, so that the modulation symbol rate of each subcarrier is extremely low, and one symbol period is extremely long. Become.
[0021]
Further, by setting the guard period before the effective symbol period, it is possible to effectively eliminate the influence of multipath interference.
[0022]
As shown in FIG. 12, the guard period G2 is formed by cyclically copying the latter half portion G2 'of the effective symbol period (S2 + G2'). If the delay time of multipath interference is within the guard period, it is possible to prevent intersymbol interference due to delayed adjacent symbols by demodulating only the signal in the effective symbol period during demodulation.
[0023]
The supplied I signal and Q signal are input to the delay memory 502 and the correlator 503 in FIG. The correlator 503 performs complex multiplication calculation on the signal delayed by the effective symbol period by the delay memory 502 and the directly input signal, and outputs the result. The output of the correlator 503 is summed in absolute value after taking a moving average with a guard period width.
[0024]
FIG. 13 is an operation waveform diagram for explaining the operation of the guard interval correlation circuit of FIG.
[0025]
Referring to FIG. 13, in signal ADO given from the A / D converter, guard periods G1, G2 are added to the heads of the effective symbol periods S1, S2,. G1, G2,... Are copies of the last G1 ′, G2 ′,... In each effective symbol period S1, S2,.
[0026]
Therefore, when the delay memory 502 delays the effective symbol period, as shown in the delay memory output MO, the output timing of the delayed signal guard periods G1, G2,... And the effective symbol period portion G1 ′, G1 ′,. The output timings of G2 ′,. Since Gn and Gn ′ are in a copying relationship, the signal correlation during this period is high. In other periods, since the OFDM signal is a noise signal as shown in FIG. 12, the correlation is low.
[0027]
Therefore, as shown in FIG. 13, the signals Iav and Qav which are the I and Q signals of the moving average output and the signal Oabs which is the output signal of the absolute value adding circuit are from the start timing of the guard periods G1, G2,. It gradually changes and takes a peak value at the end of the symbol period.
[0028]
The output of the moving average circuit is supplied to the carrier frequency synchronization circuit, and the output of the absolute value addition circuit is supplied to the symbol synchronization and clock synchronization unit.
[0029]
Here, the moving average process will be briefly described.
FIG. 14 is a waveform diagram for explaining the moving average process.
[0030]
Referring to FIG. 14, when the delay amount of delay memory 502 is equal to the effective symbol period, a pulse signal is generated in the correlator output during the guard period. The moving average circuit 504 averages the outputs of the correlator 503 during a period corresponding to the set guard width, and performs cumulative addition. Therefore, when the value of the complex multiplication output is low as indicated by the period A1, the moving average and the absolute value addition output are set to low values. When about half of the period in which the complex multiplication output shows a high value as in period A2, the moving average absolute value addition output becomes an intermediate value. Further, when the pulse width of the complex multiplication output coincides with the moving average processing period as in the period A3, the moving average and absolute value addition output has a peak value.
[0031]
The absolute value addition is performed to deal with the frequency offset.
In this way, the guard interval correlation circuit 406 shown in FIG. 11 detects the guard interval period by receiving the I signal and the Q signal and delaying them by the effective symbol period and comparing it with the signal before the delay.
[0032]
[Problems to be solved by the invention]
The conventional circuit has a problem that the delay memory 502 having an effective symbol period length is not effectively used after detection of the guard interval period, and the memory capacity of the entire receiving apparatus is increased.
[0033]
15 and 16 are diagrams for explaining a memory area necessary for the operation.
Referring to FIGS. 15 and 16, when the guard interval period immediately after the start of operation is unknown, a memory area corresponding to an area capable of holding all signals for one effective symbol period in delay memory 502 of FIG. 502a is required. However, after the guard interval period is detected, a memory area 502b that can hold a period obtained by adding a period of about one-tenth of the guard interval period to the guard interval period (hereinafter, this period is referred to as a guard correlation period). There is a problem that the memory area 502c excluding the guard correlation period is not effectively utilized.
[0034]
An object of the present invention is to provide a digital broadcast receiving apparatus in which the total amount of memory mounted is reduced by effectively utilizing the mounted memory.
[0035]
[Means for Solving the Problems]
According to the present invention, there is provided a digital broadcast receiving apparatus for receiving an orthogonal frequency division multiplex modulation signal having an effective symbol period and a guard period having a waveform corresponding to a part of the effective symbol period, the I signal and the Q signal after orthogonal detection. Delay means for delaying the first input signal including a valid symbol period. The delay means receives the write data, holds it as storage data, outputs the storage data as read data, and outputs one of the first input signal and the second input signal in accordance with the switching control signal. And switching means for selectively supplying the storage means as write data and receiving the read data selectively as one of the first output signal and the second output signal in accordance with the switching control signal. . A digital broadcast receiving apparatus includes a correlator that detects a correlation between a first input signal and a first output signal, and a moving average circuit that continuously outputs an average value corresponding to a predetermined guard period width of the correlator output. And guard interval period detecting means for detecting a guard interval period and outputting a switching control signal according to the output of the moving average circuit.
[0036]
Preferably, the digital broadcast receiving apparatus further includes a first circuit that outputs the second input signal and operates in response to the second output signal.
[0037]
More preferably, the first circuit operates according to the output result of the guard interval period detection means.
[0038]
Preferably, the switching means has a first switch for selectively supplying one of the first input signal and the second input signal as write data to the storage means, and receiving the read data and the first output. A second switch for selectively outputting one of the signal and the second output signal, and a switching timing control unit for switching the first and second switches in response to the switching control signal.
[0039]
More preferably, it further comprises memory control signal generation means for outputting a first write control signal and a first read control signal in order to cause the storage means to perform a delay process for detecting the guard interval detection period, The switching means selectively supplies either one of the first write control signal and the second write control signal to the storage means according to the output of the switching timing control section, and the first read And a fourth switch for selectively giving either one of the control signal and the second read control signal to the storage means according to the output of the switching timing control unit.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
[0041]
FIG. 1 is a schematic block diagram showing the overall configuration of the digital broadcast receiving apparatus of the present invention.
[0042]
Referring to FIG. 1, in digital broadcast receiving apparatus 1000, an RF signal received from an antenna (not shown) is selected by tuner 100 and is provided to OFDM demodulator 102, respectively.
[0043]
The demodulated signal from the OFDM demodulator 102 is supplied to a transport stream decoder (hereinafter referred to as a TS decoder) 104 and is supplied to an MPEG decoder 110. That is, the TS decoder 104 extracts a baseband signal from the selected channel.
[0044]
The MPEG decoding unit 110 receives the data stream supplied from the TS decoder 104 and converts it into a video signal and an audio signal by using a random access memory (hereinafter referred to as RAM) 112 as a buffer for temporarily storing data. To do.
[0045]
Further, the digital broadcast receiving apparatus 1000 receives a signal from the TS decoder 104 via the data bus BS1 and stores it in the internal storage device 148 via the data bus BS1. An arithmetic processing unit 144 for performing predetermined processing on the output data, a ROM 140 for recording a program in the arithmetic processing of the arithmetic processing unit 144, and a memory area for operation of the arithmetic processing unit 144 And a high-speed digital interface 146 for performing data input / output between the data bus BS1 and the outside. Although not particularly limited, as the built-in storage device 148 and the ROM 140, for example, a flash memory capable of electrically writing and reading data can be used.
[0046]
Data after the arithmetic processing unit 144 performs processing on the data stored in the built-in storage device 148 in accordance with an instruction given from the outside is sent from the on-screen display processing unit 130 to the synthesizer 160. Is given to 2.
[0047]
The synthesizer 160.2 synthesizes the output from the MPEG decoding unit 110 and the output from the on-screen display processing unit 130, and then gives them to the video output terminal 164. The output from the video output terminal 164 is given to the display unit 1004.
[0048]
Further, the digital broadcast receiving apparatus 1000 receives the data processed by the arithmetic processing unit 144 based on the data stored in the built-in storage device 148 and generates sound effects for the video output in the display unit. Then, the additional sound generator 120 for giving to the synthesizer 160.1 and the data processed by the arithmetic processing unit 144 based on the data stored in the built-in storage device 148 and the like are generated, and an audio signal is generated. A PCM decoder 122 is provided to the synthesizer 160.1.
[0049]
The synthesizer 160.1 receives the output from the MPEG decoding unit 110 and the outputs from the additional sound generator 120 and the PCM decoder 122, and gives a synthesis result to the audio output terminal 162. The audio signal supplied to the audio output terminal 162 is output from the audio output unit 1002 as an audio signal.
[0050]
The digital broadcast receiving apparatus 1000 may include a modem 150 for exchanging data with the outside and an IC card interface 152 for receiving information from the IC card as necessary.
[0051]
Via the high-speed digital interface 146, for example, an external storage device 180 such as an HDD device for a home server and a remote control (or keyboard or the like) 182 that is an external input device are connected to the data bus BS1.
[0052]
The digital broadcast receiving apparatus 1000 may have a configuration integrated with a display unit 1004 that receives video output and displays it on a display, or an audio output unit 1002 such as a speaker that receives audio output signals and outputs audio. .
[0053]
FIG. 2 is a block diagram showing a configuration of OFDM demodulation section 102 in FIG.
Referring to FIG. 2, the OFDM demodulator 102 converts an A / D converter 201 that performs analog-to-digital conversion on the tuner output, and converts the baseband signal into an in-phase signal (I signal) and a quadrature axis signal (Q signal). It includes an I / Q separation unit 202 that separates, and a carrier synchronization unit 204 that corrects an error that is half or less of the carrier interval between the transmission carrier frequency and the reception carrier frequency.
[0054]
The OFDM demodulator 102 further includes a guard interval correlation circuit 206 that receives a I signal and a Q signal, detects a guard interval by delaying the signal for a predetermined period, and outputs a clock and a control signal to each block.
[0055]
The guard interval correlation circuit 206 receives the output of the carrier synchronization unit 204, delays it, and observes the correlation between the signals before and after the delay, thereby detecting the guard interval detection processing circuit 232 and the output of the guard interval detection processing circuit 232. A symbol synchronization circuit 308 that receives the symbol synchronization pulse and receives the output of the symbol synchronization circuit 308 and outputs a synchronization clock.
[0056]
The OFDM demodulator 102 further corrects an error in the unit of the carrier interval between the transmission carrier frequency and the reception carrier frequency, and an FFT circuit 208 that performs fast Fourier transform with the number of points corresponding to the control signal output from the guard interval correlation circuit 206. AFT (Auto Frequency Tu ni ng) includes a circuit 210, a frame decoding circuit 212 that detects the data frame structure and generates a control signal, and an equalization circuit 214 that corrects distortion of the signal received in the transmission path.
[0057]
As described later, the AFT circuit 210 uses the delay memory 302 included in the guard interval detection processing circuit 232 as a working memory. Therefore, the memory 411 used as the working memory of the AFT circuit 410 in the conventional OFDM demodulator 400 described in FIG. 10 is not necessary.
[0058]
The OFDM demodulator 102 further includes a frequency deinterleaving circuit 216 for canceling frequency direction interleaving performed on the transmission side, a time deinterleaving circuit 218 for canceling time direction interleaving performed on the transmission side, and a transmission side. 2 includes a demapping circuit 220 that decodes data arranged in accordance with the modulation scheme, and a bit deinterleaving circuit 222 that cancels bitwise interleaving performed on the transmission side.
[0059]
The OFDM demodulator 102 further includes a Viterbi decoding circuit 224 that decodes the convolution-encoded data on the transmission side, a byte deinterleaving circuit 226 that releases the interleaving in units of bytes performed on the transmission side, and a transport stream A TS reproduction circuit 228 that reconstructs data so as to conform to the format and an RS decoding circuit 230 that decodes Reed-Solomon encoded data on the transmission side are included.
[0060]
The RS decoding circuit 230 outputs the Reed-Solomon decoded result to the TS decoder 104 of FIG.
[0061]
FIG. 3 is a block diagram showing a configuration of the guard interval correlation circuit 206 in FIG.
[0062]
Referring to FIG. 3, guard interval correlation circuit 206 includes a guard interval detection processing circuit 232, a symbol synchronization circuit 308, and a clock synchronization unit 309.
[0063]
The guard interval detection processing circuit 232 receives an I signal from the carrier synchronization unit 204, Q A signal switch 312 that receives input data Iinn including a signal and receives input data Iaux from a terminal 321; a delay memory 302 that exchanges data with the signal switcher; and data Oinn and a carrier that are output from the signal switch 312 Correlator 303 that performs complex multiplication on the I and Q signals from synchronization section 204, moving average circuit 304 that receives the output of correlator 303 and performs moving average processing, and signal Iav output from moving average circuit 304 and An absolute value addition circuit 305 that receives the signal Qav and performs an absolute value addition process, a guard interval period detection unit 236 that receives the output of the absolute value addition circuit 305 and outputs a guard interval detection signal GIdet, and a memory that receives the signal GIdet A memory control signal generation unit 316 that generates a control signal.
[0064]
The in-phase detection axis signal (I signal) and the quadrature detection axis signal (Q signal) received by the tuner and passed through the quadrature demodulation circuit and A / D converter are input to the input terminal 301.
[0065]
The input I signal and Q signal are distributed to two systems, and one is directly input to the correlator 303. The other is input to the delay memory 302 that delays the effective symbol period signal via the signal switch 312.
[0066]
The signal switch 312 switches the data input / output and control signal of the delay memory 302 according to a detection signal GIdet of the guard interval period detection unit 236 described later.
[0067]
There are three types of signals switched by the signal switch 312. First, the I signal and Q signal from the carrier synchronization unit 204 and the input data Iaux from the external input / output terminal 321 are switched. Secondly, output data Oinn, which is an I signal and a Q signal delayed by an effective symbol period to be output to the correlator 303, and output data Oaux to the external input / output terminal 321 are switched. Third, the control signals CRinn and CWinn from the memory control signal generation unit 316 that controls the delay memory 302 and the control signals CRaux from the external input / output terminal 321 according to the detection signal GIdet of the guard interval period detection unit 236. CWaux is switched.
[0068]
The data Iinn input to the signal switch 312 is temporarily stored in the delay memory 302. When the data Iinn is delayed by an effective symbol period by the delay memory 302, it is input to the signal switch 312 again as data MO. The signal switch 312 inputs the output data Oinn to the correlator 303.
[0069]
The correlator 303 performs complex multiplication of the delayed output data Oinn output from the signal switch 312 and the undelayed I signal and Q signal output from the carrier synchronization unit 204.
[0070]
The output of the correlator 303 is input to the moving average circuit 304 that continuously outputs the average value of the guard period width. The moving average circuit 304 performs a moving average over the guard interval period width. The output of the moving average circuit 304 is input to the carrier synchronization unit 204 and the absolute value addition circuit 305. The output of the absolute value addition circuit 305 is given to the guard interval period detection unit 236, the symbol synchronization circuit 308, and the clock synchronization unit 309.
[0071]
FIG. 4 is an operation waveform diagram for explaining the operation after the guard interval period is determined.
[0072]
Based on the guard detection signal GIdet from the guard interval period detection unit 236, the signal switching unit 312 generates a switching timing signal for switching the signal stored in the delay memory 302 and the control signal of the memory 302. See FIG. 5 below for details.
[0073]
As a result, the delay memory 302 can be used for other purposes other than the time for the guard interval correlation circuit 206 to store data in the guard period and to read data in the stored guard period.
[0074]
As another application, it is efficient to use as a memory of a circuit that does not make sense to operate unless the guard interval correlation circuit 206 detects a guard interval, that is, a circuit that performs subsequent processing of the guard interval correlation circuit 206. . Specifically, it can be used as a memory used for the AFT circuit 210 of FIG.
[0075]
As for the output data MO of the delay memory, the output data MO of the delay memory is generated by the signal switch corresponding to the last part G1 ′, G2 ′, G3 ′... Of the effective symbol period of the A / D converter output signal ADO. The data Oinn is output to the correlator 303. Other portions are output as output data Oaux from the terminal 321 to the outside by the signal switch 312. The period in which the output data MO of the delay memory is output as data Oinn to the correlator 303 by the signal switcher is a period slightly longer than the guard period. This is to ensure peak detection.
[0076]
FIG. 5 is a block diagram showing the configuration of the signal switching unit 312 in FIG.
In FIG. 5, for ease of explanation, the input signal from the carrier synchronization unit 204 and the output signal to the correlator 303 are represented by a single line in FIG. 5, and the memory control signal is written to the memory. Loading and reading are represented by different systems.
[0077]
The signals and data shown in FIG. 5 are supplied to the write switch control signal SW, the read switch control signal SR, the input data Iinn from the carrier synchronization unit 204, the external input data Iaux from the AFT circuit, and the correlator 303. Output data Oinn, external output data Oaux to the AFT circuit, memory write control signal CWinn from the memory control signal generator 316, memory read control signal CRinn from the memory control signal generator 316, memory write from the AFT circuit Control signal CWaux, memory read control signal CRaux from the AFT circuit, input data MI to delay memory 302, memory write control MW, memory read control MR, output data MO, and the like.
[0078]
Referring to FIG. 5, signal switcher 312 includes switching timing generation unit 330 that outputs switching timing signals SW and SR according to the output of guard interval period detection unit 236, and carrier synchronization when control signal SW is 0. The switch 331 outputs the data Iinn supplied from the unit 204 as data MI to the delay memory 302 and outputs the data Iaux supplied from the AFT circuit via the terminal 321 to the delay memory 302 as the data MI when the control signal SW is 1. When the signal SW is 0, the control signal CWinn supplied from the memory control signal generation unit 316 is output as the control signal MW to the delay memory 302. When the signal SW is 1, the AFT circuit supplied from the terminal 321 The control signal CWaux is sent to the delay memory 302 as the signal MW. Obtain and a switch 332.
[0079]
Further, the signal switch 312 outputs the control signal CRinn output from the memory control signal generator 316 when the control signal SR is 0 to the delay memory 302 as the control signal MR, and when the control signal SR is 1 The switch 333 outputs the control signal CRaux given from the AFT circuit via the terminal 321 to the delay memory 302 as the control signal MR, and the output data MO of the delay memory is correlated as the output data Oinn when the signal SR is 0. And a switch 334 that outputs the data MO as data Oux to the AFT circuit via the terminal 321 when the signal SR is 1.
[0080]
FIG. 6 is an operation waveform diagram for explaining the operation of signal switcher 312 shown in FIG.
[0081]
5 and 6, inputs such as G1, S1, G1 ', G2, S2, G2', G3, S3, G3 ', G4,... The case will be described. The guard interval period detection unit 236 in FIG. 3 generates a detection pulse GIdet when the peak of the output of the absolute value addition circuit 305 for each symbol can be detected and detected as shown in FIG.
[0082]
In the G1 and S1 symbols before time t1, data is not successfully received in the previous symbol, so that no peak appears in the output of the absolute value addition circuit 305 in FIG. 3 immediately after the guard period G1. Therefore, peak detection cannot be performed by the guard interval period detection unit 236, and no pulse appears in the signal GIdet.
[0083]
After time t1, a peak can be detected in the symbols G2, S2,..., So that a pulse is generated in the signal GIdet. This pulse is hereinafter referred to as a peak detection pulse.
[0084]
During the period (˜t1) during which the guard interval period detection unit 236 cannot detect the peak, the switching timing generation unit 330 sets both the write switch control signal SW and the read switch control signal SR to “0”. Therefore, the switches 331 to 334 are controlled not to be connected to an external signal from the AFT circuit.
[0085]
At this time, the memory control signal generation unit 316 generates a control signal such as a write / read address so that only the input data Iinn from the carrier synchronization unit 204 is delayed by an effective symbol period with respect to the delay memory 302. More specifically, if the write address is incremented according to a clock or the like, the read address value may be set to a value obtained by subtracting the effective symbol from the address value.
[0086]
Next, a period during which peak detection is performed by the guard interval period detection unit 236 after time t1 will be described.
[0087]
When the peak detection pulse is generated in the signal GIdet, the switching timing generation unit 330 writes the write switch control signal SW after the guard correlation period (the total period of the guard period and a predetermined period of about 1/10 of the guard period) has elapsed. Is set to 1. Then, SW = 1 continues until the peak detection pulse is generated again at the end of the effective symbol period.
[0088]
Switching of write data and write control signal to delay memory 302 is performed by control signal SW.
[0089]
The signal switch 312 inputs the data Iaux from the AFT circuit to the delay memory 302 during the SW = 1 period by the switch 331, and delays the I and Q signals from the carrier synchronization unit 204 during the SW = 0 period. Input to the memory 302.
[0090]
Further, the memory control signal CWaux is input from the AFT circuit by the switch 332 during the period of the control signal SW = 1, and is supplied to the delay memory 302 as the write memory control signal MW. On the other hand, during the period of the control signal SW = 0, the switch 332 generates a control signal CWinn such as an address so that the memory control signal generation unit 316 can accumulate data for the guard correlation period, and the delay memory as the write memory control signal MW. 302 is input.
[0091]
The read switch control signal SR is set from 0 to 1 after a peak detection pulse is generated and a predetermined period of about one-tenth of the guard period has elapsed. The read switch control signal SR Is It is maintained at 1 only for a period obtained by subtracting a predetermined period of about 1/10 of the guard period from the effective symbol period.
[0092]
Switching between read data read from delay memory 302 and read control signal applied to delay memory 302 is performed by control signal SR.
[0093]
The data delayed in the delay memory 302 is output by the switch 334 to the AFT circuit during the period of the control signal SR = 1, and is output to the correlator 303 during the period of SR = 0.
[0094]
Further, the switch 333 applies the memory control signal CRaux from the AFT circuit to the delay memory 302 during the period of the control signal SR = 1, and controls the memory control from the memory control signal generator 316 during the period of the control signal SR = 0. Signal CRinn is applied to delay memory 302. Memory control signal CRinn includes a read address that is incremented so that delay memory 302 performs a delay operation during an effective symbol period.
[0095]
FIG. 7 is a flowchart showing the generation process of the control signal SW in the switching timing generation unit 330 of FIG.
[0096]
FIG. 8 is an operation waveform diagram for explaining generation of a control signal.
Referring to FIGS. 7 and 8, control signal SW is initialized to 0 and count value CNT is also initialized to 0 by power-on, channel switching, and the like (step S1).
[0097]
Until the time t1, the guard interval period detection unit 236 in FIG. 5 has not been able to detect the peak, and therefore no guard detection pulse is output. Therefore, the state of SW = 0 and CNT = 0 is maintained until the guard detection pulse is output (step S2).
[0098]
When the guard detection pulse is output at time t1, the process proceeds to step S3. In step S3, it is determined whether or not the count value CNT is smaller than a value corresponding to a guard correlation period (about 1.1 times the guard period, hereinafter also referred to as 1.1G). Since CNT = 0 initially, CNT <guard correlation period is established, and the process proceeds to step S4. And the state of SW = 0 is maintained.
[0099]
Then, the count value CNT is incremented according to a predetermined clock signal (step S6). Subsequently, in step S7, it is determined whether or not a guard detection pulse is input. If no guard detection pulse is input, the process returns to step S3 again. While the count value CNT does not reach 1.1G, the process proceeds on the loop of steps S3, S4, S6, and S7.
[0100]
When the count value CNT reaches 1.1G, the process proceeds from step S3 to step S5. In step S5, the control signal SW is switched to “1”. Then, the process proceeds on the loop of steps S3, S5, S6, and S7 until the next guard detection pulse is input. During this time, the state of SW = 1 is maintained.
[0101]
When the next guard detection pulse is input at time t2, the process proceeds from step S7 to step S8, the control signal SW is initialized to “0”, and the count value CNT is also initialized to “0”. And it progresses to step S3, and the waveform of time t1-t2 is repeated after that.
[0102]
FIG. 9 is a flowchart showing processing for generating the control signal SR in the switching timing generation unit 330 of FIG.
[0103]
Referring to FIGS. 8 and 9, control signal SR is initialized to 0 and count value CNT is also initialized to 0 by power-on, channel switching, and the like (step S11).
[0104]
Until the time t1, the guard interval period detection unit 236 in FIG. 5 has not been able to detect the peak, and therefore no guard detection pulse is output. Therefore, the state of SR = 0 and CNT = 0 is maintained until the guard detection pulse is output (step S12).
[0105]
When the guard detection pulse is output at time t1, the process proceeds to step S13. In step S13, it is determined whether or not the count value CNT is smaller than a value corresponding to a predetermined period (hereinafter also referred to as 0.1G) that is approximately 0.1 times the guard period. Since CNT = 0 at the beginning, CNT <0.1G is established, and the process proceeds to step S15. And the state of SR = 0 is maintained.
[0106]
Then, the count value CNT is incremented according to a predetermined clock signal (step S17). Subsequently, in step S18, it is determined whether or not a guard detection pulse is input. If no guard detection pulse is input, the process returns to step S13 again. While the count value CNT does not reach 0.1G, the process proceeds on the loop of steps S13, S15, S17, and S18.
[0107]
When the count value CNT reaches 0.1G, the process proceeds from step S13 to step S14. In step S14, it is determined whether or not the count value CNT is smaller than a value corresponding to “valid symbol period−0.1 G”. Since the count value CNT is initially small, the process proceeds to step S16.
[0108]
In step S16, the control signal SR is switched from 0 to 1. Then, the process proceeds on the loop of steps S13, S14, S16, S17, and S18 until the count value CNT reaches a value corresponding to “effective symbol period −0.1 G”. During this time, the state of SR = 1 is maintained.
[0109]
When the count value CNT reaches a value corresponding to “valid symbol period−0.1 G”, the process proceeds from step S14 to step S15. In step S16, the control signal SR switches from 1 to 0 again. Then, the process proceeds on the loop of steps S13, S14, S15, S17, and S18 until the next guard detection pulse is input. During this time, the state of SR = 0 is maintained.
[0110]
When the next guard detection pulse is input at time t2, the process proceeds from step S18 to step S19, the control signal SR is initialized to 0, and the count value CNT is also initialized to 0. Then, the process proceeds to step S13, and thereafter, the waveforms at times t1 to t2 are repeated.
[0111]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0112]
【The invention's effect】
According to the present invention, even if the delay memory area corresponding to the initial effective symbol period is used, the delay memory area used by the guard interval correlation circuit can be reduced after the guard interval period is detected. Therefore, the area of the delay memory that is released after detecting the guard interval period can be used as a working memory for other circuits. Preferably, the other circuit is a circuit that operates upon detection of a guard interval period, such as an AFT circuit.
[0113]
As described above, the memory capacity of the digital broadcast receiving apparatus can be greatly reduced by using the delay memory efficiently.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram showing the overall configuration of a digital broadcast receiving apparatus of the present invention.
2 is a block diagram showing a configuration of an OFDM demodulator 102 in FIG. 1. FIG.
3 is a block diagram showing a configuration of a guard interval correlation circuit 206 in FIG. 2. FIG.
FIG. 4 is an operation waveform diagram for explaining an operation after a guard interval period is determined.
5 is a block diagram showing a configuration of a signal switching unit 312 in FIG. 3. FIG.
6 is an operation waveform diagram for explaining the operation of the signal switching unit 312 shown in FIG. 5;
7 is a flowchart showing a control signal SW generation process in the switching timing generation unit 330 of FIG.
FIG. 8 is an operation waveform diagram for explaining generation of a control signal.
9 is a flowchart showing generation processing of a control signal SR in the switching timing generation unit 330 of FIG.
10 is a block diagram showing a configuration of a conventional OFDM demodulator 400. FIG.
11 is a block diagram showing a configuration of a guard interval correlation circuit 406 in FIG.
FIG. 12 is a waveform diagram for explaining an OFDM modulated signal.
13 is an operation waveform diagram for explaining the operation of the guard interval correlation circuit of FIG.
FIG. 14 is a waveform diagram for explaining a moving average process.
FIG. 15 is a first diagram for explaining a memory area necessary for operation;
FIG. 16 is a second diagram for explaining a memory area necessary for the operation;
[Explanation of symbols]
100 tuner, 102 OFDM demodulator, 104 TS decoder, 110 MPEG decoder, 120 additional sound generator, 122 PCM decoder, 130 on-screen display processor, 144 arithmetic processor, 146 high-speed digital interface, 148 built-in storage device, 150 modem , 152 card interface, 160.1, 160.2 synthesizer, 162 audio output terminal, 164 video output terminal, 180 external storage device, 201 A / D converter, 202 I / Q separation unit, 204 carrier synchronization unit, 206 Guard interval correlation circuit, 208 FFT circuit, 210 AFT circuit, 212 frame decoding circuit, 214 equalization circuit, 216 frequency deinterleaving circuit, 218 time deinterleaving circuit, 220 demapping circuit, 222 Bit deinterleave circuit, 224 Viterbi decoding circuit, 226 byte deinterleaving circuit, 228 TS reproduction circuit, 230 RS decoding circuit, 232 guard interval detection processing circuit, 236 guard interval period detection unit, 301 input terminal, 302 delay memory, 303 correlation 304, moving average circuit, 305 absolute value addition circuit, 308 symbol synchronization unit, 309 clock synchronization unit, 312 signal switcher, 316 memory control signal generation unit, 321 terminal, 330 switching timing generation unit, 331-334 switch, 1000 Digital broadcast receiver, 1002 audio output unit, 1004 display unit.

Claims

有効シンボル期間と前記有効シンボル期間の一部に一致した波形のガード期間を有する直交周波数分割多重変調信号を受信するデジタル放送受信装置であって、
同相検波軸信号をＩ信号と称し、直交検波軸信号をＱ信号と称すると、
直交検波後のＩ信号およびＱ信号を含む第１の入力信号を受けて有効シンボル期間だけ遅延させる遅延手段を備え、
前記遅延手段は、
書込データを受けて記憶データとして保持し、前記記憶データを読出データとして出力する記憶手段と、
前記第１の入力信号と第２の入力信号のいずれか一方を切換制御信号に応じて選択的に前記記憶手段に前記書込データとして与え、かつ、前記読出データを受け第１の出力信号、第２の出力信号のいずれか一方として前記切換制御信号に応じて選択的に出力する切換手段とを含み、
前記第１の入力信号と前記第１の出力信号との相関を検出する相関器と、
前記相関器の出力の所定のガード期間幅分の平均値を連続して出力する移動平均回路と、
前記移動平均回路の出力に応じて、ガードインターバル期間を検出するとともに前記切換制御信号を出力するガードインターバル期間検出手段とをさらに備える、デジタル放送受信装置。A digital broadcast receiving apparatus that receives an orthogonal frequency division multiplex modulation signal having an effective symbol period and a guard period having a waveform that matches a part of the effective symbol period,
When the in-phase detection axis signal is called I signal and the quadrature detection axis signal is called Q signal,
Delay means for receiving a first input signal including an I signal and a Q signal after quadrature detection and delaying them by an effective symbol period;
The delay means is
Storage means for receiving write data and holding it as stored data, and outputting the stored data as read data;
One of the first input signal and the second input signal is selectively given to the storage means as the write data in response to a switching control signal, and the read data is received as a first output signal; Switching means for selectively outputting as one of the second output signals in accordance with the switching control signal,
A correlator for detecting a correlation between the first input signal and the first output signal;
A moving average circuit that continuously outputs an average value for a predetermined guard period width of the output of the correlator;
A digital broadcast receiving apparatus, further comprising guard interval period detecting means for detecting a guard interval period and outputting the switching control signal in accordance with an output of the moving average circuit.

前記第２の入力信号を出力し、かつ、前記第２の出力信号をを受けて動作する第１の回路をさらに備える、請求項１に記載のデジタル放送受信装置。The digital broadcast receiver according to claim 1, further comprising a first circuit that outputs the second input signal and operates in response to the second output signal.

前記第１の回路は、前記ガードインターバル期間検出手段の出力結果に応じて動作する、請求項２に記載のデジタル放送受信装置。The digital broadcast receiving apparatus according to claim 2, wherein the first circuit operates in accordance with an output result of the guard interval period detecting means.

前記切換手段は、
前記第１の入力信号と前記第２の入力信号のいずれか一方を選択的に前記記憶手段に前記書込データとして与えるための第１のスイッチと、
前記読出データを受け前記第１の出力信号、前記第２の出力信号のいずれか一方として選択的に出力するための第２のスイッチと、
前記切換制御信号に応じて前記第１、第２のスイッチの切換を行なう切換タイミング制御部とを有する、請求項１に記載のデジタル放送受信装置。The switching means is
A first switch for selectively giving one of the first input signal and the second input signal to the storage means as the write data;
A second switch for receiving the read data and selectively outputting the read data as one of the first output signal and the second output signal;
The digital broadcast receiving apparatus according to claim 1, further comprising: a switching timing control unit that switches the first and second switches according to the switching control signal.

前記ガードインターバル検出期間の検出のための遅延処理を前記記憶手段に行なわせるために、第１の書込制御信号および第１の読出制御信号を出力するメモリ制御信号生成手段をさらに備え、
前記切換手段は、
前記第１の書込制御信号と第２の書込制御信号のいずれか一方を前記切換タイミング制御部の出力に応じて選択的に前記記憶手段に与える第３のスイッチと、
前記第１の読出制御信号と第２の読出制御信号のいずれか一方を前記切換タイミング制御部の出力に応じて選択的に前記記憶手段に与える第４のスイッチとをさらに有する、請求項４に記載のデジタル放送受信装置。Memory control signal generating means for outputting a first write control signal and a first read control signal to cause the storage means to perform delay processing for detection of the guard interval detection period;
The switching means is
A third switch that selectively gives either one of the first write control signal and the second write control signal to the storage means according to the output of the switching timing control unit;
5. A fourth switch according to claim 4, further comprising: a fourth switch that selectively applies one of the first read control signal and the second read control signal to the storage unit according to an output of the switching timing control unit. The digital broadcast receiver described.