JP3946010B2 - Digital broadcast receiver - Google Patents
Digital broadcast receiver Download PDFInfo
- Publication number
- JP3946010B2 JP3946010B2 JP2001246577A JP2001246577A JP3946010B2 JP 3946010 B2 JP3946010 B2 JP 3946010B2 JP 2001246577 A JP2001246577 A JP 2001246577A JP 2001246577 A JP2001246577 A JP 2001246577A JP 3946010 B2 JP3946010 B2 JP 3946010B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- control signal
- period
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は、デジタル放送受信装置に関し、より特定的には、地上波デジタル放送の復調において直交周波数分割多重(OFDM)伝送方式の受信信号のガードインターバル相関検出を行なう復調部を含むデジタル放送受信装置に関する。
【0002】
【従来の技術】
近年、移動体向けのデジタル音声放送や、地上系のデジタルテレビ放送において、OFDM伝送方式が注目されている。
【0003】
このOFDM伝送方式は、伝送するデジタルデータで互いに直交する多数の副搬送波(以下、サブキャリアという)を変調し、それらの変調波を多重して伝送する方式である。OFDM伝送方式は、使用するサブキャリアの数が数百〜数千と多くなると、各々の変調波のシンボル周期が極めて長くなるため、マルチパス干渉の影響を受けにくいという特徴を有している。
【0004】
OFDM伝送方式による信号を受信するデジタル放送受信装置では、後に述べるガードインターバル期間の特性を利用して、キャリア同期、シンボル同期、クロック同期を行なうことが一般的である。
【0005】
図10は、従来のOFDM復調部400の構成を示すブロック図である。
図10を参照して、OFDM復調部400は、チューナの出力をアナログ−デジタル変換するA/D変換器401と、ベースバンド信号を同相軸信号(I信号)と直交軸信号(Q信号)に分離するI/Q分離部402と、送信キャリア周波数と受信キャリア周波数のキャリア間隔の2分の1以下の誤差を補正するキャリア同期部404とを含む。
【0006】
OFDM復調部400は、さらに、I信号、Q信号をうけて所定期間遅延させ相関をとることによりガードインターバルを検出し各ブロックへクロックや制御信号を出力するガードインターバル相関回路406とを含む。
【0007】
ガードインターバル相関回路406は、キャリア同期部404の出力をうけて遅延させ遅延前後の信号の相関を見ることによりガードインターバルを検出するガードインターバル検出処理回路432と、ガードインターバル検出処理回路432の出力を受けてシンボル同期パルスを発生するシンボル同期回路508と、シンボル同期回路508の出力を受けて同期クロックを出力するクロック同期部509とを含む。
【0008】
OFDM復調部400は、さらに、ガードインターバル相関回路406の出力する制御信号に応じたポイント数にて高速フーリエ変換を行なうFFT回路408と、送信キャリア周波数と受信キャリア周波数のキャリア間隔単位の誤差を補正するAFT(Auto Frequency Tuning)回路410と、AFT回路とデータを授受し遅延処理等を行なうメモリ411と、データフレーム構造を検出し、制御信号を発生するフレームデコード回路412と、伝送路において受けた信号の歪みを補正する等化回路414とを含む。
【0009】
OFDM復調部400は、さらに、送信側で施された周波数方向のインタリーブを解除する周波数デインタリーブ回路416と、送信側で施された時間方向のインタリーブを解除する時間デインタリーブ回路418と、送信側で変調方式に応じて配置されたデータを復号するデマッピング回路420と、送信側で施されたビット単位のインタリーブを解除するビットデインタリーブ回路422とを含む。
【0010】
OFDM復調部400は、さらに、送信側で畳込み符号化されたデータを復号するビタビ復号回路424と、送信側で施されたバイト単位のインタリーブを解除するバイトデインタリーブ回路426と、トランスポートストリーム形式に適合するようにデータの再構成を行なうTS再生回路428と、送信側でリードソロモン符号化されたデータを復号するRS復号回路430とを含む。
【0011】
RS復号回路430は、TSデコーダに対してリードソロモン復号された結果を出力する。
【0012】
図11は、図10におけるガードインターバル相関回路406の構成を示すブロック図である。
【0013】
図11を参照して、入力端子501には、チューナによって受信され、直交復調回路、A/D変換器を経由して同相検波軸信号(I信号)と直交検波軸信号(Q信号)とが入力される。
【0014】
キャリア同期部404は送信キャリア周波数と受信キャリア周波数のキャリア間隔の2分の1以下の誤差を補正する。
【0015】
ガードインターバル相関回路406は、I信号、Q信号を受けてガードインターバル期間の検出処理を行なうガードインターバル検出処理回路432と、ガードインターバル検出処理回路432の出力を受けてシンボル期間を検出しシンボルパルスを出力するシンボル同期回路508と、シンボル同期回路の出力を受けてクロック同期処理を行なうクロック同期部509とを含む。
【0016】
ガードインターバル検出処理回路432は、有効シンボル期間だけ信号遅延を行なう遅延メモリ502と、複素乗算演算により遅延前後の信号の相関をとる相関器503と、ガード期間幅の平均値を連続して出力する移動平均回路504と、移動平均回路504の出力を正の値に変換し累積和を出力する絶対値加算回路505とを含む。
【0017】
ガードインターバル検出処理回路432に入力されるI信号,Q信号は2系統に分配され、一方は直接、相関器503に入力される。他方は、遅延メモリ502に入力され有効シンボル期間だけ遅延された信号が相関器503に入力される。
【0018】
相関器503の出力は、ガード期間幅の平均値を連続して出力する移動平均回路504に入力される。移動平均回路504の出力は、キャリア周波数の同期処理を行なうキャリア同期部404と、絶対値加算回路505とに与えられる。
【0019】
次にガードインターバル相関動作を説明する。
図12は、OFDM変調信号を説明するための波形図である。
【0020】
図12を参照して、OFDM伝送方式では、伝送データを数百〜数千のサブキャリアに分散して変調することから、各サブキャリアの変調シンボルレートは極めて低くなり、1シンボル期間は極めて長くなる。
【0021】
さらに、有効シンボル期間の前にガード期間を設定することにより、マルチパスの干渉の影響を効果的に除去することができる。
【0022】
図12に示すように、ガード期間G2は有効シンボル期間(S2+G2′)の後半の部分G2′を巡回的に複写して形成する。マルチパス干渉の遅延時間がガード期間内であれば、復調時に有効シンボル期間の信号のみを復調することで、遅延した隣接シンボルによる符号間干渉を防ぐことができる。
【0023】
供給されたI信号およびQ信号は、図11の遅延メモリ502と相関器503とに入力される。相関器503では、遅延メモリ502により有効シンボル期間分遅延された信号と直接に入力された信号の複素乗算計算を行ないその結果を出力する。相関器503の出力は、ガード期間幅で移動平均を取った後に絶対値和が取られる。
【0024】
図13は、図11のガードインターバル相関回路の動作を説明するための動作波形図である。
【0025】
図13を参照して、A/D変換器から与えられる信号ADOは、各有効シンボル期間S1,S2,…の先頭に、各々ガード期間G1,G2が付加されている。G1,G2,…は、図12で説明したように各有効シンボル期間S1,S2,…内の最後尾のG1′,G2′,…を複写したものである。
【0026】
したがって、遅延メモリ502によって有効シンボル期間遅延させると遅延メモリ出力MOに示すように、遅延後の信号のガード期間G1,G2,…の出力タイミングと遅延前の信号の有効シンボル期間の部分G1′,G2′,…の出力タイミングとが一致する。GnとGn′とは複写関係にあるので、この期間における信号の相関は高い。他の期間においては、OFDM信号は図12に示すようにノイズ性の信号であるので相関は低い。
【0027】
このため、図13に示すように、移動平均出力のI信号およびQ信号である信号Iav,Qavと絶対値加算回路の出力信号である信号Oabsとはガード期間G1,G2,…の開始タイミングから次第に変化し、シンボル期間終了タイミングでピーク値を取る。
【0028】
移動平均回路の出力はキャリア周波数同期回路へ、そして絶対値加算回路の出力はシンボル同期およびクロック同期部に供給される。
【0029】
ここで、移動平均処理について簡単に説明しておく。
図14は、移動平均処理を説明するための波形図である。
【0030】
図14を参照して、遅延メモリ502の遅延量が有効シンボル期間と等しい場合には、相関器出力にガード期間の間パルス信号が生ずる。移動平均回路504は、設定されたガード幅に相当する期間の相関器503の出力を平均化して累積加算する。したがって期間A1で示すように複素乗算出力の値が低い場合には移動平均および絶対値加算出力は低い値とする。そして期間A2のように複素乗算出力が高い値を示す期間を半分程度含む場合には移動平均絶対値加算出力は中間の値となる。さらに期間A3のように複素乗算出力のパルス幅と移動平均処理期間とが一致する場合に移動平均、絶対値加算出力はピーク値をとる。
【0031】
なお、絶対値加算は周波数オフセットに対処するために行なわれている。
このように図11に示したガードインターバル相関回路406は、I信号およびQ信号を受けて有効シンボル期間だけ遅延させ遅延前の信号と比較することにより、ガードインターバル期間の検出を行なっていた。
【0032】
【発明が解決しようとする課題】
従来の回路では、有効シンボル期間長の遅延メモリ502を、ガードインターバル期間検出後有効に活用しておらず、受信装置全体のメモリの容量を大きくしているという問題があった。
【0033】
図15、図16は、動作に必要なメモリ領域の説明をするための図である。
図15、図16を参照して、動作開始直後のようなガードインターバル期間が不明な場合には、図11の遅延メモリ502において1有効シンボル期間分の信号すべてを保持できる領域に相当するメモリ領域502aを必要とする。しかし、ガードインターバル期間が検出された後は、ガードインターバル期間にガードインターバル期間の10分の1程度の期間を加えた期間(以下、この期間をガード相関期間と呼ぶ)を保持可能なメモリ領域502bがあればよく、ガード相関期間分を除いたメモリ領域502cが有効に活用されていないという問題があった。
【0034】
この発明の目的は、搭載するメモリを有効に活用することでメモリ搭載量の合計が削減されたデジタル放送受信装置を提供することである。
【0035】
【課題を解決するための手段】
この発明に従うと、有効シンボル期間と有効シンボル期間の一部に一致した波形のガード期間を有する直交周波数分割多重変調信号を受信するデジタル放送受信装置であって、直交検波後のI信号およびQ信号を含む第1の入力信号を受けて有効シンボル期間だけ遅延させる遅延手段を備える。遅延手段は、書込データを受けて記憶データとして保持し、記憶データを読出データとして出力する記憶手段と、第1の入力信号と第2の入力信号のいずれか一方を切換制御信号に応じて選択的に記憶手段に書込データとして与え、かつ、読出データを受け第1の出力信号、第2の出力信号のいずれか一方として切換制御信号に応じて選択的に出力する切換手段とを含む。デジタル放送受信装置は、第1の入力信号と第1の出力信号との相関を検出する相関器と、相関器の出力の所定のガード期間幅分の平均値を連続して出力する移動平均回路と、移動平均回路の出力に応じて、ガードインターバル期間を検出するとともに切換制御信号を出力するガードインターバル期間検出手段とをさらに備える。
【0036】
好ましくは、デジタル放送受信装置は、第2の入力信号を出力し、かつ、第2の出力信号をを受けて動作する第1の回路をさらに備える。
【0037】
より好ましくは、第1の回路は、ガードインターバル期間検出手段の出力結果に応じて動作する。
【0038】
好ましくは、切換手段は、第1の入力信号と第2の入力信号のいずれか一方を選択的に記憶手段に書込データとして与えるための第1のスイッチと、読出データを受け第1の出力信号、第2の出力信号のいずれか一方として選択的に出力するための第2のスイッチと、切換制御信号に応じて第1、第2のスイッチの切換を行なう切換タイミング制御部とを有する。
【0039】
より好ましくは、ガードインターバル検出期間の検出のための遅延処理を記憶手段に行なわせるために、第1の書込制御信号および第1の読出制御信号を出力するメモリ制御信号生成手段をさらに備え、切換手段は、第1の書込制御信号と第2の書込制御信号のいずれか一方を切換タイミング制御部の出力に応じて選択的に記憶手段に与える第3のスイッチと、第1の読出制御信号と第2の読出制御信号のいずれか一方を切換タイミング制御部の出力に応じて選択的に記憶手段に与える第4のスイッチとをさらに有する。
【0040】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【0041】
図1は、本発明のデジタル放送受信装置の全体構成を示す概略ブロック図である。
【0042】
図1を参照して、デジタル放送受信装置1000において、アンテナ(図示せず)より受信されたRF信号は、チューナ100により選局され、OFDM復調部102にそれぞれ与えられる。
【0043】
OFDM復調部102からの復調信号は、トランスポートストリームデコーダ(以下、TSデコーダと呼ぶ)104に与えられ、MPEGデコード部110に与えられる。すなわち、TSデコーダ104では、選局されたチャネルからのベースバンド信号の抽出が行なわれる。
【0044】
MPEGデコード部110は、TSデコーダ104から与えられたデータストリームを受けて、ランダムアクセスメモリ(以下、RAMと呼ぶ)112をデータを一時蓄積するバッファとして用いることで、映像信号および音声信号へと変換する。
【0045】
デジタル放送受信装置1000は、さらに、データバスBS1を介して、TSデコーダ104からの信号を受けて、格納するための内蔵蓄積デバイス148と、データバスBS1を介して、内蔵蓄積デバイス148に蓄積されたデータに対して、所定の処理を行なって出力するための演算処理部144と、演算処理部144の演算処理におけるプログラムを記録するためのROM140と、演算処理部144の動作のためのメモリ領域を提供するRAM142と、データバスBS1と外部との間でデータ入出力を行なうための高速デジタルインターフェイス146とを備える。特に限定されないが、内蔵蓄積デバイス148およびROM140としては、たとえば、電気的にデータの書込・読出が可能なフラッシュメモリを用いることが可能である。
【0046】
演算処理部144が外部から与えられた指示に従って内蔵蓄積デバイス148中に蓄積されたデータに対して処理を行なった後のデータは、オンスクリーンディスプレイ(On Screen Display)処理部130から合成器160.2に与えられる。
【0047】
合成器160.2は、MPEGデコード部110からの出力と、オンスクリーンディスプレイ処理部130からの出力とを合成した後、映像出力端子164に与える。映像出力端子164からの出力は、表示部1004に与えられる。
【0048】
デジタル放送受信装置1000は、さらに、内蔵蓄積デバイス148に蓄積されたデータに基づいて、演算処理部144が処理した結果のデータ等を受けて、表示部において出力される映像に対する効果音などを生成して、合成器160.1に与えるための付加音生成器120と、内蔵蓄積デバイス148に蓄積されたデータ等に基づいて演算処理部144が処理したデータを受けて、音声信号を生成し、合成器160.1に与えるPCMデコーダ122を備える。
【0049】
合成器160.1は、MPEGデコード部110からの出力と、付加音生成器120およびPCMデコーダ122からの出力とを受けて、合成結果を音声出力端子162に与える。音声出力端子162に与えられた音声信号は、音声出力部1002から音声信号として出力される。
【0050】
なお、デジタル放送受信装置1000は、必要に応じて、外部との間でデータ授受を行なうためのモデム150や、ICカードからの情報を受取るためのICカードインターフェイス152を備える構成としてもよい。
【0051】
高速デジタルインターフェイス146を介して、たとえば、ホームサーバ用のHDD装置などの外部蓄積デバイス180や、外部入力機器であるリモコン(あるいはキーボード等)182とがデータバスBS1と接続されている。
【0052】
また、デジタル放送受信装置1000は、映像出力を受けてディスプレイに表示する表示部1004や音声出力信号を受けて音声を出力するスピーカ等の音声出力部1002と一体化された構成であっても良い。
【0053】
図2は、図1におけるOFDM復調部102の構成を示すブロック図である。
図2を参照して、OFDM復調部102は、チューナの出力をアナログ−デジタル変換するA/D変換器201と、ベースバンド信号を同相軸信号(I信号)と直交軸信号(Q信号)に分離するI/Q分離部202と、送信キャリア周波数と受信キャリア周波数のキャリア間隔の2分の1以下の誤差を補正するキャリア同期部204とを含む。
【0054】
OFDM復調部102は、さらに、I信号、Q信号をうけて所定期間遅延させ相関をとることによりガードインターバルを検出し各ブロックへクロックや制御信号を出力するガードインターバル相関回路206とを含む。
【0055】
ガードインターバル相関回路206は、キャリア同期部204の出力をうけて遅延させ遅延前後の信号の相関を見ることによりガードインターバルを検出するガードインターバル検出処理回路232と、ガードインターバル検出処理回路232の出力を受けてシンボル同期パルスを発生するシンボル同期回路308と、シンボル同期回路308の出力を受けて同期クロックを出力するクロック同期部309とを含む。
【0056】
OFDM復調部102は、さらに、ガードインターバル相関回路206の出力する制御信号に応じたポイント数にて高速フーリエ変換を行なうFFT回路208と、送信キャリア周波数と受信キャリア周波数のキャリア間隔単位の誤差を補正するAFT(Auto Frequency Tuning)回路210と、データフレーム構造を検出し、制御信号を発生するフレームデコード回路212と、伝送路において受けた信号の歪みを補正する等化回路214とを含む。
【0057】
AFT回路210は、後に説明するように、ガードインターバル検出処理回路232に含まれている遅延メモリ302を作業用メモリとして使用する。したがって、図10で説明した従来のOFDM復調部400においてAFT回路410の作業用メモリとして使用されていたメモリ411は必要がない。
【0058】
OFDM復調部102は、さらに、送信側で施された周波数方向のインタリーブを解除する周波数デインタリーブ回路216と、送信側で施された時間方向のインタリーブを解除する時間デインタリーブ回路218と、送信側で変調方式に応じて配置されたデータを復号するデマッピング回路220と、送信側で施されたビット単位のインタリーブを解除するビットデインタリーブ回路222とを含む。
【0059】
OFDM復調部102は、さらに、送信側で畳込み符号化されたデータを復号するビタビ復号回路224と、送信側で施されたバイト単位のインタリーブを解除するバイトデインタリーブ回路226と、トランスポートストリーム形式に適合するようにデータの再構成を行なうTS再生回路228と、送信側でリードソロモン符号化されたデータを復号するRS復号回路230とを含む。
【0060】
RS復号回路230は、図1のTSデコーダ104に対してリードソロモン復号された結果を出力する。
【0061】
図3は、図2におけるガードインターバル相関回路206の構成を示すブロック図である。
【0062】
図3を参照して、ガードインターバル相関回路206は、ガードインターバル検出処理回路232と、シンボル同期回路308と、クロック同期部309とを含む。
【0063】
ガードインターバル検出処理回路232は、キャリア同期部204からI信号,Q信号を含む入力データIinnを受け、かつ、端子321から入力データIauxを受ける信号切換器312と、信号切換器とデータを授受する遅延メモリ302と、信号切換器312から出力されるデータOinnとキャリア同期部204からのI信号,Q信号とを複素乗算を行なう相関器303と、相関器303の出力を受けて移動平均処理を行なう移動平均回路304と、移動平均回路304の出力する信号Iavおよび信号Qavを受けて絶対値加算処理を行なう絶対値加算回路305と、絶対値加算回路305の出力を受けてガードインターバル検出信号GIdetを出力するガードインターバル期間検出部236と、信号GIdetを受けてメモリ制御信号を発生するメモリ制御信号生成部316とを含む。
【0064】
入力端子301にはチューナによって受信され、直交復調回路、A/D変換器を通った同相検波軸信号(I信号)と直交検波軸信号(Q信号)とが入力される。
【0065】
入力されたI信号,Q信号は2系統に分配され、一方は直接相関器303に入力される。他方は、信号切換器312を介して有効シンボル期間信号を遅延する遅延メモリ302に入力される。
【0066】
信号切換器312は、後に説明するガードインターバル期間検出部236の検出信号GIdetに応じて、遅延メモリ302のデータ入出力および制御信号を切換える。
【0067】
信号切換器312によって切換えられる信号は3種類である。第1には、キャリア同期部204からのI信号およびQ信号と外部入出力端子321からの入力データIauxとが切換えられる。第2には、相関器303へ出力する有効シンボル期間分遅延されたI信号およびQ信号である出力データOinnと外部入出力端子321への出力データOauxとが切換えられる。第3には、ガードインターバル期間検出部236の検出信号GIdetにより、遅延メモリ302の制御を行なうメモリ制御信号生成部316からの制御信号CRinn,CWinnと、外部入出力端子321からの制御信号CRaux,CWauxとが切換えられる。
【0068】
信号切換器312に入力されたデータIinnは、遅延メモリ302に一旦記憶され、遅延メモリ302によって有効シンボル期間分遅延されるとデータMOとして信号切換器312に再び入力される。そして信号切換器312からは出力データOinnとして相関器303に入力される。
【0069】
相関器303では、信号切換器312から出力される遅延された出力データOinnとキャリア同期部204から出力される遅延されていないI信号,Q信号との複素乗算が行なわれる。
【0070】
相関器303の出力は、ガード期間幅の平均値を連続して出力する移動平均回路304に入力される。移動平均回路304では、ガードインターバル期間幅での移動平均が行なわれる。移動平均回路304の出力は、キャリア同期部204および絶対値加算回路305に入力される。絶対値加算回路305の出力はガードインターバル期間検出部236、シンボル同期回路308およびクロック同期部309に与えられる。
【0071】
図4は、ガードインターバル期間が決定した後の動作を説明するための動作波形図である。
【0072】
ガードインターバル期間検出部236からのガード検出信号GIdetにより、信号切換器312において、遅延メモリ302に蓄える信号やメモリ302の制御信号の切換を行なう切換タイミング信号を生成する。詳細は後述の図5を参照のこと。
【0073】
その結果、遅延メモリ302はガードインターバル相関回路206においてガード期間のデータ記憶および記憶したガード期間のデータ読出を行なう時間以外は他の用途に用いることが可能となる。
【0074】
他の用途として、ガードインターバル相関回路206がガードインターバルの検出をしなければ動作させる意味がない回路、すなわち、ガードインターバル相関回路206の後の処理を行なう回路のメモリとして使用することが効率がよい。具体的にはたとえば図2のAFT回路210に用いるメモリとして使用することも可能である。
【0075】
遅延メモリの出力データMOについて言えば、A/D変換器出力信号ADOの有効シンボル期間の末尾の部分G1′,G2′,G3′…に対応して遅延メモリの出力データMOは信号切換器によってデータOinnとして相関器303に出力される。それ以外の部分は信号切換器312によって端子321から外部へ出力データOauxとして出力される。なお、遅延メモリの出力データMOが信号切換器によってデータOinnとして相関器303に出力される期間は、ガード期間よりも少し長めの期間となる。ピーク検出を確実に行なうためである。
【0076】
図5は、図3における信号切換器312の構成を示したブロック図である。
図5では、説明を容易にするため、キャリア同期部204からの入力信号および相関器303への出力信号は図5において1本の線で表わされており、メモリ制御信号はメモリへの書込と読出を別系統で表わされている。
【0077】
また、図5に記載されている信号やデータは、書込スイッチ制御信号SW,読出スイッチ制御信号SR,キャリア同期部204からの入力データIinn,AFT回路からの外部入力データIaux,相関器303への出力データOinn,AFT回路への外部出力データOaux,メモリ制御信号生成部316からのメモリ書込制御信号CWinn,メモリ制御信号生成部316からのメモリ読出制御信号CRinn,AFT回路からのメモリ書込制御信号CWaux,AFT回路からのメモリ読出制御信号CRaux,遅延メモリ302への入力データMI,メモリ書込制御MW,メモリ読出制御MR,出力データMO等である。
【0078】
図5を参照して、信号切換器312は、ガードインターバル期間検出部236の出力に応じて切換タイミング信号SW,SRを出力する切換タイミング生成部330と、制御信号SWが0であるときにはキャリア同期部204から与えられるデータIinnをデータMIとして遅延メモリ302に出力し、制御信号SWが1であるときには端子321を介してAFT回路から与えられるデータIauxをデータMIとして遅延メモリ302に出力するスイッチ331と、信号SWが0であるときにメモリ制御信号生成部316から与えられる制御信号CWinnを制御信号MWとして遅延メモリ302に出力し、信号SWが1であるときに端子321から与えられるAFT回路からの制御信号CWauxを信号MWとして遅延メモリ302に与えるスイッチ332とを含む。
【0079】
信号切換器312は、さらに、制御信号SRが0であるときにメモリ制御信号生成部316から出力される制御信号CRinnを制御信号MRとして遅延メモリ302に出力し、制御信号SRが1であるときに端子321を介してAFT回路より与えられた制御信号CRauxを制御信号MRとして遅延メモリ302に出力するスイッチ333と、信号SRが0であるときに遅延メモリの出力データMOを出力データOinnとして相関器303に出力し、信号SRが1であるときに、データMOをデータOauxとして端子321を介してAFT回路に出力するスイッチ334とを含む。
【0080】
図6は、図5に示した信号切換器312の動作を説明するための動作波形図である。
【0081】
図5、図6を参照して、キャリア同期部204より入力IinnとしてG1,S1,G1′,G2,S2,G2′,G3,S3,G3′,G4,…のように入力が与えられた場合について説明する。図3のガードインターバル期間検出部236では、図4に示したようにシンボルごとの絶対値加算回路305の出力のピークを検出し検出できた場合に検出パルスGIdetを生成する。
【0082】
時刻t1以前のG1,S1のシンボルでは、前のシンボルでデータがうまく受信されていないため、ガード期間G1直後に図3の絶対値加算回路305の出力にピークが現われていない。そのため、ガードインターバル期間検出部236でピーク検出ができず、信号GIdetにパルスが現われない。
【0083】
時刻t1以降では、シンボルG2,S2,…においてピーク検出ができるので、信号GIdetにパルスが生成されている。このパルスを以下、ピーク検出パルスと呼ぶ。
【0084】
ガードインターバル期間検出部236でピーク検出できない期間(〜t1)は、切換タイミング生成部330では書込スイッチ制御信号SWと読出スイッチ制御信号SRはともに“0”に設定される。したがってスイッチ331〜334ではAFT回路からの外部信号に接続されないように制御がなされる。
【0085】
このときには、メモリ制御信号生成部316は、遅延メモリ302に対してキャリア同期部204からの入力データIinnのみを有効シンボル期間分遅延させるように書込/読出アドレスなどの制御信号を生成する。より具体的には、書込アドレスがクロック等に応じてインクリメントされていれば、そのアドレス値よりも読出アドレス値を有効シンボル分減じた値にすればよい。
【0086】
次に、時刻t1以降のガードインターバル期間検出部236でピーク検出ができている期間について説明する。
【0087】
切換タイミング生成部330は、ピーク検出パルスが信号GIdetに発生すると、ガード相関期間(ガード期間とガード期間の10分の1程度の所定の期間との合計期間)経過後に、書込スイッチ制御信号SWを1に設定する。そして、有効シンボル期間の最後に再びピーク検出パルスが発生するまでSW=1が続くようにする。
【0088】
制御信号SWによって遅延メモリ302に対する書込データおよび書込制御信号の切換えが行なわれる。
【0089】
信号切換器312は、スイッチ331によって、SW=1の期間は、AFT回路からのデータIauxを遅延メモリ302に入力し、SW=0の期間はキャリア同期部204からのI信号,Q信号を遅延メモリ302に入力する。
【0090】
また、スイッチ332によって、制御信号SW=1の期間には、AFT回路からメモリ制御信号CWauxが入力されこれが書込メモリ制御信号MWとして遅延メモリ302に与えられる。一方、制御信号SW=0の期間には、スイッチ332によって、メモリ制御信号生成部316でガード相関期間分のデータを蓄積できるようアドレスなど制御信号CWinnが生成され書込メモリ制御信号MWとして遅延メモリ302に入力される。
【0091】
読出スイッチ制御信号SRは、ピーク検出パルスが発生しガード期間の10分の1程度の所定の期間経過後に0から1に設定される。そして、読出スイッチ制御信号SRは、有効シンボル期間からガード期間の10分の1程度の所定の期間を引いた期間分だけ1に維持される。
【0092】
制御信号SRによって遅延メモリ302から読み出された読出データおよび遅延メモリ302に与える読出制御信号の切換えが行なわれる。
【0093】
遅延メモリ302で遅延されたデータは、スイッチ334によって、制御信号SR=1の期間では、AFT回路に出力され、SR=0の期間では相関器303に出力される。
【0094】
また、スイッチ333によって、制御信号SR=1の期間にはAFT回路からのメモリ制御信号CRauxが遅延メモリ302に与えられ、制御信号SR=0の期間にはメモリ制御信号生成部316からのメモリ制御信号CRinnが遅延メモリ302に与えられる。メモリ制御信号CRinnには、遅延メモリ302が有効シンボル期間の遅延動作を行なうようにインクリメントされる読出アドレスが含まれる。
【0095】
図7は、図5の切換タイミング生成部330における、制御信号SWの発生処理を示すフローチャートである。
【0096】
図8は、制御信号の発生を説明するための動作波形図である。
図7、図8を参照して、電源投入やチャンネル切換等によって、制御信号SWは、0に初期化され、カウント値CNTも0に初期化される(ステップS1)。
【0097】
時刻t1に至るまでは、図5のガードインターバル期間検出部236は、ピーク検出ができていないので、ガード検出パルスは出力されない。したがって、ガード検出パルスが出力されるまで、SW=0かつCNT=0の状態が維持される(ステップS2)。
【0098】
時刻t1において、ガード検出パルスが出力されると、ステップS3に進む。ステップS3では、カウント値CNTがガード相関期間(ガード期間の約1.1倍程度、以降1.1Gとも表記する)に対応する値より小さいか否かが判断される。最初はCNT=0であるので、CNT<ガード相関期間が成立し、ステップS4に進む。そして、SW=0の状態が維持される。
【0099】
そして、所定のクロック信号に応じてカウント値CNTがインクリメントされる(ステップS6)。つづいて、ステップS7において、ガード検出パルスが入力されているか否かが判断される。ガード検出パルスが入力されない場合には、再びステップS3に戻る。カウント値CNTが1.1Gに達しない間は、ステップS3、S4、S6、S7のループ上を処理が進む。
【0100】
カウント値CNTが1.1Gに達すると、ステップS3からステップS5に進む。ステップS5では、制御信号SWが“1”に切換わる。そして、次のガード検出パルスが入力されるまで、ステップS3、S5、S6、S7のループ上を処理が進む。この間、SW=1の状態が維持される。
【0101】
時刻t2において、次のガード検出パルスが入力されると、ステップS7からステップS8に進み、制御信号SWは、“0”に初期化され、カウント値CNTも“0”に初期化される。そして、ステップS3に進み、以降は時刻t1〜t2の波形が繰返されることになる。
【0102】
図9は、図5の切換タイミング生成部330における、制御信号SRの発生処理を示すフローチャートである。
【0103】
図8、図9を参照して、電源投入やチャンネル切換等によって、制御信号SRは、0に初期化され、カウント値CNTも0に初期化される(ステップS11)。
【0104】
時刻t1に至るまでは、図5のガードインターバル期間検出部236は、ピーク検出ができていないので、ガード検出パルスは出力されない。したがって、ガード検出パルスが出力されるまで、SR=0かつCNT=0の状態が維持される(ステップS12)。
【0105】
時刻t1において、ガード検出パルスが出力されると、ステップS13に進む。ステップS13では、カウント値CNTがガード期間の約0.1倍程度の所定の期間(以降0.1Gとも表記する)に対応する値より小さいか否かが判断される。最初はCNT=0であるので、CNT<0.1Gが成立し、ステップS15に進む。そして、SR=0の状態が維持される。
【0106】
そして、所定のクロック信号に応じてカウント値CNTがインクリメントされる(ステップS17)。つづいて、ステップS18において、ガード検出パルスが入力されているか否かが判断される。ガード検出パルスが入力されない場合には、再びステップS13に戻る。カウント値CNTが0.1Gに達しない間は、ステップS13、S15、S17、S18のループ上を処理が進む。
【0107】
カウント値CNTが0.1Gに達すると、ステップS13からステップS14に進む。ステップS14では、カウント値CNTが“有効シンボル期間−0.1G”に対応する値より小さいか否かが判断される。当初はカウント値CNTが小さいためステップS16に進む。
【0108】
ステップS16では、制御信号SRが0から1に切換わる。そして、カウント値CNTが“有効シンボル期間−0.1G”に対応する値に達するまで、ステップS13、S14、S16、S17、S18のループ上を処理が進む。この間、SR=1の状態が維持される。
【0109】
カウント値CNTが“有効シンボル期間−0.1G”に対応する値に到達すると、ステップS14からステップS15に進む。ステップS16では、制御信号SRが再び1から0に切換わる。そして、次のガード検出パルスが入力されるまで、ステップS13、S14、S15、S17、S18のループ上を処理が進む。この間、SR=0の状態が維持される。
【0110】
時刻t2において、次のガード検出パルスが入力されると、ステップS18からステップS19に進み、制御信号SRは、0に初期化され、カウント値CNTも0に初期化される。そして、ステップS13に進み、以降は時刻t1〜t2の波形が繰返されることになる。
【0111】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0112】
【発明の効果】
本発明によれば、当初有効シンボル期間に相当する遅延メモリの領域を使用していても、ガードインターバル期間を検出した後にはガードインターバル相関回路が使用する遅延メモリの領域を小さくすることができる。したがって、ガードインターバル期間を検出した後に開放される遅延メモリの領域を他の回路の作業用メモリとして用いることができる。好ましくは、他の回路は、AFT回路などのガードインターバル期間検出を受けて動作する回路とする。
【0113】
以上より、遅延メモリを効率的に使用することでデジタル放送受信装置のメモリ容量を大幅に削減することができる。
【図面の簡単な説明】
【図1】 本発明のデジタル放送受信装置の全体構成を示す概略ブロック図である。
【図2】 図1におけるOFDM復調部102の構成を示すブロック図である。
【図3】 図2におけるガードインターバル相関回路206の構成を示すブロック図である。
【図4】 ガードインターバル期間が決定した後の動作を説明するための動作波形図である。
【図5】 図3における信号切換器312の構成を示したブロック図である。
【図6】 図5に示した信号切換器312の動作を説明するための動作波形図である。
【図7】 図5の切換タイミング生成部330における、制御信号SWの発生処理を示すフローチャートである。
【図8】 制御信号の発生を説明するための動作波形図である。
【図9】 図5の切換タイミング生成部330における、制御信号SRの発生処理を示すフローチャートである。
【図10】 従来のOFDM復調部400の構成を示すブロック図である。
【図11】 図10におけるガードインターバル相関回路406の構成を示すブロック図である。
【図12】 OFDM変調信号を説明するための波形図である。
【図13】 図11のガードインターバル相関回路の動作を説明するための動作波形図である。
【図14】 移動平均処理を説明するための波形図である。
【図15】 動作に必要なメモリ領域の説明をするための第1の図である。
【図16】 動作に必要なメモリ領域の説明をするための第2の図である。
【符号の説明】
100 チューナ、102 OFDM復調部、104 TSデコーダ、110MPEGデコード部、120 付加音生成器、122 PCMデコーダ、130 オンスクリーンディスプレイ処理部、144 演算処理部、146 高速デジタルインターフェイス、148 内蔵蓄積デバイス、150 モデム、152カードインターフェイス、160.1,160.2 合成器、162 音声出力端子、164 映像出力端子、180 外部蓄積デバイス、201 A/D変換器、202 I/Q分離部、204 キャリア同期部、206 ガードインターバル相関回路、208 FFT回路、210 AFT回路、212 フレームデコード回路、214 等化回路、216 周波数デインタリーブ回路、218時間デインタリーブ回路、220 デマッピング回路、222 ビットデインタリーブ回路、224 ビタビ復号回路、226 バイトデインタリーブ回路、228 TS再生回路、230 RS復号回路、232 ガードインターバル検出処理回路、236 ガードインターバル期間検出部、301 入力端子、302 遅延メモリ、303 相関器、304 移動平均回路、305 絶対値加算回路、308 シンボル同期部、309 クロック同期部、312 信号切換器、316 メモリ制御信号生成部、321 端子、330 切換タイミング生成部、331〜334 スイッチ、1000 デジタル放送受信装置、1002 音声出力部、1004 表示部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital broadcast receiving apparatus, and more specifically, a digital broadcast receiving apparatus including a demodulating unit that performs guard interval correlation detection of a received signal of an orthogonal frequency division multiplexing (OFDM) transmission method in demodulation of terrestrial digital broadcast. About.
[0002]
[Prior art]
In recent years, OFDM transmission systems have attracted attention in digital audio broadcasting for mobiles and terrestrial digital television broadcasting.
[0003]
This OFDM transmission system is a system in which a large number of subcarriers (hereinafter referred to as subcarriers) orthogonal to each other are modulated with digital data to be transmitted, and these modulated waves are multiplexed and transmitted. The OFDM transmission system has a feature that when the number of subcarriers used is as large as several hundred to several thousand, the symbol period of each modulated wave becomes extremely long, so that it is not easily affected by multipath interference.
[0004]
In a digital broadcast receiving apparatus that receives a signal by an OFDM transmission method, it is common to perform carrier synchronization, symbol synchronization, and clock synchronization using the characteristics of a guard interval period described later.
[0005]
FIG. 10 is a block diagram showing a configuration of a
Referring to FIG. 10, an
[0006]
The
[0007]
The guard
[0008]
The
[0009]
The
[0010]
The
[0011]
The
[0012]
FIG. 11 is a block diagram showing a configuration of guard
[0013]
Referring to FIG. 11, the
[0014]
The
[0015]
The guard
[0016]
The guard interval
[0017]
The I signal and Q signal input to the guard interval
[0018]
The output of the correlator 503 is input to the moving
[0019]
Next, the guard interval correlation operation will be described.
FIG. 12 is a waveform diagram for explaining an OFDM modulated signal.
[0020]
Referring to FIG. 12, in the OFDM transmission system, transmission data is distributed and modulated in hundreds to thousands of subcarriers, so that the modulation symbol rate of each subcarrier is extremely low, and one symbol period is extremely long. Become.
[0021]
Further, by setting the guard period before the effective symbol period, it is possible to effectively eliminate the influence of multipath interference.
[0022]
As shown in FIG. 12, the guard period G2 is formed by cyclically copying the latter half portion G2 'of the effective symbol period (S2 + G2'). If the delay time of multipath interference is within the guard period, it is possible to prevent intersymbol interference due to delayed adjacent symbols by demodulating only the signal in the effective symbol period during demodulation.
[0023]
The supplied I signal and Q signal are input to the
[0024]
FIG. 13 is an operation waveform diagram for explaining the operation of the guard interval correlation circuit of FIG.
[0025]
Referring to FIG. 13, in signal ADO given from the A / D converter, guard periods G1, G2 are added to the heads of the effective symbol periods S1, S2,. G1, G2,... Are copies of the last G1 ′, G2 ′,... In each effective symbol period S1, S2,.
[0026]
Therefore, when the
[0027]
Therefore, as shown in FIG. 13, the signals Iav and Qav which are the I and Q signals of the moving average output and the signal Oabs which is the output signal of the absolute value adding circuit are from the start timing of the guard periods G1, G2,. It gradually changes and takes a peak value at the end of the symbol period.
[0028]
The output of the moving average circuit is supplied to the carrier frequency synchronization circuit, and the output of the absolute value addition circuit is supplied to the symbol synchronization and clock synchronization unit.
[0029]
Here, the moving average process will be briefly described.
FIG. 14 is a waveform diagram for explaining the moving average process.
[0030]
Referring to FIG. 14, when the delay amount of
[0031]
The absolute value addition is performed to deal with the frequency offset.
In this way, the guard
[0032]
[Problems to be solved by the invention]
The conventional circuit has a problem that the
[0033]
15 and 16 are diagrams for explaining a memory area necessary for the operation.
Referring to FIGS. 15 and 16, when the guard interval period immediately after the start of operation is unknown, a memory area corresponding to an area capable of holding all signals for one effective symbol period in
[0034]
An object of the present invention is to provide a digital broadcast receiving apparatus in which the total amount of memory mounted is reduced by effectively utilizing the mounted memory.
[0035]
[Means for Solving the Problems]
According to the present invention, there is provided a digital broadcast receiving apparatus for receiving an orthogonal frequency division multiplex modulation signal having an effective symbol period and a guard period having a waveform corresponding to a part of the effective symbol period, the I signal and the Q signal after orthogonal detection. Delay means for delaying the first input signal including a valid symbol period. The delay means receives the write data, holds it as storage data, outputs the storage data as read data, and outputs one of the first input signal and the second input signal in accordance with the switching control signal. And switching means for selectively supplying the storage means as write data and receiving the read data selectively as one of the first output signal and the second output signal in accordance with the switching control signal. . A digital broadcast receiving apparatus includes a correlator that detects a correlation between a first input signal and a first output signal, and a moving average circuit that continuously outputs an average value corresponding to a predetermined guard period width of the correlator output. And guard interval period detecting means for detecting a guard interval period and outputting a switching control signal according to the output of the moving average circuit.
[0036]
Preferably, the digital broadcast receiving apparatus further includes a first circuit that outputs the second input signal and operates in response to the second output signal.
[0037]
More preferably, the first circuit operates according to the output result of the guard interval period detection means.
[0038]
Preferably, the switching means has a first switch for selectively supplying one of the first input signal and the second input signal as write data to the storage means, and receiving the read data and the first output. A second switch for selectively outputting one of the signal and the second output signal, and a switching timing control unit for switching the first and second switches in response to the switching control signal.
[0039]
More preferably, it further comprises memory control signal generation means for outputting a first write control signal and a first read control signal in order to cause the storage means to perform a delay process for detecting the guard interval detection period, The switching means selectively supplies either one of the first write control signal and the second write control signal to the storage means according to the output of the switching timing control section, and the first read And a fourth switch for selectively giving either one of the control signal and the second read control signal to the storage means according to the output of the switching timing control unit.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
[0041]
FIG. 1 is a schematic block diagram showing the overall configuration of the digital broadcast receiving apparatus of the present invention.
[0042]
Referring to FIG. 1, in digital
[0043]
The demodulated signal from the
[0044]
The
[0045]
Further, the digital
[0046]
Data after the
[0047]
The synthesizer 160.2 synthesizes the output from the
[0048]
Further, the digital
[0049]
The synthesizer 160.1 receives the output from the
[0050]
The digital
[0051]
Via the high-speed
[0052]
The digital
[0053]
FIG. 2 is a block diagram showing a configuration of
Referring to FIG. 2, the
[0054]
The OFDM demodulator 102 further includes a guard
[0055]
The guard
[0056]
The OFDM demodulator 102 further corrects an error in the unit of the carrier interval between the transmission carrier frequency and the reception carrier frequency, and an
[0057]
As described later, the
[0058]
The OFDM demodulator 102 further includes a
[0059]
The OFDM demodulator 102 further includes a
[0060]
The
[0061]
FIG. 3 is a block diagram showing a configuration of the guard
[0062]
Referring to FIG. 3, guard
[0063]
The guard interval
[0064]
The in-phase detection axis signal (I signal) and the quadrature detection axis signal (Q signal) received by the tuner and passed through the quadrature demodulation circuit and A / D converter are input to the
[0065]
The input I signal and Q signal are distributed to two systems, and one is directly input to the
[0066]
The
[0067]
There are three types of signals switched by the
[0068]
The data Iinn input to the
[0069]
The
[0070]
The output of the
[0071]
FIG. 4 is an operation waveform diagram for explaining the operation after the guard interval period is determined.
[0072]
Based on the guard detection signal GIdet from the guard interval
[0073]
As a result, the
[0074]
As another application, it is efficient to use as a memory of a circuit that does not make sense to operate unless the guard
[0075]
As for the output data MO of the delay memory, the output data MO of the delay memory is generated by the signal switch corresponding to the last part G1 ′, G2 ′, G3 ′... Of the effective symbol period of the A / D converter output signal ADO. The data Oinn is output to the
[0076]
FIG. 5 is a block diagram showing the configuration of the
In FIG. 5, for ease of explanation, the input signal from the
[0077]
The signals and data shown in FIG. 5 are supplied to the write switch control signal SW, the read switch control signal SR, the input data Iinn from the
[0078]
Referring to FIG. 5,
[0079]
Further, the
[0080]
FIG. 6 is an operation waveform diagram for explaining the operation of
[0081]
5 and 6, inputs such as G1, S1, G1 ', G2, S2, G2', G3, S3, G3 ', G4,... The case will be described. The guard interval
[0082]
In the G1 and S1 symbols before time t1, data is not successfully received in the previous symbol, so that no peak appears in the output of the absolute
[0083]
After time t1, a peak can be detected in the symbols G2, S2,..., So that a pulse is generated in the signal GIdet. This pulse is hereinafter referred to as a peak detection pulse.
[0084]
During the period (˜t1) during which the guard interval
[0085]
At this time, the memory control
[0086]
Next, a period during which peak detection is performed by the guard interval
[0087]
When the peak detection pulse is generated in the signal GIdet, the switching
[0088]
Switching of write data and write control signal to delay
[0089]
The
[0090]
Further, the memory control signal CWaux is input from the AFT circuit by the
[0091]
The read switch control signal SR is set from 0 to 1 after a peak detection pulse is generated and a predetermined period of about one-tenth of the guard period has elapsed. The read switch control signal SR Is It is maintained at 1 only for a period obtained by subtracting a predetermined period of about 1/10 of the guard period from the effective symbol period.
[0092]
Switching between read data read from
[0093]
The data delayed in the
[0094]
Further, the
[0095]
FIG. 7 is a flowchart showing the generation process of the control signal SW in the switching
[0096]
FIG. 8 is an operation waveform diagram for explaining generation of a control signal.
Referring to FIGS. 7 and 8, control signal SW is initialized to 0 and count value CNT is also initialized to 0 by power-on, channel switching, and the like (step S1).
[0097]
Until the time t1, the guard interval
[0098]
When the guard detection pulse is output at time t1, the process proceeds to step S3. In step S3, it is determined whether or not the count value CNT is smaller than a value corresponding to a guard correlation period (about 1.1 times the guard period, hereinafter also referred to as 1.1G). Since CNT = 0 initially, CNT <guard correlation period is established, and the process proceeds to step S4. And the state of SW = 0 is maintained.
[0099]
Then, the count value CNT is incremented according to a predetermined clock signal (step S6). Subsequently, in step S7, it is determined whether or not a guard detection pulse is input. If no guard detection pulse is input, the process returns to step S3 again. While the count value CNT does not reach 1.1G, the process proceeds on the loop of steps S3, S4, S6, and S7.
[0100]
When the count value CNT reaches 1.1G, the process proceeds from step S3 to step S5. In step S5, the control signal SW is switched to “1”. Then, the process proceeds on the loop of steps S3, S5, S6, and S7 until the next guard detection pulse is input. During this time, the state of SW = 1 is maintained.
[0101]
When the next guard detection pulse is input at time t2, the process proceeds from step S7 to step S8, the control signal SW is initialized to “0”, and the count value CNT is also initialized to “0”. And it progresses to step S3, and the waveform of time t1-t2 is repeated after that.
[0102]
FIG. 9 is a flowchart showing processing for generating the control signal SR in the switching
[0103]
Referring to FIGS. 8 and 9, control signal SR is initialized to 0 and count value CNT is also initialized to 0 by power-on, channel switching, and the like (step S11).
[0104]
Until the time t1, the guard interval
[0105]
When the guard detection pulse is output at time t1, the process proceeds to step S13. In step S13, it is determined whether or not the count value CNT is smaller than a value corresponding to a predetermined period (hereinafter also referred to as 0.1G) that is approximately 0.1 times the guard period. Since CNT = 0 at the beginning, CNT <0.1G is established, and the process proceeds to step S15. And the state of SR = 0 is maintained.
[0106]
Then, the count value CNT is incremented according to a predetermined clock signal (step S17). Subsequently, in step S18, it is determined whether or not a guard detection pulse is input. If no guard detection pulse is input, the process returns to step S13 again. While the count value CNT does not reach 0.1G, the process proceeds on the loop of steps S13, S15, S17, and S18.
[0107]
When the count value CNT reaches 0.1G, the process proceeds from step S13 to step S14. In step S14, it is determined whether or not the count value CNT is smaller than a value corresponding to “valid symbol period−0.1 G”. Since the count value CNT is initially small, the process proceeds to step S16.
[0108]
In step S16, the control signal SR is switched from 0 to 1. Then, the process proceeds on the loop of steps S13, S14, S16, S17, and S18 until the count value CNT reaches a value corresponding to “effective symbol period −0.1 G”. During this time, the state of SR = 1 is maintained.
[0109]
When the count value CNT reaches a value corresponding to “valid symbol period−0.1 G”, the process proceeds from step S14 to step S15. In step S16, the control signal SR switches from 1 to 0 again. Then, the process proceeds on the loop of steps S13, S14, S15, S17, and S18 until the next guard detection pulse is input. During this time, the state of SR = 0 is maintained.
[0110]
When the next guard detection pulse is input at time t2, the process proceeds from step S18 to step S19, the control signal SR is initialized to 0, and the count value CNT is also initialized to 0. Then, the process proceeds to step S13, and thereafter, the waveforms at times t1 to t2 are repeated.
[0111]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0112]
【The invention's effect】
According to the present invention, even if the delay memory area corresponding to the initial effective symbol period is used, the delay memory area used by the guard interval correlation circuit can be reduced after the guard interval period is detected. Therefore, the area of the delay memory that is released after detecting the guard interval period can be used as a working memory for other circuits. Preferably, the other circuit is a circuit that operates upon detection of a guard interval period, such as an AFT circuit.
[0113]
As described above, the memory capacity of the digital broadcast receiving apparatus can be greatly reduced by using the delay memory efficiently.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram showing the overall configuration of a digital broadcast receiving apparatus of the present invention.
2 is a block diagram showing a configuration of an
3 is a block diagram showing a configuration of a guard
FIG. 4 is an operation waveform diagram for explaining an operation after a guard interval period is determined.
5 is a block diagram showing a configuration of a
6 is an operation waveform diagram for explaining the operation of the
7 is a flowchart showing a control signal SW generation process in the switching
FIG. 8 is an operation waveform diagram for explaining generation of a control signal.
9 is a flowchart showing generation processing of a control signal SR in the switching
10 is a block diagram showing a configuration of a
11 is a block diagram showing a configuration of a guard
FIG. 12 is a waveform diagram for explaining an OFDM modulated signal.
13 is an operation waveform diagram for explaining the operation of the guard interval correlation circuit of FIG.
FIG. 14 is a waveform diagram for explaining a moving average process.
FIG. 15 is a first diagram for explaining a memory area necessary for operation;
FIG. 16 is a second diagram for explaining a memory area necessary for the operation;
[Explanation of symbols]
100 tuner, 102 OFDM demodulator, 104 TS decoder, 110 MPEG decoder, 120 additional sound generator, 122 PCM decoder, 130 on-screen display processor, 144 arithmetic processor, 146 high-speed digital interface, 148 built-in storage device, 150 modem , 152 card interface, 160.1, 160.2 synthesizer, 162 audio output terminal, 164 video output terminal, 180 external storage device, 201 A / D converter, 202 I / Q separation unit, 204 carrier synchronization unit, 206 Guard interval correlation circuit, 208 FFT circuit, 210 AFT circuit, 212 frame decoding circuit, 214 equalization circuit, 216 frequency deinterleaving circuit, 218 time deinterleaving circuit, 220 demapping circuit, 222 Bit deinterleave circuit, 224 Viterbi decoding circuit, 226 byte deinterleaving circuit, 228 TS reproduction circuit, 230 RS decoding circuit, 232 guard interval detection processing circuit, 236 guard interval period detection unit, 301 input terminal, 302 delay memory, 303
Claims (5)
同相検波軸信号をI信号と称し、直交検波軸信号をQ信号と称すると、
直交検波後のI信号およびQ信号を含む第1の入力信号を受けて有効シンボル期間だけ遅延させる遅延手段を備え、
前記遅延手段は、
書込データを受けて記憶データとして保持し、前記記憶データを読出データとして出力する記憶手段と、
前記第1の入力信号と第2の入力信号のいずれか一方を切換制御信号に応じて選択的に前記記憶手段に前記書込データとして与え、かつ、前記読出データを受け第1の出力信号、第2の出力信号のいずれか一方として前記切換制御信号に応じて選択的に出力する切換手段とを含み、
前記第1の入力信号と前記第1の出力信号との相関を検出する相関器と、
前記相関器の出力の所定のガード期間幅分の平均値を連続して出力する移動平均回路と、
前記移動平均回路の出力に応じて、ガードインターバル期間を検出するとともに前記切換制御信号を出力するガードインターバル期間検出手段とをさらに備える、デジタル放送受信装置。A digital broadcast receiving apparatus that receives an orthogonal frequency division multiplex modulation signal having an effective symbol period and a guard period having a waveform that matches a part of the effective symbol period,
When the in-phase detection axis signal is called I signal and the quadrature detection axis signal is called Q signal,
Delay means for receiving a first input signal including an I signal and a Q signal after quadrature detection and delaying them by an effective symbol period;
The delay means is
Storage means for receiving write data and holding it as stored data, and outputting the stored data as read data;
One of the first input signal and the second input signal is selectively given to the storage means as the write data in response to a switching control signal, and the read data is received as a first output signal; Switching means for selectively outputting as one of the second output signals in accordance with the switching control signal,
A correlator for detecting a correlation between the first input signal and the first output signal;
A moving average circuit that continuously outputs an average value for a predetermined guard period width of the output of the correlator;
A digital broadcast receiving apparatus, further comprising guard interval period detecting means for detecting a guard interval period and outputting the switching control signal in accordance with an output of the moving average circuit.
前記第1の入力信号と前記第2の入力信号のいずれか一方を選択的に前記記憶手段に前記書込データとして与えるための第1のスイッチと、
前記読出データを受け前記第1の出力信号、前記第2の出力信号のいずれか一方として選択的に出力するための第2のスイッチと、
前記切換制御信号に応じて前記第1、第2のスイッチの切換を行なう切換タイミング制御部とを有する、請求項1に記載のデジタル放送受信装置。The switching means is
A first switch for selectively giving one of the first input signal and the second input signal to the storage means as the write data;
A second switch for receiving the read data and selectively outputting the read data as one of the first output signal and the second output signal;
The digital broadcast receiving apparatus according to claim 1, further comprising: a switching timing control unit that switches the first and second switches according to the switching control signal.
前記切換手段は、
前記第1の書込制御信号と第2の書込制御信号のいずれか一方を前記切換タイミング制御部の出力に応じて選択的に前記記憶手段に与える第3のスイッチと、
前記第1の読出制御信号と第2の読出制御信号のいずれか一方を前記切換タイミング制御部の出力に応じて選択的に前記記憶手段に与える第4のスイッチとをさらに有する、請求項4に記載のデジタル放送受信装置。Memory control signal generating means for outputting a first write control signal and a first read control signal to cause the storage means to perform delay processing for detection of the guard interval detection period;
The switching means is
A third switch that selectively gives either one of the first write control signal and the second write control signal to the storage means according to the output of the switching timing control unit;
5. A fourth switch according to claim 4, further comprising: a fourth switch that selectively applies one of the first read control signal and the second read control signal to the storage unit according to an output of the switching timing control unit. The digital broadcast receiver described.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001246577A JP3946010B2 (en) | 2001-08-15 | 2001-08-15 | Digital broadcast receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001246577A JP3946010B2 (en) | 2001-08-15 | 2001-08-15 | Digital broadcast receiver |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003060612A JP2003060612A (en) | 2003-02-28 |
JP3946010B2 true JP3946010B2 (en) | 2007-07-18 |
Family
ID=19076096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001246577A Expired - Fee Related JP3946010B2 (en) | 2001-08-15 | 2001-08-15 | Digital broadcast receiver |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3946010B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007202078A (en) * | 2006-01-30 | 2007-08-09 | Sharp Corp | Ofdm demodulation apparatus, method of operating ofdm demodulation apparatus, program, and computer readable recording medium |
-
2001
- 2001-08-15 JP JP2001246577A patent/JP3946010B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003060612A (en) | 2003-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4625018B2 (en) | Receiving device, control method thereof, and program | |
US7577216B2 (en) | Guard interval and FFT mode detector in DVB-T receiver | |
JP4173460B2 (en) | Digital broadcast receiver | |
JP3930525B2 (en) | DIGITAL DEMODULATION DEVICE, ITS CONTROL METHOD, CONTROL PROGRAM, RECORDING MEDIUM CONTAINING THE CONTROL PROGRAM, AND DIGITAL RECEPTION DEVICE | |
JP3989173B2 (en) | Digital broadcast receiver | |
JP2009094839A (en) | Ofdm receiver | |
JP3946010B2 (en) | Digital broadcast receiver | |
JP2002280997A (en) | Digital signal receiver | |
JP2007142918A (en) | Digital demodulator, control method thereof, program for digital demodulator, recording medium for recording the program for digital demodulator, and digital receiver | |
JP2001333341A (en) | Digital broadcast receiver | |
JP2003101507A (en) | Digital broadcast receiver | |
JP4338323B2 (en) | Digital signal receiver | |
JPH08186523A (en) | Data receiver | |
JP4459878B2 (en) | Tuner for demodulating signal including guard interval, digital demodulator, tuner control method, digital demodulator control method, tuner control program, digital demodulator control program, and recording medium recording these programs | |
JP2008278364A (en) | Digital broadcast reception device | |
JP4059861B2 (en) | Digital broadcast receiver | |
JP3917633B1 (en) | Digital demodulator, control method therefor, program for digital demodulator, recording medium storing program for digital demodulator, and digital receiver | |
JP2735008B2 (en) | Symbol period detection circuit for orthogonal frequency division multiplexed signal receiver | |
JP3152860B2 (en) | Transmitter and receiver using orthogonal frequency division multiplex modulation | |
JP4068242B2 (en) | OFDM receiver | |
JP2004172716A (en) | Diversity receiver | |
JP2000068974A (en) | Ofdm receiver | |
KR101108952B1 (en) | Method and Apparatus for extracting the output data of frequency domain equalizer | |
JP4388381B2 (en) | Packet error signal generator | |
JP3856586B2 (en) | Synchronization judgment device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070410 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |