JP3945287B2

JP3945287B2 - Data receiving circuit and data receiving method

Info

Publication number: JP3945287B2
Application number: JP2002092526A
Authority: JP
Inventors: 雅朗伊藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-03-28
Filing date: 2002-03-28
Publication date: 2007-07-18
Anticipated expiration: 2022-03-28
Also published as: GB0306950D0; JP2003289287A; CN1316762C; GB2387092B; GB2387092A; CN1449127A

Description

【０００１】
【発明の属する技術分野】
本発明は、マスタークロックを用いた完全同期ネットワークを構築している光伝送通信装置のデータ受信回路、及びこのデータ受信回路のデータ受信方法に関する。
【０００２】
【従来の技術】
５１．８４Ｍｂ／ｓ以上のＳＯＮＥＴ（ＳｙｎｃｈｒｏｎｏｕｓＯｐｔｉｃａｌＮＥＴｗｏｒｋ）／ＳＤＨ（ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）高速伝送信号を低速伝送信号にデスタッフするために、デスタッフ部にリタイミングクロック生成機能を持たせる構成が取られている。
【０００３】
図４を参照しながら従来のデータ受信回路の構成及び動作を説明する。
図４に示されるようにデータ受信回路は、高速伝送信号の分離処理（Ｄｅｍｕｌｔｉｐｌｅｘ処理）を外部のマスタークロックから供給された装置内クロック信号を用いて行うＤＭＵＸ部１０と、ＤＭＵＸ部１０から出力されたクロック、及びデータを入力し、デスタッフ処理を行い、平滑化されたクロック、データを生成するデスタッフ部１１と、デスタッフ部１１からの平滑化されたクロック、データによりバイポーラ信号からユニポーラ信号への信号変換を行うＵ／Ｂ部１２とを有している。
【０００４】
また、デスタッフ部１１には、装置内クロック信号から低速伝送信号に用いるクロック信号の周波数に分周したリタイミングクロックを生成するリタイミングクロック生成部１３と、リタイミングクロックを読み出しクロックとして、ＤＭＵＸ部から入力し保持していたデータを出力するバッファメモリ１４とを有する。
【０００５】
このようなリタイミングバッファ方式は、一般的にＩＴＵ−ＴＧ．８１３、ＩＴＵ−ＴＧ．８２３の低速伝送信号２．０４８Ｍｂ／ｓジッタ規格、及びワンダ規格に準拠するために用いられている方式であり、当然、バイトスタッフが起きない想定である。
【０００６】
【発明が解決しようとする課題】
しかしながら、実質はバイトスタッフィングを用いたＡＵ／ＴＵポインタ操作が行われることもあり、また、マスタークロックには障害、品質劣化等も考えられる。ＳＯＮＥＴ／ＳＤＨ網においては、高速側信号の周波数を調整するために、データ送信側でスタッフパルスを挿入（スタッフ）し、挿入したスタッフパルスをデータ受信側で除去（デスタッフ）する。このポインタ操作を行う結果として位相ギャップが発生する。
【０００７】
これらによって低速伝送信号がスリップ（入出力データ速度のずれによる位相変動によって入力データの２度読み又は欠落を招く現象）するのは避けられず、低速伝送信号断となる可能性もある。この低速伝送信号断は、上記構成のデータ受信回路では、マスタークロックを修復するしか方法がなく、長期間にわたり低速伝送信号断が継続してしまう。
【０００８】
本発明は上記事情に鑑みてなされたものであり、マスタークロックの障害発生時の低速伝送信号断を回避することができるデータ受信回路、データ受信方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
係る目的を達成するために請求項１記載の発明は、装置外部から入力したＳＯＮＥＴ（ＳｙｎｃｈｒｏｎｏｕｓＯｐｔｉｃａｌＮＥＴｗｏｒｋ）／ＳＤＨ（ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）高速伝送信号から低速伝送信号を取り出すデータ受信回路であって、高速伝送信号を入力して記憶する記憶手段と、記憶手段からデータを読み出すための第１の読み出しクロックを、装置外部からのマスタークロックを低速伝送信号に用いるクロック信号の周波数に分周することで生成する第１のクロック生成手段と、記憶手段への書き込みクロックと、基準オシレータからの基準クロックとを入力し、書き込みクロックと後記第２のクロック生成手段の動作クロックの位相を比較し、比較結果から基準オシレータからの基準クロックを使って位相制御を行うことで第２の読み出しクロックを生成する第２のクロック生成手段と、第１のクロック生成手段からの第１の読み出しクロックと、第２のクロック生成手段からの第２の読み出しクロックとを入力し、制御手段からの指示に基づいて記憶手段の読み出しクロックを選択し出力する選択手段と、記憶手段へのデータの書き込みタイミングと読み出しタイミングとを監視し、書き込みタイミングに対する読み出しタイミングにずれが生じた場合に、異常を通知する位相監視手段と、位相監視手段より異常を通知されると、記憶手段の読み出しクロックを第１の読み出しクロックから第２の読み出しクロックに変更するよう指示を出す制御手段と、を有することを特徴とする。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、位相監視手段は、記憶手段への書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、読み出しクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスとの位相差が所定の基準値よりも大きい場合や小さい場合に、計数手段の計数値を加算し、該計数値を制御手段に通知することを特徴とする。
【００１１】
請求項３記載の発明は、請求項１または２記載の発明において、データ受信回路は、装置外部からの高速伝送信号を入力し、マスタークロックから生成される装置内クロックを用いて、ＳＯＮＥＴ／ＳＤＨフレームフォーマットのオーバヘッド部分のみクロックがない歯抜けクロックと、オーバヘッド部分のデータを取り除いたデータを生成して出力し、歯抜けクロックを記憶手段の書き込みクロックとして、オーバヘッド部分のデータを取り除いたデータを記憶手段に書き込む分離手段を有することを特徴とする。
【００１２】
請求項４記載の発明は、請求項１から３の何れか一項に記載の発明において、第２のクロック生成手段は、ＤＰＬＬ（ＤｉｇｉｔａｌＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路であることを特徴とする。
【００１３】
請求項５記載の発明は、装置外部から入力したＳＯＮＥＴ／ＳＤＨ高速伝送信号から低速伝送信号を取り出すデータ受信回路のデータ受信方法であって、高速伝送信号を記憶した記憶手段からデータを読み出すための第１の読み出しクロックを、装置外部からのマスタークロックを低速伝送信号に用いるクロック信号の周波数に分周することで生成する第１のクロック生成工程と、記憶手段への書き込みクロックと、基準オシレータからの基準クロックとを入力し、後記第２の読み出しクロックを生成する生成手段の動作クロックと書き込みクロックとの書き込みクロックと第２の読み出しクロックの位相を比較し、比較結果から基準オシレータからの基準クロックを使って位相制御を行うことで第２の読み出しクロックを生成する第２のクロック生成工程と、記憶手段からデータを読み出すための読み出しクロックを第１の読み出しクロックと、第２の読み出しクロックとで選択する選択工程と、選択工程にて選択された読み出しクロックを用いて記憶手段からデータを読み出す読み出し工程と、記憶手段へのデータの書き込みタイミングと読み出しタイミングとを監視し、書き込みタイミングに対する読み出しタイミングにずれが生じた場合に、異常を通知する位相監視工程と、を有し、選択工程は、位相監視工程より異常を通知されると、記憶手段の読み出しクロックを第１の読み出しクロックから第２の読み出しクロックに切り替えることを特徴とする。
【００１４】
請求項６記載の発明は、請求項５記載の発明において、位相監視工程は、記憶手段への書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、読み出しクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスとの位相差が所定の基準値よりも大きい場合や小さい場合に、計数手段の計数値を加算し、該計数値を所定の閾値と比較することで異常を検出することを特徴とする。
【００１５】
【発明の実施の形態】
次に、添付図面を参照しながら本発明のデータ受信回路、データ受信方法に係る実施の形態を詳細に説明する。図１〜図３を参照すると本発明のデータ受信回路、データ受信方法に係る実施の形態が示されている。
【００１６】
まず、図１を参照しながら本発明に係る実施形態の構成について説明する。本発明に係る第１の実施形態は、図１に示されるようにＤＭＵＸ部１、デスタッフ部２、Ｕ／Ｂ部３、位相監視部６、装置制御部９を有している。また、デスタッフ部２には、バッファメモリ４、ＤＰＬＬ（ＤｉｇｉｔａｌＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）５、リタイミングクロック生成部７、クロック切替部８を有している。
【００１７】
ＤＭＵＸ部１は、光伝送通信装置外部からの主に５１．８４Ｍｂ／ｓ以上のＳＯＮＥＴ／ＳＤＨ高速伝送信号と、外部マスタークロックから供給された装置内クロック信号とを入力する。ＤＭＵＸ部１は、入力した高速伝送信号の分離処理（Ｄｅｍｕｌｔｉｐｌｅｘ処理）を装置内クロック信号を用いて行う。この分離処理によって、図２（Ａ）に示されたＳＯＮＥＴ／ＳＤＨフレームフォーマットのオーバヘッド部分のみクロックがない歯抜けクロックと、図２（Ｂ）に示されたオーバヘッド部分のデータを取り除いたデータ（オーバヘッド部分には空のデータが存在する、ペイロード部分だけのデータ）を生成する。
【００１８】
デスタッフ部２は、ＤＭＵＸ部１から出力されるオーバヘッド部分のみクロックがない歯抜けクロック、及びオーバヘッド部分のデータを取り除いたデータと、基準オシレータ（以下、基準ＯＳＣと略す）からのクロックと、マスタークロック信号から生成された装置内クロック信号と、を入力して、デスタッフ処理を行う。デスタッフ処理により、平滑化されたクロック及びデータを生成する。
【００１９】
Ｕ／Ｂ部３は、デスタッフ部２からの平滑化されたクロック及びデータを用いてバイポーラ信号からユニポーラ信号への信号変換を行う。
【００２０】
また、デスタッフ部２内のバッファメモリ４は、ＤＭＵＸ部１から出力されたオーバヘッド部分のみクロックがない歯抜けクロックを書き込みクロック、オーバヘッド部分のデータを取り除いたデータを書き込みデータとして入力する。また、リタイミングクロック生成部７からのリタイミングクロック、またはＤＰＬＬ５からのＤＰＬＬクロックを読み出しクロックとしてデータを読み出す。
【００２１】
ＤＰＬＬ５は、ＤＭＵＸ部１からのオーバヘッド部分のみクロックがない歯抜けクロックと、基準ＯＳＣからの基準クロックとを入力して、書き込みクロック（歯抜けクロック）とＤＰＬＬクロックの位相を比較し、比較結果から基準ＯＳＣからの基準クロックを使って位相を制御することでＤＰＬＬクロックを生成する。
【００２２】
リタイミングクロック生成部７は、装置内クロック信号から低速伝送信号に用いるクロック信号の周波数に分周してリタイミングクロックを生成する。
【００２３】
クロック切替部８は、装置制御部９の制御により、バッファメモリ４の読み出しクロックを、ＤＰＬＬ５からのＤＰＬＬクロックと、リタイミングクロック生成部７からのリタイミングクロックとで切り替える。
【００２４】
位相監視部６の動作について図３を参照しながら説明する。
位相監視部６は、ライトクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、リードクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスの位相とを比較する。具体的には、ライトアドレスを分周して生成した判定信号の位相とリードアドレスの位相とを比較し、これらの位相が重なった場合にカウンタをカウントアップする。なお、判定信号は、図３に示されるようにライトアドレスの立ち上がりと共に立ち上がり、所定の間隔をおいて立ち下がるパルスと、このパルスの立ち下がりから所定の間隔をおいて立ち上がり、ライトアドレスの立ち上がりと共に立ち下がるパルスとからなる。また、カウンタのカウント値は装置制御部９に出力される。
【００２５】
図３に示すようにバイトスタッフィングによってライトクロックに位相ギャップができると（図３のライトクロックＢ）、リードアドレスの位相がライトアドレスの位相に対してずれることになり、ライトアドレスの位相とリードアドレスの位相とが近づいたり（図３のリードクロックＢ）、遠ざかったりする（図３のリードクロックＣ）。
【００２６】
装置制御部９は、位相監視部６からカウンタのカウント値を取得し、カウント値が閾値よりも大きくなった場合に、バッファメモリ４の読み出しクロックをリタイミングクロック生成部７のリタイミングクロックからＤＰＬＬ５のＤＰＬＬクロックに変更する指示を出す。また、装置制御部９は、光伝送通信装置全体のアラーム監視、状態変化の監視、コマンド実行制御等を行う。
【００２７】
次に、上記構成からなる本実施形態の動作手順について説明する。
光伝送通信装置外部から入力した５１．８４Ｍｂ／ｓ以上のＳＯＮＥＴ／ＳＤＨ高速信号は、ＤＭＵＸ部１で分離処理が施される。ＤＭＵＸ部１は、マスタークロックから供給された装置内クロック信号を用いて分離処理を行い、図２に示されたオーバヘッド部分のみクロックがない歯抜けクロックと、オーバヘッド部分のデータを取り除いたデータとを生成する。
【００２８】
ＤＭＵＸ部１で生成されたオーバヘッド部分のデータを取り除いたデータは、オーバヘッド部分のみクロックがない歯抜けクロックを書き込みクロックとしてバッファメモリ４に書き込まれる。
【００２９】
クロック切替部８は、マスタークロックに異常が発生していない通常状態においては、リタイミングクロック生成部７からのリタイミングクロックをバッファメモリ４の読み出しクロックとして出力する。
【００３０】
バッファメモリ４に書き込まれたデータは、リタイミングクロック生成部７からのリタイミングクロックを読み出しクロックとして読み出され、Ｕ／Ｂ部３でバイポーラ信号からユニポーラ信号に信号変換される。
【００３１】
また、位相監視部６は、バッファメモリ４へのデータの書き込みタイミングと読み出しタイミングとを常時監視している。位相監視部６は、書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、リードクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスの位相とを比較して、これらのパルスの位相が近づいたり、遠ざかった場合には、カウンタの値をカウントアップする。より具体的には、ライトアドレスを分周することで生成した、図３に示された判定信号を用いて、この判定信号の位相とリードアドレスの位相に重なり合う部分ができた場合に、カウンタをカウントアップする。カウンタのカウント値は、装置制御部９に出力される。
【００３２】
装置制御部９は、位相監視部６からカウンタのカウント値を取得し、カウント値が閾値よりも大きくなった場合に、バッファメモリ４の読み出しクロックをリタイミングクロック生成部７のリタイミングクロックからＤＰＬＬ５のＤＰＬＬクロックに変更する指示を出力する。
【００３３】
装置制御部９からの指示によりクロック切替部８は、バッファメモリ４の読み出しクロックを、リタイミングクロックからＤＰＬＬ５で生成されるＤＰＬＬクロックに切り替える。
【００３４】
このように本実施形態は、デスタッフ部２内のバッファメモリ４の書き込みタイミングと読み出しタイミングとを位相監視部６で監視し、カウント値を装置制御部９に送ることにより、装置制御部９では、スリップ障害が発生しているか否かが判断される。従って、スリップ障害が発生した場合には装置制御部９からクロック切替部８を制御し、リタイミングクロックからＤＰＬＬクロックへ即時に切り替えることで、低速伝送信号断を回避することができる。
【００３５】
なお、上述した実施形態は本発明の好適な実施の形態である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上述した実施形態では、低速伝送信号は２．０４８Ｍｂ／ｓとして説明しているが、１．５４４Ｍｂ／ｓのＤＳ１信号にも適用可能である。
【００３６】
【発明の効果】
以上の説明より明らかなように本発明は、記憶手段の書き込みタイミングと読み出しタイミングとを位相監視手段で監視し、計数値を制御手段に通知することにより、制御手段では、スリップ障害が発生しているか否かが判断される。従って、スリップ障害が発生した場合には制御手段から選択手段を制御し、第１の読み出しクロックから第２の読み出しクロックへ即時に切り替えることで、低速伝送信号断を回避することができる。
【図面の簡単な説明】
【図１】本発明に係る実施形態の構成を示すブロック図である。
【図２】ＤＭＵＸ部１の処理を説明するための図である。
【図３】位相監視部６の処理を説明するための図である。
【図４】従来のデータ受信回路の構成を示すブロック図である。
【符号の説明】
１ＤＭＵＸ部
２デスタッフ部
３Ｕ／Ｂ部
４バッファメモリ
５ＤＰＬＬ
６位相監視部
７リタイミングクロック生成部
８クロック切替部
９装置制御部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data receiving circuit of an optical transmission communication apparatus that constructs a complete synchronous network using a master clock, and a data receiving method of the data receiving circuit.
[0002]
[Prior art]
In order to destuff a 51.84 Mb / s or higher SONET (Synchronous Optical Network) / SDH (Synchronous Digital Hierarchy) high-speed transmission signal into a low-speed transmission signal, the destuff unit is provided with a retiming clock generation function. ing.
[0003]
The configuration and operation of a conventional data receiving circuit will be described with reference to FIG.
As shown in FIG. 4, the data reception circuit outputs a high-speed transmission signal separation process (demultiplexing process) using the in-device clock signal supplied from an external master clock, and the DMUX unit 10 outputs the signal. Clock and data are input, destuffing processing is performed, a smoothed clock, destuffing section 11 for generating data, and a smoothed clock and data from destuffing section 11 are converted from bipolar signals to unipolar signals. And a U / B unit 12 that performs signal conversion to the.
[0004]
The destuffing unit 11 includes a retiming clock generation unit 13 that generates a retiming clock obtained by dividing the in-device clock signal to the frequency of the clock signal used for the low-speed transmission signal, and the DMUX using the retiming clock as a read clock. And a buffer memory 14 for outputting the data input and held from the storage unit.
[0005]
Such a retiming buffer system is generally referred to as ITU-TG. 813, ITU-TG This is a method used to comply with the 823 low-speed transmission signal 2.048 Mb / s jitter standard and the wander standard, and of course, byte stuffing is assumed not to occur.
[0006]
[Problems to be solved by the invention]
However, the AU / TU pointer operation using byte stuffing may actually be performed, and the master clock may have a failure or quality degradation. In the SONET / SDH network, in order to adjust the frequency of the high-speed signal, a stuff pulse is inserted (stuff) on the data transmission side, and the inserted stuff pulse is removed (destuff) on the data reception side. As a result of this pointer operation, a phase gap occurs.
[0007]
As a result, it is inevitable that the low-speed transmission signal slips (a phenomenon in which input data is read twice or lost due to phase fluctuations caused by a shift in the input / output data speed), and there is a possibility that the low-speed transmission signal is interrupted. The low-speed transmission signal disconnection has only a method for recovering the master clock in the data reception circuit having the above configuration, and the low-speed transmission signal disconnection continues for a long period of time.
[0008]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a data receiving circuit and a data receiving method capable of avoiding a low-speed transmission signal disconnection when a master clock failure occurs.
[0009]
[Means for Solving the Problems]
In order to achieve such an object, the invention according to claim 1 is a data receiving circuit for extracting a low-speed transmission signal from a SONET (Synchronous Optical Network) / SDH (Synchronous Digital Hierarchy) high-speed transmission signal inputted from the outside of the apparatus. A storage means for inputting and storing a transmission signal and a first read clock for reading data from the storage means are generated by dividing the master clock from the outside of the device to the frequency of the clock signal used for the low-speed transmission signal. The first clock generation means, the write clock to the storage means, and the reference clock from the reference oscillator are input, the phases of the write clock and the operation clock of the second clock generation means to be described later are compared, and from the comparison result From the reference oscillator The second clock generation means for generating the second read clock by performing phase control using the reference clock, the first read clock from the first clock generation means, and the second clock generation means The second read clock is input, the selection means for selecting and outputting the read clock of the storage means based on the instruction from the control means, the write timing and the read timing of data to the storage means are monitored, and the write timing When there is a deviation in the read timing with respect to the phase monitoring means for notifying abnormality, and when the abnormality is notified by the phase monitoring means, the read clock of the storage means is changed from the first read clock to the second read clock. Control means for issuing an instruction to do so.
[0010]
According to a second aspect of the present invention, in the first aspect of the invention, the phase monitoring unit divides the write address indicating the write start position of the data generated by dividing the write clock to the storage unit and the read clock. When the phase difference from the read address indicating the read start position of the data generated by the rotation is larger or smaller than a predetermined reference value, the count value of the counting means is added and the count value is notified to the control means It is characterized by doing.
[0011]
According to a third aspect of the present invention, in the first or second aspect of the present invention, the data receiving circuit inputs a high-speed transmission signal from the outside of the apparatus, and uses the internal clock generated from the master clock to perform SONET / SDH. A missing clock with no clock only in the overhead part of the frame format and data with the overhead part removed are generated and output, and the missing data is stored as the write clock of the storage means. It has the separation means which writes in a means, It is characterized by the above-mentioned.
[0012]
According to a fourth aspect of the present invention, in the invention according to any one of the first to third aspects, the second clock generation means is a DPLL (Digital Phase Locked Loop) circuit.
[0013]
The invention according to claim 5 is a data receiving method of a data receiving circuit for extracting a low-speed transmission signal from a SONET / SDH high-speed transmission signal input from the outside of the apparatus, for reading data from a storage means storing the high-speed transmission signal. A first clock generation step of generating a first read clock by dividing the master clock from the outside of the apparatus by the frequency of the clock signal used for the low-speed transmission signal, a write clock to the storage means, and a reference oscillator The reference clock from the reference oscillator is compared with the comparison result of the phase of the write clock and the phase of the second read clock between the operation clock and the write clock of the generating means for generating the second read clock described later. The second clock that generates the second read clock by performing phase control using A generation step, a selection step of selecting a read clock for reading data from the storage means by the first read clock and the second read clock, and a storage using the read clock selected in the selection step A reading step of reading data from the means, and a phase monitoring step of monitoring the writing timing and the reading timing of the data to the storage means and notifying an abnormality when there is a deviation in the reading timing with respect to the writing timing. The selection step is characterized in that when an abnormality is notified from the phase monitoring step, the read clock of the storage means is switched from the first read clock to the second read clock.
[0014]
According to a sixth aspect of the invention, in the fifth aspect of the invention, the phase monitoring step divides the write address indicating the write start position of the data generated by dividing the write clock to the storage means and the read clock. When the phase difference from the read address indicating the read start position of the data generated by the rotation is larger or smaller than a predetermined reference value, the count value of the counting means is added, and the count value is set as a predetermined threshold value. An abnormality is detected by comparison.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments according to a data receiving circuit and a data receiving method of the present invention will be described in detail with reference to the accompanying drawings. 1 to 3 show an embodiment according to a data receiving circuit and a data receiving method of the present invention.
[0016]
First, the configuration of an embodiment according to the present invention will be described with reference to FIG. As shown in FIG. 1, the first embodiment according to the present invention includes a DMUX unit 1, a destuffing unit 2, a U / B unit 3, a phase monitoring unit 6, and a device control unit 9. The destuffing unit 2 includes a buffer memory 4, a DPLL (Digital Phase Locked Loop) 5, a retiming clock generation unit 7, and a clock switching unit 8.
[0017]
The DMUX unit 1 inputs a SONET / SDH high-speed transmission signal of 51.84 Mb / s or more mainly from the outside of the optical transmission communication device and an in-device clock signal supplied from an external master clock. The DMUX unit 1 performs separation processing (demultiplex processing) on the input high-speed transmission signal using the in-device clock signal. By this separation processing, the missing clock having no clock only in the overhead portion of the SONET / SDH frame format shown in FIG. 2A and the data (overhead data) from which the overhead portion data shown in FIG. (Data of only the payload part, in which empty data exists in the part).
[0018]
The destuffing unit 2 includes a toothless clock output from the DMUX unit 1 with no clock, data obtained by removing the overhead data, a clock from a reference oscillator (hereinafter referred to as reference OSC), a master The in-device clock signal generated from the clock signal is input to perform the destuffing process. A smoothed clock and data are generated by the destuffing process.
[0019]
The U / B unit 3 performs signal conversion from a bipolar signal to a unipolar signal using the smoothed clock and data from the destuffing unit 2.
[0020]
Further, the buffer memory 4 in the destuffing unit 2 inputs a toothless clock having no clock only in the overhead portion output from the DMUX unit 1 as a writing clock and data obtained by removing the data in the overhead portion as writing data. Further, data is read using the retiming clock from the retiming clock generator 7 or the DPLL clock from the DPLL 5 as a read clock.
[0021]
The DPLL 5 inputs the missing clock having no clock only from the overhead part from the DMUX unit 1 and the reference clock from the reference OSC, compares the phase of the write clock (missing clock) and the DPLL clock, and from the comparison result The DPLL clock is generated by controlling the phase using the reference clock from the reference OSC.
[0022]
The retiming clock generation unit 7 generates a retiming clock by dividing the frequency of the in-device clock signal to the frequency of the clock signal used for the low-speed transmission signal.
[0023]
The clock switching unit 8 switches the read clock of the buffer memory 4 between the DPLL clock from the DPLL 5 and the retiming clock from the retiming clock generation unit 7 under the control of the device control unit 9.
[0024]
The operation of the phase monitoring unit 6 will be described with reference to FIG.
The phase monitoring unit 6 calculates a write address indicating the write start position of the data generated by dividing the write clock and a read address phase indicating the read start position of the data generated by dividing the read clock. Compare. Specifically, the phase of the determination signal generated by dividing the write address is compared with the phase of the read address, and the counter is counted up when these phases overlap. As shown in FIG. 3, the determination signal rises at the rising edge of the write address, rises at a predetermined interval, rises at a predetermined interval from the falling edge of the pulse, and rises at the rising edge of the write address. It consists of a falling pulse. Further, the count value of the counter is output to the apparatus control unit 9.
[0025]
As shown in FIG. 3, when a phase gap is formed in the write clock by byte stuffing (write clock B in FIG. 3), the phase of the read address is shifted from the phase of the write address. (The read clock B in FIG. 3) or away (the read clock C in FIG. 3).
[0026]
The device control unit 9 obtains the count value of the counter from the phase monitoring unit 6, and when the count value becomes larger than the threshold, the read clock of the buffer memory 4 is changed from the retiming clock of the retiming clock generation unit 7 to the DPLL 5. An instruction to change to the DPLL clock is issued. The device control unit 9 also performs alarm monitoring, status change monitoring, command execution control, and the like of the entire optical transmission communication device.
[0027]
Next, an operation procedure of the present embodiment having the above configuration will be described.
The SOUX / SDH high-speed signal of 51.84 Mb / s or more input from the outside of the optical transmission communication apparatus is subjected to separation processing by the DMUX unit 1. The DMUX unit 1 performs separation processing using the in-device clock signal supplied from the master clock, and generates a tooth missing clock in which only the overhead portion shown in FIG. 2 has no clock, and data obtained by removing the overhead portion data. Generate.
[0028]
Data obtained by removing the overhead portion data generated by the DMUX section 1 is written in the buffer memory 4 using a toothless clock having no clock only in the overhead portion as a write clock.
[0029]
The clock switching unit 8 outputs the retiming clock from the retiming clock generation unit 7 as a read clock of the buffer memory 4 in a normal state where no abnormality has occurred in the master clock.
[0030]
The data written in the buffer memory 4 is read using the retiming clock from the retiming clock generator 7 as a read clock, and is converted from a bipolar signal to a unipolar signal by the U / B unit 3.
[0031]
The phase monitoring unit 6 constantly monitors the data write timing and the data read timing to the buffer memory 4. The phase monitoring unit 6 calculates a write address indicating a write start position of data generated by dividing the write clock and a read address phase indicating a read start position of data generated by dividing the read clock. In comparison, when the phase of these pulses approaches or moves away, the counter value is counted up. More specifically, when the determination signal shown in FIG. 3 generated by dividing the write address is used and the portion where the phase of the determination signal overlaps the phase of the read address is generated, the counter is set. Count up. The count value of the counter is output to the device control unit 9.
[0032]
The device control unit 9 obtains the count value of the counter from the phase monitoring unit 6, and when the count value becomes larger than the threshold, the read clock of the buffer memory 4 is changed from the retiming clock of the retiming clock generation unit 7 to the DPLL 5. An instruction to change to the DPLL clock is output.
[0033]
In response to an instruction from the device control unit 9, the clock switching unit 8 switches the read clock of the buffer memory 4 from the retiming clock to the DPLL clock generated by the DPLL 5.
[0034]
In this way, in the present embodiment, the write timing and read timing of the buffer memory 4 in the destuffing unit 2 are monitored by the phase monitoring unit 6, and the count value is sent to the device control unit 9. It is then determined whether a slip failure has occurred. Therefore, when a slip failure occurs, the device control unit 9 controls the clock switching unit 8 to immediately switch from the retiming clock to the DPLL clock, thereby avoiding a low-speed transmission signal disconnection.
[0035]
The above-described embodiment is a preferred embodiment of the present invention. However, the present invention is not limited to this, and various modifications can be made without departing from the scope of the present invention. For example, in the above-described embodiment, the low-speed transmission signal is described as 2.048 Mb / s, but the present invention can also be applied to a 1.544 Mb / s DS1 signal.
[0036]
【The invention's effect】
As apparent from the above description, the present invention monitors the write timing and read timing of the storage means by the phase monitoring means and notifies the control means of the count value, so that the control means causes a slip failure. It is determined whether or not. Therefore, when a slip failure occurs, the selection means is controlled from the control means, and the switching from the first read clock to the second read clock is immediately switched, so that the low-speed transmission signal disconnection can be avoided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment according to the present invention.
FIG. 2 is a diagram for explaining processing of a DMUX unit 1;
FIG. 3 is a diagram for explaining processing of a phase monitoring unit 6;
FIG. 4 is a block diagram showing a configuration of a conventional data receiving circuit.
[Explanation of symbols]
1 DMUX section 2 Destuffing section 3 U / B section 4 Buffer memory 5 DPLL
6 Phase monitoring unit 7 Retiming clock generation unit 8 Clock switching unit 9 Device control unit

Claims

装置外部から入力したＳＯＮＥＴ（ＳｙｎｃｈｒｏｎｏｕｓＯｐｔｉｃａｌＮＥＴｗｏｒｋ）／ＳＤＨ（ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）高速伝送信号から低速伝送信号を取り出すデータ受信回路であって、
前記高速伝送信号を入力して記憶する記憶手段と、
前記記憶手段からデータを読み出すための第１の読み出しクロックを、装置外部からのマスタークロックを前記低速伝送信号に用いるクロック信号の周波数に分周することで生成する第１のクロック生成手段と、
前記記憶手段への書き込みクロックと、基準オシレータからの基準クロックとを入力し、前記書き込みクロックと後記第２のクロック生成手段の動作クロックの位相を比較し、比較結果から前記基準オシレータからの基準クロックを使って位相制御を行うことで第２の読み出しクロックを生成する第２のクロック生成手段と、
前記第１のクロック生成手段からの前記第１の読み出しクロックと、前記第２のクロック生成手段からの第２の読み出しクロックとを入力し、制御手段からの指示に基づいて前記記憶手段の読み出しクロックを選択し出力する選択手段と、
前記記憶手段へのデータの書き込みタイミングと読み出しタイミングとを監視し、書き込みタイミングに対する読み出しタイミングにずれが生じた場合に、異常を通知する位相監視手段と、
前記位相監視手段より異常を通知されると、前記記憶手段の読み出しクロックを前記第１の読み出しクロックから前記第２の読み出しクロックに変更するよう指示を出す前記制御手段と、
を有することを特徴とするデータ受信回路。A data receiving circuit for extracting a low-speed transmission signal from a SONET (Synchronous Optical Network) / SDH (Synchronous Digital Hierarchy) high-speed transmission signal input from outside the apparatus,
Storage means for inputting and storing the high-speed transmission signal;
First clock generation means for generating a first read clock for reading data from the storage means by dividing a master clock from the outside of the apparatus into a frequency of a clock signal used for the low-speed transmission signal;
The write clock to the storage means and the reference clock from the reference oscillator are input, the phase of the write clock and the operation clock of the second clock generation means to be described later are compared, and the reference clock from the reference oscillator is compared from the comparison result Second clock generation means for generating a second read clock by performing phase control using
The first read clock from the first clock generation means and the second read clock from the second clock generation means are input, and the read clock of the storage means is input based on an instruction from the control means Selecting means for selecting and outputting;
Phase monitoring means for monitoring the writing timing and the reading timing of data to the storage means and notifying an abnormality when a deviation occurs in the reading timing with respect to the writing timing;
The control means for instructing to change the read clock of the storage means from the first read clock to the second read clock when notified of abnormality by the phase monitoring means;
A data receiving circuit comprising:

前記位相監視手段は、
前記記憶手段への書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、読み出しクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスとの位相差が所定の基準値よりも大きい場合や小さい場合に、計数手段の計数値を加算し、該計数値を前記制御手段に通知することを特徴とする請求項１記載のデータ受信回路。The phase monitoring means includes
The phase difference between the write address indicating the write start position of the data generated by dividing the write clock to the storage means and the read address indicating the read start position of the data generated by dividing the read clock is 2. The data receiving circuit according to claim 1, wherein when the value is larger or smaller than a predetermined reference value, the count value of the counting means is added and the count value is notified to the control means.

前記データ受信回路は、
装置外部からの前記高速伝送信号を入力し、前記マスタークロックから生成される装置内クロックを用いて、ＳＯＮＥＴ／ＳＤＨフレームフォーマットのオーバヘッド部分のみクロックがない歯抜けクロックと、前記オーバヘッド部分のデータを取り除いたデータを生成して出力し、前記歯抜けクロックを前記記憶手段の書き込みクロックとして、前記オーバヘッド部分のデータを取り除いたデータを前記記憶手段に書き込む分離手段を有することを特徴とする請求項１または２記載のデータ受信回路。The data receiving circuit includes:
The high-speed transmission signal from the outside of the device is input, and the internal clock generated from the master clock is used to remove the tooth missing clock having no clock only in the overhead portion of the SONET / SDH frame format and the data of the overhead portion. 2. Separation means for generating and outputting the data, and writing the data obtained by removing the data of the overhead portion into the storage means using the tooth missing clock as the write clock of the storage means. 2. The data receiving circuit according to 2.

前記第２のクロック生成手段は、ＤＰＬＬ（ＤｉｇｉｔａｌＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路であることを特徴とする請求項１から３の何れか一項に記載のデータ受信回路。4. The data receiving circuit according to claim 1, wherein the second clock generation unit is a DPLL (Digital Phase Locked Loop) circuit. 5.

装置外部から入力したＳＯＮＥＴ／ＳＤＨ高速伝送信号から低速伝送信号を取り出すデータ受信回路のデータ受信方法であって、
前記高速伝送信号を記憶した記憶手段からデータを読み出すための第１の読み出しクロックを、装置外部からのマスタークロックを前記低速伝送信号に用いるクロック信号の周波数に分周することで生成する第１のクロック生成工程と、
前記記憶手段への書き込みクロックと、基準オシレータからの基準クロックとを入力し、後記第２の読み出しクロックを生成する生成手段の動作クロックと前記書き込みクロックとの位相を比較し、比較結果から前記基準オシレータからの基準クロックを使って位相制御を行うことで第２の読み出しクロックを生成する第２のクロック生成工程と、
前記記憶手段からデータを読み出すための読み出しクロックを前記第１の読み出しクロックと、前記第２の読み出しクロックとで選択する選択工程と、
前記選択工程にて選択された読み出しクロックを用いて前記記憶手段からデータを読み出す読み出し工程と、
前記記憶手段へのデータの書き込みタイミングと読み出しタイミングとを監視し、書き込みタイミングに対する読み出しタイミングにずれが生じた場合に、異常を通知する位相監視工程と、を有し、
前記選択工程は、前記位相監視工程より異常を通知されると、前記記憶手段の読み出しクロックを前記第１の読み出しクロックから前記第２の読み出しクロックに切り替えることを特徴とするデータ受信方法。A data receiving method of a data receiving circuit for extracting a low-speed transmission signal from a SONET / SDH high-speed transmission signal input from outside the apparatus,
A first read clock for reading data from the storage means storing the high-speed transmission signal is generated by dividing the master clock from the outside of the device to the frequency of the clock signal used for the low-speed transmission signal. Clock generation process;
The write clock to the storage means and the reference clock from the reference oscillator are input, the phase of the operation clock of the generating means for generating the second read clock to be described later and the write clock are compared, and the reference is calculated from the comparison result. A second clock generation step of generating a second read clock by performing phase control using a reference clock from the oscillator;
A selection step of selecting a read clock for reading data from the storage means by using the first read clock and the second read clock;
A read step of reading data from the storage means using the read clock selected in the selection step;
A phase monitoring step of monitoring the data writing timing and the reading timing of the data to the storage means, and notifying the abnormality when there is a deviation in the reading timing with respect to the writing timing,
The data receiving method according to claim 1, wherein when the abnormality is notified from the phase monitoring step, the selection step switches the read clock of the storage means from the first read clock to the second read clock.

前記位相監視工程は、
前記記憶手段への書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、読み出しクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスとの位相差が所定の基準値よりも大きい場合や小さい場合に、計数手段の計数値を加算し、該計数値を所定の閾値と比較することで異常を検出することを特徴とする請求項５記載のデータ受信方法。The phase monitoring step includes
The phase difference between the write address indicating the write start position of the data generated by dividing the write clock to the storage means and the read address indicating the read start position of the data generated by dividing the read clock is 6. The data reception according to claim 5, wherein when the value is larger or smaller than a predetermined reference value, the count value of the counting means is added, and an abnormality is detected by comparing the count value with a predetermined threshold value. Method.