JP3944567B2

JP3944567B2 - Gate and CMOS and MOS structures

Info

Publication number: JP3944567B2
Application number: JP2002056484A
Authority: JP
Inventors: 豊裕知京; 基晴今井
Original assignee: National Institute for Materials Science
Current assignee: National Institute for Materials Science
Priority date: 2001-03-02
Filing date: 2002-03-01
Publication date: 2007-07-11
Anticipated expiration: 2022-03-01
Also published as: JP2002329865A

Description

【０００１】
【発明の属する技術分野】
この出願の発明は、ゲートおよびＣＭＯＳ構造・ＭＯＳ構造に関するものである。さらに詳しくは、この出願の発明は、従来のゲートに取って代わる、次世代集積回路に有用な新しいゲート、ならびにそのゲートを用いた新しいＣＭＯＳ構造およびＭＯＳ構造に関するものである。
【０００２】
【従来の技術】
次世代集積回路に求められる要件は▲１▼高集積化、▲２▼高速化、▲３▼省電力化であり、これらを満たす構造として、Complementary Metal Oxide Semiconductor(ＣＭＯＳ)構造が知られている。
【０００３】
たとえば図３に例示したように、従来のＣＭＯＳ構造の電界効果型トランジスタ（ＦＥＴ）は、ゲート絶縁膜（２）をＳｉＯ₂のシリコン酸化膜とし、ｎ型不純物を含ませた多結晶Ｓｉ（ポリシリコン）を用いたゲート（１）で構成されている。
【０００４】
通常、ゲート（１）へバイアス電圧を印加してチャネル開き電流を流し始めるのに必要な電圧であるしきい値電圧Ｖｔｈは、基本的に基板Ｓｉのフェルミレベルとゲート材料のフェルミレベルで決定される。このため、ＣＭＯＳ構造ではｎ基板とｐ基板とでＶｔｈが異なる。
【０００５】
そこで、安定したＣＭＯＳ動作のためにはＶｔｈをほぼ同じ電圧にする必要から、従来はどちらかのチャネル領域に不純物をイオン注入することでＶｔｈを制御している。
【０００６】
この場合、図示したように一つのチャネルは表面チャネル、残りのチャネルは埋め込みチャネルとなる。そして、半導体である多結晶Ｓｉはフェルミレベルの位置を不純物濃度によって広い範囲で制御が可能であり、基板の伝導性（ｐ、ｎ）に対しても自由にＶｔｈを設定、制御することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のとおりの従来のＣＭＯＳ構造には、集積回路のさらなる高集積化を進める上で以下のような問題がある。
【０００８】
すなわち、高集積化に重要なゲート線幅の微細化への要求は益々高くなり、その微細化に伴う抵抗の増加を防ぐ必要があるが、上述したように多結晶Ｓｉに不純物をドープした多結晶Ｓｉゲート（１）では低抵抗化に限界が出始めているのである。
【０００９】
この問題を解決すべく、ゲート（１）を金属で構成することが提案され、タングステンなどの高融点金属の使用が検討されてもいる。しかしながら、金属ゲートの場合、▲１▼Ｖｔｈは下地Ｓｉのフェルミレベルと金属との仕事関数できまるため、これまで自由に設定できていたフェルミレベルの制御範囲が狭くなり、Ｖｔの制御が難しくなるといった問題が発生する。また、▲２▼金属／ＳｉＯ₂などのゲート絶縁膜との密着が悪い、▲３▼金属の拡散によりゲート絶縁膜のリーク電流が増える、▲４▼チャネル領域まで金属が拡散してキャリアーのトラップが発生するなどといった問題が指摘されている。
【００１０】
また最近では、金属並みの電気伝導率を持つ金属間化合物である金属シリサイド（３）が見出されており、ゲート抵抗を少しでも下げようと、それをたとえば図４に例示したように多結晶Ｓｉゲート（１）の上部に設けることが提案されている。しかしながら、この場合も、金属のような上記問題点はないものの、ゲート（１）上に設けるだけであるので、ゲート（１）そのものの抵抗が下がるわけではなく、著しい低抵抗化の実現は望めない。
【００１１】
この出願の発明は、以上のとおりの事情に鑑みてなされたものであり、従来技術の問題点を解消し、従来にはない程の低抵抗化を実現して、集積回路のさらなる高集積化に多大に貢献することのできる新しいゲート、ならびにそのゲートを用いた新しいＣＭＯＳ構造およびＭＯＳ構造を提供することを課題としている。
【００１２】
【課題を解決する手段】
この出願の発明は、上記の課題を解決するものとして、不純物を加えない状態で１０²Ｓ・ｍ^-1以上１０⁵Ｓ・ｍ^-1以下の電気伝導率を持つとともに半導体バンド構造をも持つＩｒＳｉ ₂、ＢａＳｉ₂、ＣａＳｉ₂のいずれかの金属間化合物半導体からなることを特徴とするゲート（請求項１）を提供する。
【００１５】
さらにまた、この出願の発明は、上記のゲートを用いたＣＭＯＳ構造（請求項２）やＭＯＳ構造（請求項３）をも提供する。
【００１６】
【発明の実施の形態】
この出願の発明は、不純物を加えない状態で１０²Ｓ・ｍ^-1以上１０⁵Ｓ・ｍ^-1以下の電気伝導率を持つとともに半導体バンド構造をも持つ金属間化合物半導体である金属間化合物半導体を、ゲート材料として用いるという、この出願の発明の発明者等による全く新しい知見に基づいてなされたものであり、これによってより一層の低抵抗化を実現し、次世代・次次世代集積回路には欠かせない根幹技術となり得るものである。
【００１７】
より具体的には、この金属間化合物半導体は、▲１▼不純物を加えない状態で１０²Ｓ・ｍ^-1以上１０⁵Ｓ・ｍ^-1以下の電気伝導率を持ち、▲２▼半導体バンド構造を持つ、▲３▼金属との半導体化合物である。
【００１８】
まず、▲１▼不純物を加えない状態で１０²Ｓ・ｍ^-1以上１０⁵Ｓ・ｍ^-1以下の電気伝導率であるということは、半導体の電気伝導率が一般的に常温で１０^-2〜１０⁴Ｓ・ｍ^-1であるのに対し、金属の電気伝導率は一般的に常温で１０⁶〜１０⁸Ｓ・ｍ^-1であり、この出願の発明のゲートの材料に用いる金属間化合物半導体は、平均的な半導体に比べて金属の電気伝導率の範囲に近い電気伝導率を有するものであると言える。また不純物を加えることによって、さらに金属間化合物半導体の電気伝導率を向上させることができる。
【００１９】
次に、▲２▼半導体バンド構造とは、自由にフェルミレベルを制御できる電気伝導機構を持つことを意味しており、これによってしきい値電圧Ｖｔｈの制御を行い、ｎ型基板上にはｎ型用ゲート、ｐ型基板上にはｐ型用ゲートを実現できるようになる。すなわち、この特性によってゲート材料としての使用が可能とされるのである。
【００２０】
(3)金属との半導体化合物については、これら二つの特性を実現する材料として、ＩｒＳｉ ₂、ＢａＳｉ₂、ＣａＳｉ₂のいずれかの金属間化合物半導体が挙げられる。
【００２１】
以上の特性を有する金属間化合物半導体によりなるこの出願の発明のゲートは、優れた低抵抗性を有するだけでなく、容易な制御をも実現して、ＣＭＯＳ構造の設計の幅を大きく広げる。また、ｎｐチャネルともに表面チャネルになるため、短チャネル効果を避けることもできる。さらには、これまで必要であった不純物のイオン注入も不要となり、チャネル領域の結晶性も確保できる。
【００２２】
そして、このゲートを用いることで、単純でプロセス制御性にも優れたＣＭＯＳ構造を実現できるのである。もちろんこの出願の発明のゲートは、ＭＯＳ構造にも適用できることは言うまでもなく、ＣＭＯＳ構造と同様の優れた効果が実現される。
【００２３】
この出願の発明は、以上のとおりの特徴を有するものであるが、以下に、添付した図面に沿って実施例を示し、さらに詳しくこの発明の実施の形態について説明する。
【００２４】
【実施例】
図１は、この出願の発明の一実施例であるゲートを用いたＣＭＯＳ構造を例示したものであり、ゲート材料に、ＩｒＳｉ ₂、ＢａＳｉ₂、ＣａＳｉ₂のいずれかの金属間化合物半導体を用いたもので、金属間化合物半導体のｐｎ伝導機構を制御することで、ｎ型基板上にｎ型用ゲート（１０）、ｐ型基板上にｐ型用ゲート（１１）が設けられている。
【００２５】
この場合、前述したように、低抵抗化を進めることができるだけでなく、両チャネルとも表面チャネルとなるので、従来のＣＭＯＳ構造における埋め込みチャネルで発生していたような短チャネル効果もなくなり、高集積化に一層良好なゲートおよびＣＭＯＳ構造となっている。
【００２６】
また、上記金属間化合物半導体の一例として図２にＩｒＳｉ₂の光吸収スペクトルのグラフを示す。図２の縦軸はスペクトルの強度を示し、横軸は波長を示している。
【００２７】
この図２に示すように、波長１１００ｎｍ付近にスペクトル吸収があるため、ＩｒＳｉ₂のバンドギャップが１．１３ｅＶであることがわかる。つまり、このＩｒＳｉ₂が半導体バンド構造を有していることがわかる。
【００２８】
もちろん、この発明は以上の例に限定されるものではなく、細部については様々な態様が可能である。
【００２９】
【発明の効果】
以上詳しく説明した通り、この出願の発明によって、低抵抗性および制御性などに優れた次世代の新しいゲートが実現され、そのゲートを用いた新しいＣＭＯＳ構造やＭＯＳ構造も提供されることとなり、集積回路のさらなる発展を図ることができる。
【図面の簡単な説明】
【図１】この出願の発明の一実施例であるゲートを用いたＣＭＯＳ構造を例示した図である。
【図２】この出願の発明の一実施例であるＩｒＳｉ₂の波長−スペクトル強度の関係を表したグラフである。
【図３】従来のＣＭＯＳ構造を例示した図である。
【図４】従来の別のＣＭＯＳ構造を例示した図である。
【符号の説明】
１ゲート
２ゲート絶縁膜
３金属シリサイド
１０ｎ型用ゲート
１１ｐ型用ゲート[0001]
BACKGROUND OF THE INVENTION
The invention of this application relates to a gate and a CMOS structure / MOS structure. More specifically, the invention of this application relates to a new gate useful for a next generation integrated circuit that replaces a conventional gate, and a new CMOS structure and MOS structure using the gate.
[0002]
[Prior art]
Requirements required for next-generation integrated circuits are (1) high integration, (2) high speed, and (3) power saving, and a complementary metal oxide semiconductor (CMOS) structure is known as a structure that satisfies these requirements. .
[0003]
For example, as illustrated in FIG. 3, a conventional field effect transistor (FET) having a CMOS structure has a polycrystalline silicon (polysilicon) containing a gate insulating film (2) as a silicon oxide film of SiO ₂ and containing an n-type impurity. It is composed of a gate (1) using silicon.
[0004]
In general, the threshold voltage Vth, which is a voltage necessary to start applying a channel opening current by applying a bias voltage to the gate (1), is basically determined by the Fermi level of the substrate Si and the Fermi level of the gate material. The For this reason, in the CMOS structure, Vth differs between the n substrate and the p substrate.
[0005]
Therefore, since Vth needs to be substantially the same voltage for stable CMOS operation, conventionally, Vth is controlled by implanting impurities into one of the channel regions.
[0006]
In this case, as shown, one channel is a surface channel and the remaining channels are buried channels. Polycrystalline Si, which is a semiconductor, can control the position of the Fermi level in a wide range depending on the impurity concentration, and can freely set and control Vth for the conductivity (p, n) of the substrate. .
[0007]
[Problems to be solved by the invention]
However, the conventional CMOS structure as described above has the following problems in further increasing the integration density of the integrated circuit.
[0008]
In other words, there is an increasing demand for miniaturization of the gate line width, which is important for high integration, and it is necessary to prevent an increase in resistance due to the miniaturization. In the crystalline Si gate (1), there is a limit to the reduction in resistance.
[0009]
In order to solve this problem, it has been proposed that the gate (1) is made of metal, and the use of a refractory metal such as tungsten has been studied. However, in the case of a metal gate, {circle around (1)} Vth can be a work function between the Fermi level of the underlying Si and the metal, so the control range of the Fermi level that could be freely set so far becomes narrow, and it becomes difficult to control Vt. Such a problem occurs. In addition, (2) metal / SiO ₂ or other gate insulating film has poor adhesion, (3) metal diffusion increases the leakage current of the gate insulating film, and (4) metal diffuses to the channel region to trap carriers. Problems such as the occurrence of have been pointed out.
[0010]
Recently, a metal silicide (3), which is an intermetallic compound having an electric conductivity similar to that of a metal, has been found, and in order to reduce the gate resistance as much as possible, it is polycrystalline as shown in FIG. It has been proposed to be provided on top of the Si gate (1). However, in this case as well, although there is no such problem as metal, it is only provided on the gate (1), so the resistance of the gate (1) itself does not decrease, and it is hoped that a significant reduction in resistance will be realized. Absent.
[0011]
The invention of this application has been made in view of the circumstances as described above, solves the problems of the prior art, realizes a lower resistance than before, and further integrates the integrated circuit. It is an object of the present invention to provide a new gate that can greatly contribute to the above and a new CMOS structure and MOS structure using the gate.
[0012]
[Means for solving the problems]
In order to solve the above problems, the invention of this application has an electric conductivity of 10 ² S · m ⁻¹ or more and 10 ⁵ S · m ⁻¹ or less and also has a semiconductor band structure without adding impurities. IrSi _{_2,} BaSi _2, to provide the gate (claim 1), characterized in that it consists of one of the intermetallic compound semiconductor CaSi _2.
[0015]
Furthermore, the invention of this application also provides a CMOS structure (Claim 2 ) and a MOS structure (Claim 3 ) using the gate.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
The invention of this application is an intermetallic compound which is an intermetallic compound semiconductor having an electric conductivity of 10 ² S · m ⁻¹ or more and 10 ⁵ S · m ⁻¹ or less and also having a semiconductor band structure without adding impurities. Based on the completely new knowledge by the inventors of the present invention that a semiconductor is used as a gate material, it is possible to further reduce the resistance, and the next generation / next generation integrated circuit. It can be a fundamental technology that is indispensable.
[0017]
More specifically, this intermetallic compound semiconductor has (1) an electrical conductivity of 10 ² S · m ⁻¹ or more and 10 ⁵ S · m ⁻¹ or less without adding impurities, and (2) a semiconductor band. It is a semiconductor compound with (3) metal having a structure.
[0018]
First, (1) the electric conductivity of 10 ² S · m ⁻¹ or more and 10 ⁵ S · m ⁻¹ or less without adding impurities means that the electric conductivity of a semiconductor is generally 10 ⁻ at room temperature. Whereas it is ² to 10 ⁴ S · m ⁻¹ , the electric conductivity of the metal is generally 10 ⁶ to 10 ⁸ S · m ⁻¹ at room temperature, and the metal used for the gate material of the invention of this application It can be said that the intercalation compound semiconductor has an electric conductivity close to the range of electric conductivity of the metal compared to the average semiconductor. Moreover, the electrical conductivity of the intermetallic compound semiconductor can be further improved by adding impurities.
[0019]
Next, (2) the semiconductor band structure means that it has an electric conduction mechanism that can freely control the Fermi level, whereby the threshold voltage Vth is controlled, and there is n on the n-type substrate. A p-type gate can be realized on the mold gate and the p-type substrate. That is, this characteristic enables use as a gate material.
[0020]
(3) A semiconductor compound of a metal, as a material for realizing these two characteristics, IrSi _2, BaSi _2, include any of the intermetallic compound semiconductor CaSi _2.
[0021]
The gate of the invention of this application made of an intermetallic compound semiconductor having the above characteristics not only has excellent low resistance, but also realizes easy control, greatly expanding the design range of the CMOS structure. Further, since both np channels are surface channels, the short channel effect can be avoided. Furthermore, impurity ion implantation, which has been necessary until now, becomes unnecessary, and the crystallinity of the channel region can be ensured.
[0022]
By using this gate, a CMOS structure that is simple and excellent in process controllability can be realized. Of course, the gate of the invention of this application can be applied to a MOS structure, and the same excellent effect as that of a CMOS structure is realized.
[0023]
The invention of this application has the features as described above. Hereinafter, embodiments will be described with reference to the accompanying drawings, and the embodiments of the present invention will be described in more detail.
[0024]
【Example】
Figure 1 is an illustration of a CMOS structure using a gate according to an embodiment of the invention of this application, the gate material, using the IrSi _2, BaSi _2, any of the intermetallic compound semiconductor CaSi ₂ Thus, by controlling the pn conduction mechanism of the intermetallic compound semiconductor, an n-type gate (10) is provided on the n-type substrate, and a p-type gate (11) is provided on the p-type substrate.
[0025]
In this case, as described above, not only can the resistance be reduced, but both channels become surface channels, so that the short channel effect that occurs in the buried channel in the conventional CMOS structure is eliminated and high integration is achieved. The gate structure and the CMOS structure are better.
[0026]
FIG. 2 shows a graph of the light absorption spectrum of IrSi ₂ as an example of the intermetallic compound semiconductor. The vertical axis in FIG. 2 indicates the intensity of the spectrum, and the horizontal axis indicates the wavelength.
[0027]
As shown in FIG. 2, it can be seen that the band gap of IrSi ₂ is 1.13 eV because of the spectral absorption near the wavelength of 1100 nm. That is, it can be seen that this IrSi ₂ has a semiconductor band structure.
[0028]
Of course, the present invention is not limited to the above examples, and various modes are possible for details.
[0029]
【The invention's effect】
As described above in detail, the invention of this application realizes a next-generation new gate excellent in low resistance and controllability, and provides a new CMOS structure and MOS structure using the gate. Further development of the circuit can be achieved.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a CMOS structure using a gate, which is an embodiment of the invention of this application.
FIG. 2 is a graph showing the relationship between wavelength and spectral intensity of IrSi ₂ which is one embodiment of the invention of this application.
FIG. 3 is a diagram illustrating a conventional CMOS structure.
FIG. 4 is a diagram illustrating another conventional CMOS structure.
[Explanation of symbols]
1 Gate 2 Gate Insulating Film 3 Metal Silicide 10 Gate for n-type 11 Gate for p-type

Claims

不純物を加えない状態で１０²Ｓ・ｍ^-1以上１０⁵Ｓ・ｍ^-1以下の電気伝導率を持つとともに半導体バンド構造をも持つＩｒＳｉ ₂、ＢａＳｉ₂、ＣａＳｉ₂のいずれかの金属間化合物半導体からなることを特徴とするゲート。 IrSi _{_2,} BaSi _2, one of the intermetallic compounds of CaSi ₂ also have a semiconductor band structure with with 10 ² S · m ^-1 or more 10 ⁵ S · m ^-1 or less of the electrical conductivity with no added impurity A gate comprising a semiconductor.

請求項１のゲートを用いたＣＭＯＳ構造。A CMOS structure using the gate of claim 1.

請求項１のゲートを用いたＭＯＳ構造。A MOS structure using the gate of claim 1.