JP3943165B2 - Placement of chip stack and capacitor mounting - Google Patents
Placement of chip stack and capacitor mounting Download PDFInfo
- Publication number
- JP3943165B2 JP3943165B2 JP21406496A JP21406496A JP3943165B2 JP 3943165 B2 JP3943165 B2 JP 3943165B2 JP 21406496 A JP21406496 A JP 21406496A JP 21406496 A JP21406496 A JP 21406496A JP 3943165 B2 JP3943165 B2 JP 3943165B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- die
- layer
- spacer
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Wire Bonding (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、集積回路(IC)アセンブリに関し、さらに詳細には、半導体ダイまたはチップ用のスタック配置に関する。
【0002】
【従来の技術】
半導体技術は、デバイス・サイズの全般的縮小とともに集積回路の高速化および高密度化への劇的な傾向を示した。一般に、集積回路チップは、外部システムから集積回路への電気的接続を行う集積回路パッケージ内にアセンブルされる。ICのパッケージングの付随的な改善がなければ、配線伝搬遅延および集積回路パッケージおよび回路ボード・アセンブリへの伝送線の影響のために、高デバイス速度の多くの利点が失われることになる。
【0003】
多くのIC用途ではデカップリング・コンデンサが必要である。そのような用途の一例は、いくつかのICデバイスがイオン化放射による衝撃に対して鈍感である必要があることである。イオン化放射の基本的影響は、半導体材料内に電子正孔対が発生することである。供給電圧および接地電圧を有するICの場合、照射の影響は、チップ内の供給電圧と接地電圧の間に大きい電流が生じることである。他の影響は、電源からの電流が、電源からの接続リード内のインダクタンスに遭遇することである。その結果、オンチップ電圧が本質上低下することになる。解決策は、IC電源の両端間にコンデンサをそれがチップ電源電圧まで充電されるようにICのできるだけ近くに配置することである。
【0004】
【発明が解決しようとする課題】
したがって、伝搬遅延が小さく、伝送線の影響が小さく、デカップリング・コンデンサの効果的な取付および接続が可能であり、またチップ・パッケージング密度を大きくすることによって空間の単位体積につきより多くのIC機能が実現できるパッケージング配置を提供する必要がある。
【0005】
【課題を解決するための手段】
本発明は、第1の様態では、ダイ取付面に固定された第1のダイ、その第1のダイ上のボンディング・パッドから外部ボンディング・パッドへ延びるワイヤ・ボンド、少なくとも一部が第1のダイ上のボンディング・パッドによって接着されかつ接着層によって固定された空間内にある平板スペーサ、第1のダイに接続されたワイヤ・ボンドから離す厚さを有するスペーサに固定された第2のダイ、および第2のダイ上のパッドから外部ボンディング・パッドへ延びるワイヤ・ボンドを含むチップ・スタック配置を設けることによってこれらおよびその他の必要を解決するものである。
【0006】
第2の様態では、スペーサは第2のダイと一体となっている。
【0007】
第3の様態では、スペーサは、どちらも電気的に接続された面を有する外側層と中央層を有する。第2のダイは導電性ボンディング材料によって固定される。ワイヤ・ボンドは外側層の導電面を基準電圧へ接続する。
【0008】
第4の様態では、導電性スペーサはコンデンサの取付と接続に使用される。電気的接続用の対向する導電面を有するコンデンサは、一方の面がスペーサの導電面に直接取り付けられ、他方の面にワイヤ・ボンド接続が行われるる。対向する導電端部を有する細長いコンデンサを使用する場合、追加の誘電体層をスペーサの導電面上に設け、金属層を誘電体層の表面上に設け、コンデンサを取り付けかつ導電性材料によって接続した金属/誘電体層中に延びる開口を設備する。
【0009】
【発明の実施の形態】
チップ・スタック配置を図面に概括的に10によって示す。図1に示すように、半導体パッケージ14の一部は、半導体ダイまたはチップを受容するためのダイ取付面16と、パッケージまたは基板14上にあるボンディング・パッド18とを含む。第1のチップ20は、従来の手段によって面16上に取り付けられている。チップ20は、面22、面24、および面24の周辺に電気的接続を行うためのワイヤ・ボンディング・パッド26を含む。パッケージ14はチップ20用のリセスを有するセラミック・パッケージでよく、またはパッケージ14はマルチチップ・モジュールの一部でもよい。パッケージまたは基板14は、パッケージ導電パス(図示せず)への電気的接続を行うためのボンディング・パッド18を含む。チップ20とパッケージ14の間の電気的接続は、ワイヤ・ボンド・パッド26とパッケージ・ボンド・パッド18のところでワイヤ・ボンド接続を有する細いワイヤ28によって行う。例えば、アルミニウムや金のワイヤが使用でき、またウェッジ・ボンディングやボール・ボンディングが使用できる。テープ自動ボンディング(TAB)も使用できる。
【0010】
さらに、配置10は、チップ20の面24に接着された下部面32を有する平板スペーサ30を含む。また、スペーサ30は上部面34を含み、用途に応じて様々な材料および構成が可能である。シリコンなどの材料は、熱放散のための熱伝導度が良好であり、チップ20およびチップ40の熱膨張係数に適合する。さらに、シリコンは容易に機械加工できるので、厚さを適切に制御して正確な間隔を得ることができる。図1では、スペーサ30はシリコンで作成されており、平板寸法を有するか、または少なくとも一部がボンディング・パッド26によって画定された領域内でチップ20の面24上に適切に載るような平面サイズとなっている。上に配置するチップよりも約40ミル小さいスペーサ・サイズがプロトタイプでは十分であることが分かっている。図1では、一般に、チップ20へのワイヤボンド接続を行った後、非導電性接着層36を使用してスペーサ30を面24に接着する。エポキシを接着剤として使用することが望ましい。次いで、チップ40をエポキシなどの接着層38によってスペーサ30の面34上に接着する。チップ40は、面42と、ワイヤ・ボンド・パッド46を有する面44とを含む。チップ40とパッケージ14の間の電気的接続は、ダイ・ボンド・パッド46とパッケージ・ボンド・パッド18でワイヤ・ボンド接続を行った細いワイヤ28によって行う。スペーサ30の厚さ48は、ワイヤボンド用の十分な間隔が得られるように、チップ40の面42がチップ20の面24からワイヤ・ボンド接続28の最高点よりも離れるように選択する。メモリ・チップの場合、各チップのいくつかのパッドをパッケージ上のパッドへ並列に接着する、すなわち、両方のチップの同じパッド機能をパッケージ・ボンド・パッドのところに結合できることが一般的である。この陳述は、通常、分離されるかまたはそれ自体の唯一のパッケージまたは基板のパッドに接着されるチップ選択パッドまたはチップ・イネーブル・パッドを除いて、メモリ・チップのすべてのチップ・パッドに当てはまる。図1には2つのチップしか示されていないが、追加のスペーサ30をチップ40の面44上に接着することによって追加のチップ・レベルを付加することができる。
【0011】
図1には、分離スペーサを示した。他の配置は、スペーサ30の機能を図1のチップ40など活動チップの背面に組み込むことである。隔離またはスペーサ機能は、図3に示すようにウエハ39の裏面を化学エッチングまたは機械ソーイングすることによって達成できる。どちらの場合も、ウエハ39の裏面には、ウエハ・ストリート41の両側に除去された約0.040インチのチャネルを設ける必要がある。チャネルの深さは、ワイヤボンドに必要な間隔によって決まる。0.008インチの深さがプロトタイプでは十分であることが分かっている。活動ダイ面47、化学エッチングまたは機械ソーイング45によるシリコン除去の領域、裏面または取付面49を含む活動チップ43(寸法の比率は一定でない)の断面図を図2に示す。
【0012】
あるタイプの集積回路(IC)では、チップの裏面を接地またはVssに接続する必要がある。ダイ取付面16aとパッケージ・ボンディング・パッド18aとを有するパッケージまたは基板14aを含む、配置10の第1の他の実施形態を図4に示す。
【0013】
図4bに示されるスペーサ50は、ワイヤボンドを取り付けるための面53を有する延長底部層または外側層またはシェルフ52と、上部チップの底部に接触しかつワイヤ・ボンド・ループ高さに対して間隔を与える面55を有する上部内側層54の2つの層または水平面を含む。1つの指示された設計では、一般に、底部層52は少なくとも0.002インチの厚さ56を有し、上部層54は下部層52から約0.020インチだけ凹んでおり、上部層54の面55は面53からの高さ約0.006インチを有する。スペーサ50はさまざまな材料でよい。スペーサ50はアルミニウムなど導電性材料でよい。あるいは、スペーサ50を非導電性材料で作成し、面53および面55の少なくとも一部を金属被覆し、かつ金属被覆された部分を、例えばそれらを接合する金属被覆面59によって電気的に相互接続することもできる。スペーサ50をシリコン材料で作成し、例えば面53、55および59をアルミニウムや金などワイヤ・ボンド可能な金属により被覆することもできる。
【0014】
図4cに示すように、スペーサ50は、例えば導電性のエポキシによって結合したアルミニウムの2つの別々の部片から構成することができる。例えば、下部部片66は厚さ約0.002インチであり、上部部片68は厚さ約0.006インチである。
【0015】
シリコン・スペーサの利点は、良熱伝導体であること、ダイの熱膨張に適合すること、および化学手段または機械手段による機械加工が容易なことである。SiC、AlN、CuWなど他の材料は、熱伝導率が高くかつシリコンに対する熱的適合が合理的である他の材料の例である。
【0016】
スペーサ50の使用について以下に説明する。ダイ20aを従来の手段によって面16aに取り付ける。ダイ・ボンド・パッド26aとパッケージ・ボンド・パッド18aのところでVddまたは信号用のワイヤ・ボンド接続を有する細いワイヤ28aによって、チップ20aとパッケージ14aの間の電気的接続を行う。次いで、導電性接着剤または非導電性接着剤によって導電性スペーサ50をダイ20aの上面24a上に接着する。非導電性材料の例には、非導電性のエポキシまたはポリイミドがある。これらのボンディング化学薬品には、アルミナ、ダイヤモンドまたは窒化アルミニウムなど電気的絶縁熱伝導性材料を添加することが多い。導電性接着剤の例には、金属を添加したエポキシまたはポリイミドがある。次いで、スペーサ50の面53とパッケージ・ボンド・パッド19のところでワイヤ・ボンド接続を行った細いワイヤ28aによって電気的接続を行う。あるいは、面53とダイ20a上の接地パッドとの間にワイヤ・ボンドを作成することもできる。電源(Vdd)または信号の接続は、18aなどのパッドによって行うことができる。次いで、上面ダイまたは第2のダイ40aをスペーサ50の面55に接着する。チップ40aの裏面すなわち面42aとスペーサ50の面55との間の電気的接続には導電性接着剤またはボンディング材料が必要である。すでにワイヤボンド接続を行った前のチップの上部に追加のスペーサおよび活動チップを接着することによって、スタックに追加のチップ・レベルを付加することができる。
【0017】
コンデンサをICチップへ接続することがしばしば必要となる。導電性スペーサ50では、コンデンサを単一のチップの上またはチップのスタックの上に取り付けることができる。例えば、図5では、コンデンサ60は、2つの大きい面61および62に電源接続および接地接続をおこなった大面積コンデンサである。図5に示すように、チップ20bのパッケージ14bへの接続、スペーサ50aのチップ20bへの取付および接続、およびチップ40bの取付および接続は、図4の同じ構成部品について説明したものと同じである。導電性スペーサ50bを導電性接着剤または非導電性接着剤によってチップ40bに接着する。ワイヤ・ボンド接続をスペーサ50bの面53からチップ40b上の接地パッドまで行う。あるいは、面53をパッケージ14b上の接地(Vss)パッド19bへ直接接続することもできる。次いで、底面61がスペーサ50bの上面と電気的に接触し、効果的に接地されるように、コンデンサ60を導電性接着剤によってスペーサ50bへ接着する。チップ40b上の電源パッドまたはパッケージ14b上の電源パッド18bからコンデンサ60の面62への電源(Vdd)接続をワイヤ・ボンドによって行う。
【0018】
分離したコンデンサ70が接地への接続用導電性端部72と電源への接続用導電性端部74とを有する、コンデンサ取付形態を有する他の実施形態を図6および図7に示す。例えば、タイプ1206コンデンサが使用できる。この実施形態では、アセンブリ・プロセスは、第2のチップ40cの取付および接続まで図5と同じである。導電性スペーサ80は、説明された導電性スペーサ50の変形である。導電面82はスペーサ50の導電面53に対応する。ポリマー膜や厚い誘電体ペーストなど誘電材料層84を面82上に接着または付着する必要がある。次いで薄い金属層または膜86が誘電体層84の上面へ接着される。次いで、開口88を金属層86および誘電体層84中に作成して、スペーサ80の導電面82を露出させる。導電性接着剤やはんだなどの導電性材料90または他の導電性材料によってコンデンサ70をスペーサ80に接着する。次いで、コンデンサ70の端部74を導電面82に接続し、端部72を金属層86に接続する。ワイヤ・ボンド90を導電面82とチップ40c上の接地パッドとの間、あるいはパッケージ14c上の接地パッドへ作成する。金属層86からチップ4c上の電源パッドへ、あるいはパッケージ14c上の電源パッドへ追加のワイヤ・ボンド94を作成する。
【0019】
今説明した材料およびプロセスを変更できることを当業者なら理解するであろう。例えば、金属層または膜86を前もってクラッド・フレキシブル・ポリマー膜中など、誘電体層84へ接着することもできる。他の例として、金属膜86を付着しパターン化する前に、誘電体層84中の開口をパターン化することもできる。
【0020】
本発明の範囲は、上記の説明ではなく、頭記の請求の範囲によって示す。
【図面の簡単な説明】
【図1】 本発明によるチップ・スタック配置の断面図である。
【図2】 一体スペーサを有するチップの断面図である。
【図3】 図2のチップを得るのに使用する半導体ウエハの裏面または底部の一部の平面図である。
【図4】 本発明の他の実施形態の断面図である。
【図5】 本発明の他の実施形態の断面図である。
【図6】 本発明の他の実施形態の断面図である。
【図7】 図6と同じ実施形態の平面図である。
【符号の説明】
16 ダイ取付面
18 ボンディング・パッド
19 パッケージ・ボンド・パッド
20 第1のチップ
22、24、42、44、61、62 面
30 平板スペーサ
36 非導電性接着層
38 接着層
90 導電性材料
94 ワイヤ・ボンド[0001]
BACKGROUND OF THE INVENTION
The present invention relates to integrated circuit (IC) assemblies, and more particularly to stacking arrangements for semiconductor dies or chips.
[0002]
[Prior art]
Semiconductor technology has shown a dramatic trend toward higher speeds and higher density of integrated circuits with overall reduction in device size. Generally, an integrated circuit chip is assembled in an integrated circuit package that provides an electrical connection from an external system to the integrated circuit. Without the concomitant improvement in IC packaging, many of the advantages of high device speed would be lost due to wiring propagation delays and transmission line effects on integrated circuit packages and circuit board assemblies.
[0003]
Many IC applications require decoupling capacitors. An example of such an application is that some IC devices need to be insensitive to impacts by ionizing radiation. The fundamental effect of ionizing radiation is the generation of electron-hole pairs in the semiconductor material. In the case of an IC having a supply voltage and a ground voltage, the effect of irradiation is that a large current occurs between the supply voltage and the ground voltage in the chip. Another effect is that the current from the power supply encounters inductance in the connecting leads from the power supply. As a result, the on-chip voltage is essentially reduced. The solution is to place a capacitor across the IC power supply as close as possible to the IC so that it is charged to the chip power supply voltage.
[0004]
[Problems to be solved by the invention]
Therefore, the propagation delay is small, the influence of the transmission line is small, decoupling capacitors can be mounted and connected effectively, and more ICs per unit volume of space by increasing the chip packaging density There is a need to provide a packaging arrangement that can implement the functionality.
[0005]
[Means for Solving the Problems]
According to a first aspect of the present invention, a first die fixed to a die attachment surface, a wire bond extending from a bonding pad on the first die to an external bonding pad, at least a portion of the first die A planar spacer in a space bonded by a bonding pad on the die and fixed by an adhesive layer; a second die fixed to the spacer having a thickness away from the wire bond connected to the first die; These and other needs are addressed by providing a chip stack arrangement that includes wire bonds extending from the pads on the second die to the external bonding pads.
[0006]
In the second aspect, the spacer is integral with the second die.
[0007]
In a third aspect, the spacer has an outer layer and a central layer, both of which have electrically connected surfaces. The second die is fixed by a conductive bonding material. A wire bond connects the conductive surface of the outer layer to a reference voltage.
[0008]
In the fourth aspect, the conductive spacer is used for mounting and connecting the capacitor. Capacitors having opposing conductive surfaces for electrical connection have one surface attached directly to the conductive surface of the spacer and a wire bond connection to the other surface. When using elongated capacitors with opposing conductive edges, an additional dielectric layer is provided on the conductive surface of the spacer, a metal layer is provided on the surface of the dielectric layer, the capacitor is attached and connected by a conductive material. An opening extending in the metal / dielectric layer is provided.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
The chip stack arrangement is indicated generally by 10 in the drawing. As shown in FIG. 1, a portion of a
[0010]
In addition, the
[0011]
FIG. 1 shows a separation spacer. Another arrangement is to incorporate the function of the
[0012]
Some types of integrated circuits (ICs) require that the backside of the chip be connected to ground or Vss. A first alternative embodiment of
[0013]
The
[0014]
As shown in FIG. 4c, the
[0015]
The advantages of silicon spacers are that they are good thermal conductors, are compatible with die thermal expansion, and are easy to machine by chemical or mechanical means. Other materials such as SiC, AlN, CuW are examples of other materials that have high thermal conductivity and a reasonable thermal fit to silicon.
[0016]
The use of the
[0017]
It is often necessary to connect a capacitor to the IC chip. With
[0018]
6 and 7 show another embodiment having a capacitor mounting configuration in which the
[0019]
Those skilled in the art will appreciate that the materials and processes just described can be varied. For example, a metal layer or
[0020]
The scope of the invention is indicated by the appended claims rather than by the foregoing description.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a chip stack arrangement according to the present invention.
FIG. 2 is a cross-sectional view of a chip having an integral spacer.
3 is a plan view of a part of the back surface or bottom of a semiconductor wafer used to obtain the chip of FIG. 2; FIG.
FIG. 4 is a cross-sectional view of another embodiment of the present invention.
FIG. 5 is a cross-sectional view of another embodiment of the present invention.
FIG. 6 is a cross-sectional view of another embodiment of the present invention.
7 is a plan view of the same embodiment as FIG. 6. FIG.
[Explanation of symbols]
16
Claims (9)
前記ダイ取付面に固定された第1のダイと、
前記第1のダイ上の第1の複数のボンディング・パッドから前記第1のダイの外部の第2の複数のボンディング・パッドへ延びる第1の複数の細いワイヤと、
第1の外側層と第1の中央層とを有し、第1の外側層と第1の中央層が導電面を有し、かつ電気的に相互接続されてなり、前記第1の複数のボンディング・パッドによって少なくとも一部が境界を画されたスペース内に入るような平面寸法を有し、接着層によって前記第1のダイの表面に固定された第1のスペーサ手段と、
前記第1のスペーサ手段に対向する第2のダイの表面が、前記第1のダイから前記第1の複数の細いワイヤの最高点よりも離れるような厚さを有する前記第1のスペーサ手段に導電性の接着剤料によって固定された第2のダイと、
前記第2のダイ上の第3の複数のボンディング・パッドから前記第2のダイの外部の第4の複数のボンディング・パッドへ延びる第2の複数の細いワイヤと、
前記第1のスペーサ手段の外側層の導電面を第1の電圧へ電気的に接続する手段とを含むチップ・スタック配置。A die mounting surface;
A first die fixed to the die attachment surface;
A first plurality of thin wires extending from a first plurality of bonding pads on the first die to a second plurality of bonding pads external to the first die;
A first outer layer and a first central layer, wherein the first outer layer and the first central layer have conductive surfaces and are electrically interconnected; and at least a part has a planar dimensions as fall within the space bounded, first spacer means secured to a surface of the first die by contacting adhesive layer by the bonding pads,
The first spacer means having a thickness such that the surface of the second die facing the first spacer means is away from the highest point of the first plurality of thin wires from the first die. A second die fixed by a conductive adhesive material;
A second plurality of thin wires extending from a third plurality of bonding pads on the second die to a fourth plurality of bonding pads external to the second die;
Means for electrically connecting the conductive surface of the outer layer of the first spacer means to a first voltage.
導電性材料によって前記第2のスペーサ手段の前記第2の中央層の前記導電面に固定された第1の導電面と、第2の導電面とを有するコンデンサ手段と、
前記第2の外側層の前記導電面を第1の電圧基準に電気的に接続する手段と、
前記第2の導電面を第2の電圧に電気的に接続する手段とを含むことを特徴とする請求項1に記載のチップ・スタック配置。And second spacer means having a second outer layer and a second central layer secured to the surface of the second die and having a conductive surface and electrically interconnected;
Capacitor means having a first conductive surface fixed to the conductive surface of the second central layer of the second spacer means by a conductive material; and a second conductive surface;
Means for electrically connecting the conductive surface of the second outer layer to a first voltage reference;
The chip stack arrangement of claim 1 including means for electrically connecting said second conductive surface to a second voltage.
前記第2の中央層の前記導電面に固定された誘電体層と、
前記誘電体層に固定された導電性層と、
前記導電性層中および前記誘電体層中に延び、前記第2の中央層の前記導電面を露出させる開口と、
導電性材料によって前記第2の中央層の前記導電面に固定された第1の導電性端部と、導電性材料によって前記導電性層に固定された第2の導電性端部とを有するコンデンサ手段と、
前記第2の外側層の前記導電面を第1の電圧基準に電気的に接続する手段と、
前記導電性層を第2の電圧に電気的に接続する手段とを含むことを特徴とする請求項1に記載のチップ・スタック配置。And second spacer means having a second outer layer and a second central layer secured to the surface of the second die and having a conductive surface and electrically interconnected;
A dielectric layer fixed to the conductive surface of the second central layer;
A conductive layer fixed to the dielectric layer;
An opening extending into the conductive layer and into the dielectric layer to expose the conductive surface of the second central layer;
A capacitor having a first conductive end fixed to the conductive surface of the second central layer by a conductive material, and a second conductive end fixed to the conductive layer by a conductive material Means,
Means for electrically connecting the conductive surface of the second outer layer to a first voltage reference;
The chip stack arrangement of claim 1 including means for electrically connecting said conductive layer to a second voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21406496A JP3943165B2 (en) | 1996-07-26 | 1996-07-26 | Placement of chip stack and capacitor mounting |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21406496A JP3943165B2 (en) | 1996-07-26 | 1996-07-26 | Placement of chip stack and capacitor mounting |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1070232A JPH1070232A (en) | 1998-03-10 |
JP3943165B2 true JP3943165B2 (en) | 2007-07-11 |
Family
ID=16649667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21406496A Expired - Fee Related JP3943165B2 (en) | 1996-07-26 | 1996-07-26 | Placement of chip stack and capacitor mounting |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3943165B2 (en) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000066816A (en) * | 1999-04-21 | 2000-11-15 | 최완균 | Method for manufacturing stacked chip package |
JP3765952B2 (en) * | 1999-10-19 | 2006-04-12 | 富士通株式会社 | Semiconductor device |
KR20020010367A (en) * | 2000-07-29 | 2002-02-04 | 마이클 디. 오브라이언 | Multi Chip Module and its manufacturing Method |
KR100600176B1 (en) * | 2000-09-19 | 2006-07-12 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
KR100646468B1 (en) * | 2000-09-19 | 2006-11-14 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
KR20020029251A (en) * | 2000-10-12 | 2002-04-18 | 마이클 디. 오브라이언 | Semiconductor package and its manufacturing method |
KR20020056283A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Structure of stack type muli chip semiconductor package and manufacture method the same |
JP2002217357A (en) * | 2001-01-19 | 2002-08-02 | Kyocera Corp | Semiconductor device |
JP2002373969A (en) * | 2001-06-15 | 2002-12-26 | Oki Electric Ind Co Ltd | Semiconductor device and method of manufacturing semiconductor device |
KR100407472B1 (en) * | 2001-06-29 | 2003-11-28 | 삼성전자주식회사 | Chip-Stacked Package Device Having Upper Chip Provided With Corner Trenchs And Method For Manufacturing the Same |
KR20030027413A (en) | 2001-09-28 | 2003-04-07 | 삼성전자주식회사 | Multi chip package having spacer that is inserted between chips and manufacturing method thereof |
KR100470387B1 (en) * | 2001-10-05 | 2005-02-07 | 주식회사 하이닉스반도체 | stacked chip package |
DE10223360B4 (en) * | 2002-05-25 | 2005-04-14 | Robert Bosch Gmbh | Electronic circuit with SMD components |
KR100594229B1 (en) | 2003-09-19 | 2006-07-03 | 삼성전자주식회사 | Semiconductor package including a chip or plural chips and method for manufacturing the semiconductor package |
JP4434778B2 (en) | 2004-02-25 | 2010-03-17 | Necエレクトロニクス株式会社 | Semiconductor device |
US7675153B2 (en) | 2005-02-02 | 2010-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof |
US8586413B2 (en) * | 2005-05-04 | 2013-11-19 | Spansion Llc | Multi-chip module having a support structure and method of manufacture |
JP4969934B2 (en) * | 2006-07-19 | 2012-07-04 | 株式会社東芝 | Semiconductor device |
KR101413220B1 (en) * | 2007-10-02 | 2014-06-30 | 삼성전자주식회사 | Semiconductor package having interposer and method for manufacturing semiconductor package |
DE112018006518T5 (en) * | 2017-12-20 | 2020-09-03 | Sony Semiconductor Solutions Corporation | SEMI-CONDUCTOR DEVICE |
-
1996
- 1996-07-26 JP JP21406496A patent/JP3943165B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1070232A (en) | 1998-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6005778A (en) | Chip stacking and capacitor mounting arrangement including spacers | |
JP3943165B2 (en) | Placement of chip stack and capacitor mounting | |
US6299463B1 (en) | Device and method for electrically or thermally coupling to the backsides of integrated circuit dice in chip-on-board applications | |
EP0247775B1 (en) | Semiconductor package with high density i/o lead connection | |
US4578697A (en) | Semiconductor device encapsulating a multi-chip array | |
JP5290963B2 (en) | Basic elements for high-efficiency double-sided cooling discrete power packages, especially for innovative power modules | |
KR100269528B1 (en) | High performance, low cost multi-chip module package | |
KR19990071661A (en) | Microwave hybrid integrated circuit | |
US5525835A (en) | Semiconductor chip module having an electrically insulative thermally conductive thermal dissipator directly in contact with the semiconductor element | |
JPS6128219B2 (en) | ||
JPH05326735A (en) | Semiconductor device and manufacture thereof | |
KR20040073942A (en) | Semiconductor device | |
US5719748A (en) | Semiconductor package with a bridge for chip area connection | |
KR19980058412A (en) | Multilayer Multi-chip Module Semiconductor Device and Manufacturing Method Thereof | |
US6265769B1 (en) | Double-sided chip mount package | |
CN219513101U (en) | Power semiconductor device | |
KR100260996B1 (en) | Array type semiconductor package using a lead frame and its manufacturing method | |
KR950006441Y1 (en) | High heat semiconductor package | |
JPH0878616A (en) | Multi-chip module | |
US20220173023A1 (en) | Package with load terminals on which coupled power component and logic component are mounted | |
TWI244715B (en) | Semiconductor package | |
KR19990026853U (en) | Ball grid array package | |
KR950003904B1 (en) | Semiconductor package | |
KR100747996B1 (en) | Semiconductor package | |
KR100256305B1 (en) | Chip scale package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061030 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070405 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100413 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |