JP3937827B2 - Electronic device, display device, camera system, and portable terminal device - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電子機器、表示装置、カメラシステムおよび携帯端末装置に関し、特に外部から与えられる所定電圧の直流レベルを異なる電圧の直流レベルに変換するレベル変換回路を有する電子機器および表示装置、ならびに当該表示装置を具備するカメラシステムおよび携帯端末装置に関する。
【０００２】
【従来の技術】
電子機器、例えば液晶表示装置として、画素が行列状に配置された画素部を駆動するための駆動回路を、画素部と同一の基板（液晶パネル）上に一体的に形成してなるいわゆる駆動回路一体型液晶表示装置がある。この駆動回路一体型液晶表示装置には、外部ＩＣから液晶パネル内に供給される例えばＴＴＬレベルの低電圧振幅の直流レベルを、液晶の駆動に必要な高電圧振幅の直流レベルに変換するレベル変換回路が設けられている。
【０００３】
このレベル変換回路としては、従来、例えばカレントミラー回路構成のものが用いられていた。そして、従来の駆動回路一体型液晶表示装置においては、カレントミラー回路構成のレベル変換回路を、回路電源が供給されている期間の間常時動作させるようにしていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、レベル変換回路を備えた駆動回路一体型液晶表示装置に代表される電子機器において、レベル変換回路を常時動作させたのでは、レベル変換回路内を定常的に直流電流が流れることになるため、レベル変換回路での消費電流が増大し、機器全体の低消費電力化の妨げとなっていた。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、レベル変換回路内での消費電流を最小限に抑え、機器（装置）の低消費電力化を可能とした電子機器および表示装置、ならびに当該表示装置を用いたカメラシステムおよび携帯端末装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明では、画素が行列状に配置されてなる画素部と、前記画素部を駆動する駆動回路と、所定電圧の第１の直流レベルを、異なる電圧の第２の直流レベルに変換して前記駆動回路に供給するレベル変換回路とを備えた表示装置において、当該レベル変換回路を、前記駆動回路の起動に用いるパルス信号が与えられる一定期間だけ動作状態となって第１の直流レベルを第２の直流レベルに変換するレベル変換回路部分と、レベル変換後の第２の直流レベルを保持してレベル変換回路部分が次にレベル変換動作を行うまでの期間その保持電圧を出力するラッチ回路部分とで構成する。そして、この表示装置を電子機器、カメラシステムあるいは携帯端末装置において、その表示装置として用いる。
【０００７】
上記構成の電子機器、表示装置、カメラシステムあるいは携帯端末装置において、レベル変換回路部分が、画素部を駆動する駆動回路の起動に用いるパルス信号が与えられる一定期間だけ動作してレベル変換を行うことで、常時動作状態にある場合のように、定常的に直流電流が流れることがないため、当該回路部分での消費電流が最小限に抑えられる。このレベル変換回路部分でレベル変換された第２の直流レベルはラッチ回路部分によってラッチされる。ラッチ回路部分は、ラッチした第２の直流レベルをレベル変換回路部分が次にレベル変換動作を行うまでの期間保持して供給先の回路に対して出力する。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【０００９】
図１は、本発明の一実施形態に係る駆動回路一体型液晶表示装置の構成例を示す概略構成図である。本液晶表示装置では、その駆動方式として、画素の各々に対して個々の独立した画素電極を配列し、これら画素電極の各々に薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）などのスイッチング素子を接続して画素を選択的に駆動する、いわゆるアクティブマトリクス駆動方式（以下、アクティブマトリクス型と記す）を用いている。
【００１０】
図１において、本実施形態に係るアクティブマトリクス型液晶表示装置は、後述するように画素が行列状（マトリクス状）に配置されてなる画素部１１と、画素部１１の例えば上側に配置され、各画素への映像信号の書き込みを例えば点順次で行う水平（Ｈ）駆動系１２と、画素部１１の例えば左側に配置され、各画素を行単位で選択する垂直（Ｖ）駆動系１３とを備え、水平駆動系１２および垂直駆動系１３が画素部１１と共に、同一の基板（液晶パネル）１４上に一体的に形成された構成となっている。
【００１１】
画素部１１は、スイッチング素子として例えばＴＦＴが形成されたＴＦＴ基板と、カラーフィルタや対向電極等が形成された対向基板とを重ね合わせ、これら２枚の透明絶縁基板（例えば、ガラス基板）間に液晶材料を封入することによって作製される。この画素部１１において、行列状に配置された各画素２０は、スイッチング素子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された補助キャパシタ２３とから構成されている。
【００１２】
この画素構造において、各画素２０のＴＦＴ２１は、そのゲート電極が垂直方向（行配列方向）の画素数Ｙ（以下、垂直画素数Ｙと称す）に対応したｙ行分のゲートライン２４-1，２４-2，……，２４-y-1，２４-yの各々にそれぞれ接続され、かつそのソース電極が水平方向（列配列方向）の画素数Ｘ（以下、水平画素数Ｘと称す）に対応したｘ列分の信号ライン２５-1，２５-2，……，２５-x-1，２５-xの各々にそれぞれ接続されている。また、液晶セル２２の対向電極および補助キャパシタ２３の他方の電極は、コモン電位Ｖｃｏｍが与えられるコモンライン２６に接続されている。
【００１３】
水平駆動系１２は、水平画素数Ｘに対応した段数のシフトレジスタからなるＨスキャナ１２１と、水平画素数Ｘに対応して設けられたｘ個の水平スイッチ１２２-1〜１２２-xとを有する構成となっている。Ｈスキャナ１２１は、水平スタートパルスＨｓｔを水平クロックＨｃｋに同期して順に転送することによって得られる各段の転送パルスを水平走査パルスとして順に出力する。水平スイッチ１２２-1〜１２２-xは例えばＭＯＳトランジスタからなり、Ｈスキャナ１２１から順に出力される水平走査パルスに応答して順にオン状態となることで、映像信号を画素部１１の信号ライン２５-1〜２５-xに順次供給する。
【００１４】
垂直駆動系１３は、垂直画素数Ｙに対応した段数のシフトレジスタからなるＶスキャナ１３１によって構成されている。Ｖスキャナ１３１は、垂直スタートパルスＶｓｔを垂直クロックＶｃｋに同期して順に転送することによって得られる各段の転送パルスを垂直走査パルスとして順に出力する。これら垂直走査パルスは、画素部１１のゲートライン２４-1〜２４-yに順次与えられる。
【００１５】
液晶パネル１４には、外部から例えばＴＴＬレベルの直流レベル（以下、「ＤＣレベル」と記す場合もある）が入力される。この直流レベルは、レベル変換回路１５においてＴＴＬレベルの低電圧振幅の直流レベル（例えば、３Ｖ）から、液晶の駆動に必要な高電圧振幅の直流レベル（例えば、１２Ｖあるいは１３．５Ｖ）に変換される。そして、レベル変換後の直流レベルは、液晶パネル１２の内部回路の直流電源電圧として用いられる。
【００１６】
図２は、レベル変換回路１５の構成の一例を示す回路図である。本例に係るレベル変換回路１５は、本来のレベル変換を行うレベルシフト回路部分３１と、レベル変換後の直流レベルをラッチするラッチ回路部分３２とを有する２段構成となっている。
【００１７】
レベルシフト回路部分３１は、所定のトリガー信号、例えば垂直スタートパルスＶｓｔが与えられる一定期間（“Ｈ”レベル期間）だけ動作状態となって、ＴＴＬレベルの低電圧振幅（０Ｖ〜Ｖｄｄ）のＤＣレベルを、それよりも高電圧振幅（０Ｖ〜ＶＤＤ）のＤＣレベルにレベル変換する。
【００１８】
レベルシフト回路部分３１には基準電圧Ｖｒｅｆが与えられている。この基準電圧Ｖｒｅｆは、レベルシフト回路部分３１に入力されるＴＴＬレベルの低電圧振幅（０Ｖ〜Ｖｄｄ）のほぼ中間レベル（≒Ｖｄｄ／２）に設定される。レベルシフト回路部分３１は、入力されるＤＣレベルを基準電圧Ｖｒｅｆと比較し、基準電圧Ｖｒｅｆよりも大なるときは電源レベルＶｄｄ、小なるときはＧＮＤ（グランド）レベルと判定し、電源レベルＶｄｄと判定したときはＶＤＤレベルを出力し、ＧＮＤレベルと判定したときはそのままＧＮＤレベルを出力する。
【００１９】
ラッチ回路部分３２は、レベル変換回路部分３１でレベル変換されたＤＣレベルを保持してレベル変換回路部分３１が次の垂直スタートパルスＶｓｔに応答して動作してレベル変換を行うまでの期間その保持電圧を出力する。具体的には、ドレイン同士およびゲート同士が互いに接続されたＰチャンネルＭＯＳトランジスタＱｐ１およびＮチャンネルＭＯＳトランジスタＱｎ１からなるＣＭＯＳインバータ３２１と、このＣＭＯＳインバータ３２１の入力端および出力端に出力端および入力端がそれぞれ接続されたインバータ３２２とからなる周知のラッチ回路を基本構成としている。
【００２０】
そして、ＰチャンネルＭＯＳトランジスタＱｐ１のソースと電源Ｖｄｄとの間には、ＰチャンネルＭＯＳトランジスタＱｐ２からなるスイッチ３２３が接続されている。また、ＮチャンネルＭＯＳトランジスタＱｎ１のソースとグランドとの間には、ＮチャンネルＭＯＳトランジスタＱｎ２からなるスイッチ３２４が接続されている。
【００２１】
スイッチ３２３は、ＰチャンネルＭＯＳトランジスタＱｐ２のゲートに垂直スタートパルスＶｓｔが印加されることでオフ状態となる。スイッチ３２４は、ＮチャンネルＭＯＳトランジスタＱｎ２のゲートに垂直スタートパルスＶｓｔと逆相の逆相パルスＸＶｓｔが印加されることでオフ状態となる。当該ラッチ回路部分３２の保持電圧は、そのまま出力ＯＵＴとして導出されるとともに、インバータ３３で反転されて逆相出力ＸＯＵＴとして導出される。
【００２２】
次に、上記構成のレベル変換回路１５の回路動作について、図３のタイミングチャートを用いて説明する。なお、本例に係るレベル変換回路１５では、トリガー信号として垂直スタートパルスＶｓｔを用いていることから、レベル変換動作期間は垂直スタートパルスＶｓｔの“Ｈ”レベル期間となる。
【００２３】
先ず、垂直スタートパルスＶｓｔが“Ｈ”レベルになると、レベル変換回路部分３１が動作状態となる。そして、入力される低電圧振幅（０Ｖ〜Ｖｄｄ）のＤＣレベルを、それよりも高電圧振幅（０Ｖ〜ＶＤＤ）のＤＣレベルにレベル変換して出力する。このレベル変換動作において、レベル変換回路部分３１は、入力レベル（ＤＣレベル）を基準電圧Ｖｒｅｆと比較し、基準電圧Ｖｒｅｆよりも大なるときは入力レベルが電源レベルＶｄｄ、小なるときは入力レベルがＧＮＤレベルと判定する。そして、電源レベルＶｄｄと判定したときはＶＤＤレベルを出力し、ＧＮＤレベルと判定したときはそのままＧＮＤレベルを出力することによってレベル変換を行う。
【００２４】
このとき、ラッチ回路部分３２におけるスイッチ３２３は、ＰチャンネルＭＯＳトランジスタＱｐ２のゲートに印加される垂直スタートパルスＶｓｔが“Ｈ”レベルであることによってオフ状態となる。また、スイッチ３２４は、ＮチャンネルトランジスタＱｎ２のゲートに印加される逆相パルスＸＶｓｔが“Ｌ”レベルであることによってオフ状態となる。すなわち、ラッチ回路部分３２は、レベル変換回路部分３１が動作状態にあるとき非動作状態にある。
【００２５】
次に、垂直スタートパルスＶｓｔが“Ｌ”レベルに遷移すると、レベル変換回路部分３１はレベル変換動作を終了する。これに同期して、ラッチ回路部分３２のスイッチ３２３，３２４が共にオン状態となる。これにより、ＣＭＯＳインバータ３２１およびインバータ３２２からなるラッチ回路が動作状態となり、レベル変換回路部分３１でレベル変換されたＤＣレベルを保持し、以降、次のラッチ動作が行われるまで、即ちレベル変換回路部分３１で次のレベル変換動作が行われるまでの期間その保持電圧を出力し続ける。
【００２６】
上述したように、レベル変換回路部分３１の後段にラッチ回路部分３２を設けて、レベル変換回路部分３１については例えば垂直スタートパルスＶｓｔがトリガーとして与えられる一定期間だけ動作させてレベル変換を行い、そのレベル変換後の直流レベルを後段のラッチ回路部分３２で保持して出力することにより、レベル変換回路部分３１には定常的に直流電流が流れることがなく、レベル変換回路部分３１での消費電流を最小限に抑えることができるため、液晶表示装置全体の低消費電力化が可能となる。
【００２７】
なお、上記実施形態では、トリガー信号として垂直スタートパルスＶｓｔを用いるとしたが、これに限られるものではなく、他の適当なパルス信号をトリガー信号として用いることも可能である。但し、垂直スタートパルスＶｓｔは例えば水平スタートパルスＨｓｔに比べてその周期が極めて長いことから、垂直スタートパルスＶｓｔを用いることで、レベル変換回路部分３１でのレベル変換の周期を長く設定できるため、その分だけレベル変換回路部分３１での消費電流を低減できるという利点がある。
【００２８】
また、上記実施形態では、レベル変換回路部分３１でのレベル変換を垂直スタートパルスＶｓｔの周期で行う構成を採っているが、垂直スタートパルスＶｓｔを間引いてトリガー信号として用いることで、レベル変換回路部分３１でのレベル変換の周期をさらに長く設定できるため、レベル変換回路部分３１での消費電流をさらに低減できる効果がある。
【００２９】
さらに、上記実施形態においては、レベル変換の対象となる信号をＤＣレベルとした場合を例に採って説明したが、ＤＣレベルのレベル変換に限られるものではなく、トリガー信号に対してそれよりも長い周期の信号であれば、本例に係るレベル変換回路によるレベル変換が可能である。
【００３０】
図４は、図２に示したレベル変換回路１５の具体的な回路構成の一例を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。なお、本例に係るレベル変換回路１５は、レベル変換回路部分３１およびラッチ回路部分３２以外に、垂直スタートパルスＶｓｔを同相の垂直スタートパルスＶｓｔおよび逆相の逆相パルスＸＶｓｔとして出力する処理を行うトリガー入力回路部分３４を備えている。
【００３１】
レベル変換回路部分３１は、ソースが電源（ＶＤＤ）ライン４１に接続され、ゲートおよびドレインが共通に接続されたダイオード接続のＰチャンネルＭＯＳトランジスタＱｐ１１と、このＭＯＳトランジスタＱｐ１１とゲートが共通に接続され、ソースが電源ライン４１に接続されたＰチャンネルＭＯＳトランジスタＱｐ１２と、ＭＯＳトランジスタＱｐ１１のドレインと基準電圧Ｖｒｅｆが与えられる基準ライン４２との間に接続されたＮチャンネルＭＯＳトランジスタＱｎ１１と、ＭＯＳトランジスタＱｐ１２のドレインと入力信号ＩＮが与えられる入力ライン４３との間に接続されたＮチャンネルＭＯＳトランジスタＱｎ１２とからなるカレントミラー回路を基本構成としている。
【００３２】
このカレントミラー回路において、ＭＯＳトランジスタＱｐ１１，Ｑｐ１２のゲート共通接続点と電源ライン４１との間にはＰチャンネルＭＯＳトランジスタＱｐ１３が接続されている。このＭＯＳトランジスタＱｐ１３は、そのゲートにトリガー入力回路部分３４から与えられる垂直スタートパルスＶｓｔに応じてカレントミラー回路の動作をオン／オフ制御する。
【００３３】
電源ライン４１とＧＮＤライン４４との間には、ＰチャンネルＭＯＳトランジスタＱｐ１４，Ｑｐ１５が直列に接続されている。また、ＭＯＳトランジスタＱｐ１４，Ｑｐ１５の共通接続点（以下、ノードＡと称す）と入力ライン４３との間には、ＮチャンネルＭＯＳトランジスタＱｎ１３が接続されている。これらＭＯＳトランジスタＱｐ１４，Ｑｐ１５およびＱｎ１３は、入力信号ＩＮのレベルに応じてノードＡの電位を決めている。
【００３４】
電源ライン４１とＧＮＤライン４４との間にはさらに、ＰチャンネルＭＯＳトランジスタＱｐ１６，Ｑｐ１７が直列に接続されている。また、ＭＯＳトランジスタＱｐ１６，Ｑｐ１７の共通接続点（以下、ノードＢと称す）と基準ライン４２との間には、ＮチャンネルＭＯＳトランジスタＱｎ１４が接続されている。これらＭＯＳトランジスタＱｐ１６，Ｑｐ１７およびＱｎ１４は、基準電圧Ｖｒｅｆのレベルに応じてノードＢの電位を決めている。
【００３５】
ノードＡの電位は、ＭＯＳトランジスタＱｎ１１，Ｑｎ１４の各ゲートにバイアス電圧として与えられる。ノードＢの電位は、ＭＯＳトランジスタＱｎ１２，Ｑｎ１３の各ゲートにバイアス電圧として与えられる。ノードＡとＧＮＤライン４４との間にはＮチャンネルＭＯＳトランジスタＱｎ１５が、ノードＢとＧＮＤライン４４との間にはＮチャンネルＭＯＳトランジスタＱｎ１６がそれぞれ接続されている。そして、ＭＯＳトランジスタＱｐ１４，Ｑｐ１６およびＱｎ１５，Ｑｎ１６の各ゲートには、トリガー入力回路部分３４から垂直スタートパルスＶｓｔの逆相パルスＸＶｓｔが与えられる。
【００３６】
上記構成のレベル変換回路部分３１において、トリガー入力回路部分３４から与えられる垂直スタートパルスＶｓｔが“Ｌ”レベルのときには、ＭＯＳトランジスタＱｐ１３がオン状態にあり、このＭＯＳトランジスタＱｐ１３を通してＭＯＳトランジスタＱｐ１１，Ｑｐ１２の各ゲートにＶＤＤレベルが印加されるため、カレントミラー回路は非動作状態となる。
【００３７】
このとき、ＭＯＳトランジスタＱｐ１４，Ｑｐ１６およびＭＯＳトランジスタＱｎ１５，Ｑｎ１６の各ゲートに印加される垂直スタートパルスＶｓｔの逆相パルスＸＶｓｔが“Ｈ”レベルとなることから、ＭＯＳトランジスタＱｐ１４，Ｑｐ１６がオフ状態となり、またＭＯＳトランジスタＱｎ１５，Ｑｎ１６がオン状態となるため、ノードＡ，Ｂの電位はＧＮＤレベルとなる。したがって、垂直スタートパルスＶｓｔが“Ｌ”レベルのときは、レベル変換回路部分３１には定常的に直流電流が流れることはない。
【００３８】
次に、垂直スタートパルスＶｓｔが“Ｈ”レベルに遷移すると、ＭＯＳトランジスタＱｐ１３がオフ状態となるため、カレントミラー回路は動作状態となる。また、垂直スタートパルスＶｓｔに同期して逆相パルスＸＶｓｔが“Ｌ”レベルに遷移することにより、ＭＯＳトランジスタＱｐ１４，Ｑｐ１６がオン状態、ＭＯＳトランジスタＱｎ１５，Ｑｎ１６がオフ状態となるため、ノードＡの電位が入力レベルＩＮに応じて決まり、ノードＢの電位が基準電圧Ｖｒｅｆに応じて決まる。
【００３９】
その結果、入力レベルＩＮがＧＮＤレベルのときはそのままＧＮＤレベルが、入力レベルＩＮが低電圧振幅のＶｄｄレベルのときは高電圧振幅のＶＤＤレベルが、ＭＯＳトランジスタＱｐ１２とＭＯＳトランジスタＱｎ１２との共通接続点（以下、ノードＣと称す）から出力される。その後、垂直スタートパルスＶｓｔが再び“Ｌ”レベルに遷移すると、レベル変換回路部分３１には定常的に直流電流が流れない初期の状態に戻る。
【００４０】
なお、ノードＣと電源ライン４１との間にはＰチャンネルＭＯＳトランジスタＱｐ１８が接続されている。このＭＯＳトランジスタＱｐ１８は、そのゲートに与えられるリセット信号Ｒｅｓｅｔが“Ｌ”レベルとなると、オン状態となってノードＣの電位をＶＤＤレベルにリセットする。
【００４１】
ラッチ回路部分３２は、基本的に、図２と同じ回路構成となっている。すなわち、ドレイン同士およびゲート同士が互いに接続されたＰチャンネルＭＯＳトランジスタＱｐ１およびＮチャンネルＭＯＳトランジスタＱｎ１からなるＣＭＯＳインバータ３２１と、このＣＭＯＳインバータ３２１の入力端および出力端に出力端および入力端がそれぞれ接続されたインバータ３２２とからなるラッチ回路を基本の回路構成としている。
【００４２】
そして、ＰチャンネルＭＯＳトランジスタＱｐ１のソースと電源Ｖｄｄとの間には、ＰチャンネルＭＯＳトランジスタＱｐ２からなるスイッチ３２３が接続されている。また、ＮチャンネルＭＯＳトランジスタＱｎ１のソースとグランドとの間には、ＮチャンネルＭＯＳトランジスタＱｎ２からなるスイッチ３２４が接続されている。ＭＯＳトランジスタＱｐ２のゲートには垂直スタートパルスＶｓｔが印加される。ＭＯＳトランジスタＱｎ２のゲートには逆相パルスＸＶｓｔが印加される。
【００４３】
インバータ３２２は、ＣＭＯＳインバータが奇数段（本例では、３段）縦続接続された構成となっている。このインバータ３２２とＣＭＯＳインバータ３２１とからなるラッチ回路で保持された直流レベルは、そのまま出力ＯＵＴとして導出されるとともに、ＣＭＯＳインバータ構成のインバータ３３で反転されて逆相出力ＸＯＵＴとして導出される。
【００４４】
トリガー入力回路部分３４は、ＣＭＯＳインバータが例えば３段縦続接続された構成となっている。そして、入力される垂直スタートパルスＶｓｔと同相の垂直スタートパルスＶｓｔが２段目の出力として導出され、垂直スタートパルスＶｓｔと逆相の逆相パルスＸＶｓｔが３段目の出力として導出される。
【００４５】
上述した回路構成のレベル変換回路１５において、レベル変換回路部分３１でレベル変換を行う期間以外、即ち垂直スタートパルスＶｓｔの“Ｌ”レベル期間では、カレントミラー回路を基本構成とするレベル変換回路部分３１には定常的に直流電流が流れず、レベル変換を行う期間でのみ直流電流が流れることになるため、レベル変換回路１５での消費電流を最小限に抑えることができ、ひいては液晶表示装置全体の低消費電力化が図れることになる。
【００４６】
なお、図２に示した回路例では、ラッチ回路を構成するＣＭＯＳインバータ３２１の電源側およびグランド側にスイッチ３２３，３２４を挿入し、これらスイッチ３２３，３２４を垂直スタートパルスＶｓｔおよびその逆相パルスＸＶｓｔでオン／オフ制御することで、レベル変換回路部分３１でレベル変換が行われる期間ではラッチ回路部分３２を非動作状態にする構成としたが、この回路例に限られるものではない。
【００４７】
その一例として、図５に示すように、レベル変換回路部分３１とラッチ回路部分３２との間にＣＭＯＳトランスファーゲート３５，３６を設け、これらＣＭＯＳトランスファーゲート３５，３６を垂直スタートパルスＶｓｔおよびその逆相パルスＸＶｓｔに基づいて、レベル変換回路部分３１でのレベル変換が完了した後にオン状態とし、レベル変換後の直流レベルをラッチ回路部分３２に伝送する構成を採ることも可能である。
【００４８】
この回路構成を採る場合には、レベル変換回路部分３１でレベル変換後の直流レベルは、インバータ３７で反転された後ＣＭＯＳトランスファーゲート３５を経由してラッチ回路部分３２に供給されるとともに、インバータ３７で反転後再度インバータ３８で反転された後ＣＭＯＳトランスファーゲート３６を経由してラッチ回路部分３２に供給されることになる。
【００４９】
なお、上記実施形態では、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限られるものではなく、各画素の電気光学素子としてエレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００５０】
また、上記実施形態に係るレベル変換回路１５では、外部から与えられる低電圧振幅の直流レベルを、それよりも高電圧振幅の直流レベルに変換する構成の場合を例に採って説明したが、本発明の基本概念はその逆、即ち外部から与えられる高電圧振幅の直流レベルを、それよりも低電圧振幅の直流レベルに変換する構成の場合にも同様に適用可能である。
【００５１】
図６は、本発明に係るカメラシステム、例えばＶＴＲ機能を一体的に搭載したカムコーダと称されるビデオカメラの構成例を概略的に示すブロック図である。図６において、撮像デバイス、例えばＣＣＤ(Charge Coupled Device)撮像素子５１で被写体の撮像が行われ、その撮像信号はアナログ信号処理回路５２およびカメラ信号処理回路５３で各種の信号処理が行われる。
【００５２】
具体的には、アナログ信号処理回路５２では、ＣＣＤ撮像素子５１から出力される撮像信号に対して、当該撮像素子５１の出力部で発生する１／ｆノイズなどを除去するためのＣＤＳ（相関二重サンプリング）処理や、信号レベルを一定にするためのＡＧＣ（自動利得制御）処理などの信号処理が行われる。また、カメラ信号処理回路５３では、輝度信号および色差信号の生成や、オートホワイトバランス等の画質調整などの信号処理が例えばデジタル処理にて行われ、最終的にアナログ映像信号として出力される。
【００５３】
このアナログ映像信号は、記録／再生部５４に供給される。記録／再生部５４は、入力されるアナログ映像信号を磁気テープなどの記録媒体５５に記録（あるいは、画像メモリなどの記憶媒体に記憶）し、また記録媒体５５に記録されている記録情報を再生する。
【００５４】
本カムコーダは、撮像中の被写体（撮像画像）を確認するための表示装置として、液晶モニタ５６および液晶ビューファインダ５７を備えている。これら液晶モニタ５６および液晶ビューファインダ５７として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。そして、液晶モニタ５６および液晶ビューファインダ５７には、ドライバＩＣ５８でコモン電位Ｖｃｏｍを中心に交流駆動化されたアナログ映像信号が、切り替えスイッチ５９を介して選択的に供給される。
【００５５】
このように、本発明に係るカメラシステムでは、液晶モニタ５６および液晶ビューファインダ５７として、先述した実施形態に係るアクティブマトリクス型液晶表示装置を用いていることにより、当該液晶表示装置はレベル変換回路（図１のレベル変換回路１５）での消費電流が少なく、低消費電力であるため、本カメラシステムの低消費電力化が可能となり、バッテリの長時間使用に大きく貢献できる。
【００５６】
なお、本適用例では、液晶モニタ５６および液晶ビューファインダ５７の双方に、先述した実施形態に係るアクティブマトリクス型液晶表示装置を用いるとしたが、いずれか一方のみに用いるようにしても良く、またいずれか一方の液晶表示装置を備えたビデオカメラやスチルカメラなどのカメラシステムに対しても同様に適用可能である。
【００５７】
図７は、本発明に係る携帯端末装置、例えば携帯電話機の構成の概略を示す外観図である。本例に係る携帯電話機は、装置筐体６１の前面側に、スピーカ部６２、表示部６３、操作部６４およびマイク部６５が上部側から順に配置された構成となっている。かかる構成の携帯電話機において、表示部６３には例えば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
【００５８】
このように、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末装置において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部６３として用いることにより、当該液晶表示装置はレベル変換回路（図１のレベル変換回路１５）での消費電流が少なく、低消費電力であるため、端末装置本体の低消費電力化が可能となり、バッテリの長時間使用に大きく貢献できる。
【００５９】
なお、上述した２つの適用例では、レベル変換回路を有するアクティブマトリクス型液晶表示装置を表示装置として具備するカメラシステムおよび携帯端末装置を例に挙げて説明したが、本発明はこれらの適用例に限られるものではなく、外部から与えられる所定電圧の第１の直流レベルを、異なる電圧の第２の直流レベルに変換するレベル変換回路を備えた電子機器全般に適用可能である。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、レベル変換回路部分の後段にラッチ回路部分を設けて、レベル変換回路部分については、画素部を駆動する駆動回路の起動に用いるパルス信号が与えられる一定期間だけ動作させてレベル変換を行い、そのレベル変換後の直流レベルを後段のラッチ回路部分で保持して出力するようにしたことにより、レベル変換回路部分での消費電流を最小限に抑えることができるため、装置全体の低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る駆動回路一体型液晶表示装置の構成例を示す概略構成図である。
【図２】レベル変換回路の構成の一例を示す回路図である。
【図３】レベル変換回路の回路動作を説明するためのタイミングチャートである。
【図４】図２のレベル変換回路の具体的な回路構成の一例を示す回路図である。
【図５】レベル変換回路の構成の他の例を示す回路図である。
【図６】本発明に係るカメラシステムの構成例を概略的に示すブロック図である。
【図７】本発明に係る携帯端末装置の構成の概略を示す外観図である。
【符号の説明】
１１…画素部、１２…水平駆動系、１３…垂直駆動系、１４…液晶パネル、１５…レベル変換回路、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、３１…レベル変換回路部分、３２…ラッチ回路部分[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electronic device, a display device, a camera system, and a portable terminal device, and more particularly, to an electronic device and a display device having a level conversion circuit that converts a direct current level of a predetermined voltage supplied from the outside into a direct current level of a different voltage, and The present invention relates to a camera system including a display device and a mobile terminal device.
[0002]
[Prior art]
As an electronic device, for example, a liquid crystal display device, a so-called drive circuit in which a drive circuit for driving a pixel portion in which pixels are arranged in a matrix is integrally formed on the same substrate (liquid crystal panel) as the pixel portion There is an integrated liquid crystal display device. In this liquid crystal display device integrated with a driving circuit, a level conversion that converts, for example, a TTL level low voltage amplitude DC level supplied from an external IC into a liquid crystal panel into a high voltage amplitude DC level necessary for driving a liquid crystal. A circuit is provided.
[0003]
Conventionally, for example, a current mirror circuit configuration has been used as this level conversion circuit. In the conventional drive circuit integrated liquid crystal display device, the level conversion circuit having the current mirror circuit configuration is always operated during a period in which circuit power is supplied.
[0004]
[Problems to be solved by the invention]
However, in an electronic device typified by a drive circuit integrated liquid crystal display device having a level conversion circuit, if the level conversion circuit is always operated, a direct current flows in the level conversion circuit constantly. The current consumption in the level conversion circuit has increased, which has hindered the reduction in power consumption of the entire device.
[0005]
The present invention has been made in view of the above problems, and an object of the present invention is to provide an electronic device capable of minimizing current consumption in a level conversion circuit and reducing power consumption of a device (apparatus). An object is to provide a device and a display device, and a camera system and a mobile terminal device using the display device.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, in the present invention, A pixel portion in which pixels are arranged in a matrix, a drive circuit for driving the pixel portion, Converts a first DC level of a predetermined voltage to a second DC level of a different voltage And supply to the drive circuit Level conversion circuit And with In the display device, Concerned Level conversion circuit Pulse signal used for starting the drive circuit The level conversion circuit portion that is in an operating state for a certain period of time and converts the first DC level to the second DC level, and the level conversion circuit portion that holds the second DC level after level conversion is next And a latch circuit portion for outputting the held voltage until a level conversion operation is performed. And this display device Electronics, Used as a display device in a camera system or a portable terminal device.
[0007]
In the electronic device, the display device, the camera system or the portable terminal device having the above configuration, the level conversion circuit portion is A pulse signal used for starting a driving circuit for driving the pixel portion is given. By operating for a certain period and performing level conversion, a direct current does not constantly flow as in the case of a constantly operating state, so that current consumption in the circuit portion can be minimized. The second DC level level-converted by the level conversion circuit portion is latched by the latch circuit portion. The latch circuit portion holds the latched second DC level for a period until the level conversion circuit portion performs the next level conversion operation, and outputs the latched second DC level to the supply destination circuit.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0009]
FIG. 1 is a schematic configuration diagram showing a configuration example of a drive circuit integrated liquid crystal display device according to an embodiment of the present invention. In this liquid crystal display device, as the driving method, individual pixel electrodes are arranged for each of the pixels, and a switching element such as a thin film transistor (TFT) is connected to each of the pixel electrodes. A so-called active matrix driving method (hereinafter referred to as an active matrix type) is used.
[0010]
In FIG. 1, an active matrix type liquid crystal display device according to the present embodiment includes a pixel unit 11 in which pixels are arranged in a matrix (matrix shape) as described later, and an upper side of the pixel unit 11, for example. For example, a horizontal (H) drive system 12 that writes video signals to pixels, for example, dot-sequentially, and a vertical (V) drive system 13 that is arranged, for example, on the left side of the pixel unit 11 and selects each pixel in units of rows. The horizontal drive system 12 and the vertical drive system 13 are formed integrally with the pixel unit 11 on the same substrate (liquid crystal panel) 14.
[0011]
The pixel unit 11 includes, for example, a TFT substrate on which a TFT is formed as a switching element and a counter substrate on which a color filter, a counter electrode, and the like are formed, and a gap between these two transparent insulating substrates (for example, a glass substrate). It is produced by enclosing a liquid crystal material. In the pixel unit 11, each pixel 20 arranged in a matrix includes a TFT 21 that is a switching element, a liquid crystal cell 22 in which a pixel electrode is connected to the drain electrode of the TFT 21, and one electrode on the drain electrode of the TFT 21. The auxiliary capacitor 23 is connected.
[0012]
In this pixel structure, the TFT 21 of each pixel 20 has gate lines 24-1 corresponding to y rows whose gate electrodes correspond to the number of pixels Y in the vertical direction (row arrangement direction) (hereinafter referred to as the number of vertical pixels Y). 24-2,..., 24-y-1, and 24-y are connected to each other, and the source electrode thereof is in the horizontal direction (column arrangement direction) pixel number X (hereinafter referred to as horizontal pixel number X). The signal lines 25-1, 25-2,..., 25-x-1, 25-x corresponding to x columns are respectively connected. The counter electrode of the liquid crystal cell 22 and the other electrode of the auxiliary capacitor 23 are connected to a common line 26 to which a common potential Vcom is applied.
[0013]
The horizontal drive system 12 includes an H scanner 121 including a shift register having the number of stages corresponding to the horizontal pixel number X, and x horizontal switches 122-1 to 122-x provided corresponding to the horizontal pixel number X. It has a configuration. The H scanner 121 sequentially outputs the transfer pulse of each stage obtained by sequentially transferring the horizontal start pulse Hst in synchronization with the horizontal clock Hck as a horizontal scanning pulse. The horizontal switches 122-1 to 122-x are made of, for example, MOS transistors, and are sequentially turned on in response to horizontal scanning pulses sequentially output from the H scanner 121, whereby the video signal is sent to the signal line 25- of the pixel unit 11. Sequentially supply to 1-25-x.
[0014]
The vertical drive system 13 is configured by a V scanner 131 including a number of shift registers corresponding to the number of vertical pixels Y. The V scanner 131 sequentially outputs the transfer pulses of each stage obtained by sequentially transferring the vertical start pulse Vst in synchronization with the vertical clock Vck as the vertical scanning pulse. These vertical scanning pulses are sequentially applied to the gate lines 24-1 to 24-y of the pixel unit 11.
[0015]
For example, a TTL level DC level (hereinafter also referred to as “DC level”) is input to the liquid crystal panel 14 from the outside. This direct current level is converted by the level conversion circuit 15 from a low voltage amplitude direct current level (for example, 3 V) at a TTL level to a high voltage amplitude direct current level (for example, 12 V or 13.5 V) necessary for driving the liquid crystal. The The DC level after level conversion is used as a DC power supply voltage for the internal circuit of the liquid crystal panel 12.
[0016]
FIG. 2 is a circuit diagram showing an example of the configuration of the level conversion circuit 15. The level conversion circuit 15 according to this example has a two-stage configuration including a level shift circuit portion 31 that performs original level conversion and a latch circuit portion 32 that latches a DC level after level conversion.
[0017]
The level shift circuit portion 31 is in an operating state only for a predetermined period (“H” level period) in which a predetermined trigger signal, for example, a vertical start pulse Vst is applied, and a DC level of a low voltage amplitude (0 V to Vdd) of TTL level. Is converted to a DC level having a higher voltage amplitude (0 V to VDD).
[0018]
A reference voltage Vref is applied to the level shift circuit portion 31. This reference voltage Vref is set to a substantially intermediate level (≈Vdd / 2) of the low voltage amplitude (0 V to Vdd) of the TTL level input to the level shift circuit portion 31. The level shift circuit portion 31 compares the input DC level with the reference voltage Vref. When the level is higher than the reference voltage Vref, the level shift circuit portion 31 determines that the power level is Vdd, and when the level is lower, the level is the GND (ground) level. When it is determined, the VDD level is output, and when it is determined that the GND level, the GND level is output as it is.
[0019]
The latch circuit portion 32 holds the DC level level-converted by the level conversion circuit portion 31, and holds the level until the level conversion circuit portion 31 operates in response to the next vertical start pulse Vst and performs level conversion. Output voltage. Specifically, a CMOS inverter 321 composed of a P-channel MOS transistor Qp1 and an N-channel MOS transistor Qn1 whose drains and gates are connected to each other, and an output terminal and an input terminal are connected to the input terminal and the output terminal of the CMOS inverter 321. A well-known latch circuit composed of inverters 322 connected to each other is a basic configuration.
[0020]
A switch 323 including a P-channel MOS transistor Qp2 is connected between the source of the P-channel MOS transistor Qp1 and the power supply Vdd. Further, a switch 324 composed of an N channel MOS transistor Qn2 is connected between the source of the N channel MOS transistor Qn1 and the ground.
[0021]
The switch 323 is turned off when the vertical start pulse Vst is applied to the gate of the P-channel MOS transistor Qp2. The switch 324 is turned off when a negative-phase pulse XVst opposite in phase to the vertical start pulse Vst is applied to the gate of the N-channel MOS transistor Qn2. The holding voltage of the latch circuit portion 32 is derived as it is as the output OUT and is inverted by the inverter 33 to be derived as the negative phase output XOUT.
[0022]
Next, the circuit operation of the level conversion circuit 15 having the above configuration will be described with reference to the timing chart of FIG. Since the level conversion circuit 15 according to this example uses the vertical start pulse Vst as a trigger signal, the level conversion operation period is the “H” level period of the vertical start pulse Vst.
[0023]
First, when the vertical start pulse Vst becomes “H” level, the level conversion circuit portion 31 enters an operating state. Then, the input DC level of the low voltage amplitude (0V to Vdd) is level-converted to a DC level having a higher voltage amplitude (0V to VDD) than that and output. In this level conversion operation, the level conversion circuit portion 31 compares the input level (DC level) with the reference voltage Vref. When the level is higher than the reference voltage Vref, the input level is the power supply level Vdd. It is determined as the GND level. When the power supply level Vdd is determined, the VDD level is output, and when the GND level is determined, the GND level is output as it is to perform level conversion.
[0024]
At this time, the switch 323 in the latch circuit portion 32 is turned off when the vertical start pulse Vst applied to the gate of the P-channel MOS transistor Qp2 is at “H” level. The switch 324 is turned off when the anti-phase pulse XVst applied to the gate of the N-channel transistor Qn2 is at the “L” level. That is, the latch circuit portion 32 is in a non-operating state when the level conversion circuit portion 31 is in an operating state.
[0025]
Next, when the vertical start pulse Vst transitions to the “L” level, the level conversion circuit portion 31 ends the level conversion operation. In synchronization with this, the switches 323 and 324 of the latch circuit portion 32 are both turned on. As a result, the latch circuit composed of the CMOS inverter 321 and the inverter 322 enters the operating state, holds the DC level that has been level-converted by the level conversion circuit portion 31, and thereafter, until the next latch operation is performed, that is, the level conversion circuit portion. The held voltage is continuously output until the next level conversion operation is performed at 31.
[0026]
As described above, the latch circuit portion 32 is provided at the subsequent stage of the level conversion circuit portion 31, and the level conversion circuit portion 31 is operated for a certain period, for example, given as a trigger by the vertical start pulse Vst. By holding and outputting the DC level after level conversion in the latch circuit portion 32 in the subsequent stage, the DC current does not constantly flow through the level conversion circuit portion 31, and the current consumption in the level conversion circuit portion 31 is reduced. Since it can be minimized, the power consumption of the entire liquid crystal display device can be reduced.
[0027]
In the above embodiment, the vertical start pulse Vst is used as the trigger signal. However, the present invention is not limited to this, and other appropriate pulse signals can be used as the trigger signal. However, since the cycle of the vertical start pulse Vst is extremely longer than, for example, the horizontal start pulse Hst, the level conversion cycle in the level conversion circuit portion 31 can be set longer by using the vertical start pulse Vst. There is an advantage that the current consumption in the level conversion circuit portion 31 can be reduced by that amount.
[0028]
In the above embodiment, the level conversion circuit portion 31 performs level conversion at the cycle of the vertical start pulse Vst. However, the level conversion circuit portion is obtained by thinning out the vertical start pulse Vst and using it as a trigger signal. Since the level conversion cycle at 31 can be set longer, the current consumption in the level conversion circuit portion 31 can be further reduced.
[0029]
Furthermore, in the above-described embodiment, the case where the signal subject to level conversion is set to the DC level has been described as an example. However, the present invention is not limited to DC level level conversion, and the trigger signal is more than that. If the signal has a long cycle, the level conversion by the level conversion circuit according to this example is possible.
[0030]
FIG. 4 is a circuit diagram showing an example of a specific circuit configuration of the level conversion circuit 15 shown in FIG. 2. In FIG. 4, parts that are the same as those in FIG. In addition to the level conversion circuit portion 31 and the latch circuit portion 32, the level conversion circuit 15 according to this example performs a process of outputting the vertical start pulse Vst as an in-phase vertical start pulse Vst and an anti-phase anti-phase pulse XVst. A trigger input circuit portion 34 is provided.
[0031]
The level conversion circuit portion 31 has a diode-connected P-channel MOS transistor Qp11 having a source connected to a power supply (VDD) line 41 and a gate and drain connected in common, and a gate connected to the MOS transistor Qp11. A P-channel MOS transistor Qp12 whose source is connected to the power supply line 41, an N-channel MOS transistor Qn11 connected between the drain of the MOS transistor Qp11 and the reference line 42 to which the reference voltage Vref is applied, and the drain of the MOS transistor Qp12 And a current mirror circuit comprising an N-channel MOS transistor Qn12 connected between an input line 43 to which an input signal IN is applied.
[0032]
In this current mirror circuit, a P-channel MOS transistor Qp13 is connected between the gate common connection point of the MOS transistors Qp11 and Qp12 and the power supply line 41. The MOS transistor Qp13 controls on / off of the operation of the current mirror circuit according to the vertical start pulse Vst supplied from the trigger input circuit portion 34 to the gate thereof.
[0033]
P channel MOS transistors Qp14 and Qp15 are connected in series between the power supply line 41 and the GND line 44. An N channel MOS transistor Qn13 is connected between the common connection point (hereinafter referred to as node A) of the MOS transistors Qp14 and Qp15 and the input line 43. These MOS transistors Qp14, Qp15 and Qn13 determine the potential of the node A according to the level of the input signal IN.
[0034]
P channel MOS transistors Qp16 and Qp17 are further connected in series between the power supply line 41 and the GND line 44. An N-channel MOS transistor Qn14 is connected between a common connection point (hereinafter referred to as node B) of the MOS transistors Qp16 and Qp17 and the reference line 42. These MOS transistors Qp16, Qp17, and Qn14 determine the potential of the node B according to the level of the reference voltage Vref.
[0035]
The potential at node A is applied as a bias voltage to the gates of MOS transistors Qn11 and Qn14. The potential of node B is applied as a bias voltage to the gates of MOS transistors Qn12 and Qn13. An N channel MOS transistor Qn15 is connected between the node A and the GND line 44, and an N channel MOS transistor Qn16 is connected between the node B and the GND line 44. The gates of the MOS transistors Qp14, Qp16 and Qn15, Qn16 are supplied with a reverse phase pulse XVst of the vertical start pulse Vst from the trigger input circuit portion 34.
[0036]
In the level conversion circuit portion 31 having the above configuration, when the vertical start pulse Vst supplied from the trigger input circuit portion 34 is at the “L” level, the MOS transistor Qp13 is in an on state, and the MOS transistors Qp11 and Qp12 are connected through the MOS transistor Qp13. Since the VDD level is applied to each gate, the current mirror circuit is inactive.
[0037]
At this time, the reverse phase pulse XVst of the vertical start pulse Vst applied to the gates of the MOS transistors Qp14 and Qp16 and the MOS transistors Qn15 and Qn16 is set to the “H” level, so that the MOS transistors Qp14 and Qp16 are turned off. Since MOS transistors Qn15 and Qn16 are turned on, the potentials of nodes A and B are at the GND level. Therefore, when the vertical start pulse Vst is at the “L” level, no direct current flows through the level conversion circuit portion 31 steadily.
[0038]
Next, when the vertical start pulse Vst transitions to the “H” level, the MOS transistor Qp13 is turned off, so that the current mirror circuit is in an operating state. Further, the reverse phase pulse XVst transitions to the “L” level in synchronization with the vertical start pulse Vst, so that the MOS transistors Qp14 and Qp16 are turned on and the MOS transistors Qn15 and Qn16 are turned off. Is determined according to the input level IN, and the potential of the node B is determined according to the reference voltage Vref.
[0039]
As a result, when the input level IN is the GND level, the GND level remains as it is, and when the input level IN is the Vdd level having the low voltage amplitude, the VDD level having the high voltage amplitude is the common connection point between the MOS transistor Qp12 and the MOS transistor Qn12. (Hereinafter referred to as node C). Thereafter, when the vertical start pulse Vst transitions to the “L” level again, the level conversion circuit portion 31 returns to the initial state in which no DC current constantly flows.
[0040]
A P-channel MOS transistor Qp18 is connected between the node C and the power supply line 41. When the reset signal Reset applied to the gate of the MOS transistor Qp18 becomes “L” level, the MOS transistor Qp18 is turned on and resets the potential of the node C to the VDD level.
[0041]
The latch circuit portion 32 basically has the same circuit configuration as that of FIG. That is, a CMOS inverter 321 composed of a P-channel MOS transistor Qp1 and an N-channel MOS transistor Qn1 whose drains and gates are connected to each other, and an output terminal and an input terminal are respectively connected to the input terminal and the output terminal of the CMOS inverter 321. The latch circuit composed of the inverter 322 has a basic circuit configuration.
[0042]
A switch 323 including a P-channel MOS transistor Qp2 is connected between the source of the P-channel MOS transistor Qp1 and the power supply Vdd. Further, a switch 324 composed of an N channel MOS transistor Qn2 is connected between the source of the N channel MOS transistor Qn1 and the ground. A vertical start pulse Vst is applied to the gate of the MOS transistor Qp2. A reverse phase pulse XVst is applied to the gate of the MOS transistor Qn2.
[0043]
The inverter 322 has a configuration in which CMOS inverters are connected in an odd number (three in this example) in cascade. The direct current level held by the latch circuit composed of the inverter 322 and the CMOS inverter 321 is derived as it is as the output OUT, and is inverted by the inverter 33 of the CMOS inverter configuration and derived as the reverse phase output XOUT.
[0044]
The trigger input circuit portion 34 has a configuration in which, for example, three stages of CMOS inverters are connected in cascade. Then, a vertical start pulse Vst having the same phase as the input vertical start pulse Vst is derived as an output of the second stage, and an anti-phase pulse XVst having a phase opposite to that of the vertical start pulse Vst is derived as an output of the third stage.
[0045]
In the level conversion circuit 15 having the above-described circuit configuration, the level conversion circuit portion 31 having the current mirror circuit as a basic configuration in a period other than the period in which the level conversion circuit portion 31 performs level conversion, that is, the “L” level period of the vertical start pulse Vst. In this case, a direct current does not flow constantly, and a direct current flows only during a period of level conversion. Therefore, current consumption in the level conversion circuit 15 can be minimized, and as a result, the entire liquid crystal display device Low power consumption can be achieved.
[0046]
In the circuit example shown in FIG. 2, switches 323 and 324 are inserted on the power supply side and the ground side of the CMOS inverter 321 constituting the latch circuit, and these switches 323 and 324 are connected to the vertical start pulse Vst and its reverse phase pulse XVst. Although the latch circuit portion 32 is set in the non-operating state during the period in which the level conversion is performed in the level conversion circuit portion 31 by performing the on / off control in the above, the circuit example is not limited thereto.
[0047]
As an example, as shown in FIG. 5, CMOS transfer gates 35 and 36 are provided between the level conversion circuit portion 31 and the latch circuit portion 32, and these CMOS transfer gates 35 and 36 are connected to the vertical start pulse Vst and its reverse phase. Based on the pulse XVst, it is also possible to adopt a configuration in which the level conversion circuit portion 31 is turned on after level conversion is completed and the DC level after level conversion is transmitted to the latch circuit portion 32.
[0048]
In the case of adopting this circuit configuration, the DC level after level conversion in the level conversion circuit portion 31 is inverted by the inverter 37 and then supplied to the latch circuit portion 32 via the CMOS transfer gate 35, and the inverter 37. Then, after being inverted again by the inverter 38, the signal is supplied to the latch circuit portion 32 via the CMOS transfer gate 36.
[0049]
In the above embodiment, the case where the present invention is applied to an active matrix liquid crystal display device using a liquid crystal cell as an electro-optic element of each pixel has been described as an example. However, the present invention is not limited to this. The present invention can be similarly applied to other active matrix display devices such as an EL display device using an electroluminescence (EL) element as an optical element.
[0050]
Further, in the level conversion circuit 15 according to the above-described embodiment, the case of a configuration in which a DC level with a low voltage amplitude given from the outside is converted into a DC level with a higher voltage amplitude than that is described as an example. The basic concept of the invention is similarly applicable to the reverse case, that is, in the case of a configuration in which a high voltage amplitude direct current level applied from the outside is converted to a low voltage amplitude direct current level.
[0051]
FIG. 6 is a block diagram schematically showing a configuration example of a camera system according to the present invention, for example, a video camera called a camcorder in which a VTR function is integrally mounted. In FIG. 6, an object is imaged by an imaging device, for example, a CCD (Charge Coupled Device) imaging element 51, and the image signal is subjected to various signal processing by an analog signal processing circuit 52 and a camera signal processing circuit 53.
[0052]
Specifically, the analog signal processing circuit 52 performs CDS (correlation 2) for removing 1 / f noise and the like generated at the output unit of the image pickup device 51 from the image pickup signal output from the CCD image pickup device 51. Signal processing such as multiple sampling) processing and AGC (automatic gain control) processing for keeping the signal level constant. Further, in the camera signal processing circuit 53, signal processing such as generation of luminance signals and color difference signals and image quality adjustment such as auto white balance is performed by digital processing, for example, and finally output as an analog video signal.
[0053]
This analog video signal is supplied to the recording / reproducing unit 54. The recording / reproducing unit 54 records the input analog video signal on a recording medium 55 such as a magnetic tape (or stores it on a recording medium such as an image memory), and reproduces the recorded information recorded on the recording medium 55. To do.
[0054]
This camcorder includes a liquid crystal monitor 56 and a liquid crystal viewfinder 57 as a display device for confirming a subject (captured image) being imaged. As the liquid crystal monitor 56 and the liquid crystal view finder 57, the active matrix liquid crystal display device according to the above-described embodiment is used. The liquid crystal monitor 56 and the liquid crystal view finder 57 are selectively supplied with an analog video signal driven by the driver IC 58 around the common potential Vcom through the changeover switch 59.
[0055]
As described above, in the camera system according to the present invention, the active matrix liquid crystal display device according to the above-described embodiment is used as the liquid crystal monitor 56 and the liquid crystal viewfinder 57, so that the liquid crystal display device has a level conversion circuit ( Since the current consumption in the level conversion circuit 15) in FIG. 1 is low and the power consumption is low, the power consumption of the camera system can be reduced, which can greatly contribute to long-term use of the battery.
[0056]
In this application example, the active matrix liquid crystal display device according to the above-described embodiment is used for both the liquid crystal monitor 56 and the liquid crystal viewfinder 57. However, the active matrix type liquid crystal display device according to the above-described embodiment may be used for only one of them. The present invention can be similarly applied to a camera system such as a video camera or a still camera provided with either one of the liquid crystal display devices.
[0057]
FIG. 7 is an external view showing an outline of the configuration of a mobile terminal device according to the present invention, for example, a mobile phone. The mobile phone according to the present example has a configuration in which a speaker unit 62, a display unit 63, an operation unit 64, and a microphone unit 65 are arranged in this order from the upper side on the front side of the device casing 61. In the mobile phone having such a configuration, for example, a liquid crystal display device is used as the display unit 63, and the active matrix liquid crystal display device according to the above-described embodiment is used as the liquid crystal display device.
[0058]
As described above, in a mobile terminal device such as a mobile phone or a PDA (Personal Digital Assistants), the liquid crystal display device uses the level conversion circuit (by using the active matrix liquid crystal display device according to the above-described embodiment as the display unit 63. Since the current consumption in the level conversion circuit 15) in FIG. 1 is small and the power consumption is low, the power consumption of the terminal device body can be reduced, which can greatly contribute to long-term use of the battery.
[0059]
In the two application examples described above, the camera system and the portable terminal device including the active matrix liquid crystal display device having the level conversion circuit as a display device have been described as examples. However, the present invention is applied to these application examples. The present invention is not limited, and the present invention can be applied to all electronic devices including a level conversion circuit that converts a first direct current level of a predetermined voltage given from the outside into a second direct current level of a different voltage.
[0060]
【The invention's effect】
As described above, according to the present invention, the latch circuit portion is provided at the subsequent stage of the level conversion circuit portion, and the level conversion circuit portion is A pulse signal used for starting a driving circuit for driving the pixel portion is given. By operating for a certain period and performing level conversion, the DC level after level conversion is held and output by the latch circuit part at the subsequent stage, thereby minimizing current consumption in the level conversion circuit part. Therefore, the power consumption of the entire apparatus can be reduced.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram showing a configuration example of a drive circuit integrated liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing an example of a configuration of a level conversion circuit.
FIG. 3 is a timing chart for explaining the circuit operation of the level conversion circuit;
4 is a circuit diagram showing an example of a specific circuit configuration of the level conversion circuit of FIG. 2;
FIG. 5 is a circuit diagram showing another example of the configuration of the level conversion circuit.
FIG. 6 is a block diagram schematically showing a configuration example of a camera system according to the present invention.
FIG. 7 is an external view schematically showing the configuration of a mobile terminal device according to the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Pixel part, 12 ... Horizontal drive system, 13 ... Vertical drive system, 14 ... Liquid crystal panel, 15 ... Level conversion circuit, 20 ... Pixel, 21 ... TFT (thin film transistor), 22 ... Liquid crystal cell, 31 ... Level conversion circuit part 32 ... Latch circuit part

Claims (13)

画素が行列状に配置されてなる画素部と、
前記画素部を駆動する駆動回路と、
前記駆動回路の起動に用いるパルス信号が与えられる一定期間だけ動作状態となって、所定電圧の第１の直流レベルを異なる電圧の第２の直流レベルに変換するレベル変換回路部分と、前記レベル変換回路部分でレベル変換された前記第２の直流レベルを保持して前記レベル変換回路部分が次にレベル変換動作を行うまでの期間その保持電圧を前記駆動回路に供給するラッチ回路部分とを有するレベル変換回路と
を備えた表示装置を具備することを特徴とする電子機器。 A pixel portion in which pixels are arranged in a matrix;
A driving circuit for driving the pixel unit;
A level conversion circuit portion which is in an operating state for a certain period of time when a pulse signal used for starting the drive circuit is applied and converts a first DC level of a predetermined voltage to a second DC level of a different voltage; and the level conversion A level having a latch circuit portion that holds the second DC level level-converted by the circuit portion and supplies the held voltage to the drive circuit until the level conversion circuit portion performs a level conversion operation next time Conversion circuit and
An electronic apparatus comprising: a display device including: 前記駆動回路は、前記画素部と同一の基板上に形成されており、
前記第１の直流レベルは、基板外部から与えられる
ことを特徴とする請求項１記載の電子機器。The drive circuit is formed on the same substrate as the pixel portion,
The electronic device according to claim 1, wherein the first DC level is given from outside the substrate. 画素が行列状に配置されてなる画素部と、前記画素部を駆動する駆動回路と、所定電圧の第１の直流レベルを、異なる電圧の第２の直流レベルに変換して前記駆動回路に供給するレベル変換回路とを備えた表示装置であって、
前記レベル変換回路は、
前記駆動回路の起動に用いるパルス信号が与えられる一定期間だけ動作状態となって、前記第１の直流レベルを前記第２の直流レベルに変換するレベル変換回路部分と、
前記レベル変換回路部分でレベル変換された前記第２の直流レベルを保持して前記レベル変換回路部分が次にレベル変換動作を行うまでの期間その保持電圧を前記駆動回路に供給するラッチ回路部分とを有する
ことを特徴とする表示装置。A pixel portion in which pixels are arranged in a matrix, a drive circuit for driving the front Symbol pixel portion, a first DC level of Jo Tokoro voltage, different from the second said drive circuit into a DC level of voltage A level conversion circuit for supplying to a display device,
The level conversion circuit includes:
A level conversion circuit portion that is in an operating state only for a certain period of time when a pulse signal used for starting the drive circuit is applied, and converts the first DC level to the second DC level;
A latch circuit portion that holds the second DC level level-converted by the level conversion circuit portion and supplies the held voltage to the drive circuit until the level conversion circuit portion performs a level conversion operation next time; A display device comprising: 前記パルス信号は、前記駆動回路の垂直駆動系の起動を指令する垂直スタートパルスである
ことを特徴とする請求項３記載の表示装置。The display device according to claim 3 , wherein the pulse signal is a vertical start pulse instructing activation of a vertical drive system of the drive circuit. 前記垂直スタートパルスを間引いて用いる
ことを特徴とする請求項４記載の表示装置。The display device according to claim 4, wherein the vertical start pulse is thinned out and used. 前記レベルシフト回路部分および前記ラッチ回路部分は、前記画素のスイッチング素子および前記駆動回路を構成するトランジスタと共に、薄膜トランジスタによって形成されている
ことを特徴とする請求項３記載の表示装置。The display device according to claim 3, wherein the level shift circuit portion and the latch circuit portion are formed of a thin film transistor together with a switching element of the pixel and a transistor constituting the driving circuit. 前記画素の電気光学素子が液晶セルである
ことを特徴とする請求項３記載の表示装置。The display device according to claim 3, wherein the electro-optical element of the pixel is a liquid crystal cell. 前記画素の電気光学素子がエレクトロルミネセンス素子である
ことを特徴とする請求項３記載の表示装置。The display device according to claim 3, wherein the electro-optic element of the pixel is an electroluminescence element. 前記駆動回路は、前記画素部と同一の基板上に形成されており、
前記第１の直流レベルは、基板外部から与えられる
ことを特徴とする請求項３記載の表示装置。The drive circuit is formed on the same substrate as the pixel portion,
The display device according to claim 3, wherein the first DC level is given from outside the substrate. 画素が行列状に配置されてなる画素部と、
前記画素部を駆動する駆動回路と、
前記駆動回路の起動に用いるパルス信号が与えられる一定期間だけ動作状態となって、所定電圧の第１の直流レベルを、異なる電圧の第２の直流レベルに変換するレベル変換回路部分と、このレベル変換回路部分でレベル変換された前記第２の直流レベルを保持して前記レベル変換回路部分が次にレベル変換動作を行うまでの期間その保持電圧を前記駆動回路に供給するラッチ回路部分とを有するレベル変換回路と
を備えた表示装置を具備することを特徴とするカメラシステム。A pixel portion in which pixels are arranged in a matrix;
A driving circuit for driving the pixel unit;
It becomes a predetermined period operating state pulse signal is applied to be used for activation of the driving circuit, the first DC level of Jo Tokoro voltage, a level conversion circuit part which converts a second DC level different voltages, this A latch circuit portion that holds the second DC level level-converted by the level conversion circuit portion and supplies the held voltage to the drive circuit until the level conversion circuit portion performs the next level conversion operation. A camera system comprising: a display device comprising: a level conversion circuit having the same. 前記駆動回路は、前記画素部と同一の基板上に形成されており、
前記第１の直流レベルは、基板外部から与えられる
ことを特徴とする請求項１０記載のカメラシステム。The drive circuit is formed on the same substrate as the pixel portion,
The camera system according to claim 10, wherein the first DC level is given from outside the substrate. 画素が行列状に配置されてなる画素部と、
前記画素部を駆動する駆動回路と、
前記駆動回路の起動に用いるパルス信号が与えられる一定期間だけ動作状態となって、所定電圧の第１の直流レベルを、異なる電圧の第２の直流レベルに変換するレベル変換回路部分と、このレベル変換回路部分でレベル変換された前記第２の直流レベルを保持して前記レベル変換回路部分が次にレベル変換動作を行うまでの期間その保持電圧を前記駆動回路に供給するラッチ回路部分とを有するレベル変換回路と
を備えた表示装置を具備することを特徴とする携帯端末装置。A pixel portion in which pixels are arranged in a matrix;
A driving circuit for driving the pixel unit;
It becomes a predetermined period operating state pulse signal is applied to be used for activation of the driving circuit, the first DC level of Jo Tokoro voltage, a level conversion circuit part which converts a second DC level different voltages, this A latch circuit portion that holds the second DC level level-converted by the level conversion circuit portion and supplies the held voltage to the drive circuit for a period until the level conversion circuit portion next performs a level conversion operation. A portable terminal device comprising: a display device comprising: a level conversion circuit having the same. 前記駆動回路は、前記画素部と同一の基板上に形成されており、
前記第１の直流レベルは、基板外部から与えられる
ことを特徴とする請求項１２記載の携帯端末装置。The drive circuit is formed on the same substrate as the pixel portion,
The portable terminal device according to claim 12, wherein the first DC level is given from outside the substrate.

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