JP3933442B2

JP3933442B2 - Wiring forming method and semiconductor device

Info

Publication number: JP3933442B2
Application number: JP2001337852A
Authority: JP
Inventors: 裕章井上; 浩二三島; 隆男加藤; 憲二中村; 守治松本
Original assignee: Ebara Corp
Current assignee: Ebara Corp
Priority date: 2000-11-02
Filing date: 2001-11-02
Publication date: 2007-06-20
Anticipated expiration: 2021-11-02
Also published as: JP2002203859A

Description

【０００１】
【発明の属する技術分野】
本発明は、配線形成方法及び半導体装置に関し、特に半導体基板等の基板の表面に設けた配線用の微細な凹部に銅（Ｃｕ）等の導電性金属を埋込んで配線を形成する配線形成方法、及び該方法で形成された配線を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上に配線回路を形成するための金属材料としては、アルミニウムまたはアルミニウム合金が一般に用いられているが、近年、銅を用いる動きが顕著となっている。これは、銅の電気抵抗率は、１．７２μΩｃｍとアルミニウムの電気抵抗率より４０％近く低いので、信号遅延現象に対して有利となるばかりでなく、銅のエレクトロマイグレーション耐性が現用のアルミニウムより遙かに高く、しかもアルミニウムの場合よりもデュアルダマシンプロセスを採用し易いので、複雑で微細な多層配線構造を相対的に安価に製造できる可能性が高い等の理由による。
【０００３】
ここで、デュアルダマシン法によって配線溝とビアホールに同時に銅等の金属を埋込む方法としては、▲１▼ＣＶＤ、▲２▼スパッタリング、▲３▼めっきの３つの手法がある。これらの手法のうち、めっき法は、微細な凹部内への埋込み性が比較的良く、相対的に容易で安価なプロセスによって導電性の良い線路形成を可能とする傾向が強いので、少なくとも０．１８μｍのデザインルール世代でこれを半導体量産ラインに組み込むことは常識化しつつある。
【０００４】
図７は、半導体基板の表面に銅めっきを施して、銅からなる配線が形成された半導体装置を得るのに使用される配線形成方法の基本工程を示す。即ち、半導体基板Ｗには、図７（ａ）に示すように、半導体素子が形成された半導体基材１上の導電層１ａの上にＳｉＯ_２からなる絶縁膜２が堆積され、この絶縁膜２の内部にリソグラフィ・エッチング技術によりコンタクトホール３と配線用の溝４とからなる微細な凹部５が形成され、その上にＴａＮ等からなる拡散抑制（バリア）層６が形成されている。
【０００５】
そして、図７（ｂ）に示すように、半導体基板Ｗの表面に銅めっきを施すことによって、半導体基材１の凹部（ホール）５内に銅７を充填するとともに、拡散抑制（バリア）層６上に銅７を堆積する。その後、化学機械研磨（ＣＭＰ）により、拡散抑制（バリア）層６上の銅７及び該拡散抑制（バリア）層６を除去して、コンタクトホール３および配線用の溝４に充填した銅７の表面と絶縁膜２の表面とをほぼ同一平面にする。これにより、図７（ｃ）に示すように銅７からなる埋込み配線を形成する。
【０００６】
ここに、半導体基板Ｗの表面に設けた微細な凹部５の内部に、例えば電解めっき法で銅７を埋込む場合には、図８に示すように、銅めっきに先だって、半導体基板Ｗに形成した拡散抑制層６の表面に、例えばスパッタリングやＣＶＤ等で給電（シード）層となる銅等からなる下地膜８を形成することが広く行われている。この下地膜（シード層）８の主たる目的は、シード層の表面を電気的カソードとして液中金属イオンを還元し、金属固体として析出するために十分な電流を供給することにある。また、無電解めっき法にあっては、給電層の代わりに触媒層を設けることが広く行われている。
【０００７】
【発明が解決しようとする課題】
ところで、下地膜８は、一般にスパッタリングやＣＶＤ等で形成されるが、配線の高密度化に伴って埋込み配線が微細化し、コンタクトホールおよびビアホールのアスペクト比が高くなり、例えば直径が０．１５μｍでアスペスト比が６程度の凹部（ホール）５に、例えば銅からなる下地膜８を形成すると、図８に示すように、下地膜８の凹部５の側面における膜厚Ｂ_１の基板Ｗの表面における膜厚Ａ_１に対する比：Ｂ_１／Ａ_１（サイドカバレージ）が５〜１０％程度になるばかりでなく、連続した下地膜８の形成が困難となる。これは、例えばスパッタ銅原子が成膜の際に凝集することが一因であると考えられる。
【０００８】
この状態で電解めっきや無電解めっき等の湿式めっきを施して銅配線を形成すると、めっき液によるエッチングで下地膜８が消失して、例えば電解めっきにあっては、シード層による導通が確保できずに銅が電析できなくなって、歩留が低下するといった問題があった。また、サイドカバレージを確保する目的で、図８の下地膜８に相当するシード層の膜厚を厚膜化すると、実質的アスペクト比を上げてしまい、埋め込み時にホール入口が閉塞されてホール内にボイドが発生し歩留まりが低下してしまう。
【０００９】
本発明は上記事情に鑑みて為されたもので、例え高アスペスト比な凹部であっても、この凹部内に欠陥のない健全な導電材料からなる埋込み配線を形成できるようにした配線形成方法及び該方法で形成した配線を有する半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の配線形成方法は、基板の表面に設けた微細な凹部に湿式めっきにより導電性金属を埋込んで配線を形成するにあたり、基板の表面に、銅と、パラジウム、銀、白金または金との合金からなる下地膜を形成し、この下地膜の表面に湿式銅めっきを施すことを特徴とする。
【００１１】
これにより、例え高アスペスト比の凹部であっても、この凹部内に欠陥のない健全な導電材料からなる埋込み配線を形成することができる。これは、原子量の大きい金属粒子の凹部上部及び底部での再スパッタ作用と原子量の小さい金属粒子の凝集力を抑える作用を利用して、サイドカバレージ特性を向上させるとともに、下地膜に原子量の大きな金属粒子を含ませることで、エッチング耐性を向上させることができるためであると考えられる。
【００１５】
本発明は、前記下地膜をスパッタリングまたはＣＶＤで形成することを特徴とする。
【００１６】
本発明の半導体装置は、基板の表面に設けた微細な凹部の内部に、銅と、パラジウム、銀、白金または金との合金で形成した下地膜と、該下地膜の表面に湿式めっきで析出させた銅からなる配線を形成したことを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の配線形成方法を工程順に示す。この例は、図１（ａ）に示すように、半導体素子を形成した半導体基材１０の上にＳｉＯ_２からなる絶縁膜１２を堆積した基板Ｗに、例えばリソグラフィ・エッチング技術により、直径が０．１５μｍでアスペスト比が６程度の配線用の微細な凹部（ホール）１４を形成し、この凹部１４内に湿式めっき（電解めっきまたは無電解めっき）により銅を埋込んで銅配線を形成するようにしたものである。
先ず、図１（ａ）に示すように、例えば、スパッタリングにより、基板Ｗの表面に、例えばＴａＮ等からなる拡散抑制（バリア）層１６を形成する。
【００１９】
次に、図１（ｂ）に示すように、半導体基板Ｗに形成した拡散抑制層１６の表面に、例えばスパッタリングまたはＣＶＤで給電（シード）層または触媒層となる下地膜１８を形成する。この下地膜１８の材料として、配線形成材料と同じ材料である銅と、銅より原子量が大きい貴金属、例えば、パラジウム，銀，白金または金等との合金を使用する。この合金としては、例えば１０ａｔ％のパラジウムを含む銅合金（Ｃｕ−Ｐｄ（１０ａｔ％））が挙げられる。この銅合金におけるパラジウム，銀，白金または金等の含有量は、好ましくは、０．００１ａｔ％〜３０ａｔ％、更に好ましくは、０．００１ａｔ％〜１０ａｔ％である。
【００２０】
このように、Ｃｕ−Ｐｄ（１０ａｔ％）合金で下地膜１８を形成すると、この合金からなる下地膜１８の凹部１４の側面における膜厚Ｂ_２の基板Ｗの表面における膜厚Ａ_２に対する比：Ｂ_２／Ａ_２（サイドカバレージ）の方が、図８に示す、従来の銅で形成した下地膜８の凹部５の側面における膜厚Ｂ_１の基板Ｗの表面における膜厚Ａ_１に対する比：Ｂ_１／Ａ_１より大きくなってカバレージ特性が向上し、しかも連続した下地膜１８が形成される。
【００２１】
これは、アスペクト比の高い凹部（コンタクトホールやピアホール）１４にあっては、銅に比べて原子量が大きいパラジウムの粒子の凹部１４の上部およびホール底部での再スパッタ作用で付き廻りが改善され、しかも、原子量が大きいパラジウム粒子が原子量の小さい銅粒子の凝集力を抑える作用をしているからであると考えられる。
【００２２】
次に、図１（ｃ）に示すように、半導体基板Ｗの表面に湿式銅めっき（電解めっきまたは無電解めっき）を施すことによって、凹部１４内に銅２０を充填するとともに、拡散抑制（バリア）層１６上に銅２０を堆積させる。これにより、凹部１４の内部に銅２０がボイドやシール等の欠陥を生じることなく埋込まれる。
【００２３】
これは、前述のように、下地膜１８のカバレージ特性が向上し、しかも下地膜１８内に銅より原子量が大きいパラジウムが含まれることで、図８に示す、従来の銅からなる下地膜８よりもエッチング耐性が向上して、めっき液によるエッチングが抑制されるためであると考えられる。
【００２４】
しかる後、図１（ｄ）に示すように、化学機械研磨（ＣＭＰ）により、拡散抑制（バリア）層１６上の銅２０及び該拡散抑制（バリア）層１６を除去して、凹部１４に充填した銅２０の表面と絶縁膜１２の表面とをほぼ同一平面して、銅２０からなる埋込み配線を形成する。これにより、例え高アスペスト比の凹部１４であっても、この凹部１４内に欠陥のない健全な銅２０からなる埋込み配線が形成される。
【００２５】
図２は、本発明の実施の形態の配線形成装置の平面配置図を示す。この配線形成装置は、同一設備内に、内部に複数の基板Ｗを収納する２基のロード・アンロード部３０と、各２基の下地膜形成用のスパッタリング装置３２及び埋め込み用の電解めっき装置３４と、洗浄装置３６と、これらの間で基板Ｗの受け渡しを行う搬送ロボット３８とを収納して構成されている。
【００２６】
そして、表面に拡散抑制層１６（図１（ａ）参照）を形成した基板Ｗをロード・アンロード部３０から搬送ロボット３８で取出し、下地膜形成用のスパッタリング装置３２に搬送して、拡散抑制層１６の表面にスパッタリングによる下地膜１８の形成を行う（図１（ｂ）参照）。この下地膜１８の材料として、前述のように、例えば銅配線にあっては、配線形成材料と同じ材料である銅と、銅より原子量が大きい貴金属、例えば、パラジウム，銀，白金または金等との合金、例えば１０ａｔ％のパラジウムを含む銅合金（Ｃｕ−Ｐｄ（１０ａｔ％））を使用する。そして、この基板Ｗを第１の洗浄装置３６に搬送し、その表面を洗浄し乾燥させた後、埋め込み用電解めっき装置３４に搬送して、銅の埋め込みを行う（図１（ｃ）参照）。しかる後、この埋め込み用電解めっき装置３４の内部で基板を洗浄し乾燥させた後、ロード・アンロード部３０に戻す。
【００２７】
なお、この例では、下地膜形成用にスパッタリング装置３２を使用した例を示しているが、このスパッタリング装置３２の代わりに、ＣＶＤ装置を使用してもよい。また、銅の埋め込みを行う電解めっき装置３４の代わりに、無電解めっき装置を使用してもよい。
【００２８】
図９は本発明の別実施例である。図示するように、本めっき装置は半導体ウエハを収容したウエハカセットの受け渡しを行う搬入・搬出エリア５２０と、プロセス処理を行うプロセスエリア５３０と、プロセス処理後の半導体ウエハの洗浄及び乾燥を行う洗浄・乾燥エリア５４０を具備する。洗浄・乾燥エリア５４０は搬入・搬出エリア５２０とプロセスエリア５３０の間に配置されている。搬入・搬出エリア５２０と洗浄・乾燥エリア５４０には隔壁５２１を設け、洗浄・乾燥エリア５４０とプロセスエリア５３０の間には隔壁５２３を設けている。
【００２９】
隔壁５２１には搬入・搬出エリア５２０と洗浄・乾燥エリア５４０との間で半導体ウエハを受け渡すための通路（図示せず）を設け、該通路を開閉するためのシャッター５２２を設けている。また、隔壁５２３にも洗浄・乾燥エリア５４０とプロセスエリア５３０との間で半導体ウエハを受け渡すための通路（図示せず）を設け、該通路を開閉するためのシャッター５２４を設けている。洗浄・乾燥エリア５４０とプロセスエリア５３０は独自に給排気できるようになっている。
【００３０】
上記構成の半導体ウエハ配線用のめっき装置はクリーンルーム内に設置され、各エリアの圧力は、
（搬入・搬出エリア５２０の圧力）＞（洗浄・乾燥エリア５４０の圧力）＞（プロセスエリア５３０の圧力）
に設定され、且つ搬入・搬出エリア５２０の圧力はクリーンルーム内圧力より低く設定される。これにより、プロセスエリア５３０から洗浄・乾燥エリア５４０に空気が流出しないようにし、洗浄・乾燥エリア５４０から搬入・搬出エリア５２０に空気が流出しないようにし、さらに搬入・搬出エリア５２０からクリーンルーム内に空気が流出しないようにしている。
【００３１】
搬入・搬出エリア５２０には半導体ウエハ収容カセットを収納するロードユニット５２０ａとアンロードユニット５２０ｂが配置されている。洗浄・乾燥エリア５４０にはめっき処理後の処理を行う各２基の水洗部５４１、乾燥部５４２が配置されると共に、半導体ウエハの搬送を行う搬送部（搬送ロボット）５４３が備えられている。ここに水洗部５４１としては、例えば前端にスポンジがついたペンシル型のものやスポンジ付きローラ形式のものが用いられる。乾燥部５４２としては、例えば半導体ウエハを高速でスピンさせて脱水、乾燥させる形式のものが用いられる。
【００３２】
プロセスエリア５３０内には、半導体ウエハの下地膜形成を行うスパッタリング装置５３１と、銅めっき処理を行うめっき槽５３２が配置されると共に、半導体ウエハの搬送を行う搬送部（搬送ロボット）５４３が備えられている。
【００３３】
図１０は半導体ウエハ配線用のめっき装置内の気流の流れを示す。洗浄・乾燥エリア５４０においては、配管５４６より新鮮な外部空気が取込まれ、高性能フィルタ５４４を通してファンにより押込まれ、天井５４０ａよりダウンフローのクリーンエアとして水洗部５４１、乾燥部５４２の周囲に供給される。供給されたクリーンエアの大部分は床５４０ｂより循環配管５４５により天井５４０ａ側に戻され、再び高性能フィルタ５４４を通してファンにより押込まれて、洗浄・乾燥エリア５４０内に循環する。一部の気流は、水洗部５４１及び乾燥部５４２内からダクト５５２を通って排気される。
【００３４】
プロセスエリア５３０は、ウエットゾーンといいながらも、半導体ウエハ表面にパーティクルが付着することは許されない。このためプロセスエリア５３０内に天井５３０ａより、ファンにより押込まれて高性能フィルタ５３３を通してダウンフローのクリーンエアを流すことにより、半導体ウエハにパーティクルが付着することを防止している。
【００３５】
しかしながら、ダウンフローを形成するクリーンエアの全流量を外部からの給排気に依存すると、膨大な給排気量が必要となる。このため、室内を負圧に保つ程度の排気のみをダクト５５３よりの外部排気とし、ダウンフローの大部分の気流を配管５３４，５３５を通した循環気流でまかなうようにしている。
【００３６】
循環気流とした場合に、プロセスエリア５３０を通過したクリーンエアは薬液ミストや気体を含むため、これをスクラバ５３６及びミトセパレータ５３７，５３８を通して除去する。これにより天井５３０ａ側の循環ダクト５３４に戻ったエアは、薬液ミストや気体を含まないものとなり、再びファンにより押込まれて高性能フィルタ５３３を通ってプロセスエリア５３０内にクリーンエアとして循環する。
【００３７】
床部５３０ｂよりプロセスエリア５３０内を通ったエアの一部が配管５５３を通って外部に排出され、薬液ミストや気体を含むエアがダクト５５３を通って外部に排出される。天井５３０ａのダクト５３９からは、これらの排気量に見合った新鮮な空気がプロセスエリア５３０内に負圧に保った程度に供給される。
【００３８】
上記のように搬入・搬出エリア５２０、洗浄・乾燥エリア５４０及びプロセスエリア５３０のそれぞれの圧力は、
（搬入・搬出エリア５２０の圧力）＞（洗浄・乾燥エリア５４０の圧力）＞（プロセスエリア５３０の圧力）
に設定されている。従って、シャッター５２２，５２４（図９参照）を開放すると、これらのエリア間の空気の流れは図１１に示すように、搬入・搬出エリア５２０、洗浄・乾燥エリア５４０及びプロセスエリア５３０の順に流れる。また、排気はダクト５５２及び５５３を通して、図１２に示すように集合排気ダクト５５４に集められる。
【００３９】
図１２は本発明に係る半導体ウエハ配線用のめっき装置がクリーンルーム内に配置された一例を示す外観図である。搬入・搬出エリア５２０のカセット受渡し口５５５と操作パネル５５６のある側面が仕切壁５５７で仕切られたクリーンルームのクリーン度の高いワーキングゾーン５５８に露出しており、その他の側面はクリーン度の低いユーティリティゾーン５５９に収納されている。
【００４０】
上記のように、洗浄・乾燥エリア５４０を搬入・搬出エリア５２０とプロセスエリア５３０の間に配置し、搬入・搬出エリア５２０と洗浄・乾燥エリア５４０の間及び洗浄・乾燥エリア５４０とプロセスエリア５３０の間にはそれぞれ隔壁５２１を設けたので、ワーキングゾーン５５８から乾燥した状態でカセット受渡し口５５５を通して半導体ウエハ配線用のめっき装置内に搬入される半導体ウエハは、半導体ウエハ配線用のめっき装置内でめっき処理され、洗浄・乾燥した状態でワーキングゾーン５５８に搬出されるので、半導体ウエハ面にはパーティクルやミストが付着することなく、且つクリーンルーム内のクリーン度の高いワーキングゾーン５５８をパーティクルや薬液や洗浄液ミストで汚染することはない。
【００４１】
なお、図９及び図１０では、半導体ウエハ配線用のめっき装置が搬入・搬出エリア５２０、洗浄・乾燥エリア５４０、プロセスエリア５３０を具備する例を示したが、プロセスエリア５３０内に又はプロセスエリア５３０に隣接してＣＭＰ装置を配置するエリアを設け、該プロセスエリア５３０又はＣＭＰ装置を配置するエリアと搬入・搬出エリア５２０の間に洗浄・乾燥エリア５４０を配置するように構成しても良い。要は半導体ウエハ配線用のめっき装置に半導体ウエハが乾燥状態で搬入され、めっき処理の終了した半導体ウエハが洗浄され、乾燥した状態で搬出される構成であればよい。
【００４２】
上記例では基板めっき装置を半導体ウエハ配線用のめっき装置を例に説明したが、基板は半導体ウエハに限定されるものではなく、まためっき処理する部分も基板面上に形成された配線部に限定されるものではない。また、上記例ではＣｕめっきを例に説明したが、Ｃｕめっきに限定されるものではない。
【００４３】
（実施例１）
図１（ａ）に示す基板Ｗとして、半導体基材１０の上にＳｉＯ_２からなる絶縁膜１２を形成し、この絶縁膜１２に直径０.１５μｍ、深さ０.９μｍ（アスペクト比：６）の凹部（ホール）１４を形成したものを用意し、この表面に、ＴａＮからなる厚さ３０ｎｍの拡散抑制（バリア）層１６をスパッタリングにより形成し、この表面に、Ｃｕ−Ｐｄ（１０ａｔ％）合金からなる厚さ９０ｎｍの下地膜（シード層）１８をスパッタリングにより形成して試料を作成した（図１（ｂ）参照）。そして、この試料の表面に、電解銅めっきを施して、凹部１４内に銅２０を埋込んだ（図１（ｃ）参照）。この時のめっき液組成及びめっき条件は以下の通りである。
（めっき液組成）
ＣｕＳＯ_４・５Ｈ_２Ｏ２００ｇ／Ｌ
Ｈ_２ＳＯ_４５５ｇ／Ｌ
Ｃｌ⁻ ６０ｍｇ／Ｌ
添加剤少々
（めっき条件）
２．５Ａ／ｄｍ^２，２ｍｉｎ，２５℃
【００４４】
めっき処理後の断面ＳＥＭ（走査電子顕微鏡）写真を模式化した図面を図３に示す。この図から、凹部１４の内部に銅２０が均一に埋込まれて、欠陥のない健全な銅配線が形成されていることが判る。
【００４５】
（実施例２）
前記実施例１と同様に、Ｃｕ−Ｐｄ（１０ａｔ％）合金からなる厚さ９０ｎｍの下地膜（シード層）１８をスパッタリングにより形成した試料を作成し、この試料の表面に、無電解銅めっきを施して、下地膜（シード層）１８の補強を行った。この時のめっき液組成及びめっき条件は以下の通りである。
（めっき液組成）
ＣｕＳＯ_４・５Ｈ_２Ｏ２．５ｇ／Ｌ
ＥＤＴＡ・２Ｎａ２０ｇ／Ｌ
ＮａＯＨ４ｇ／Ｌ
ＨＣＨＯ（３７％）５ｍｌ／Ｌ
（めっき条件）
６５℃，６０ｓｅｃ
【００４６】
めっき処理後の断面ＳＥＭ（走査電子顕微鏡）写真を模式化した図面を図４に示す。この図から、シード層の補強が一様に均一に行われ、欠陥のない健全なシード層１８が形成されていることが判る。
【００４７】
（比較例１）
図８に示す基板として、半導体基材１の上にＳｉＯ_２からなる絶縁膜２を形成し、この絶縁膜２に直径０.１５μｍ、深さ０.９μｍ（アスペクト比：６）の凹部（ホール）５を形成したものを用意し、この表面に、ＴａＮからなる厚さ３０ｎｍの拡散抑制（バリア）層６をスパッタリングにより形成し、この表面に、銅からなる厚さ９０ｎｍの下地膜（シード層）８をスパッタリングにより形成して試料を作成した。そして、この試料の表面に、前記実施例１と同じ条件で電解銅めっきを施して、凹部５内に銅７を埋込んだ。
【００４８】
めっき処理後の断面ＳＥＭ（走査電子顕微鏡）写真を模式化した図面を図５に示す。この図から、凹部５の内部に埋込まれた銅７の下部の約２／３に空窩（めっき欠け）Ｃが生じていることが判る。
【００４９】
（比較例２）
前記比較例１と同様に、厚さ９０ｎｍの下地膜（シード層）８をスパッタリングにより形成して試料を作成し、この試料の表面に、前記実施例２と同じ条件で無電解銅めっきを施して、下地膜（シード層）８の補強を行った。めっき処理後の断面ＳＥＭ（走査電子顕微鏡）写真を模式化した図面を図６に示す。この図から、凹部（ホール）５内のシード層８の下部の約２／３にシード層欠けが生じていることが判る。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、例えアスペクト比の高いコンタクトホールやピアホール等を有する微細配線構造であっても、埋込み配線を安価な湿式めっきで歩留り良く形成することができる。
【００５１】
これによって、従来の下地膜（シード層）では、▲１▼サイドカバレージ特性、▲２▼ボトムアップ特性の双方を満足する必要があり、このため、めっき液の組成を決める上での制約が大きかったが、本発明によれば、下地膜（シード層）のサイドカバレージ特性が良いので、めっき工程では、配線のボトムアップ特性のみに着目してめっき液の組成を最適化でき、これによって、例えばボトムアップ特性を左右する因子であるキャリア（ブライトナ）の濃度を上げることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の実施の形態の配線形成方法を工程順に示す断面図である。
【図２】本発明の実施の形態の配線形成装置の平面配置図を示す図である。
【図３】実施例１によって電解銅めっきを施した基板の断面ＳＥＭ写真を模式化した図である。
【図４】実施例２によって無電解銅めっきを施した基板の断面ＳＥＭ写真を模式化した図である。
【図５】比較例１によって電解銅めっきを施した基板の断面ＳＥＭ写真を模式化した図である。
【図６】比較例２によって無電解銅めっきを施した基板の断面ＳＥＭ写真を模式化した図である。
【図７】半導体基板の表面にめっきにより配線を形成した半導体装置の基本的な配線形成方法を工程順に示す断面図である。
【図８】従来の方法で高アスペスト比の凹部（ホール）の表面に下地膜（シード層）を形成した時の状態を示す断面図である。
【図９】本発明の半導体ウエハ配線用のめっき装置の平面構成を示す図である。
【図１０】本発明の半導体ウエハ配線用のめっき装置内の気流の流れを示す図である。
【図１１】本発明の半導体ウエハ配線用のめっき装置の各エリア間の空気の流れを示す図である。
【図１２】本発明の半導体ウエハ配線用のめっき装置をクリーンルーム内に配置した一例を示す外観図である。
【符号の説明】
１０半導体基材
１２絶縁膜
１４凹部
１６拡散抑制（バリア）層
１８下地膜
２０銅[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring forming method and a semiconductor device, and more particularly to a wiring forming method in which a conductive metal such as copper (Cu) is embedded in a fine concave portion for wiring provided on the surface of a substrate such as a semiconductor substrate. And a semiconductor device having a wiring formed by the method.
[0002]
[Prior art]
As a metal material for forming a wiring circuit on a semiconductor substrate, aluminum or an aluminum alloy is generally used, but in recent years, movement using copper has become remarkable. This is not only advantageous for the signal delay phenomenon because the electrical resistivity of copper is 1.72 μΩcm, which is nearly 40% lower than the electrical resistivity of aluminum, but the electromigration resistance of copper is much lower than that of current aluminum. This is because the dual damascene process is easier to adopt than aluminum, and it is likely that a complicated and fine multilayer wiring structure can be manufactured relatively inexpensively.
[0003]
Here, there are three methods of (1) CVD, (2) sputtering, and (3) plating as a method of simultaneously embedding a metal such as copper in the wiring groove and via hole by the dual damascene method. Among these methods, the plating method has a relatively good embedding property in a fine recess, and has a strong tendency to enable a highly conductive line to be formed by a relatively easy and inexpensive process. It is becoming common sense to incorporate this into a semiconductor mass production line with a design rule generation of 18 μm.
[0004]
FIG. 7 shows the basic steps of a wiring forming method used to obtain a semiconductor device in which a copper wiring is formed by performing copper plating on the surface of a semiconductor substrate. That is, the semiconductor the substrate W, as shown in FIG. 7 (a), an insulating film 2 made of SiO ₂ is deposited on a conductive layer 1a on a semiconductor substrate 1 on which semiconductor devices are formed, the insulating film 2 is formed by a lithography / etching technique with a fine recess 5 made of a contact hole 3 and a wiring groove 4, and a diffusion suppression (barrier) layer 6 made of TaN or the like is formed thereon.
[0005]
Then, as shown in FIG. 7B, copper plating is applied to the surface of the semiconductor substrate W to fill the recesses (holes) 5 of the semiconductor substrate 1 with copper 7 and a diffusion suppression (barrier) layer. Copper 7 is deposited on 6. Thereafter, the copper 7 on the diffusion suppression (barrier) layer 6 and the diffusion suppression (barrier) layer 6 are removed by chemical mechanical polishing (CMP), and the contact hole 3 and the copper 7 filled in the wiring groove 4 are removed. The surface and the surface of the insulating film 2 are substantially flush. As a result, a buried wiring made of copper 7 is formed as shown in FIG.
[0006]
Here, when the copper 7 is embedded in the fine recess 5 provided on the surface of the semiconductor substrate W by, for example, electrolytic plating, as shown in FIG. 8, it is formed on the semiconductor substrate W prior to copper plating. For example, a base film 8 made of copper or the like serving as a power supply (seed) layer is formed on the surface of the diffusion suppression layer 6 by sputtering or CVD, for example. The main purpose of the undercoat film (seed layer) 8 is to supply a sufficient current to reduce metal ions in the liquid and deposit them as metal solids using the surface of the seed layer as an electrical cathode. In electroless plating, a catalyst layer is widely provided instead of a power feeding layer.
[0007]
[Problems to be solved by the invention]
By the way, the base film 8 is generally formed by sputtering, CVD, or the like, but as the wiring density is increased, the embedded wiring becomes finer and the aspect ratio of the contact hole and via hole becomes higher. For example, the diameter is 0.15 μm. the recess (hole) 5 Asupesuto ratio of about 6, for example, when an underlying film 8 made of copper, as shown in FIG. 8, the surface of the substrate W having a thickness of B ₁ in the side face of the recess 5 of the base film 8 The ratio to the film thickness A ₁ : B ₁ / A ₁ (side coverage) is not only about 5 to 10%, but it is difficult to form the continuous base film 8. This is considered to be caused by, for example, aggregation of sputtered copper atoms during film formation.
[0008]
In this state, when copper wiring is formed by performing wet plating such as electrolytic plating or electroless plating, the base film 8 is lost by etching with a plating solution. For example, in electrolytic plating, conduction by a seed layer can be ensured. In other words, copper could not be electrodeposited, resulting in a decrease in yield. Further, if the seed layer corresponding to the base film 8 in FIG. 8 is increased in thickness for the purpose of ensuring side coverage, the substantial aspect ratio is increased, and the hole entrance is closed during the filling, so that the inside of the hole is closed. A void occurs and the yield decreases.
[0009]
The present invention has been made in view of the above circumstances, and a wiring forming method capable of forming a buried wiring made of a healthy conductive material without defects even in a concave portion having a high aspect ratio, and An object is to provide a semiconductor device having a wiring formed by the method.
[0010]
[Means for Solving the Problems]
To achieve the above object, a wiring forming method of the present invention, when forming a wiring crowded embedded conductive metal by wet plating a fine recess formed on the surface of the substrate, the surface of the substrate, and copper, palladium A base film made of an alloy of silver, platinum or gold is formed, and wet copper plating is applied to the surface of the base film.
[0011]
Thereby, even if it is a recessed part of a high aspect ratio, the embedded wiring which consists of a healthy conductive material without a defect in this recessed part can be formed. This improves the side coverage characteristics by utilizing the resputtering action of the metal particles with a large atomic weight at the top and bottom of the recesses and the action of suppressing the cohesive force of the metal particles with a small atomic weight. It is considered that the etching resistance can be improved by including the particles.
[0015]
The present invention is characterized in that the base film is formed by sputtering or CVD.
[0016]
The semiconductor device of the present invention has a base film formed of an alloy of copper and palladium, silver, platinum, or gold inside a fine recess provided on the surface of the substrate, and is deposited on the surface of the base film by wet plating. It is characterized in that a wiring made of copper made is formed.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a wiring forming method according to an embodiment of the present invention in the order of steps. In this example, as shown in FIG. 1A, a diameter of 0 is formed on a substrate W on which an insulating film 12 made of SiO ₂ is deposited on a semiconductor substrate 10 on which a semiconductor element is formed by, for example, lithography / etching technique. A fine recess 14 for wiring having an aspect ratio of about 6 at 15 μm is formed, and copper is embedded in the recess 14 by wet plating (electrolytic plating or electroless plating) to form a copper wiring. It is a thing.
First, as shown in FIG. 1A, a diffusion suppression (barrier) layer 16 made of TaN or the like is formed on the surface of the substrate W by sputtering, for example.
[0019]
Next, as shown in FIG. 1B, a base film 18 that becomes a power supply (seed) layer or a catalyst layer is formed on the surface of the diffusion suppressing layer 16 formed on the semiconductor substrate W by, for example, sputtering or CVD. As the material of the underlying film 18, an alloy of copper, which is the same material as the wiring forming material, and a noble metal having a larger atomic weight than copper, such as palladium, silver, platinum, or gold, is used. As this alloy, for example, a copper alloy containing 10 at% palladium (Cu—Pd (10 at%)) can be cited. The content of palladium, silver, platinum, gold or the like in this copper alloy is preferably 0.001 at% to 30 at%, and more preferably 0.001 at% to 10 at%.
[0020]
Thus, when the base film 18 is formed of a Cu—Pd (10 at%) alloy, the ratio of the film thickness B _{2 on} the side surface of the recess 14 of the base film 18 made of this alloy to the film thickness A ₂ on the surface of the substrate W: The ratio of B ₂ / A ₂ (side coverage) to the film thickness A ₁ on the surface of the substrate W of the film thickness B _{1 on} the side surface of the recess 5 of the base film 8 formed of conventional copper shown in FIG. Being larger than B ₁ / A ₁ , the coverage characteristics are improved, and a continuous base film 18 is formed.
[0021]
This is because in the recesses 14 (contact holes and peer holes) having a high aspect ratio, the spattering is improved by the resputtering action at the top of the recesses 14 and the bottom of the hole of palladium particles having a larger atomic weight than copper, Moreover, it is considered that palladium particles having a large atomic weight act to suppress the cohesive force of copper particles having a small atomic weight.
[0022]
Next, as shown in FIG. 1 (c), wet copper plating (electrolytic plating or electroless plating) is applied to the surface of the semiconductor substrate W to fill the recesses 14 with copper 20 and to suppress diffusion (barrier). ) Deposit copper 20 on layer 16. As a result, the copper 20 is buried inside the recess 14 without causing defects such as voids and seals.
[0023]
As described above, the coverage characteristic of the base film 18 is improved, and the base film 18 contains palladium having an atomic weight larger than that of copper, so that the base film 8 made of conventional copper shown in FIG. This is also because the etching resistance is improved and etching by the plating solution is suppressed.
[0024]
Thereafter, as shown in FIG. 1 (d), the copper 20 on the diffusion suppression (barrier) layer 16 and the diffusion suppression (barrier) layer 16 are removed by chemical mechanical polishing (CMP) to fill the recesses 14. The surface of the copper 20 and the surface of the insulating film 12 are substantially flush with each other, and an embedded wiring made of the copper 20 is formed. Thereby, even if it is the recessed part 14 of a high aspect ratio, the embedded wiring which consists of the healthy copper 20 without a defect in this recessed part 14 is formed.
[0025]
FIG. 2 is a plan layout view of the wiring forming apparatus according to the embodiment of the present invention. This wiring forming apparatus includes two load / unload units 30 that house a plurality of substrates W in the same equipment, two base film forming sputtering apparatuses 32, and an embedding electroplating apparatus. 34, a cleaning device 36, and a transfer robot 38 for transferring the substrate W between them.
[0026]
Then, the substrate W on which the diffusion suppression layer 16 (see FIG. 1A) is formed is taken out from the load / unload unit 30 by the transfer robot 38 and transferred to the sputtering apparatus 32 for forming the base film to suppress the diffusion. A base film 18 is formed on the surface of the layer 16 by sputtering (see FIG. 1B). As described above, as the material of the base film 18, for example, in the case of a copper wiring, copper, which is the same material as the wiring forming material, and a noble metal having an atomic weight larger than copper, such as palladium, silver, platinum, or gold, are used. For example, a copper alloy containing 10 at% palladium (Cu—Pd (10 at%)) is used. Then, the substrate W is transported to the first cleaning device 36, the surface is cleaned and dried, and then transported to the embedding electrolytic plating device 34 to embed copper (see FIG. 1C). . Thereafter, the substrate is washed and dried in the embedding electroplating apparatus 34 and then returned to the load / unload unit 30.
[0027]
In this example, an example in which the sputtering apparatus 32 is used for forming the base film is shown, but a CVD apparatus may be used instead of the sputtering apparatus 32. Further, an electroless plating apparatus may be used instead of the electrolytic plating apparatus 34 that embeds copper.
[0028]
FIG. 9 shows another embodiment of the present invention. As shown in the figure, this plating apparatus includes a carry-in / carry-out area 520 for transferring a wafer cassette containing a semiconductor wafer, a process area 530 for performing a process process, and a cleaning / cleaning process for cleaning and drying the semiconductor wafer after the process process. A drying area 540 is provided. The cleaning / drying area 540 is disposed between the carry-in / carry-out area 520 and the process area 530. A partition wall 521 is provided in the carry-in / out area 520 and the cleaning / drying area 540, and a partition wall 523 is provided between the cleaning / drying area 540 and the process area 530.
[0029]
The partition wall 521 is provided with a passage (not shown) for transferring the semiconductor wafer between the carry-in / out area 520 and the cleaning / drying area 540, and a shutter 522 for opening and closing the passage. The partition 523 is also provided with a passage (not shown) for delivering the semiconductor wafer between the cleaning / drying area 540 and the process area 530, and a shutter 524 for opening and closing the passage. The cleaning / drying area 540 and the process area 530 can be independently supplied and exhausted.
[0030]
The plating apparatus for semiconductor wafer wiring with the above configuration is installed in a clean room, and the pressure in each area is
(Pressure in carry-in / out area 520)> (pressure in cleaning / drying area 540)> (pressure in process area 530)
And the pressure in the carry-in / out area 520 is set lower than the pressure in the clean room. Thus, air is prevented from flowing out from the process area 530 to the cleaning / drying area 540, air is prevented from flowing out from the cleaning / drying area 540 to the loading / unloading area 520, and air is further transferred from the loading / unloading area 520 into the clean room. To prevent it from leaking.
[0031]
In the loading / unloading area 520, a load unit 520a and an unload unit 520b for storing the semiconductor wafer storage cassette are arranged. In the cleaning / drying area 540, two water washing units 541 and a drying unit 542 for performing processing after plating processing are arranged, and a transfer unit (transfer robot) 543 for transferring a semiconductor wafer is provided. Here, as the water washing section 541, for example, a pencil type with a sponge at the front end or a roller type with a sponge is used. As the drying unit 542, for example, a type in which a semiconductor wafer is spun at high speed to be dehydrated and dried is used.
[0032]
In the process area 530, a sputtering apparatus 531 for forming a base film of a semiconductor wafer and a plating tank 532 for performing a copper plating process are disposed, and a transfer unit (transfer robot) 543 for transferring the semiconductor wafer is provided. ing.
[0033]
FIG. 10 shows the flow of airflow in the plating apparatus for semiconductor wafer wiring. In the cleaning / drying area 540, fresh external air is taken in from the pipe 546, is pushed in by a fan through the high-performance filter 544, and is supplied from the ceiling 540a to the periphery of the water washing unit 541 and the drying unit 542 as downflow clean air. Is done. Most of the supplied clean air is returned from the floor 540b to the ceiling 540a side by the circulation pipe 545, is pushed again by the fan through the high-performance filter 544, and circulates in the cleaning / drying area 540. A part of the airflow is exhausted through the duct 552 from the water washing unit 541 and the drying unit 542.
[0034]
Although the process area 530 is called a wet zone, particles are not allowed to adhere to the surface of the semiconductor wafer. For this reason, particles are prevented from adhering to the semiconductor wafer by being pushed into the process area 530 from the ceiling 530a by a fan and flowing down-flow clean air through the high-performance filter 533.
[0035]
However, if the total flow rate of the clean air that forms the downflow depends on the supply and exhaust from the outside, a huge amount of supply and exhaust is required. For this reason, only the exhaust to the extent that the room is kept at a negative pressure is used as the external exhaust from the duct 553, and the majority of the downflow airflow is covered by the circulating airflow through the pipes 534 and 535.
[0036]
In the case of a circulating air flow, clean air that has passed through the process area 530 contains chemical mist and gas, and thus is removed through the scrubber 536 and the mit separators 537 and 538. As a result, the air that has returned to the circulation duct 534 on the ceiling 530a side does not contain chemical mist or gas, is pushed again by the fan, and circulates as clean air in the process area 530 through the high-performance filter 533.
[0037]
Part of the air that has passed through the process area 530 from the floor portion 530b is discharged to the outside through the pipe 553, and air containing chemical mist and gas is discharged to the outside through the duct 553. From the duct 539 of the ceiling 530a, fresh air corresponding to these displacements is supplied to the extent that the process area 530 is maintained at a negative pressure.
[0038]
As described above, the respective pressures in the carry-in / carry-out area 520, the cleaning / drying area 540, and the process area 530 are:
(Pressure in carry-in / out area 520)> (pressure in cleaning / drying area 540)> (pressure in process area 530)
Is set to Therefore, when the shutters 522 and 524 (see FIG. 9) are opened, the air flow between these areas flows in the order of the carry-in / carry-out area 520, the cleaning / drying area 540, and the process area 530 as shown in FIG. Further, the exhaust gas is collected in the collective exhaust duct 554 through the ducts 552 and 553 as shown in FIG.
[0039]
FIG. 12 is an external view showing an example in which the plating apparatus for semiconductor wafer wiring according to the present invention is arranged in a clean room. The side where the cassette delivery port 555 and the operation panel 556 in the carry-in / out area 520 are exposed to a working zone 558 having a high degree of cleanliness in a clean room partitioned by a partition wall 557, and the other side is a utility zone having a low degree of cleanliness. 559.
[0040]
As described above, the cleaning / drying area 540 is disposed between the carry-in / carry-out area 520 and the process area 530, and between the carry-in / carry-out area 520 and the cleaning / drying area 540 and between the cleaning / drying area 540 and the process area 530. Since the partition walls 521 are provided between the semiconductor wafers, the semiconductor wafers that are transferred from the working zone 558 to the semiconductor wafer wiring plating apparatus through the cassette delivery port 555 are plated in the semiconductor wafer wiring plating apparatus. Since it is processed, washed and dried, it is carried out to the working zone 558, so that particles and mist are not adhered to the surface of the semiconductor wafer, and the clean zone in the clean room is moved to the working zone 558 with particles, chemicals and cleaning liquid mist. Will not contaminate.
[0041]
9 and 10 show an example in which the plating apparatus for semiconductor wafer wiring includes a carry-in / carry-out area 520, a cleaning / drying area 540, and a process area 530. However, in the process area 530 or the process area 530, FIG. An area for arranging the CMP apparatus may be provided adjacent to the area, and the cleaning / drying area 540 may be arranged between the process area 530 or the area for arranging the CMP apparatus and the loading / unloading area 520. The point is that the semiconductor wafer may be carried into the plating apparatus for wiring the semiconductor wafer in a dry state, and the semiconductor wafer after the plating process may be washed and carried out in the dry state.
[0042]
In the above example, the substrate plating apparatus is described as an example of a plating apparatus for semiconductor wafer wiring. However, the substrate is not limited to a semiconductor wafer, and the portion to be plated is also limited to a wiring portion formed on the substrate surface. Is not to be done. In the above example, Cu plating has been described as an example. However, the present invention is not limited to Cu plating.
[0043]
Example 1
As a substrate W shown in FIG. 1A, an insulating film 12 made of SiO ₂ is formed on a semiconductor substrate 10, and the insulating film 12 has a diameter of 0.15 μm and a depth of 0.9 μm (aspect ratio: 6). A 30 nm thick diffusion suppression (barrier) layer 16 made of TaN is formed by sputtering on this surface, and a Cu—Pd (10 at%) alloy is formed on this surface. A base film (seed layer) 18 having a thickness of 90 nm was formed by sputtering to prepare a sample (see FIG. 1B). Then, electrolytic copper plating was applied to the surface of this sample to embed copper 20 in the recess 14 (see FIG. 1C). The plating solution composition and plating conditions at this time are as follows.
(Plating solution composition)
_{_{CuSO 4 · 5H 2 O 200 g}} / L
H ₂ SO ₄ 55 g / L
Cl ^- 60 mg / L
A little additive (plating conditions)
2.5 A / dm ² , 2 min, 25 ° C.
[0044]
FIG. 3 schematically shows a cross-sectional SEM (scanning electron microscope) photograph after the plating treatment. From this figure, it can be seen that the copper 20 is uniformly embedded in the recess 14 to form a sound copper wiring without defects.
[0045]
(Example 2)
Similar to Example 1, a sample in which a 90 nm-thick underlayer film (seed layer) 18 made of a Cu—Pd (10 at%) alloy was formed by sputtering, and electroless copper plating was applied to the surface of this sample. The base film (seed layer) 18 was reinforced. The plating solution composition and plating conditions at this time are as follows.
(Plating solution composition)
_{_{CuSO 4 · 5H 2 O 2.5 g}} / L
EDTA · 2Na 20 g / L
NaOH 4 g / L
HCHO (37%) 5 ml / L
(Plating conditions)
65 ℃, 60sec
[0046]
FIG. 4 schematically shows a cross-sectional SEM (scanning electron microscope) photograph after the plating treatment. From this figure, it can be seen that the seed layer is uniformly and uniformly reinforced and a healthy seed layer 18 without defects is formed.
[0047]
(Comparative Example 1)
As the substrate shown in FIG. 8, an insulating film 2 made of SiO ₂ is formed on the semiconductor substrate 1, the insulating film 2 in diameter 0.15 [mu] m, depth 0.9 .mu.m (aspect ratio: 6) of the recess (hole ) 5 is prepared, and a 30 nm thick diffusion suppression (barrier) layer 6 made of TaN is formed on this surface by sputtering, and a 90 nm thick base film (seed layer) made of copper is formed on this surface. ) 8 was formed by sputtering to prepare a sample. Then, electrolytic copper plating was performed on the surface of this sample under the same conditions as in Example 1, and copper 7 was embedded in the recess 5.
[0048]
FIG. 5 schematically shows a cross-sectional SEM (scanning electron microscope) photograph after the plating treatment. From this figure, it can be seen that a cavity (a lack of plating) C occurs in about 2/3 of the lower portion of the copper 7 embedded in the recess 5.
[0049]
(Comparative Example 2)
As in the comparative example 1, a base film (seed layer) 8 having a thickness of 90 nm is formed by sputtering to prepare a sample, and the surface of this sample is subjected to electroless copper plating under the same conditions as in the example 2. Then, the base film (seed layer) 8 was reinforced. FIG. 6 schematically shows a cross-sectional SEM (scanning electron microscope) photograph after the plating treatment. From this figure, it can be seen that the seed layer chipping occurs in about 2/3 of the lower portion of the seed layer 8 in the recess (hole) 5.
[0050]
【The invention's effect】
As described above, according to the present invention, even in a fine wiring structure having a contact hole, a peer hole, or the like with a high aspect ratio, the embedded wiring can be formed with low yield by high-cost wet plating.
[0051]
As a result, the conventional undercoat film (seed layer) needs to satisfy both (1) side coverage characteristics and (2) bottom-up characteristics. Therefore, there are significant restrictions in determining the composition of the plating solution. However, according to the present invention, since the side coverage characteristics of the base film (seed layer) are good, in the plating process, the composition of the plating solution can be optimized by focusing only on the bottom-up characteristics of the wiring. It is possible to increase the concentration of the carrier (brightener), which is a factor that affects the bottom-up characteristics.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a wiring forming method according to an embodiment of the present invention in the order of steps.
FIG. 2 is a diagram showing a plan layout of the wiring forming apparatus according to the embodiment of the present invention.
3 is a diagram schematically showing a cross-sectional SEM photograph of a substrate plated with electrolytic copper according to Example 1. FIG.
4 is a diagram schematically showing a cross-sectional SEM photograph of a substrate subjected to electroless copper plating according to Example 2. FIG.
5 is a diagram schematically showing a cross-sectional SEM photograph of a substrate plated with electrolytic copper according to Comparative Example 1. FIG.
6 is a diagram schematically showing a cross-sectional SEM photograph of a substrate subjected to electroless copper plating according to Comparative Example 2. FIG.
FIG. 7 is a cross-sectional view showing a basic wiring forming method of a semiconductor device in which wiring is formed on a surface of a semiconductor substrate by plating in order of steps.
FIG. 8 is a cross-sectional view showing a state when a base film (seed layer) is formed on the surface of a recess (hole) having a high aspect ratio by a conventional method.
FIG. 9 is a diagram showing a planar configuration of a plating apparatus for semiconductor wafer wiring according to the present invention.
FIG. 10 is a diagram showing the flow of airflow in the plating apparatus for semiconductor wafer wiring of the present invention.
FIG. 11 is a diagram showing an air flow between areas of the plating apparatus for semiconductor wafer wiring according to the present invention.
FIG. 12 is an external view showing an example in which the plating apparatus for semiconductor wafer wiring according to the present invention is arranged in a clean room.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Semiconductor base material 12 Insulating film 14 Recessed part 16 Diffusion suppression (barrier) layer 18 Base film 20 Copper

Claims

基板の表面に設けた微細な凹部に湿式めっきにより導電性金属を埋込んで配線を形成するにあたり、
基板の表面に、銅と、パラジウム、銀、白金または金との合金からなる下地膜を形成し、
この下地膜の表面に湿式銅めっきを施すことを特徴とする配線形成方法。In forming a wiring by embedding a conductive metal in a fine recess provided on the surface of the substrate by wet plating,
Form a base film made of an alloy of copper and palladium, silver, platinum or gold on the surface of the substrate,
A wiring forming method, characterized in that wet copper plating is applied to the surface of the base film.

前記下地膜を、スパッタリングまたはＣＶＤで形成することを特徴とする請求項１記載の配線形成方法。 The wiring formation method according to claim 1, wherein the base film is formed by sputtering or CVD.

基板の表面に設けた微細な凹部の内部に、銅と、パラジウム、銀、白金または金との合金で形成した下地膜と、該下地膜の表面に湿式めっきで析出させた銅からなる配線を形成したことを特徴とする半導体装置。Inside a fine recess provided on the surface of the substrate, a base film formed of an alloy of copper and palladium, silver, platinum or gold, and a wiring made of copper deposited by wet plating on the surface of the base film A semiconductor device formed.

前記下地膜を、スパッタリングまたはＣＶＤで形成したことを特徴とする請求項３記載の半導体装置。4. The semiconductor device according to claim 3 , wherein the base film is formed by sputtering or CVD.