JP3932816B2

JP3932816B2 - 半導体装置の製造方法

Info

Publication number: JP3932816B2
Application number: JP2001069328A
Authority: JP
Inventors: 大介安部
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-12
Filing date: 2001-03-12
Publication date: 2007-06-20
Anticipated expiration: 2021-03-12
Also published as: JP2002270848A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体層、ゲート絶縁層及びゲート電極層がこの順に積層された半導体装置の製造方法に関し、特に、良好なゲート絶縁膜を得るようにしたものである。
【０００２】
【従来の技術】
一般に、ＭＯＳトランジスタのゲート絶縁膜を形成する方法として、単結晶シリコンを用いたＬＳＩでは熱酸化法、非晶質シリコンや多結晶シリコンを用いた薄膜トランジスタでは熱酸化法のほかに、ＣＶＤ法やスパッタ法などが用いられている。また、一般に、前記ゲート酸化膜形成工程では、シリコン表面が露出されている状態から、ゲート絶縁膜が所望の厚さになるまで単一の条件でゲート絶縁膜を形成するようにしている。
【０００３】
しかしながら、このように、単一の条件でゲート絶縁膜を形成する場合、ＭＯＳ界面の界面準位とバルクのゲート酸化膜中の欠陥とを同時に低減することは難しく、通常、界面準位密度は低いがバルク中の欠陥密度は高い、もしくは、逆に、バルク中の欠陥密度は低いが界面準位密度は高い、といった条件で処理されることが多い。このような傾向は、特に、薄膜トランジスタの製造工程などでしばしば用いられる、６００℃以下のいわゆる低温プロセスにおいて顕著である。その原因はＭＯＳ界面形成とバルクのゲート酸化膜形成の最適条件が異なることにあった。
【０００４】
【発明が解決しようとする課題】
上述のように、単一の条件でゲート絶縁膜を形成する場合、ＭＯＳ界面の界面準位とバルクのゲート酸化膜中の欠陥とを同時に低減することは難しく、通常は、界面かバルクかどちらかの欠陥密度が高くなってしまう条件でゲート絶縁膜が形成されている。このため、高性能なトランジスタを製造することができないという問題がある。
【０００５】
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、ＭＯＳ界面形成及びバルクのゲート絶縁膜形成をそれぞれに最適な条件で行うことにより、ゲート絶縁膜全体として高品質な膜を形成し、高性能な半導体装置を得ることの可能な半導体装置の製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上にプラズマＣＶＤ装置を用いて第１出力電力で、３０℃以下で第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、前記第１ゲート絶縁膜形成工程のあと、前記３０℃以下であった前記基板を水蒸気雰囲気下におき２００℃以上の熱処理を行う第１処理工程と、前記第１処理工程のあと、前記第１ゲート絶縁膜上にプラズマＣＶＤ装置を用いて前記第１出力電力よりも高い第２出力電力で第２ゲート絶縁膜を形成する第２ゲート絶縁膜形成工程と、前記第２ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を有することを特徴とする。
【０００９】
また、上記半導体装置の製造方法において、前記第１ゲート絶縁膜形成工程のまえに、前記半導体層の素子分離を行う素子分離工程を含むことが好ましい。
【００１０】
また、上記半導体装置の製造方法が、前記第１ゲート絶縁膜形成工程が室温以下で行われることが好ましい。また、前記第２ゲート絶縁膜形成工程が１００℃以上で行われることが好ましい。
【００１１】
また、上記半導体装置の製造方法が、前記基板がガラス基板であることが好ましい。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
まず、本発明の第１の実施の形態を説明する。
図１は本発明による半導体装置の製造方法を用いてＭＯＳ構造の薄膜トランジスタを製造する場合の製造工程を示す部分断面図である。
【００１３】
なお、図１では、薄膜トランジスタを製造する場合について説明するが、単結晶シリコンを用いた場合でも絶縁膜形成工程に同様のプロセスを用いてＭＯＳトランジスタを製造することができる。
まず、ガラス基板１上に半導体層２を形成し、フォトリソグラフィー及びエッチングによって素子分離を行う（図１（ａ））。この素子分離工程は単結晶シリコンを用いたトランジスタの製造工程では、いわゆる、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法、あるいは、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法などにより行うことができる。
【００１４】
次に、クリーンルームなどの環境中からの汚染物質を除去するために前記基板１をよく洗浄して半導体層２上の不純物を完全に除去し、さらに、ふっ酸などを用いて半導体層２表面の自然酸化膜を除去した後、自然酸化膜が形成される前に、前記半導体層２上に、プラズマＣＶＤ装置を用いて、ＳｉＨ₄ ガス、Ｏ₂ ガスなどを導入し、また、基板温度を低温に保った状態で、ゲート絶縁膜の一部となる第１のゲート絶縁膜３を薄く成膜する（図１（ｂ））。
【００１５】
また、ここでいう低温とは室温以下であることが望ましい。これは、プラズマＣＶＤ法を用いてゲート絶縁膜を形成し、さらに、この後に水蒸気雰囲気下で熱処理を行うようにした場合、基板温度がより低い方が、ＭＯＳ界面の準位密度を低減することができ、特に、室温以下であれば、ゲート電極に電圧を印加したときに誘起されるキャリア密度に比較して十分に低い準位密度を得ることができるという実験結果が得られているからである。
【００１６】
図２は、その実験結果であって、基板温度〔℃〕を変化させた場合の中間ギャップ位置における界面準位密度Ｄｉｔ〔ｃｍ^-2・ｅＶ^-1〕の測定結果を表したものである。図２（ａ）は、半導体層上にプラズマＣＶＤ装置を用いてゲート絶縁膜を形成し、さらに、この後に水蒸気雰囲気下で熱処理を３時間行った場合の界面準位密度であり、同様に、図２（ｂ）は、水蒸気雰囲気下で熱処理を６０分間行った場合の界面準位密度である。図２（ａ）及び（ｂ）から基板温度が低いほど界面準位密度が小さく、特に、３０℃程度の室温以下とすることにより、ゲート絶縁膜の品質を確保し得る界面準位密度を得ることができることが確認された。また、熱処理時間が長いほど、界面順位密度が向上するわけではなく、図２（ｂ）に示すように、６０分程度が望ましいことが確認できた。
【００１７】
次に、基板１を昇温し、基板温度が高温になった状態で、プラズマＣＶＤ装置を用い、ＳｉＨ₄ ガス、Ｏ₂ ガスなどを導入して、前記第１のゲート絶縁膜３上に第２のゲート絶縁膜４を成膜し、第１及び第２のゲート絶縁膜３及び４の膜厚の和が、所望のゲート絶縁膜厚となるように、第２のゲート絶縁膜４を成膜する（図１（ｃ））。
【００１８】
なお、前記第１のゲート絶縁膜３及び第２のゲート絶縁膜４の膜厚は、ＭＯＳトランジスタの所望とする性能に応じて決定すればよく、例えば、ＭＯＳ界面の界面準位の低減を重視する場合には、第１のゲート絶縁膜３の膜厚を比較的厚くすればよく、逆に、バルク中の欠陥密度の低減を重視する場合には、第２のゲート絶縁膜４の膜厚を比較的厚くするようにすればよい。
【００１９】
また、前述の高温とは具体的には基板温度が１００℃以上であることが望ましく、さらには２００℃以上であることが望ましい。これは、プラズマＣＶＤ法を用いてシリコン酸化膜を形成する場合、基板温度をより高くする方がバルクのシリコン酸化膜中の欠陥を低減することができるという実験結果が得られているからである。
【００２０】
図３は、その実験結果を示したものであって、ゲート絶縁膜としてＣＶＤ法を用いてシリコン酸化膜を形成したトランジスタのフラットバンド電圧Ｖｆｂ〔Ｖ〕と、シリコン酸化膜の膜厚〔Å〕との対応を、前記シリコン酸化膜の基板温度〔℃〕が、室温である場合（記号◆で示す）と、２００℃である場合（記号■で示す）とについて測定した結果を表したものである。図３から、基板温度が２００℃である場合は、フラットバンド電圧Ｖｆｂ〔Ｖ〕は零〔Ｖ〕付近に分布しており、シリコン酸化膜の膜厚に依存しないのに対し、基板温度が室温である場合には、シリコン酸化膜の膜厚が大きくなるほどフラットバンド電圧Ｖｆｂ〔Ｖ〕のシフトが大きく、特に、基板温度を２００℃程度以上とすることで、ゲート絶縁膜としての品質を確保することの可能なシリコン酸化膜を得ることができることが確認された。
【００２１】
次に、前記第１のゲート絶縁膜３及び第２のゲート絶縁膜４に対し、飽和水蒸気雰囲気下で熱処理を行う。この時の圧力は大気圧、もしくは、大気圧よりも高い圧力で行うものとし、温度は２００℃以上で行う。この水蒸気雰囲気下での熱処理工程の目的は、この水蒸気雰囲気下での熱処理と前記第１及び第２のゲート絶縁膜の成膜方法とを組み合わせることによって絶縁膜中、及び、界面での欠陥密度を大きく低減することである。
【００２２】
そして、以後公知の手順にしたがって処理を行う。すなわち、前記第２のゲート絶縁膜４上にゲート電極５を形成し、次に半導体層２に不純物を導入して熱処理することにより、ソース、ドレイン領域を形成する（図示せず）。そして、層間絶縁膜６を形成した後に、コンタクト孔、引き出し配線７を形成し、これによってトランジスタが完成する（図１（ｄ））。
【００２３】
このように、トランジスタのゲート絶縁膜をプラズマＣＶＤを用いて成膜するときにはＭＯＳ界面付近は基板温度を室温以下として成膜すると共に、ゲート絶縁膜の残りの部分は基板温度を１００℃以上として成膜し、さらにその後水蒸気雰囲気下で熱処理することにより、ＭＯＳ界面準位の密度、及びバルク中の欠陥密度ともに低減された良好なゲート絶縁膜（３及び４）を得ることができる。
【００２４】
したがって、このようにして形成したゲート絶縁膜を用いてトランジスタを製造することによって、ゲート絶縁膜のバルク中、及び、ＭＯＳ界面での欠陥が非常に少ないため、高性能なトランジスタを得ることができる。
なお、上記第１の実施の形態においては、素子分離工程の後に第１のゲート絶縁膜３を成膜し、その後第２のゲート絶縁膜４を成膜し、さらに水蒸気雰囲気下での熱処理を行うという工程順で説明したが、これに限るものではなく、素子分離工程は第１のゲート絶縁膜成膜後、あるいは、第２のゲート絶縁膜成膜後、あるいは、水蒸気雰囲気下での熱処理後のいずれの時点において行うようにしてもよい。また、水蒸気雰囲気下での熱処理工程は、第１のゲート絶縁膜形成後から第２のゲート絶縁膜形成前までの間に行うようにしてもよい。
【００２５】
また、第１のゲート絶縁膜３及び第２のゲート絶縁膜４を形成するときのガラス基板１の基板温度条件は、これらゲート絶縁膜の製造方法、ＣＶＤ装置等によって左右されるため、予め実験等によって、ゲート絶縁膜としての品質を確保することの可能な温度条件を検出し、これを用いるようにすればよい。
また、上記第１の実施の形態においては、プラズマＣＶＤ装置を用いてゲート絶縁膜３及び４を形成する場合について説明したが、これに限らず、例えば、減圧ＣＶＤ装置、スパッタリング装置であっても適用することができる。
【００２６】
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、図１に示す上記第１の実施の形態における工程と同様であるが、ゲート絶縁膜を形成する際の条件が異なっている。
すなわち、この第２の実施の形態においては、図１（ｂ）の工程において、プラズマＣＶＤ装置を用い、ＳｉＨ₄ ガス、Ｏ₂ ガスなどを導入して、半導体層２の上にゲート絶縁膜３を薄く形成するが、このとき、プラズマＣＶＤ装置で用いる高周波電源の出力電力を、より低電力にした状態で行う。これは、プラズマＣＶＤ法を用いてゲート絶縁膜を形成し、その後、水蒸気雰囲気下で熱処理を行うようにした場合、高周波電源の出力電力がより低い方が、ＭＯＳ界面の準位密度を低減することができるという実験結果が得られているからである。
【００２７】
図４は、プラズマＣＶＤ法を用いてゲート絶縁膜を形成し、その後水蒸気雰囲気下で熱処理を行った場合の界面準位密度Ｄｉｔ〔ｃｍ^-2・ｅＶ^-1〕を、高周波電源の出力〔Ｗ〕を変化させて測定した結果である。図４から、高周波電源の出力電力が増加するほど、界面準位密度が高くなることがわかる。
このようにして、図１（ｂ）の工程で第１のゲート絶縁膜３を形成した後、次に、プラズマＣＶＤ装置を用いてＳｉＨ₄ ガス、Ｏ₂ ガスなどを導入して前記第１のゲート絶縁膜３上に第２のゲート絶縁膜４を成膜するが、プラズマＣＶＤ装置における高周波電源の出力電力を、前記第１のゲート絶縁膜３の成膜時よりも高電力とした状態で行う。そして、ゲート絶縁膜３及び４の膜厚の和が、所望のゲート絶縁膜厚となるように、第２のゲート絶縁膜４を形成する（図１（ｃ））。これは、プラズマＣＶＤ法を用いてシリコン酸化膜を形成する場合には、高周波電源の出力電力を、より高くする方が、バルクのシリコン酸化膜中の欠陥を低減することができるという実験結果が得られているからである。
【００２８】
なお、この場合も、前記ゲート絶縁膜３及び４の膜厚は、上記第１の実施の形態と同様に、ＭＯＳトランジスタの所望とする性能に応じて設定すればよい。
図５は、プラズマＣＶＤ法を用いてシリコン酸化膜を形成しこれを用いてトランジスタを構成した場合の、フラットバンド電圧Ｖｆｂを、高周波電源の出力電力を変化させて５つの検査箇所について測定したものである。図５から、高周波電源の出力電力が高い方が、フラットバンド電圧Ｖｆｂはより零近傍の値となることが確認された。
【００２９】
そして、以後上記第１の実施の形態と同様に処理を行い、第１のゲート絶縁膜３及び第２のゲート絶縁膜４に対し、飽和水蒸気雰囲気下で熱処理を行い、ゲート電極５及びソース、ドレイン領域を形成し、層間絶縁膜６及びコンタクト孔、引き出し配線７を形成してＭＯＳトランジスタを製造する（図１（ｄ））。
したがって、この第２の実施の形態においても、このような手順で製造されたＭＯＳトランジスタは、そのゲート絶縁膜のバルク中、及び、ＭＯＳ界面での欠陥が非常に少ないため、高性能なＭＯＳトランジスタを得ることができる。
【００３０】
なお、上記第２の実施の形態においては、プラズマＣＶＤ法を用いてゲート絶縁膜３及び４を形成するようにした場合について説明したが、高周波ＣＶＤ法、マイクロ波ＣＶＤ法、ＥＣＲ−ＣＶＤ法等、高周波を用いてプラズマを発生させるようにしたＣＶＤ法であれば適用することができることはいうまでもない。
次に、本発明の第３の実施の形態を説明する。
【００３１】
この第３の実施の形態は、上記第１及び第２の実施の形態を組み合わせてゲート絶縁膜を形成するようにしたものである。
すなわち、この第３の実施の形態においては、図１（ｂ）の工程において、プラズマＣＶＤ装置を用い、ＳｉＨ₄ ガス、Ｏ₂ ガスなどを導入して、半導体層２上に第１のゲート絶縁膜３を薄く成膜するが、このとき、基板温度を低温に保った状態で、かつ、反応ガスに対する高周波電源の出力電力を低電力にした状態で行う。
【００３２】
次に、プラズマＣＶＤ装置を用い、ＳｉＨ₄ ガス、Ｏ₂ ガスなどを導入して、第１のゲート絶縁膜３の上に第２のゲート絶縁膜４を成膜するが、基板１を昇温し、基板温度が前記第１のゲート絶縁膜３を成膜したときよりも高温になった状態で、かつ、プラズマＣＶＤ装置における高周波電源の出力電力を前記第１のゲート絶縁膜３を生成したときよりも高電力とした状態で、第２のゲート絶縁膜４を成膜する（図１（ｃ））。なお、この場合も、上記第１及び第２の実施の形態と同様に、前記ゲート絶縁膜３及び４の膜厚は、所望とするＭＯＳトランジスタの性能に応じて設定すればよい。
【００３３】
なお、前記基板温度の低温及び高温の条件、反応ガスに対する高周波電源の出力電力の低電力及び高電力の条件は、上記第１及び第２の実施の形態と同様である。
そして、以後、上記第１及び第２の実施の形態と同様にして、第１のゲート絶縁膜３及び第２のゲート絶縁膜４に対し、飽和水蒸気雰囲気下で熱処理を行い、ゲート電極５、層間絶縁膜６、引き出し配線７等を生成し、ＭＯＳトランジスタを製造する。
【００３４】
したがって、この第３の実施の形態においても、このような手順によって製造されたＭＯＳトランジスタは、そのゲート絶縁膜のバルク中、及び、ＭＯＳ界面での欠陥がさらに非常に少ないため、高性能なＭＯＳトランジスタを得ることができる。
なお、上記第２及び第３の実施の形態においては、薄膜トランジスタを製造する場合について説明しているが、単結晶シリコンを用いた場合でもゲート絶縁膜形成工程に同様のプロセスを用いてＭＯＳトランジスタを製造することができることはいうまでもない。同様に、素子分離工程は第１のゲート絶縁膜成膜後、あるいは、第２のゲート絶縁膜成膜後、あるいは、水蒸気雰囲気下での熱処理後のいずれであっても良く、また、水蒸気雰囲気下での熱処理工程は第１のゲート絶縁膜形成後から第２のゲート絶縁膜形成前までの間に行うようにしてもよい。
【００３５】
また、第２及び第３の実施の形態において、基板温度条件、或いは、高周波電源の出力電力条件は、予め実験を行うことによって、所望の品質を有するゲート絶縁膜を形成し得る条件を検出し、これを設定するようにすれば、より確実に高品質なゲート絶縁膜を得ることができる。
また、上記各実施の形態においては、ゲート酸化膜を、基板温度或いは反応ガスに対する高周波印加電力の異なる条件で生成した第１のゲート酸化膜３と第２のゲート酸化膜４とから構成するようにした場合について説明したが、これに限るものではなく、前記条件の異なる３層以上のゲート酸化膜から構成するようにしてもよい。
【００３６】
また、前記基板温度或いは高周波印加電力を段階的に変化させた場合について説明しているが、これに限るものではなく、ゲート絶縁膜の膜厚が増加するほど基板温度を上昇させるようにしてもよく、同様に、ゲート絶縁膜の膜厚が増加するほど高周波印加電力を増加させるようにしてもよい。
また、上記各実施の形態においては、ＭＯＳトランジスタを生成する場合について説明したが、これに限るものではなく、ＭＩＳ構造を有する半導体装置であれば、適用することができる。
【００３７】
また、上記各実施の形態においては、ゲート絶縁膜の成膜条件の一つのパラメータとして、温度環境、また、プラズマＣＶＤ法における高周波の出力電力を適用し、これらを変化させるようにした場合について説明したが、これに限るものではない。例えば、半導体層２の最上層を酸化或いは窒化させてゲート絶縁膜の一部を形成し、このゲート絶縁膜の一部の上に、ＣＶＤ法等によって絶縁膜を堆積させ、これらからなるゲート絶縁膜を得るようにしてもよく、また、ゲート絶縁膜を、窒化膜と酸化膜、或いは濃度の異なる窒化膜の多層膜とするようにしてもよい。
【００３８】
さらに、上記各実施の形態においては、半導体層の上にゲート絶縁膜を形成するようにした場合について説明したが、これに限らず、ゲート絶縁膜を形成した後この上に半導体層を形成するようにした場合であっても適用することができ、上記と同等の作用効果を得ることができる。この場合には、半導体層側に近づくほどより低温でゲート絶縁膜を形成するようにすればよく、同様に、半導体層側に近づくほどプラズマＣＶＤ法における高周波の出力電力をより低出力となるようにしてゲート絶縁膜を形成すればよい。
【００３９】
【発明の効果】
以上説明したように、本発明の請求項１乃至請求項１２に係る半導体装置の製造方法によれば、半導体層上にゲート絶縁層となる絶縁膜を形成する際に、その形成条件のうち、少なくとも一つのパラメータを変化させ、例えば、絶縁膜を形成するときの温度環境を、絶縁膜の膜厚が薄いほど低温にし、或いは、高周波ＣＶＤ法を用いて絶縁膜を形成する際には、絶縁膜の膜厚が薄いほど、高周波の出力電力を低出力とすることによって、ゲート絶縁層と半導体層との界面欠陥を低減することができると共に、ゲート絶縁層のバルク部分の欠陥を低減することができ、高品質な絶縁層を得ることができるから、高性能な半導体装置を製造することができる。
【００４０】
特に、少なくともゲート絶縁層となる絶縁膜を形成する過程で、例えば水蒸気雰囲気下で熱処理するようにしたから、界面欠陥をより低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法により、トランジスタを製造する場合の処理工程を示す部分断面図である。
【図２】基板温度と界面準位密度との関係を示す特性図である。
【図３】基板温度の変化に対するフラットバンド電圧と膜厚との関係を示す特性図である。
【図４】高周波電源出力と界面準位密度との関係を示す特性図である。
【図５】高周波電源出力とフラットバンド電圧との関係を示す特性図である。
【符号の説明】
１ガラス基板
２半導体層
３第１のゲート絶縁膜
４第２のゲート絶縁膜
５ゲート電極
６層間絶縁膜
７配線層

Claims

基板上に半導体層を形成する半導体層形成工程と、前記半導体層上にプラズマＣＶＤ装置を用いて第１出力電力で、３０℃以下で第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、前記第１ゲート絶縁膜形成工程のあと、前記３０℃以下であった前記基板を水蒸気雰囲気下におき２００℃以上の熱処理を行う第１処理工程と、前記第１処理工程のあと、前記第１ゲート絶縁膜上にプラズマＣＶＤ装置を用いて前記第１出力電力よりも高い第２出力電力で第２ゲート絶縁膜を形成する第２ゲート絶縁膜形成工程と、前記第２ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を有することを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、前記第１ゲート絶縁膜形成工程のまえに、前記半導体層の素子分離を行う素子分離工程を含む、半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法において、前記第２ゲート絶縁膜形成工程が１００℃以上で行われる、半導体装置の製造方法。
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、前記基板がガラス基板である、半導体装置の製造方法。