JP3930965B2

JP3930965B2 - TFT array substrate and manufacturing method thereof

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Publication number: JP3930965B2
Application number: JP14349198A
Authority: JP
Inventors: 健久保田; 宏二薮下
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-05-25
Filing date: 1998-05-25
Publication date: 2007-06-13
Anticipated expiration: 2018-05-25
Also published as: JPH11337970A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置を構成するＴＦＴアレイ基板及びその製造方法、特に多層配線の製造方法に関するものである。
【０００２】
【従来の技術】
図１０は、従来の高開口率を目指した液晶表示装置を構成するＴＦＴアレイ基板の製造方法を示す断面図である。図において、１は透明絶縁性基板であるガラス基板、１２はゲート電極及びゲート配線、１３は共通配線、１４は絶縁膜、１５はアモルファスシリコン膜、１６はｎ＋型アモルファスシリコン膜、１９はソース電極及びソース配線、２０はドレイン電極、２１は絶縁膜、２２は画素電極、２３は端子電極をそれぞれ示している。ＴＦＴアレイ基板は、ガラス基板１上に形成された複数本のゲート配線１２と交差する複数本のソース配線１９の各交点に設けられた薄膜トランジスタと、この薄膜トランジスタに接続された画素電極２２を備え、対向電極及びカラーフィルタ等を備えた対向電極基板（図示せず）との間に液晶を挟持し、液晶表示装置を構成している。
【０００３】
従来の液晶表示装置の製造方法を図に従って説明する。
まず、ガラス基板１上に、Ａｌ、Ｃｒ等からなる金属膜を単層で成膜し、パターニングを行い、ゲート電極及びゲート配線１２を形成する。この時、方式により、共通配線１３を形成する場合もある（図１０(a) ）。次に、ＰＣＶＤによって、シリコン窒化膜からなる絶縁膜１４、アモルファスシリコン膜１５、ｎ＋アモルファスシリコン膜１６を連続成膜する。この成膜を行う前に、基板表面にブラシ洗浄や超音波を乗せた純水、または純水とガスの混合物等を噴射する物理的洗浄を行い、成膜前の基板表面の異物によって、ＣＶＤ膜が剥がれたり、成膜後の物理的洗浄によって異物が除去され欠損となることを防止する。
続いて、トランジスタのチャネル部分を形成するために、アモルファスシリコン膜１５及びｎ＋アモルファスシリコン膜１６を島状にパターニングする（図１０(b) ）。さらに、ＩＴＯ等の透明導電膜により画素電極２２、端子電極２３を形成し（図１０(c) ）、ソース電極及びソース配線１９、ドレイン電極２０を形成する（図１０(d) ）。最後に、ＴＦＴを保護する為に、シリコン窒化膜等の絶縁膜２１で覆い、ＴＦＴアレイ基板が完成する（図１０(e) ）。
【０００４】
【発明が解決しようとする課題】
上記のような、高開口率化を目指した液晶表示装置においては、信号配線は細線化の方向に進んでいる。さらに、モニター等に応用するため、パネルの大型化、高精細化の要求も年々高まっており、信号配線の長さ、本数は増加の方向にある。このため、プロセス内で発生する異物に起因する断線の発生確率は高くなる傾向にある。ゲートレイヤで断線が発生した場合、画像表示部分の外に設けた冗長配線を用いた修復は困難である為、断線は線状の表示不良となり、即不良品となる。また、ソース配線についても、表示部外の冗長配線を用いると、ソース配線の負荷容量が大きくなったりＥＭＩ問題を発生することがあるため、最近ではリペアを用いない設計が多くなってきている。このようなことから、断線の低減は製造歩留まりの向上に直接つながる重要な課題となっている。また、同様に、配線間の短絡に関しても、発生箇所を電気的な検査で見つけることが困難で、修復が難しいため、重大な課題となっている。
【０００５】
従来の配線における断線及びパターン欠陥の発生機構を図１１を用いて説明する。基板１上の金属膜２４の成膜後には、図１１(a) に示すように、金属膜２４の表面に付着した異物７ａ及び膜中の異物７ｂが存在する。成膜後、通常のプロセスでは、パターニング用のレジストを塗布する前に物理的洗浄を行う。それによって、金属膜２４表面の異物７ａは除去され、パターン欠陥を防止することができる。しかし、膜中の異物７ｂが金属膜２４と共に除去された場合、図１１(b) に示すように、配線２５を形成した時に断線２６となってしまう。このような断線２６は、配線２５の幅が細くなり、異物サイズと同等かそれ以下になってきた場合、発生頻度が非常に高くなる。また、異物７ｂが物理洗浄により除去されず残った場合には、図１１(c) に示すように、パターニング時のレジスト塗布によって異物７ｂの周辺でレジスト膜厚が厚くなり、通常の膜厚に合わせた露光量では十分に露光できずに異物の何倍もの大きさのパターン欠陥２７となる。これは、断線とは逆に、配線２５間の短絡を引き起こすという問題があった。
【０００６】
また、従来より、下層配線で生じたピンホール等を上層配線で覆って短絡を防止したり、傷や腐食に弱い下層配線を上層配線でカバーする目的で多層配線が広く用いられているが、この多層配線においても、下層膜と上層膜を連続して成膜し、下層膜の成膜後に物理的洗浄を行わなかった場合、図１２に示すように、上層膜３成膜後の物理的洗浄において、異物７ｂが下層膜２及び上層膜３と共に除去されてしまい、異物７ｂに起因する断線２６に対しては効果がなかった。このような異物７ｂに起因する断線２６の防止策として、従来は、成膜前洗浄以降、成膜までの異物管理の強化、成膜装置内の発塵管理強化等のクリーン化技術に頼っていたが、十分な解決方法にはならなかった。
【０００７】
また、上層膜と下層膜にそれぞれ写真製版工程を行うことにより、写真製版工程に起因するパターン欠陥による断線を防止する方法もある。例えば特開昭６２−２７４７４７号公報では、ガラス基板上にＣｒ膜を成膜後、写真製版によるパターニングを行い、基板を十分に洗浄した後、Ｍｏ膜を成膜し、写真製版によるパターニングを行って形成された、Ｃｒ／Ｍｏよりなる配線パターンが記載されている。このような配線パターンによれば、２回の写真製版を行うことにより、それぞれの写真製版工程に起因するパターン欠陥による断線が防止でき、さらに、下層膜であるＣｒのパターン形成後、十分に洗浄することにより、下層膜中に存在する上述の異物７ｂも除去することが可能であると考えられる。しかしながら、写真製版工程を２回行うため、単層膜による配線に比べ工程数が増加し、コスト高になるという問題があった。
【０００８】
本発明は、上記のような問題点を解消するためになされたもので、簡略な工程で、異物に起因する断線及びパターン欠陥を低減することが可能なＴＦＴアレイ基板の製造方法を提供し、高開口率で信頼性の高いＴＦＴアレイ基板を高歩留まりで製造することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係わるＴＦＴアレイ基板の製造方法は、絶縁性基板上に形成された複数本のゲート配線と交差する複数本のソース配線の各交点に設けられた薄膜トランジスタと、この薄膜トランジスタに接続された画素電極を備えたＴＦＴアレイ基板の製造方法であって、基板上に配線材料である導電膜を成膜後、基板表面を洗浄し、導電膜中及び膜上の異物を除去する工程を複数回繰り返し、二層以上の多層膜を形成する工程と、多層膜上にレジストを塗布し、写真製版によるパターニングを行い、多層膜をエッチングし、多層配線を形成する工程を含んで製造するようにしたものである。
また、洗浄工程は、物理的洗浄または物理的洗浄と化学的洗浄の併用により行うものである。
【００１０】
また、配線材料としてＣｒ、Ｍｏ、Ｗ、Ｔｉ等を成膜し、その後の洗浄工程は、基板表面を液体で濡らしながら親水性ブラシで擦る物理的洗浄を含むものである。
また、配線材料としてＡｌ系合金及びＣｕ系合金等を成膜し、その後の洗浄工程は、基板表面に２０ｋＨｚ〜２ＭＨｚの超音波を乗せた液体を噴射する物理的洗浄を含むものである。
さらに、導電膜を成膜後、物理的洗浄を行う前に、導電膜をエッチング可能な薬液によるライトエッチを行うものである。
また、薬液として、現像液を用いるものである。
また、薬液として、レジスト剥離液を用いるものである。
【００１１】
また、本発明に係わるＴＦＴアレイ基板は、絶縁性基板上に形成された複数本のゲート配線と交差する複数本のソース配線の各交点に設けられた薄膜トランジスタと、この薄膜トランジスタに接続された画素電極を備え、ゲート配線及びソース配線のいずれか一方または両方を、上記のいずれかに記載のＴＦＴアレイ基板の製造方法を用いて作成された多層配線としたものである。
また、多層配線の配線幅は、１μｍ以上２０μｍ以下とするものである。
また、多層配線は、全ての層が同一材料よりなるものである。
さらに、多層配線は、全ての層の主成分が同一材料よりなるものである。
また、多層配線は、断面をテーパー形状としたものである。
また、多層配線は、最下層の膜厚を最も薄くしたものである。
【００１２】
【発明の実施の形態】
実施の形態１．
以下に、本発明の実施の形態を図について説明する。図１は、本発明の実施の形態１であるＴＦＴアレイ基板を構成する多層配線の形成方法を示す断面図である。図において、１は透明絶縁性基板であるガラス基板、２及び３は配線材料である導電膜で、２は下層膜、３は上層膜、４は下層膜２よりなる下層配線、５は上層膜３よりなる上層配線、６は下層配線４及び上層配線５よりなる多層配線を示している。また、３０ａは、基板表面に２０ｋＨｚ〜２ＭＨｚの超音波を乗せた液体を噴射するノズル、３０ｂは基板表面に純水等の液体を供給するノズル、３１は基板表面を走査しながら擦る親水性のナイロン製ブラシである。
【００１３】
本実施の形態による多層配線６の形成方法を説明する。まず、ガラス基板１上に、Ａｌ合金からなる下層膜２をスパッタリングにより２００ｎｍ程度成膜する（図１(a) ）。次に、基板表面に物理的洗浄として、例えば１ＭＨｚの超音波を乗せた純水をノズル３０ａより流量３０Ｌ／min 程度で噴射しながら走査させる（図１(b) ）。なお、必要に応じて、上記のような物理的洗浄と化学的洗浄を併用することにより、異物の除去効果を上げることができる。その場合、物理的洗浄の前に、現像液、レジスト剥離液、Ａｌ合金のエッチング液等によるライトエッチング処理を追加する形で行う。
【００１４】
次に、例えばＣｒからなる上層膜３をスパッタリングにより２００ｎｍ程度成膜する（図１(c) ）。さらに、物理的洗浄として、例えば基板表面を純水等の液体で濡らしながら、ナイロン製ブラシ３１等の親水製ブラシで擦るブラシ洗浄を行い（図１(d) ）、さらに１ＭＨｚの超音波を乗せた純水をノズル３０ａより流量３０Ｌ／min 程度で噴射する洗浄を行う。必要に応じて、この物理的洗浄の前に、現像液、レジスト剥離液、Ｃｒのエッチング液等によるライトエッチング処理を追加する。続いて、上層膜３上にレジストを塗布し、写真製版によるレジストパターニングを行い、Ｃｒ膜よりなる上層膜３のエッチング、続いてＡｌ合金よりなる下層膜２のエッチングを行い、上層配線５及び下層配線４よりなる幅１５μｍの多層配線６が形成される（図１(e) ）。なお、本実施の形態では、下層膜２としてＡｌ合金を用いたが、Ｃｕ合金、Ｍｏ、Ｗ、Ｔｉ等でも良い。
【００１５】
以下に、本実施の形態による多層配線６の作用について、図２及び図３を用いて詳細に説明する。図２は、本実施の形態における多層配線６が形成された基板の一部を示す模式図、図３は図２中のＡ−Ａ断面図である。Ａｌ合金からなる下層膜２中には、１μｍ以上の異物７ｂが数十個存在する。また、１μｍ以下のピンホール８も数カ所存在する（図２(a) 、図３(a) ）。ここに１ＭＨｚの超音波を乗せた純水を噴射するというような物理的洗浄を行うことにより、異物７ｂは除去されて欠損部９が残る（図２(b) 、図３(b) ）。次に、Ｃｒからなる上層膜３を成膜することにより、欠損部９やピンホール８上も上層膜３で覆われる（図２(c) 、図３(c) ）。続いて、上層膜３表面に、物理的洗浄を行い、上層膜３表面及び膜中の異物１０を除去する（図３(d) ）。これをパターニングすることによって、下層配線４、上層配線５からなる多層配線６が形成される（図２(d) ）。この多層配線６は、下層配線４の欠損部９が上層配線５により覆われているために、電気的に接続されており、断線とはならない。さらに、上層膜３に物理洗浄を行っているため、上層膜３中の異物１０も除去され欠損部１１となり、これ以降の物理的洗浄によって新たに異物の離脱による断線が発生することを防止している。
【００１６】
また、図４は、基板に付着するサイズ別の異物数と、この基板に配線を形成した場合の配線幅と異物に起因する断線の発生数を示す図である。図より、幅２０μｍ以下の配線について異物に起因する断線が多くなることがわかる。従って、本発明は、幅２０μｍ以下の配線に対して特に有効である。
【００１７】
以上のように、本実施の形態において作成された多層配線６によれば、下層膜２中の異物７ｂに起因する断線を防止することができ、且つ、以後の物理的洗浄によって新たに発生する断線も防止することができる。また、本実施の形態では、下層膜２、上層膜３のそれぞれの成膜後に物理的洗浄を行い、異物を除去しているため、異物７ｂ、異物１０上に堆積される金属の膜厚が薄く、連続成膜した場合に比べて洗浄による異物除去が容易であるため、異物７ｂ、１０に起因するパターン欠陥も低減することができる。さらに、本実施の形態では、多層膜６を一度の写真製版工程でパターニングしたので、工程が簡略で、低コストで製造することができる。
【００１８】
実施の形態２．
図５は、本発明の実施の形態２であるＴＦＴアレイ基板を構成する多層配線の形成方法を示す断面図である。図において、３ａはＡｌ合金からなる上層膜、５ａは上層膜３ａよりなる上層配線、６ａは下層配線４及び上層配線５ａよりなる多層配線を示している。なお、図中、同一、相当部分には同一符号を付し、説明を省略する。
本実施の形態による多層配線６ａの形成方法を説明する。まず、ガラス基板１上に、Ａｌ合金からなる下層膜２をスパッタリングにより１００ｎｍ程度成膜する（図５(a) ）。次に、基板表面に物理的洗浄として、例えば１ＭＨｚの超音波を乗せた純水をノズル３０ａより流量３０Ｌ／min 程度で噴射する洗浄を行う（図５(b) ）。必要に応じて、この物理的洗浄の前に、上記実施の形態１と同様のライトエッチング処理を追加する。
【００１９】
次に、例えばＡｌ合金からなる上層膜３ａをスパッタリングにより３００ｎｍ程度成膜する。次に、物理的洗浄として、例えば１ＭＨｚの超音波を乗せた純水をノズル３０ａより流量３０Ｌ／min 程度で噴射する洗浄を行う（図５(c) ）。必要に応じて、この物理的洗浄の前にライトエッチング処理を追加する。続いて、写真製版によるレジストパターニングを行い、Ａｌ合金よりなる下層膜２及び上層膜３ａのエッチングを一括して行い、上層配線５ａ及び下層配線４よりなる幅１５μｍの多層配線６ａが形成される（図５(d) ）。
【００２０】
図６は、本実施の形態における多層配線６ａが形成された基板の一部を示す模式図である。本実施の形態による多層配線６ａは、上記実施の形態１と同様に、下層配線４の欠損部９が上層配線５ａにより覆われているために、電気的に接続されており、断線とはならない。さらに、上層膜３ａに物理的洗浄を行っているため、上層配線５ａ中の異物も除去され欠陥部１１となり、これ以降の物理的洗浄によって新たに異物の離脱による断線が発生することを防止している。
【００２１】
以上のように、本実施の形態においても上記実施の形態１と同様の効果が得られ、さらに、上層膜３ａに比べて下層膜２が薄いため、下層膜２中の異物の除去効果が高くなる。なお、三層以上の多層膜の場合には、最下層の膜厚を最も薄く形成すれば良い。さらに、下層膜２と上層膜３ａが同一材料であるため、一括してエッチングが可能であり、エッチング液に硝酸を加えて断面をテーパー形状に形成することができ、これ以降に形成される上層パターンでの断切れを防止することができる。
【００２２】
なお、本実施の形態では、Ａｌ合金膜を二層形成したが、その他の同一材料よりなる多層膜や、主成分が同一材料よりなり、微量成分の異なる多層膜を用いても良く、同様の効果が得られる。また、配線幅は１５μｍとしたが、１μｍ以上２０μｍ以下の配線幅であれば、同様の効果が得られる。
また、配線材料としてＡｌ系合金及びＣｕ系合金等、比較的硬度が低い導電膜を用いた場合には、物理的洗浄の手段として２０ｋＨｚ〜２ＭＨｚの超音波を乗せた純水を流量３０Ｌ／min 程度で噴射する方法のみを用いることが望ましい。これによって膜に傷を付けずに異物だけを効率良く除去することができる。また、配線材料として、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ等の比較的硬度の高い導電膜を用いた場合には、基板表面を液体で濡らしながら親水性ブラシで擦るブラシ洗浄を併用することにより異物の除去効率を上げることができる。
【００２３】
実施の形態３．
図７は、本発明の実施の形態３であるＴＦＴアレイ基板の製造方法を示す断面図である。図において、１は透明絶縁性基板であるガラス基板、１２は下層がＡｌ系合金、上層がＣｒよりなる多層配線であるゲート電極及びゲート配線、１４は絶縁膜、１５はアモルファスシリコン膜、１６はｎ＋型アモルファスシリコン膜、１９、２０は、それぞれＣｒからなる下層膜１７及び上層膜１８よりなる多層配線であるソース電極及びソース配線とドレイン電極、２１は絶縁膜、２２は画素電極、２３は端子電極をそれぞれ示している。本実施の形態によるＴＦＴアレイ基板は、ガラス基板１上に形成された複数本のゲート配線１２と交差する複数本のソース配線１９の各交点に設けられた薄膜トランジスタに接続された画素電極２２を備え、対向電極及びカラーフィルタ等を備えた対向電極基板（図示せず）との間に液晶を挟持し、液晶表示装置を構成している。
【００２４】
以下に、本実施の形態によるＴＦＴアレイ基板の製造方法を説明する。まず、ガラス基板１上に、上記実施の形態１に記載の多層配線の形成方法に従って、下層がＡｌ系合金、上層がＣｒよりなる二層膜を形成し、パターニングを行いゲート電極及びゲート配線１２を形成する。なお、ゲート配線１２の幅は１５μｍとする。さらに、方式により、共通配線１３を同時に形成する場合もある（図７(a) ）。次に、ブラシ洗浄等の物理的洗浄を行った後、ＰＣＶＤによって、シリコン窒化膜からなる絶縁膜１４、アモルファスシリコン膜１５、ｎ＋アモルファスシリコン膜１６をそれぞれ例えば５００ｎｍ、２００ｎｍ、５０ｎｍ程度連続成膜する。続いて、トランジスタのチャネル部分を形成するために、アモルファスシリコン膜１５及びｎ＋アモルファスシリコン膜１６を島状にパターニングする（図７(b) ）。
【００２５】
次に、例えばＣｒからなる下層膜１７をスパッタリングにより１００ｎｍ程度成膜し（図７(c) ）、物理的洗浄として、例えば基板表面を純水等の液体で濡らしながら、ナイロン製ブラシ３１等の親水製ブラシを走査させ、基板表面を擦るブラシ洗浄を行い、さらに１ＭＨｚの超音波を乗せた純水をノズルより流量３０Ｌ／min 程度で噴射する洗浄を行う。必要に応じて、この物理的洗浄の前に、薬液によるライトエッチング処理を追加する。次に、Ｃｒからなる上層膜１８をスパッタリングにより３００ｎｍ程度成膜し、下層膜１７と同様の物理的洗浄を行う。次に、上層膜１８及び下層膜１７のパターニング、エッチングを行い、ソース電極及びソース配線１９、ドレイン電極２０を形成する。この時、Ｃｒよりなる上層膜１８及び下層膜１７の断面をテーパー形状にエッチングする。なお、ソース配線１９の幅は５μｍとする。その後、ドライエッチングによって、チャネル上のｎ＋アモルファスシリコン膜１６を除去し、レジストを除去する（図７(d) ）。
【００２６】
さらに、ブラシ洗浄等の物理的洗浄を行った後、シリコン窒化膜、有機透明膜等の絶縁膜２１を形成し、ドレイン電極２０上と端子部分の絶縁膜２１は除去する（図７(e) ）。次に、ＩＴＯ膜をスパッタリングによって例えば１００ｎｍ程度成膜し、パターニングを行い、画素電極２２及び端子電極２３を形成する（図７(f) ）。なお、本実施の形態では、ゲート電極及びゲート配線１２として、下層膜Ａｌ系合金、上層膜Ｃｒの二層膜を用いたが、Ｃｒの二層膜や、Ａｌ系合金の二層膜等の同一材料の二層膜でも良く、その場合には一度のエッチングで良く、断面がテーパー形状の配線を容易に形成できる。
【００２７】
以上のように、本実施の形態によれば、ゲート配線１２及びソース配線１９を上記実施の形態１及び２に示したような多層配線としたので、異物に起因する断線及び短絡は発生し難い。また、上層膜の形成後に十分な洗浄を行っているため、絶縁膜１４、２１の欠陥も防止でき、配線形成後の洗浄において、異物に起因する新たな断線が発生することもない。さらに、ソース電極及びソース配線１９、ドレイン電極２０断面をテーパー形状にしているため、画素電極２２の断ち切れ等を防止できる。その結果、配線の断線、短絡、絶縁膜の欠陥等を低減することができ、高開口率で信頼性の高い液晶表示装置を、写真製版工程を増加させることなく、高歩留まりで製造することが可能である。
【００２８】
実施の形態４．
図８は、本発明の実施の形態４であるＴＦＴアレイ基板の製造方法を示す断面図である。なお、図中、同一、相当部分には同一符号を付し説明を省略する。
以下に、本実施の形態によるＴＦＴアレイ基板の製造方法を説明する。まず、ガラス基板１上に、上記実施の形態２に記載の多層配線の形成方法に従って、Ａｌ系合金の二層膜を形成し、パターニングを行い、ゲート電極及びゲート配線１２を形成する。なお、ゲート配線１２の幅は１５μｍとする。さらに、断面をテーパー形状とし、後に形成する画素電極２２や、ソース電極及びソース配線１９、ドレイン電極２０の断ち切れ等を防止する（図８(a) ）。次に、１ＭＨｚの超音波を乗せた純水をノズルより流量３０Ｌ／min 程度で噴射する物理的洗浄を行った後、ＰＣＶＤによって、シリコン窒化膜からなる絶縁膜１４、アモルファスシリコン膜１５、ｎ＋アモルファスシリコン膜１６をそれぞれ例えば５００ｎｍ、２００ｎｍ、５０ｎｍ程度連続成膜する。続いて、トランジスタのチャネル部分を形成するために、アモルファスシリコン膜１５及びｎ＋アモルファスシリコン膜１６を島状にパターニングする（図８(b) ）。
【００２９】
次に、ＩＴＯ膜をスパッタリングによって例えば１００ｎｍ程度成膜し、パターニングを行い、画素電極２２及び端子電極２３を形成する（図８(c) ）。次に、例えばＣｒからなる下層膜１７をスパッタリングにより１００ｎｍ程度成膜し（図８(d) ）、物理的洗浄として、例えば基板表面を純水等の液体で濡らしながら、ナイロン製ブラシ等の親水製ブラシで擦るブラシ洗浄を行い、さらに１ＭＨｚの超音波を乗せた純水をノズルより流量３０Ｌ／min 程度で噴射する洗浄を行う。必要に応じて、この物理的洗浄の前に、薬液によるライトエッチング処理を追加する。
【００３０】
次に、例えば下層Ａｌ系合金膜３００ｎｍ、上層Ｃｒ膜１００ｎｍ程度の二層からなる上層膜１８をスパッタリングにより連続成膜し、下層膜１７と同様の物理的洗浄を行う。次に、上層膜１８及び下層膜１７のパターニング、エッチングを行い、ソース電極及びソース配線１９、ドレイン電極２０を形成する。なお、ソース配線１９の幅は５μｍとする。その後、ドライエッチングによって、チャネル上のｎ＋アモルファスシリコン膜１６を除去し、レジストを除去する（図８(e) ）。さらに、ＴＦＴを保護するために、シリコン窒化膜等の絶縁膜２１で覆う（図８(f) ）。
以上のように、本実施の形態におけるＴＦＴアレイ基板の製造方法によっても、上記実施の形態３と同様に、配線の断線、短絡、絶縁膜の欠陥等を低減することができ、高開口率で信頼性の高い液晶表示装置を、写真製版工程を増加させることなく、高歩留まりで製造することが可能である。
【００３１】
実施の形態５．
図９は、本発明の実施の形態５であるＴＦＴアレイ基板の製造方法を示す断面図である。なお、図中、同一、相当部分には同一符号を付し説明を省略する。
以下に、本実施の形態によるＴＦＴアレイ基板の製造方法を説明する。まず、ガラス基板１上に、上記実施の形態２に記載の多層配線の形成方法に従って、Ａｌ系合金の二層膜を形成し、パターニングを行い、ゲート電極及びゲート配線１２を形成する。なお、ゲート配線１２の幅は１５μｍとする。さらに、断面をテーパー形状とし、後に形成する画素電極２２や、ソース電極及びソース配線１９、ドレイン電極２０の断ち切れ等を防止する（図９(a) ）。次に、１ＭＨｚの超音波を乗せた純水をノズルより流量３０Ｌ／min 程度で噴射する物理的洗浄を行った後、ＰＣＶＤによって、シリコン窒化膜からなる絶縁膜１４、アモルファスシリコン膜１５、ｎ＋アモルファスシリコン膜１６をそれぞれ例えば５００ｎｍ、２００ｎｍ、５０ｎｍ程度連続成膜する。続いて、トランジスタのチャネル部分を形成するために、アモルファスシリコン膜１５及びｎ＋アモルファスシリコン膜１６を島状にパターニングする（図９(b) ）。
【００３２】
次に、ＩＴＯからなる下層膜１７をスパッタリングにより１００ｎｍ程度成膜し、物理的洗浄として、例えば基板表面を純水等の液体で濡らしながら、ナイロン製ブラシ３１等の親水製ブラシで擦るブラシ洗浄を行い、さらに１ＭＨｚの超音波を乗せた純水をノズルより流量３０Ｌ／min 程度で噴射する洗浄を行う。必要に応じて、この物理的洗浄の前に、薬液によるライトエッチング処理を追加する。次に、Ｃｒからなる上層膜１８をスパッタリングにより４００ｎｍ程度成膜し、下層膜１７と同様の物理的洗浄を行う（図９(c) ）。次に、上層膜１８及び下層膜１７をソース電極及びソース配線、ドレイン電極及び画素電極の面積の和となる部分のパターニング、エッチングを行い、ドライエッチングによって、チャネル上のｎ＋アモルファスシリコン膜１６を除去し、レジストを除去する（図９(d) ）。
【００３３】
さらに、ソース電極及びソース配線１９、ドレイン電極２０のパターニングを行い、画素電極２２、端子電極２３上の上層膜１８をエッチング除去する（図９(e) ）。なお、ソース配線１９の幅は、５μｍとする。さらに、ＴＦＴを保護するために、シリコン窒化膜等の絶縁膜２１で覆い、画素電極２２上の絶縁膜２１は除去する（図９(f) ）。なお、本実施の形態及び上記実施の形態４では、ゲート電極及びゲート配線１２として、Ａｌ系合金の二層膜を用いたが、Ｃｒの二層膜や、下層Ａｌ系合金、上層Ｃｒの二層膜等でも良く、その場合には物理的洗浄としてブラシ洗浄を行うことができる。また、上記実施の形態３〜５では、ＴＦＴアレイ基板のゲート配線１２とソース配線１９の両方に多層配線を用いたが、いずれか片方にのみ用いてもよい。
以上のように、本実施の形態におけるＴＦＴアレイ基板の製造方法によっても、上記実施の形態３及び４と同様に、配線の断線、短絡、絶縁膜の欠陥等を低減することができ、高開口率で信頼性の高い液晶表示装置を、写真製版工程を増加させることなく、高歩留まりで製造することが可能である。
【００３４】
なお、上記実施の形態１〜５では、主に二層膜よりなる多層配線について述べたが、必要に応じて成膜及び洗浄の工程を複数回繰り返し、三層以上の多層配線としても良く、同様の効果が得られる。
また、上記実施の形態１〜５では、ＴＦＴアレイ基板の製造工程における多層配線の形成方法について述べたが、本発明は半導体装置にも適用可能である。半導体装置においても、高集積化及び細線化の傾向から、異物に起因する断線及び短絡は、歩留まりを左右する重要な課題となっており、本発明によれば、半導体装置における配線の断線、短絡等を大幅に低減でき、歩留まりを向上させることが可能である。
【００３５】
【発明の効果】
以上のように、本発明によれば、配線材料である導電膜を成膜後、基板表面を十分に洗浄し、導電膜中及び膜上の異物を除去する工程を複数回繰り返し、二層以上の多層膜を形成後、この多層膜をパターニングし多層配線を形成するようにしたので、写真製版工程を増加させることなく、簡略な工程で、配線の断線、短絡等を低減することができ、ＴＦＴアレイ基板の製造歩留まりを向上することができる。
【００３６】
また、多層配線の全ての層を同一材料、または全ての層の主成分を同一材料とすることにより、一括してエッチングが可能であり、さらに断面を容易にテーパー形状にすることができるため、以降の工程で多層配線上に形成されるパターンの断ち切れを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である多層配線の形成方法を示す断面図である。
【図２】本発明の実施の形態１である多層配線が形成された基板の一部を示す模式図である。
【図３】本発明の実施の形態１である多層配線が形成された基板の一部を示すＡ−Ａ断面図である。
【図４】基板に付着するサイズ別の異物数と、配線幅と異物に起因する断線の発生数を示す図である。
【図５】本発明の実施の形態２である多層配線の形成方法を示す断面図である。
【図６】本発明の実施の形態２である多層配線が形成された基板の一部を示す模式図である。
【図７】本発明の実施の形態３であるＴＦＴアレイ基板の製造方法を示す断面図である。
【図８】本発明の実施の形態４であるＴＦＴアレイ基板の製造方法を示す断面図である。
【図９】本発明の実施の形態５であるＴＦＴアレイ基板の製造方法を示す断面図である。
【図１０】従来のＴＦＴアレイ基板の製造方法を示す断面図である。
【図１１】従来の配線における断線及びパターン欠陥の発生機構を示す模式図である。
【図１２】従来の多層配線における断線の発生機構を示す断面図である。
【符号の説明】
１ガラス基板、２下層膜、３、３ａ上層膜、４下層配線、
５、５ａ上層配線、６、６ａ多層配線、７ａ、７ｂ、１０異物、
８ピンホール、９、１１欠損部、１２ゲート電極及びゲート配線、
１４絶縁膜、１５アモルファスシリコン膜、
１６ｎ＋型アモルファスシリコン膜、１７下層膜、１８上層膜、
１９ソース電極及びソース配線、２０ドレイン電極、２１絶縁膜、
２２画素電極、２３端子電極、２４金属膜、２５配線、２６断線、
２７パターン欠陥、３０ａ、３０ｂノズル、３１ナイロン製ブラシ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a TFT array substrate constituting a liquid crystal display device and a method for manufacturing the same, and more particularly to a method for manufacturing a multilayer wiring.
[0002]
[Prior art]
FIG. 10 is a cross-sectional view showing a method of manufacturing a TFT array substrate constituting a conventional liquid crystal display device aiming at a high aperture ratio. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 12 is a gate electrode and gate wiring, 13 is a common wiring, 14 is an insulating film, 15 is an amorphous silicon film, 16 is an n + type amorphous silicon film, and 19 is a source electrode. And source wiring, 20 a drain electrode, 21 an insulating film, 22 a pixel electrode, and 23 a terminal electrode. The TFT array substrate includes a thin film transistor provided at each intersection of a plurality of source lines 19 intersecting a plurality of gate lines 12 formed on the glass substrate 1, and a pixel electrode 22 connected to the thin film transistor, Liquid crystal is sandwiched between a counter electrode substrate (not shown) provided with a counter electrode, a color filter, and the like to constitute a liquid crystal display device.
[0003]
A method for manufacturing a conventional liquid crystal display device will be described with reference to the drawings.
First, a metal film made of Al, Cr or the like is formed as a single layer on the glass substrate 1 and patterned to form gate electrodes and gate wirings 12. At this time, the common wiring 13 may be formed depending on the method (FIG. 10A). Next, an insulating film 14 made of a silicon nitride film, an amorphous silicon film 15, and an n + amorphous silicon film 16 are successively formed by PCVD. Before performing this film formation, brush cleaning or ultrasonic cleaning is applied to the substrate surface, or physical cleaning is performed by jetting pure water or a mixture of pure water and gas. This prevents the film from being peeled off or from being removed due to physical cleaning after film formation.
Subsequently, in order to form a channel portion of the transistor, the amorphous silicon film 15 and the n + amorphous silicon film 16 are patterned in an island shape (FIG. 10B). Further, the pixel electrode 22 and the terminal electrode 23 are formed of a transparent conductive film such as ITO (FIG. 10C), and the source and source wiring 19 and the drain electrode 20 are formed (FIG. 10D). Finally, in order to protect the TFT, it is covered with an insulating film 21 such as a silicon nitride film to complete the TFT array substrate (FIG. 10 (e)).
[0004]
[Problems to be solved by the invention]
In the liquid crystal display device aiming at high aperture ratio as described above, the signal wiring is proceeding in the direction of thinning. Furthermore, in order to apply to monitors and the like, demands for larger panels and higher definition are increasing year by year, and the length and number of signal wires are increasing. For this reason, the probability of occurrence of disconnection due to foreign matters generated in the process tends to increase. When a disconnection occurs in the gate layer, it is difficult to repair using the redundant wiring provided outside the image display portion. Therefore, the disconnection becomes a linear display defect and immediately becomes a defective product. As for the source wiring, if redundant wiring outside the display portion is used, the load capacity of the source wiring may increase or an EMI problem may occur, and recently, there are many designs that do not use repair. For this reason, reducing disconnection is an important issue that directly leads to an improvement in manufacturing yield. Similarly, a short circuit between wirings is a serious problem because it is difficult to find the occurrence location by electrical inspection and repair is difficult.
[0005]
A generation mechanism of disconnection and pattern defect in the conventional wiring will be described with reference to FIG. After the formation of the metal film 24 on the substrate 1, as shown in FIG. 11 (a), there are foreign matter 7a attached to the surface of the metal film 24 and foreign matter 7b in the film. After film formation, in a normal process, physical cleaning is performed before applying a resist for patterning. As a result, the foreign matter 7a on the surface of the metal film 24 is removed, and pattern defects can be prevented. However, when the foreign matter 7b in the film is removed together with the metal film 24, the wire 26 is broken when the wiring 25 is formed as shown in FIG. Such disconnection 26 has a very high frequency of occurrence when the width of the wiring 25 becomes narrower and becomes equal to or smaller than the size of the foreign matter. If the foreign matter 7b remains without being removed by physical cleaning, as shown in FIG. 11 (c), the resist film is thickened around the foreign matter 7b by resist application at the time of patterning. The combined exposure amount does not allow sufficient exposure, resulting in a pattern defect 27 that is many times larger than the foreign matter. This has the problem of causing a short circuit between the wirings 25, contrary to the disconnection.
[0006]
Also, conventionally, multilayer wiring has been widely used for the purpose of covering pinholes etc. generated in lower layer wiring with upper layer wiring to prevent short circuit, or covering lower layer wiring vulnerable to scratches and corrosion with upper layer wiring, Also in this multilayer wiring, when the lower layer film and the upper layer film are continuously formed and physical cleaning is not performed after the lower layer film is formed, the physical layer after the upper layer film 3 is formed as shown in FIG. In the cleaning, the foreign matter 7b is removed together with the lower layer film 2 and the upper layer film 3, and there is no effect on the disconnection 26 caused by the foreign matter 7b. Conventionally, as a measure for preventing the disconnection 26 caused by such a foreign matter 7b, it has been relied on clean technology such as strengthening of foreign matter management until film formation after cleaning before film formation, and strengthening of dust generation in the film forming apparatus. However, it was not a sufficient solution.
[0007]
There is also a method for preventing disconnection due to pattern defects caused by the photolithography process by performing a photolithography process on the upper film and the lower film, respectively. For example, in Japanese Patent Application Laid-Open No. 62-274747, after forming a Cr film on a glass substrate, patterning is performed by photolithography, and after sufficiently cleaning the substrate, a Mo film is formed and patterning is performed by photolithography. A wiring pattern made of Cr / Mo is formed. According to such a wiring pattern, by performing photolithography twice, disconnection due to pattern defects caused by each photolithography process can be prevented, and further, after the pattern formation of Cr as the lower layer film is sufficiently washed By doing so, it is considered that the foreign matter 7b present in the lower layer film can also be removed. However, since the photoengraving process is performed twice, there is a problem that the number of processes is increased and the cost is increased as compared with wiring using a single layer film.
[0008]
The present invention was made to solve the above problems, and provides a method for manufacturing a TFT array substrate capable of reducing disconnection and pattern defects caused by foreign matters in a simple process, An object is to manufacture a TFT array substrate having a high aperture ratio and high reliability with a high yield.
[0009]
[Means for Solving the Problems]
A TFT array substrate manufacturing method according to the present invention includes a thin film transistor provided at each intersection of a plurality of source lines intersecting a plurality of gate lines formed on an insulating substrate, and a pixel connected to the thin film transistor A method of manufacturing a TFT array substrate having electrodes, wherein a process of cleaning a substrate surface after forming a conductive film as a wiring material on the substrate and removing foreign substances in and on the conductive film is repeated a plurality of times. , Forming a multilayer film of two or more layers, applying a resist on the multilayer film, and performing patterning by photolithography, Etching the multilayer film, It is manufactured including a step of forming a multilayer wiring.
The cleaning step is performed by physical cleaning or a combination of physical cleaning and chemical cleaning.
[0010]
Further, Cr, Mo, W, Ti or the like is formed as a wiring material, and the subsequent cleaning step includes physical cleaning in which the substrate surface is rubbed with a hydrophilic brush while being wetted with a liquid.
In addition, an Al-based alloy, a Cu-based alloy, or the like is formed as a wiring material, and the subsequent cleaning step includes physical cleaning that ejects a liquid on which an ultrasonic wave of 20 kHz to 2 MHz is placed on the substrate surface.
Further, after the conductive film is formed and before physical cleaning, light etching is performed using a chemical solution that can etch the conductive film.
A developing solution is used as the chemical solution.
Moreover, a resist stripping solution is used as the chemical solution.
[0011]
The TFT array substrate according to the present invention includes a thin film transistor provided at each intersection of a plurality of source lines intersecting a plurality of gate lines formed on an insulating substrate, and a pixel electrode connected to the thin film transistor. , And one or both of the gate wiring and the source wiring are multi-layer wirings created by using the TFT array substrate manufacturing method described above.
The wiring width of the multilayer wiring is 1 μm or more and 20 μm or less.
In the multilayer wiring, all layers are made of the same material.
Furthermore, in the multilayer wiring, the main components of all layers are made of the same material.
The multilayer wiring has a tapered cross section.
In addition, the multilayer wiring has the lowest layer thickness.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing a method for forming a multilayer wiring constituting the TFT array substrate according to the first embodiment of the present invention. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 2 and 3 are conductive films which are wiring materials, 2 is a lower layer film, 3 is an upper layer film, 4 is a lower layer wiring composed of a lower layer film 2, and 5 is an upper layer film. 3 is an upper layer wiring composed of 3, and 6 is a multilayer wiring composed of a lower layer wiring 4 and an upper layer wiring 5. Reference numeral 30a denotes a nozzle that ejects a liquid with ultrasonic waves of 20 kHz to 2 MHz on the substrate surface, 30b denotes a nozzle that supplies a liquid such as pure water to the substrate surface, and 31 denotes a hydrophilic surface that rubs while scanning the substrate surface. Nylon brush.
[0013]
A method for forming the multilayer wiring 6 according to the present embodiment will be described. First, a lower layer film 2 made of an Al alloy is formed on the glass substrate 1 by sputtering to a thickness of about 200 nm (FIG. 1 (a)). Next, as physical cleaning on the substrate surface, for example, pure water on which ultrasonic waves of 1 MHz are placed is scanned while being ejected from the nozzle 30a at a flow rate of about 30 L / min (FIG. 1 (b)). In addition, the foreign matter removal effect can be improved by using the above-described physical cleaning and chemical cleaning in combination as necessary. In such a case, a light etching process using a developer, a resist stripper, an Al alloy etchant, or the like is added before the physical cleaning.
[0014]
Next, an upper layer film 3 made of, for example, Cr is formed by sputtering to a thickness of about 200 nm (FIG. 1 (c)). Further, as physical cleaning, for example, brush cleaning is performed by rubbing with a hydrophilic brush such as a nylon brush 31 while the substrate surface is wetted with a liquid such as pure water (FIG. 1 (d)), and an ultrasonic wave of 1 MHz is further applied. Washing is performed by injecting pure water from the nozzle 30a at a flow rate of about 30 L / min. If necessary, a light etching process using a developing solution, a resist stripping solution, a Cr etching solution, or the like is added before the physical cleaning. Subsequently, a resist is applied on the upper layer film 3, resist patterning is performed by photolithography, etching of the upper layer film 3 made of Cr film, and subsequent etching of the lower layer film 2 made of Al alloy are performed. A multilayer wiring 6 having a width of 15 μm and formed of the wiring 4 is formed (FIG. 1 (e)). In the present embodiment, an Al alloy is used as the lower layer film 2, but a Cu alloy, Mo, W, Ti, or the like may be used.
[0015]
Hereinafter, the operation of the multilayer wiring 6 according to the present embodiment will be described in detail with reference to FIGS. FIG. 2 is a schematic view showing a part of the substrate on which the multilayer wiring 6 is formed in the present embodiment, and FIG. 3 is a cross-sectional view taken along line AA in FIG. In the lower layer film 2 made of an Al alloy, several tens of foreign matters 7b of 1 μm or more exist. There are also several pinholes 8 of 1 μm or less (FIGS. 2 (a) and 3 (a)). By performing physical cleaning such as injecting pure water on which 1 MHz ultrasonic waves are placed, the foreign matter 7b is removed and the defect 9 remains (FIGS. 2B and 3B). Next, by forming the upper layer film 3 made of Cr, the defect portion 9 and the pinhole 8 are also covered with the upper layer film 3 (FIGS. 2 (c) and 3 (c)). Subsequently, physical cleaning is performed on the surface of the upper layer film 3 to remove the surface of the upper layer film 3 and the foreign matter 10 in the film (FIG. 3 (d)). By patterning this, a multilayer wiring 6 comprising a lower layer wiring 4 and an upper layer wiring 5 is formed (FIG. 2 (d)). The multilayer wiring 6 is electrically connected because the missing portion 9 of the lower layer wiring 4 is covered with the upper layer wiring 5, and does not break. Furthermore, since the upper layer film 3 is physically cleaned, the foreign matter 10 in the upper layer film 3 is also removed to form a defective portion 11, and the subsequent physical cleaning prevents new disconnection due to the separation of the foreign matter. ing.
[0016]
FIG. 4 is a diagram showing the number of foreign matters attached to the substrate by size, the wiring width when wires are formed on the substrate, and the number of disconnections caused by the foreign matters. From the figure, it can be seen that the number of disconnections due to foreign matter increases in the wiring having a width of 20 μm or less. Therefore, the present invention is particularly effective for wiring having a width of 20 μm or less.
[0017]
As described above, according to the multilayer wiring 6 created in the present embodiment, disconnection caused by the foreign matter 7b in the lower layer film 2 can be prevented, and newly generated by subsequent physical cleaning. Disconnection can also be prevented. Further, in the present embodiment, physical cleaning is performed after each of the lower layer film 2 and the upper layer film 3 to remove foreign matters, so that the film thickness of the metal deposited on the foreign matter 7b and the foreign matter 10 is reduced. Compared to the case where the film is thin and continuously formed, it is easier to remove foreign matters by cleaning, so that pattern defects caused by the foreign matters 7b and 10 can also be reduced. Furthermore, in this embodiment, since the multilayer film 6 is patterned by a single photolithography process, the process is simple and can be manufactured at low cost.
[0018]
Embodiment 2. FIG.
FIG. 5 is a cross-sectional view showing a method for forming a multilayer wiring constituting the TFT array substrate according to the second embodiment of the present invention. In the figure, 3a is an upper layer film made of an Al alloy, 5a is an upper layer wiring made of the upper layer film 3a, and 6a is a multilayer wiring made of the lower layer wiring 4 and the upper layer wiring 5a. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof is omitted.
A method of forming the multilayer wiring 6a according to this embodiment will be described. First, a lower layer film 2 made of an Al alloy is formed on the glass substrate 1 by sputtering to a thickness of about 100 nm (FIG. 5 (a)). Next, as the physical cleaning on the substrate surface, for example, cleaning is performed by injecting pure water with 1 MHz ultrasonic waves from the nozzle 30a at a flow rate of about 30 L / min (FIG. 5B). If necessary, a light etching process similar to that of the first embodiment is added before the physical cleaning.
[0019]
Next, an upper layer film 3a made of, for example, an Al alloy is formed to a thickness of about 300 nm by sputtering. Next, as physical cleaning, for example, cleaning is performed by injecting pure water loaded with 1 MHz ultrasonic waves from the nozzle 30a at a flow rate of about 30 L / min (FIG. 5 (c)). If necessary, a light etching process is added before this physical cleaning. Subsequently, resist patterning is performed by photolithography, and etching of the lower layer film 2 and the upper layer film 3a made of an Al alloy is performed in a lump to form a multilayer wiring 6a having a width of 15 μm made of the upper layer wiring 5a and the lower layer wiring 4 ( FIG. 5 (d)).
[0020]
FIG. 6 is a schematic diagram showing a part of the substrate on which the multilayer wiring 6a is formed in the present embodiment. Similarly to the first embodiment, the multilayer wiring 6a according to the present embodiment is electrically connected and is not disconnected because the missing portion 9 of the lower wiring 4 is covered with the upper wiring 5a. . Further, since physical cleaning is performed on the upper layer film 3a, the foreign matter in the upper layer wiring 5a is also removed to form the defective portion 11, and a new disconnection due to the separation of the foreign matter due to subsequent physical cleaning is prevented. ing.
[0021]
As described above, also in the present embodiment, the same effect as in the first embodiment can be obtained. Furthermore, since the lower layer film 2 is thinner than the upper layer film 3a, the effect of removing foreign matters in the lower layer film 2 is high. Become. In the case of a multilayer film having three or more layers, the lowermost layer may be formed with the smallest thickness. Furthermore, since the lower layer film 2 and the upper layer film 3a are made of the same material, etching can be performed in a lump, and nitric acid can be added to the etching solution to form a tapered cross section. The upper layer formed thereafter It is possible to prevent breakage in the pattern.
[0022]
In this embodiment, the Al alloy film is formed in two layers. However, other multilayer films made of the same material or multilayer films made of the same material and having different minor components may be used. An effect is obtained. Although the wiring width is 15 μm, the same effect can be obtained if the wiring width is 1 μm or more and 20 μm or less.
When a conductive film having a relatively low hardness, such as an Al-based alloy and a Cu-based alloy, is used as the wiring material, pure water on which ultrasonic waves of 20 kHz to 2 MHz are placed is used as a physical cleaning means at a flow rate of 30 L / min. It is desirable to use only the method of injecting to the extent. As a result, only foreign substances can be efficiently removed without damaging the film. In addition, when a relatively hard conductive film such as Cr, Mo, W, or Ti is used as the wiring material, it is possible to remove foreign matters by using brush cleaning that wets the substrate surface with a liquid and rubs it with a hydrophilic brush. Removal efficiency can be increased.
[0023]
Embodiment 3 FIG.
FIG. 7 is a cross-sectional view showing a method for manufacturing a TFT array substrate according to Embodiment 3 of the present invention. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 12 is a gate electrode and gate wiring which is a multilayer wiring composed of an Al alloy in the lower layer and Cr in the upper layer, 14 is an insulating film, 15 is an amorphous silicon film, 16 is n + type amorphous silicon films 19 and 20 are source and source wirings and drain electrodes which are multi-layer wirings composed of a lower layer film 17 and an upper layer film 18 made of Cr, respectively, 21 is an insulating film, 22 is a pixel electrode, and 23 is a terminal. Each electrode is shown. The TFT array substrate according to the present embodiment includes a pixel electrode 22 connected to a thin film transistor provided at each intersection of a plurality of source lines 19 that intersect with a plurality of gate lines 12 formed on the glass substrate 1. A liquid crystal display device is configured by sandwiching liquid crystal with a counter electrode substrate (not shown) provided with a counter electrode, a color filter, and the like.
[0024]
Below, the manufacturing method of the TFT array substrate by this Embodiment is demonstrated. First, on the glass substrate 1, according to the method for forming a multilayer wiring described in the first embodiment, a two-layer film having an Al-based alloy as a lower layer and Cr as an upper layer is formed and patterned to perform gate electrode and gate wiring 12 Form. The width of the gate wiring 12 is 15 μm. Further, the common wiring 13 may be formed simultaneously by a method (FIG. 7A). Next, after performing physical cleaning such as brush cleaning, an insulating film 14 made of a silicon nitride film, an amorphous silicon film 15, and an n + amorphous silicon film 16 are successively formed by PCVD, for example, about 500 nm, 200 nm, and 50 nm, respectively. . Subsequently, in order to form a channel portion of the transistor, the amorphous silicon film 15 and the n + amorphous silicon film 16 are patterned in an island shape (FIG. 7B).
[0025]
Next, for example, a lower layer film 17 made of Cr is formed to a thickness of about 100 nm by sputtering (FIG. 7 (c)), and as a physical cleaning, for example, the substrate surface such as nylon brush 31 is wetted with a liquid such as pure water. A hydrophilic brush is scanned to perform brush cleaning that rubs the surface of the substrate, and further, cleaning is performed by injecting pure water with 1 MHz ultrasonic waves at a flow rate of about 30 L / min from the nozzle. If necessary, a light etching process with a chemical solution is added before the physical cleaning. Next, an upper layer film 18 made of Cr is formed to a thickness of about 300 nm by sputtering, and physical cleaning similar to that of the lower layer film 17 is performed. Next, the upper layer film 18 and the lower layer film 17 are patterned and etched to form a source electrode and source wiring 19 and a drain electrode 20. At this time, the upper layer film 18 and the lower layer film 17 made of Cr are etched into a tapered shape. The width of the source wiring 19 is 5 μm. Thereafter, the n + amorphous silicon film 16 on the channel is removed by dry etching, and the resist is removed (FIG. 7 (d)).
[0026]
Further, after performing physical cleaning such as brush cleaning, an insulating film 21 such as a silicon nitride film or an organic transparent film is formed, and the insulating film 21 on the drain electrode 20 and the terminal portion is removed (FIG. 7E). ). Next, an ITO film is formed to a thickness of, for example, about 100 nm by sputtering, and patterning is performed to form the pixel electrode 22 and the terminal electrode 23 (FIG. 7 (f)). In the present embodiment, as the gate electrode and the gate wiring 12, a two-layer film of a lower layer film Al-based alloy and an upper film Cr is used, but a two-layer film of Cr, a two-layer film of Al-based alloy, or the like is used. A two-layer film of the same material may be used, in which case etching may be performed once, and a wiring having a tapered cross section can be easily formed.
[0027]
As described above, according to the present embodiment, since the gate wiring 12 and the source wiring 19 are the multilayer wiring as shown in the first and second embodiments, disconnection and short circuit due to foreign matters are unlikely to occur. . In addition, since sufficient cleaning is performed after the formation of the upper layer film, defects in the insulating films 14 and 21 can be prevented, and new disconnection due to foreign matters does not occur in the cleaning after the formation of the wiring. Furthermore, since the source electrode and source wiring 19 and the drain electrode 20 have a tapered cross section, the pixel electrode 22 can be prevented from being cut off. As a result, disconnection of wiring, short circuit, defects in insulating film, etc. can be reduced, and a liquid crystal display device with high aperture ratio and high reliability can be manufactured with high yield without increasing the photolithography process. Is possible.
[0028]
Embodiment 4 FIG.
FIG. 8 is a cross-sectional view showing a manufacturing method of the TFT array substrate according to the fourth embodiment of the present invention. In the drawings, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted.
Below, the manufacturing method of the TFT array substrate by this Embodiment is demonstrated. First, a two-layer film of an Al-based alloy is formed on the glass substrate 1 according to the method for forming a multilayer wiring described in the second embodiment, and patterned to form a gate electrode and a gate wiring 12. The width of the gate wiring 12 is 15 μm. Further, the cross section is tapered to prevent the pixel electrode 22 to be formed later, the source and source wiring 19, and the drain electrode 20 from being cut off (FIG. 8 (a)). Next, after performing physical cleaning by injecting pure water carrying 1 MHz ultrasonic waves from a nozzle at a flow rate of about 30 L / min, the insulating film 14 made of a silicon nitride film, the amorphous silicon film 15, and n + amorphous are formed by PCVD. The silicon film 16 is continuously formed, for example, about 500 nm, 200 nm, and 50 nm, respectively. Subsequently, in order to form a channel portion of the transistor, the amorphous silicon film 15 and the n + amorphous silicon film 16 are patterned in an island shape (FIG. 8B).
[0029]
Next, an ITO film is formed to a thickness of about 100 nm by sputtering, for example, and patterning is performed to form the pixel electrode 22 and the terminal electrode 23 (FIG. 8C). Next, for example, a lower layer film 17 made of Cr is formed to a thickness of about 100 nm by sputtering (FIG. 8 (d)), and as a physical cleaning, for example, the substrate surface is wetted with a liquid such as pure water and a hydrophilic material such as a nylon brush is used. Brush cleaning is performed by rubbing with a brush made of the product, and further, cleaning is performed by injecting pure water with 1 MHz ultrasonic waves from the nozzle at a flow rate of about 30 L / min. If necessary, a light etching process with a chemical solution is added before the physical cleaning.
[0030]
Next, for example, an upper layer film 18 composed of two layers of a lower Al alloy film of 300 nm and an upper Cr film of about 100 nm is continuously formed by sputtering, and physical cleaning similar to that of the lower layer 17 is performed. Next, the upper layer film 18 and the lower layer film 17 are patterned and etched to form a source electrode and source wiring 19 and a drain electrode 20. The width of the source wiring 19 is 5 μm. Thereafter, the n + amorphous silicon film 16 on the channel is removed by dry etching, and the resist is removed (FIG. 8 (e)). Further, in order to protect the TFT, it is covered with an insulating film 21 such as a silicon nitride film (FIG. 8 (f)).
As described above, the TFT array substrate manufacturing method according to the present embodiment can reduce the disconnection of wiring, the short circuit, the defect of the insulating film, etc., as in the third embodiment, and has a high aperture ratio. A highly reliable liquid crystal display device can be manufactured at a high yield without increasing the photolithography process.
[0031]
Embodiment 5 FIG.
FIG. 9 is a cross-sectional view showing a method of manufacturing a TFT array substrate according to the fifth embodiment of the present invention. In the drawings, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted.
Below, the manufacturing method of the TFT array substrate by this Embodiment is demonstrated. First, a two-layer film of an Al-based alloy is formed on the glass substrate 1 according to the method for forming a multilayer wiring described in the second embodiment, and patterned to form a gate electrode and a gate wiring 12. The width of the gate wiring 12 is 15 μm. Further, the cross section is tapered to prevent the pixel electrode 22 to be formed later, the source and source wiring 19 and the drain electrode 20 from being cut off (FIG. 9A). Next, after performing physical cleaning by injecting pure water carrying 1 MHz ultrasonic waves from a nozzle at a flow rate of about 30 L / min, the insulating film 14 made of a silicon nitride film, the amorphous silicon film 15, and n + amorphous are formed by PCVD. The silicon film 16 is continuously formed, for example, about 500 nm, 200 nm, and 50 nm. Subsequently, in order to form a channel portion of the transistor, the amorphous silicon film 15 and the n + amorphous silicon film 16 are patterned in an island shape (FIG. 9B).
[0032]
Next, a lower layer film 17 made of ITO is formed to a thickness of about 100 nm by sputtering, and as physical cleaning, for example, brush cleaning is performed by rubbing with a hydrophilic brush such as a nylon brush 31 while the substrate surface is wetted with a liquid such as pure water. Further, cleaning is performed by injecting pure water on which 1 MHz ultrasonic waves are placed at a flow rate of about 30 L / min from the nozzle. If necessary, a light etching process with a chemical solution is added before the physical cleaning. Next, an upper layer film 18 made of Cr is formed to a thickness of about 400 nm by sputtering, and physical cleaning similar to that of the lower layer film 17 is performed (FIG. 9 (c)). Next, the upper layer film 18 and the lower layer film 17 are subjected to patterning and etching of a portion that is the sum of the areas of the source electrode, source wiring, drain electrode, and pixel electrode, and the n + amorphous silicon film 16 on the channel is removed by dry etching. Then, the resist is removed (FIG. 9 (d)).
[0033]
Further, the source electrode and source wiring 19 and the drain electrode 20 are patterned, and the upper layer film 18 on the pixel electrode 22 and the terminal electrode 23 is removed by etching (FIG. 9 (e)). The width of the source wiring 19 is 5 μm. Further, in order to protect the TFT, it is covered with an insulating film 21 such as a silicon nitride film, and the insulating film 21 on the pixel electrode 22 is removed (FIG. 9 (f)). In the present embodiment and the fourth embodiment, a two-layer film of an Al alloy is used as the gate electrode and the gate wiring 12, but two layers of a Cr two-layer film, a lower layer Al-based alloy, and an upper layer Cr are used. A layer film or the like may be used, and in that case, brush cleaning can be performed as physical cleaning. Moreover, in the said Embodiment 3-5, although multilayer wiring was used for both the gate wiring 12 and the source wiring 19 of a TFT array substrate, you may use only for any one.
As described above, the TFT array substrate manufacturing method according to the present embodiment can reduce the disconnection of wiring, the short circuit, the defect of the insulating film, and the like, as in the third and fourth embodiments. It is possible to manufacture a liquid crystal display device that is highly reliable at a high yield without increasing the photolithography process.
[0034]
In the first to fifth embodiments, the multilayer wiring mainly composed of the two-layer film has been described. However, if necessary, the film forming and cleaning steps are repeated a plurality of times to obtain a multilayer wiring of three or more layers. Similar effects can be obtained.
In the first to fifth embodiments, the method for forming a multilayer wiring in the manufacturing process of the TFT array substrate has been described. However, the present invention can also be applied to a semiconductor device. Also in a semiconductor device, due to the trend toward higher integration and thinning, disconnection and short circuit due to foreign matter are important issues that affect yield. According to the present invention, disconnection and short circuit of wiring in a semiconductor device. Etc. can be significantly reduced, and the yield can be improved.
[0035]
【The invention's effect】
As described above, according to the present invention, after forming a conductive film as a wiring material, the process of thoroughly cleaning the substrate surface and removing foreign matter in and on the conductive film is repeated a plurality of times to form two or more layers. After forming the multilayer film, the multilayer film is patterned to form a multilayer wiring, so that it is possible to reduce wiring disconnection, short circuit, etc. in a simple process without increasing the photolithography process, The manufacturing yield of the TFT array substrate can be improved.
[0036]
In addition, by making all the layers of the multilayer wiring the same material, or by using the same material as the main component of all layers, it is possible to etch all at once, and further, the cross section can be easily tapered. It is possible to prevent the pattern formed on the multilayer wiring from being cut off in the subsequent steps.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a multilayer wiring forming method according to a first embodiment of the present invention.
FIG. 2 is a schematic view showing a part of a substrate on which a multilayer wiring according to the first embodiment of the present invention is formed.
FIG. 3 is a cross-sectional view taken along line AA showing a part of the substrate on which the multilayer wiring according to the first embodiment of the present invention is formed;
FIG. 4 is a diagram showing the number of foreign matters by size adhering to a substrate, the number of occurrences of disconnection due to wiring width and foreign matters.
FIG. 5 is a cross-sectional view showing a multilayer wiring forming method according to a second embodiment of the present invention.
6 is a schematic view showing a part of a substrate on which a multilayer wiring according to a second embodiment of the present invention is formed. FIG.
FIG. 7 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to a third embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to a fourth embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to a fifth embodiment of the present invention.
FIG. 10 is a cross-sectional view showing a conventional method of manufacturing a TFT array substrate.
FIG. 11 is a schematic view showing a mechanism of occurrence of disconnection and pattern defects in conventional wiring.
FIG. 12 is a cross-sectional view showing a disconnection generation mechanism in a conventional multilayer wiring.
[Explanation of symbols]
1 glass substrate, 2 lower layer film, 3 3a upper layer film, 4 lower layer wiring,
5, 5a Upper layer wiring, 6, 6a Multi-layer wiring, 7a, 7b, 10 Foreign material,
8 pinholes, 9, 11 defects, 12 gate electrodes and gate wiring,
14 insulating film, 15 amorphous silicon film,
16 n + type amorphous silicon film, 17 lower layer film, 18 upper layer film,
19 source electrode and source wiring, 20 drain electrode, 21 insulating film,
22 pixel electrode, 23 terminal electrode, 24 metal film, 25 wiring, 26 disconnection,
27 Pattern defect, 30a, 30b nozzle, 31 Nylon brush.

Claims

絶縁性基板上に形成された複数本のゲート配線と交差する複数本のソース配線の各交点に設けられた薄膜トランジスタと、この薄膜トランジスタに接続された画素電極を備えたＴＦＴアレイ基板の製造方法であって、
基板上に配線材料である導電膜を成膜後、上記基板表面を洗浄し、上記導電膜中及び膜上の異物を除去する工程を複数回繰り返し、二層以上の多層膜を形成する工程、
上記多層膜上にレジストを塗布し、写真製版によるパターニングを行い、上記多層膜をエッチングし、多層配線を形成する工程を含むことを特徴とするＴＦＴアレイ基板の製造方法。A method of manufacturing a TFT array substrate comprising a thin film transistor provided at each intersection of a plurality of source wirings intersecting with a plurality of gate wirings formed on an insulating substrate, and a pixel electrode connected to the thin film transistor. And
A step of forming a multilayer film of two or more layers by forming a conductive film as a wiring material on the substrate, cleaning the surface of the substrate, and removing the foreign matter in and on the conductive film a plurality of times.
A method of manufacturing a TFT array substrate, comprising: applying a resist on the multilayer film, performing patterning by photolithography , etching the multilayer film, and forming a multilayer wiring.

洗浄工程は、物理的洗浄または物理的洗浄と化学的洗浄の併用により行うことを特徴とする請求項１記載のＴＦＴアレイ基板の製造方法。 2. The method of manufacturing a TFT array substrate according to claim 1, wherein the cleaning step is performed by physical cleaning or a combination of physical cleaning and chemical cleaning.

配線材料としてＣｒ、Ｍｏ、Ｗ、Ｔｉ等を成膜し、その後の洗浄工程は、基板表面を液体で濡らしながら親水性ブラシで擦る物理的洗浄を含むことを特徴とする請求項１または請求項２に記載のＴＦＴアレイ基板の製造方法。 2. The method according to claim 1, wherein Cr, Mo, W, Ti, or the like is formed as a wiring material, and the subsequent cleaning step includes physical cleaning in which the substrate surface is rubbed with a hydrophilic brush while being wetted with a liquid. 3. A method for producing a TFT array substrate according to 2.

配線材料としてＡｌ系合金及びＣｕ系合金等を成膜し、その後の洗浄工程は、基板表面に２０ｋＨｚ〜２ＭＨｚの超音波を乗せた液体を噴射する物理的洗浄を含むことを特徴とする請求項１または請求項２に記載のＴＦＴアレイ基板の製造方法。 An Al-based alloy, a Cu-based alloy, or the like is formed as a wiring material, and the subsequent cleaning step includes physical cleaning in which a liquid on which an ultrasonic wave of 20 kHz to 2 MHz is placed is sprayed on the substrate surface. A method for manufacturing a TFT array substrate according to claim 1 or 2.

導電膜を成膜後、物理的洗浄を行う前に、上記導電膜をエッチング可能な薬液によるライトエッチを行うことを特徴とする請求項２〜請求項４のいずれか一項に記載のＴＦＴアレイ基板の製造方法。 5. The TFT array according to claim 2, wherein after the conductive film is formed and before physical cleaning, light etching is performed with a chemical solution capable of etching the conductive film. A method for manufacturing a substrate.

薬液として、現像液を用いることを特徴とする請求項５に記載のＴＦＴアレイ基板の製造方法。 6. The method of manufacturing a TFT array substrate according to claim 5, wherein a developing solution is used as the chemical solution.

薬液として、レジスト剥離液を用いることを特徴とする請求項５に記載のＴＦＴアレイ基板の製造方法。 6. The method of manufacturing a TFT array substrate according to claim 5, wherein a resist stripping solution is used as the chemical solution.

絶縁性基板上に形成された複数本のゲート配線と交差する複数本のソース配線の各交点に設けられた薄膜トランジスタと、この薄膜トランジスタに接続された画素電極を備え、上記ゲート配線及び上記ソース配線のいずれか一方または両方が、請求項１〜請求項７のいずれか一項に記載のＴＦＴアレイ基板の製造方法を用いて作成された多層配線であることを特徴とするＴＦＴアレイ基板。 A thin film transistor provided at each intersection of a plurality of source lines intersecting with a plurality of gate lines formed on an insulating substrate, and a pixel electrode connected to the thin film transistor, the gate lines and the source lines Either or both are multilayer wiring produced using the manufacturing method of the TFT array substrate as described in any one of Claims 1-7, The TFT array substrate characterized by the above-mentioned.

多層配線の配線幅は、１μｍ以上２０μｍ以下とすることを特徴とする請求項８記載のＴＦＴアレイ基板。 9. The TFT array substrate according to claim 8, wherein the wiring width of the multilayer wiring is 1 μm or more and 20 μm or less.

多層配線は、全ての層が同一材料よりなることを特徴とする請求項８または請求項９に記載のＴＦＴアレイ基板。 10. The TFT array substrate according to claim 8, wherein all the layers of the multilayer wiring are made of the same material.

多層配線は、全ての層の主成分が同一の材料よりなることを特徴とする請求項８または請求項９に記載のＴＦＴアレイ基板。 10. The TFT array substrate according to claim 8, wherein the multilayer wiring is composed of the same material as a main component of all layers.

多層配線は、断面をテーパー形状としたことを特徴とする請求項１０または請求項１１に記載のＴＦＴアレイ基板。 The TFT array substrate according to claim 10 or 11, wherein the multilayer wiring has a tapered cross section.

多層配線は、最下層の膜厚を最も薄くしたことを特徴とする請求項８〜請求項１２のいずれか一項に記載のＴＦＴアレイ基板。 The TFT array substrate according to any one of claims 8 to 12, wherein the multilayer wiring has the lowest thickness of the lowermost layer.