JP3930965B2 - TFT array substrate and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、液晶表示装置を構成するTFTアレイ基板及びその製造方法、特に多層配線の製造方法に関するものである。
【0002】
【従来の技術】
図10は、従来の高開口率を目指した液晶表示装置を構成するTFTアレイ基板の製造方法を示す断面図である。図において、1は透明絶縁性基板であるガラス基板、12はゲート電極及びゲート配線、13は共通配線、14は絶縁膜、15はアモルファスシリコン膜、16はn+型アモルファスシリコン膜、19はソース電極及びソース配線、20はドレイン電極、21は絶縁膜、22は画素電極、23は端子電極をそれぞれ示している。TFTアレイ基板は、ガラス基板1上に形成された複数本のゲート配線12と交差する複数本のソース配線19の各交点に設けられた薄膜トランジスタと、この薄膜トランジスタに接続された画素電極22を備え、対向電極及びカラーフィルタ等を備えた対向電極基板(図示せず)との間に液晶を挟持し、液晶表示装置を構成している。
【0003】
従来の液晶表示装置の製造方法を図に従って説明する。
まず、ガラス基板1上に、Al、Cr等からなる金属膜を単層で成膜し、パターニングを行い、ゲート電極及びゲート配線12を形成する。この時、方式により、共通配線13を形成する場合もある(図10(a) )。次に、PCVDによって、シリコン窒化膜からなる絶縁膜14、アモルファスシリコン膜15、n+アモルファスシリコン膜16を連続成膜する。この成膜を行う前に、基板表面にブラシ洗浄や超音波を乗せた純水、または純水とガスの混合物等を噴射する物理的洗浄を行い、成膜前の基板表面の異物によって、CVD膜が剥がれたり、成膜後の物理的洗浄によって異物が除去され欠損となることを防止する。
続いて、トランジスタのチャネル部分を形成するために、アモルファスシリコン膜15及びn+アモルファスシリコン膜16を島状にパターニングする(図10(b) )。さらに、ITO等の透明導電膜により画素電極22、端子電極23を形成し(図10(c) )、ソース電極及びソース配線19、ドレイン電極20を形成する(図10(d) )。最後に、TFTを保護する為に、シリコン窒化膜等の絶縁膜21で覆い、TFTアレイ基板が完成する(図10(e) )。
【0004】
【発明が解決しようとする課題】
上記のような、高開口率化を目指した液晶表示装置においては、信号配線は細線化の方向に進んでいる。さらに、モニター等に応用するため、パネルの大型化、高精細化の要求も年々高まっており、信号配線の長さ、本数は増加の方向にある。このため、プロセス内で発生する異物に起因する断線の発生確率は高くなる傾向にある。ゲートレイヤで断線が発生した場合、画像表示部分の外に設けた冗長配線を用いた修復は困難である為、断線は線状の表示不良となり、即不良品となる。また、ソース配線についても、表示部外の冗長配線を用いると、ソース配線の負荷容量が大きくなったりEMI問題を発生することがあるため、最近ではリペアを用いない設計が多くなってきている。このようなことから、断線の低減は製造歩留まりの向上に直接つながる重要な課題となっている。また、同様に、配線間の短絡に関しても、発生箇所を電気的な検査で見つけることが困難で、修復が難しいため、重大な課題となっている。
【0005】
従来の配線における断線及びパターン欠陥の発生機構を図11を用いて説明する。基板1上の金属膜24の成膜後には、図11(a) に示すように、金属膜24の表面に付着した異物7a及び膜中の異物7bが存在する。成膜後、通常のプロセスでは、パターニング用のレジストを塗布する前に物理的洗浄を行う。それによって、金属膜24表面の異物7aは除去され、パターン欠陥を防止することができる。しかし、膜中の異物7bが金属膜24と共に除去された場合、図11(b) に示すように、配線25を形成した時に断線26となってしまう。このような断線26は、配線25の幅が細くなり、異物サイズと同等かそれ以下になってきた場合、発生頻度が非常に高くなる。また、異物7bが物理洗浄により除去されず残った場合には、図11(c) に示すように、パターニング時のレジスト塗布によって異物7bの周辺でレジスト膜厚が厚くなり、通常の膜厚に合わせた露光量では十分に露光できずに異物の何倍もの大きさのパターン欠陥27となる。これは、断線とは逆に、配線25間の短絡を引き起こすという問題があった。
【0006】
また、従来より、下層配線で生じたピンホール等を上層配線で覆って短絡を防止したり、傷や腐食に弱い下層配線を上層配線でカバーする目的で多層配線が広く用いられているが、この多層配線においても、下層膜と上層膜を連続して成膜し、下層膜の成膜後に物理的洗浄を行わなかった場合、図12に示すように、上層膜3成膜後の物理的洗浄において、異物7bが下層膜2及び上層膜3と共に除去されてしまい、異物7bに起因する断線26に対しては効果がなかった。このような異物7bに起因する断線26の防止策として、従来は、成膜前洗浄以降、成膜までの異物管理の強化、成膜装置内の発塵管理強化等のクリーン化技術に頼っていたが、十分な解決方法にはならなかった。
【0007】
また、上層膜と下層膜にそれぞれ写真製版工程を行うことにより、写真製版工程に起因するパターン欠陥による断線を防止する方法もある。例えば特開昭62−274747号公報では、ガラス基板上にCr膜を成膜後、写真製版によるパターニングを行い、基板を十分に洗浄した後、Mo膜を成膜し、写真製版によるパターニングを行って形成された、Cr/Moよりなる配線パターンが記載されている。このような配線パターンによれば、2回の写真製版を行うことにより、それぞれの写真製版工程に起因するパターン欠陥による断線が防止でき、さらに、下層膜であるCrのパターン形成後、十分に洗浄することにより、下層膜中に存在する上述の異物7bも除去することが可能であると考えられる。しかしながら、写真製版工程を2回行うため、単層膜による配線に比べ工程数が増加し、コスト高になるという問題があった。
【0008】
本発明は、上記のような問題点を解消するためになされたもので、簡略な工程で、異物に起因する断線及びパターン欠陥を低減することが可能なTFTアレイ基板の製造方法を提供し、高開口率で信頼性の高いTFTアレイ基板を高歩留まりで製造することを目的とする。
【0009】
【課題を解決するための手段】
本発明に係わるTFTアレイ基板の製造方法は、絶縁性基板上に形成された複数本のゲート配線と交差する複数本のソース配線の各交点に設けられた薄膜トランジスタと、この薄膜トランジスタに接続された画素電極を備えたTFTアレイ基板の製造方法であって、基板上に配線材料である導電膜を成膜後、基板表面を洗浄し、導電膜中及び膜上の異物を除去する工程を複数回繰り返し、二層以上の多層膜を形成する工程と、多層膜上にレジストを塗布し、写真製版によるパターニングを行い、多層膜をエッチングし、多層配線を形成する工程を含んで製造するようにしたものである。
また、洗浄工程は、物理的洗浄または物理的洗浄と化学的洗浄の併用により行うものである。
【0010】
また、配線材料としてCr、Mo、W、Ti等を成膜し、その後の洗浄工程は、基板表面を液体で濡らしながら親水性ブラシで擦る物理的洗浄を含むものである。
また、配線材料としてAl系合金及びCu系合金等を成膜し、その後の洗浄工程は、基板表面に20kHz〜2MHzの超音波を乗せた液体を噴射する物理的洗浄を含むものである。
さらに、導電膜を成膜後、物理的洗浄を行う前に、導電膜をエッチング可能な薬液によるライトエッチを行うものである。
また、薬液として、現像液を用いるものである。
また、薬液として、レジスト剥離液を用いるものである。
【0011】
また、本発明に係わるTFTアレイ基板は、絶縁性基板上に形成された複数本のゲート配線と交差する複数本のソース配線の各交点に設けられた薄膜トランジスタと、この薄膜トランジスタに接続された画素電極を備え、ゲート配線及びソース配線のいずれか一方または両方を、上記のいずれかに記載のTFTアレイ基板の製造方法を用いて作成された多層配線としたものである。
また、多層配線の配線幅は、1μm以上20μm以下とするものである。
また、多層配線は、全ての層が同一材料よりなるものである。
さらに、多層配線は、全ての層の主成分が同一材料よりなるものである。
また、多層配線は、断面をテーパー形状としたものである。
また、多層配線は、最下層の膜厚を最も薄くしたものである。
【0012】
【発明の実施の形態】
実施の形態1.
以下に、本発明の実施の形態を図について説明する。図1は、本発明の実施の形態1であるTFTアレイ基板を構成する多層配線の形成方法を示す断面図である。図において、1は透明絶縁性基板であるガラス基板、2及び3は配線材料である導電膜で、2は下層膜、3は上層膜、4は下層膜2よりなる下層配線、5は上層膜3よりなる上層配線、6は下層配線4及び上層配線5よりなる多層配線を示している。また、30aは、基板表面に20kHz〜2MHzの超音波を乗せた液体を噴射するノズル、30bは基板表面に純水等の液体を供給するノズル、31は基板表面を走査しながら擦る親水性のナイロン製ブラシである。
【0013】
本実施の形態による多層配線6の形成方法を説明する。まず、ガラス基板1上に、Al合金からなる下層膜2をスパッタリングにより200nm程度成膜する(図1(a) )。次に、基板表面に物理的洗浄として、例えば1MHzの超音波を乗せた純水をノズル30aより流量30L/min 程度で噴射しながら走査させる(図1(b) )。なお、必要に応じて、上記のような物理的洗浄と化学的洗浄を併用することにより、異物の除去効果を上げることができる。その場合、物理的洗浄の前に、現像液、レジスト剥離液、Al合金のエッチング液等によるライトエッチング処理を追加する形で行う。
【0014】
次に、例えばCrからなる上層膜3をスパッタリングにより200nm程度成膜する(図1(c) )。さらに、物理的洗浄として、例えば基板表面を純水等の液体で濡らしながら、ナイロン製ブラシ31等の親水製ブラシで擦るブラシ洗浄を行い(図1(d) )、さらに1MHzの超音波を乗せた純水をノズル30aより流量30L/min 程度で噴射する洗浄を行う。必要に応じて、この物理的洗浄の前に、現像液、レジスト剥離液、Crのエッチング液等によるライトエッチング処理を追加する。続いて、上層膜3上にレジストを塗布し、写真製版によるレジストパターニングを行い、Cr膜よりなる上層膜3のエッチング、続いてAl合金よりなる下層膜2のエッチングを行い、上層配線5及び下層配線4よりなる幅15μmの多層配線6が形成される(図1(e) )。なお、本実施の形態では、下層膜2としてAl合金を用いたが、Cu合金、Mo、W、Ti等でも良い。
【0015】
以下に、本実施の形態による多層配線6の作用について、図2及び図3を用いて詳細に説明する。図2は、本実施の形態における多層配線6が形成された基板の一部を示す模式図、図3は図2中のA−A断面図である。Al合金からなる下層膜2中には、1μm以上の異物7bが数十個存在する。また、1μm以下のピンホール8も数カ所存在する(図2(a) 、図3(a) )。ここに1MHzの超音波を乗せた純水を噴射するというような物理的洗浄を行うことにより、異物7bは除去されて欠損部9が残る(図2(b) 、図3(b) )。次に、Crからなる上層膜3を成膜することにより、欠損部9やピンホール8上も上層膜3で覆われる(図2(c) 、図3(c) )。続いて、上層膜3表面に、物理的洗浄を行い、上層膜3表面及び膜中の異物10を除去する(図3(d) )。これをパターニングすることによって、下層配線4、上層配線5からなる多層配線6が形成される(図2(d) )。この多層配線6は、下層配線4の欠損部9が上層配線5により覆われているために、電気的に接続されており、断線とはならない。さらに、上層膜3に物理洗浄を行っているため、上層膜3中の異物10も除去され欠損部11となり、これ以降の物理的洗浄によって新たに異物の離脱による断線が発生することを防止している。
【0016】
また、図4は、基板に付着するサイズ別の異物数と、この基板に配線を形成した場合の配線幅と異物に起因する断線の発生数を示す図である。図より、幅20μm以下の配線について異物に起因する断線が多くなることがわかる。従って、本発明は、幅20μm以下の配線に対して特に有効である。
【0017】
以上のように、本実施の形態において作成された多層配線6によれば、下層膜2中の異物7bに起因する断線を防止することができ、且つ、以後の物理的洗浄によって新たに発生する断線も防止することができる。また、本実施の形態では、下層膜2、上層膜3のそれぞれの成膜後に物理的洗浄を行い、異物を除去しているため、異物7b、異物10上に堆積される金属の膜厚が薄く、連続成膜した場合に比べて洗浄による異物除去が容易であるため、異物7b、10に起因するパターン欠陥も低減することができる。さらに、本実施の形態では、多層膜6を一度の写真製版工程でパターニングしたので、工程が簡略で、低コストで製造することができる。
【0018】
実施の形態2.
図5は、本発明の実施の形態2であるTFTアレイ基板を構成する多層配線の形成方法を示す断面図である。図において、3aはAl合金からなる上層膜、5aは上層膜3aよりなる上層配線、6aは下層配線4及び上層配線5aよりなる多層配線を示している。なお、図中、同一、相当部分には同一符号を付し、説明を省略する。
本実施の形態による多層配線6aの形成方法を説明する。まず、ガラス基板1上に、Al合金からなる下層膜2をスパッタリングにより100nm程度成膜する(図5(a) )。次に、基板表面に物理的洗浄として、例えば1MHzの超音波を乗せた純水をノズル30aより流量30L/min 程度で噴射する洗浄を行う(図5(b) )。必要に応じて、この物理的洗浄の前に、上記実施の形態1と同様のライトエッチング処理を追加する。
【0019】
次に、例えばAl合金からなる上層膜3aをスパッタリングにより300nm程度成膜する。次に、物理的洗浄として、例えば1MHzの超音波を乗せた純水をノズル30aより流量30L/min 程度で噴射する洗浄を行う(図5(c) )。必要に応じて、この物理的洗浄の前にライトエッチング処理を追加する。続いて、写真製版によるレジストパターニングを行い、Al合金よりなる下層膜2及び上層膜3aのエッチングを一括して行い、上層配線5a及び下層配線4よりなる幅15μmの多層配線6aが形成される(図5(d) )。
【0020】
図6は、本実施の形態における多層配線6aが形成された基板の一部を示す模式図である。本実施の形態による多層配線6aは、上記実施の形態1と同様に、下層配線4の欠損部9が上層配線5aにより覆われているために、電気的に接続されており、断線とはならない。さらに、上層膜3aに物理的洗浄を行っているため、上層配線5a中の異物も除去され欠陥部11となり、これ以降の物理的洗浄によって新たに異物の離脱による断線が発生することを防止している。
【0021】
以上のように、本実施の形態においても上記実施の形態1と同様の効果が得られ、さらに、上層膜3aに比べて下層膜2が薄いため、下層膜2中の異物の除去効果が高くなる。なお、三層以上の多層膜の場合には、最下層の膜厚を最も薄く形成すれば良い。さらに、下層膜2と上層膜3aが同一材料であるため、一括してエッチングが可能であり、エッチング液に硝酸を加えて断面をテーパー形状に形成することができ、これ以降に形成される上層パターンでの断切れを防止することができる。
【0022】
なお、本実施の形態では、Al合金膜を二層形成したが、その他の同一材料よりなる多層膜や、主成分が同一材料よりなり、微量成分の異なる多層膜を用いても良く、同様の効果が得られる。また、配線幅は15μmとしたが、1μm以上20μm以下の配線幅であれば、同様の効果が得られる。
また、配線材料としてAl系合金及びCu系合金等、比較的硬度が低い導電膜を用いた場合には、物理的洗浄の手段として20kHz〜2MHzの超音波を乗せた純水を流量30L/min 程度で噴射する方法のみを用いることが望ましい。これによって膜に傷を付けずに異物だけを効率良く除去することができる。また、配線材料として、Cr、Mo、W、Ti等の比較的硬度の高い導電膜を用いた場合には、基板表面を液体で濡らしながら親水性ブラシで擦るブラシ洗浄を併用することにより異物の除去効率を上げることができる。
【0023】
実施の形態3.
図7は、本発明の実施の形態3であるTFTアレイ基板の製造方法を示す断面図である。図において、1は透明絶縁性基板であるガラス基板、12は下層がAl系合金、上層がCrよりなる多層配線であるゲート電極及びゲート配線、14は絶縁膜、15はアモルファスシリコン膜、16はn+型アモルファスシリコン膜、19、20は、それぞれCrからなる下層膜17及び上層膜18よりなる多層配線であるソース電極及びソース配線とドレイン電極、21は絶縁膜、22は画素電極、23は端子電極をそれぞれ示している。本実施の形態によるTFTアレイ基板は、ガラス基板1上に形成された複数本のゲート配線12と交差する複数本のソース配線19の各交点に設けられた薄膜トランジスタに接続された画素電極22を備え、対向電極及びカラーフィルタ等を備えた対向電極基板(図示せず)との間に液晶を挟持し、液晶表示装置を構成している。
【0024】
以下に、本実施の形態によるTFTアレイ基板の製造方法を説明する。まず、ガラス基板1上に、上記実施の形態1に記載の多層配線の形成方法に従って、下層がAl系合金、上層がCrよりなる二層膜を形成し、パターニングを行いゲート電極及びゲート配線12を形成する。なお、ゲート配線12の幅は15μmとする。さらに、方式により、共通配線13を同時に形成する場合もある(図7(a) )。次に、ブラシ洗浄等の物理的洗浄を行った後、PCVDによって、シリコン窒化膜からなる絶縁膜14、アモルファスシリコン膜15、n+アモルファスシリコン膜16をそれぞれ例えば500nm、200nm、50nm程度連続成膜する。続いて、トランジスタのチャネル部分を形成するために、アモルファスシリコン膜15及びn+アモルファスシリコン膜16を島状にパターニングする(図7(b) )。
【0025】
次に、例えばCrからなる下層膜17をスパッタリングにより100nm程度成膜し(図7(c) )、物理的洗浄として、例えば基板表面を純水等の液体で濡らしながら、ナイロン製ブラシ31等の親水製ブラシを走査させ、基板表面を擦るブラシ洗浄を行い、さらに1MHzの超音波を乗せた純水をノズルより流量30L/min 程度で噴射する洗浄を行う。必要に応じて、この物理的洗浄の前に、薬液によるライトエッチング処理を追加する。次に、Crからなる上層膜18をスパッタリングにより300nm程度成膜し、下層膜17と同様の物理的洗浄を行う。次に、上層膜18及び下層膜17のパターニング、エッチングを行い、ソース電極及びソース配線19、ドレイン電極20を形成する。この時、Crよりなる上層膜18及び下層膜17の断面をテーパー形状にエッチングする。なお、ソース配線19の幅は5μmとする。その後、ドライエッチングによって、チャネル上のn+アモルファスシリコン膜16を除去し、レジストを除去する(図7(d) )。
【0026】
さらに、ブラシ洗浄等の物理的洗浄を行った後、シリコン窒化膜、有機透明膜等の絶縁膜21を形成し、ドレイン電極20上と端子部分の絶縁膜21は除去する(図7(e) )。次に、ITO膜をスパッタリングによって例えば100nm程度成膜し、パターニングを行い、画素電極22及び端子電極23を形成する(図7(f) )。なお、本実施の形態では、ゲート電極及びゲート配線12として、下層膜Al系合金、上層膜Crの二層膜を用いたが、Crの二層膜や、Al系合金の二層膜等の同一材料の二層膜でも良く、その場合には一度のエッチングで良く、断面がテーパー形状の配線を容易に形成できる。
【0027】
以上のように、本実施の形態によれば、ゲート配線12及びソース配線19を上記実施の形態1及び2に示したような多層配線としたので、異物に起因する断線及び短絡は発生し難い。また、上層膜の形成後に十分な洗浄を行っているため、絶縁膜14、21の欠陥も防止でき、配線形成後の洗浄において、異物に起因する新たな断線が発生することもない。さらに、ソース電極及びソース配線19、ドレイン電極20断面をテーパー形状にしているため、画素電極22の断ち切れ等を防止できる。その結果、配線の断線、短絡、絶縁膜の欠陥等を低減することができ、高開口率で信頼性の高い液晶表示装置を、写真製版工程を増加させることなく、高歩留まりで製造することが可能である。
【0028】
実施の形態4.
図8は、本発明の実施の形態4であるTFTアレイ基板の製造方法を示す断面図である。なお、図中、同一、相当部分には同一符号を付し説明を省略する。
以下に、本実施の形態によるTFTアレイ基板の製造方法を説明する。まず、ガラス基板1上に、上記実施の形態2に記載の多層配線の形成方法に従って、Al系合金の二層膜を形成し、パターニングを行い、ゲート電極及びゲート配線12を形成する。なお、ゲート配線12の幅は15μmとする。さらに、断面をテーパー形状とし、後に形成する画素電極22や、ソース電極及びソース配線19、ドレイン電極20の断ち切れ等を防止する(図8(a) )。次に、1MHzの超音波を乗せた純水をノズルより流量30L/min 程度で噴射する物理的洗浄を行った後、PCVDによって、シリコン窒化膜からなる絶縁膜14、アモルファスシリコン膜15、n+アモルファスシリコン膜16をそれぞれ例えば500nm、200nm、50nm程度連続成膜する。続いて、トランジスタのチャネル部分を形成するために、アモルファスシリコン膜15及びn+アモルファスシリコン膜16を島状にパターニングする(図8(b) )。
【0029】
次に、ITO膜をスパッタリングによって例えば100nm程度成膜し、パターニングを行い、画素電極22及び端子電極23を形成する(図8(c) )。次に、例えばCrからなる下層膜17をスパッタリングにより100nm程度成膜し(図8(d) )、物理的洗浄として、例えば基板表面を純水等の液体で濡らしながら、ナイロン製ブラシ等の親水製ブラシで擦るブラシ洗浄を行い、さらに1MHzの超音波を乗せた純水をノズルより流量30L/min 程度で噴射する洗浄を行う。必要に応じて、この物理的洗浄の前に、薬液によるライトエッチング処理を追加する。
【0030】
次に、例えば下層Al系合金膜300nm、上層Cr膜100nm程度の二層からなる上層膜18をスパッタリングにより連続成膜し、下層膜17と同様の物理的洗浄を行う。次に、上層膜18及び下層膜17のパターニング、エッチングを行い、ソース電極及びソース配線19、ドレイン電極20を形成する。なお、ソース配線19の幅は5μmとする。その後、ドライエッチングによって、チャネル上のn+アモルファスシリコン膜16を除去し、レジストを除去する(図8(e) )。さらに、TFTを保護するために、シリコン窒化膜等の絶縁膜21で覆う(図8(f) )。
以上のように、本実施の形態におけるTFTアレイ基板の製造方法によっても、上記実施の形態3と同様に、配線の断線、短絡、絶縁膜の欠陥等を低減することができ、高開口率で信頼性の高い液晶表示装置を、写真製版工程を増加させることなく、高歩留まりで製造することが可能である。
【0031】
実施の形態5.
図9は、本発明の実施の形態5であるTFTアレイ基板の製造方法を示す断面図である。なお、図中、同一、相当部分には同一符号を付し説明を省略する。
以下に、本実施の形態によるTFTアレイ基板の製造方法を説明する。まず、ガラス基板1上に、上記実施の形態2に記載の多層配線の形成方法に従って、Al系合金の二層膜を形成し、パターニングを行い、ゲート電極及びゲート配線12を形成する。なお、ゲート配線12の幅は15μmとする。さらに、断面をテーパー形状とし、後に形成する画素電極22や、ソース電極及びソース配線19、ドレイン電極20の断ち切れ等を防止する(図9(a) )。次に、1MHzの超音波を乗せた純水をノズルより流量30L/min 程度で噴射する物理的洗浄を行った後、PCVDによって、シリコン窒化膜からなる絶縁膜14、アモルファスシリコン膜15、n+アモルファスシリコン膜16をそれぞれ例えば500nm、200nm、50nm程度連続成膜する。続いて、トランジスタのチャネル部分を形成するために、アモルファスシリコン膜15及びn+アモルファスシリコン膜16を島状にパターニングする(図9(b) )。
【0032】
次に、ITOからなる下層膜17をスパッタリングにより100nm程度成膜し、物理的洗浄として、例えば基板表面を純水等の液体で濡らしながら、ナイロン製ブラシ31等の親水製ブラシで擦るブラシ洗浄を行い、さらに1MHzの超音波を乗せた純水をノズルより流量30L/min 程度で噴射する洗浄を行う。必要に応じて、この物理的洗浄の前に、薬液によるライトエッチング処理を追加する。次に、Crからなる上層膜18をスパッタリングにより400nm程度成膜し、下層膜17と同様の物理的洗浄を行う(図9(c) )。次に、上層膜18及び下層膜17をソース電極及びソース配線、ドレイン電極及び画素電極の面積の和となる部分のパターニング、エッチングを行い、ドライエッチングによって、チャネル上のn+アモルファスシリコン膜16を除去し、レジストを除去する(図9(d) )。
【0033】
さらに、ソース電極及びソース配線19、ドレイン電極20のパターニングを行い、画素電極22、端子電極23上の上層膜18をエッチング除去する(図9(e) )。なお、ソース配線19の幅は、5μmとする。さらに、TFTを保護するために、シリコン窒化膜等の絶縁膜21で覆い、画素電極22上の絶縁膜21は除去する(図9(f) )。なお、本実施の形態及び上記実施の形態4では、ゲート電極及びゲート配線12として、Al系合金の二層膜を用いたが、Crの二層膜や、下層Al系合金、上層Crの二層膜等でも良く、その場合には物理的洗浄としてブラシ洗浄を行うことができる。また、上記実施の形態3〜5では、TFTアレイ基板のゲート配線12とソース配線19の両方に多層配線を用いたが、いずれか片方にのみ用いてもよい。
以上のように、本実施の形態におけるTFTアレイ基板の製造方法によっても、上記実施の形態3及び4と同様に、配線の断線、短絡、絶縁膜の欠陥等を低減することができ、高開口率で信頼性の高い液晶表示装置を、写真製版工程を増加させることなく、高歩留まりで製造することが可能である。
【0034】
なお、上記実施の形態1〜5では、主に二層膜よりなる多層配線について述べたが、必要に応じて成膜及び洗浄の工程を複数回繰り返し、三層以上の多層配線としても良く、同様の効果が得られる。
また、上記実施の形態1〜5では、TFTアレイ基板の製造工程における多層配線の形成方法について述べたが、本発明は半導体装置にも適用可能である。半導体装置においても、高集積化及び細線化の傾向から、異物に起因する断線及び短絡は、歩留まりを左右する重要な課題となっており、本発明によれば、半導体装置における配線の断線、短絡等を大幅に低減でき、歩留まりを向上させることが可能である。
【0035】
【発明の効果】
以上のように、本発明によれば、配線材料である導電膜を成膜後、基板表面を十分に洗浄し、導電膜中及び膜上の異物を除去する工程を複数回繰り返し、二層以上の多層膜を形成後、この多層膜をパターニングし多層配線を形成するようにしたので、写真製版工程を増加させることなく、簡略な工程で、配線の断線、短絡等を低減することができ、TFTアレイ基板の製造歩留まりを向上することができる。
【0036】
また、多層配線の全ての層を同一材料、または全ての層の主成分を同一材料とすることにより、一括してエッチングが可能であり、さらに断面を容易にテーパー形状にすることができるため、以降の工程で多層配線上に形成されるパターンの断ち切れを防止することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1である多層配線の形成方法を示す断面図である。
【図2】 本発明の実施の形態1である多層配線が形成された基板の一部を示す模式図である。
【図3】 本発明の実施の形態1である多層配線が形成された基板の一部を示すA−A断面図である。
【図4】 基板に付着するサイズ別の異物数と、配線幅と異物に起因する断線の発生数を示す図である。
【図5】 本発明の実施の形態2である多層配線の形成方法を示す断面図である。
【図6】 本発明の実施の形態2である多層配線が形成された基板の一部を示す模式図である。
【図7】 本発明の実施の形態3であるTFTアレイ基板の製造方法を示す断面図である。
【図8】 本発明の実施の形態4であるTFTアレイ基板の製造方法を示す断面図である。
【図9】 本発明の実施の形態5であるTFTアレイ基板の製造方法を示す断面図である。
【図10】 従来のTFTアレイ基板の製造方法を示す断面図である。
【図11】 従来の配線における断線及びパターン欠陥の発生機構を示す模式図である。
【図12】 従来の多層配線における断線の発生機構を示す断面図である。
【符号の説明】
1 ガラス基板、2 下層膜、3、3a 上層膜、4 下層配線、
5、5a 上層配線、6、6a 多層配線、7a、7b、10 異物、
8 ピンホール、9、11 欠損部、12 ゲート電極及びゲート配線、
14 絶縁膜、15 アモルファスシリコン膜、
16 n+型アモルファスシリコン膜、17 下層膜、18 上層膜、
19 ソース電極及びソース配線、20 ドレイン電極、21 絶縁膜、
22 画素電極、23 端子電極、24 金属膜、25 配線、26 断線、
27 パターン欠陥、30a、30b ノズル、31 ナイロン製ブラシ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a TFT array substrate constituting a liquid crystal display device and a method for manufacturing the same, and more particularly to a method for manufacturing a multilayer wiring.
[0002]
[Prior art]
FIG. 10 is a cross-sectional view showing a method of manufacturing a TFT array substrate constituting a conventional liquid crystal display device aiming at a high aperture ratio. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 12 is a gate electrode and gate wiring, 13 is a common wiring, 14 is an insulating film, 15 is an amorphous silicon film, 16 is an n + type amorphous silicon film, and 19 is a source electrode. And source wiring, 20 a drain electrode, 21 an insulating film, 22 a pixel electrode, and 23 a terminal electrode. The TFT array substrate includes a thin film transistor provided at each intersection of a plurality of
[0003]
A method for manufacturing a conventional liquid crystal display device will be described with reference to the drawings.
First, a metal film made of Al, Cr or the like is formed as a single layer on the
Subsequently, in order to form a channel portion of the transistor, the
[0004]
[Problems to be solved by the invention]
In the liquid crystal display device aiming at high aperture ratio as described above, the signal wiring is proceeding in the direction of thinning. Furthermore, in order to apply to monitors and the like, demands for larger panels and higher definition are increasing year by year, and the length and number of signal wires are increasing. For this reason, the probability of occurrence of disconnection due to foreign matters generated in the process tends to increase. When a disconnection occurs in the gate layer, it is difficult to repair using the redundant wiring provided outside the image display portion. Therefore, the disconnection becomes a linear display defect and immediately becomes a defective product. As for the source wiring, if redundant wiring outside the display portion is used, the load capacity of the source wiring may increase or an EMI problem may occur, and recently, there are many designs that do not use repair. For this reason, reducing disconnection is an important issue that directly leads to an improvement in manufacturing yield. Similarly, a short circuit between wirings is a serious problem because it is difficult to find the occurrence location by electrical inspection and repair is difficult.
[0005]
A generation mechanism of disconnection and pattern defect in the conventional wiring will be described with reference to FIG. After the formation of the metal film 24 on the
[0006]
Also, conventionally, multilayer wiring has been widely used for the purpose of covering pinholes etc. generated in lower layer wiring with upper layer wiring to prevent short circuit, or covering lower layer wiring vulnerable to scratches and corrosion with upper layer wiring, Also in this multilayer wiring, when the lower layer film and the upper layer film are continuously formed and physical cleaning is not performed after the lower layer film is formed, the physical layer after the
[0007]
There is also a method for preventing disconnection due to pattern defects caused by the photolithography process by performing a photolithography process on the upper film and the lower film, respectively. For example, in Japanese Patent Application Laid-Open No. 62-274747, after forming a Cr film on a glass substrate, patterning is performed by photolithography, and after sufficiently cleaning the substrate, a Mo film is formed and patterning is performed by photolithography. A wiring pattern made of Cr / Mo is formed. According to such a wiring pattern, by performing photolithography twice, disconnection due to pattern defects caused by each photolithography process can be prevented, and further, after the pattern formation of Cr as the lower layer film is sufficiently washed By doing so, it is considered that the foreign matter 7b present in the lower layer film can also be removed. However, since the photoengraving process is performed twice, there is a problem that the number of processes is increased and the cost is increased as compared with wiring using a single layer film.
[0008]
The present invention was made to solve the above problems, and provides a method for manufacturing a TFT array substrate capable of reducing disconnection and pattern defects caused by foreign matters in a simple process, An object is to manufacture a TFT array substrate having a high aperture ratio and high reliability with a high yield.
[0009]
[Means for Solving the Problems]
A TFT array substrate manufacturing method according to the present invention includes a thin film transistor provided at each intersection of a plurality of source lines intersecting a plurality of gate lines formed on an insulating substrate, and a pixel connected to the thin film transistor A method of manufacturing a TFT array substrate having electrodes, wherein a process of cleaning a substrate surface after forming a conductive film as a wiring material on the substrate and removing foreign substances in and on the conductive film is repeated a plurality of times. , Forming a multilayer film of two or more layers, applying a resist on the multilayer film, and performing patterning by photolithography, Etching the multilayer film, It is manufactured including a step of forming a multilayer wiring.
The cleaning step is performed by physical cleaning or a combination of physical cleaning and chemical cleaning.
[0010]
Further, Cr, Mo, W, Ti or the like is formed as a wiring material, and the subsequent cleaning step includes physical cleaning in which the substrate surface is rubbed with a hydrophilic brush while being wetted with a liquid.
In addition, an Al-based alloy, a Cu-based alloy, or the like is formed as a wiring material, and the subsequent cleaning step includes physical cleaning that ejects a liquid on which an ultrasonic wave of 20 kHz to 2 MHz is placed on the substrate surface.
Further, after the conductive film is formed and before physical cleaning, light etching is performed using a chemical solution that can etch the conductive film.
A developing solution is used as the chemical solution.
Moreover, a resist stripping solution is used as the chemical solution.
[0011]
The TFT array substrate according to the present invention includes a thin film transistor provided at each intersection of a plurality of source lines intersecting a plurality of gate lines formed on an insulating substrate, and a pixel electrode connected to the thin film transistor. , And one or both of the gate wiring and the source wiring are multi-layer wirings created by using the TFT array substrate manufacturing method described above.
The wiring width of the multilayer wiring is 1 μm or more and 20 μm or less.
In the multilayer wiring, all layers are made of the same material.
Furthermore, in the multilayer wiring, the main components of all layers are made of the same material.
The multilayer wiring has a tapered cross section.
In addition, the multilayer wiring has the lowest layer thickness.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing a method for forming a multilayer wiring constituting the TFT array substrate according to the first embodiment of the present invention. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 2 and 3 are conductive films which are wiring materials, 2 is a lower layer film, 3 is an upper layer film, 4 is a lower layer wiring composed of a
[0013]
A method for forming the
[0014]
Next, an
[0015]
Hereinafter, the operation of the
[0016]
FIG. 4 is a diagram showing the number of foreign matters attached to the substrate by size, the wiring width when wires are formed on the substrate, and the number of disconnections caused by the foreign matters. From the figure, it can be seen that the number of disconnections due to foreign matter increases in the wiring having a width of 20 μm or less. Therefore, the present invention is particularly effective for wiring having a width of 20 μm or less.
[0017]
As described above, according to the
[0018]
FIG. 5 is a cross-sectional view showing a method for forming a multilayer wiring constituting the TFT array substrate according to the second embodiment of the present invention. In the figure, 3a is an upper layer film made of an Al alloy, 5a is an upper layer wiring made of the upper layer film 3a, and 6a is a multilayer wiring made of the
A method of forming the multilayer wiring 6a according to this embodiment will be described. First, a
[0019]
Next, an upper layer film 3a made of, for example, an Al alloy is formed to a thickness of about 300 nm by sputtering. Next, as physical cleaning, for example, cleaning is performed by injecting pure water loaded with 1 MHz ultrasonic waves from the nozzle 30a at a flow rate of about 30 L / min (FIG. 5 (c)). If necessary, a light etching process is added before this physical cleaning. Subsequently, resist patterning is performed by photolithography, and etching of the
[0020]
FIG. 6 is a schematic diagram showing a part of the substrate on which the multilayer wiring 6a is formed in the present embodiment. Similarly to the first embodiment, the multilayer wiring 6a according to the present embodiment is electrically connected and is not disconnected because the missing
[0021]
As described above, also in the present embodiment, the same effect as in the first embodiment can be obtained. Furthermore, since the
[0022]
In this embodiment, the Al alloy film is formed in two layers. However, other multilayer films made of the same material or multilayer films made of the same material and having different minor components may be used. An effect is obtained. Although the wiring width is 15 μm, the same effect can be obtained if the wiring width is 1 μm or more and 20 μm or less.
When a conductive film having a relatively low hardness, such as an Al-based alloy and a Cu-based alloy, is used as the wiring material, pure water on which ultrasonic waves of 20 kHz to 2 MHz are placed is used as a physical cleaning means at a flow rate of 30 L / min. It is desirable to use only the method of injecting to the extent. As a result, only foreign substances can be efficiently removed without damaging the film. In addition, when a relatively hard conductive film such as Cr, Mo, W, or Ti is used as the wiring material, it is possible to remove foreign matters by using brush cleaning that wets the substrate surface with a liquid and rubs it with a hydrophilic brush. Removal efficiency can be increased.
[0023]
FIG. 7 is a cross-sectional view showing a method for manufacturing a TFT array substrate according to
[0024]
Below, the manufacturing method of the TFT array substrate by this Embodiment is demonstrated. First, on the
[0025]
Next, for example, a
[0026]
Further, after performing physical cleaning such as brush cleaning, an insulating
[0027]
As described above, according to the present embodiment, since the gate wiring 12 and the
[0028]
FIG. 8 is a cross-sectional view showing a manufacturing method of the TFT array substrate according to the fourth embodiment of the present invention. In the drawings, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted.
Below, the manufacturing method of the TFT array substrate by this Embodiment is demonstrated. First, a two-layer film of an Al-based alloy is formed on the
[0029]
Next, an ITO film is formed to a thickness of about 100 nm by sputtering, for example, and patterning is performed to form the
[0030]
Next, for example, an
As described above, the TFT array substrate manufacturing method according to the present embodiment can reduce the disconnection of wiring, the short circuit, the defect of the insulating film, etc., as in the third embodiment, and has a high aperture ratio. A highly reliable liquid crystal display device can be manufactured at a high yield without increasing the photolithography process.
[0031]
FIG. 9 is a cross-sectional view showing a method of manufacturing a TFT array substrate according to the fifth embodiment of the present invention. In the drawings, the same and corresponding parts are denoted by the same reference numerals and description thereof is omitted.
Below, the manufacturing method of the TFT array substrate by this Embodiment is demonstrated. First, a two-layer film of an Al-based alloy is formed on the
[0032]
Next, a
[0033]
Further, the source electrode and
As described above, the TFT array substrate manufacturing method according to the present embodiment can reduce the disconnection of wiring, the short circuit, the defect of the insulating film, and the like, as in the third and fourth embodiments. It is possible to manufacture a liquid crystal display device that is highly reliable at a high yield without increasing the photolithography process.
[0034]
In the first to fifth embodiments, the multilayer wiring mainly composed of the two-layer film has been described. However, if necessary, the film forming and cleaning steps are repeated a plurality of times to obtain a multilayer wiring of three or more layers. Similar effects can be obtained.
In the first to fifth embodiments, the method for forming a multilayer wiring in the manufacturing process of the TFT array substrate has been described. However, the present invention can also be applied to a semiconductor device. Also in a semiconductor device, due to the trend toward higher integration and thinning, disconnection and short circuit due to foreign matter are important issues that affect yield. According to the present invention, disconnection and short circuit of wiring in a semiconductor device. Etc. can be significantly reduced, and the yield can be improved.
[0035]
【The invention's effect】
As described above, according to the present invention, after forming a conductive film as a wiring material, the process of thoroughly cleaning the substrate surface and removing foreign matter in and on the conductive film is repeated a plurality of times to form two or more layers. After forming the multilayer film, the multilayer film is patterned to form a multilayer wiring, so that it is possible to reduce wiring disconnection, short circuit, etc. in a simple process without increasing the photolithography process, The manufacturing yield of the TFT array substrate can be improved.
[0036]
In addition, by making all the layers of the multilayer wiring the same material, or by using the same material as the main component of all layers, it is possible to etch all at once, and further, the cross section can be easily tapered. It is possible to prevent the pattern formed on the multilayer wiring from being cut off in the subsequent steps.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a multilayer wiring forming method according to a first embodiment of the present invention.
FIG. 2 is a schematic view showing a part of a substrate on which a multilayer wiring according to the first embodiment of the present invention is formed.
FIG. 3 is a cross-sectional view taken along line AA showing a part of the substrate on which the multilayer wiring according to the first embodiment of the present invention is formed;
FIG. 4 is a diagram showing the number of foreign matters by size adhering to a substrate, the number of occurrences of disconnection due to wiring width and foreign matters.
FIG. 5 is a cross-sectional view showing a multilayer wiring forming method according to a second embodiment of the present invention.
6 is a schematic view showing a part of a substrate on which a multilayer wiring according to a second embodiment of the present invention is formed. FIG.
FIG. 7 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to a third embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to a fourth embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a manufacturing method of a TFT array substrate according to a fifth embodiment of the present invention.
FIG. 10 is a cross-sectional view showing a conventional method of manufacturing a TFT array substrate.
FIG. 11 is a schematic view showing a mechanism of occurrence of disconnection and pattern defects in conventional wiring.
FIG. 12 is a cross-sectional view showing a disconnection generation mechanism in a conventional multilayer wiring.
[Explanation of symbols]
1 glass substrate, 2 lower layer film, 3 3a upper layer film, 4 lower layer wiring,
5, 5a Upper layer wiring, 6, 6a Multi-layer wiring, 7a, 7b, 10 Foreign material,
8 pinholes, 9, 11 defects, 12 gate electrodes and gate wiring,
14 insulating film, 15 amorphous silicon film,
16 n + type amorphous silicon film, 17 lower layer film, 18 upper layer film,
19 source electrode and source wiring, 20 drain electrode, 21 insulating film,
22 pixel electrode, 23 terminal electrode, 24 metal film, 25 wiring, 26 disconnection,
27 Pattern defect, 30a, 30b nozzle, 31 Nylon brush.
Claims (13)
基板上に配線材料である導電膜を成膜後、上記基板表面を洗浄し、上記導電膜中及び膜上の異物を除去する工程を複数回繰り返し、二層以上の多層膜を形成する工程、
上記多層膜上にレジストを塗布し、写真製版によるパターニングを行い、上記多層膜をエッチングし、多層配線を形成する工程を含むことを特徴とするTFTアレイ基板の製造方法。A method of manufacturing a TFT array substrate comprising a thin film transistor provided at each intersection of a plurality of source wirings intersecting with a plurality of gate wirings formed on an insulating substrate, and a pixel electrode connected to the thin film transistor. And
A step of forming a multilayer film of two or more layers by forming a conductive film as a wiring material on the substrate, cleaning the surface of the substrate, and removing the foreign matter in and on the conductive film a plurality of times.
A method of manufacturing a TFT array substrate, comprising: applying a resist on the multilayer film, performing patterning by photolithography , etching the multilayer film, and forming a multilayer wiring.
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