JP3913564B2 - Superjunction semiconductor device manufacturing method - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、超接合半導体素子の製造方法に関し、より詳細には、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能な高耐圧化と大電流容量化を両立させることのできる超接合半導体素子の製造方法に関する。
【０００２】
【従来の技術】
従来の高耐圧半導体素子は、高い降伏電圧を得るために高比抵抗のドリフト領域を主電流経路に設けるため、高耐圧のものほどこの部分の電圧降下が大きくなってオン電圧が高くなるという問題があった。
【０００３】
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体装置が、たとえば、特公平２−５４６６１号公報、米国特許第５２１６２７５号明細書、特開平７−７１５４号公報に開示されている。
【０００４】
【発明が解決しようとする課題】
このような超接合構造を形成するために、エピタキシャル成長によってトレンチ構造を埋め込む方法や、プレーナ基板上においてエピタキシャル成長とイオン打ち込みを繰り返す方法が使われてきた。
【０００５】
しかしながら、トレンチ構造を形成してこのトレンチ部を埋め込む方法には、２つの問題点があった。その第１の問題点は、トレンチの幅が１〜１０μｍで、その深さが２０〜１００μｍであり、アスペクト比が１０〜５０という高いアスペクト比のトレンチ構造を形成する過程で、エッチングにより結晶欠陥や凹凸や残留応力や不純物の混入などのダメージが基板に残り、このダメージを除去するためにプラズマエッチングや犠牲酸化やアニールなどの工程が増えるほか、除去しきれないダメージが残るという問題点である。
【０００６】
また、第２の問題点は、従来のエピタキシャル成長技術による場合、たとえば耐圧クラスが６００ＶのＭＯＳＦＥＴではアスペクト比が１０〜２０であるが、このようなアスペクト比の極めて深いトレンチ構造を埋め込む必要があり、成長中にトレンチの開口部がふさがってしまい、トレンチ内部に空間（ボイド）が残るという問題点である。トレンチに対するエピタキシャル成長によるこの問題を解決する指針は、これまでに与えられていなかった。
【０００７】
また、エピタキシャル成長とイオン打ち込みを繰り返す形成方法では、工程数が増加するため耐圧構造部のコストが極めて高くなり、また、リソグラフィとイオン打ち込みの繰り返しによりプロセスダメージや不純物汚染が増え、結晶品質を劣化させるという問題点があった。また、この方法は、特定の位置にイオン打ち込みした不純物を熱拡散により広げる方法であるため、超接合領域における不純物分布が不均一であり、この不均一性がデバイス特性を不安定にするという問題があった。
【０００８】
これらの問題を解決するためには、高アスペクト比のトレンチの奥方においても十分に速い成長速度でもってエピタキシャル成長をおこなうことができる技術を導入することが望ましい。このようなエピタキシャル成長技術については、従来以下の２つの方法がある。
【０００９】
第１は、原子線または分子線を用いたエピタキシー法により、分子の直進性を使って特定の面だけに原子線または分子線を当て、選択的に成長する方法である。すなわち、トレンチの底部のみに選択的に原子線または分子線を当てエピタキシャル成長を促し、側壁には当たりにくくして側壁の成長を抑え、エピタキシャル成長中に開口部がふさがらないようにする方法である。
【００１０】
第２は、異方性成長効果を利用するもので、平坦化して安定しやすく成長速度が遅い面での成長と、荒れやすく成長速度が速い面での成長との差を利用して選択成長をおこなう方法である。この異方性成長効果は液相成長（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法で最も顕著に現れるが、気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法でも得ることができる。この場合、トレンチの側面として平坦化しやすい面、たとえば（１１１）面や（１００）面を選び、底面に荒れやすい面、たとえば（１１０）面を選び、底面の成長速度を上げて、エピタキシャル成長中に開口部がふさがらないようにする。しかしながら、このような解決方法にもまだまだ改善の余地が残されているのが現状である。
【００１１】
ところで、トレンチをエピタキシャル成長によって埋め込む際に、原料ガスとしてジクロロシランを用いる方法が、たとえば特開平１−２１４０１３号公報や特開平１１−１０２８７０号公報に開示されている。しかし、特開平１−２１４０１３号公報に開示された方法は、ポリシリコン層に形成されたトレンチ内に単結晶シリコンを成長させる方法であるため、厳密にはエピタキシャル成長ではない。
【００１２】
また、この方法は、複数のトレンチ内に成長した単結晶シリコンの結晶方位がトレンチごとに異なる可能性があるので、超接合構造を製造するには不適である。一方、特開平１１−１０２８７０号公報に開示された方法は、底面がシリコンで側面が二酸化シリコンよりなるトレンチ内にシリコンをエピタキシャル成長させる方法であるため、得られる構造は超接合構造ではない。
【００１３】
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、トレンチをエピタキシャル成長によって埋め込む工程で、ボイドが残らないようにトレンチを埋めることができる超接合半導体素子の製造方法を提供することにある。また他の目的は、エピタキシャル成長によってトレンチを十分に埋め込めなかった場合でも、トレンチ内のボイドを消失させることができる超接合半導体素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、幅が１〜１０μｍで深さが２０〜１００μｍであるトレンチを有する第１導電型の半導体基板の該トレンチ内に、原料ガスとしてジクロロシランを用いて１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力で第２導電型のエピタキシャル層を成長させる工程と、エピタキシャル成長につづいて、水素還元雰囲気にて９００℃を超える温度でアニールをおこなう工程と、を含むことを特徴とする。
【００１５】
また、請求項２に記載の発明は、請求項１に記載の発明において、８００℃以上１０００℃以下の温度でエピタキシャル成長をおこなうことを特徴とする。
【００１６】
また、請求項３に記載の発明は、トレンチを有する第１導電型の半導体基板に、トレンチ開口部が半導体基板表面側からトレンチの底面に向かって徐々に狭くなるように、相対峙する両トレンチ側壁が基板表面に対して９０°未満の角度θで傾斜し、かつ前記角度θとトレンチのアスペクト比ＡＲとの間にＡＲ＜１／２×ｔａｎθの関係が成り立つように、トレンチを形成して、該トレンチ内に、原料ガスとしてジクロロシランを用いて１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力で第２導電型のエピタキシャル層を成長させる工程を含むことを特徴とする。
【００１７】
また、請求項４に記載の発明は、トレンチを有する第１導電型の半導体基板に、トレンチ開口部が半導体基板表面側からトレンチの底面に向かって徐々に狭くなるように、相対峙する両トレンチ側壁が基板表面に対して９０°未満の角度θで傾斜し、かつ前記角度θとトレンチのアスペクト比ＡＲとの間にＡＲ＜１／２×ｔａｎθの関係が成り立つように、トレンチを形成して、該トレンチ内に、原料ガスとしてジクロロシランを用いて１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力で第２導電型のエピタキシャル層を成長させる工程と、エピタキシャル成長につづいて、水素還元雰囲気にて９００℃を超える温度でアニールをおこなう工程と、を含むことを特徴とすることを特徴とする。
【００１８】
また、請求項５に記載の発明は、請求項１〜４のいずれか一つに記載の発明において、成長した前記エピタキシャル層の表面高さが、トレンチの非開口部と同じ高さになるように、ポリシングにより除去する工程をさらに有することを特徴とする。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明方法により製造される超接合構造の断面図であり、図２〜図７は、本発明の実施の形態にかかる超接合構造の製造工程を示す断面図である。図中符号１はｎ型半導体基板であり、符号２はｐ型エピタキシャル層であり、符号３は酸化膜または窒化膜などの絶縁性マスクである。
【００２２】
本発明は、耐圧領域の構造と製造方法にかかわるもので、ソース構造およびドレイン構造は任意である。したがって、ＩＧＢＴやバイポーラトランジスタ、ＧＴＯサイリスタ、ダイオード等にも適用される。
【００２３】
以下、図１に示した超接合構造の製造方法について、図２〜図７に基づいて説明する。まず、低抵抗のｎ型半導体基板１を準備する。ついで、図２に示すように、このｎ型半導体基板１の表面上にエピタキシャル成長のマスクとなる酸化膜または窒化膜などの絶縁性マスク３を形成する。ついで、図３に示すように、図示しないマスクを使って、絶縁性マスク３にストライプ状の窓開け部３ａを形成する。ストライプの窓開け部３ａと絶縁性マスク３の幅は、１〜２０μｍ程度とする。
【００２４】
ついで、図４に示すように、ｎ型半導体基板１の、窓開け部３ａに相当する領域をエッチングにより除去して所望の深さ、たとえば２０〜１００μｍ程度の深さのトレンチ開口部１３を、基板表面側からトレンチの底面に向かって徐々に狭くなるように形成する。そして、絶縁性マスク３をエッチングにより除去する。ここで、相対峙する両トレンチ側壁は、基板表面（厳密には基板表面をトレンチ開口部１３上へ延長した仮想面）とのなす角度θが９０°未満で、かつトレンチのアスペクト比ＡＲに対してつぎの（１）式を満たすように傾斜する。
ＡＲ＜１／２×ｔａｎθ ・・・（１）
【００２５】
このように、トレンチ側壁を傾斜させるためのトレンチエッチングの方法や条件としては、ドライエッチングとウエットエッチングの２種類を採用することができる。
【００２６】
ドライエッチングとしては、たとえば、プラズマエッチング、ＲＩＥ（Reactive Ion Etching）などの異方性をもつドライなエッチングによって酸化膜の絶縁性マスク３でマスクされていないシリコンの露出部を垂直または垂直に近い角度でエッチングする。この場合、トレンチを形成する結晶面方位が限定されないという特徴がある。
【００２７】
ウエットエッチングとしては、異方性をもつウエットエッチングによってトレンチを形成することができる。この場合、トレンチを形成する結晶面方位が限定されるが、ドライエッチングよりも結晶に与えるダメージを小さくすることができるという特徴がある。
【００２８】
ついで、図５に示すように、トレンチ開口部１３に、ＣＶＤ法によりｐ型のエピタキシャル層２を、トレンチ幅の１／２以上の厚さとなるように結晶成長させる。つまり、トレンチの全面にわたって同じ厚さのエピタキシャル層２が付着するように、理想的なエピタキシャル成長が進んだとすると、エピタキシャル層２の厚さがトレンチ幅の１／２になった時点でトレンチがエピタキシャル層２で埋まることとなる。このため、結晶成長をトレンチ幅の１／２以上の厚さとしている。このとき、トレンチ窓開け部３ａの周囲の成長速度がトレンチ開口部１３の成長速度を上回らないようにすることが望ましい。
【００２９】
このような成長条件を達成するため、エピタキシャル成長の原料ガスの付着確率を低減し、またガス分子の平均自由工程を大きくして原料の反応性ガスがトレンチの奥深くまで飛来するようにすることが重要である。原料ガスの付着確率を低減させるためには、原料ガスとしてジクロロシランを用いることと、成長温度を８００℃以上１０００℃以下の温度に制御することが有効である。また、ガス分子の平均自由工程を大きくするためには、エピタキシャル成長時にチャンバー内の圧力を１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力に制御することが有効である。
【００３０】
さらにエピタキシャル成長をつづけ、図６に示すように、エピタキシャル層２が十分厚く成長して、トレンチ底部がｎ型半導体基板１の表面より高くなれば成長を終了する。ついで、水素還元雰囲気にて９００℃よりも高い温度でアニールをおこなう。その後、エピタキシャル層２をポリシングし、その表面の高さがもとのｎ型半導体基板１の表面と同じになるようにする。その結果、図７に示すような超接合構造を得る。
【００３１】
つぎに、前記角度θが９０°未満である理由について説明する。まず、前記角度θが９０°未満であれば、ＣＶＤの原料ガスの存在する気相からトレンチ側壁を見込む角度が有限の値となる。そのため、トレンチの下部と上部で側壁膜厚の差が低減し、トレンチ開口部１３の上部がその付近のエピタキシャル成長によりふさがれてしまう前にトレンチを埋め込むことができるからである。
【００３２】
つぎに、前記（１）式を満たす必要がある理由について図８を参照しながら説明する。トレンチ開口部１３の基板表面における開口幅をＷ、トレンチ深さをｄとすると、図８よりつぎの（２）式が成り立つ。
ｄ＝Ｗ／２×ｔａｎθ ・・・（２）
【００３３】
トレンチ開口部１３にトレンチ底面が存在するためには、トレンチ深さｄはＷ／２×ｔａｎθよりも浅くなくてはならない。つまり、つぎの（３）式が成り立たなくてはならない。
ｄ＜Ｗ／２×ｔａｎθ ・・・（３）
【００３４】
上記（３）式より、つぎの（４）式が導かれ、また、アスペクト比ＡＲはｄ／Ｗであるから、前記（１）式が導かれる。
ｄ／Ｗ＜１／２×ｔａｎθ ・・・（４）
【００３５】
図９に、トレンチ側壁の角度θを９０°または８７°として、ジクロロシランを原料ガスに用いたＣＶＤ法によりトレンチを埋め込んだ状態の断面写真の模式図を示す。図９（ａ）はθ＝９０°であり、同図（ｂ）はθ＝８７°であり、両図において矢印で指し示すトレンチが同じ開口幅のトレンチである。図９より、明らかにθ＝８７°の方が埋め込み状態が優れていることがわかる。
【００３６】
つぎに、エピタキシャル成長の原料ガスとしてジクロロシランを用いる理由について説明する。図１０に、原料ガスをトリクロロシランまたはジクロロシランとして、ＣＶＤ法によりトレンチを埋め込む途中の段階における断面写真の模式図を示す。図１０（ａ）はトリクロロシランを用いたものであり、同図（ｂ）はジクロロシランを用いたものであり、両図において矢印で指し示すトレンチが同じ開口幅のトレンチである。
【００３７】
トレンチ窓開け部３ａではトレンチ開口部１３をふさぐような庇が成長するので、それを抑えるためにエッチング作用を並行して施しながら成長させる必要がある。そのためには、塩素を含む原料ガス、たとえばトリクロロシランまたはジクロロシランが有効である。トリクロロシランの場合には、その付着確率が０．１以上と大きいため、図１０（ａ）に示すように、トレンチが埋まり切る前に窓開け部３ａがふさがってしまう。
【００３８】
それに対して、ジクロロシランでは、付着確率が０．０１以下と小さいため、図１０（ｂ）に示すように、成長速度が小さいながらもトレンチ形状にほぼコンフォーマルに埋まっていく。したがって、ジクロロシランを原料ガスに用いることが有効である。図１１は、原料ガスとしてジクロロシランを用いたＣＶＤ法によりトレンチが完全に埋め込まれた状態を示す断面写真の模式図である。
【００３９】
つぎに、エピタキシャル成長温度が８００℃以上１０００℃以下の温度である理由について説明する。図１２に、エピタキシャル成長温度を１１００℃または９００℃として、ジクロロシランを原料ガスに用いたＣＶＤ法によりトレンチを埋め込む途中の段階における断面写真の模式図を示す。図１２（ａ）は１１００℃のものであり、同図（ｂ）は９００℃のものであり、両図において矢印で指し示すトレンチが同じ開口幅のトレンチである。
【００４０】
原料ガスの付着確率は、成長温度が１００℃増減すると、１桁増減するため、成長温度が１１００℃になるとジクロロシランの付着確率は０．１近くまで増大する。そのため、図１２（ａ）に示すように、エピタキシャル成長の途中で窓開け部３ａがふさがれてしまう。この不具合は、成長温度が１０００℃を超えると発生しやすくなる。
【００４１】
それに対して成長温度が９００℃では、図１２（ｂ）に示すように、窓開け部３ａがふさがれずに、トレンチ形状にほぼコンフォーマルに埋まっていくのがわかる。このように、成長温度は１０００℃以下であればよいが、成長温度が８００℃未満では、成長速度が著しく小さくなり、量産に向かない。したがって、成長温度は８００℃以上１０００℃以下であるのが適当である。
【００４２】
つぎに、エピタキシャル成長時の圧力が１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力である理由について説明する。図１３に、エピタキシャル成長圧力を１０１３２４．７２Ｐａまたは５３３２．８８Ｐａとして、ジクロロシランを原料ガスに用いたＣＶＤ法によりトレンチを埋め込む途中の段階における断面写真の模式図を示す。図１３（ａ）は１０１３２４．７２Ｐａのものであり、同図（ｂ）は５３３２．８８Ｐａのものであり、両図において矢印で指し示すトレンチが同じ開口幅のトレンチである。
【００４３】
圧力を１０１３２４．７２Ｐａから５３３２．８８Ｐａまで低下させると、分子の平均自由工程はそれに反比例して１９倍に伸びる。したがって、圧力を下げるとアスペクト比の大きいトレンチでも分子がトレンチの奥深くまで侵入し、トレンチ形状にコンフォーマルな埋め込みがより容易となる。図１３より明らかなように、低圧力の方がトレンチ内にできたボイドが小さい。
【００４４】
しかし、圧力が１３３３．２２Ｐａ未満になると、成長速度が著しく小さくなり、量産に向かない。また、圧力が１３３３２．２Ｐａを超えると、後の水素還元雰囲気アニール工程をおこなっても埋めることが困難な程度に大きいボイドが残ってしまう。したがって、エピタキシャル成長時の圧力は１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下であるのが適当である。
【００４５】
つぎに、エピタキシャル成長につづいて、水素還元雰囲気にて９００℃よりも高い温度でアニールをおこなう理由について説明する。図１４に、９００℃または１０００℃でアニールを施したトレンチ部分の断面写真の模式図を示す。図１４（ａ）は９００℃のものであり、同図（ｂ）は１０００℃のものである。なお、アニール効果を明瞭にするため、エピタキシャル層を埋め込む前にアニールをおこなっており、図１４はそのトレンチの断面を示している。
【００４６】
図１４において丸印で囲む部分に着目すると、アニール温度が９００℃ではトレンチ上部の角や下部のコーナー部で曲率半径の増加が見られないが、アニール温度が１０００℃では曲率半径が増加している。つまり、１０００℃でアニールをおこなうことによって、シリコンの表面マイグレーションが大幅に起こりやすくなっていることがわかる。このような曲率半径の増加、すなわちシリコンの表面マイグレーションは、アニール温度が９００℃よりも高くなると起こりやすくなる。したがって、エピタキシャル成長時に万一エピタキシャル層２内にボイドが残っても、９００℃よりも高い温度でアニールをおこなうことによって、そのボイドを完全に消失させることができる。
【００４７】
図１５は、実施の形態にかかる超接合構造を適用したプレーナ構造の縦型ＭＯＳＦＥＴの構造を示す断面斜視図である。なお、説明を理解しやすくするために、半導体基板の表面に形成される酸化膜やソース電極などは省略してある（図１６においても同じ）。上述したようにして形成されたエピタキシャル層２を有するｎ型半導体基板１に対し、その表面に図示しない酸化膜とポリシリコンのゲート電極層を形成し、この酸化膜とゲート電極層をマスクとしてｐベース領域６とｎソース領域７を拡散にて順次形成する。
【００４８】
本例では、このｐベース領域６が、ストライプ状になっており、エピタキシャル層２のストライプ方向と直交するように形成されている。このように直交されることで、ｐベース領域６が確実にエピタキシャル層２およびｎ型半導体基板１と接するようになるため、位置合わせの精度を高める必要がなく、製造が容易となる。
【００４９】
図１６は、実施の形態にかかる超接合構造を適用したトレンチ構造の縦型ＭＯＳＦＥＴの構造を示す断面斜視図である。上述したようにして形成されたエピタキシャル層２を有するｎ型半導体基板１に対し、ｐベース領域８を形成し、つづいてストライプ状の、ｎ型ソース領域９を拡散やイオン注入などの方法で形成し、その後、このｎソース領域上にエッチングによりトレンチを形成し、そのトレンチ内に酸化膜１０とポリシリコンのゲート電極１１を形成して、トレンチ構造の縦型ＭＯＳＦＥＴを形成する。
【００５０】
図１６に示す例でも図１５に示す例と同じくｐベース領域８のストライプ方向とエピタキシャル層２のストライプ方向が直交している。なお、図１５または図１６に示す例において、ｐベース領域６，８のストライプ方向とエピタキシャル層２のストライプ方向が、直交でなく同じ方向となっていてもよい。
【００５１】
上述した実施の形態によれば、トレンチ側壁を傾斜させ、原料ガスとしてジクロロシランを用いて、８００℃以上１０００℃以下の温度で、かつ１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力でエピタキシャル成長をおこなうため、エピタキシャル層２内にボイドが残らないように、トレンチをエピタキシャル層２で埋めることができる。また、エピタキシャル成長によってトレンチを十分に埋め込めなかった場合でも、エピタキシャル成長後に９００℃よりも高い温度で水素還元雰囲気アニールをおこなうことによってトレンチ内のボイドを消失させることができる。したがって、エピタキシャル層２内にボイドのない超接合半導体素子を得ることができる。
【００５２】
【発明の効果】
本発明によれば、半導体基板に設けられたトレンチをエピタキシャル成長により埋め込む際に、エピタキシャル層内にボイドが残らないように、トレンチをエピタキシャル層で埋めることができる。また、エピタキシャル成長時に万一ボイドが残っても、エピタキシャル成長後に高温水素還元雰囲気アニールをおこなうことによってトレンチ内のボイドを消失させることができる。したがって、ボイドのない超接合半導体素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる製造方法により製造される超接合構造の断面図である。
【図２】本発明の実施の形態にかかる超接合構造の製造工程を示す断面図である。
【図３】本発明の実施の形態にかかる超接合構造の製造工程を示す断面図である。
【図４】本発明の実施の形態にかかる超接合構造の製造工程を示す断面図である。
【図５】本発明の実施の形態にかかる超接合構造の製造工程を示す断面図である。
【図６】本発明の実施の形態にかかる超接合構造の製造工程を示す断面図である。
【図７】本発明の実施の形態にかかる超接合構造の製造工程を示す断面図である。
【図８】トレンチ側壁角度の限定理由を説明するためのトレンチの模式図である。
【図９】トレンチへの埋め込みエピタキシャル成長のトレンチ側壁角度依存性を調べた結果を示す断面写真の模式図である。
【図１０】トレンチへの埋め込みエピタキシャル成長の原料ガス依存性を調べた結果を示す断面写真の模式図である。
【図１１】原料ガスとしてジクロロシランを用いたＣＶＤ法によりトレンチが完全に埋め込まれた状態を示す断面写真の模式図である。
【図１２】トレンチへの埋め込みエピタキシャル成長の温度依存性を調べた結果を示す断面写真の模式図である。
【図１３】トレンチへの埋め込みエピタキシャル成長の圧力依存性を調べた結果を示す断面写真の模式図である。
【図１４】高温水素還元雰囲気アニールの効果の温度依存性を調べた結果を示す断面写真の模式図である。
【図１５】本発明の実施の形態にかかる超接合構造を適用したプレーナ構造の縦型ＭＯＳＦＥＴの構造を示す断面斜視図である。
【図１６】本発明の実施の形態にかかる超接合構造を適用したトレンチ構造の縦型ＭＯＳＦＥＴの構造を示す断面斜視図である。
【符号の説明】
１ 半導体基板
２ エピタキシャル層
１３ トレンチ開口部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a superjunction semiconductor device, and more particularly, to a high breakdown voltage applicable to MOSFET (insulated gate field effect transistor), IGBT (insulated gate bipolar transistor), bipolar transistor, diode, and the like. The present invention relates to a method for manufacturing a superjunction semiconductor device capable of achieving both large current capacity.
[0002]
[Prior art]
The conventional high voltage semiconductor element has a high resistivity drift region in the main current path in order to obtain a high breakdown voltage. Therefore, the higher the withstand voltage, the larger the voltage drop in this part and the higher the on-voltage. was there.
[0003]
As a solution to this problem, the drift layer is composed of a parallel pn layer in which n-type and p-type regions with increased impurity concentration are alternately stacked, and is depleted in the off state to bear a breakdown voltage. A semiconductor device having such a structure is disclosed in, for example, Japanese Patent Publication No. 2-54661, US Pat. No. 5,216,275, and Japanese Patent Laid-Open No. 7-7154.
[0004]
[Problems to be solved by the invention]
In order to form such a superjunction structure, a method of filling a trench structure by epitaxial growth or a method of repeating epitaxial growth and ion implantation on a planar substrate has been used.
[0005]
However, there are two problems in the method of forming the trench structure and embedding the trench portion. The first problem is that, in the process of forming a trench structure having a high aspect ratio of 1 to 50 μm, a depth of 20 to 100 μm, and an aspect ratio of 10 to 50, crystal defects are caused by etching. In addition to damages such as unevenness, residual stress and impurities remaining on the substrate, plasma etching, sacrificial oxidation, annealing, etc. are added to remove this damage, and damage that cannot be removed remains. .
[0006]
Further, the second problem is that when the conventional epitaxial growth technique is used, for example, a MOSFET having a withstand voltage class of 600 V has an aspect ratio of 10 to 20, but it is necessary to bury a trench structure with such an extremely deep aspect ratio. The problem is that the opening of the trench is blocked during growth, leaving a space (void) inside the trench. No guidance has been given to solve this problem with epitaxial growth on trenches.
[0007]
In addition, in the formation method in which epitaxial growth and ion implantation are repeated, the number of steps increases, so the cost of the pressure-resistant structure portion becomes extremely high, and process damage and impurity contamination increase due to repetition of lithography and ion implantation, thereby deteriorating crystal quality. There was a problem. In addition, since this method is a method in which impurities implanted by ion implantation at a specific position are spread by thermal diffusion, the impurity distribution in the superjunction region is non-uniform, and this non-uniformity makes the device characteristics unstable. was there.
[0008]
In order to solve these problems, it is desirable to introduce a technique capable of performing epitaxial growth at a sufficiently high growth rate even in the depth of a high aspect ratio trench. As for such an epitaxial growth technique, there are the following two conventional methods.
[0009]
The first is a method of selectively growing by applying an atomic beam or a molecular beam only to a specific surface by using the straightness of the molecule by an epitaxy method using an atomic beam or a molecular beam. That is, this is a method in which an atomic beam or a molecular beam is selectively applied only to the bottom portion of the trench to promote epitaxial growth, and the side wall is prevented from hitting to suppress the growth, so that the opening is not blocked during the epitaxial growth.
[0010]
Second, the anisotropic growth effect is used. Selective growth is made by using the difference between the growth on the surface that is flat and stable and has a slow growth rate, and the growth on the surface that is rough and has a fast growth rate. It is a method to do. This anisotropic growth effect appears most prominently in the liquid phase epitaxy (LPE) method, but can also be obtained by a vapor phase epitaxy (CVD: Chemical Vapor Deposition) method. In this case, a surface that is easy to flatten, for example, the (111) surface or the (100) surface is selected as the side surface of the trench, and a surface that is easily roughened, for example, the (110) surface is selected as the bottom surface. Do not block the opening. However, there is still room for improvement in such a solution.
[0011]
Incidentally, a method of using dichlorosilane as a source gas when filling a trench by epitaxial growth is disclosed in, for example, Japanese Patent Application Laid-Open Nos. 1-214013 and 11-102870. However, since the method disclosed in Japanese Patent Laid-Open No. 1-214013 is a method of growing single crystal silicon in a trench formed in a polysilicon layer, it is not strictly epitaxial growth.
[0012]
In addition, this method is not suitable for manufacturing a superjunction structure because the crystal orientation of single crystal silicon grown in a plurality of trenches may be different for each trench. On the other hand, the method disclosed in Japanese Patent Application Laid-Open No. 11-102870 is a method in which silicon is epitaxially grown in a trench having a bottom surface made of silicon and a side surface made of silicon dioxide, and thus the resulting structure is not a superjunction structure.
[0013]
The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide a method of manufacturing a superjunction semiconductor device capable of filling a trench so that no void remains in the step of filling the trench by epitaxial growth. It is to provide. Another object is to provide a method of manufacturing a superjunction semiconductor device that can eliminate voids in a trench even when the trench cannot be sufficiently filled by epitaxial growth.
[0014]
[Means for Solving the Problems]
In order to achieve the above-mentioned object, the invention described in
[0015]
The invention described in
[0016]
According to a third aspect of the present invention, in the first conductivity type semiconductor substrate having a trench, both trenches facing each other so that the trench opening gradually narrows from the semiconductor substrate surface side toward the bottom surface of the trench. The trench is formed so that the side wall is inclined at an angle θ of less than 90 ° with respect to the substrate surface, and the relationship of AR <1/2 × tan θ is established between the angle θ and the aspect ratio AR of the trench. In the trench, a step of growing an epitaxial layer of the second conductivity type at a pressure of 1333.22 Pa or more and 13332.2 Pa or less using dichlorosilane as a source gas is characterized.
[0017]
According to a fourth aspect of the present invention, in the first conductivity type semiconductor substrate having a trench, both trenches facing each other so that the trench opening gradually narrows from the semiconductor substrate surface side toward the bottom surface of the trench. The trench is formed so that the side wall is inclined at an angle θ of less than 90 ° with respect to the substrate surface, and the relationship of AR <1/2 × tan θ is established between the angle θ and the aspect ratio AR of the trench. In the trench, a step of growing an epitaxial layer of the second conductivity type at a pressure of 1333.22 Pa to 13332.2 Pa using dichlorosilane as a source gas, followed by epitaxial growth at 900 ° C. in a hydrogen reducing atmosphere. And a step of performing annealing at a temperature exceeding .
[0018]
According to a fifth aspect of the present invention, in the invention according to any one of the first to fourth aspects, the surface height of the grown epitaxial layer is the same height as the non-opening portion of the trench. And a step of removing by polishing .
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view of a superjunction structure manufactured by the method of the present invention, and FIGS. In the figure,
[0022]
The present invention relates to the structure of the breakdown voltage region and the manufacturing method, and the source structure and the drain structure are arbitrary. Therefore, the present invention is also applied to IGBTs, bipolar transistors, GTO thyristors, diodes, and the like.
[0023]
Hereinafter, a method for manufacturing the superjunction structure shown in FIG. 1 will be described with reference to FIGS. First, a low-resistance n-
[0024]
Next, as shown in FIG. 4, a region corresponding to the
AR <1/2 × tan θ (1)
[0025]
As described above, two methods of dry etching and wet etching can be employed as the trench etching method and conditions for inclining the trench sidewall.
[0026]
As the dry etching, for example, an exposed portion of silicon that is not masked by the insulating
[0027]
As the wet etching, a trench can be formed by wet etching having anisotropy. In this case, although the crystal plane orientation for forming the trench is limited, there is a feature that damage to the crystal can be reduced as compared with dry etching.
[0028]
Next, as shown in FIG. 5, the p-
[0029]
In order to achieve such growth conditions, it is important to reduce the probability of deposition of the source gas for epitaxial growth and to increase the mean free path of gas molecules so that the reactive gas of the source can fly deep into the trench. It is. In order to reduce the adhesion probability of the source gas, it is effective to use dichlorosilane as the source gas and control the growth temperature to a temperature of 800 ° C. or higher and 1000 ° C. or lower. In order to increase the mean free path of gas molecules, it is effective to control the pressure in the chamber to 1333.32 Pa or more and 13332.2 Pa or less during epitaxial growth.
[0030]
Further, the epitaxial growth is continued. As shown in FIG. 6, when the
[0031]
Next, the reason why the angle θ is less than 90 ° will be described. First, if the angle θ is less than 90 °, the angle at which the trench sidewall is viewed from the gas phase in which the CVD source gas is present becomes a finite value. For this reason, the difference in sidewall film thickness between the lower and upper portions of the trench is reduced, and the trench can be buried before the upper portion of the
[0032]
Next, the reason why the expression (1) needs to be satisfied will be described with reference to FIG. If the opening width of the
d = W / 2 × tan θ (2)
[0033]
In order for the trench bottom 13 to exist in the
d <W / 2 × tan θ (3)
[0034]
From the above equation (3), the following equation (4) is derived, and since the aspect ratio AR is d / W, the above equation (1) is derived.
d / W <1/2 × tan θ (4)
[0035]
FIG. 9 shows a schematic diagram of a cross-sectional photograph of a state in which the trench is embedded by a CVD method using dichlorosilane as a source gas with the trench sidewall angle θ being 90 ° or 87 °. 9A shows θ = 90 °, FIG. 9B shows θ = 87 °, and the trenches indicated by arrows in both figures are trenches having the same opening width. FIG. 9 clearly shows that the embedded state is better when θ = 87 °.
[0036]
Next, the reason why dichlorosilane is used as a source gas for epitaxial growth will be described. FIG. 10 is a schematic diagram of a cross-sectional photograph in the middle of filling a trench by a CVD method using a source gas as trichlorosilane or dichlorosilane. FIG. 10 (a) uses trichlorosilane, FIG. 10 (b) uses dichlorosilane, and the trenches indicated by arrows in both figures are trenches having the same opening width.
[0037]
In the trench
[0038]
On the other hand, with dichlorosilane, the adhesion probability is as small as 0.01 or less, and therefore, as shown in FIG. 10B, the growth rate is low but the trench shape is almost conformally buried. Therefore, it is effective to use dichlorosilane as a source gas. FIG. 11 is a schematic diagram of a cross-sectional photograph showing a state in which the trench is completely buried by a CVD method using dichlorosilane as a source gas.
[0039]
Next, the reason why the epitaxial growth temperature is 800 ° C. or higher and 1000 ° C. or lower will be described. FIG. 12 shows a schematic diagram of a cross-sectional photograph in the middle of filling a trench by a CVD method using dichlorosilane as a source gas at an epitaxial growth temperature of 1100 ° C. or 900 ° C. FIG. 12 (a) is at 1100 ° C., FIG. 12 (b) is at 900 ° C., and the trenches indicated by arrows in both figures are trenches having the same opening width.
[0040]
The deposition probability of the source gas increases or decreases by an order of magnitude when the growth temperature increases or decreases by 100 ° C., so that the probability of deposition of dichlorosilane increases to near 0.1 when the growth temperature reaches 1100 ° C. Therefore, as shown in FIG. 12A, the
[0041]
On the other hand, when the growth temperature is 900 ° C., as shown in FIG. 12B, it can be seen that the
[0042]
Next, the reason why the pressure during epitaxial growth is 1333.22 Pa or more and 13332.2 Pa or less will be described. FIG. 13 is a schematic diagram of a cross-sectional photograph in the middle of filling a trench by a CVD method using dichlorosilane as a source gas with an epitaxial growth pressure of 101324.72 Pa or 5332.88 Pa. FIG. 13 (a) is for 101324.72 Pa, FIG. 13 (b) is for 5332.88 Pa, and the trenches indicated by arrows in both figures are trenches having the same opening width.
[0043]
When the pressure is reduced from 101324.72 Pa to 5332.88 Pa, the mean free path of the molecule increases 19 times in inverse proportion. Therefore, when the pressure is lowered, even in a trench having a large aspect ratio, molecules penetrate deep into the trench, and conformal filling in the trench shape becomes easier. As apparent from FIG. 13, the void formed in the trench is smaller when the pressure is low.
[0044]
However, when the pressure is less than 1333.22 Pa, the growth rate is remarkably reduced, which is not suitable for mass production. On the other hand, if the pressure exceeds 13332.2 Pa, a void that remains so large that it is difficult to fill even if a subsequent hydrogen reduction atmosphere annealing step is performed. Therefore, it is appropriate that the pressure during the epitaxial growth is 1333.22 Pa or more and 13332.2 Pa or less.
[0045]
Next, the reason why annealing is performed at a temperature higher than 900 ° C. in a hydrogen reduction atmosphere following epitaxial growth will be described. FIG. 14 is a schematic diagram of a cross-sectional photograph of a trench portion annealed at 900 ° C. or 1000 ° C. FIG. 14 (a) is at 900 ° C., and FIG. 14 (b) is at 1000 ° C. In order to clarify the annealing effect, annealing is performed before embedding the epitaxial layer, and FIG. 14 shows a cross section of the trench.
[0046]
Focusing on the circled portion in FIG. 14, when the annealing temperature is 900 ° C., no increase in the radius of curvature is observed at the upper corner of the trench or the lower corner, but when the annealing temperature is 1000 ° C., the radius of curvature increases. Yes. In other words, it can be seen that annealing at 1000 ° C. greatly facilitates surface migration of silicon. Such an increase in the radius of curvature, that is, surface migration of silicon is likely to occur when the annealing temperature is higher than 900 ° C. Therefore, even if voids remain in the
[0047]
FIG. 15 is a cross-sectional perspective view illustrating the structure of a planar MOSFET having a planar structure to which the superjunction structure according to the embodiment is applied. For easy understanding of the description, an oxide film and a source electrode formed on the surface of the semiconductor substrate are omitted (the same applies to FIG. 16). An oxide film and a polysilicon gate electrode layer (not shown) are formed on the surface of the n-
[0048]
In this example, the
[0049]
FIG. 16 is a cross-sectional perspective view showing the structure of a trench type vertical MOSFET to which the superjunction structure according to the embodiment is applied. A
[0050]
Also in the example shown in FIG. 16, the stripe direction of the
[0051]
According to the above-described embodiment, the trench sidewall is inclined, and dichlorosilane is used as the source gas to perform epitaxial growth at a temperature of 800 ° C. or higher and 1000 ° C. or lower and at a pressure of 1333.22 Pa or higher and 13332.2 Pa or lower. The trench can be filled with the
[0052]
【The invention's effect】
According to the present invention, when a trench provided in a semiconductor substrate is buried by epitaxial growth, the trench can be filled with the epitaxial layer so that no void remains in the epitaxial layer. Even if voids remain during the epitaxial growth, the voids in the trench can be eliminated by performing high-temperature hydrogen reduction atmosphere annealing after the epitaxial growth. Therefore, a superjunction semiconductor element free from voids can be obtained.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a superjunction structure manufactured by a manufacturing method according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a manufacturing process of a superjunction structure according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a manufacturing process of a super junction structure according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a manufacturing process of a superjunction structure according to an embodiment of the present invention.
FIG. 5 is a cross-sectional view showing a manufacturing process of a superjunction structure according to an embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a manufacturing process of a superjunction structure according to an embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a manufacturing process of the superjunction structure according to the embodiment of the present invention.
FIG. 8 is a schematic view of a trench for explaining the reason for limiting the trench side wall angle.
FIG. 9 is a schematic view of a cross-sectional photograph showing the result of examining the trench sidewall angle dependence of buried epitaxial growth in a trench.
FIG. 10 is a schematic diagram of a cross-sectional photograph showing the result of examining the dependency of the buried epitaxial growth on the trenches on the source gas.
FIG. 11 is a schematic diagram of a cross-sectional photograph showing a state in which a trench is completely buried by a CVD method using dichlorosilane as a source gas.
FIG. 12 is a schematic diagram of a cross-sectional photograph showing the results of examining the temperature dependence of buried epitaxial growth in a trench.
FIG. 13 is a schematic diagram of a cross-sectional photograph showing the result of examining the pressure dependence of buried epitaxial growth in a trench.
FIG. 14 is a schematic diagram of a cross-sectional photograph showing the results of examining the temperature dependence of the effect of high-temperature hydrogen reducing atmosphere annealing.
FIG. 15 is a cross-sectional perspective view showing the structure of a planar MOSFET having a planar structure to which a superjunction structure according to an embodiment of the present invention is applied.
FIG. 16 is a cross-sectional perspective view showing the structure of a trench type vertical MOSFET to which the superjunction structure according to the embodiment of the present invention is applied.
[Explanation of symbols]
DESCRIPTION OF
Claims (5)
原料ガスとしてジクロロシランを用いて１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力で第２導電型のエピタキシャル層を成長させる工程と、
エピタキシャル成長につづいて、水素還元雰囲気にて９００℃を超える温度でアニールをおこなう工程と、
を含むことを特徴とする超接合半導体素子の製造方法。 In the trench of the first conductivity type semiconductor substrate having a trench having a width of 1 to 10 μm and a depth of 20 to 100 μm,
Growing a second conductivity type epitaxial layer at a pressure of 1333.22 Pa or more and 13332.2 Pa or less using dichlorosilane as a source gas;
Following epitaxial growth, annealing at a temperature exceeding 900 ° C. in a hydrogen reduction atmosphere;
Method of manufacturing a super-junction semiconductor device, which comprises a.
原料ガスとしてジクロロシランを用いて１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力で第２導電型のエピタキシャル層を成長させる工程を含むことを特徴とする超接合半導体素子の製造方法。 In the first conductivity type semiconductor substrate having a trench, both trench sidewalls facing each other are less than 90 ° with respect to the substrate surface so that the trench opening gradually narrows from the semiconductor substrate surface side toward the bottom surface of the trench. The trench is formed so that the relationship of AR <1/2 × tan θ is established between the angle θ and the aspect ratio AR of the trench, and the angle θ is tilted.
A method of manufacturing a superjunction semiconductor device, comprising a step of growing an epitaxial layer of a second conductivity type at a pressure of 1333.22 Pa to 13332.2 Pa using dichlorosilane as a source gas .
原料ガスとしてジクロロシランを用いて１３３３．２２Ｐａ以上１３３３２．２Ｐａ以下の圧力で第２導電型のエピタキシャル層を成長させる工程と、
エピタキシャル成長につづいて、水素還元雰囲気にて９００℃を超える温度でアニールをおこなう工程と、
を含むことを特徴とする超接合半導体素子の製造方法。 In the first conductivity type semiconductor substrate having a trench, both trench sidewalls facing each other are less than 90 ° with respect to the substrate surface so that the trench opening gradually narrows from the semiconductor substrate surface side toward the bottom surface of the trench. The trench is formed so that the relationship of AR <1/2 × tan θ is established between the angle θ and the aspect ratio AR of the trench, and the angle θ is tilted .
Growing a second conductivity type epitaxial layer at a pressure of 1333.22 Pa or more and 13332.2 Pa or less using dichlorosilane as a source gas;
Following epitaxial growth, annealing at a temperature exceeding 900 ° C. in a hydrogen reduction atmosphere;
The manufacturing method of the super junction semiconductor element characterized by the above -mentioned.
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