JP3908928B2

JP3908928B2 - Network interface circuit

Info

Publication number: JP3908928B2
Application number: JP2001290164A
Authority: JP
Inventors: 敏男高橋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-09-21
Filing date: 2001-09-21
Publication date: 2007-04-25
Anticipated expiration: 2021-09-21
Also published as: JP2003099396A

Description

【０００１】
【発明の属する分野】
本発明は、ネットワークインターフェイスを内蔵している複写機やプリンタ、またはそれらの機能を有した複合機などの画像形成装置に搭載されるネットワークインターフェイス回路に関する。
【０００２】
【従来の技術】
図３に、従来における一般的なＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）によるネットワークインターフェイス回路のシステム構成例のブロック図を示す。ネットワークコントローラ２３は、ＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）インターフェイスあるいはＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｆａｃｅ）バスインターフェイスを有し、システムバス２０に接続される。送受信バッファ２４は、専用のインターフェイスを介して汎用のメモリデバイス（ＦＩＦＯメモリなど）に接続されているかデバイスに内蔵されている。ネットワーク２６側とは、ＰＨＹ２５およびトランスなどを介して接続される。この送受信バッファ２４はネットワーク機能専用である。また、ＣＰＵ２１は装置全体を制御するものである。
【０００３】
ネットワーク２６から送られるデータフレームは、アドレスフィルタを通り、自局宛のフレームデータをいったん送受信バッファ２４に格納する。それと同時に内蔵のＤＭＡコントローラがバス使用権を要求し、許可されるとシステムメモリ２２に対し受信データを転送する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記に示されるような従来のＡＳＩＣによるネットワークインターフェイスにあっては、以下のような問題点があった。イーサネットのようなネットワークでは、データの受信はフレーム単位で行なわれるため、フレームの途中で受信を停止させることはできない。何らかの理由により受信動作を停止した場合にはそのフレームデータは喪失することになり、再度、そのフレームデータを送信元に要求する必要がある。
【０００５】
このため、受信バッファに用いられるＦＩＦＯメモリの容量は、１Ｋ〜２Ｋｂｙｔｅあるいはそれ以上のサイズが用いられる。さらに、そのＦＩＦＯメモリの管理はフレーム単位で行なわれ、メモリに格納されるフレーム数だけアドレスなどの管理を行なう必要があるため、最大フレーム数を想定した回路構成となる。
【０００６】
すなわち、メモリに複数のフレームを格納する場合、フレーム数だけアドレスポインタなどの情報を管理する必要がある。しかし、フレーム数が一定でないため、最大数を想定した回路を構成しなければならない。すなわち、複雑な回路となるため、ＡＳＩＣの開発期間が長期化する要因になり、さらに、大規模な受信バッファを組み込むと、ＡＳＩＣのコストアップを招来させてしまうことになる。
【０００７】
また、最近ではＡＳＩＣベンダーが提供するＭＡＣコアを利用し、複数の機能をもつＡＳＩＣの開発が可能になってきたが、送受信バッファはＡＳＩＣ外部に接続されることが多い。これは大規模なＦＩＦＯメモリを内蔵しにくいためであるが、同時に煩雑なメモリ管理とＡＳＩＣのＩ／Ｏピンの増大といった物理的な問題がある。
【０００８】
また、画像形成装置のシステムメモリを他の機能と共有させる場合、ＡＳＩＣ内部に相応の送受信バッファを設ける必要がある。さもないと、他の機能がシステムメモリを頻繁に使用した際に、受信データのオーバフローや送信データのアンダーフローといった転送エラーが発生しやすくなる。しかし、前述したようにＡＳＩＣ外部に設けることはＩ／Ｏピンが増大し、他方、ＡＳＩＣ内部に設けることはゲートサイズが増大することになるため、製造コストが高くなるという問題点があった。
【０００９】
本発明は、上記に鑑みてなされたものであって、フレームデータの管理および回路構成を簡素化し、コストアップを回避したＡＳＩＣによるネットワークインターフェイス回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、請求項１にかかるネットワークインターフェイス回路にあっては、ネットワークインターフェイスを内蔵する画像形成装置に搭載され、複数のアプリケーション機能をシステムメモリの共有資源として利用するように設計されたＡＳＩＣを用いたネットワークインターフェイス回路であって、前記ＡＳＩＣは、３つの受信バッファを有し、フレームデータを一時的に格納する受信ブロックと、前記受信バッファを制御する受信バッファ制御手段と、を備え、前記受信バッファ制御手段は、前記フレームデータを受信する場合、フレームデータ毎に前記受信バッファの中から２つを選択し、該受信バッファを使用して、該フレームデータを受信し、フレームが新しくなったときに、前記選択した２つの受信バッファ以外の受信バッファを選択するものである。
【００１５】
この発明によれば、受信バッファを、２つのバッファブロックで構成した場合、いずれのバッファブロックも使用することができないときが生じ、受信オーバランが発生しやすくなるので、３つのバッファブロックの構成および待機バッファ設けることにより、待機バッファに新規フレームを割り当てることが可能になる。
【００１６】
【発明の実施の形態】
以下、本発明にかかるネットワークインターフェイス回路の好適な実施の形態について添付図面を参照し、詳細に説明する。なお、本発明はこの実施の形態に限定されるものではない。
【００１７】
本発明は、デジタル複写機やプリンタ、またはコピー・プリンタ・ファクシミリなどの機能を実現する複合機など各種の画像形成装置に内蔵されるネットワークインターフェイスを実現するものとして、画像処理や画像出力、データ通信など複数のアプリケーション機能を有し、それぞれのアプリケーション機能がメモリ、ハードディクスなどを共有資源として利用可能に設計されたＡＳＩＣを搭載している。以下、その具体的な構成および動作について記述する。
【００１８】
図１は、本発明の実施の形態にかかるＡＳＩＣ（ネットワークインターフェイス回路）の構成例を示すブロック図である。なお、この実施の形態におけるネットワークは、１００Ｍｂｐｓあるいは１００Ｍｂｐｓのイーサネット（Ｅｔｈｅｒｎｅｔ）に特定される。
【００１９】
このＡＳＩＣは、ネットワークのプロトコル制御を実行するＭＡＣ（ＭｅｄｉａＡｃｃｅｓｓＣｏｎｔｒｏｌ：媒体アクセス制御）部１と、ＭＡＣ１につながる受信バッファコントロール部２と、受信バッファコントロール部２に接続される３つの受信バッファ３〜５と、受信バッファコントロール部２に接続されるＤＭＡコントロール部６と、を備えている。受信バッファ３〜５は、たとえば小容量のＦＩＦＯ(ｆｉｓｔ―ｉｎｆｉｓｔ−ｏｕｔ：先入れ先出しのバッファ回路)メモリで構成されている。
【００２０】
なお、ＭＡＣとは、ＬＡＮに必要な伝送制御技術で、構内ケーブルと複数ノードが円滑に共同利用するためのアクセス制御を行なうものである。すなわち、伝送媒体の種類に依存しないリンクレベル通信機能を実現する。送信要求および物理層が受信したシリアルデータに対し、フレームの組み立て／分解、ＣＳＭＡ／ＣＤアクセス制御などを行なう。
【００２１】
ＤＭＡコントロール部６は、ＤＭＡコントロール部１１、１２との調停を行なうバスアービタ７に接続され、間接的にメモリコントロール部８を介してシステムメモリ９につながれている。
【００２２】
受信バッファコントロール部２は、受信バッファ３〜５のデータ管理と共に、ＭＡＣ１からのデータ受信とＤＭＡコントロール部６へのデータ送出も制御している。
【００２３】
このＡＳＩＣは、装置全体を制御するＣＰＵ１２に接続され、さらに汎用バスであるＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス１３、ローカルバス１４に接続されている。さらに、このＡＳＩＣは、ＰＨＹ（ｐｈｙｓｉｃａｌｌａｙｅｒｐｒｏｔｏｏｌ：物理層プロトコル）１５などの副層を介してネットワーク１６につながれている。
【００２４】
受信バッファ３〜５のサイズは、ＡＳＩＣの動作周波数やバスの優先順位などにより調整を行なう必要があるが、ＤＭＡ転送速度が受信速度に対して十分に速いならば、ＤＭＡのバースト転送サイズ、たとえば３２バイト（３ブロック合計でも９６バイト）としても支障はない。
【００２５】
ところで、画像処理機能などを内蔵する多機能ＡＳＩＣでは内部バスが優先的に使用できない場合が多い。しかし、バスの獲得間隔の最大値から受信バッファサイズを算出することにより容易に構成を決定することができるため、あらゆる構成のＡＳＩＣに対して対応することが可能になる。
【００２６】
つぎに、本発明にかかる受信バッファの最適化の例について図２を参照しながら説明する。ここでは、初期状態において、すべての受信ブロック（図１における受信バッファ３〜５）は空き状態にある。なお、図２では、図１における受信バッファ３〜５を、説明の便宜上、それぞれ受信バッファＡ，Ｂ，Ｃと記述する。この状態でフレームが受信された場合は、受信バッファＡ，Ｂ，Ｃは優先順位で格納されるようになっている。
【００２７】
いま、フレーム１が受信されたとする。まず、[状態１]では、フレーム１は、受信バッファＡに格納される。つづいて、[状態２]では、受信バッファＡが満杯になると、フレーム１は受信バッファＢに引き続き格納される。これと同時に、ＤＭＡコントローラ６は、受信バッファＡからデータを読み出し、システムメモリ９へ転送する。
【００２８】
[状態３]では、ネットワーク１６が１００Ｍｂｐｓのイーサネットである場合、受信バッファへのデータ格納速度は、最高で１２．５Ｍｂｙｔｅ／ｓｅｃである。ＡＳＩＣ内部のデータ転送速度をこれ以上の速度に設定しておくことにより、受信バッファＢが満杯になる前に受信バッファＡが空くことになる。
【００２９】
[状態４]では、受信バッファＢが満杯になると、フレーム１は再び受信バッファＡに格納される。同時に、受信バッファＢからシステムメモリ９へのデータ転送が開始される。[状態１〜４]において、受信バッファＣは常に新規フレームを待ちつづけ、受信動作自体は常に２つの受信バッファで行なわれる。
【００３０】
[状態５]では、フレーム１の受信が終了しつぎのフレーム（フレーム２）が送られてきた場合、受信バッファＣに格納される。これは、受信バッファＡ，Ｂの状態によらない。前のフレーム受信で受信バッファＡ，Ｃを使用したならば、受信バッファＢに新しいフレームが格納されることになる。
【００３１】
[状態６]では、受信バッファＣが満杯になる前に、受信バッファＡまたは受信バッファＢのいずれかが空く。受信バッファＣが満杯になった時点で、空いている受信バッファを自動的に選択する。なお、図１の場合には、フレーム２は受信バッファＣ，Ｂにより受信される。
【００３２】
ところで、受信バッファ３〜５を、２つのバッファブロックで構成した場合、上記[状態４]〜[状態５]に移る際にいずれのバッファブロックも使用することができないときがあり、受信オーバランが発生しやすくなるが、上記図１のように３つのバッファブロックの構成とすることにより、容易にこの不具合の発生を回避することができる。
【００３３】
以上のように、数十バイト程度の受信バッファ３〜５でなるメモリブロックと、これを管理する制御ブロック、ネットワークのプロトコル制御ブロック、およびＤＭＡ制御ブロックを構成させ、ＤＭＡ制御ブロックは、ＡＳＩＣ内部のアービタ７を介し、メモリ制御ブロックに接続する。また、ＤＭＡ制御ブロックは、３２バイト程度のものを３ブロック用意すればよく、受信バッファのＡＳＩＣへの内蔵を容易に行なうことができる。
【００３４】
このように、本発明では、フレーム単位にメモリを管理するのではなく、メモリをブロック化した小規模のメモリブロックの集合体（受信バッファ３〜５）とし、各メモリブロックには１フレームしか格納されないようにするものである。これにより、フレームの管理を容易にし、回路構成のシンプル化が実現する。また、安定したデータ受信を確保するためには、メモリブロックは３２〜１２８バイト程度のものを３ブロックも用意すればよく、受信バッファのＡＳＩＣへの内蔵を容易に行なうことが可能になる。
【００３６】
【発明の効果】
以上説明したように、本発明にかかるネットワークインターフェイス回路（請求項１）によれば、受信バッファを、２つのバッファブロックで構成した場合、いずれのバッファブロックも使用することができないときが生じ、受信オーバランが発生しやすくなるので、３つのバッファブロックの構成および待機バッファを設けることにより、待機バッファに新規フレームを割り当てることが可能になるため、安定したフレームデータの受信制御が実現する。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるＡＳＩＣ（ネットワークインターフェイス回路）のシステム構成例を示すブロック図である。
【図２】図１における受信バッファブロックの受信および転送動作例を示す説明図である。
【図３】従来における一般的なネットワークインターフェイス回路のシステム構成例を示すブロック図である。
【符号の説明】
１ＭＡＣ
２受信バッファコントロール部
３〜５受信バッファ
６ＤＭＡコントロール部
７バスアービタ
８メモリコントロール部
９システムメモリ
１６ネットワーク[0001]
[Field of the Invention]
The present invention relates to a network interface circuit mounted on an image forming apparatus such as a copying machine or a printer having a built-in network interface, or a multifunction machine having these functions.
[0002]
[Prior art]
FIG. 3 shows a block diagram of a system configuration example of a conventional network interface circuit based on a general ASIC (Application Specific Integrated Circuit). The network controller 23 has a DMA (Direct Memory Access) interface or a PCI (Peripheral Component Interface) bus interface, and is connected to the system bus 20. The transmission / reception buffer 24 is connected to a general-purpose memory device (such as a FIFO memory) through a dedicated interface or is built in the device. The network 26 side is connected through a PHY 25 and a transformer. This transmission / reception buffer 24 is dedicated to the network function. The CPU 21 controls the entire apparatus.
[0003]
The data frame sent from the network 26 passes through the address filter and temporarily stores the frame data addressed to itself in the transmission / reception buffer 24. At the same time, the built-in DMA controller requests the right to use the bus, and if permitted, transfers received data to the system memory 22.
[0004]
[Problems to be solved by the invention]
However, the conventional ASIC network interface as described above has the following problems. In a network such as Ethernet, data reception is performed in units of frames, so that reception cannot be stopped in the middle of a frame. If the reception operation is stopped for some reason, the frame data is lost, and it is necessary to request the frame data from the transmission source again.
[0005]
For this reason, the capacity of the FIFO memory used for the reception buffer is 1K to 2 Kbytes or more. Further, the FIFO memory is managed in units of frames, and it is necessary to manage addresses and the like for the number of frames stored in the memory. Therefore, the circuit configuration assumes the maximum number of frames.
[0006]
That is, when storing a plurality of frames in the memory, it is necessary to manage information such as address pointers by the number of frames. However, since the number of frames is not constant, a circuit assuming the maximum number must be configured. In other words, since the circuit becomes complicated, the development period of the ASIC becomes a factor, and further, if a large-scale reception buffer is incorporated, the cost of the ASIC is increased.
[0007]
Recently, it has become possible to develop an ASIC having a plurality of functions by using a MAC core provided by an ASIC vendor. However, a transmission / reception buffer is often connected outside the ASIC. This is because it is difficult to incorporate a large-scale FIFO memory, but at the same time, there are physical problems such as complicated memory management and an increase in ASIC I / O pins.
[0008]
When sharing the system memory of the image forming apparatus with other functions, it is necessary to provide a corresponding transmission / reception buffer inside the ASIC. Otherwise, when other functions frequently use the system memory, a transfer error such as reception data overflow or transmission data underflow is likely to occur. However, as described above, the provision outside the ASIC increases the I / O pins, while the provision inside the ASIC increases the gate size, which increases the manufacturing cost.
[0009]
The present invention has been made in view of the above, and an object of the present invention is to provide a network interface circuit using an ASIC that simplifies the management and circuit configuration of frame data and avoids an increase in cost.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the network interface circuit according to claim 1 is mounted on an image forming apparatus incorporating a network interface and designed to use a plurality of application functions as a system memory shared resource. A network interface circuit using the ASIC, the ASIC having three reception buffers, a reception block for temporarily storing frame data, and a reception buffer control means for controlling the reception buffer. wherein the reception buffer control unit, when receiving the frame data, selects two from among the reception buffer for each frame data, using the reception buffer, receives the frame data, frame When new, the two selected receive buffers It is for selecting the receive buffer other than.
[0015]
According to the present invention, when the reception buffer is composed of two buffer blocks, there are times when neither buffer block can be used, and reception overrun is likely to occur. By providing a buffer, a new frame can be allocated to the standby buffer.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Preferred embodiments of a network interface circuit according to the present invention will be described below in detail with reference to the accompanying drawings. The present invention is not limited to this embodiment.
[0017]
The present invention realizes a network interface built in various image forming apparatuses such as a digital copier, a printer, or a multi-function machine that realizes a function such as a copy / printer / facsimile, image processing, image output, and data communication. The ASIC is designed so that each application function can use a memory, a hard disk, etc. as a shared resource. The specific configuration and operation will be described below.
[0018]
FIG. 1 is a block diagram showing a configuration example of an ASIC (network interface circuit) according to an embodiment of the present invention. The network in this embodiment is specified as 100 Mbps or 100 Mbps Ethernet.
[0019]
The ASIC includes a MAC (Media Access Control) unit 1 that performs network protocol control, a reception buffer control unit 2 connected to the MAC 1, and three reception buffers 3 to 3 connected to the reception buffer control unit 2. 5 and a DMA control unit 6 connected to the reception buffer control unit 2. The reception buffers 3 to 5 are configured by, for example, a small-capacity FIFO (first-in first-out buffer circuit) memory.
[0020]
Note that MAC is a transmission control technique necessary for a LAN, and performs access control for smooth joint use of a local cable and a plurality of nodes. That is, a link level communication function independent of the type of transmission medium is realized. Frame assembly / disassembly, CSMA / CD access control, etc. are performed on the transmission request and serial data received by the physical layer.
[0021]
The DMA control unit 6 is connected to a bus arbiter 7 that performs arbitration with the DMA control units 11 and 12, and is indirectly connected to the system memory 9 via the memory control unit 8.
[0022]
The reception buffer control unit 2 controls data reception from the MAC 1 and data transmission to the DMA control unit 6 as well as data management of the reception buffers 3 to 5.
[0023]
The ASIC is connected to a CPU 12 that controls the entire apparatus, and is further connected to a PCI (Peripheral Component Interconnect) bus 13 and a local bus 14 which are general-purpose buses. Further, the ASIC is connected to a network 16 through a sublayer such as a PHY (physical layer protocol) 15.
[0024]
The sizes of the reception buffers 3 to 5 need to be adjusted according to the operating frequency of the ASIC, the priority of the bus, etc. If the DMA transfer rate is sufficiently faster than the reception rate, the DMA burst transfer size, for example, There is no problem even if it is 32 bytes (3 bytes in total is 96 bytes).
[0025]
By the way, there are many cases where the internal bus cannot be used preferentially in a multi-function ASIC incorporating an image processing function or the like. However, since the configuration can be easily determined by calculating the reception buffer size from the maximum value of the bus acquisition interval, it is possible to cope with ASICs of any configuration.
[0026]
Next, an example of receiving buffer optimization according to the present invention will be described with reference to FIG. Here, in the initial state, all reception blocks (reception buffers 3 to 5 in FIG. 1) are in an empty state. In FIG. 2, the reception buffers 3 to 5 in FIG. 1 are described as reception buffers A, B, and C, respectively, for convenience of explanation. When a frame is received in this state, the reception buffers A, B, and C are stored in priority order.
[0027]
Assume that frame 1 is received. First, in [State 1], the frame 1 is stored in the reception buffer A. Subsequently, in [State 2], when the reception buffer A becomes full, the frame 1 is continuously stored in the reception buffer B. At the same time, the DMA controller 6 reads data from the reception buffer A and transfers it to the system memory 9.
[0028]
In [State 3], when the network 16 is 100 Mbps Ethernet, the data storage speed in the reception buffer is 12.5 Mbyte / sec at the maximum. By setting the data transfer speed inside the ASIC to a speed higher than this, the reception buffer A becomes empty before the reception buffer B becomes full.
[0029]
In [State 4], when the reception buffer B becomes full, the frame 1 is stored in the reception buffer A again. At the same time, data transfer from the reception buffer B to the system memory 9 is started. In [States 1 to 4], the reception buffer C always waits for a new frame, and the reception operation itself is always performed by two reception buffers.
[0030]
In [State 5], when reception of frame 1 is completed and the next frame (frame 2) is sent, it is stored in reception buffer C. This does not depend on the state of the reception buffers A and B. If the reception buffers A and C are used in the previous frame reception, a new frame is stored in the reception buffer B.
[0031]
In [State 6], either the reception buffer A or the reception buffer B is empty before the reception buffer C becomes full. When the reception buffer C becomes full, an empty reception buffer is automatically selected. In the case of FIG. 1, the frame 2 is received by the reception buffers C and B.
[0032]
By the way, when the reception buffers 3 to 5 are composed of two buffer blocks, there is a case where none of the buffer blocks can be used when moving to the above [state 4] to [state 5], and a reception overrun occurs. However, the occurrence of this problem can be easily avoided by adopting the configuration of three buffer blocks as shown in FIG.
[0033]
As described above, a memory block composed of reception buffers 3 to 5 of about several tens of bytes, a control block for managing the memory block, a network protocol control block, and a DMA control block are configured, and the DMA control block is included in the ASIC. The memory control block is connected via the arbiter 7. Also, it is sufficient to prepare three DMA control blocks having a size of about 32 bytes, and the reception buffer can be easily built into the ASIC.
[0034]
As described above, in the present invention, the memory is not managed in units of frames, but is a collection of small memory blocks (reception buffers 3 to 5) obtained by blocking the memory, and each memory block stores only one frame. It is intended not to be done. This facilitates frame management and simplifies the circuit configuration. In order to ensure stable data reception, it is sufficient to prepare three blocks of memory blocks of about 32 to 128 bytes, and the reception buffer can be easily built in the ASIC.
[0036]
【The invention's effect】
As described above, according to the network interface circuit according to the present invention (claim 1), when the reception buffer is composed of two buffer blocks, there is a case where neither buffer block can be used, and reception is performed. Since overrun is likely to occur, a new frame can be assigned to the standby buffer by providing three buffer blocks and a standby buffer, thereby realizing stable frame data reception control .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a system configuration example of an ASIC (network interface circuit) according to an embodiment of the present invention;
FIG. 2 is an explanatory diagram showing an example of reception and transfer operations of the reception buffer block in FIG. 1;
FIG. 3 is a block diagram showing a system configuration example of a conventional general network interface circuit.
[Explanation of symbols]
1 MAC
2 Receive buffer control unit 3-5 Receive buffer 6 DMA control unit 7 Bus arbiter 8 Memory control unit 9 System memory 16 Network

Claims

ネットワークインターフェイスを内蔵する画像形成装置に搭載され、複数のアプリケーション機能をシステムメモリの共有資源として利用するように設計されたＡＳＩＣを用いたネットワークインターフェイス回路であって、
前記ＡＳＩＣは、
３つの受信バッファを有し、フレームデータを一時的に格納する受信ブロックと、
前記受信バッファを制御する受信バッファ制御手段と、
を備え、
前記受信バッファ制御手段は、前記フレームデータを受信する場合、フレームデータ毎に前記受信バッファの中から２つを選択し、該受信バッファを使用して、該フレームデータを受信し、フレームが新しくなったときに、前記選択した２つの受信バッファ以外の受信バッファを選択することを特徴とするネットワークインターフェイス回路。A network interface circuit using an ASIC that is mounted on an image forming apparatus incorporating a network interface and designed to use a plurality of application functions as a shared resource of a system memory,
The ASIC is
A reception block having three reception buffers and temporarily storing frame data;
Receiving buffer control means for controlling the receiving buffer;
With
When receiving the frame data, the reception buffer control means selects two of the reception buffers for each frame data, receives the frame data using the reception buffer, and the frame becomes new. A network interface circuit , wherein a reception buffer other than the two selected reception buffers is selected .