JP3901957B2

JP3901957B2 - Semiconductor substrate manufacturing method and semiconductor device manufactured by the method

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Publication number: JP3901957B2
Application number: JP2001164795A
Authority: JP
Inventors: 智也馬場; 克正藤井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-05-31
Filing date: 2001-05-31
Publication date: 2007-04-04
Anticipated expiration: 2021-05-31
Also published as: JP2002359367A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板、その製造方法及び半導体装置に関し、より詳細には、歪み緩和したＳｉＧｅ層を利用した歪みＳｉ層をチャネルとして利用する高移動度トランジスタを含む半導体基板、その製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
近年、ＳｉＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高速化を図るため、Ｓｉ／ＳｉＯ₂からなるＳｉ表面をチャネルとする従来型の技術に代えて、格子定数の異なる材料を用いてヘテロ界面を作製し、歪み及びバンドの不連続性を利用した二次元チャネルを利用する高移動度トランジスタの研究が盛んに行われている。
【０００３】
その方法としては、Ｓｉ基板と格子定数の異なる材料からなる膜をＳｉ基板上にエピタキシャル成長することにより、その形成した膜の水平方向の圧縮又は引っ張り応力を与える技術が最近活発に検討されている。
例えば、１９９４年ＩＥＤＭ（International Electron Device Meeting）ｐ３７３で、引っ張り応力を内在する膜中の電子の移動度に関して、無歪みのＳｉに対し、約１．５倍の移動度が得られている構造が報告されている。
【０００４】
このようなトランジスタを図２に示す。このトランジスタは、ｐ型Ｓｉ基板１上に厚さ２．１μｍの０〜２０％のＧｅの濃度勾配を有するＳｉＧｅ膜９、その上に厚さ０．６μｍのＧｅ濃度２０％のＳｉＧｅ膜１０、さらにその上に厚さ１３ｎｍのＳｉ膜１１がエピタキシャル成長した構造の基板に、通常のＭＯＳと同様にゲート酸化膜１３、ポリシリコンからなるゲート電極１４及びソース／ドレイン領域１２が形成されて構成されている。
【０００５】
このような構造のトランジスタにおいて、濃度勾配を有するＳｉＧｅ膜９及びＧｅ濃度２０％のＳｉＧｅ膜１０は歪み緩和のために形成されており、ＳｉＧｅ膜１０の上面では完全に歪み緩和された状態が得られている。このＳｉＧｅ膜１０の上に薄いＳｉ膜１１を形成することにより、引っ張り歪みを内在するＳｉ膜１１が実現でき、ｎチャネルＭＯＳの電子の有効移動度がＳｉに対して約５０％向上している。
ｐチャネルＭＯＳでの向上に関しては、１９９４年ＩＥＤＭのｐ７３５で、圧縮応力を内在するＳｉＧｅ膜中の正孔の移動度が、無歪みのＳｉに対し、約１．２倍の向上したトランジスタが報告されている。
【０００６】
このようなトランジスタを、図３に示す。このトランジスタは、ｎ型Ｓｉ基板１５上に厚さ１０ｎｍのＧｅ濃度３０％のＳｉＧｅ膜１６が、さらにその上に厚さ７ｎｍのＳｉ膜１７がエピタキシャル成長した構造の基板に、通常のＭＯＳと同様にゲート酸化膜１３、ポリシリコンからなるゲート電極１４及びソース／ドレイン領域１８が形成されている。
このような構造のトランジスタでは、引っ張り歪みを内在するＳｉＧｅ膜１５が薄いＳｉ膜１６の下に形成されており、その中にチャネルを形成することにより正孔の移動度の向上が達成できている。
【０００７】
【発明が解決しようとする課題】
このように、ｎチャネルＭＯＳ及びｐチャネルＭＯＳの移動度を上げる方法として、歪み緩和させたＳｉＧｅ膜上の引っ張り歪みを内在するＳｉ膜をチャネルに用いる手法が報告されているが、歪み緩和したＳｉＧｅを有する基板を作製するためには、緩やかなＧｅの濃度勾配を有する厚さ１μｍ程度の厚いＳｉＧｅ膜を形成して歪み緩和を行う必要があり、ＳｉＧｅ膜の成長時及びＭＯＳトランジスタ作製時の熱処理により、厚いＳｉＧｅ膜に発生する欠陥の抑制が困難であった。
また、ＣＭＯＳトランジスタを構成する場合には、上記のような基板構造が異なるＮＭＯＳ及びＰＭＯＳトランジスタを同一基板に形成することが必要となるため、両者の間の段差により、配線層の断線等を招き、信頼性の高い半導体装置を得ることが困難である。
【０００８】
本発明は上記課題に鑑みなされたものであり、より簡便に、かつ安価に、結晶欠陥及び段差に関する問題を解消し、電子及び正孔のいずれの移動度も向上させた信頼性の高い半導体基板、その製造方法及び半導体装置を提供することを目的とする。
【０００９】
本発明によれば、（ａ）第１のシリコン基板上に歪みを有する第１のＳｉＧｅ層を形成し、（ｂ₁）前記第１のＳｉＧｅ層と第１のシリコン基板との界面に、これらの層又は基板内で電気的に中性の元素を導入し、熱処理して前記第１のＳｉＧｅ層と第１のシリコン基板との界面に欠陥層を形成することにより、前記第１のＳｉＧｅ層の歪みを緩和し、（ｂ ₂ ）歪みが緩和された前記第１のＳｉＧｅ層上に、歪みのない第２のＳｉＧｅ層及びシリコン層をこの順で形成し、（ｃ）得られた基板上に、酸化膜を介して第２のシリコン基板を張り合わせ、（ｄ）第１及び第２のシリコン基板を前記欠陥層で分割し、次に、表面に残存する前記欠陥層を除去し、（ｅ）歪みが緩和された前記第１のＳｉＧｅ層上に歪みを有する第２のシリコン層を形成することからなる半導体基板の製造方法又はこの方法により製造された半導体基板上に形成されてなる半導体装置が提供される。
【００１０】
【発明の実施の形態】
本発明の半導体装置を構成する基板は、主として、シリコン基板上に、埋め込み酸化膜、シリコン層、ＳｉＧｅ層、ＳｉＧｅ層及びシリコン層がこの順で形成されてなる。
シリコン基板としては、通常、半導体装置の製造のために使用されるものであれば、特に限定されるものではなく、アモルファス、マイクロクリスタル、単結晶、多結晶、これらの結晶状態の２以上が混在するシリコンからなる基板が挙げられる。なかでも、単結晶シリコンからなる基板が好ましい。
【００１１】
シリコン層上に形成されるＳｉＧｅ層は、実質的に結晶層として形成されており、ゲルマニウムに起因して、シリコンよりも格子定数が大きい層であるが、この上に形成される歪みが緩和されたＳｉＧｅ層に起因して、実質的に歪のないＳｉＧｅ層である。ここでの結晶層とは、マイクロクリスタル、多結晶、単結晶等又はこれらの混在した状態の層を含む。なかでも、単結晶の層であることが好ましい。実質的に歪のないＳｉＧｅ層の膜厚は、ＳｉＧｅ層のゲルマニウム濃度の臨界膜厚以下であることが好ましく、例えば、５から５００ｎｍ程度、さらには１０〜３００ｎｍ程度が適当である。また、この層中のゲルマニウムの割合は、特に限定されるものではないが、１０〜４０ａｔｏｍ％程度であることが適当である。なお、この組成比は、ＳｉＧｅ層の膜厚方向及び層表面（面内）方向に、連続的又は段階的に上記範囲内で変化してもよいが、均一であることが好ましい。
【００１２】
ＳｉＧｅ層上に形成されるＳｉＧｅ層は、上記と同様に、実質的に結晶層として形成されており、ゲルマニウムに起因して、シリコンよりも格子定数が大きい層であるが、歪みが緩和されたＳｉＧｅ層である。ここで、歪みが緩和されるとは、ゲルマニウムとシリコンとの格子定数の差異により、ＳｉＧｅ層／シリコン層を形成した場合にＳｉＧｅ層に本来的に歪みが内包されることとなるが、この歪量が小さくされた状態を意味する。具体的には、後述するような元素を導入することにより、ＳｉＧｅ層の結晶の転位等により欠陥が導入され、それにより歪みが緩和されることとなるが、このＳｉＧｅ層を、さらに熱処理に付すことによって、欠陥がある領域に蓄積されて、欠陥が蓄積した領域以外のＳｉＧｅ層中の歪みが緩和された状態になる。
【００１３】
ＳｉＧｅ層上に形成されるシリコン層は、アモルファス、マイクロクリスタル、単結晶、多結晶、これらの結晶状態の２以上が混在するシリコンからなる層であればよく、なかでも、単結晶のものが好ましい。このシリコン層は、ＳｉＧｅ層に起因して、歪、特に引っ張り歪が内在する層である。このようなシリコン層は、結晶欠陥の発生を防止するために、臨界の膜厚以下の膜厚で形成することが好ましく、さらに、下地のＳｉＧｅ層のゲルマニウム濃度が高いほど薄く、後工程での半導体装置の製造プロセスにおける熱処理温度が高いほど薄くすることが好ましい。具体的には、５〜５００ｎｍ程度、特に、１０〜３００ｎｍ程度が適当である。
【００１４】
なお、本発明の半導体装置を構成する基板は、上記の構成のほか、シリコン基板上に、埋め込み酸化膜、シリコン層、実質的に歪みのない又は歪みが緩和されたＳｉＧｅ層の単層又は積層層及びシリコン層がこの順で形成されて構成されていてもよいし、シリコン基板上に、埋め込み酸化膜、実質的に歪みのない又は歪みが緩和されたＳｉＧｅ層の単層又は積層層及びシリコン層がこの順で形成されて構成されていてもよい。また、表面に形成されるシリコン層に代えて、半導体層が形成されていてもよい。ここで半導体層としては、ゲルマニウム層、ＳｉＣ層、ＳｉＧｅ層、ＧｅＣ等のＩＶ族の元素半導体及び混晶半導体、さらに、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ等のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の化合物半導体層が挙げられる。なかでも、ＳｉＣを用いた場合には、ＳｉＧｅ層に対してより大きな歪がかかるため、より大きく電子、正孔の移動度を向上させることができ、また、Ｇｅを用いた場合には、ＳｉＧｅ層に対して圧縮応力が生じるため、正孔の移動度のみが向上するが、Ｇｅは電子、正孔のそれぞれの移動度がＳｉの各移動度に比べて大きいため好ましい。なお、この半導体層は、マイクロクリスタル、多結晶及び単結晶等であってもよいが、なかでも、単結晶層であることが好ましい。この場合の半導体層の膜厚は、得ようとする基板の特性、その上に形成される半導体装置の種類、性能等に応じて適宜調整することができ、例えば、５から５００ｎｍ程度、さらには１０〜３００ｎｍ程度が挙げられる。
【００１５】
本発明の半導体装置は、上記の基板に、通常、素子分離領域（例えば、ＬＯＣＯＳ膜、ＳＴＩ（Shallow Trench Isolation）膜、トレンチ素子分離膜等）が形成されており、当該分野で公知の半導体装置、例えば、ＭＯＳトランジスタ、ダイオード、キャパシタ、バイポーラトランジスタ等の種々の半導体装置が単独又は組み合わせられて形成されている。なかでも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるＣＭＯＳトランジスタが好ましい。
例えば、ＭＯＳトランジスタでは、ゲート酸化膜、ゲート電極及びソース／ドレイン領域は、通常ＭＯＳトランジスタ等の半導体装置を形成するために使用される膜厚、材料等により、通常形成される方法により形成することができる。また、ゲート電極にはサイドウォールスペーサが形成されていてもよく、ソース／ドレイン領域はＬＤＤ構造、ＤＤＤ構造であってもよい。
【００１６】
本発明の半導体基板の製造方法においては、まず、工程（ａ）において、第１のシリコン基板上に第１のＳｉＧｅ層を形成する。第１のＳｉＧｅ層は、公知の方法、例えば、ＣＶＤ法、スパッタ法、真空蒸着法、ＥＢ法等の種々の方法により形成することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが好ましい。この場合の成膜条件は、当該分野で公知の条件を選択することができ、特に、成膜温度は、例えば、４００〜６５０℃程度が適当である。
【００１７】
工程（ｂ）において、第１のＳｉＧｅ層と第１のシリコン基板との界面に、これらの層又は基板内で電気的に中性の元素を導入し、熱処理する。ここで、層又は基板内で電気的に中性の元素としては、水素；炭素、シリコン、ゲルマニウム、錫等の周期律表第４族に属する元素；Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の第０族に属する元素が挙げられる。なかでも、水素が好ましい。元素の導入は、特に限定されるものではないが、イオン注入が好ましい。イオン注入の条件、例えば、ドーズ及び注入エネルギー等は、上述の元素の種類、第１のＳｉＧｅ層の膜厚等に応じて、適宜設定することができる。例えば、１×１０¹⁵〜１×１０¹⁷ｃｍ^-2程度のドーズ、より好ましくは１×１０¹⁶〜１×１０¹⁷ｃｍ^-2のドーズが挙げられる。また、注入エネルギーは、第１のＳｉＧｅ層と第１のシリコン基板との界面から、シリコン基板側に５０ｎｍ程度以上深い位置（好ましくは５０〜１００ｎｍ程度の位置）にピークがくるように設定することが、ＳｉＧｅ層中の欠陥抑制及びＳｉＧｅ層の薄膜化防止のために望ましい。例えば、２０〜１５０ｋｅＶ程度の注入エネルギーが挙げられ、より具体的には、ＳｉＧｅ層の膜厚が２００ｎｍ程度の場合で、水素を用いる場合には、２５〜３５ｋｅＶ程度が挙げられる。なお、この注入の際、注入深さを浅くするために、ＳｉＧｅ層表面に、酸化膜や窒化膜等の絶縁膜等によるカバー膜を形成した後、このカバー膜を通してイオン注入を行ってもよい。
【００１８】
熱処理は、当該分野で公知の方法及び条件が利用できる。具体的には、炉アニール、ランプアニール等が挙げられ、不活性ガス雰囲気、大気雰囲気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、６００〜９００℃の温度範囲で、５〜３０分間程度行うことができる。また、この熱処理においては、ＳｉＧｅ層の表面平坦化等を考慮して、上記のようなカバー膜を付して、熱処理してもよい。これにより、第１のＳｉＧｅ層と第１のシリコン基板との界面に欠陥層を形成するとともに、イオンが通過した領域におけるＳｉＧｅ層の結晶性を回復させ、歪みを緩和させることができる。
なお、本発明においては、工程（ｂ）の後、工程（ｃ）の前に、第１のＳｉＧｅ層上に第２のＳｉＧｅ層を形成してもよいし、第１のＳｉＧｅ層上に第２のシリコン層を形成してもよいし、第１のＳｉＧｅ層上に第２のＳｉＧｅ層と第２のシリコン層とをこの順に形成してもよい。
【００１９】
第２のＳｉＧｅ層は、第１のＳｉＧｅ層と同様の方法により形成することができる。第２のシリコン層は、公知の方法、例えば、ＣＶＤ法、スパッタ法等の種々の方法により形成することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが好ましい。この場合の成膜条件は、当該分野で公知の条件を選択することができ、特に、成膜温度は、例えば、４００〜７００℃程度が適当である。
【００２０】
工程（ｃ）において、得られた基板上に、酸化膜を介して第２のシリコン基板を張り合わせる。酸化膜は、先の工程において得られた基板を熱処理することによりその表面に形成された酸化膜でもよいし、第２のシリコン基板に、あらかじめ、例えば、熱酸化、ＣＶＤ法等の当該分野で公知の方法で形成した酸化膜であってもよい。なかでも、後者の方が好ましい。なお、先の工程において得られた基板を熱処理することにより酸化膜を形成する場合には、ゲルマニウムよりもシリコンの方が酸化されやすいため、ＳｉＧｅ層の表面が酸化された結果、ＳｉＧｅ層のゲルマニウム濃度が酸化の程度に応じて高くなる。
張り合わせを行う場合は、張り合わせ表面に異物が存在していると、ボイド欠陥の発生の原因となり、製造歩留まりが低下するため、両基板表面は、清浄化しておくことが好ましい。清浄化は、水、無機又は有機溶媒等での洗浄等の当該分野で公知の方法を利用して行うことが好ましい。張り合わせは、公知の張り合わせ技術を利用して行うことができる。
【００２１】
工程（ｄ）において、第１及び第２のシリコン基板を欠陥層で分割し、得られた第２のシリコン基板の表面に残存する欠陥層を除去する。第１及び第２のシリコン基板を欠陥層で分割する方法としては、例えば、４００〜６００℃の低温で熱処理を行うことにより、欠陥層に、上記のように導入した元素に起因して形成されるマイクロキャビティーを成長させ、両者を剥離することにより行うことができる。このように剥離した第２のシリコン基板の表面には、欠陥層の一部が残存することになる。欠陥層を除去する方法としては、公知の方法、例えば、酸又はアルカリ溶液等を用いたウェットエッチング、スパッタ法やＲＩＥ法等のドライエッチング、ＣＭＰ法等が挙げられる。欠陥層を除去する場合には、その表面を平坦化させることが好ましく、ＣＭＰ法が適当である。なお、分割した後又は欠陥層を除去した後に、先の工程での酸化膜を介した張り合わせの強度を上げるために、熱処理、例えば８００〜１２００℃程度の高温熱処理を行うことが好ましい。
【００２２】
工程（ｅ）において、前記第１のＳｉＧｅ層上に第２のシリコン層を形成する。シリコン層の形成は、上記と同様の方法により形成することができる。
上記の工程の後、得られた基板に、公知の半導体装置の製造プロセスに従って、任意に、素子分離領域の形成、ゲート絶縁膜、ゲート電極、サイドウォールスペーサ及びソース／ドレイン領域、層間絶縁膜等を形成することにより、半導体装置を完成することができる。
以下に、本発明の半導体装置及びその製造方法を図面に基づいてより詳細に説明する。
【００２３】
まず、図１（ａ）に示したように、第１のシリコン基板１上に公知のＣＶＤ技術を用いＳｉＨ₄とＧｅＨ₄との混合ガス中、５００℃の温度でエピタキシャル成長を行い、圧縮歪みを有したＧｅ濃度２０％の第１のＳｉＧｅ層２を、膜厚２００ｎｍで形成する。
第１のＳｉＧｅ層２の膜厚とＧｅ濃度とは成長直後の結晶欠陥抑制のため、その上限が決まっており、Ｇｅ濃度が高い場合はその膜厚を薄くする必要がある。
ただし、臨界膜厚は、ＳｉＧｅの成長温度依存性が大きく、低温で形成するとその膜厚を厚く設定できる。例えば、成長温度を６００℃に上げると、Ｇｅ濃度２０％の場合には臨界膜厚は２０ｎｍと大きく制限される。
【００２４】
なお、トランジスタをこの実施の形態の基板上に作製する場合に、そのソース／ドレインの拡散層と欠陥層との距離を離し、接合部のリーク電流を抑制するために、ドレイン部での空乏層とその欠陥層を離す必要がある。そのために、ＳｉＧｅの歪み緩和のための熱処理後、必要に応じてその上に同様のＣＶＤ技術を用いてＳｉＧｅ層を再成長させることが好ましい。例えば、接合深さ０．１μｍ、基板濃度５×１０¹⁶cｍ²、ドレイン−基板間電位差１．５Ｖの時には、ＳｉＧｅの最終膜厚は３５０ｎｍ程度以上に設定する必要があるために、後で第２のＳｉＧｅ層を成長する必要がある。
【００２５】
次に、公知のイオン注入技術を用い、水素イオンを、例えば３×１０¹⁶ｃｍ^-2のドーズでイオン注入する。注入エネルギーは、５〜３０ｋｅＶ程度が挙げられる。その後、８００℃、アルゴンガス中でアニールを行い、図１（ｂ）に示すように、第１のＳｉＧｅ層２と第１のシリコン基板１との界面下部に局所的な欠陥層３を生成し、圧縮歪みをもつ第１のＳｉＧｅ層２の歪み緩和を行う。なお、ＳｉとＳｉＧｅとの歪みはすべて局所的な欠陥層３で緩和することができるので、第１のＳｉＧｅ層２中の欠陥発生を抑制できる。
【００２６】
続いて、図１（ｃ）に示したように、公知のＣＶＤ技術を用い、ＳｉＨ₄とＧｅＨ₄との混合ガス中、５００℃の温度でエピタキシャル成長を行い、無歪みのＧｅ濃度２０％の第２のＳｉＧｅ層４を膜厚１５０ｎｍで形成する。ここで、第２のＳｉＧｅ層４の膜厚は、前述したとおり、ＳｉＧｅ層２、４の最終膜厚を３５０ｎｍ以上に設定するために、１５０ｎｍ以上に設定する。その後、公知のＣＶＤ技術を用い、ＳｉＨ₄ガス中、６００℃の温度でエピタキシャル成長を行い、第１のＳｉ層５を膜厚１５ｎｍで形成する。ここで、第１のＳｉ層５は、後の工程でシリコン基板を張り合わせるときの接着層として用いる。その膜厚上限は、無歪みＳｉＧｅ層上に成長する場合、欠陥発生の臨界の膜厚で決まっており、その成長温度６００℃、下地のＳｉＧｅ層４のＧｅ濃度が２０％の時には、１５ｎｍ程度以下に設定する必要がある。
【００２７】
次に、第２のシリコン基板６上に公知の熱酸化法により酸素雰囲気中、１０００℃の温度で、膜厚１００ｎｍ程度のＳｉＯ₂膜７を形成する。
その後、図1（ｄ）に示すように第１のシリコン基板１上の第１のＳｉ層５と第２のシリコン基板上のＳｉＯ₂膜７を、公知の貼り合わせ技術を用いて貼り合わせる。
貼り合わせ後、公知の技術により、４００〜６００℃の低温の熱処理を行い、欠陥層３において、水素により形成されるマイクロキャビティーを成長させ、図１（ｅ）に示したように、第１のシリコン基板と第２のシリコン基板とをその欠陥層３を境に剥離する。これにより、第１のシリコン膜５、第２のＳｉＧｅ膜４及び第１のＳｉＧｅ膜２がＳｉＯ₂膜７上に積層されたベースウエーハが作製される。
【００２８】
その後、第２のシリコン基板６上のＳｉＯ₂膜７と第１のシリコン層５との接着強度を上げるために、１０００℃以上の高温アニールを行う。さらに、剥離表面を公知の研磨技術を用い、シリコン基板と同じレベルまで表面平坦化を行う。
次いで、図１（ｆ）に示すように、リラックスした第１のＳｉＧｅ層２上に公知のＣＶＤ技術を用い、ＳｉＨ₄ガス中、７００℃で第２のＳｉ層８を、膜厚１０ｎｍ程度でエピタキシャル成長する。ここで、第２のＳｉ膜８の厚さは、結晶欠陥の発生を防止するために臨界の膜厚があり、下地のＳｉＧｅ層のＧｅ濃度が高いほど薄くする必要がある。また、この基板を用いてＭＯＳトランジスタを作製する場合、その製造工程の最高の熱処理温度が高いほど薄くする必要がある。
【００２９】
本発明に基づき作製した基板は、図１（ｆ）に示すように最上層に引っ張り歪みを有する第２のＳｉ層８を有し、この上にゲート酸化膜及びゲート電極を形成することにより、引っ張り歪みをもつＳｉ層中にチャネルを形成することができ、したがって、電子及び正孔の移動度を通常のＳｉに対し、約２倍程度向上させることが可能となり、高速のＣＭＯＳ集積回路を実現できる。
【００３０】
【発明の効果】
本発明によれば、表面に酸化膜が形成されたシリコン基板上に、シリコン層、実質的に歪のないＳｉＧｅ層、歪が緩和されたＳｉＧｅ層及び歪みを有するシリコン層がこの順で形成されてなるため、従来問題となっていた歪みが緩和したＳｉＧｅ層中に、結晶欠陥がほとんど存在せず、良好な歪みを有するシリコン層を実現することができるとともに、この歪み、すなわち引っ張り歪みを有するシリコン層中にチャネルが形成される高速移動度を図る半導体装置を作製することが可能となる。
特に、実質的に歪のないＳｉＧｅ層及び歪が緩和されたＳｉＧｅ層が１０〜４０ａｔｍ％のＧｅ濃度である場合には、結晶欠陥が抑制されたＳｉＧｅ層を得るために十分な膜厚を確保することができ、特に、このような基板を用いて半導体装置を作製した場合の、ｐｎ接合部のリーク電流を抑制することが可能となる。
【００３１】
また、本発明によれば、簡便な方法により、従来、シリコン基板上に結晶欠陥の発生防止が困難であった厚膜のＳｉＧｅ層を形成することが可能となり、その膜厚の制限を原理的に解消させることができ、この基板を用いた半導体装置の設計の自由度を大きく向上させることができるとともに、高速、高性能の半導体装置を歩留まりよく製造することが可能となり、製造コストの減少を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図２】従来のＮＭＯＳトランジスタの構成を示す要部の概略断面図である。
【図３】従来のＰＭＯＳトランジスタの構成を示す要部の概略断面図である。
【符号の説明】
１第１のシリコン基板
２第１のＳｉＧｅ層
３欠陥層
４第２のＳｉＧｅ層
５第１のシリコン層
６第２のシリコン基板
７ＳｉＯ₂膜
８第２のシリコン層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor substrate, a manufacturing method thereof, and a semiconductor device, and more particularly, a semiconductor substrate including a high mobility transistor using a strained Si layer using a strain-relieved SiGe layer as a channel, a manufacturing method thereof, and a semiconductor Relates to the device.
[0002]
[Prior art]
In recent years, in order to increase the speed of Si MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a hetero interface is formed using materials with different lattice constants instead of conventional technology using Si / SiO ₂ Si surface as a channel. However, high mobility transistors using a two-dimensional channel using distortion and band discontinuity have been actively studied.
[0003]
As a method for this, a technique in which a film made of a material having a lattice constant different from that of the Si substrate is epitaxially grown on the Si substrate to apply a horizontal compressive or tensile stress to the formed film has recently been actively studied.
For example, in 1994 IEDM (International Electron Device Meeting) p373, the mobility of electrons in a film containing tensile stress is about 1.5 times that of unstrained Si. It has been reported.
[0004]
Such a transistor is shown in FIG. This transistor comprises a SiGe film 9 having a concentration gradient of 0 to 20% Ge having a thickness of 2.1 μm on a p-type Si substrate 1, and a SiGe film 10 having a Ge concentration of 20% having a thickness of 0.6 μm, Further, a gate oxide film 13, a gate electrode 14 made of polysilicon, and a source / drain region 12 are formed on a substrate having a structure in which a Si film 11 having a thickness of 13 nm is epitaxially grown thereon, as in a normal MOS. Yes.
[0005]
In the transistor having such a structure, the SiGe film 9 having a concentration gradient and the SiGe film 10 having a Ge concentration of 20% are formed for strain relaxation, and a completely strain-relieved state is obtained on the upper surface of the SiGe film 10. It has been. By forming the thin Si film 11 on the SiGe film 10, the Si film 11 having tensile strain can be realized, and the effective mobility of electrons of the n-channel MOS is improved by about 50% with respect to Si. .
Regarding the improvement in p-channel MOS, 1994 IEDM p735 reported a transistor whose hole mobility in SiGe film with compressive stress was about 1.2 times that of unstrained Si. Has been.
[0006]
Such a transistor is shown in FIG. This transistor is formed on a substrate having a structure in which a SiGe film 16 having a Ge concentration of 30% on an n-type Si substrate 15 and an Si film 17 having a thickness of 7 nm are epitaxially grown on the SiGe film 16 in the same manner as a normal MOS. A gate oxide film 13, a gate electrode 14 made of polysilicon and a source / drain region 18 are formed.
In the transistor having such a structure, the SiGe film 15 having tensile strain is formed under the thin Si film 16, and the hole mobility can be improved by forming a channel therein. .
[0007]
[Problems to be solved by the invention]
As described above, as a method for increasing the mobility of the n-channel MOS and the p-channel MOS, there has been reported a method in which a Si film containing a tensile strain on a strain-relieved SiGe film is used as a channel. In order to fabricate a substrate having a thickness, it is necessary to relax the strain by forming a thick SiGe film having a gentle Ge concentration gradient of about 1 μm, and heat treatment during the growth of the SiGe film and the fabrication of the MOS transistor Therefore, it is difficult to suppress defects generated in the thick SiGe film.
In addition, when configuring a CMOS transistor, it is necessary to form NMOS and PMOS transistors having different substrate structures as described above on the same substrate, so that the step between them causes disconnection of the wiring layer and the like. It is difficult to obtain a highly reliable semiconductor device.
[0008]
The present invention has been made in view of the above problems, and more easily and inexpensively eliminates the problems related to crystal defects and steps, and improves the mobility of both electrons and holes and has high reliability. An object of the present invention is to provide a manufacturing method and a semiconductor device.
[0009]
According to the present invention, (a) a strained first SiGe layer is formed on a first silicon substrate, and (b ₁ ) these are formed at the interface between the first SiGe layer and the first silicon substrate. layer or electrically introducing elements neutral within the substrate, by forming a defect layer at the interface between the first SiGe layer and the first silicon substrate is heat-treated, the first SiGe substrate relieve strain layer, (b ₂₎ the strain is relaxed the first SiGe layer, the second SiGe layer and the silicon layer unstrained formed in this order, obtained (c) (D) dividing the first and second silicon substrates with the defect layer, and then removing the defect layer remaining on the surface; a second silicon layer having a strain to the e) distortion is relaxed first SiGe layer Manufacturing method or device containing a formed on a semiconductor substrate manufactured by the method of a semiconductor substrate which comprises forming is provided.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
The substrate constituting the semiconductor device of the present invention is mainly formed by forming a buried oxide film, a silicon layer, a SiGe layer, a SiGe layer, and a silicon layer in this order on a silicon substrate.
The silicon substrate is not particularly limited as long as it is usually used for manufacturing a semiconductor device. Amorphous, microcrystal, single crystal, polycrystal, and two or more of these crystal states are mixed. And a substrate made of silicon. Among these, a substrate made of single crystal silicon is preferable.
[0011]
The SiGe layer formed on the silicon layer is substantially formed as a crystal layer and is a layer having a lattice constant larger than that of silicon due to germanium, but the strain formed thereon is relaxed. The SiGe layer is substantially free from strain due to the SiGe layer. Here, the crystal layer includes a microcrystal, a polycrystal, a single crystal, or a layer in which these are mixed. Among these, a single crystal layer is preferable. The thickness of the SiGe layer having substantially no strain is preferably not more than the critical thickness of the germanium concentration of the SiGe layer, and for example, about 5 to 500 nm, further about 10 to 300 nm is appropriate. Further, the ratio of germanium in this layer is not particularly limited, but is suitably about 10 to 40 atom%. This composition ratio may change within the above range in a continuous or stepwise manner in the film thickness direction and the layer surface (in-plane) direction of the SiGe layer, but is preferably uniform.
[0012]
Similar to the above, the SiGe layer formed on the SiGe layer is substantially formed as a crystal layer, and is a layer having a lattice constant larger than that of silicon due to germanium. It is a SiGe layer. Here, the strain is relaxed because the strain is inherently included in the SiGe layer when the SiGe layer / silicon layer is formed due to the difference in lattice constant between germanium and silicon. This means that the amount has been reduced. Specifically, by introducing an element as will be described later, defects are introduced due to crystal dislocation or the like of the SiGe layer, thereby relaxing the strain, but this SiGe layer is further subjected to heat treatment. As a result, defects are accumulated in a region having defects, and the strain in the SiGe layer other than the region in which the defects are accumulated is reduced.
[0013]
The silicon layer formed on the SiGe layer may be amorphous, microcrystal, single crystal, polycrystal, or a layer made of silicon in which two or more of these crystal states are mixed. Among these, a single crystal is preferable. . This silicon layer is a layer in which strain, particularly tensile strain, is inherent due to the SiGe layer. In order to prevent the occurrence of crystal defects, such a silicon layer is preferably formed with a film thickness that is less than the critical film thickness. Further, the higher the germanium concentration of the underlying SiGe layer, the thinner the silicon layer. The higher the heat treatment temperature in the semiconductor device manufacturing process, the thinner is preferable. Specifically, about 5 to 500 nm, particularly about 10 to 300 nm is appropriate.
[0014]
In addition to the above-described structure, the substrate constituting the semiconductor device of the present invention is a single layer or a stacked layer of a buried oxide film, a silicon layer, a SiGe layer substantially free from strain or relaxed on a silicon substrate. The layer and the silicon layer may be formed in this order, and may be configured by a buried oxide film, a single layer or a stacked layer of a SiGe layer substantially free of strain or relaxed, and silicon on a silicon substrate. The layers may be formed and formed in this order. A semiconductor layer may be formed instead of the silicon layer formed on the surface. Here, as the semiconductor layer, a germanium layer, a SiC layer, a SiGe layer, a group IV element semiconductor such as GeC and a mixed crystal semiconductor, and a III-V group or II-VI group compound semiconductor such as GaAs, InP, ZnSe, etc. Layer. In particular, when SiC is used, a larger strain is applied to the SiGe layer, so that the mobility of electrons and holes can be further improved. When Ge is used, SiGe is used. Since compressive stress is generated on the layer, only the mobility of holes is improved, but Ge is preferable because each mobility of electrons and holes is larger than each mobility of Si. Note that the semiconductor layer may be a microcrystal, a polycrystal, a single crystal, or the like, but is preferably a single crystal layer. The film thickness of the semiconductor layer in this case can be adjusted as appropriate according to the characteristics of the substrate to be obtained, the type of semiconductor device formed thereon, performance, etc., for example, about 5 to 500 nm, About 10-300 nm is mentioned.
[0015]
In the semiconductor device of the present invention, an element isolation region (for example, a LOCOS film, an STI (Shallow Trench Isolation) film, a trench element isolation film, etc.) is usually formed on the above substrate, and the semiconductor device known in the art For example, various semiconductor devices such as a MOS transistor, a diode, a capacitor, and a bipolar transistor are formed singly or in combination. Among these, a CMOS transistor composed of a PMOS transistor and an NMOS transistor is preferable.
For example, in a MOS transistor, a gate oxide film, a gate electrode, and a source / drain region are formed by a method that is usually formed depending on a film thickness, a material, and the like that are usually used to form a semiconductor device such as a MOS transistor. Can do. In addition, sidewall spacers may be formed on the gate electrode, and the source / drain regions may have an LDD structure or a DDD structure.
[0016]
In the method for manufacturing a semiconductor substrate of the present invention, first, in step (a), a first SiGe layer is formed on a first silicon substrate. The first SiGe layer can be formed by a known method such as a CVD method, a sputtering method, a vacuum evaporation method, or an EB method. Especially, it is preferable to form by the epitaxial growth method by CVD method. In this case, the film formation conditions can be selected from conditions known in the art, and in particular, the film formation temperature is suitably about 400 to 650 ° C., for example.
[0017]
In the step (b), an electrically neutral element is introduced into the interface between the first SiGe layer and the first silicon substrate in these layers or the substrate, and heat treatment is performed. Here, as an electrically neutral element in the layer or the substrate, hydrogen; elements belonging to Group 4 of the periodic table such as carbon, silicon, germanium, and tin; He, Ne, Ar, Kr, Xe, and the like Examples include elements belonging to Group 0. Of these, hydrogen is preferable. The introduction of the element is not particularly limited, but ion implantation is preferable. The conditions for ion implantation, such as dose and implantation energy, can be set as appropriate according to the type of the element described above, the thickness of the first SiGe layer, and the like. For example, a dose of about 1 × 10 ¹⁵ to 1 × 10 ¹⁷ cm ⁻² is preferable, and a dose of 1 × 10 ¹⁶ to 1 × 10 ¹⁷ cm ⁻² is more preferable. Further, the implantation energy is set so that the peak comes to a position deeper than the interface between the first SiGe layer and the first silicon substrate by about 50 nm or more (preferably a position of about 50 to 100 nm) on the silicon substrate side. However, it is desirable for suppressing defects in the SiGe layer and preventing the SiGe layer from being thinned. For example, an implantation energy of about 20 to 150 keV can be mentioned. More specifically, when the film thickness of the SiGe layer is about 200 nm and hydrogen is used, about 25 to 35 keV can be mentioned. In this implantation, in order to reduce the implantation depth, a cover film made of an insulating film such as an oxide film or a nitride film may be formed on the surface of the SiGe layer, and then ion implantation may be performed through the cover film. .
[0018]
For the heat treatment, methods and conditions known in the art can be used. Specifically, furnace annealing, lamp annealing, and the like can be given. In an inert gas atmosphere, an air atmosphere, a nitrogen gas atmosphere, an oxygen gas atmosphere, a hydrogen gas atmosphere, etc., in a temperature range of 600 to 900 ° C., 5 to 30 Can be done for about a minute. In this heat treatment, the cover film as described above may be attached and heat treated in consideration of surface flattening of the SiGe layer. As a result, a defect layer can be formed at the interface between the first SiGe layer and the first silicon substrate, the crystallinity of the SiGe layer in the region through which ions have passed can be recovered, and the strain can be reduced.
In the present invention, the second SiGe layer may be formed on the first SiGe layer after the step (b) and before the step (c), or the second SiGe layer may be formed on the first SiGe layer. Two silicon layers may be formed, or a second SiGe layer and a second silicon layer may be formed in this order on the first SiGe layer.
[0019]
The second SiGe layer can be formed by the same method as the first SiGe layer. The second silicon layer can be formed by a known method such as a CVD method or a sputtering method. Especially, it is preferable to form by the epitaxial growth method by CVD method. In this case, the film formation conditions can be selected from conditions known in the art, and in particular, the film formation temperature is suitably about 400 to 700 ° C., for example.
[0020]
In step (c), a second silicon substrate is bonded to the obtained substrate via an oxide film. The oxide film may be an oxide film formed on the surface by heat-treating the substrate obtained in the previous step, or may be formed on the second silicon substrate in advance in the relevant field such as thermal oxidation or CVD method. An oxide film formed by a known method may be used. Of these, the latter is preferred. Note that in the case where an oxide film is formed by heat-treating the substrate obtained in the previous step, silicon is more easily oxidized than germanium, and as a result, the surface of the SiGe layer is oxidized, so that germanium in the SiGe layer is oxidized. The concentration increases with the degree of oxidation.
In the case of bonding, if there is a foreign substance on the bonding surface, void defects are generated and the manufacturing yield is lowered. Therefore, it is preferable to clean the surfaces of both substrates. The cleaning is preferably performed using a method known in the art such as washing with water, an inorganic or organic solvent, or the like. The pasting can be performed using a known pasting technique.
[0021]
In the step (d), the first and second silicon substrates are divided by the defect layer, and the defect layer remaining on the surface of the obtained second silicon substrate is removed. As a method of dividing the first and second silicon substrates with the defect layer, for example, the heat treatment is performed at a low temperature of 400 to 600 ° C., thereby forming the defect layer due to the elements introduced as described above. This can be done by growing a microcavity and peeling the both. A part of the defect layer remains on the surface of the peeled second silicon substrate. Examples of the method for removing the defective layer include known methods such as wet etching using an acid or alkali solution, dry etching such as sputtering or RIE, and CMP. When removing the defective layer, it is preferable to planarize the surface, and a CMP method is appropriate. In addition, after dividing | segmenting or removing a defective layer, in order to raise the intensity | strength of pasting through the oxide film in a previous process, it is preferable to perform heat processing, for example, about 800-1200 degreeC heat processing.
[0022]
In step (e), a second silicon layer is formed on the first SiGe layer. The silicon layer can be formed by the same method as described above.
After the above steps, according to a known semiconductor device manufacturing process, an element isolation region is formed, a gate insulating film, a gate electrode, sidewall spacers and source / drain regions, an interlayer insulating film, etc. By forming the semiconductor device, the semiconductor device can be completed.
Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described in more detail with reference to the drawings.
[0023]
First, as shown in FIG. 1A, epitaxial growth is performed on a first silicon substrate 1 using a known CVD technique in a mixed gas of SiH ₄ and GeH ₄ at a temperature of 500 ° C. to reduce compressive strain. The first SiGe layer 2 having a Ge concentration of 20% is formed with a film thickness of 200 nm.
The upper limit of the film thickness and Ge concentration of the first SiGe layer 2 is determined in order to suppress crystal defects immediately after growth, and when the Ge concentration is high, it is necessary to reduce the film thickness.
However, the critical film thickness is highly dependent on the growth temperature of SiGe, and when it is formed at a low temperature, the film thickness can be set thick. For example, when the growth temperature is raised to 600 ° C., the critical film thickness is greatly limited to 20 nm when the Ge concentration is 20%.
[0024]
When a transistor is fabricated on the substrate of this embodiment, a depletion layer at the drain portion is formed in order to increase the distance between the source / drain diffusion layer and the defect layer and suppress the leakage current at the junction. It is necessary to separate the defective layer. Therefore, after the heat treatment for relaxing the strain of SiGe, it is preferable to re-grow the SiGe layer using the same CVD technique as necessary. For example, when the junction depth is 0.1 μm, the substrate concentration is 5 × 10 ¹⁶ cm ² , and the drain-substrate potential difference is 1.5 V, the final film thickness of SiGe needs to be set to about 350 nm or more. Two SiGe layers need to be grown.
[0025]
Next, using a known ion implantation technique, hydrogen ions are implanted with a dose of 3 × 10 ¹⁶ cm ⁻² , for example. The implantation energy is about 5 to 30 keV. Thereafter, annealing is performed in an argon gas at 800 ° C., and a local defect layer 3 is generated below the interface between the first SiGe layer 2 and the first silicon substrate 1 as shown in FIG. Then, strain relaxation of the first SiGe layer 2 having compressive strain is performed. Since all the strains of Si and SiGe can be alleviated by the local defect layer 3, the generation of defects in the first SiGe layer 2 can be suppressed.
[0026]
Subsequently, as shown in FIG. 1C, epitaxial growth is performed at a temperature of 500 ° C. in a mixed gas of SiH ₄ and GeH ₄ using a known CVD technique, and a strain-free Ge concentration of 20% is obtained. Two SiGe layers 4 are formed with a thickness of 150 nm. Here, as described above, the film thickness of the second SiGe layer 4 is set to 150 nm or more in order to set the final film thickness of the SiGe layers 2 and 4 to 350 nm or more. Thereafter, using a known CVD technique, epitaxial growth is performed at a temperature of 600 ° C. in SiH ₄ gas to form a first Si layer 5 with a film thickness of 15 nm. Here, the first Si layer 5 is used as an adhesive layer when a silicon substrate is bonded in a later step. The upper limit of the film thickness is determined by the critical film thickness for generating defects when growing on the unstrained SiGe layer. When the growth temperature is 600 ° C. and the Ge concentration of the underlying SiGe layer 4 is 20%, it is about 15 nm. Must be set to:
[0027]
Next, an SiO ₂ film 7 having a thickness of about 100 nm is formed on the second silicon substrate 6 at a temperature of 1000 ° C. in an oxygen atmosphere by a known thermal oxidation method.
Thereafter, as shown in FIG. 1D, the first Si layer 5 on the first silicon substrate 1 and the SiO ₂ film 7 on the second silicon substrate are bonded together using a known bonding technique.
After bonding, a heat treatment at a low temperature of 400 to 600 ° C. is performed by a known technique to grow a microcavity formed of hydrogen in the defect layer 3, as shown in FIG. The silicon substrate and the second silicon substrate are separated from each other with the defect layer 3 as a boundary. As a result, a base wafer in which the first silicon film 5, the second SiGe film 4 and the first SiGe film 2 are laminated on the SiO ₂ film 7 is produced.
[0028]
Thereafter, in order to increase the adhesive strength between the SiO ₂ film 7 on the second silicon substrate 6 and the first silicon layer 5, high-temperature annealing at 1000 ° C. or higher is performed. Further, the surface of the peeled surface is flattened to the same level as the silicon substrate by using a known polishing technique.
Next, as shown in FIG. 1 (f), the second Si layer 8 is formed on the relaxed first SiGe layer 2 at 700 ° C. in a SiH ₄ gas at 700 ° C. using a known CVD technique. Epitaxial growth. Here, the thickness of the second Si film 8 has a critical film thickness in order to prevent the occurrence of crystal defects, and needs to be thinner as the Ge concentration of the underlying SiGe layer is higher. When a MOS transistor is manufactured using this substrate, it is necessary to make it thinner as the highest heat treatment temperature in the manufacturing process is higher.
[0029]
A substrate manufactured according to the present invention has a second Si layer 8 having tensile strain in the uppermost layer as shown in FIG. 1 (f), and a gate oxide film and a gate electrode are formed thereon, A channel can be formed in a Si layer with tensile strain, and therefore the mobility of electrons and holes can be improved by about twice that of normal Si, realizing a high-speed CMOS integrated circuit. it can.
[0030]
【The invention's effect】
According to the present invention, a silicon layer, a substantially strain-free SiGe layer, a strain-relieved SiGe layer, and a strained silicon layer are formed in this order on a silicon substrate having an oxide film formed on the surface. Therefore, in the SiGe layer in which the strain has been relaxed, which has been a problem in the past, there is almost no crystal defect, and a silicon layer having a good strain can be realized, and this strain, that is, a tensile strain is present. It is possible to manufacture a semiconductor device that achieves high-speed mobility in which a channel is formed in a silicon layer.
In particular, when the SiGe layer having substantially no strain and the SiGe layer having relaxed strain have a Ge concentration of 10 to 40 atm%, a sufficient film thickness is secured to obtain a SiGe layer in which crystal defects are suppressed. In particular, it is possible to suppress the leakage current of the pn junction when a semiconductor device is manufactured using such a substrate.
[0031]
In addition, according to the present invention, it is possible to form a thick SiGe layer, which has conventionally been difficult to prevent the occurrence of crystal defects, on a silicon substrate by a simple method. The degree of freedom in designing a semiconductor device using this substrate can be greatly improved, and a high-speed, high-performance semiconductor device can be manufactured with a high yield, thereby reducing the manufacturing cost. Can be planned.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional process diagram of a substantial part for explaining a method for producing a semiconductor device of the present invention.
FIG. 2 is a schematic cross-sectional view of a main part showing the configuration of a conventional NMOS transistor.
FIG. 3 is a schematic cross-sectional view of a main part showing the configuration of a conventional PMOS transistor.
[Explanation of symbols]
1 first a silicon substrate 2 first SiGe layer 3 defect layer 4 second SiGe layer 5 first silicon layer 6 and the second silicon substrate 7 SiO ₂ film 8 and the second silicon layer

Claims

（ａ）第１のシリコン基板上に歪みを有する第１のＳｉＧｅ層を形成し、
（ｂ₁）前記第１のＳｉＧｅ層と第１のシリコン基板との界面に、これらの層又は基板内で電気的に中性の元素を導入し、熱処理して前記第１のＳｉＧｅ層と第１のシリコン基板との界面に欠陥層を形成することにより、前記第１のＳｉＧｅ層の歪みを緩和し、
（ｂ ₂ ）歪みが緩和された前記第１のＳｉＧｅ層上に、歪みのない第２のＳｉＧｅ層及びシリコン層をこの順で形成し、
（ｃ）得られた基板上に、酸化膜を介して第２のシリコン基板を張り合わせ、
（ｄ）第１及び第２のシリコン基板を前記欠陥層で分割し、次に、表面に残存する前記欠陥層を除去し、
（ｅ）歪みが緩和された前記第１のＳｉＧｅ層上に歪みを有する第２のシリコン層を形成することからなる半導体基板の製造方法。(A) forming a strained first SiGe layer on a first silicon substrate;
(B ₁ ) At the interface between the first SiGe layer and the first silicon substrate, an electrically neutral element is introduced into these layers or in the substrate, and heat treatment is performed, so that the first SiGe layer and the first silicon substrate by forming the defect layer at the interface between the first silicon substrate, and relax the strain of the first SiGe layer,
(B ₂ ) A strain-free second SiGe layer and a silicon layer are formed in this order on the first SiGe layer whose strain is relaxed,
(C) A second silicon substrate is bonded to the obtained substrate via an oxide film,
(D) dividing the first and second silicon substrates with the defect layer, and then removing the defect layer remaining on the surface;
(E) A method of manufacturing a semiconductor substrate, comprising: forming a second silicon layer having strain on the first SiGe layer in which strain is relaxed .

工程（ｃ）において、前記酸化膜が前記得られた基板を熱酸化することにより形成される請求項１に記載の方法。In the step (c), the method of claim 1, wherein the oxide film is Ru is Rikatachi formed by that the substrate obtained the thermally oxidized.

工程（ｃ）において、あらかじめ表面に酸化膜を形成した第２のシリコン基板を用いる請求項１に記載の方法。The method according to claim 1 , wherein in step (c), a second silicon substrate on which an oxide film is formed in advance is used.

電気的に中性の元素の導入を、第１のＳｉＧｅ層と第１のシリコン基板との界面のシリコン基板側に行う請求項１〜３のいずれか１つに記載の方法。The method according to the introduction of electrically neutral element, any one of claims 1 to 3 carried out on the silicon substrate side of the interface between the first SiGe layer first silicon substrate.

電気的に中性の元素が水素であり、１×１０¹⁶〜１×１０¹⁷ｃｍ^-2のドーズでのイオン注入により導入する請求項１〜４のいずれか１つに記載の方法。An electrically elemental neutral hydrogen A process according to any one of claims 1 to 4 introduced by ion implantation at a dose of ^{^{1 × 10 16 ~1 × 10 17}} cm -2.

請求項１〜５のいずれか１つに記載の方法により製造された半導体基板上に形成されてなる半導体装置。The semiconductor device formed on the semiconductor substrate manufactured by the method of any one of Claims 1-5 .