JP3901230B2

JP3901230B2 - Pachinko game machine

Info

Publication number: JP3901230B2
Application number: JP16953295A
Authority: JP
Inventors: 靖夫徳山; 和郎遠藤
Original assignee: ダイコク電機株式会社
Priority date: 1994-07-05
Filing date: 1995-07-05
Publication date: 2007-04-04
Anticipated expiration: 2015-07-05
Also published as: JPH0871216A

Description

【０００１】
【発明の属する技術分野】
本発明は、所定時間毎にリセットされるまでに一連の制御動作を終了するパチンコゲーム機に関する。
【０００２】
【発明が解決しようとする課題】
従来より、パチンコゲーム機においては、ＣＰＵ（Central Processing Unit ）により一連の制御動作を実行するようにしている。
【０００３】
ところで、ＣＰＵは電気的ノイズにより暴走して制御動作を確実に実行しなくなる虞があるので、従来より、パチンコゲーム機では、ＣＰＵが暴走した場合であっても暴走が継続しないようにノイズ対策を施している。つまり、所定時間毎にＣＰＵをリセットすると共に、ＣＰＵによる一連の制御動作を次にリセットされるまでに終了するようにしている。従って、ノイズによりＣＰＵが万一暴走するようなことがあっても、ＣＰＵは次のリセットにより正常に動作するようになるので、ＣＰＵの暴走状態が継続してしまうことを防止することができる。
【０００４】
図８は、この種のパチンコゲーム機の制御装置の構成を概略的に示している。この図８において、電源モニタ１は、電源が立上るまでシステムリセット信号をＣＰＵ２に出力する。発振回路３は、所定周期のクロック信号をＣＰＵ２のクロック端子及び分周回路４に出力する。分周回路４は、発振回路３からのパルス信号を複数回分周することにより所定周期のリセット信号をＣＰＵ２のリセット端子に出力する。この場合、分周回路４は、電源モニタ１からのシステムリセット信号の出力状態が解除されたタイミングから動作するように設定されている。
【０００５】
さて、ＲＯＭ５には制御プログラムが記憶されており、ＣＰＵ２は、ＲＯＭ５に記憶されている制御プログラムに従って入出力インタフェース６を通じて各種電気機器７を制御する。ここで、ＣＰＵ２は内蔵ＲＯＭ２ａを有しており、その内蔵ＲＯＭ２ａにはＲＯＭ５に記憶されている制御プログラムの真偽を検査するためのセキュリティプログラムが記憶されている。そして、ＣＰＵ２は、電源モニタ１からのシステムリセット信号の出力が停止したときは、内蔵ＲＯＭ２ａに記憶されているセキュリティプログラムを実行することによりＲＯＭ５に記憶されている制御プログラムを所定の手法により検査する。このとき、ＣＰＵ２は、制御プログラムが予め認証を受けたものと異なると判断したときは当該制御プログラムを実行することなく動作を停止し、制御プログラムは認証を受けたものであると判断したときは当該制御プログラムを実行するようになっている。
【０００６】
従って、ＲＯＭ５に記憶されている制御プログラムが真の場合には、ＣＰＵ２は、分周回路４からリセット信号が入力される毎に制御プログラムを繰返して実行することにより入出力インタフェース６を通じて各種電気機器７を制御する。
【０００７】
しかしながら、上記従来例のものでは、ＣＰＵ２にリセット信号を出力するための分周回路４が動作開始するのは電源モニタ１からのシステムリセット信号の出力状態が停止したタイミングであるので、分周回路４から最初のリセット信号が出力されるのは、図９に示すようにＣＰＵ２がシステムリセット信号の解除に伴ってセキュリティプログラムを実行開始してから所定時間Ｔが経過した後である。このため、セキュリティプログラムの実行時間及び制御プログラムの実行時間の合計時間が分周回路４からのリセット信号の出力間隔よりも短い場合は、同図に示すようにセキュリティプログラムの実行に続く制御プログラムの実行中にＣＰＵ２がリセットされてしまうので、第１回目の制御処理が処理途中で中断されてしまうので、以後の各種電気機器７に対する制御を確実に実行できない虞がある。
【０００８】
この場合、第１回目の制御処理の中断が第２回目以降の処理に悪影響を与えないように制御プログラムを修正することが考えられるが、プログラムの容量が制限されている条件下において斯様にプログラムを適正に修正することは困難を伴うと共に多大の開発費を要する。
【０００９】
一方、瞬停が発生した場合は、ＣＰＵ２を直ちにリセットすることによりＣＰＵ２の暴走を防止するようにしているが、ＣＰＵ２による制御プログラムの実行中に瞬停が発生した場合は、制御プログラムが途中で中断してしまうことになり、各種電気機器７に対する制御を確実に実行できない虞がある。また、瞬停が解除した場合にＣＰＵ２に対するリセット状態を直ちに解除した場合は、ＣＰＵ２による制御プログラムの実行中に分周回路４からのリセット信号によりＣＰＵ２がリセットされてしまうので、この場合も、各種電気機器７に対する制御を確実にに実行できない虞がある。
【００１０】
本発明は上記事情に鑑みてなされたもので、その目的は、所定時間毎にリセットされると共に制御プログラムを検査するセキュリティプログラムを実行するのに続いて当該制御プログラムを実行する構成において、簡単な構成で制御プログラムを確実に実行することができると共に、所定時間毎にリセットされる構成において、電源の異常にかかわらず制御プログラムを確実に実行することができるパチンコゲーム機を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のパチンコゲーム機は、電源が立上るまでシステムリセット信号を出力するシステムリセット手段を設け、所定時間毎にリセット信号を出力するリセット手段を設け、このリセット手段からのリセット信号の出力間隔内で実行が終了するように設定された制御プログラムが記憶された記憶手段を設け、この記憶手段に記憶された制御プログラムの真偽を検査するためのセキュリティプログラムが予め記憶され、前記システムリセット手段からのシステムリセット信号の出力状態が解除されたときは上記セキュリティプログラムを実行することにより前記制御プログラムが真であることを確認してから当該制御プログラムを実行すると共に前記リセット手段からのリセット信号の出力に応じてリセットされる制御手段を設け、前記システムリセット手段からのシステムリセット信号の非出力状態で起動信号が最初に入力されたときに前記リセット手段を起動する起動制御手段を設けた上で、前記起動制御手段を、前記制御手段による制御プログラムの実行開始時に起動信号が入力されるように構成したものである（請求項１）。
【００１２】
この構成の場合、電源が立上ると、システムリセット手段は、システムリセット信号の出力を停止する。すると、制御手段は、セキュリティプログラムを実行することにより記憶手段に記憶されている制御プログラムの真偽を判定する。このとき、制御手段は、制御プログラムが真であると判定したときは当該制御プログラムを実行する。
【００１３】
ここで、起動制御手段は、システムリセット手段からのシステムリセット信号の非出力状態で制御手段による制御プログラムの実行開始時に起動信号が入力されたときは、そのタイミングからリセット手段を起動する。これにより、リセット手段は、そのタイミングから所定時間毎にリセット信号を出力するようになるので、制御手段には制御プログラムの実行タイミングから所定時間毎にリセット信号が与えられるようになる。従って、制御手段は、セキュリティプログラムの実行に続く制御プログラムを次にリセットされるまでに確実に実行することができる。
【００１４】
上記構成において、前記制御手段を、制御プログラムの実行中はプログラム実行信号を出力するように構成すると共に、前記起動制御手段を、前記制御手段からのプログラム実行信号を起動信号として入力されるようにしてもよい（請求項２）。
【００１５】
この構成の場合、制御手段は、制御プログラムの実行中はプログラム実行信号を出力する。このとき、起動制御手段は、制御手段からのプログラム実行信号を起動信号として入力されるので、制御手段による制御プログラムの実行開始時にリセット手段を起動することができる。
【００１６】
また、前記制御手段からの指令に応じて前記起動制御手段に起動信号を出力する起動信号出力手段を設けると共に、前記制御手段を、セキュリティプログラムの実行終了時に前記起動信号出力手段を動作させるようにしてもよい（請求項３）。
【００１７】
この構成の場合、制御手段は、セキュリティプログラムの実行終了時に起動信号出力手段を動作させる。すると、起動信号出力手段は、起動制御手段に起動信号を出力するので、制御手段による制御プログラムの実行開始時にリセット手段を起動することができる。
【００１８】
また、前記制御手段からの指令に応じて前記起動制御手段に起動信号を出力する起動信号出力手段を設けると共に、前記制御手段を、制御プログラムの実行開始時に前記起動信号出力手段を動作させるようにしてもよい（請求項４）。
【００１９】
この構成の場合、制御手段は、制御プログラムの実行開始時に起動信号出力手段を動作させる。すると、起動信号出力手段は、起動制御手段に起動信号を出力するので、制御手段による制御プログラムの実行開始時にリセット手段を起動することができる。
【００２０】
また、前記起動信号出力手段を、前記制御手段と当該制御手段の制御対象機器との間に介在された入出力インタフェースに設けるようにしてもよい（請求項５）。
【００２１】
この構成の場合、起動信号出力手段を入出力インタフェースに設けることにより、外部からの起動信号の出力を容易に行うことができる。
【００２２】
さらに、本発明のパチンコゲーム機は、所定時間毎にリセット信号を出力するリセット手段を設け、このリセット手段からのリセット信号の出力間隔内で実行が終了するように設定された制御プログラムが記憶された記憶手段を設け、この記憶手段に記憶された制御プログラムを実行すると共に前記リセット手段からのリセット信号の出力に応じてリセットされる制御手段を設け、電源の異常を検出する電源異常検出手段を設け、この電源異常検出手段が電源の異常を検出した状態で前記リセット手段から最初のリセット信号が出力してから前記異常検出手段が電源の異常を検出しなくなった状態で前記リセット手段から最初のリセット信号が出力されるまで前記制御手段にリセット信号を出力する電源異常用リセット手段を設けたものである（請求項６）。
【００２３】
この構成の場合、瞬停或いは電源電圧が低下する等の異常が発生したときは、制御手段は、制御プログラムを確実に実行できない虞がある。このとき、電源に異常が生じたときは、電源異常検出手段が異常を検出するので、電源異常用リセット手段は、電源異常検出手段が電源の異常を検出した状態でリセット手段から最初のリセットが出力されたときは制御手段にリセット信号を出力する。これにより、制御手段は、電源の異常が発生したときに直ちに停止されることはないので、制御プログラムを中断されることなく確実に実行することができる。
【００２４】
ここで、電源異常用リセット手段は、電源異常検出手段が電源の異常を検出しなくなった状態でリセット手段から最初のリセット信号が出力されるまでリセット信号の出力を継続する。これにより、制御手段は、電源の異常が解消されたときは直ちに制御プログラムを開始することはないので、制御プログラムを中断されることなく確実に実行することができる。
【００２５】
【発明の実施の形態】
以下、本発明の第１実施例を図１乃至図３を参照して説明する。図２はパチンコゲーム機の電気的構成を概略的に示している。この図２において、電源装置１１は整流素子及び蓄電素子を組合わせた平滑回路からなり、交流を直流に変換した状態で制御装置１２及び電気役物或いはランプ等の各種電気機器１３に給電する。制御装置１２は、電源装置１１からの給電により動作することにより各種電気機器１３の動作を制御する。
【００２６】
図１は上記制御装置１２を概略的に示している。この図１において、システムリセット手段としてのシステムリセット信号発生回路１４は、電源装置１１から直流電圧が給電されるのに応じてコンデンサ１５の充電電圧が所定電圧以上となるまでローレベルのシステムリセット信号を制御手段としてのＣＰＵ１６のシステムリセット端子に出力する。
【００２７】
発振回路１７は、所定周期のクロック信号をＣＰＵ１６のクロック端子及びリセット手段としてのリセット信号発生回路１８のクロック端子に出力する。リセット信号発生回路１８は分周回路から成り、発振回路１７からのクロック信号を分周して所定周期のパルス信号をＣＰＵ１６のリセット端子に出力する。このリセット信号発生回路１８は、リセット端子がローレベル状態となると動作するようになっている。
【００２８】
起動制御手段としての起動制御回路１９はフリップフロップからなり、クリア端子の入力レベルがローレベル状態では反転出力端子からハイレベル信号を出力し、クリア端子の入力レベルがハイレベル状態でクロック信号が入力されたときは反転出力端子からデータ端子の入力レベルを反転したレベルの信号を出力するようになっている。この場合、起動制御回路１９のクリア端子にはシステムリセット回路１４の出力端子が接続され、クロック端子にはＣＰＵ１６のＭ１端子がインバータ２０を介して接続され、データ端子には電源端子が接続されている。また、起動制御回路１９の反転出力端子はリセット信号発生回路１８のリセット端子と接続されている。
【００２９】
ＣＰＵ１６はセキュリティプログラムが記憶された内蔵ＲＯＭ１６ａを有しており、システムリセット端子の入力レベルがハイレベルとなると、内蔵ＲＯＭ１６ａに記憶されているセキュリティプログラムを実行するようなっている。このセキュリティプログラムは、記憶手段としてのＲＯＭ２１に記憶されている制御プログラムの真偽を検査するためのプログラムである。この場合、ＣＰＵ１６は、セキュリティプログラムの実行により制御プログラムを真であると判断したときはセキュリティプログラムの実行に続けて当該制御プログラムを実行し、制御プログラムが偽であると判断したときは制御プログラムを実行しないようになっている。また、ＣＰＵ１６は、リセット端子にリセット信号が入力される毎に制御プログラムを繰返して実行するようになっている。この制御プログラムは、図示しない各種センサの検出状態に基づいて入出力インタフェース２２を通じて各種電気機器１３を制御すると共に、その制御状態をＲＡＭ２３に記憶するためのものである。
【００３０】
この場合、本実施例に用いられているＣＰＵ１６は、ＲＯＭ２１に記憶されている制御プログラムを実行するときは、Ｍ１端子からプログラム実行信号としてのＭ１信号（Ｚ８０系のＣＰＵがプログラムにアクセスするときに出力する信号で、６８系のＣＰＵを採用したときはＬＩＲ端子から出力されるＬＩＲ信号となる）を出力する一方で、内蔵ＲＯＭ１６ａに記憶されているセキュリティプログラムを実行するときはＭ１信号を出力しないように構成されている。従って、ＣＰＵ１６がセキュリティプログラムを実行するときは、ＣＰＵ１６からＭ１信号が出力されることはない。
【００３１】
次に上記構成の作用について説明する。電源装置１１に交流電源が投入されると、電源装置１１から制御装置１２に直流電圧が出力される。このとき、制御装置１２においては、システムリセット信号発生回路１４のコンデンサ１５は放電状態から充電されることにより徐々に電圧が上昇するので、システムリセット信号発生回路１４からＣＰＵ１６に対して電源投入から所定時間だけシステムリセット信号の出力状態が継続する。これにより、ＣＰＵ１６は、発振回路１７から所定周期のクロック信号が出力されるにしても、電源電圧が不安定な状態では動作することはない。
【００３２】
そして、電源が完全に立上がと、図３に示すようにシステムリセット信号発生回路１４からＣＰＵ１６に対して出力されていたシステムリセット信号が解除される。すると、ＣＰＵ１６は、内蔵ＲＯＭ１６ａに記憶されているセキュリティプログラムを実行することによりＲＯＭ２１に記憶されている制御プログラムを検査する。つまり、ＣＰＵ１６は、制御プログラムを所定の手法に基づいて検査するものであり、制御プログラムが予め認証を受けた内容と異なるときは当該制御プログラムを実行しないと共に、制御プログラムが予め認証を受けた内容と一致したときは当該制御プログラムを実行する。
【００３３】
一方、上述のようにシステムリセット信号発生回路１４からのシステムリセット信号の出力が停止したときは、起動制御回路１９のクリア端子の入力レベルがハイレベルとなるので、起動制御回路１９は動作可能状態となる。
【００３４】
さて、ＣＰＵ１６は、セキュリティプログラムの実行に続いてＲＯＭ２１に記憶されている制御プログラムを実行する。この制御プログラムは、リセット信号発生回路１８からのリセット信号の出力間隔内に終了するように設定されている。そして、ＣＰＵ１６は、制御プログラムの実行によりインタフェース２２を通じて各種電気機器１３を制御すると共にパチンコゲーム機の稼働状態をＲＡＭ２３に記憶する。
【００３５】
ここで、ＣＰＵ１６は、ＲＯＭ２１に記憶されている制御プログラムを実行するときは、制御プログラムにアクセスする毎にＭ１信号を出力する。この場合、ＣＰＵ１６から第１回目のＭ１信号が起動制御回路１９のクロック端子に出力されると、起動制御回路１９がセットされて反転出力端子の出力レベルがローレベルとなる。これにより、リセット信号発生回路１８のリセット状態が解除されるので、リセット信号発生回路１８は、発振回路１７からのクロック信号を所定回数だけ分周する毎にリセット信号を出力する分周動作を実行する。このとき、リセット信号発生回路１８は、図３に示すように動作開始から所定時間Ｔ経過後にリセット信号を出力するので、ＣＰＵ１６は、リセット信号発生回路１８から最初のリセット信号が出力されるまでには第１回目の制御プログラムの実行を終了している。
【００３６】
そして、ＣＰＵ１６は、リセット信号発生回路１８からリセット信号が出力される毎に制御プログラムを繰返して実行することによりパチンコゲーム機に対する制御動作を実行する。
【００３７】
上記構成のものによれば、ＣＰＵ１６にリセット信号を出力するための起動制御回路１９は、ＣＰＵ１６がセキュリティプログラムの実行に続く制御プログラムの実行に応じて最初のＭ１信号を出力したタイミングから動作するように構成されているので、ＣＰＵ１６がリセット信号発生回路１８からのリセット信号により所定周期でリセットされるにしても、ＣＰＵ１６が第１回目の制御プログラムの実行中にリセットされてしまうことを防止できる。従って、制御プログラムを検査するセキュリティプログラムの実行開始から所定時間経過後にＣＰＵがリセットされてしまう虞がある従来例のものと違って、ＣＰＵ１６による制御プログラムの実行により各種電気機器１３を確実に制御することができる。
【００３８】
また、上記実施例では、ＣＰＵ１６が制御プログラムを実行するときに初めてＭ１信号を出力するように構成されていることに着目し、そのＭ１信号の出力に基づいて起動制御回路１９によりリセット信号発生回路１８を動作させるようにしたので、従来例の構成に起動制御回路１９を付加するのみで実現できる。従って、ＣＰＵ１６の構成或いはプログラムを一切修正することなく実現できるので、上述のように優れた効果を奏しながら低コストで実現することができる。
【００３９】
図４及び図５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、異なる部分についてのみ説明する。この第２実施例は、起動制御回路１９をＣＰＵ１６のプログラム制御により起動することを特徴とする。
【００４０】
即ち、起動信号出力手段としての機能を有する入出力インタフェース２２は、ＣＰＵ１６が予め設定された特定アドレスにアクセスしたときに起動信号を起動制御回路１９のクロック端子に出力するようになっている。そして、ＣＰＵ１６は、セキュリティプログラムの実行終了時若しくは制御プログラムの実行開始時に入出力インタフェース２２に対して特定アドレスによりアクセスするようになっている。
【００４１】
さて、ＣＰＵ１６は、セキュリティプログラムの実行終了時若しくは制御プログラムの実行開始時に特定アドレスにアクセスする。すると、入出力インタフェース２２から起動制御回路１９に起動信号が出力されるので（図５参照）、起動制御回路１９はリセット信号発生回路１８を起動するようになる。これにより、リセット信号発生回路１８からＣＰＵ１６に起動信号が所定周期で出力されるので、ＣＰＵ１６は所定周期でリセットされるようになる。従って、第１実施例と同様に、ＣＰＵ１６は、セキュリティプログラムに続く制御プログラムを次にリセットされるまでに確実に実行することができる。
【００４２】
また、入出力インタフェース２２にはＣＰＵ１６からのアドレスをデコードする機能が本来的に設けられているので、ＣＰＵ１６から特定アドレスがアクセスされたか否かを判定する構成を簡単に実施することができる。
【００４３】
図６及び図７は本発明の第３実施例を示しており、第１実施例と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。この第３実施例は、電源装置１１の異常を検出する電源異常検出手段を設け、その電源異常検出手段が電源の異常を検出した場合は、ＣＰＵ１６に適宜タイミングでリセット信号を出力することを特徴とする。
【００４４】
即ち、電源異常検出手段としての電源異常検出回路２４は電源装置１１の入力側の電圧を監視しており、入力電圧が瞬間的に零となった場合（所謂瞬停）、或いは入力電圧が正規値から低下した場合は、電源異常用リセット手段としての電源異常用リセット信号発生回路２５にハイレベル信号を出力する。この電源異常用リセット信号発生回路２５は、電源異常検出回路２４からのハイレベル信号の入力状態でリセット信号発生回路１８から最初のリセット信号が出力されたときは、ＮＯＲ回路２６を通じてＣＰＵ１６にリセット信号を出力する。この場合、電源異常用リセット信号発生回路２５は、電源異常検出回路２４からのハイレベル信号が断たれた状態でリセット信号発生回路１８から最初のリセット信号が出力されるまでリセット信号の出力状態を継続するようになっている。尚、リセット信号発生回路１８は、ＮＯＲ回路２６を通じてＣＰＵ１６にリセット信号を出力するようになっている。
【００４５】
さて、商用電源は種々の異常により瞬停したり、電圧が低下することがある。このように電源が異常となった場合は、ＣＰＵ１６が異常動作をしないように停止するのが一般的であるが、電源の異常によりＣＰＵ１６を直ちに停止したのでは、図７に示すように制御プログラムの処理が中断されてしまう虞がある。また、電源が復帰したタイミングでＣＰＵ１６を直ちに動作させた場合も、図７に示すように制御プログラムの処理が中断されてしまう虞がある。
【００４６】
そこで、本実施例では、電源に異常が発生した場合であっても、次のようにして制御プログラムを確実に実行できるようにしている。つまり、電源異常検出回路２４は、電源の異常を検出したときはハイレベル信号を電源異常用リセット信号発生回路２５に出力する。すると、電源異常用リセット信号発生回路２５は、電源異常検出回路２４からハイレベル信号が入力された状態でリセット信号発生回路１８から最初のリセット信号が入力されたときは、そのタイミングでリセット信号を出力する。これにより、ＮＯＲ回路２６を通じてＣＰＵ１６にリセット信号が出力されるので、ＣＰＵ１６は停止状態となる。
【００４７】
この場合、電源に異常が発生しても、電源装置１１の電源供給状態は暫く継続するので、ＣＰＵ１６は動作を継続することができる。従って、電源の異常が発生するにしても、図７に示すようにＣＰＵ１６は制御プログラムを確実に実行することができる。
【００４８】
また、電源の異常状態中は、電源異常用リセット信号発生回路２５からＣＰＵ１６に対するリセット信号の出力状態が継続するので、ＣＰＵ１６は停止状態を継続する。
【００４９】
そして、電源の異常が解消されて電源が復帰すると、電源異常検出回路２４は電源異常用リセット信号発生回路２５に対するハイレベル信号の出力を停止する。すると、電源異常用リセット回路２５は、電源異常検出回路２４からのハイレベル信号の出力が停止した状態でリセット信号発生回路１８から最初のリセット信号が出力されたときは、ＣＰＵ１６に出力していたリセット信号の出力を停止するので、図７に示すように瞬停が解除されたにもかかわらずＣＰＵ１６は制御プログラムを確実に実行することができる。
【００５０】
本発明は、上記実施例に限定されるものではなく、次のように変形または拡張できる。
ＣＰＵとしては、６８系のものを用いるようにしてもよい。
入出力インタフェース２２から起動信号出力手段としての機能を独立して設けるようにしてもよい。
起動信号出力手段を、ＣＰＵ１６によりＲＯＭ２１の先頭アドレスがアクセスされたときに起動信号を起動制御回路１９に出力するように構成してもよい。
【００５１】
【発明の効果】
以上の説明から明らかなように、本発明のパチンコゲーム機によれば、所定時間毎にリセットされると共に制御プログラムを検査するセキュリティプログラムを実行するのに続いて当該制御プログラムを実行する構成において、簡単な構成で制御プログラムを確実に実行することができると共に、所定時間毎にリセットされる構成において、電源の異常にかかわらず制御プログラムを確実に実行することができるので、パチンコゲーム機が有する電気機器を確実に制御することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施例における制御装置の電気的構成を示す概略図
【図２】全体の電気的構成を示す概略図
【図３】ＣＰＵの動作を示すタイミングチャート
【図４】本発明の第２実施例を示す図１相当図
【図５】図３相当図
【図６】本発明の第３実施例を示す図１相当図
【図７】ＣＰＵの動作を示すタイミングチャート
【図８】従来例を示す図１相当図
【図９】図３相当図
【符号の説明】
１２は制御装置、１４はシステムリセット信号発生回路（システムリセット手段）、１６はＣＰＵ（制御手段）、１８はリセット信号発生回路（リセット手段）、１９は起動制御回路（起動制御手段）、２１はＲＯＭ（記憶手段）、２２は入出力インタフェース（起動信号出力手段）、２４は電源異常検出回路（電源異常検出手段）、２５は電源異常用リセット信号発生回路（電源異常用リセット手段）である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pachinko game machine that ends a series of control operations before being reset every predetermined time.
[0002]
[Problems to be solved by the invention]
Conventionally, in a pachinko game machine, a series of control operations are executed by a CPU (Central Processing Unit).
[0003]
By the way, since the CPU may run away due to electrical noise and the control operation may not be executed reliably, conventional pachinko game machines have taken measures against noise so that the runaway does not continue even if the CPU runs away. Has been given. In other words, the CPU is reset every predetermined time, and a series of control operations by the CPU is finished until the next reset. Therefore, even if the CPU may run away due to noise, the CPU will operate normally by the next reset, so that the runaway state of the CPU can be prevented from continuing.
[0004]
FIG. 8 schematically shows the configuration of a control device of this type of pachinko game machine. In FIG. 8, the power source monitor 1 outputs a system reset signal to the CPU 2 until the power source rises. The oscillation circuit 3 outputs a clock signal having a predetermined cycle to the clock terminal of the CPU 2 and the frequency dividing circuit 4. The frequency dividing circuit 4 divides the pulse signal from the oscillation circuit 3 a plurality of times to output a reset signal having a predetermined cycle to the reset terminal of the CPU 2. In this case, the frequency dividing circuit 4 is set to operate from the timing when the output state of the system reset signal from the power supply monitor 1 is released.
[0005]
A control program is stored in the ROM 5, and the CPU 2 controls various electrical devices 7 through the input / output interface 6 in accordance with the control program stored in the ROM 5. Here, the CPU 2 has a built-in ROM 2a, and a security program for checking the authenticity of the control program stored in the ROM 5 is stored in the built-in ROM 2a. When the output of the system reset signal from the power supply monitor 1 is stopped, the CPU 2 executes the security program stored in the built-in ROM 2a to inspect the control program stored in the ROM 5 by a predetermined method. . At this time, when the CPU 2 determines that the control program is different from the one authenticated in advance, the CPU 2 stops the operation without executing the control program, and when the CPU 2 determines that the control program is authenticated. The control program is executed.
[0006]
Therefore, when the control program stored in the ROM 5 is true, the CPU 2 receives a reset signal from the frequency divider 4. Is Each time the control program is repeatedly executed, various electric devices 7 are controlled through the input / output interface 6.
[0007]
However, in the above conventional example, the frequency divider 4 for outputting the reset signal to the CPU 2 starts to operate at the timing when the output state of the system reset signal from the power supply monitor 1 is stopped. As shown in FIG. 9, the first reset signal is output from 4 after a predetermined time T has elapsed since the CPU 2 started executing the security program in response to the release of the system reset signal. For this reason, when the total time of the security program execution time and the control program execution time is shorter than the output interval of the reset signal from the frequency divider circuit 4, as shown in FIG. Since the CPU 2 is reset during the execution, the first control process is interrupted in the middle of the process, and there is a possibility that the subsequent control of the various electric devices 7 cannot be reliably executed.
[0008]
In this case, it may be possible to modify the control program so that the interruption of the first control process does not adversely affect the second and subsequent processes. However, under the condition that the capacity of the program is limited, Correcting the program properly is difficult and requires significant development costs.
[0009]
On the other hand, when an instantaneous power failure occurs, the CPU 2 is immediately reset to prevent the CPU 2 from running out of control. However, if an instantaneous power failure occurs during the execution of the control program by the CPU 2, the control program is interrupted. It will be interrupted, and there is a possibility that the control for various electric devices 7 cannot be executed reliably. Further, if the reset state for the CPU 2 is immediately released when the instantaneous power interruption is canceled, the CPU 2 is reset by the reset signal from the frequency dividing circuit 4 during the execution of the control program by the CPU 2. There is a possibility that control of the electric device 7 cannot be executed reliably.
[0010]
The present invention has been made in view of the above circumstances, and the object thereof is simple in a configuration in which the control program is reset after executing a security program that is reset every predetermined time and inspects the control program. An object of the present invention is to provide a pachinko gaming machine that can reliably execute a control program with a configuration and that can reliably execute a control program regardless of power supply abnormality in a configuration that is reset every predetermined time.
[0011]
[Means for Solving the Problems]
The pachinko game machine of the present invention is provided with system reset means for outputting a system reset signal until the power is turned on, and provided with reset means for outputting a reset signal every predetermined time, and within an output interval of the reset signal from the reset means. Provided with a storage means for storing a control program set to end execution, and a security program for checking the authenticity of the control program stored in the storage means is stored in advance, from the system reset means When the output state of the system reset signal is released, the security program is executed to confirm that the control program is true, and then the control program is executed and the reset signal is output from the reset means. And a control means that is reset according to the system. Activation signal in the non-output state of the system reset signal from the reset means But Type first Is Provided with a start control means for starting the reset means when the start control means receives a start signal when the control means starts executing a control program. Is (Claim 1).
[0012]
In this configuration, when the power is turned on, the system reset unit stops outputting the system reset signal. Then, the control means determines the authenticity of the control program stored in the storage means by executing the security program. At this time, when it is determined that the control program is true, the control means executes the control program.
[0013]
Here, the start control means is a start signal at the start of execution of the control program by the control means in a non-output state of the system reset signal from the system reset means. But input Is If reset, the reset means is activated from that timing. As a result, the reset means outputs a reset signal every predetermined time from that timing, so that the reset signal is given to the control means every predetermined time from the execution timing of the control program. Therefore, the control means can surely execute the control program following the execution of the security program until the next reset.
[0014]
In the above configuration, the control unit is configured to output a program execution signal while the control program is being executed, and the activation control unit receives the program execution signal from the control unit as an activation signal. Is (Claim 2).
[0015]
In the case of this configuration, the control means outputs a program execution signal during execution of the control program. At this time, the start control means inputs the program execution signal from the control means as the start signal. Is Therefore, the reset means can be activated when the control means starts executing the control program.
[0016]
Also provided is a start signal output means for outputting a start signal to the start control means in response to a command from the control means, and the control means is configured to operate the start signal output means at the end of execution of the security program. (Claim 3).
[0017]
In this configuration, the control means operates the activation signal output means at the end of execution of the security program. Then, since the activation signal output means outputs the activation signal to the activation control means, the reset means can be activated when the control means starts executing the control program.
[0018]
Also provided is a start signal output means for outputting a start signal to the start control means in response to a command from the control means, and the control means is configured to operate the start signal output means at the start of execution of a control program. (Claim 4).
[0019]
In the case of this configuration, the control means operates the activation signal output means at the start of execution of the control program. Then, since the activation signal output means outputs the activation signal to the activation control means, the reset means can be activated when the control means starts executing the control program.
[0020]
The activation signal output means may be provided in an input / output interface interposed between the control means and a control target device of the control means (claim 5).
[0021]
In the case of this configuration, by providing the activation signal output means in the input / output interface, it is possible to easily output the activation signal from the outside.
[0022]
Further, the pachinko game machine of the present invention is provided with a reset means for outputting a reset signal every predetermined time, and a control program set so that execution is completed within an output interval of the reset signal from the reset means is stored. A power supply abnormality detecting means for detecting a power supply abnormality by providing a control means for executing a control program stored in the storage means and resetting in response to an output of a reset signal from the reset means. The power supply abnormality detection means detects the power supply abnormality and outputs the first reset signal from the reset means, and then the abnormality detection means stops detecting the power supply abnormality. The control means is provided with a power failure reset means for outputting a reset signal until a reset signal is output. (Claim 6).
[0023]
In the case of this configuration, when an abnormality such as a momentary power failure or a drop in power supply voltage occurs, the control means may not be able to execute the control program reliably. At this time, when an abnormality occurs in the power supply, the power supply abnormality detecting means detects the abnormality, so that the power supply abnormality detecting means performs the first reset from the reset means in a state where the power supply abnormality detecting means detects the power supply abnormality. When output, a reset signal is output to the control means. As a result, the control means does not stop immediately when a power supply abnormality occurs, so that the control program can be reliably executed without being interrupted.
[0024]
Here, the reset means for power supply abnormality is the first reset signal from the reset means in a state where the power supply abnormality detection means stops detecting the power supply abnormality. Is output Continue to output the reset signal until As a result, the control means does not immediately start the control program when the power supply abnormality is resolved, so that the control program can be executed without interruption.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. FIG. 2 schematically shows an electrical configuration of the pachinko game machine. In FIG. 2, a power supply device 11 is composed of a smoothing circuit in which a rectifying element and a storage element are combined, and supplies power to the control device 12 and various electric devices 13 such as an electrical accessory or a lamp in a state where alternating current is converted into direct current. The control device 12 controls the operation of the various electrical devices 13 by operating with power supply from the power supply device 11.
[0026]
FIG. 1 schematically shows the control device 12. In FIG. 1, a system reset signal generation circuit 14 as a system reset means is a low-level system reset signal until the charging voltage of the capacitor 15 becomes a predetermined voltage or higher according to the supply of a DC voltage from the power supply device 11. Is output to the system reset terminal of the CPU 16 as control means.
[0027]
The oscillation circuit 17 outputs a clock signal having a predetermined period to a clock terminal of the CPU 16 and a clock terminal of a reset signal generation circuit 18 as reset means. The reset signal generation circuit 18 is composed of a frequency dividing circuit, and divides the clock signal from the oscillation circuit 17 and outputs a pulse signal having a predetermined cycle to the reset terminal of the CPU 16. The reset signal generation circuit 18 operates when the reset terminal is in a low level state.
[0028]
The start control circuit 19 as a start control means is composed of a flip-flop, and outputs a high level signal from the inverted output terminal when the input level of the clear terminal is low, and inputs a clock signal when the input level of the clear terminal is high. Is In this case, a signal having a level obtained by inverting the input level of the data terminal is output from the inverting output terminal. In this case, the output terminal of the system reset circuit 14 is connected to the clear terminal of the start control circuit 19, the M1 terminal of the CPU 16 is connected to the clock terminal via the inverter 20, and the power supply terminal is connected to the data terminal. Yes. The inverted output terminal of the start control circuit 19 is connected to the reset terminal of the reset signal generation circuit 18.
[0029]
The CPU 16 has a built-in ROM 16a in which a security program is stored. When the input level of the system reset terminal becomes a high level, the security program stored in the built-in ROM 16a is executed. This security program is a program for checking the authenticity of the control program stored in the ROM 21 as a storage means. In this case, when the CPU 16 determines that the control program is true by executing the security program, the CPU 16 executes the control program following the execution of the security program, and when determining that the control program is false, the CPU 16 Do not run. In addition, the CPU 16 inputs a reset signal to the reset terminal. Is The control program is repeatedly executed each time. This control program is for controlling the various electric devices 13 through the input / output interface 22 based on the detection states of various sensors (not shown) and storing the control states in the RAM 23.
[0030]
In this case, when the CPU 16 used in this embodiment executes the control program stored in the ROM 21, the M1 signal (when the Z80 CPU accesses the program from the M1 terminal as a program execution signal). The output signal is a LIR signal output from the LIR terminal when a 68 system CPU is adopted), while the M1 signal is not output when the security program stored in the built-in ROM 16a is executed. It is configured as follows. Accordingly, when the CPU 16 executes the security program, the CPU 16 does not output the M1 signal.
[0031]
Next, the operation of the above configuration will be described. When AC power is supplied to the power supply device 11, a DC voltage is output from the power supply device 11 to the control device 12. At this time, in the control device 12, the voltage of the capacitor 15 of the system reset signal generation circuit 14 is gradually increased by being charged from the discharged state. The system reset signal output state continues for the duration of time. As a result, the CPU 16 outputs a clock signal having a predetermined cycle from the oscillation circuit 17. Is output Even if the power supply voltage is unstable, it does not operate.
[0032]
When the power supply is completely started up, the system reset signal output from the system reset signal generation circuit 14 to the CPU 16 is canceled as shown in FIG. Then, the CPU 16 inspects the control program stored in the ROM 21 by executing the security program stored in the built-in ROM 16a. That is, the CPU 16 inspects the control program based on a predetermined method, and does not execute the control program when the control program is different from the previously authenticated content, and the control program is previously authenticated. If it matches, the control program is executed.
[0033]
On the other hand, when the output of the system reset signal from the system reset signal generation circuit 14 is stopped as described above, the input level of the clear terminal of the activation control circuit 19 becomes high, so that the activation control circuit 19 is in an operable state. It becomes.
[0034]
The CPU 16 executes the control program stored in the ROM 21 following the execution of the security program. This control program is set to end within the reset signal output interval from the reset signal generation circuit 18. Then, the CPU 16 controls the various electric devices 13 through the interface 22 by executing the control program, and stores the operating state of the pachinko game machine in the RAM 23.
[0035]
Here, when executing the control program stored in the ROM 21, the CPU 16 outputs the M1 signal every time the control program is accessed. In this case, when the first M1 signal is output from the CPU 16 to the clock terminal of the activation control circuit 19, the activation control circuit 19 is set and the output level of the inverted output terminal becomes low. As a result, the reset state of the reset signal generation circuit 18 is released, so that the reset signal generation circuit 18 performs a frequency dividing operation for outputting a reset signal every time the clock signal from the oscillation circuit 17 is divided a predetermined number of times. To do. At this time, as shown in FIG. 3, the reset signal generation circuit 18 outputs a reset signal after a lapse of a predetermined time T from the start of operation, so that the CPU 16 outputs the first reset signal from the reset signal generation circuit 18. Has finished executing the first control program.
[0036]
The CPU 16 executes the control operation for the pachinko game machine by repeatedly executing the control program every time the reset signal is output from the reset signal generation circuit 18.
[0037]
According to the above configuration, the activation control circuit 19 for outputting the reset signal to the CPU 16 operates from the timing when the CPU 16 outputs the first M1 signal in accordance with the execution of the control program following the execution of the security program. Thus, even if the CPU 16 is reset at a predetermined cycle by the reset signal from the reset signal generation circuit 18, it can be prevented that the CPU 16 is reset during the execution of the first control program. Therefore, unlike the conventional example in which the CPU may be reset after a lapse of a predetermined time from the start of execution of the security program for inspecting the control program, various electric devices 13 are reliably controlled by the execution of the control program by the CPU 16. be able to.
[0038]
Further, in the above embodiment, paying attention to the fact that the CPU 16 is configured to output the M1 signal for the first time when the control program is executed, the activation control circuit 19 generates a reset signal generating circuit based on the output of the M1 signal. 18 is operated, it can be realized only by adding the start control circuit 19 to the configuration of the conventional example. Therefore, since it can implement | achieve without modifying the structure or program of CPU16, it can implement | achieve at low cost, producing the outstanding effect as mentioned above.
[0039]
4 and 5 show a second embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof will be omitted, and only different parts will be described. The second embodiment is characterized in that the activation control circuit 19 is activated by the program control of the CPU 16.
[0040]
That is, the input / output interface 22 having a function as a start signal output means outputs a start signal to the clock terminal of the start control circuit 19 when the CPU 16 accesses a preset specific address. The CPU 16 accesses the input / output interface 22 with a specific address at the end of execution of the security program or at the start of execution of the control program.
[0041]
The CPU 16 accesses the specific address at the end of execution of the security program or at the start of execution of the control program. Then, since the activation signal is output from the input / output interface 22 to the activation control circuit 19 (see FIG. 5), the activation control circuit 19 activates the reset signal generation circuit 18. As a result, the activation signal is output from the reset signal generation circuit 18 to the CPU 16 at a predetermined cycle, so that the CPU 16 is reset at a predetermined cycle. Therefore, as in the first embodiment, the CPU 16 can reliably execute the control program following the security program until the next reset.
[0042]
Further, since the input / output interface 22 is inherently provided with a function of decoding an address from the CPU 16, a configuration for determining whether or not a specific address is accessed from the CPU 16 can be easily implemented.
[0043]
6 and 7 show a third embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted, and different parts will be described. The third embodiment is provided with a power supply abnormality detecting means for detecting a power supply apparatus 11 abnormality, and when the power supply abnormality detecting means detects a power supply abnormality, a reset signal is output to the CPU 16 at an appropriate timing. And
[0044]
In other words, the power supply abnormality detection circuit 24 as a power supply abnormality detection means monitors the voltage on the input side of the power supply device 11, and when the input voltage instantaneously becomes zero (so-called instantaneous power failure) or the input voltage is normal When the value drops from the value, a high level signal is output to the power supply abnormality reset signal generation circuit 25 as power supply abnormality reset means. The power supply abnormality reset signal generation circuit 25 is the first reset signal from the reset signal generation circuit 18 in the input state of the high level signal from the power supply abnormality detection circuit 24. Is output When a failure occurs, a reset signal is output to the CPU 16 through the NOR circuit 26. In this case, the power supply abnormality reset signal generation circuit 25 changes the output state of the reset signal until the first reset signal is output from the reset signal generation circuit 18 in a state where the high level signal from the power supply abnormality detection circuit 24 is cut off. It is supposed to continue. The reset signal generation circuit 18 outputs a reset signal to the CPU 16 through the NOR circuit 26.
[0045]
Now, the commercial power supply may be momentarily stopped due to various abnormalities, or the voltage may drop. When the power supply becomes abnormal in this way, it is common to stop the CPU 16 so that it does not operate abnormally. However, if the CPU 16 is immediately stopped due to a power supply abnormality, a control program as shown in FIG. This process may be interrupted. Further, even when the CPU 16 is immediately operated at the timing when the power is restored, the processing of the control program may be interrupted as shown in FIG.
[0046]
Therefore, in this embodiment, even when an abnormality occurs in the power supply, the control program can be reliably executed as follows. That is, the power supply abnormality detection circuit 24 outputs a high level signal to the power supply abnormality reset signal generation circuit 25 when a power supply abnormality is detected. Then, the power supply abnormality reset signal generation circuit 25 receives a high level signal from the power supply abnormality detection circuit 24. But input Is The first reset signal from the reset signal generation circuit 18 in the But input Is If a reset signal is output, a reset signal is output at that timing. As a result, a reset signal is output to the CPU 16 through the NOR circuit 26, so that the CPU 16 is stopped.
[0047]
In this case, even if an abnormality occurs in the power supply, the power supply state of the power supply device 11 continues for a while, so that the CPU 16 can continue the operation. Therefore, even if a power supply abnormality occurs, the CPU 16 can reliably execute the control program as shown in FIG.
[0048]
Further, during the abnormal state of the power supply, the output state of the reset signal from the power supply abnormality reset signal generation circuit 25 to the CPU 16 continues, so the CPU 16 continues to be stopped.
[0049]
When the power supply abnormality is resolved and the power supply is restored, the power supply abnormality detection circuit 24 stops outputting the high level signal to the power supply abnormality reset signal generation circuit 25. Then, the power supply abnormality reset circuit 25 receives the high level signal from the power supply abnormality detection circuit 24. output When the first reset signal is output from the reset signal generation circuit 18 in a state where the signal is stopped, the output of the reset signal output to the CPU 16 is stopped, so that the instantaneous stop is canceled as shown in FIG. Nevertheless, the CPU 16 can reliably execute the control program.
[0050]
The present invention is not limited to the above embodiments, and can be modified or expanded as follows.
As the CPU, a 68-series CPU may be used.
A function as an activation signal output means may be provided independently from the input / output interface 22.
The start signal output means may be configured to output a start signal to the start control circuit 19 when the head address of the ROM 21 is accessed by the CPU 16.
[0051]
【The invention's effect】
As is apparent from the above description, according to the pachinko gaming machine of the present invention, in the configuration in which the control program is executed after executing the security program that is reset every predetermined time and inspects the control program, The control program can be reliably executed with a simple configuration, and the control program can be reliably executed regardless of the abnormality of the power supply in the configuration that is reset every predetermined time. There is an excellent effect that the device can be reliably controlled.
[Brief description of the drawings]
FIG. 1 is a schematic diagram showing an electrical configuration of a control device according to a first embodiment of the present invention.
FIG. 2 is a schematic diagram showing the overall electrical configuration.
FIG. 3 is a timing chart showing the operation of the CPU.
FIG. 4 is a view corresponding to FIG. 1 showing a second embodiment of the present invention.
FIG. 5 is a view corresponding to FIG.
FIG. 6 is a view corresponding to FIG. 1 showing a third embodiment of the present invention.
FIG. 7 is a timing chart showing the operation of the CPU.
FIG. 8 is a view corresponding to FIG. 1 showing a conventional example.
FIG. 9 is a view corresponding to FIG.
[Explanation of symbols]
12 is a control device, 14 is a system reset signal generation circuit (system reset means), 16 is a CPU (control means), 18 is a reset signal generation circuit (reset means), 19 is a start control circuit (start control means), and 21 is ROM (storage means), 22 is an input / output interface (startup signal output means), 24 is a power supply abnormality detection circuit (power supply abnormality detection means), and 25 is a power supply abnormality reset signal generation circuit (power supply abnormality reset means).

Claims

電源が立上るまでシステムリセット信号を出力するシステムリセット手段と、
所定時間毎にリセット信号を出力するリセット手段と、
このリセット手段からのリセット信号の出力間隔内で実行が終了するように設定された制御プログラムが記憶された記憶手段と、
この記憶手段に記憶された制御プログラムの真偽を検査するためのセキュリティプログラムが予め記憶され、前記システムリセット手段からのシステムリセット信号の出力状態が解除されたときは上記セキュリティプログラムを実行することにより前記制御プログラムが真であることを確認してから当該制御プログラムを実行すると共に前記リセット手段からのリセット信号の出力に応じてリセットされる制御手段と、
前記システムリセット手段からのシステムリセット信号の非出力状態で起動信号が最初に入力されたときに前記リセット手段を起動する起動制御手段とを備え、
前記起動制御手段は、前記制御手段による制御プログラムの実行開始時に起動信号が入力されるように構成されていることを特徴とするパチンコゲーム機。System reset means for outputting a system reset signal until the power is turned on;
Resetting means for outputting a reset signal every predetermined time;
Storage means for storing a control program set to finish execution within an output interval of a reset signal from the reset means;
A security program for checking the authenticity of the control program stored in the storage means is stored in advance, and when the output state of the system reset signal from the system reset means is released, the security program is executed A control unit that executes the control program after confirming that the control program is true and is reset in response to an output of a reset signal from the reset unit;
A start control means for starting the reset means when a start signal is first input in a non-output state of the system reset signal from the system reset means,
It said activation control means, pachinko gaming machines, wherein the activation signal to the start of execution of the control program by the control means is configured so that the input.

前記制御手段は、制御プログラムの実行中はプログラム実行信号を出力するように構成され、
前記起動制御手段は、前記制御手段からのプログラム実行信号が起動信号として入力されることを特徴とする請求項１記載のパチンコゲーム機。The control means is configured to output a program execution signal during execution of the control program,
It said activation control means, pachinko game machine according to claim 1, wherein the program execution signal from said control means and said Rukoto input as the start signal.

前記制御手段からの指令に応じて前記起動制御手段に起動信号を出力する起動信号出力手段を設け、
前記制御手段は、セキュリティプログラムの実行終了時に前記起動信号出力手段を動作させることを特徴とする請求項１記載のパチンコゲーム機。In response to a command from the control means, provided with a start signal output means for outputting a start signal to the start control means,
The pachinko game machine according to claim 1, wherein the control means operates the activation signal output means when the execution of the security program is completed.

前記制御手段からの指令に応じて前記起動制御手段に起動信号を出力する起動信号出力手段を設け、
前記制御手段は、制御プログラムの実行開始時に前記起動信号出力手段を動作させることを特徴とする請求項１記載のパチンコゲーム機。In response to a command from the control means, provided with a start signal output means for outputting a start signal to the start control means,
The pachinko game machine according to claim 1, wherein the control means operates the activation signal output means at the start of execution of a control program.

前記起動信号出力手段は、前記制御手段と当該制御手段の制御対象機器との間に介在された入出力インタフェースに設けられていることを特徴とする請求項３または４記載のパチンコゲーム機。 The pachinko game machine according to claim 3 or 4, wherein the activation signal output means is provided in an input / output interface interposed between the control means and a device to be controlled by the control means.

所定時間毎にリセット信号を出力するリセット手段と、
このリセット手段からのリセット信号の出力間隔内で実行が終了するように設定された制御プログラムが記憶された記憶手段と、
この記憶手段に記憶された制御プログラムを実行すると共に前記リセット手段からのリセット信号の出力に応じてリセットされる制御手段と、
電源の異常を検出する電源異常検出手段と、
この電源異常検出手段が電源の異常を検出した状態で前記リセット手段から最初のリセット信号が出力されてから前記異常検出手段が電源の異常を検出しなくなった状態で前記リセット手段から最初のリセット信号が出力されるまで前記制御手段にリセット信号を出力する電源異常用リセット手段とを備えたことを特徴とするパチンコゲーム機。Resetting means for outputting a reset signal every predetermined time;
Storage means for storing a control program set to finish execution within an output interval of a reset signal from the reset means;
A control unit that executes the control program stored in the storage unit and is reset in response to an output of a reset signal from the reset unit;
A power supply abnormality detection means for detecting a power supply abnormality;
The first reset signal is output from the reset unit in a state in which the abnormality detection unit stops detecting a power supply abnormality after the first reset signal is output from the reset unit in a state in which the power supply abnormality detection unit detects the power supply abnormality. A pachinko game machine comprising: a power abnormality resetting means for outputting a reset signal to the control means until is output.