JP3898766B2 - 埋め込みプレート電極を備えた集積半導体メモリ装置 - Google Patents
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Description
ドレイン領域とソース領域とゲートを有する選択トランジスタが設けられており、
前記ソース領域とドレイン領域は、半導体基体内に配置されており、前記ゲートは、半導体基体の上に配置されたアイソレーション層内に配置されており、
メモリキャパシタが設けられており、該メモリキャパシタは、第1の電極と、該第1の電極に取り囲まれた第2の電極と、これら2つの電極間に配置されたメモリ誘電体を有しており、前記第1の電極は前記アイソレーション層内のみに形成されており、
該メモリキャパシタは、ソース領域の上でアイソレーション層における開口部の側面に配置されており、
前記第1の電極は、前記アイソレーション層を通り選択トランジスタのソース領域と導電接続されており、
前記第2の電極は、前記アイソレーション層を通りソース領域の下に設けられた共通のプレートと導電接続されており、
前記第2の電極は、アイソレーション層の主表面から下へ向かってソース領域と半導体基体を通って延びる導電接続部を介して、前記共通のプレートと接続されている。
さらに本発明は、上記の装置の製造方法に関する。
この種のメモリ装置の場合、選択トランジスタよりも上のアイソレーション層主表面上において、配線のために付加的なスペースを利用できる。
このようなメモリ装置はドイツ連邦共和国特許出願DE 38 40 559 A1から公知である。そこに記述されているメモリ装置は、ソース領域の下に配置されたメモリキャパシタを有しており、これは第1の電極によってソース領域と導通接続されている。メモリキャパシタの第2の電極は、ソース領域の下に配置された共通のプレートと接続されている。
ドイツ連邦共和国特許出願DE 39 31 381 A1には、基板中で選択トランジスタの下に配置されたスイッチング素子を備えたメモリ装置について記載されている。それらのスイッチング素子はたとえばメモリキャパシタとして構成することができ、これは第1の電極を介して選択トランジスタのソース領域と接続されており、第2の電極を介して埋め込み配線平面として構成された共通のプレートに接続されている。
アメリカ合衆国特許US 47 94 434により公知のメモリ装置によれば、複数の選択トランジスタが設けられており、それらのトランジスタはそれぞれソース領域を介してメモリキャパシタの第1の電極と接続されている。そしてメモリキャパシタは基板中でソース領域の下に配置されており、ソース領域の第2の電極は導電性基板領域により形成され、これはソース領域とは電気的に分離されている。
アメリカ合衆国特許US 53 09 008に記載のメモリ装置の場合、メモリキャパシタの第1の電極と接続されたソース領域をそれぞれ有する複数の選択トランジスタが設けられている。この場合、メモリキャパシタは基板中に設けられており、そこにはソース領域も配置されている。メモリキャパシタの第2の電極は、ソース領域の下に配置された共通のプレートと接続されている。
これら公知のメモリ装置の場合に不利であるのは、製造プロセスにおいて選択トランジスタを形成する前に形成しなければならないメモリキャパシタの空間的な配置である。殊に、強誘電体によるメモリ誘電体など特別なメモリ誘電体を用いた場合、そのようなメモリ誘電体によって、選択トランジスタの形成に用いられる半導体プロセスの汚れが生じる可能性がある。
本発明の課題は、半導体メモリ装置において、第1の主表面上で配線のために付加的な空間を利用できるようにし、殊に上述の問題点が発生しないようにし、かつ周知の手法で容易に製造できるようにすることである。さらに本発明の課題は、そのような半導体メモリ装置の製造方法を提供することにある。
この課題は、冒頭で述べた形式の半導体メモリ装置において、メモリキャパシタは、ソース領域の上でアイソレーション層における開口部の側面に配置されていることにより解決される。
このような半導体メモリ装置によればメモリ装置を製造するために、まえもって形成された選択トランジスタのアレイを簡単に利用することができる。メモリキャパシタを、選択トランジスタの製造とは空間的に離して形成することができる。したがって、選択トランジスタの形成に用いられる半導体プロセスの汚れのリスクが回避される。
従属請求項には本発明の実施形態が示されている。
本発明の1つの実施形態によれば、メモリ誘電体として強誘電性材料が用いられる。この種の強誘電性材料を用いることにより得られる利点とは、電荷としてメモリキャパシタに蓄積される情報が、給電電圧がなくなった後でも保持され続けることであり、つまり規則的な間隔で情報をリフレッシュする必要がなくなることである。このようなリフレッシュは、常誘電特性をもつ誘電体を用いた通常の半導体メモリ装置であれば、リーク電流ゆえに必要である。
この種のメモリ誘電体の対象となるこれまで知られている強誘電性材料の大部分の強誘電性特性は、温度依存性がある。これらの強誘電性材料は、それらに固有の温度以下では強誘電性として振る舞う一方、その固有の温度以上では常誘電性として振る舞うが、この場合、常誘電状態における誘電率は、これまで用いられてきたメモリ誘電体の誘電率よりも著しく高い。下回れば強誘電性特性が生じる温度は、いくつかの強誘電性材料の場合には著しく低く、したがって技術的な視点からみて、それらの強誘電性材料の利用は常誘電状態においてのみ考慮の対象となるものであり、ここで常誘電状態におけるそれらの誘電率は、それぞれ10よりも上であって、有利には100よりも上である。
本発明の1つの実施形態によれば、メモリ誘電体は10よりも大きい誘電率を有している。この種のメモリ誘電体の材料はたとえば上述の強誘電性材料であって、それらはそれぞれに固有の温度以上で用いられる。
また、本発明の1つの実施形態によれば、メモリ誘電体は酸化物誘電体である。酸化物誘電体の分類として、たとえばSBTN SrBi2(Ta1-xNbx)2O9,SBT SrBi2Ta2O9,PZT(Pb,Zr)TiO3,BST(Ba,Sr)TiO3またはST SrTiO3が挙げられる。式(Pb,Zr)TiO3はPbxZr1-xTiO3を表している。PbとZrの成分はこの基板の場合には変化させることができ、ここでPbとZrの比によって、この誘電体の温度特性が決定的に定められることになる。つまり、下回れば基板が誘電特性をもつか、上回れば常誘電特性をもつような温度が決定される。また、式Ba,Sr)TiO3はBaxSr1-xTiO3を表しており、この基板の場合にはBaとSrの比によって温度特性を決定的に定めることができる。上述の物質のリストは、決してすべてを示したものではない。それらの物質のうちの1つの選択は、製造プロセス中の処理ファクタに決定的に依存するが、半導体メモリ装置を使用する際のファクタたとえば周囲温度にも関係する。
高い誘電率をもつこの種の材料を用いることで、僅かなキャパシタ面積であっても十分な容量を作り出すことができる。
アイソレーション層の開口部は、有利にはソース領域の上の中央に配置されており、これについては本発明の別の実施形態で提案されている。
本発明のさらに別の実施形態によれば、個々のメモリセルの第2の電極は、ソース領域と半導体基体を通って下へ向かって延びる導電接続部を介して、共通のプレートと接続されている。
この導電接続部をソース領域および半導体基体に対し絶縁する目的で、本発明の1つの実施形態によれば、メモリ誘電体がソース領域と半導体基体を通って共通のプレートまで延びて、導電接続部を取り囲んでいる。この導電接続部とメモリ誘電体との間において第2の電極を、下へ向かってソース領域と半導体基体を通って共通のプレートまで導くことができる。
さらに本発明の別の実施形態によれば導電接続部は、たとえば半導体酸化物により構成できるアイソレーションカラーによって、ソース領域と半導体基体に対し絶縁されている。
複数の選択トランジスタの下に延ばすことのできる共通のプレートを、十分な導電性をもつようドーピングされた半導体基体の1つの領域とすることができる。
請求項10〜13には、上記の構成のうちの1つによる半導体メモリ装置を製造する方法が記載されている。
次に、図面を参照しながら実施例に基づき本発明について詳細に説明する。
図1は、本発明による半導体メモリ装置の第1の実施例を示す断面図である。
図2は、本発明による半導体メモリ装置の第2の実施例を示す断面図である。
図3は、本発明による半導体メモリ装置の平面図である。
なお、以下で説明する図面に関して、特に記載しないかぎり、同じ参照符号は同じ意味をもつ同じ部分を表す。
図1には、本発明による半導体メモリ装置1の一部分が断面図で示されている。この図面には、半導体メモリ装置1における1つのメモリセルが描かれている。このメモリセルは選択トランジスタを有しており、これはソース領域4とドレイン領域6をもち、それらは半導体基体12中に配置されている。半導体基体12の上にはアイソレーション層10が設けられており、そこには選択トランジスタのゲート8が配置されていて、これによりゲート8と半導体基体12との間には、アイソレーション層10の薄い領域が存在している。ソース・ドレイン領域4,6はたとえば、半導体基体12の導電形に対し相補的にドーピングされた半導体基体12の領域によって構成することができる一方、ゲートはたとえばポリシリコンとすることができる。また、アイソレーション層10の材料として、たとえばシリコン酸化物SiO2またはシリコン窒化物Si3N4を用いることができる。
図1に示されているように、半導体基体12においてソース・ドレイン領域4,6の下に共通のプレート14が配置されており、この共通のプレート14は半導体基体12のドーピング領域とすることができる。アイソレーション層10において、ソース領域4よりも上に開口部26が設けられており、その側面に第1の電極16が被着されている。開口部26はアイソレーション層10内でソース領域まで達しており、したがって第1の電極16はソース領域4と導電接続された状態にある。さらに第2の開口部29が、半導体基体の第2の主表面30から下へ向かってソース領域4および半導体基体12を通って、共通のプレート14まで延びている。第1の電極16の上および第2の開口部29の側面にメモリ誘電体20が被着されており、このメモリ誘電体の上には第2の電極18も設けられている。これら第1の電極16、メモリ誘電体20および第2の電極18により、アイソレーション層10の開口部26の領域にメモリキャパシタが形成される一方、第2の開口部29の領域では、メモリ誘電体20によって第2の電極18がソース領域4および半導体基体12に対し絶縁されている。第1の電極16とソース領域4の間およびメモリ誘電体20とソース領域4の間にバリア層を設けることができ、このバリア層によってソース領域4は、この種の半導体メモリ装置の製造プロセス中、メモリ誘電体20を被着する際に酸化されないよう保護される。このようなバリア層は、メモリ誘電体20として強誘電性材料を使用する場合に殊に有用である。バリア層はたとえばTiN,WN,WTiNまたはTaNによって構成することができる。第2の電極は共通のプレート14と導電接続されており、第2の電極18内部に存在する中間スペースは導電性材料で充填されており、これにより導電接続部24が形成されて、共通のプレート14から第2の電極18への電荷搬送が改善される。この場合、導電接続部24はたとえばポリシリコンから成り、両方の電極16,18を形成するために考えられる材料はたとえばプラチナである。
図1からわかるように、アイソレーション層10の主表面2の領域は上に向かって開放されており、したがってこの領域をたとえば半導体メモリ装置1の配線に利用することができる。なお、半導体メモリ装置内部の配線に関する実例であるワードラインやビットラインならびにその他の配線は、この実施例では省略されている。
図2には、半導体メモリ装置1の別の実施例の部分断面図が示されている。図2に示されているメモリセルは、アイソレーション層10の開口部26の側面において選択トランジスタのソース領域4の上に配置されたメモリキャパシタを有している。このメモリキャパシタの第1の電極16は、ソース領域4と導電接続されている。第1の電極16を介してメモリ誘電体20が被着されており、この誘電体の上に第2の電極18が被着されている。この場合、メモリ誘電体20によって、第1の電極16と第2の電極18ならびに第2の電極18とソース領域4が互いに絶縁されている。第1の電極16とソース領域4の間およびメモリ誘電体20とソース領域4の間にバリア層を設けることもでき、このバリア層によってソース領域4は、この種の半導体メモリ装置の製造プロセス中、メモリ誘電体20を被着する際に酸化しないよう保護される。このようなバリア層は、メモリ誘電体20として強誘電性材料を使用する場合に殊に有用である。バリア層はたとえばTiN,WN,WTiNまたはTanにより構成することができる。図示の実施例では、半導体基体12の第2の主表面30からソース領域4および半導体基体12を通って、第2の開口部29が下へ向かって共通のプレート14まで延びている。そしてこの第2の開口部29の側面にはアイソレーションカラー28が被着されており、これは第2の電極18により形成された開口部まで上へ向かって延びており、第2の電極18の領域を覆っている。第2の電極18とアイソレーションカラー28の内部に形成された中間スペースは、導電性材料で充填されており、これにより導電接続部24が生じる。この導電接続部24は、アイソレーションカラー28によりソース領域4および半導体基体12に対し絶縁されている。そしてこの導電接続部24を介して、第2の電極18が共通のプレート14と接続されている。
図3には、図1または図2に示した半導体メモリ装置1の平面図が描かれている。これによれば、アイソレーション層10の中にこの実例では矩形の開口部26が設けられているように描かれており、この開口部の側面に第1の電極16が被着されている。第1の電極16には誘電体層20が設けられており、さらにこの誘電体層には第2の電極18が被着されている。第2の電極18の内部に形成された中間スペースは、導電接続部24によって充填されている。
参照符号リスト
1 半導体メモリ装置
2 第1の主表面
4 ソース領域
6 ドレイン領域
8 ゲート
10 アイソレーション層
12 半導体基体
14 共通のプレート
16 第1の電極
18 第2の電極
20 メモリ誘電体
24 導電接続部
26 アイソレーション層の開口部
28 アイソレーションカラー
29 第2の開口部
30 第2の主表面
Claims (13)
- 同形式の複数のメモリセルを有する集積半導体メモリ装置において、
1.1. ドレイン領域(6)とソース領域(4)とゲート(8)を有する選択トランジスタが設けられており、
1.2. 前記ソース領域(4)とドレイン領域(6)は、半導体基体(12)内に配置されており、前記ゲート(8)は、半導体基体(12)の上に配置されたアイソレーション層(10)内に配置されており、
1.3. メモリキャパシタが設けられており、該メモリキャパシタは、第1の電極(16)と、該第1の電極(16)に取り囲まれた第2の電極(18)と、これら2つの電極(16,18)間に配置されたメモリ誘電体(20)を有しており、前記第1の電極(16)は前記アイソレーション層(10)内のみに形成されており、
1.4. 該メモリキャパシタは、ソース領域(4)の上でアイソレーション層(10)における開口部(26)の側面に配置されており、
1.5. 前記第1の電極(16)は、前記アイソレーション層(10)を通り選択トランジスタのソース領域(4)と導電接続されており、
1.6. 前記第2の電極(18)は、前記アイソレーション層(10)を通りソース領域(4)の下に設けられた共通のプレート(14)と導電接続されており、
1.7. 前記第2の電極(18)は、アイソレーション層(10)の主表面(2)から下へ向かってソース領域(4)と半導体基体(12)を通って延びる導電接続部(24)を介して、前記共通のプレート(14)と接続されている、
ことを特徴とする、集積半導体メモリ装置。 - 前記メモリ誘電体(20)は強誘電性特性を有する、請求項1記載の半導体メモリ装置。
- 前記メモリ誘電体(20)は10よりも大きい誘電率を有する、請求項1または2記載の半導体メモリ装置。
- 前記メモリ誘電体(20)は酸化物誘電体であり、たとえばSBTN SrBi2(Tal-xNbx)2O9,SBT SrBi2Ta2O9,PZT(Pb,Zr)TiO3,BST(Ba,Sr)TiO3またはST SrTiO3である、請求項1から3のいずれか1項記載の半導体メモリ装置。
- 前記開口部(26)はソース領域(4)の中央で該領域における中心領域の上方に配置されている、請求項1から4のいずれか1項記載の半導体メモリ装置。
- 前記メモリ誘電体(20)は、下へ向かってソース領域(4)と半導体基体(12)を通り前記共通プレート(14)まで延びており、導電接続部(24)を取り囲んでいる、請求項1記載の半導体メモリ装置。
- 前記のメモリ誘電体(20)と第2の電極(18)は、下へ向かってソース領域(4)と半導体基体(12)を通り前記共通のプレート(14)まで延びており、導電接続部(24)を取り囲んでいる、請求項1から6のいずれか記載の半導体メモリ装置。
- アイソレーションカラー(28)が、下へ向かってソース領域(4)と半導体基体(12)を通り共通のプレート(14)まで延びており、該アイソレーションカラー(28)は、ソース領域(4)と半導体基体(12)の領域で導電接続部(24)を取り囲んでいる、請求項1記載の半導体メモリ装置。
- 前記共通のプレート(14)は、半導体基体(12)においてドープされた領域である、請求項1から7のいずれか1項記載の半導体メモリ装置。
- 請求項1から7または9のいずれか1項記載の半導体メモリ装置の製造方法において、
10.1. 半導体基体(12)を用意し、
10.2. たとえばドーパントを該半導体基体(12)へ深部注入することで、共通のプレート(14)を形成し、
10.3. 前記半導体基体(12)のドーピングによりソースおよびドレイン領域(4,6)を形成し、前記半導体基体(12)の上に配置されたアイソレーション層(10)内にゲート(8)を形成することで、複数の選択トランジスタから成るアレイを形成し、
10.4. 前記ソース領域(4)の上で前記アイソレーション層(10)中に開口部(26)をエッチングし、
10.5. 該開口部(26)の側面に第1の電極(16)を被着し、
10.6. 前記開口部(26)を、前記のソース領域(4)と半導体基体(12)を通り共通のプレート(14)までさらにエッチングして、第2の開口部(29)を形成し、
10.7. 前記第1の電極(16)と前記第2の開口部(29)の側面に沿ってメモリ誘電体(20)と第2の電極(18)を堆積させ、
10.8. 該第2の電極(18)の内部に生じた中間スペースを導電性材料で充填して、導電接続部(24)を形成することを特徴とする、
半導体メモリ装置の製造方法。 - 請求項8記載の半導体メモリ装置の製造方法において、
11.1 半導体基体(12)を用意し、
11.2 ドーパントを該半導体基体(12)へ深部注入することで、共通のプレート(14)を形成し、
11.3 前記半導体基体(12)のドーピングによりソースおよびドレイン領域(4,6)を形成し、前記半導体基体(12)の上に配置されたアイソレーション層(10)内にゲート(8)を形成することで、複数の選択トランジスタから成るアレイを形成し、
11.4. 前記ソース領域(4)の上で前記アイソレーション層(10)中に開口部(26)をエッチングし、
11.5. 該開口部(26)の側面に第1の電極(16)を被着し、
11.6 前記第1の電極(16)に沿ってメモリ誘電体(20)と第2の電極(18)を被着し、
11.7 前記開口部(26)を、前記のソース領域(4)と半導体基体(12)を通り共通のプレート(14)までさらにエッチングして、第2の開口部(29)を形成し、
11.8 前記第2の電極(18)と前記開口部(29)の側面にアイソレーション層を堆積させ、
11.9 該アイソレーション層を前記第2の電極(18)の領域から除去してアイソレーションカラー(28)を形成し、
11.10 該アイソレーションカラー(28)と前記第2の電極(18)の内部に生じる中間スペースを導電性材料で充填して、導電性接続部(24)を形成することを特徴とする、
半導体メモリ装置の製造方法。 - 前記第1の電極(16)を被着する前に、バリア層たとえばTiN,WN,WTiNまたはTaNを、前記ソース領域(4)の上に被着する、請求項10または11記載の方法。
- 前記メモリ誘電体(20)を堆積させる前に、バリア層たとえばTiN,WN,WTiNまたはTaNを、前記ソース領域(4)の上に被着する、請求項10記載の方法。
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