JP3898766B2

JP3898766B2 - 埋め込みプレート電極を備えた集積半導体メモリ装置

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Publication number: JP3898766B2
Application number: JP51613498A
Authority: JP
Inventors: シンドラーギュンター; マズレ−エスペヨカルロス
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1996-09-30
Filing date: 1997-09-26
Publication date: 2007-03-28
Anticipated expiration: 2017-09-26
Also published as: JP2000503814A; DE19640215C1; EP0931347A1; KR100291565B1; CN1231767A; WO1998015007A1; TW364202B; KR20000036160A; US6627934B1; CN1160793C

Description

本発明は、同形式の複数のメモリセルを有する集積半導体メモリ装置に関する。この場合、以下の構成を有している。すなわち、
ドレイン領域とソース領域とゲートを有する選択トランジスタが設けられており、
前記ソース領域とドレイン領域は、半導体基体内に配置されており、前記ゲートは、半導体基体の上に配置されたアイソレーション層内に配置されており、
メモリキャパシタが設けられており、該メモリキャパシタは、第１の電極と、該第１の電極に取り囲まれた第２の電極と、これら２つの電極間に配置されたメモリ誘電体を有しており、前記第１の電極は前記アイソレーション層内のみに形成されており、
該メモリキャパシタは、ソース領域の上でアイソレーション層における開口部の側面に配置されており、
前記第１の電極は、前記アイソレーション層を通り選択トランジスタのソース領域と導電接続されており、
前記第２の電極は、前記アイソレーション層を通りソース領域の下に設けられた共通のプレートと導電接続されており、
前記第２の電極は、アイソレーション層の主表面から下へ向かってソース領域と半導体基体を通って延びる導電接続部を介して、前記共通のプレートと接続されている。
さらに本発明は、上記の装置の製造方法に関する。
この種のメモリ装置の場合、選択トランジスタよりも上のアイソレーション層主表面上において、配線のために付加的なスペースを利用できる。
このようなメモリ装置はドイツ連邦共和国特許出願DE 38 40 559 A1から公知である。そこに記述されているメモリ装置は、ソース領域の下に配置されたメモリキャパシタを有しており、これは第１の電極によってソース領域と導通接続されている。メモリキャパシタの第２の電極は、ソース領域の下に配置された共通のプレートと接続されている。
ドイツ連邦共和国特許出願DE 39 31 381 A1には、基板中で選択トランジスタの下に配置されたスイッチング素子を備えたメモリ装置について記載されている。それらのスイッチング素子はたとえばメモリキャパシタとして構成することができ、これは第１の電極を介して選択トランジスタのソース領域と接続されており、第２の電極を介して埋め込み配線平面として構成された共通のプレートに接続されている。
アメリカ合衆国特許US 47 94 434により公知のメモリ装置によれば、複数の選択トランジスタが設けられており、それらのトランジスタはそれぞれソース領域を介してメモリキャパシタの第１の電極と接続されている。そしてメモリキャパシタは基板中でソース領域の下に配置されており、ソース領域の第２の電極は導電性基板領域により形成され、これはソース領域とは電気的に分離されている。
アメリカ合衆国特許US 53 09 008に記載のメモリ装置の場合、メモリキャパシタの第１の電極と接続されたソース領域をそれぞれ有する複数の選択トランジスタが設けられている。この場合、メモリキャパシタは基板中に設けられており、そこにはソース領域も配置されている。メモリキャパシタの第２の電極は、ソース領域の下に配置された共通のプレートと接続されている。
これら公知のメモリ装置の場合に不利であるのは、製造プロセスにおいて選択トランジスタを形成する前に形成しなければならないメモリキャパシタの空間的な配置である。殊に、強誘電体によるメモリ誘電体など特別なメモリ誘電体を用いた場合、そのようなメモリ誘電体によって、選択トランジスタの形成に用いられる半導体プロセスの汚れが生じる可能性がある。
本発明の課題は、半導体メモリ装置において、第１の主表面上で配線のために付加的な空間を利用できるようにし、殊に上述の問題点が発生しないようにし、かつ周知の手法で容易に製造できるようにすることである。さらに本発明の課題は、そのような半導体メモリ装置の製造方法を提供することにある。
この課題は、冒頭で述べた形式の半導体メモリ装置において、メモリキャパシタは、ソース領域の上でアイソレーション層における開口部の側面に配置されていることにより解決される。
このような半導体メモリ装置によればメモリ装置を製造するために、まえもって形成された選択トランジスタのアレイを簡単に利用することができる。メモリキャパシタを、選択トランジスタの製造とは空間的に離して形成することができる。したがって、選択トランジスタの形成に用いられる半導体プロセスの汚れのリスクが回避される。
従属請求項には本発明の実施形態が示されている。
本発明の１つの実施形態によれば、メモリ誘電体として強誘電性材料が用いられる。この種の強誘電性材料を用いることにより得られる利点とは、電荷としてメモリキャパシタに蓄積される情報が、給電電圧がなくなった後でも保持され続けることであり、つまり規則的な間隔で情報をリフレッシュする必要がなくなることである。このようなリフレッシュは、常誘電特性をもつ誘電体を用いた通常の半導体メモリ装置であれば、リーク電流ゆえに必要である。
この種のメモリ誘電体の対象となるこれまで知られている強誘電性材料の大部分の強誘電性特性は、温度依存性がある。これらの強誘電性材料は、それらに固有の温度以下では強誘電性として振る舞う一方、その固有の温度以上では常誘電性として振る舞うが、この場合、常誘電状態における誘電率は、これまで用いられてきたメモリ誘電体の誘電率よりも著しく高い。下回れば強誘電性特性が生じる温度は、いくつかの強誘電性材料の場合には著しく低く、したがって技術的な視点からみて、それらの強誘電性材料の利用は常誘電状態においてのみ考慮の対象となるものであり、ここで常誘電状態におけるそれらの誘電率は、それぞれ１０よりも上であって、有利には１００よりも上である。
本発明の１つの実施形態によれば、メモリ誘電体は１０よりも大きい誘電率を有している。この種のメモリ誘電体の材料はたとえば上述の強誘電性材料であって、それらはそれぞれに固有の温度以上で用いられる。
また、本発明の１つの実施形態によれば、メモリ誘電体は酸化物誘電体である。酸化物誘電体の分類として、たとえばＳＢＴＮＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉，ＳＢＴＳｒＢｉ₂Ｔａ₂Ｏ₉，ＰＺＴ（Ｐｂ，Ｚｒ）ＴｉＯ₃，ＢＳＴ（Ｂａ，Ｓｒ）ＴｉＯ₃またはＳＴＳｒＴｉＯ₃が挙げられる。式（Ｐｂ，Ｚｒ）ＴｉＯ₃はＰｂ_xＺｒ_1-xＴｉＯ₃を表している。ＰｂとＺｒの成分はこの基板の場合には変化させることができ、ここでＰｂとＺｒの比によって、この誘電体の温度特性が決定的に定められることになる。つまり、下回れば基板が誘電特性をもつか、上回れば常誘電特性をもつような温度が決定される。また、式Ｂａ，Ｓｒ）ＴｉＯ₃はＢａ_xＳｒ_1-xＴｉＯ₃を表しており、この基板の場合にはＢａとＳｒの比によって温度特性を決定的に定めることができる。上述の物質のリストは、決してすべてを示したものではない。それらの物質のうちの１つの選択は、製造プロセス中の処理ファクタに決定的に依存するが、半導体メモリ装置を使用する際のファクタたとえば周囲温度にも関係する。
高い誘電率をもつこの種の材料を用いることで、僅かなキャパシタ面積であっても十分な容量を作り出すことができる。
アイソレーション層の開口部は、有利にはソース領域の上の中央に配置されており、これについては本発明の別の実施形態で提案されている。
本発明のさらに別の実施形態によれば、個々のメモリセルの第２の電極は、ソース領域と半導体基体を通って下へ向かって延びる導電接続部を介して、共通のプレートと接続されている。
この導電接続部をソース領域および半導体基体に対し絶縁する目的で、本発明の１つの実施形態によれば、メモリ誘電体がソース領域と半導体基体を通って共通のプレートまで延びて、導電接続部を取り囲んでいる。この導電接続部とメモリ誘電体との間において第２の電極を、下へ向かってソース領域と半導体基体を通って共通のプレートまで導くことができる。
さらに本発明の別の実施形態によれば導電接続部は、たとえば半導体酸化物により構成できるアイソレーションカラーによって、ソース領域と半導体基体に対し絶縁されている。
複数の選択トランジスタの下に延ばすことのできる共通のプレートを、十分な導電性をもつようドーピングされた半導体基体の１つの領域とすることができる。
請求項１０〜１３には、上記の構成のうちの１つによる半導体メモリ装置を製造する方法が記載されている。
次に、図面を参照しながら実施例に基づき本発明について詳細に説明する。
図１は、本発明による半導体メモリ装置の第１の実施例を示す断面図である。
図２は、本発明による半導体メモリ装置の第２の実施例を示す断面図である。
図３は、本発明による半導体メモリ装置の平面図である。
なお、以下で説明する図面に関して、特に記載しないかぎり、同じ参照符号は同じ意味をもつ同じ部分を表す。
図１には、本発明による半導体メモリ装置１の一部分が断面図で示されている。この図面には、半導体メモリ装置１における１つのメモリセルが描かれている。このメモリセルは選択トランジスタを有しており、これはソース領域４とドレイン領域６をもち、それらは半導体基体１２中に配置されている。半導体基体１２の上にはアイソレーション層１０が設けられており、そこには選択トランジスタのゲート８が配置されていて、これによりゲート８と半導体基体１２との間には、アイソレーション層１０の薄い領域が存在している。ソース・ドレイン領域４，６はたとえば、半導体基体１２の導電形に対し相補的にドーピングされた半導体基体１２の領域によって構成することができる一方、ゲートはたとえばポリシリコンとすることができる。また、アイソレーション層１０の材料として、たとえばシリコン酸化物ＳｉＯ₂またはシリコン窒化物Ｓｉ₃Ｎ₄を用いることができる。
図１に示されているように、半導体基体１２においてソース・ドレイン領域４，６の下に共通のプレート１４が配置されており、この共通のプレート１４は半導体基体１２のドーピング領域とすることができる。アイソレーション層１０において、ソース領域４よりも上に開口部２６が設けられており、その側面に第１の電極１６が被着されている。開口部２６はアイソレーション層１０内でソース領域まで達しており、したがって第１の電極１６はソース領域４と導電接続された状態にある。さらに第２の開口部２９が、半導体基体の第２の主表面３０から下へ向かってソース領域４および半導体基体１２を通って、共通のプレート１４まで延びている。第１の電極１６の上および第２の開口部２９の側面にメモリ誘電体２０が被着されており、このメモリ誘電体の上には第２の電極１８も設けられている。これら第１の電極１６、メモリ誘電体２０および第２の電極１８により、アイソレーション層１０の開口部２６の領域にメモリキャパシタが形成される一方、第２の開口部２９の領域では、メモリ誘電体２０によって第２の電極１８がソース領域４および半導体基体１２に対し絶縁されている。第１の電極１６とソース領域４の間およびメモリ誘電体２０とソース領域４の間にバリア層を設けることができ、このバリア層によってソース領域４は、この種の半導体メモリ装置の製造プロセス中、メモリ誘電体２０を被着する際に酸化されないよう保護される。このようなバリア層は、メモリ誘電体２０として強誘電性材料を使用する場合に殊に有用である。バリア層はたとえばＴｉＮ，ＷＮ，ＷＴｉＮまたはＴａＮによって構成することができる。第２の電極は共通のプレート１４と導電接続されており、第２の電極１８内部に存在する中間スペースは導電性材料で充填されており、これにより導電接続部２４が形成されて、共通のプレート１４から第２の電極１８への電荷搬送が改善される。この場合、導電接続部２４はたとえばポリシリコンから成り、両方の電極１６，１８を形成するために考えられる材料はたとえばプラチナである。
図１からわかるように、アイソレーション層１０の主表面２の領域は上に向かって開放されており、したがってこの領域をたとえば半導体メモリ装置１の配線に利用することができる。なお、半導体メモリ装置内部の配線に関する実例であるワードラインやビットラインならびにその他の配線は、この実施例では省略されている。
図２には、半導体メモリ装置１の別の実施例の部分断面図が示されている。図２に示されているメモリセルは、アイソレーション層１０の開口部２６の側面において選択トランジスタのソース領域４の上に配置されたメモリキャパシタを有している。このメモリキャパシタの第１の電極１６は、ソース領域４と導電接続されている。第１の電極１６を介してメモリ誘電体２０が被着されており、この誘電体の上に第２の電極１８が被着されている。この場合、メモリ誘電体２０によって、第１の電極１６と第２の電極１８ならびに第２の電極１８とソース領域４が互いに絶縁されている。第１の電極１６とソース領域４の間およびメモリ誘電体２０とソース領域４の間にバリア層を設けることもでき、このバリア層によってソース領域４は、この種の半導体メモリ装置の製造プロセス中、メモリ誘電体２０を被着する際に酸化しないよう保護される。このようなバリア層は、メモリ誘電体２０として強誘電性材料を使用する場合に殊に有用である。バリア層はたとえばＴｉＮ，ＷＮ，ＷＴｉＮまたはＴａｎにより構成することができる。図示の実施例では、半導体基体１２の第２の主表面３０からソース領域４および半導体基体１２を通って、第２の開口部２９が下へ向かって共通のプレート１４まで延びている。そしてこの第２の開口部２９の側面にはアイソレーションカラー２８が被着されており、これは第２の電極１８により形成された開口部まで上へ向かって延びており、第２の電極１８の領域を覆っている。第２の電極１８とアイソレーションカラー２８の内部に形成された中間スペースは、導電性材料で充填されており、これにより導電接続部２４が生じる。この導電接続部２４は、アイソレーションカラー２８によりソース領域４および半導体基体１２に対し絶縁されている。そしてこの導電接続部２４を介して、第２の電極１８が共通のプレート１４と接続されている。
図３には、図１または図２に示した半導体メモリ装置１の平面図が描かれている。これによれば、アイソレーション層１０の中にこの実例では矩形の開口部２６が設けられているように描かれており、この開口部の側面に第１の電極１６が被着されている。第１の電極１６には誘電体層２０が設けられており、さらにこの誘電体層には第２の電極１８が被着されている。第２の電極１８の内部に形成された中間スペースは、導電接続部２４によって充填されている。
参照符号リスト
１半導体メモリ装置
２第１の主表面
４ソース領域
６ドレイン領域
８ゲート
10 アイソレーション層
12 半導体基体
14 共通のプレート
16 第１の電極
18 第２の電極
20 メモリ誘電体
24 導電接続部
26 アイソレーション層の開口部
28 アイソレーションカラー
29 第２の開口部
30 第２の主表面

Claims

同形式の複数のメモリセルを有する集積半導体メモリ装置において、
1.1. ドレイン領域（６）とソース領域（４）とゲート（８）を有する選択トランジスタが設けられており、
1.2. 前記ソース領域（４）とドレイン領域（６）は、半導体基体（１２）内に配置されており、前記ゲート（８）は、半導体基体（１２）の上に配置されたアイソレーション層（１０）内に配置されており、
1.3. メモリキャパシタが設けられており、該メモリキャパシタは、第１の電極（１６）と、該第１の電極（１６）に取り囲まれた第２の電極（１８）と、これら２つの電極（１６，１８）間に配置されたメモリ誘電体（２０）を有しており、前記第１の電極（１６）は前記アイソレーション層（１０）内のみに形成されており、
1.4. 該メモリキャパシタは、ソース領域（４）の上でアイソレーション層（１０）における開口部（２６）の側面に配置されており、
1.5. 前記第１の電極（１６）は、前記アイソレーション層（１０）を通り選択トランジスタのソース領域（４）と導電接続されており、
1.6. 前記第２の電極（１８）は、前記アイソレーション層（１０）を通りソース領域（４）の下に設けられた共通のプレート（１４）と導電接続されており、
1.7. 前記第２の電極（１８）は、アイソレーション層（１０）の主表面（２）から下へ向かってソース領域（４）と半導体基体（１２）を通って延びる導電接続部（２４）を介して、前記共通のプレート（１４）と接続されている、
ことを特徴とする、集積半導体メモリ装置。
前記メモリ誘電体（２０）は強誘電性特性を有する、請求項１記載の半導体メモリ装置。
前記メモリ誘電体（２０）は１０よりも大きい誘電率を有する、請求項１または２記載の半導体メモリ装置。
前記メモリ誘電体（２０）は酸化物誘電体であり、たとえばＳＢＴＮＳｒＢｉ2（Ｔａｌ-ｘＮｂｘ）2Ｏ9，ＳＢＴＳｒＢｉ2Ｔａ2Ｏ9，ＰＺＴ（Ｐｂ，Ｚｒ）ＴｉＯ3，ＢＳＴ（Ｂａ，Ｓｒ）ＴｉＯ3またはＳＴＳｒＴｉＯ3である、請求項１から３のいずれか１項記載の半導体メモリ装置。
前記開口部（２６）はソース領域（４）の中央で該領域における中心領域の上方に配置されている、請求項１から４のいずれか１項記載の半導体メモリ装置。
前記メモリ誘電体（２０）は、下へ向かってソース領域（４）と半導体基体（１２）を通り前記共通プレート（１４）まで延びており、導電接続部（２４）を取り囲んでいる、請求項１記載の半導体メモリ装置。
前記のメモリ誘電体（２０）と第２の電極（１８）は、下へ向かってソース領域（４）と半導体基体（１２）を通り前記共通のプレート（１４）まで延びており、導電接続部（２４）を取り囲んでいる、請求項１から６のいずれか記載の半導体メモリ装置。
アイソレーションカラー（２８）が、下へ向かってソース領域（４）と半導体基体（１２）を通り共通のプレート（１４）まで延びており、該アイソレーションカラー（２８）は、ソース領域（４）と半導体基体（１２）の領域で導電接続部（２４）を取り囲んでいる、請求項１記載の半導体メモリ装置。
前記共通のプレート（１４）は、半導体基体（１２）においてドープされた領域である、請求項１から７のいずれか１項記載の半導体メモリ装置。
請求項１から７または９のいずれか１項記載の半導体メモリ装置の製造方法において、
10.1. 半導体基体（１２）を用意し、
10.2. たとえばドーパントを該半導体基体（１２）へ深部注入することで、共通のプレート（１４）を形成し、
10.3. 前記半導体基体（１２）のドーピングによりソースおよびドレイン領域（４，６）を形成し、前記半導体基体（１２）の上に配置されたアイソレーション層（１０）内にゲート（８）を形成することで、複数の選択トランジスタから成るアレイを形成し、
10.4. 前記ソース領域（４）の上で前記アイソレーション層（１０）中に開口部（２６）をエッチングし、
10.5. 該開口部（２６）の側面に第１の電極（１６）を被着し、
10.6. 前記開口部（２６）を、前記のソース領域（４）と半導体基体（１２）を通り共通のプレート（１４）までさらにエッチングして、第２の開口部（２９）を形成し、
10.7. 前記第１の電極（１６）と前記第２の開口部（２９）の側面に沿ってメモリ誘電体（２０）と第２の電極（１８）を堆積させ、
10.8. 該第２の電極（１８）の内部に生じた中間スペースを導電性材料で充填して、導電接続部（２４）を形成することを特徴とする、
半導体メモリ装置の製造方法。
請求項８記載の半導体メモリ装置の製造方法において、
11.1 半導体基体（１２）を用意し、
11.2 ドーパントを該半導体基体（１２）へ深部注入することで、共通のプレート（１４）を形成し、
11.3 前記半導体基体（１２）のドーピングによりソースおよびドレイン領域（４，６）を形成し、前記半導体基体（１２）の上に配置されたアイソレーション層（１０）内にゲート（８）を形成することで、複数の選択トランジスタから成るアレイを形成し、
11.4. 前記ソース領域（４）の上で前記アイソレーション層（１０）中に開口部（２６）をエッチングし、
11.5. 該開口部（２６）の側面に第１の電極（１６）を被着し、
11.6 前記第１の電極（１６）に沿ってメモリ誘電体（２０）と第２の電極（１８）を被着し、
11.7 前記開口部（２６）を、前記のソース領域（４）と半導体基体（１２）を通り共通のプレート（１４）までさらにエッチングして、第２の開口部（２９）を形成し、
11.8 前記第２の電極（１８）と前記開口部（２９）の側面にアイソレーション層を堆積させ、
11.9 該アイソレーション層を前記第２の電極（１８）の領域から除去してアイソレーションカラー（２８）を形成し、
11.10 該アイソレーションカラー（２８）と前記第２の電極（１８）の内部に生じる中間スペースを導電性材料で充填して、導電性接続部（２４）を形成することを特徴とする、
半導体メモリ装置の製造方法。
前記第１の電極（１６）を被着する前に、バリア層たとえばＴｉＮ，ＷＮ，ＷＴｉＮまたはＴａＮを、前記ソース領域（４）の上に被着する、請求項１０または１１記載の方法。
前記メモリ誘電体（２０）を堆積させる前に、バリア層たとえばＴｉＮ，ＷＮ，ＷＴｉＮまたはＴａＮを、前記ソース領域（４）の上に被着する、請求項１０記載の方法。