JP3894077B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP3894077B2 JP3894077B2 JP2002259838A JP2002259838A JP3894077B2 JP 3894077 B2 JP3894077 B2 JP 3894077B2 JP 2002259838 A JP2002259838 A JP 2002259838A JP 2002259838 A JP2002259838 A JP 2002259838A JP 3894077 B2 JP3894077 B2 JP 3894077B2
- Authority
- JP
- Japan
- Prior art keywords
- die bond
- bond material
- heat sink
- semiconductor chip
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8312—Aligning
- H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8314—Guiding structures outside the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Die Bonding (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、ヒートシンクやリードフレーム等の金属製の基材の一面側にダイボンド材を介して半導体チップを接着してなる半導体装置に関し、特に、はんだを介して回路基板等の被実装基板に実装される半導体装置に関する。
【0002】
【従来の技術】
この種の半導体装置は、ヒートシンクやリードフレーム等の金属製の基材の一面側にダイボンド材を介して半導体チップを接着してなるものである(例えば、特許文献1参照。)。
【0003】
図11は、この種の一般的な半導体装置として基材にヒートシンクを用いた樹脂封止型半導体装置を示す概略断面図である。このものは、金属製の基材としてのヒートシンク10と、このヒートシンク10の一面上に導電性接着剤等のダイボンド材20を介して接着された半導体チップ30と、この半導体チップ30とボンディングワイヤ50により電気的に接続されたリードフレーム40とを備え、これらのものを樹脂60で封止してなるものである。
【0004】
この装置は、次のようにして製造される。ヒートシンク10の一面にダイボンド材20を配置し、当該一面の上方からダイマウントツール(図示せず)に保持された半導体チップ30を下降させることにより、ヒートシンク10の一面上にダイボンド材20を介して半導体チップ30を接着する。
【0005】
続いて、半導体チップ30とリードフレーム40とをワイヤボンディングして結線する。これを、金型内にセットし、樹脂60を注入、充填することにより、ヒートシンク10、半導体チップ30、ボンディングワイヤ50およびリードフレーム40の一部が樹脂60で封止され、図11に示す装置ができあがる。
【0006】
【特許文献1】
特開平3−237733号公報
【0007】
【発明が解決しようとする課題】
ところで、上記半導体装置は、リードフレーム40を介して回路基板等の被実装基板上にはんだ実装されるが、その実装のときには、はんだをリフローさせるため、そのリフロー温度がそのまま半導体装置に加わる。そのため、ダイボンド材20とヒートシンク10との間で剥離が発生するという問題がある。
【0008】
本発明者らの検討では、特に、ヒートシンクの大きな半導体装置、例えば矩形板状をなすヒートシンクにおいて平面サイズが10mm×10mm以上、矩形板状をなす半導体シリコンチップにおいて平面サイズが4mm×4mm以上といった大きな半導体装置において、上記剥離の問題が顕著に現れた。
【0009】
その原因の一つとして、ダイボンド材20の厚さが、その粘度や接着時の条件(圧力、温度等)によって大きくばらつくため、ダイボンド材20の厚さを一定以上に確保するのが難しいことが挙げられる。
【0010】
ダイボンド材20が薄くなると、上記リフロー時において半導体チップ30とヒートシンク10との熱膨張係数の差によりダイボンド材20に生じる応力を緩和することが難しくなり、それによって当該応力が大きくなって上記剥離が発生しやすくなると考えられる。そのため、ダイボンド材20の厚さを一定以上に確保することが望まれる。
【0011】
なお、この剥離の問題は、上記した樹脂封止型半導体装置以外にも、樹脂で封止されていない半導体装置であっても発生すると考えられる。つまり、金属製の基材の一面側にダイボンド材を介して半導体チップを接着してなる半導体装置であって、はんだ実装されるものであれば、共通して発生すると考えられる。
【0012】
本発明は上記問題に鑑み、金属製の基材の一面側にダイボンド材を介して半導体チップを接着してなる半導体装置において、適切にダイボンド材の厚さを一定以上に確保できるようにすることを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、金属製の基材(10、41)と、この基材の一面上にダイボンド材(20)を介して接着された半導体チップ(30)とを備える半導体装置において、基材の一面における半導体チップの配置領域には、当該一面上に突出しダイボンド材の厚さを規定する複数個の突起部(11、42)が形成されていることを特徴とする。
【0014】
それによれば、基材の一面における半導体チップの配置領域に、当該一面上に突出する複数個の突起部が形成されているため、基材の一面上にダイボンド材を配し、その上から半導体チップを搭載したときに、半導体チップは突起部に当たって止まる。
【0015】
そのため、半導体チップと基材の一面との距離は、当該突起部の高さによって規定され、この規定された距離が実質的にダイボンド材の厚さとなる。このように、本発明によれば、突起部によってダイボンド材の厚さを確実に規定することができるため、適切にダイボンド材の厚さを一定以上に確保することができる。
【0016】
また、請求項1に記載の発明では、突起部(11、42)の高さをt(単位:μm)、ダイボンド材(20)のガラス転移温度以上における熱膨張係数をα2(単位:℃ -1 )、ダイボンド材のガラス転移温度以上におけるヤング率をE2(単位:Pa)としたとき、次の数式2に示される関係を満足するように、突起部の高さtが設定されていることを特徴とする。
【0017】
【数2】
t≧4×10-18×(α2・E2)4.3587
このように突起部の高さtを設定することにより、ダイボンド材の厚さを、ダイボンド材に発生する応力をダイボンド材が剥離しない大きさ以下に抑制可能な厚さとすることが、確実に実現でき、好ましい。
【0021】
また、請求項2に記載の発明では、基材(10、41)および半導体チップ(30)は、樹脂(60)にて包み込むように封止されていることを特徴とする。上記各発明は、このような樹脂封止型半導体装置にも適用可能である。
【0022】
また、請求項3に記載の発明では、基材(10、41)は、平面サイズが10mm×10mm以上である矩形板状をなすものであることを特徴とする。
【0023】
また、請求項4に記載の発明では、半導体チップ(30)は、平面サイズが4mm×4mm以上である矩形板状をなすものであることを特徴とする。
【0024】
請求項1、請求項2に記載の半導体装置は、この請求項3や請求項4の発明のように、ヒートシンクや半導体シリコンチップが大型化したものに適用して有効である。
【0032】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【0033】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。なお、以下の各実施形態において互いに同一の部分には、図中、同一符号を付してある。
【0034】
(第1実施形態)
図1は本発明の実施形態に係る樹脂封止型半導体装置としての半導体装置S1の概略断面構成を示す図である。
【0035】
この半導体装置S1は、金属製の基材としてのヒートシンク10を有する。このヒートシンク10は銅やアルミニウム等の放熱性に優れた金属からなり、例えば熱膨張係数αが18ppm・℃-1以下、ヤング率Eが120GPa以下程度のものを採用できる。本例では、ヒートシンク10は銅からなり、その場合、熱膨張係数αは17ppm・℃-1、ヤング率Eは120GPa程度である。
【0036】
また、ヒートシンク10は、放熱性を向上させるためにサイズを大きくして放熱面積を大きくしたものにできる。そのような場合、具体的には、ヒートシンク10は平面サイズが10mm×10mm以上である矩形板状をなすものを採用することができる。なお、ヒートシンク10の側面には、樹脂60と噛み合って樹脂60との密着性を向上させるための引っかかり部(コイニング)10aが形成されている。
【0037】
このヒートシンク10の一面上には、ダイボンド材20を介して半導体チップ30が搭載され、接着されている。半導体チップ30はシリコン半導体からなるもので、例えば矩形板状のICチップである。このチップ30は、上記した大型化したヒートシンク10を採用する場合には、平面サイズが4mm×4mm以上であるものにできる。
【0038】
ダイボンド材20は、例えばエポキシ系樹脂に導電性のフィラー(例えば銀フィラー等)を含有してなる導電性接着剤や、絶縁性の樹脂や無機物からなる接着剤等を採用することができる。
【0039】
このダイボンド材20は、ヒートシンク10と半導体チップ30との接着固定する。また、ダイボンド材20はあまり薄いと、ヒートシンク10と半導体チップ30との間に加わる応力を緩和する機能が不十分となることから、ある一定以上の厚さを有することが好ましい。
【0040】
ここで、ダイボンド材20の厚さを一定以上且つ均一に確保するため、ヒートシンク(基材)10の一面における半導体チップ30の配置領域には、当該一面上に突出する複数個の突起部11が形成されている。ヒートシンク10の一面上にダイボンド材20を配し、その上から半導体チップ30を搭載したときに、半導体チップ30は突起部に当たって止まる。
【0041】
そのため、半導体チップ30とヒートシンク10の一面との距離は、当該突起部11の高さによって規定され、この規定された距離が実質的にダイボンド材20の厚さとなるのである。つまり、ダイボンド材20の厚さは突起部11をスペーサとして規定され、実質的に突起部11の高さtがダイボンド材20の厚さとなる。
【0042】
なお、突起部11を複数個としたのは、ダイボンド材20の厚さを面内で均一とするためである。突起部11が1個であると、半導体チップ30に当たったときに半導体チップ30を支持する点が1点であり、チップ30が傾いてダイボンド材20の厚さが部分的に不均一となる。
【0043】
このようなヒートシンク10は、例えば、プレス型を用いたプレス加工により容易に形成することができる。そのプレス加工の方法の一例を図2に示す。公知のプレス加工等により引っかかり部10aを有する矩形板状のヒートシンク10を形成する(図2(a)参照)。
【0044】
そして、図2(b)に示すように、このものを、ヒートシンク10の一面側に突起部11に対応した凹部11aを有する第1の型K1、ヒートシンク10の他面側に突起部11に対応した凸部11bを有する第2の型K2を用いて挟み込むようにプレス加工する。これにより、突起部11を有するヒートシンク10ができあがる。
【0045】
そして、このようなプレス加工によって形成された一面側に突起部11を有するヒートシンク10においては、他面側に当該突起部11に対応する形状を有する凹部12が形成された形となる。
【0046】
さらに、ヒートシンク10における突起部11の高さtについては、ダイボンド材20のガラス転移温度(Tg点)以上における熱膨張係数をα2、ダイボンド材20のガラス転移温度以上におけるヤング率をE2としたとき、次の数式3に示される関係を満足するように、突起部11の高さtが設定されていることが好ましい。
【0047】
【数3】
t≧4×10-18×(α2・E2)4.3587
このような突起部11の高さtを導出した根拠については後述するが、当該高さtを上記数式3の関係とすることにより、ダイボンド材20の厚さを、ダイボンド材20に発生する応力をダイボンド材20が剥離しない大きさ以下に抑制可能な厚さとすることが、確実に実現できる。
【0048】
ここで、周知のことではあるが、ガラス転移温度を有する物質に関しては一般に、図3に示すような、温度と膨張量ΔLとの関係となり、ガラス転移温度すなわちTg点において膨張量ΔLの温度に対する傾き、すなわち熱膨張係数が変化する。Tg点以下の熱膨張係数α1に対して、Tg点以上の熱膨張係数α2は大きくなる。この熱膨張係数と同じことがヤング率にも言える。
【0049】
また、図1に示すように、ヒートシンク10および半導体シリコンチップ30の周囲には、リードフレーム40が配置されている。このリードフレーム40は銅や42アロイ等の通常のリードフレーム材料を用いて形成されたもので、半導体シリコンチップ30とは、金やアルミ等のボンディングワイヤ50により結線され電気的に接続されている。
【0050】
そして、これらヒートシンク10、半導体シリコンチップ30、リードフレーム40およびボンディングワイヤ50は、樹脂60にて包み込まれるように封止されている。この樹脂60の封止形態は、通常の樹脂封止型半導体装置の形態であり、ヒートシンク10の他面およびリードフレーム40の一部(アウターリード)を露出させた形で封止を行っている。
【0051】
この樹脂60は、例えばエポキシ系樹脂等の通常のモールド樹脂を採用することができ、そのTg点以上の熱膨張係数α2は30ppm・℃-1以下、ヤング率E2は1000MPa以下程度のものを採用できる。本例では、樹脂60はエポキシ樹脂からなり、その場合、熱膨張係数α2は30ppm・℃-1、ヤング率E2は1000MPa程度である。
【0052】
このような半導体装置S1の製造方法について図4を参照して述べる。突起部11が形成されたヒートシンク10とリードフレーム40とをかしめ固定する。そして、図4に示すように、ヒートシンク10の一面にダイボンド材20を配置し、当該一面の上方からダイマウントツールD1に保持された半導体チップ30を下降させる。
【0053】
それにより、半導体チップ30の下面がヒートシンク10の突起部11の先端に当たって止まり、上記したようにダイボンド材20の厚さが規定される。その後、ダイボンド材20を硬化させるなどにより、ヒートシンク10の一面上にダイボンド材20を介して半導体チップ30を接着する。
【0054】
次に、ワイヤボンディングを行い、半導体チップ30とリードフレーム40とをボンディングワイヤ50にて結線する。その後、このものを樹脂の成形型内へセットし、樹脂60を注入、充填、硬化させることにより、半導体装置S1ができあがる。
【0055】
このようにして製造された半導体装置S1は、例えば、半導体シリコンチップ30として発熱度合の大きいパワー素子を有するものを用い、放熱性を必要とするパワーパッケージとして適用することができる。
【0056】
そして、本半導体装置S1は、リードフレーム40のアウターリードを介して、配線基板等の被実装基板上にはんだ実装される。この実装においては、はんだをリフローさせることで実装が行われるが、鉛を含まない鉛フリーはんだの場合、リフロー温度は240℃以上となる。
【0057】
ところで、本実施形態では、ヒートシンク10の一面における半導体チップ30の配置領域に、当該一面上に突出しダイボンド材20の厚さを規定する複数個の突起部11が形成されていることを主たる特徴としている。そのため、突起部11によってダイボンド材20の厚さを確実に規定することができるため、適切にダイボンド材20の厚さを一定以上に確保することができる。
【0058】
また、この突起部11はヒートシンク10にプレス加工することで容易に形成できるため、製造コストの上昇等を抑えることができる。また、突起部11の高さtを上記数式3の関係とすることで、ダイボンド材20に発生する応力をダイボンド材20が剥離しない大きさ以下に抑制することができる。
【0059】
ここで、上記数式3を導出した根拠を述べる。上述したように、ダイボンド材20が薄くなると、はんだリフロー時において半導体チップ30とヒートシンク10との熱膨張係数の差によりダイボンド材20に生じる応力を緩和することが難しくなり、それによって当該応力が大きくなってダイボンド材20の剥離が発生しやすくなる。
【0060】
そこで、ダイボンド材20の厚さとダイボンド材20に加わる応力との関係をFEM解析により解析することとした。図5は、そのFEM応力解析結果を示す図である。ここで、半導体装置S1の各部構成は上記例のものとした。
【0061】
すなわち、ヒートシンク10は平面サイズが10mm×10mm以上である矩形板状をなす銅製のもの、半導体チップ30は平面サイズが4mm×4mm以上である矩形板状をなすシリコンチップ、樹脂60はエポキシ樹脂からなるものとした。また、リフロー温度は245℃とした。
【0062】
また、本発明者らは、はんだリフロー時には、ダイボンド材20がガラス転移温度以上になることから、ダイボンド材20の応力緩和に関する特性として、ガラス転移温度以上の熱膨張係数α2とガラス転移温度以上のヤング率E2に着目し、これらの積α2・E2を変えた場合についても同様にFEM解析を行った。
【0063】
つまり、図5では、ダイボンド材20における上記積α2・E2(単位:Pa・℃-1)を変えたときの、ダイボンド材20の厚さ(単位:μm)とダイボンド材20に印加される応力(単位:MPa)との関係を示している。ダイボンド材20が厚くなるにつれて、ダイボンド材20に加わる応力が小さくなることがわかる。
【0064】
ここで、本発明者らの検討によれば、応力においては、10MPa以下が実用上ダイボンド材20とヒートシンク10との剥離が生じないレベルの値、すなわち許容応力値である。そこで、図5から、ダイボンド材20における各積α2・E2の値について当該応力が10MPaとなるときのダイボンド材20の厚さdを求めた。
【0065】
図6は、ダイボンド材20に加わる応力が10MPaとなるときの積α2・E2とダイボンド材20の厚さdとの関係を示す図である。当該関係は図6中の曲線Lにて示されている。
【0066】
そして、ダイボンド材20に加わる応力が10MPa以下となる領域は、図6においては、斜線ハッチングで示す曲線Lの上側の領域Rである。この領域Rは次の数式4にて示される。
【0067】
【数4】
d≧4×10-18×(α2・E2)4.3587
なお、数式4中の不等号「≧」が等号「=」となったときが曲線Lであり、このとき、dはα2・E2の4.3587乗を4倍し更に10の−18乗をかけたものになる。
【0068】
ここで、ダイボンド材20の厚さdは、実質的にヒートシンク10の突起部11の高さtであることから、この数式4にてdをtに置き換えることにより、上記数式3が求められる。
【0069】
そして、上記数式3を満足する突起部11の高さtとすれば、様々の特性α2やE2を有するダイボンド材20に対しても、ダイボンド材20に加わる応力を10MPa以下とすることができ、ダイボンド材20のヒートシンク10からの剥離を防止できる。以上が、上記数式3を導出した根拠である。
【0070】
なお、ダイボンド材20の積α2・E2を変えることは、例えば、導電性接着剤の場合、従来のエポキシ樹脂に対して異なる樹脂(シリコーン樹脂等)を加えたり、あるいはエポキシ樹脂を異なる樹脂に置き換えたり、または、フィラーの量を調整したりすることにより、実現可能である。
【0071】
以上述べてきたように、本実施形態によれば、金属製のヒートシンク10と、このヒートシンク10の一面側にダイボンド材20を介して接着された半導体チップ30とを備える半導体装置S1において、ヒートシンク10の一面における半導体チップ30の配置領域に、当該一面上に突出しダイボンド材20の厚さを規定する複数個の突起部11を形成したことを特徴としている。
【0072】
それにより、突起部11によってダイボンド材20の厚さを確実に規定することができるため、適切にダイボンド材20の厚さを一定以上に確保することができる。
【0073】
なお、「課題」の欄にて上述したが、本発明者らの検討によれば、例えば、平面サイズが10mm×10mm以上にまで大型化した矩形板状のヒートシンク10や、このように大型化したヒートシンク10に伴って平面サイズが4mm×4mm以上である矩形板状の半導体シリコンチップ30を有する大きな半導体装置において、上記剥離の問題が顕著に現れる。
【0074】
そのため、上記した本実施形態の効果は、これらのヒートシンク10が大型化した半導体装置に特に有効である。また、本発明は上記樹脂封止型半導体装置以外にも、金属製のヒートシンクの一面側にダイボンド材を介して半導体シリコンチップを接着してなる半導体装置であって、はんだ実装されるものであれば適用可能である。
【0075】
ここで、本実施形態の変形例を図7に示す。図7は、上記図1に示した半導体装置S1において、ヒートシンク10を基材としてのリードフレーム40のチップ搭載部(アイランド部)41に置き換えたものである。この突起部11もリードフレーム40のチップ搭載部41にプレス加工することで容易に形成することができる。
【0076】
この場合も、チップ搭載部41の一面における半導体チップ30の配置領域に、当該一面上に突出しダイボンド材20の厚さを規定する複数個の突起部42を形成することにより、上記した本実施形態の効果を発揮できることは明らかである。
【0077】
(第2実施形態)
図8は本発明の第2実施形態に係る半導体装置S2の概略断面図である。本実施形態の半導体装置S2は、ヒートシンク10の一面における半導体チップ30の配置領域以外の領域に、当該一面上に突出した複数個の突起部13を形成した点が上記第1実施形態と異なる。
【0078】
この半導体装置S2における半導体チップ30の搭載方法を図9に示す。本実施形態においても、ヒートシンク10の一面にダイボンド材20を配置し、当該一面の上方からダイマウントツールD1に保持された半導体チップ30を下降させることにより、ヒートシンク10の一面上にダイボンド材20を介して半導体チップ30を接着する。
【0079】
ここで、図9に示すように、本実施形態では、この半導体チップ30を下降させるときに、ダイマウントツールD1の下面が突起部13に当たって半導体チップ30の下降が停止する。そして、この下降が停止された半導体チップ30とヒートシンク10の一面との距離に基づいて、ダイボンド材20の厚さが規定される。
【0080】
つまり、突起部13とダイマウントツールD1とが当たったときに規定される半導体チップ30とヒートシンク10の一面との距離が、実質的にダイボンド材20の厚さとなる。そのため、本実施形態によっても、ダイボンド材20の厚さを確実に規定できるため、適切にダイボンド材20の厚さを一定以上に確保することができる。
【0081】
なお、本実施形態の場合、突起部13はダイマウントツールD1と当たることでダイボンド材20の厚さを規定するようにしているため、突起部13の高さは上記第1実施形態の突起部の高さよりも大きいものとなる。つまり、本実施形態の突起部13の高さは、ダイボンド材20の厚さよりも大きいものとなる。
【0082】
なお、このヒートシンク10に対する突起部13の形成は上記第1実施形態と同様、プレス加工にて行うことができる。そのため、本ヒートシンク10においても、その他面側に突起部13に対応した形状を有する凹部14が形成された形となっている。また、本実施形態においても、突起部13はリードフレームのチップ搭載部に形成して良い。
【0083】
(第3実施形態)
図10は、本発明の第3実施形態に係る半導体装置の製造方法を示す概略断面図である。
【0084】
本製造方法は、金属製のヒートシンク10の一面にダイボンド材20を配置し、当該一面の上方からダイマウントツールD1に保持された半導体チップ30を下降させることにより、ヒートシンク10の一面上にダイボンド材20を介して半導体チップ30を接着するようにした半導体装置の製造方法である。
【0085】
そして、図10に示すように、ダイマウントツールD1としては、半導体チップ30の上面に接触した状態で半導体チップ30を保持するものである。例えば、ダイマウントツールD1には、チップ30を吸引して保持する吸引孔31が形成されている。
【0086】
さらに、このツールD1には、半導体チップ30を保持する部位の周辺部に半導体チップ30の上面よりも下方に突出する突起部32が形成されている。この突起部32の突出高さt’は、半導体チップ30の厚さとダイボンド材20の厚さとの合計とする。
【0087】
それにより、半導体チップ30を下降させるときに、ダイマウントツールD1の突起部32がヒートシンク10の一面に当たって半導体チップ30の下降が停止するようになっており、この下降が停止された半導体チップ30とヒートシンク10の一面との距離に基づいて、ダイボンド材20の厚さを規定するようにしている。
【0088】
このように、本実施形態の製造方法によれば、ダイマウントツールD1に形成された突起部32とヒートシンク10の一面とが当たった時点で、半導体チップ30とヒートシンク10の一面との距離が規定され、この規定された距離が実質的にダイボンド材20の厚さとなる。
【0089】
そのため、本実施形態によっても、ダイボンド材20の厚さを確実に規定することができるため、適切にダイボンド材の厚さ20を一定以上に確保することができる。また、本製造方法では、基材であるヒートシンク10は加工不要である。さらに、本実施形態においても、基材としてリードフレームのチップ搭載部を用いて良い。
【0090】
また、本実施形態においても、ヒートシンク10上に半導体チップ30を搭載した後は、上記実施形態と同様、半導体チップ30とリードフレームとのワイヤボンディングによる結線、樹脂封止を行い、樹脂封止型半導体装置を形成することができることは明らかである。また、樹脂封止しなくても良いことも言うまでもない。
【0091】
また、本実施形態の製造方法においても、ヒートシンクやリードフレームのチップ搭載部等の基材として、平面サイズが10mm×10mm以上である矩形板状をなすものを用いたり、半導体チップ30として、平面サイズが4mm×4mm以上である矩形板状をなすものを用いることができる。そして、このような大型化した半導体装置に適用して有効なことは上記実施形態と同様である。
【0092】
また、本実施形態の製造方法によって製造された半導体装置は、被実装基板に対して、リフロー温度が240℃以上のはんだを用いて実装されるものにできることも、上記実施形態と同様である。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体装置の概略断面図である。
【図2】ヒートシンクの突起部形成方法を示す図である。
【図3】ガラス転移温度を有する物質における温度と膨張量ΔLとの一般的な関係を示す図である。
【図4】上記第1実施形態における半導体チップの搭載方法を示す図である。
【図5】ダイボンド材における積α2・E2を変えたときの、ダイボンド材の厚さとダイボンド材に印加される応力との関係を示す図である。
【図6】ダイボンド材に加わる応力が10MPaとなるときの積α2・E2とダイボンド材の厚さdとの関係を示す図である。
【図7】上記第1実施形態の変形例としての半導体装置の概略断面図である。
【図8】本発明の第2実施形態に係る半導体装置の概略断面図である。
【図9】上記第2実施形態における半導体チップの搭載方法を示す図である。
【図10】本発明の第3実施形態に係る半導体装置の製造方法を示す概略断面図である。
【図11】従来の一般的な半導体装置の概略断面図である。
【符号の説明】
10…ヒートシンク、11、13、32、42…突起部、
20…ダイボンド材、30…半導体チップ、
41…リードフレームのチップ搭載部、60…樹脂、
D1…ダイマウントツール。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which a semiconductor chip is bonded to one side of a metal base material such as a heat sink or a lead frame via a die bond material, and in particular, mounted on a mounted substrate such as a circuit board via solder. The present invention relates to a semiconductor device.
[0002]
[Prior art]
In this type of semiconductor device, a semiconductor chip is bonded to one side of a metal base material such as a heat sink or a lead frame via a die bond material (see, for example, Patent Document 1).
[0003]
FIG. 11 is a schematic cross-sectional view showing a resin-encapsulated semiconductor device using a heat sink as a base material as a general semiconductor device of this type. This includes a
[0004]
This device is manufactured as follows. The
[0005]
Subsequently, the
[0006]
[Patent Document 1]
JP-A-3-237733
[0007]
[Problems to be solved by the invention]
By the way, the semiconductor device is solder-mounted on a substrate to be mounted such as a circuit board via the
[0008]
In the study by the present inventors, in particular, a semiconductor device having a large heat sink, for example, a rectangular plate-shaped heat sink has a planar size of 10 mm × 10 mm or more, and a rectangular silicon semiconductor chip has a large planar size of 4 mm × 4 mm or more. In the semiconductor device, the above problem of peeling appeared remarkably.
[0009]
One of the causes is that it is difficult to ensure the thickness of the
[0010]
When the
[0011]
In addition, it is considered that this peeling problem occurs even in a semiconductor device not sealed with resin other than the above-described resin-sealed semiconductor device. That is, it is considered that the semiconductor device is generated in common if it is a semiconductor device in which a semiconductor chip is bonded to one surface side of a metal base material via a die bonding material and is mounted by soldering.
[0012]
SUMMARY OF THE INVENTION In view of the above problems, the present invention provides a semiconductor device in which a semiconductor chip is bonded to one surface side of a metal base material via a die bond material so that the thickness of the die bond material can be appropriately secured to a certain level or more. With the goal.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, a metal substrate (10, 41) and a semiconductor chip (30) bonded to one surface of the substrate via a die bond material (20). ), A plurality of protrusions (11, 42) that protrude on the one surface and define the thickness of the die bond material are formed in the semiconductor chip arrangement region on one surface of the base material. It is characterized by.
[0014]
According to this, since a plurality of protrusions projecting on the one surface are formed in the semiconductor chip arrangement region on one surface of the base material, the die bond material is arranged on the one surface of the base material, and the semiconductor is formed thereon. When the chip is mounted, the semiconductor chip hits the protrusion and stops.
[0015]
Therefore, the distance between the semiconductor chip and the one surface of the base material is defined by the height of the protrusion, and the defined distance is substantially the thickness of the die bond material. As described above, according to the present invention, the thickness of the die bond material can be reliably defined by the protrusions, so that the thickness of the die bond material can be appropriately ensured to be a certain level or more.
[0016]
Claims1In the invention described in (1), the height of the protrusions (11, 42) is set to t.(Unit: μm)The coefficient of thermal expansion of the die bond material (20) above the glass transition temperature is α2.(Unit: ° C -1 )The Young's modulus above the glass transition temperature of the die bond material is E2(Unit: Pa)In this case, the height t of the protrusion is set so as to satisfy the relationship expressed by the following
[0017]
[Expression 2]
t ≧ 4 × 10-18× (α2 ・ E2)4.3587
By setting the protrusion height t in this way, the thickness of the die bond material can be surely reduced to a thickness that can suppress the stress generated in the die bond material to a level that does not cause the die bond material to peel off. It is possible and preferable.
[0021]
Claims2The base material (10, 41) and the semiconductor chip (30) are sealed so as to be wrapped with the resin (60). Each of the above inventions can also be applied to such a resin-encapsulated semiconductor device.
[0022]
Claims3In the invention described in item 1, the base material (10, 41) is a rectangular plate having a planar size of 10 mm × 10 mm or more.
[0023]
Claims4The semiconductor chip (30) is characterized in that it has a rectangular plate shape with a planar size of 4 mm × 4 mm or more.
[0024]
Claim1, Claims2The semiconductor device described in claim 13And claims4The invention is effective when applied to an enlarged heat sink or semiconductor silicon chip.
[0032]
In addition, the code | symbol in the bracket | parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below. In the following embodiments, the same parts are denoted by the same reference numerals in the drawings.
[0034]
(First embodiment)
FIG. 1 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S1 as a resin-encapsulated semiconductor device according to an embodiment of the present invention.
[0035]
The semiconductor device S1 includes a
[0036]
Further, the
[0037]
A
[0038]
The
[0039]
The
[0040]
Here, in order to ensure the thickness of the
[0041]
Therefore, the distance between the
[0042]
The plurality of
[0043]
Such a
[0044]
Then, as shown in FIG. 2B, this corresponds to the first mold K1 having a
[0045]
And in the
[0046]
Furthermore, regarding the height t of the
[0047]
[Equation 3]
t ≧ 4 × 10-18× (α2 ・ E2)4.3587
The grounds for deriving the height t of the
[0048]
Here, as is well known, a substance having a glass transition temperature generally has a relationship between a temperature and an expansion amount ΔL as shown in FIG. 3, and the glass transition temperature, that is, the temperature of the expansion amount ΔL at the Tg point. The slope, that is, the thermal expansion coefficient changes. The thermal expansion coefficient α2 above the Tg point is larger than the thermal expansion coefficient α1 below the Tg point. The same as the coefficient of thermal expansion can be said for the Young's modulus.
[0049]
As shown in FIG. 1, a
[0050]
The
[0051]
As this
[0052]
A method for manufacturing such a semiconductor device S1 will be described with reference to FIG. The
[0053]
Thereby, the lower surface of the
[0054]
Next, wire bonding is performed, and the
[0055]
The semiconductor device S1 manufactured in this way can be applied as a power package that requires heat dissipation by using, for example, a
[0056]
The semiconductor device S1 is solder-mounted on a substrate to be mounted such as a wiring board through the outer leads of the
[0057]
By the way, the main feature of the present embodiment is that a plurality of
[0058]
Moreover, since this
[0059]
Here, the grounds for deriving Equation 3 will be described. As described above, when the
[0060]
Therefore, the relationship between the thickness of the
[0061]
That is, the
[0062]
Moreover, since the die-
[0063]
That is, in FIG. 5, the product α2 · E2 (unit: Pa · ° C.) of the
[0064]
Here, according to the study by the present inventors, in the stress, 10 MPa or less is a value of a level at which separation between the
[0065]
FIG. 6 is a diagram showing the relationship between the product α2 · E2 and the thickness d of the
[0066]
And the area | region where the stress added to the die-
[0067]
[Expression 4]
d ≧ 4 × 10-18× (α2 ・ E2)4.3587
In addition, when the inequality sign “≧” in the equation 4 becomes the equal sign “=”, the curve L is obtained. At this time, d is multiplied by α2 · E2 to the power of 4.3587 and further multiplied by 10 −18. It will be something that has been multiplied.
[0068]
Here, since the thickness d of the die-
[0069]
And, if the height t of the
[0070]
For example, in the case of a conductive adhesive, a different resin (silicone resin, etc.) is added to the conventional epoxy resin, or the epoxy resin is replaced with a different resin. Or by adjusting the amount of filler.
[0071]
As described above, according to the present embodiment, in the semiconductor device S1 including the
[0072]
Thereby, since the thickness of the die-
[0073]
As described above in the “Problems” column, according to the study by the present inventors, for example, the
[0074]
Therefore, the effect of the present embodiment described above is particularly effective for a semiconductor device in which these
[0075]
Here, the modification of this embodiment is shown in FIG. FIG. 7 shows the semiconductor device S1 shown in FIG. 1 in which the
[0076]
Also in this case, in the arrangement region of the
[0077]
(Second Embodiment)
FIG. 8 is a schematic cross-sectional view of a semiconductor device S2 according to the second embodiment of the present invention. The semiconductor device S2 of this embodiment is different from the first embodiment in that a plurality of
[0078]
A method of mounting the
[0079]
Here, as shown in FIG. 9, in this embodiment, when the
[0080]
That is, the distance between the
[0081]
In the case of the present embodiment, the
[0082]
In addition, the formation of the
[0083]
(Third embodiment)
FIG. 10 is a schematic cross-sectional view showing the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
[0084]
This manufacturing method arrange | positions the die-
[0085]
As shown in FIG. 10, the die mount tool D <b> 1 holds the
[0086]
Further, the tool D1 is formed with a
[0087]
Accordingly, when the
[0088]
As described above, according to the manufacturing method of the present embodiment, the distance between the
[0089]
Therefore, according to the present embodiment, the thickness of the
[0090]
Also in this embodiment, after mounting the
[0091]
Also in the manufacturing method of the present embodiment, a substrate having a planar size of 10 mm × 10 mm or more is used as a base material such as a heat sink or a chip mounting portion of a lead frame, or a planar surface is used as the
[0092]
In addition, the semiconductor device manufactured by the manufacturing method of the present embodiment can be mounted on a substrate to be mounted using solder having a reflow temperature of 240 ° C. or higher, as in the above embodiment.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a method for forming a protrusion of a heat sink.
FIG. 3 is a diagram showing a general relationship between a temperature and an expansion amount ΔL in a substance having a glass transition temperature.
FIG. 4 is a diagram showing a semiconductor chip mounting method in the first embodiment.
FIG. 5 is a diagram showing the relationship between the thickness of the die bond material and the stress applied to the die bond material when the product α2 · E2 in the die bond material is changed.
FIG. 6 is a diagram showing a relationship between a product α2 · E2 and a thickness d of the die bond material when a stress applied to the die bond material is 10 MPa.
FIG. 7 is a schematic cross-sectional view of a semiconductor device as a modification of the first embodiment.
FIG. 8 is a schematic cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
FIG. 9 is a diagram showing a method for mounting a semiconductor chip in the second embodiment.
FIG. 10 is a schematic cross-sectional view showing a method for manufacturing a semiconductor device according to a third embodiment of the invention.
FIG. 11 is a schematic cross-sectional view of a conventional general semiconductor device.
[Explanation of symbols]
10 ... heat sink, 11, 13, 32, 42 ... projection,
20 ... die bond material, 30 ... semiconductor chip,
41 ... chip mounting part of lead frame, 60 ... resin,
D1 ... Die mount tool.
Claims (4)
この基材の一面上にダイボンド材(20)を介して接着された半導体チップ(30)とを備える半導体装置において、
前記基材の一面における前記半導体チップの配置領域には、当該一面上に突出し前記ダイボンド材の厚さを規定する複数個の突起部(11、42)が形成されており、
前記突起部の高さをt(単位:μm)、前記ダイボンド材のガラス転移温度以上における熱膨張係数をα2(単位:℃ -1 )、前記ダイボンド材のガラス転移温度以上におけるヤング率をE2(単位:Pa)としたとき、次の数式1
In a semiconductor device comprising a semiconductor chip (30) bonded via a die-bonding material (20) on one surface of the base material,
A plurality of protrusions (11, 42) that protrude on the one surface and define the thickness of the die bond material are formed in the semiconductor chip arrangement region on the one surface of the base material ,
The height of the protrusion is t (unit: μm), the thermal expansion coefficient is α2 (unit: ° C. −1 ) at the glass transition temperature or higher of the die bond material, and the Young's modulus at the glass transition temperature of the die bond material is E2 ( When the unit is Pa), the following formula 1
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002259838A JP3894077B2 (en) | 2002-09-05 | 2002-09-05 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002259838A JP3894077B2 (en) | 2002-09-05 | 2002-09-05 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004103642A JP2004103642A (en) | 2004-04-02 |
JP3894077B2 true JP3894077B2 (en) | 2007-03-14 |
Family
ID=32260723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002259838A Expired - Fee Related JP3894077B2 (en) | 2002-09-05 | 2002-09-05 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3894077B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1323471C (en) * | 2004-05-20 | 2007-06-27 | 中国科学院半导体研究所 | Heat sink having inclined waveguide structure for semiconductor optical amplifier packaging |
JP5051021B2 (en) * | 2008-06-23 | 2012-10-17 | 株式会社デンソー | Electronic component manufacturing apparatus and manufacturing method |
JP5131148B2 (en) * | 2008-10-24 | 2013-01-30 | 株式会社デンソー | Semiconductor device |
WO2015079808A1 (en) * | 2013-11-29 | 2015-06-04 | シャープ株式会社 | Semiconductor device |
-
2002
- 2002-09-05 JP JP2002259838A patent/JP3894077B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004103642A (en) | 2004-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7164210B2 (en) | Semiconductor package with heat sink and method for fabricating same | |
US8836101B2 (en) | Multi-chip semiconductor packages and assembly thereof | |
JP3285815B2 (en) | Lead frame, resin-encapsulated semiconductor device and method of manufacturing the same | |
CN1091301C (en) | Semiconductor device | |
US20100164078A1 (en) | Package assembly for semiconductor devices | |
CN101118895A (en) | Semiconductor element with embedded heat sink | |
JP2008227131A (en) | Semiconductor device and its manufacturing method | |
JP2004048024A (en) | Semiconductor integrated circuit device and its manufacturing method | |
JP2007250887A (en) | Laminated type semiconductor device | |
US20180122728A1 (en) | Semiconductor packages and methods for forming same | |
KR20120031132A (en) | High bond line thickness for semiconductor devices | |
TW571406B (en) | High performance thermally enhanced package and method of fabricating the same | |
TWI332694B (en) | Chip package structure and process for fabricating the same | |
JP3894077B2 (en) | Semiconductor device | |
JP4515810B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2002093982A (en) | Semiconductor device and manufacturing method therefor | |
EP2608257A1 (en) | Semiconductor device and method for manufacturing same | |
JP2004103641A (en) | Semiconductor device | |
JP3314574B2 (en) | Method for manufacturing semiconductor device | |
JP4207791B2 (en) | Semiconductor device | |
JPH0451582A (en) | Hybrid integrated circuit device | |
JP4695672B2 (en) | Semiconductor device | |
KR100499328B1 (en) | Flip Chip Packaging Method using Dam | |
JP5017228B2 (en) | Semiconductor device | |
JP2004247347A (en) | Semiconductor device and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040924 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061026 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061204 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |