JP3893185B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、より特定的には、横型パワーデバイスを含んだ半導体装置に関するものである。
【0002】
【従来の技術】
高耐圧、大電流の電力用素子にその駆動回路や保護回路を一体的に集積形成した電力用IC(Integrated Circuit)は今後の電力用素子の主流になる。このような電力用素子でのゲート駆動には、絶縁ゲート電極(MOS(Metal Oxide Semiconductor )ゲート)を用いた電圧制御型が好ましい。この電圧制御型では、電流駆動型に比べて小電流でのゲート駆動ができるからである。
【0003】
1つの半導体基板上に複数個の半導体素子を集積化した集積回路(IC)の中で、高耐圧素子を含むものをパワーICと呼ぶ。この高耐圧素子として一般的に用いられるMOSゲートを含むもの(パワーMOSFET(Field Effect Transistor )、IGBT(Insulated Gate Bipolar Transistor )など)はRESURF(Reduced Surface Field )技術を用いて実現される。
【0004】
このRESURF技術は1979年にApple などによって名付けられたが、横型高耐圧MOSトランジスタを実現するために使われたオフセットゲートと本質的に同じものである。
【0005】
以下、RESURF構造の高耐圧pchMOSFETを用いたレベルシフト機能を実現するための構造を従来の半導体装置として以下に説明する。
【0006】
図20は、従来の半導体装置の構成を概略的に示す平面図である、図21は、図20のD−D′線に沿う概略断面図である。
【0007】
図20と図21とを参照して、p- シリコン基板101の表面にn- エピタキシャル層103a、103bが、互いにp型分離拡散領域105を挟んで分離して設けられている。このn- エピタキシャル層103a、103bの各々はp- シリコン基板101の表面においてその周囲をp型分離拡散領域105に取囲まれることにより、高耐圧pchMOSFET形成領域と高耐圧島領域とを構成している。
【0008】
高耐圧pchMOSFET形成領域のn- エピタキシャル層103a内には、高耐圧pchMOSFETが形成されている。この高耐圧pchMOSFETは、ソースとなるp型拡散領域111と、ドレインとなるp型拡散領域113と、ゲート絶縁層115と、ゲート電極層117とを有している。ソース領域111とドレイン領域113とは、n- エピタキシャル層103a内の表面に互いに距離を隔てて形成されている。特にドレイン領域113は、比較的低濃度のp- 拡散領域113aと比較的高濃度のp型拡散領域113bとの2層構造よりなっている。ゲート電極層117は、このソース領域111とドレイン領域113とに挟まれる領域上にゲート絶縁層115を介在して形成されている。
【0009】
なお、ソース領域111の真下には、n- エピタキシャル層103aとp- シリコン基板領域101とに挟まれるようにn+ 埋込拡散領域107aが形成されている。
【0010】
高耐圧pchMOSFETは、図20に示すように平面的にトラック形状に形成されている。つまり、基板101の表面においてソース領域111の周囲を所定の距離を隔ててドレイン領域113が取囲むように形成されている。
【0011】
また、平面的にトラック形状に形成されるソース領域111の中央部には、n+ 拡散領域121がソース領域111と接するように形成されている。
【0012】
高耐圧島領域のn- エピタキシャル層103bには、高耐圧pchMOSFET110の動作を制御するための回路(図示せず)が形成されている。またn- エピタキシャル層103bとp- シリコン基板領域101とに挟まれるようにn+ 埋込拡散領域107bが形成されている。
【0013】
またn- エピタキシャル層103aとp型拡散領域105とが接する領域上およびn- エピタキシャル層103bとp型拡散領域105とが接する領域上には、フィールドプレートとなる導電層141が形成されている。
【0014】
ゲート電極層117、フィールドプレート141などを覆うようにp型シリコン基板101の表面上には絶縁層123が形成されている。この絶縁層123には、ソース領域111とn+ 拡散領域121との表面に達するコンタクトホール123aと、ゲート電極層117の一部表面に達するコンタクトホール123gと、p型拡散領域113bの一部表面に達するコンタクトホール123bと、p型分離領域105の一部表面に達するコンタクトホール123cとが形成されている。
【0015】
コンタクトホール123aを通じてソース領域111とn+ 拡散領域121とに電気的に接続するようにソース電極125aが形成されている。またコンタクトホール123gを通じてゲート電極層117と電気的に接続するようにアルミニウム配線層143が形成されている。このソース電極125aとアルミニウム配線層143とは、高耐圧島領域に形成された素子に電気的に接続されている。
【0016】
またコンタクトホール123bを通じてp型拡散領域113bと電気的に接続されるドレイン電極125bとコンタクトホール123cを通じてp型分離拡散領域105と電気的に接続されるアルミニウム配線層125cとは、抵抗127を介在して相互に電気的に接続されている。
【0017】
ここで高耐圧島領域内部の制御回路により、アルミニウム配線層143をソース電極125aに対して−バイアスすると、高耐圧pchMOSFETがオン状態となる。これにより、抵抗127に電流が流れて電圧信号が発生する。このような方法でレベルシフトダウン機能が実現される。
【0018】
上述した従来の半導体装置では、図21に示すn- エピタキシャル層103a、103bには、通常、高い電圧が印加される。これにより、高耐圧pchMOSFET形成領域では、n- エピタキシャル層103aとp型分離拡散領域105とのpn接合、p- シリコン基板領域101とn- エピタキシャル層103aとのpn接合などから空乏領域150(点線で囲む領域)が広がる。この空乏領域150は、p型拡散領域113bとソース領域111とn+ 拡散領域121とn- エピタキシャル層103aの一部とn+ 埋込拡散領域107aの一部とを除く高耐圧pchMOSFET形成領域の大部分に広がっている。このように高耐圧pchMOSFET10Aの大部分が空乏領域150内に取り込まれることにより、この高耐圧pchMOSFET10Aは高い耐圧を得ることができる。
【0019】
また高耐圧島領域においても、n- エピタキシャル層103bとp型分離拡散領域105とのpn接合、n- エピタキシャル層103bとp- シリコン基板領域101とのpn接合などから空乏領域150(点線で囲む領域)が広がっている。この空乏領域150は高耐圧島領域の周囲を取囲むように形成される。通常、高耐圧島領域においては、この空乏領域150の広がる領域には回路を構成する素子(たとえばMOSトランジスタなど)は形成されない。これらの素子が空乏領域150内に取込まれた場合、正確な動作が困難となるからである。
【0020】
【発明が解決しようとする課題】
図20と図21とに示す従来の半導体装置では、ソース電極125aとアルミニウム配線層143との電位が高耐圧島領域内の駆動回路によって制御される。このため、ソース電極125aとアルミニウム配線層143は、高耐圧pchMOSFET形成領域から高耐圧島領域へと引出されており、p型分離拡散領域105上を横切ることになる。
【0021】
通常、n- エピタキシャル層103aの周囲を取囲むp型分離拡散領域105は一番低い電位(たとえば基板電位)に設定される。これにより、n- エピタキシャル層103aとp型分離拡散領域105とは常に逆バイアスされ、このpn接合部には高抵抗の空乏領域が存在することになり、この空乏領域により耐圧が確保されている。
【0022】
ところが、上述したように高電位のアルミニウム配線層143とソース電極125aとが、このp型分離拡散領域105上を横切ると、p型分離拡散領域105とn- エピタキシャル層103aとのpn接合部における空乏層の延びが阻害され、耐圧が低下してしまう。
【0023】
この耐圧の低下を防止するために、絶縁層123の膜厚を厚くする方法や、n- エピタキシャル層103aとp型分離拡散領域105とのpn接合部上に図21に示すようにフィールドプレート141を形成して電界をシールドする方法や、さらにはフィールドプレートをフローティングで多重に形成して容量結合で表面電界を安定化させる方法がとられていた。
【0024】
しかし、高耐圧化されるにつれて、フィールドプレート141とアルミニウム配線層143(もしくはソース電極125a)との間の絶縁層123自体に高い絶縁強度が要求されるようになってきた。高い絶縁強度を確保するためには、絶縁層123の膜厚をかなり厚くする必要が生じ、この絶縁層123の成膜時間が長時間となってしまう。結果としてスループットが低下し、プロセスコストがかなり上昇してしまうという問題点があった。
【0025】
また、高耐圧pchMOSFETは高耐圧島領域と分離して形成されている。このため、当然、チップ面積が増大するという問題点もあった。
【0026】
それゆえ、本発明の目的は、スループットが良好で、かつチップ面積の小さい半導体装置を提供することである。
【0027】
【課題を解決するための手段】
本発明の半導体装置は、第2導電型の半導体基板と、第1導電型の第1不純物領域と、制御用素子と、高耐圧素子と、抵抗とを備えている。
【0028】
第1不純物領域は半導体基板に形成されている。制御用素子は第1不純物領域に形成されている。高耐圧素子は制御用素子と半導体基板の第2導電型の領域との間に挟まれるように第1不純物領域に形成され、かつ150V以上の耐圧を有している。高耐圧素子は、第1電極と、第1電極よりも第1不純物領域の端部側に配置された第2電極とを有している。制御用素子は高耐圧素子を制御する回路を構成している。抵抗は、レベルシフトダウン機能を実現するためのものであり、高耐圧素子の第2電極と半導体基板の第2導電型の領域との間を電気的に接続するように形成されている。
【0029】
上記局面において好ましくは、高耐圧素子は、半導体基板の表面に互いに距離を隔てて配置された第2導電型の1対の第2不純物領域と、1対の第2不純物領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有する高耐圧絶縁ゲート電界効果トランジスタ部を含んでいる。1対の第2不純物領域の一方がゲート電極層から第1不純物領域の端部に向かって形成されている。
【0030】
上記局面において好ましくは、1対の第2不純物領域の一方は、第2電極に接して形成された高不純物濃度領域と、高不純物濃度領域に接し、かつゲート電極層から高不純物濃度領域にかけて形成された低不純物濃度領域とを有している。低不純物濃度領域のゲート電極層側の端部から高不純物濃度領域側の端部までの半導体基板の表面に沿う長さは50μm以上である。
【0032】
上記局面において好ましくは、第1不純物領域は、第1領域と、第1領域よりも不純物濃度が高くかつ半導体基板の表面において第1領域と隣接するように配置された第2領域とを有している。1対の第2不純物領域の一方は第1領域内に形成されており、制御用素子は第2領域内に形成されている。
【0033】
上記局面において好ましくは、第1不純物領域は、第1領域と、第1領域よりも不純物濃度が高くかつ第1領域の下面に接して配置された第2領域とを有している。1対の第2不純物領域の一方および他方と制御用素子を構成する不純物領域とは第1領域内に形成されている。第2領域は、1対の第2不純物領域の一方の真下領域には配置されておらず、制御用素子を構成する不純物領域の真下領域には配置されている。
【0034】
上記局面において好ましくは、1対の第2不純物領域の一方は、高不純物濃度領域と、その高不純物濃度領域に接し、かつゲート電極層から高不純物濃度領域にかけて形成された低不純物濃度領域とを有している。低不純物濃度領域のゲート電極層側の端部から高不純物濃度領域側の端部までの半導体基板の表面に沿う長さは50μm以上である。高耐圧素子は、高不純物濃度領域内に形成された第1導電型の第3不純物領域をさらに有している。第2電極は第3不純物領域に接して形成されている。
【0036】
上記局面において好ましくは、第1不純物領域内に形成された第2導電型の第3不純物領域と、第3不純物領域内に形成された第1導電型の第4不純物領域と、第4不純物領域と第1不純物領域との間に挟まれた第3不純物領域上に第2のゲート絶縁層を介在して形成された第2のゲート電極層とを有する第2の高耐圧絶縁ゲート電界効果トランジスタがさらに備えられている。この第2のゲート電極層は第2電極と電気的に接続されている。抵抗は、第2電極と第3および第4不純物領域との間を電気的に接続する第1抵抗と、第3および第4不純物領域と半導体基板の第2導電型の領域との間を電気的に接続する第2抵抗とを有している。
【0037】
上記局面において好ましくは、第2の高耐圧絶縁ゲート電界効果トランジスタは、高耐圧絶縁ゲート電界効果トランジスタ部よりも第1不純物領域の端部側に配置されている。
【0038】
上記局面において好ましくは、第2のゲート電極層と第3および第4不純物領域とはダイオードを介在して電気的に接続されている。
【0039】
上記局面において好ましくは、ダイオードのアノード側が第3および第4不純物領域に電気的に接続され、ダイオードのカソード側が第2のゲート電極層に電気的に接続されている。
【0040】
上記局面において好ましくは、ダイオードはツェナーダイオードである。
【0041】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【0042】
実施の形態1
図1と図2とは、本発明の実施の形態1におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図と断面図である。
【0043】
図1と図2とを参照して、p- シリコン基板1の表面には、n- エピタキシャル層3が形成されている。またn- エピタキシャル層3の下面に接するようにn+ 埋込拡散領域7が形成されている。このn- エピタキシャル層3は、基板表面においてp型分離拡散領域5によってその周囲を取囲まれることにより高耐圧島領域を形成している。
【0044】
本実施の形態では、この単一の高耐圧島領域内に、高耐圧pchMOSFET10Aと制御素子とが混在して形成されている。
【0045】
高耐圧pchMOSFET10Aは、p型拡散領域9と、p- 拡散領域13aと、p型拡散領域13bと、ゲート絶縁層15と、ゲート電極層17とを有している。p型拡散領域9がソース領域を構成し、p- 拡散領域13aとp型拡散領域13bとの2層構造がドレイン領域13を構成している。ゲート電極層17は、ソース領域9とドレイン領域13とに挟まれる領域上にゲート絶縁層15を介在して形成されており、たとえば不純物が導入された多結晶シリコンよりなっている。
【0046】
なお、ソース領域9に隣接するようにn+ 拡散領域21がn- エピタキシャル層3の表面に形成されている。
【0047】
制御素子は、高耐圧pchMOSFET10Aを制御する回路を構成する素子であり、たとえばpchMOSFET30が対応する。このpchMOSFET30は、1対のp型拡散領域31、31と、ゲート絶縁層33と、ゲート電極層35とを有している。ソース/ドレイン領域となる1対のp型拡散領域31、31は、互いに距離を隔ててn- エピタキシャル層3の表面に形成されている。ゲート電極層35は、この1対のp型拡散領域31、31に挟まれる領域上にゲート絶縁層33を介在して形成されている。
【0048】
また高耐圧pchMOSFET10Aと制御素子30との間には、n- エピタキシャル層3のn型領域のみが存在している。
【0049】
これらの高耐圧pchMOSFET10Aおよび制御素子30を覆うように絶縁層23が形成されている。この絶縁層23には、ソース領域9とn+ 拡散領域21との一部表面を露出するコンタクトホール23aと、p型拡散領域13bの一部表面を露出するコンタクトホール23bと、p型分離拡散領域5の一部表面を露出するコンタクトホール23cと、1対のp型拡散領域31、31の一部表面を露出するコンタクトホール25d、25dとが形成されている。
【0050】
コンタクトホール23aを通じてp型拡散領域9およびn+ 拡散領域21と電気的に接続するようにソース電極となる配線層25aが形成されている。コンタクトホール23bを通じてp型拡散領域13bと電気的に接続するようにドレイン電極となる配線層25bが形成されている。コンタクトホール23cを通じてp型分離拡散領域5と電気的に接続するように配線層25cが形成されている。コンタクトホール23d、23dの各々を通じてp型拡散領域31、31の各々に電気的に接続するように配線層25d、25dが形成されている。これらの配線層25a、25b、25c、25dはたとえばアルミニウムよりなっている。
【0051】
配線層25bと25cとは、抵抗27を介在して互いに電気的に接続されている。
【0052】
ここで、高耐圧pchMOSFET10Aは、150V以上の耐圧を有している。つまり、高耐圧pchMOSFET10Aのソース領域9とドレイン領域13との間の耐圧が150V以上である。またこの耐圧を確保するため、p- 拡散領域13aのp型拡散領域13b側の端部からゲート電極17側の端部までの距離L(図2)は50μm以上である。
【0053】
n+ 埋込拡散領域7は、少なくとも制御素子の真下領域に存在しており、好ましくは高耐圧pchMOSFET10Aのソース領域9の真下に延びている。
【0054】
高耐圧pchMOSFET10Aは、制御素子30よりもn- エピタキシャル層3の端部側に配置されている。また、高耐圧pchMOSFET10Aのソース領域9は、制御素子側に配置されており、ドレイン領域13はp型分離領域5側に配置されている。
【0055】
本実施の形態の半導体装置の動作について以下に説明する。
まず、制御素子30などにより構成される回路によって、ゲート電極層17の電位がソース電極25aの電位に対して−バイアスされて、高耐圧pchMOSFET10Aがオン状態となる。これにより、抵抗27に電流が流れて、電圧信号が発生する。このような方法でレベルシフトダウン機能が実現される。
【0056】
なお本実施の形態では、n- エピタキシャル層3に高電位が印加されると、図2に示すように空乏領域50(点線で囲む領域)が生じる。この空乏領域50は、n- エピタキシャル層3とp型分離拡散領域5とのpn接合、n- エピタキシャル層3とp- シリコン基板領域1とのpn接合部などから広がり、n- エピタキシャル層3の外周付近に広がる。これにより、高耐圧pchMOSFET10Aのゲート電極17からドレイン領域13側は、p型拡散領域13bの一部を除いて空乏領域50に取込まれる。
【0057】
なお、このように空乏領域50が生じた場合でも、ゲート電極層17に電位を与え、その直下に反転層を形成させることにより、高耐圧pchMOSFET10Aはオン状態となり正確に動作する。
【0058】
本実施の形態の半導体装置では、高耐圧pchMOSFET10Aと制御素子30との間にはn- エピタキシャル層3のn型領域のみが存在することになる。つまり、高耐圧pchMOSFET10Aと制御素子30との間には、基板電位領域であるp型分離拡散領域5は存在しない。このため、高耐圧pchMOSFET10Aと制御素子30とを接続する配線層(高電位となるゲート電極層17およびソース電極25a)が、このp型分離拡散領域5上を通ることはない。よって、この配線層がp型分離拡散領域5上を通ることによって空乏領域の延びを阻害することはない。ゆえに、この配線層と基板との間の絶縁層23の膜厚を厚くする必要はない。したがって、その絶縁層23の成膜時間は従来例より大幅に短縮でき、良好なスループットを得ることが可能となる。
【0059】
図20と図21とに示す従来例では、高耐圧島領域の端部近傍には、空乏領域が広がるため、素子を配置することはできなかった。一方、高耐圧pchMOSFETは、ゲート電極層17からドレイン領域13側を積極的に空乏化させることで、高い耐圧を確保している。このため、この高耐圧pchMOSFETは、高耐圧島領域の端部近傍に配置することが可能である。そこで本実施の形態の半導体装置では、高耐圧pchMOSFET10Aは、高耐圧島領域の端部付近、すなわちp型分離拡散領域5の近傍に配置されている。
【0060】
このように本実施の形態の半導体装置では、高耐圧pchMOSFET10Aと制御素子30とが同一のn- エピタキシャル層3内に形成されているため、高耐圧島領域と別個に高耐圧pchMOSFET形成領域を設ける必要はない。また従来例の高耐圧島領域を拡大することなく高耐圧pchMOSFETをこの高耐圧島領域内に配置することができる。したがって、チップ面積の増大を大幅に抑制できる。
【0061】
また、高耐圧pchMOSFET10Aと制御素子30との間にp型分離拡散領域5を設ける必要がないため、その分、平面占有面積を小さくすることもできる。
【0062】
また、図20と図21とに示す従来例では、高耐圧pchMOSFETはトラック形状を有しているため、ソース領域111とドレイン領域113との対向面積が大きくなっている。このため、図4に示すように高耐圧pchMOSFET110のソース領域Sとドレイン領域Dとから構成されるコンデンサの寄生容量Cが大きくなってしまう。よって、ソース領域S側もしくはドレイン領域D側の電位が変化することにより生ずるこのコンデンサの充放電電流(dV/dt電流)が信号電流に近いレベルで発生し、レベルシフト動作の障害となっていた。
【0063】
これに対して本実施の形態の半導体装置では、図1と図2とに示すように高耐圧pchMOSFET10Aのソース領域9とドレイン領域13とは直線状に対向している。このため、高耐圧pchMOSFET10Aの寄生容量を小さくできる。よって、高耐圧pchMOSFETのソース領域9とドレイン領域13との間に構成されるコンデンサの充放電電流も大幅に低減され、正確な素子の動作を実現することが可能となる。
【0064】
なお、本実施の形態の半導体装置では、高耐圧pchMOSFET10Aと制御素子形成領域との間にp型分離拡散領域5が存在しない。しかし、常に高耐圧pchMOSFETのソース電位を高耐圧島領域の島電位以下(n- エピタキシャル層3の電位以下)の関係になるよう設定することによって、高耐圧pchMOSFET10Aの主電流が高耐圧島領域自体に流れるのを防ぐことができる。つまり、上述のように各電位を設定することによって、高耐圧pchMOSFET10Aと制御素子形成領域30との間にpn分離がなくても、電気的な分離を十分に確保することができる。
【0065】
また、本実施の形態では、n+ 埋込拡散領域7が制御素子30の真下領域に位置している。このため、高耐圧pchMOSFETの動作時に、n+ 埋込拡散領域7とp- シリコン基板1とのpn接合部から空乏領域が制御素子30側へ延びることがn+ 埋込拡散領域7によって防止される。よって、制御素子30のソース/ドレイン領域31近傍まで空乏層が延びることはなく、ゆえに制御素子30がパンチスルーを起こすことなどは防止される。
【0066】
なお、図1と図2とでは、n- エピタキシャル層3の下面に接するようにn+ 埋込拡散領域7が設けられた構成について説明した。しかし、高耐圧島領域を形成するn型領域3は、図3に示すようにn- 領域3aとn型領域3bとの2層構造よりなっていてもよい。この場合、n型領域3bは、高耐圧島領域の中央部であって制御素子30が形成される領域に設けられている。n- 領域3aは、高耐圧島領域においてn型領域3bの周囲を取囲み、かつ高耐圧pchMOSFET10Aのドレイン領域13が形成される領域に配置されている。またn型領域3bは、高耐圧pchMOSFETのソース領域9の直下まで延びていてもよい。
【0067】
図3に示す構成においても、制御素子30が比較的高濃度のn型領域3の領域内に形成されているため、上述と同様、制御素子がパンチスルーすることは防止される。
【0068】
実施の形態2
図5と図6とは、本発明の実施の形態2におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図と断面図である。
【0069】
図5と図6とを参照して、本実施の形態の半導体装置では、実施の形態1の構成にn+ 拡散領域19aが新たに設けられ、高耐圧pchIGBT10Bが構成されている。つまり、高耐圧pchIGBT10Bは、p型拡散領域11と、p- 拡散領域13aと、p型拡散領域13bと、n+ 拡散領域19aと、ゲート絶縁層15と、ゲート電極層17とにより構成されている。
【0070】
このn+ 拡散領域19aは、p型拡散領域13b内の基板表面に形成されている。そして電極25bは、n+ 拡散領域19aの表面にのみ接している。
【0071】
なお、これ以外の構成については、実施の形態1と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0072】
本実施の形態では、図5と図6とに示す構成にすることによって、高耐圧素子はpchIGBTとして動作する。以下、その動作について説明する。
【0073】
まず、制御素子30から構成される回路によって、ゲート電極層17の電位がソース電極25aの電位に対して−バイアスされる。これにより、ゲート電極層17の直下に反転層が形成され、ホール電流がp- 拡散領域13aを通じてp型拡散領域13bに流れ込む。そしてこのホール電流がn+ 拡散領域19aとp型拡散領域13bとからなるpn接合を順バイアスする。これによって、n- エピタキシャル層3とp型拡散領域13bとn+ 拡散領域19aとからなるnpnバイポーラトランジスタがオン状態となる。そして電子電流がn- エピタキシャル層3をn+ 拡散領域21に向かって流れる。
【0074】
このように高耐圧素子をIGBT動作させることによって、実施の形態1に対してオン動作時のオン電流を大きくすることができる。このため、高耐圧素子の素子形成領域を実施の形態1よりさらに小さくすることが可能となる。
【0075】
また図5と図6とに示すn+ 埋込拡散領域7を設ける代わりに、図7に示すような高耐圧島領域を形成するn型領域をn- 領域3aとn型領域3bとの2層構造としてもよい。
【0076】
実施の形態3
図8と図9とは、実施の形態3におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図と断面図である。
【0077】
図8と図9とを参照して、本実施の形態の半導体装置では、実施の形態2における電極25bをp型拡散領域13bとn+ 拡散領域19aとの双方に接続させたものである。
【0078】
なお、これ以外の構成については実施の形態2と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0079】
実施の形態2では、p型拡散領域13bがフローティング状態である。このため、n- エピタキシャル層3とp型拡散領域13bとn+ 拡散領域19bとからなるnpnバイポーラトランジスタの電流増幅率hFEが大きい場合、RESURF効果で高耐圧が得られる前に、このnpnバイポーラトランジスタのBVCEO (ベースオープンでのコレクタ−エミッタ間の電圧)で耐圧が制限される可能性がある。また、実施の形態2では、p型拡散領域11とp型拡散領域13との間の寄生容量により生ずる大きなコンデンサの充放電電流(dV/dt電流)により上述のnpnバイポーラトランジスタがオン状態となる可能性もある。
【0080】
これに対して本実施の形態では、電極23bが、n+ 拡散領域19bとp型拡散領域13bとの双方に接続されているため、上述のような問題点は発生しない。
【0081】
ただし、本実施の形態におけるオン動作は実施の形態2と少し異なる。具体的には、本実施の形態では、ホール電流がn+ 拡散領域19b直下のp型拡散領域13bを流れるときの電圧降下によって上述のnpnバイポーラトランジスタがオン状態となる。したがって、IGBT動作は実施の形態2より弱められる。しかし、この欠点はn+ 拡散領域19bと電極25bとの接続構造をさらに改良するなどの方法で改善することができる。
【0082】
また、図8と図9とに示すn+ 埋込拡散領域7を設ける代わりに、図10に示すような高耐圧島領域を形成するn型領域3をn- 領域3aとn型領域3bとの2層構造としてもよい。
【0083】
実施の形態4
図11は、本発明の実施の形態4におけるレベルシフト構造をなす半導体装置の構成を示す鳥瞰図である。また図12は、図11のA−A′線に沿う概略断面図である。また図11のB−B′線に沿う断面は、図2に示す構成と同様である。
【0084】
図2と図11と図12とを参照して、p+ シリコン基板1の表面には、n- エピタキシャル層3が形成されている。このn- エピタキシャル層3の下面に接するようにn+ 埋込拡散領域7が形成されている。このn+ エピタキシャル層3は、基板表面においてp型分離拡散領域5によってその周囲を取囲まれることにより、高耐圧島領域を構成している。
【0085】
本実施の形態では、この高耐圧島領域内に、高耐圧pchMOSFET10Aと、高耐圧nchMOSFET50Aと、これらのトランジスタを制御する回路を構成する制御素子30とが形成されている。
【0086】
高耐圧nchMOSFET50Aは、高耐圧島領域の端部に沿って高耐圧pchMOSFET10Aと隣合うように配置されている。この高耐圧nchMOSFET50Aは、p型拡散領域51と、n+ 拡散領域53と、ゲート絶縁層55と、ゲート電極層57とを有している。p型拡散領域51は、n- エピタキシャル層3の表面に選択的に形成されている。またn+ 拡散領域53は、p型拡散領域51内の表面に形成されている。ゲート電極層57は、n+ 拡散領域53とn- エピタキシャル層3とに挟まれるp型拡散領域51の領域上にゲート絶縁層55を介在して形成されている。この高耐圧nchMOSFET50Aは、DMOSFETを構成している。
【0087】
なお、n+ 拡散領域53とp型拡散領域51との双方にコンタクトホール23eを通じて電気的に接続するように電極25eが形成されている。
【0088】
この電極25eは、電極25cと抵抗27aを介在して電気的に接続されており、電極25bと抵抗27bを介在して電気的に接続されている。また電極25bは、高耐圧nchMOSFET50Aのゲート電極層57と電気的に接続されている。
【0089】
なお、高耐圧pchMOSFET10Aと制御素子30との構成については、図1と図2とに示した実施の形態1の構成と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0090】
本実施の形態における高耐圧pchMOSFET10Aの動作は上述した実施の形態1と同じであるが、さらに付随した動作が加わる。実施の形態1で述べたように高耐圧pchMOSFET10Aがオン状態となることで、抵抗27bに電圧が発生する。この電圧が高耐圧nchMOSFET50Aのゲート電極層57に印加されると、このゲート電極層57直下のp型拡散領域51に反転層が生じ、高耐圧nchMOSFET50Aがオン状態となる。高耐圧nchMOSFET50Aがオン状態となるため、抵抗27aに電流が流れて電流信号が発生する。このような方法でレベルシフトダウン機能が実現される。
【0091】
本実施の形態の半導体装置では、高耐圧pchMOSFET10Aは、高耐圧nchMOSFET50Aのゲート電極層57を駆動するためだけに使用されるため、小さな平面占有面積内に形成され得る。さらに、高耐圧nchMOSFET50Aは電子の移動度がホールより大きいことから、一般的に高耐圧pchMOSFET10Aの平面占有面積と同一面積に形成された場合、3倍のオン電流を流すことができる。したがって、全体的に実施の形態1より高耐圧素子の平面占有面積を小さくすることができる。
【0092】
また、すべての素子がMOSFET動作であるため、実施の形態2および3のIGBT動作よりスピードを早くすることができる。またバイポーラ動作をしている部分がないため、寄生サイリスタ動作によるラッチアップの危険性も小さい。
【0093】
また図11と図12とに示すn+ 埋込拡散領域7を設ける代わりに、図13に示すような高耐圧島領域を形成するn型領域3をn- 領域3aとn型領域3bとの2層構造としてもよい。
【0094】
実施の形態5
図14は、本発明の実施の形態5におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【0095】
図14を参照して、本実施の形態では、実施の形態4と同様、高耐圧素子として高耐圧pchMOSFET10Aと高耐圧nchMOSFET50Aとが形成されている。そして本実施の形態では、高耐圧nchMOSFET50Aが、高耐圧pchMOSFET10Aよりも、高耐圧島領域の端部側に位置している。また高耐圧pchMOSFET50Aのソース/ドレイン領域と高耐圧pchMOSFET10Aのソース/ドレイン領域9,13とが一直線上に配置されている。
【0096】
なお、nchMOSFET50Aと高耐圧pchMOSFET10Aとの各構成については、実施の形態4で説明した構成と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0097】
また、高耐圧素子の全体の動作についても、実施の形態4と同様である。
本実施の形態では、高耐圧pchMOSFET10Aのソース/ドレイン領域9,13と高耐圧nchMOSFET50Aのソース/ドレイン領域とが同一直線上に配置されるように形成されている。このため、実施の形態4よりさらに高耐圧素子の平面占有面積を小さくすることができる。
【0098】
なお、高耐圧島領域を構成するn型領域3は、図15に示すようにn- 領域3aとn型領域3bとの2層構造よりなっていてもよい。
【0099】
実施の形態6
図11と図12とに示す実施の形態4の構成では、高耐圧pchMOSFETがオン状態になると、抵抗27bと27aとに電流が流れる。そして抵抗27bで発生した電圧が電極25eとゲート電極層57との間に印加され、高耐圧nchMOSFETがオン状態になる。ところが、この抵抗27bで発生する電圧が大きすぎるとゲート絶縁層55が絶縁破壊を生じるおそれがある。本実施の形態はこのような課題を解決するものである。
【0100】
図16は、本発明に実施の形態6におけるレベルシフト構造をなす半導体装置の構成を示す概略断面図である。この図は、図11のA−A′線に沿う断面に対応した断面を示す図である。
【0101】
図16を参照して、本実施の形態では、電極25eとゲート電極層57とが、ダイオード60を介在して電気的に接続されている。このダイオード60は、アノード側を電極25eに、カソード側をゲート電極層57に各々接続されている。
【0102】
このダイオード60はツェナーダイオードであり、ゲート絶縁層55のブレイクダウン電圧以下で降伏するクランプ用ダイオードである。つまり、たとえばゲート絶縁層55の耐圧が10Vである場合には、このツェナーダイオード60は10V未満で降伏し、それによりゲート電極層57側から電極25e側へ電流が流れる。これにより、ゲート電極層57に、ゲート絶縁層55の耐圧以上の電圧が印加されることは回避される。したがって、抵抗27bに発生する電圧が大きい場合でも、ゲート絶縁層55が絶縁破壊を起こすことは防止される。
【0103】
なお、これ以外の構成については、上述した実施の形態4と同様であるため、同一の部材については同一の符号を付し、その説明は省略する。
【0104】
なお、このツェナーダイオード60を設けた構成は、図13〜図15に示す構成にも適用可能であり、この構成を適用することにより、本実施の形態と同様、抵抗27bで発生する電圧が大きくてもゲート絶縁層55の絶縁破壊を防止することができるという効果を得ることができる。図13〜図15に示す構成にこのツェナーダイオードを設けた構成を図17〜図19に示す。なお、図17は図13に対応し、図18は図14に対応し、図19は図15に対応している。
【0105】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることが意図される。
【0106】
【発明の効果】
本発明の半導体装置では、高耐圧素子と制御用素子との間には第1導電型の領域のみが存在する。よって、高耐圧素子と制御用素子とを接続する配線層が第1導電型の領域と第2導電型の領域とのpn接合部上に位置することはない。このため、このpn接合部における空乏層の延びを阻害することはなく、ゆえにこの配線層と基板との間の絶縁層の膜厚を厚くする必要はない。したがって、この絶縁層の成膜時間は従来例よりも大幅に短縮され、良好なスループットを得ることができる。
【0107】
また、高耐圧素子と制御用素子とを同一の不純物領域に形成しているため、平面占有面積を小さくすることができる。したがって、チップ面積の増大を抑制できる。
【0108】
また好ましい局面によれば、高耐圧素子は、半導体基板の表面に互いに距離を隔てて配置された第2導電型の1対の第2不純物領域と、1対の第2不純物領域に挟まれる半導体基板の表面上にゲート絶縁層を介在して形成されたゲート電極層とを有する高耐圧絶縁ゲート電界効果トランジスタ部を含んでいる。この高耐圧絶縁ゲート電界効果トランジスタ部の1対の第2不純物領域間の耐圧が150V以上である。これにより、高耐圧絶縁ゲート電界効果トランジスタ部を含む高耐圧素子において良好なスループットを得ることができる。
【0109】
また好ましい局面によれば、1対の第2不純物領域の一方は、半導体基板の表面に形成された高不純物濃度領域と、高不純物濃度領域とゲート電極層との間の半導体基板の表面に形成され高不純物濃度領域に接する低不純物濃度領域とを有している。低不純物濃度領域のゲート電極層側の端部から高不純物濃度領域側の端部までの半導体基板の表面に沿う長さは50μm以上である。このように低不純物濃度領域の長さが50μm以上であるため、高耐圧絶縁ゲート電界効果トランジスタ部を含む高耐圧素子は150V以上の耐圧を確保することができる。
【0111】
また好ましい局面においては、比較的高濃度の第2領域内に制御用素子が配置されているため、空乏層が制御用素子側へ延びることは防止される。これにより、制御用素子がたとえばMOSトランジスタの場合には、パンチスルーの発生が防止できる。
【0112】
また好ましい局面においては、比較的高濃度の第2領域が制御用素子の真下領域に配置されているため、空乏層が制御用素子の下側から制御用素子側へ延びることは防止される。これにより、制御用素子がたとえばMOSトランジスタの場合には、パンチスルーの発生が防止できる。
【0113】
また好ましい局面によれば、第3不純物領域をさらに備えることによって、高耐圧素子はIGBT動作をすることが可能となる。このため、IGBTがオン時に流れるオン電流は、通常のMOSトランジスタよりも大きくできるため、高耐圧素子の形成領域を更に小さくすることが可能となる。
【0115】
また好ましい局面によれば、第1不純物領域内に形成された第2導電型の第3不純物領域と、第3不純物領域内に形成された第1導電型の第4不純物領域と、第4不純物領域と第1不純物領域との間に挟まれた第3不純物領域上に第2のゲート絶縁層を介在して形成された第2のゲート電極層とを有する第2の高耐圧絶縁ゲート電界効果トランジスタがさらに備えられている。第2のゲート電極層は1対の第2不純物領域の一方と電気的に接続されており、第3および第4不純物領域は第2電極と第1抵抗を介在して電気的に接続されており、第3および第4不純物領域は半導体基板の第2導電型の領域と第2抵抗を介在して電気的に接続されている。これにより、レベルシフトダウン機能を実現することが可能となる。
【0116】
また好ましい局面によれば、第2の高耐圧絶縁ゲート電界効果トランジスタは、高耐圧絶縁ゲート電界効果トランジスタ部よりも第1不純物領域の端部側に配置されている。これにより、高耐圧素子の平面占有面積をさらに小さくすることができる。
【0117】
また好ましい局面によれば、第2のゲート電極層と第3および第4不純物領域とはダイオードを介在して電気的に接続されている。このダイオードが第2のゲート絶縁層のブレイクダウン電圧以下で降伏するようにすることで、第1抵抗で発生する電圧が大きくても第2のゲート絶縁層が絶縁破壊を起こすことが防止される。
【0118】
また好ましい局面によれば、ダイオードのアノード側が第3および第4不純物領域に電気的に接続され、ダイオードのカソード側が第2のゲート電極層に電気的に接続されている。これにより、ダイオードをツェナーダイオードとして動作させることができる。
【0119】
また好ましい局面によれば、ダイオードはツェナーダイオードである。このようにダイオードをツェナーダイオードとして動作させることで第2のゲート絶縁層のブレイクダウン電圧以下でこのダイオードを降伏させることが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図である。
【図2】 本発明の実施の形態1におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図3】 本発明の実施の形態1におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図4】 高耐圧pchMOSFETにおいて寄生容量が生ずることを説明するための回路図である。
【図5】 本発明の実施の形態2におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図である。
【図6】 本発明の実施の形態2におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図7】 本発明の実施の形態2におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図8】 本発明の実施の形態3におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図である。
【図9】 本発明の実施の形態3におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図10】 本発明の実施の形態3におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図11】 本発明の実施の形態4におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図である。
【図12】 本発明の実施の形態4におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図13】 本発明の実施の形態4におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図14】 本発明の実施の形態5におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図15】 本発明の実施の形態5におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図16】 本発明の実施の形態6におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図17】 図13に示す構成にダイオードを設けた場合の構成を示す概略断面図である。
【図18】 図14に示す構成にダイオードを設けた場合の構成を示す概略断面図である。
【図19】 図15に示す構成にダイオードを設けた場合の構成を示す概略断面図である。
【図20】 従来の半導体装置の構成を概略的に示す平面図である。
【図21】 図20のD−D′線に沿う概略断面図である。
【符号の説明】
1 p- シリコン基板、3 n- エピタキシャル層、5 p型分離拡散領域、7 n+ 埋込拡散領域、11 p型拡散領域、13a p- 拡散領域、13b
p型拡散領域、15 ゲート絶縁層、17 ゲート電極、19a n+ 拡散領域、51 p型拡散領域、53 n+ 拡散領域、55 ゲート絶縁層、57 ゲート電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a lateral power device.
[0002]
[Prior art]
A power IC (Integrated Circuit) in which a drive circuit and a protection circuit are integrally formed on a high-voltage, high-current power device will be a mainstream power device in the future. A voltage control type using an insulated gate electrode (MOS (Metal Oxide Semiconductor) gate) is preferable for gate driving in such a power element. This is because the voltage control type can drive the gate with a smaller current than the current drive type.
[0003]
Among integrated circuits (ICs) in which a plurality of semiconductor elements are integrated on one semiconductor substrate, a circuit including a high withstand voltage element is called a power IC. A device including a MOS gate (power MOSFET (Field Effect Transistor), IGBT (Insulated Gate Bipolar Transistor), etc.) generally used as the high breakdown voltage device is realized by using RESURF (Reduced Surface Field) technology.
[0004]
This RESURF technology was named by Apple et al. In 1979 and is essentially the same as the offset gate used to realize a lateral high voltage MOS transistor.
[0005]
Hereinafter, a structure for realizing a level shift function using a high-voltage pchMOSFET having a RESURF structure will be described as a conventional semiconductor device.
[0006]
20 is a plan view schematically showing a configuration of a conventional semiconductor device, and FIG. 21 is a schematic cross-sectional view taken along the line DD ′ of FIG.
[0007]
Referring to FIGS. 20 and 21, p-N on the surface of the
[0008]
N of high breakdown voltage pchMOSFET formation region-A high breakdown voltage pch-MOSFET is formed in the
[0009]
Note that n directly below the
[0010]
The high breakdown voltage pchMOSFET is formed in a track shape in plan as shown in FIG. That is, the
[0011]
In addition, in the central portion of the
[0012]
N of high voltage island region-In the
[0013]
N-On the region where
[0014]
An
[0015]
[0016]
The
[0017]
Here, when the
[0018]
In the conventional semiconductor device described above, n shown in FIG.-A high voltage is normally applied to the
[0019]
In the high voltage island region, n-Pn junction between
[0020]
[Problems to be solved by the invention]
In the conventional semiconductor device shown in FIGS. 20 and 21, the potential of the
[0021]
Usually n-The p-type
[0022]
However, as described above, when the high-potential
[0023]
In order to prevent this decrease in breakdown voltage, a method of increasing the thickness of the insulating
[0024]
However, as the withstand voltage is increased, higher insulation strength is required for the insulating
[0025]
The high breakdown voltage pchMOSFET is formed separately from the high breakdown voltage island region. For this reason, of course, there is also a problem that the chip area increases.
[0026]
Therefore, an object of the present invention is to provide a semiconductor device having a good throughput and a small chip area.
[0027]
[Means for Solving the Problems]
The semiconductor device of the present invention isSecond conductivity typeA semiconductor substrate, a first impurity region of a first conductivity type,A control element;High voltage element,resistanceAnd.
[0028]
First1 impurity region is a semiconductor substrateOn the boardIs formed.The control element is formed in the first impurity region.High voltage elementThe first impurity region so as to be sandwiched between the control element and the second conductivity type region of the semiconductor substrateAnd has a breakdown voltage of 150V or more.The high-breakdown-voltage element has a first electrode and a second electrode disposed closer to the end portion of the first impurity region than the first electrode.Control elementIs highA circuit for controlling the withstand voltage element is configured.The resistor is for realizing a level shift down function, and is formed so as to electrically connect the second electrode of the high breakdown voltage element and the second conductivity type region of the semiconductor substrate.
[0029]
Preferably in the above aspect, the high withstand voltage element isSemiconductor substrateA pair of second conductivity types disposed on the surface at a distance from each other;2An impurity region and a pair of first2Sandwiched between impurity regionsregionA high breakdown voltage insulated gate field effect transistor portion having a gate electrode layer formed thereon with a gate insulating layer interposed therebetween is included.One of the pair of second impurity regions is formed from the gate electrode layer toward the end of the first impurity region.
[0030]
Preferably in the above aspect, a pair of first2One of the impurity regions isIn contact with the second electrodeFormed high impurity concentration region,Formed in contact with the high impurity concentration region and from the gate electrode layer to the high impurity concentration regionAnd a low impurity concentration region. From the edge on the gate electrode layer side of the low impurity concentration region to the edge on the high impurity concentration region sideSemiconductor substrateThe length along the surface is 50 μm or more.
[0032]
Preferably, in the above aspect, the first impurity region has a higher impurity concentration than the first region and the first region, andSemiconductor substrateAnd a second region disposed adjacent to the first region on the surface. 1st pair2One of the impurity regions is formed in the first region, and the control element is formed in the second region.
[0033]
Preferably, in the above aspect, the first impurity region has a first region and a second region having an impurity concentration higher than that of the first region and disposed in contact with the lower surface of the first region. 1st pair2One and the other of the impurity regions and the impurity region constituting the control element are formed in the first region. The second region is a pair of first2It is not disposed in the region directly below one of the impurity regions, but is disposed in a region directly below the impurity region constituting the control element.
[0034]
Preferably in the above aspect,One of the pair of second impurity regions has a high impurity concentration region and a low impurity concentration region formed in contact with the high impurity concentration region and extending from the gate electrode layer to the high impurity concentration region. The length along the surface of the semiconductor substrate from the end on the gate electrode layer side of the low impurity concentration region to the end on the high impurity concentration region side is 50 μm or more.High breakdown voltage element is high impurity concentration regionWithinThe first conductivity type formed3Impurity region furtherPossessing.The second electrode is formed in contact with the third impurity region.
[0036]
In the above aspect, preferably, the first impurity regionWithinThe second conductivity type formed3Impurity region and3Impurity regionWithinThe first conductivity type formed4Impurity region and4The first sandwiched between the impurity region and the first impurity region3There is further provided a second high voltage insulated gate field effect transistor having a second gate electrode layer formed on the impurity region with a second gate insulating layer interposed. This second gate electrode layer isSecond electrodeAnd are electrically connected.The resistor is electrically connected between the first resistor electrically connecting the second electrode and the third and fourth impurity regions, and between the third and fourth impurity regions and the second conductivity type region of the semiconductor substrate. And a second resistor connected to each other.
[0037]
Preferably, in the above aspect, the second high withstand voltage insulated gate field effect transistor is disposed closer to the end of the first impurity region than the high withstand voltage insulated gate field effect transistor portion.
[0038]
In the above aspect, preferably, the second gate electrode layer and the second gate electrode layer3And second4The impurity region is electrically connected via a diode.
[0039]
In the above aspect, the anode side of the diode is preferably the first side.3And second4It is electrically connected to the impurity region, and the cathode side of the diode is electrically connected to the second gate electrode layer.
[0040]
In the above aspect, the diode is preferably a Zener diode.
[0041]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0042]
1 and 2 are a bird's-eye view and a cross-sectional view schematically showing a configuration of a semiconductor device having a level shift structure according to the first embodiment of the present invention.
[0043]
Referring to FIGS. 1 and 2, p-The surface of the
[0044]
In the present embodiment, the high
[0045]
The high
[0046]
Note that n is adjacent to the source region 9.+The
[0047]
The control element is an element constituting a circuit for controlling the high
[0048]
In addition, there is n between the high
[0049]
An insulating
[0050]
P-
[0051]
The wiring layers 25b and 25c are electrically connected to each other via a
[0052]
Here, the high
[0053]
n+The buried
[0054]
The high withstand
[0055]
The operation of the semiconductor device of this embodiment will be described below.
First, the potential of the
[0056]
In this embodiment, n-When a high potential is applied to the
[0057]
Even when the
[0058]
In the semiconductor device of the present embodiment, there is n between the high
[0059]
In the conventional example shown in FIG. 20 and FIG. 21, the depletion region spreads near the end of the high voltage island region, so that the element cannot be arranged. On the other hand, the high breakdown voltage pchMOSFET ensures a high breakdown voltage by actively depleting the
[0060]
Thus, in the semiconductor device of the present embodiment, the high
[0061]
In addition, since it is not necessary to provide the p-type
[0062]
In the conventional example shown in FIGS. 20 and 21, since the high breakdown voltage pchMOSFET has a track shape, the facing area between the
[0063]
On the other hand, in the semiconductor device of the present embodiment, as shown in FIGS. 1 and 2, the
[0064]
In the semiconductor device of the present embodiment, there is no p-type
[0065]
In the present embodiment, n+The buried
[0066]
In FIG. 1 and FIG.-N in contact with the lower surface of the
[0067]
Also in the configuration shown in FIG. 3, since the
[0068]
Embodiment 2
5 and 6 are a bird's-eye view and a cross-sectional view schematically showing the configuration of the semiconductor device having the level shift structure according to the second embodiment of the present invention.
[0069]
Referring to FIGS. 5 and 6, in the semiconductor device of the present embodiment, the configuration of the first embodiment is n.+
[0070]
This n+The
[0071]
In addition, since it is the same as that of
[0072]
In the present embodiment, the high breakdown voltage element operates as a pch IGBT by adopting the configuration shown in FIGS. 5 and 6. The operation will be described below.
[0073]
First, the potential of the
[0074]
As described above, the on-current during the on-operation can be increased as compared with the first embodiment by performing the IGBT operation of the high breakdown voltage element. For this reason, the element formation region of the high breakdown voltage element can be made smaller than that in the first embodiment.
[0075]
In addition, n shown in FIGS.+Instead of providing the buried
[0076]
8 and 9 are a bird's-eye view and a cross-sectional view schematically showing the configuration of the semiconductor device having the level shift structure in the third embodiment.
[0077]
Referring to FIGS. 8 and 9, in the semiconductor device of the present embodiment,
[0078]
In addition, since it is the same as that of Embodiment 2 about another structure, the same code | symbol is attached | subjected about the same member and the description is abbreviate | omitted.
[0079]
In the second embodiment, p-
[0080]
On the other hand, in the present embodiment, the
[0081]
However, the on operation in the present embodiment is slightly different from that in the second embodiment. Specifically, in this embodiment, the hole current is n.+The npn bipolar transistor described above is turned on by a voltage drop when flowing through the p-
[0082]
Further, n shown in FIG. 8 and FIG.+Instead of providing the buried
[0083]
Embodiment 4
FIG. 11 is a bird's-eye view showing the configuration of the semiconductor device having the level shift structure according to the fourth embodiment of the present invention. 12 is a schematic cross-sectional view taken along the line AA ′ of FIG. A cross section taken along the line BB ′ of FIG. 11 is the same as the configuration shown in FIG.
[0084]
Referring to FIG. 2, FIG. 11, and FIG.+The surface of the
[0085]
In the present embodiment, a high
[0086]
The high
[0087]
N+Electrode 25e is formed so as to be electrically connected to both
[0088]
The
[0089]
The configuration of the high
[0090]
The operation of the high
[0091]
In the semiconductor device of the present embodiment, the high
[0092]
In addition, since all the elements are in the MOSFET operation, the speed can be made faster than the IGBT operations in the second and third embodiments. In addition, since there is no portion performing a bipolar operation, the risk of latch-up due to parasitic thyristor operation is small.
[0093]
Also, n shown in FIGS. 11 and 12+Instead of providing the buried
[0094]
FIG. 14 is a cross sectional view schematically showing a configuration of a semiconductor device having a level shift structure in the fifth embodiment of the present invention.
[0095]
Referring to FIG. 14, in the present embodiment, high
[0096]
In addition, since each structure of
[0097]
The overall operation of the high voltage element is also the same as in the fourth embodiment.
In the present embodiment, the source /
[0098]
Note that the n-
[0099]
Embodiment 6
In the configuration of the fourth embodiment shown in FIGS. 11 and 12, when the high breakdown voltage pch-MOSFET is turned on, a current flows through the
[0100]
FIG. 16 is a schematic cross-sectional view showing the configuration of the semiconductor device having the level shift structure according to the sixth embodiment of the present invention. This figure is a view showing a cross section corresponding to the cross section taken along the line AA 'of FIG.
[0101]
Referring to FIG. 16, in the present embodiment,
[0102]
This
[0103]
In addition, since it is the same as that of Embodiment 4 mentioned above about the structure other than this, the same code | symbol is attached | subjected about the same member and the description is abbreviate | omitted.
[0104]
The configuration provided with the
[0105]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0106]
【The invention's effect】
In the semiconductor device of the present invention, only the first conductivity type region exists between the high voltage element and the control element. Therefore, the wiring layer connecting the high breakdown voltage element and the control element is not positioned on the pn junction between the first conductivity type region and the second conductivity type region. Therefore, the extension of the depletion layer at the pn junction is not hindered, and therefore it is not necessary to increase the thickness of the insulating layer between the wiring layer and the substrate. Therefore, the film formation time of this insulating layer is significantly shortened compared to the conventional example, and a good throughput can be obtained.
[0107]
Further, since the high breakdown voltage element and the control element are formed in the same impurity region, the plane occupation area can be reduced. Therefore, an increase in chip area can be suppressed.
[0108]
According to a preferred aspect, the high breakdown voltage element isSemiconductor substrateA pair of second conductivity types disposed on the surface at a distance from each other;2An impurity region and a pair of first2Sandwiched between impurity regionsSemiconductor substrateA high-voltage insulated gate field effect transistor section having a gate electrode layer formed on the surface with a gate insulating layer interposed therebetween. A pair of first of the high voltage insulated gate field effect transistor section.2The breakdown voltage between the impurity regions is 150 V or more. Thereby, a good throughput can be obtained in a high breakdown voltage element including a high breakdown voltage insulated gate field effect transistor section.
[0109]
According to a preferred aspect, a pair of first2One of the impurity regions isSemiconductor substrateA high impurity concentration region formed on the surface, and between the high impurity concentration region and the gate electrode layer;Semiconductor substrateA low impurity concentration region formed on the surface and in contact with the high impurity concentration region. From the edge on the gate electrode layer side of the low impurity concentration region to the edge on the high impurity concentration region sideSemiconductor substrateThe length along the surface is 50 μm or more. Thus, since the length of the low impurity concentration region is 50 μm or more, the high breakdown voltage element including the high breakdown voltage insulated gate field effect transistor portion can ensure a breakdown voltage of 150 V or more.
[0111]
In a preferred aspect, since the control element is arranged in the second region having a relatively high concentration, the depletion layer is prevented from extending to the control element side. Thereby, when the control element is, for example, a MOS transistor, punch-through can be prevented.
[0112]
In a preferred aspect, since the second region having a relatively high concentration is arranged in the region directly under the control element, the depletion layer is prevented from extending from the lower side of the control element to the control element side. Thereby, when the control element is, for example, a MOS transistor, punch-through can be prevented.
[0113]
According to a preferred aspect, the first3By further providing the impurity region, the high breakdown voltage element can perform the IGBT operation. For this reason, since the on-current that flows when the IGBT is on can be larger than that of a normal MOS transistor, it is possible to further reduce the formation region of the high breakdown voltage element.
[0115]
According to a preferred aspect, the first impurity regionWithinThe second conductivity type formed3Impurity region and3Impurity regionWithinThe first conductivity type formed4Impurity region and4The first sandwiched between the impurity region and the first impurity region3There is further provided a second high voltage insulated gate field effect transistor having a second gate electrode layer formed on the impurity region with a second gate insulating layer interposed. The second gate electrode layer is a pair of first layers2Electrically connected to one of the impurity regions,3And second4Impurity regionSecond electrodeAnd second1 pieceIs electrically connected via anti-3And second4Impurity regionSecond conductivity type region of semiconductor substrateAnd secondTwoIt is electrically connected through resistance. As a result, a level shift down function can be realized.
[0116]
According to a preferred aspect, the second high withstand voltage insulated gate field effect transistor is arranged closer to the end of the first impurity region than the high withstand voltage insulated gate field effect transistor portion. Thereby, the plane occupation area of the high voltage element can be further reduced.
[0117]
According to a preferred aspect, the second gate electrode layer and the second gate electrode layer3And second4The impurity region is electrically connected via a diode. By making this diode breakdown below the breakdown voltage of the second gate insulating layer, the first1 pieceEven if the voltage generated by the resistance is large, the second gate insulating layer is prevented from causing dielectric breakdown.
[0118]
According to a preferred aspect, the anode side of the diode is3And second4It is electrically connected to the impurity region, and the cathode side of the diode is electrically connected to the second gate electrode layer. Thereby, the diode can be operated as a Zener diode.
[0119]
According to a preferred aspect, the diode is a Zener diode. By operating the diode as a Zener diode in this way, it is possible to breakdown the diode below the breakdown voltage of the second gate insulating layer.
[Brief description of the drawings]
FIG. 1 is a bird's eye view schematically showing a configuration of a semiconductor device having a level shift structure according to a first embodiment of the present invention;
FIG. 2 is a cross sectional view schematically showing a configuration of a semiconductor device having a level shift structure in the first embodiment of the present invention.
FIG. 3 is a schematic cross-sectional view showing a modification of the high withstand voltage island region in the semiconductor device having the level shift structure according to the first embodiment of the present invention.
FIG. 4 is a circuit diagram for explaining the generation of parasitic capacitance in a high voltage pchMOSFET.
FIG. 5 is a bird's-eye view schematically showing a configuration of a semiconductor device having a level shift structure in a second embodiment of the present invention.
FIG. 6 is a cross sectional view schematically showing a configuration of a semiconductor device having a level shift structure in a second embodiment of the present invention.
FIG. 7 is a schematic cross-sectional view showing a modified example of the high withstand voltage island region in the semiconductor device having the level shift structure according to the second embodiment of the present invention.
FIG. 8 is a bird's-eye view schematically showing a configuration of a semiconductor device having a level shift structure in a third embodiment of the present invention.
FIG. 9 is a cross sectional view schematically showing a configuration of a semiconductor device having a level shift structure in a third embodiment of the present invention.
FIG. 10 is a schematic cross-sectional view showing a modification of the high withstand voltage island region in the semiconductor device having the level shift structure in the third embodiment of the present invention.
FIG. 11 is a bird's-eye view schematically showing a configuration of a semiconductor device having a level shift structure in a fourth embodiment of the present invention.
FIG. 12 is a cross sectional view schematically showing a configuration of a semiconductor device having a level shift structure in a fourth embodiment of the present invention.
FIG. 13 is a schematic sectional view showing a modification of the high withstand voltage island region in the semiconductor device having the level shift structure in the fourth embodiment of the present invention.
FIG. 14 is a cross sectional view schematically showing a configuration of a semiconductor device having a level shift structure in a fifth embodiment of the present invention.
FIG. 15 is a schematic sectional view showing a modification of the high withstand voltage island region in the semiconductor device having the level shift structure according to the fifth embodiment of the present invention;
FIG. 16 is a cross sectional view schematically showing a configuration of a semiconductor device having a level shift structure in a sixth embodiment of the present invention.
17 is a schematic cross-sectional view showing a configuration when a diode is provided in the configuration shown in FIG.
18 is a schematic cross-sectional view showing a configuration when a diode is provided in the configuration shown in FIG.
19 is a schematic cross-sectional view showing a configuration when a diode is provided in the configuration shown in FIG.
FIG. 20 is a plan view schematically showing a configuration of a conventional semiconductor device.
FIG. 21 is a schematic cross-sectional view taken along the line DD ′ of FIG.
[Explanation of symbols]
1 p-Silicon substrate, 3 n-Epitaxial layer, 5 p-type isolation diffusion region, 7 n+Buried diffusion region, 11 p-type diffusion region, 13a p-Diffusion region, 13b
p-type diffusion region, 15 gate insulating layer, 17 gate electrode, 19an+Diffusion region, 51 p-type diffusion region, 53 n+Diffusion region, 55 gate insulating layer, 57 gate electrode.
Claims (11)
前記半導体基板に形成された第1導電型の第1不純物領域と、
前記第1不純物領域に形成された制御用素子と、
前記制御用素子と前記半導体基板の第2導電型の領域との間に挟まれるように前記第1不純物領域に形成され、かつ150V以上の耐圧を有する高耐圧素子とを備え、
前記高耐圧素子は、第1電極と、前記第1電極よりも前記第1不純物領域の端部側に配置された第2電極とを有し、
前記制御用素子は前記高耐圧素子を制御する回路を構成し、さらに
前記高耐圧素子の前記第2電極と前記半導体基板の第2導電型の領域との間を電気的に接続するように形成された、レベルシフトダウン機能を実現するための抵抗を備えた、半導体装置。A semiconductor substrate of a second conductivity type,
A first impurity region of a first conductivity type formed in the semiconductor base plate,
A control element formed in the first impurity region;
A high breakdown voltage element formed in the first impurity region so as to be sandwiched between the control element and the second conductivity type region of the semiconductor substrate and having a breakdown voltage of 150 V or more ,
The high withstand voltage element includes a first electrode and a second electrode disposed closer to an end portion of the first impurity region than the first electrode;
The control element constitutes a circuit for controlling the high voltage element, and
A semiconductor having a resistor for realizing a level shift down function, which is formed so as to electrically connect the second electrode of the high breakdown voltage element and the second conductivity type region of the semiconductor substrate. apparatus.
1対の前記第2不純物領域の一方が前記ゲート電極層から前記第1不純物領域の端部に向かって形成されたことを特徴とする、請求項1に記載の半導体装置。Wherein the high breakdown voltage element, a gate insulating the second conductivity type of the pair of second impurity region disposed at a distance from one another on the surface of the semiconductor substrate, the region between the second pair of impurity regions A high-voltage insulated gate field effect transistor portion having a gate electrode layer formed with a layer interposed therebetween,
2. The semiconductor device according to claim 1, wherein one of the pair of second impurity regions is formed from the gate electrode layer toward an end portion of the first impurity region .
前記第2電極に接して形成された高不純物濃度領域と、
前記高不純物濃度領域に接し、かつ前記ゲート電極層から前記高不純物濃度領域にかけて形成された低不純物濃度領域とを有し、
前記低不純物濃度領域の前記ゲート電極層側の端部から前記高不純物濃度領域側の端部までの前記半導体基板の表面に沿う長さは50μm以上である、請求項2に記載の半導体装置。 The one is the second pair of impurity regions,
A high impurity concentration region formed in contact with the second electrode ;
A low impurity concentration region formed in contact with the high impurity concentration region and from the gate electrode layer to the high impurity concentration region ;
3. The semiconductor device according to claim 2, wherein a length along the surface of the semiconductor substrate from an end portion on the gate electrode layer side of the low impurity concentration region to an end portion on the high impurity concentration region side is 50 μm or more.
1対の前記第2不純物領域の前記一方は前記第1領域内に形成されており、前記制御用素子は前記第2領域内に形成されている、請求項2に記載の半導体装置。The first impurity region includes a first region, and a second region having an impurity concentration higher than that of the first region and disposed adjacent to the first region on the surface of the semiconductor substrate ,
A pair of said second impurity region one is formed in the first area, the control element is formed in the second region, the semiconductor device according to claim 2.
1対の前記第2不純物領域の前記一方および他方と前記制御用素子を構成する不純物領域とは前記第1領域内に形成されており、
前記第2領域は、1対の前記第2不純物領域の前記一方の真下領域には配置されておらず、前記制御用素子を構成する前記不純物領域の真下領域には配置されている、請求項2に記載の半導体装置。The first impurity region includes a first region and a second region having an impurity concentration higher than that of the first region and disposed in contact with the lower surface of the first region;
The pair said one and the other impurity region constituting the control element of the second impurity region is formed in the first region,
The second region, the said one region directly below the second pair of impurity regions not disposed, the region directly below the impurity region constituting the control element is disposed, claims 2. The semiconductor device according to 2.
高不純物濃度領域と、
前記高不純物濃度領域に接し、かつ前記ゲート電極層から前記高不純物濃度領域にかけて形成された低不純物濃度領域とを有し、
前記低不純物濃度領域の前記ゲート電極層側の端部から前記高不純物濃度領域側の端部までの前記半導体基板の表面に沿う長さは50μm以上であり、
前記高耐圧素子は、前記高不純物濃度領域内に形成された第1導電型の第3不純物領域をさらに有し、
前記第2電極は前記第3不純物領域に接して形成されていることを特徴とする、請求項2に記載の半導体装置。 The one of the pair of second impurity regions is
A high impurity concentration region;
A low impurity concentration region formed in contact with the high impurity concentration region and from the gate electrode layer to the high impurity concentration region;
The length along the surface of the semiconductor substrate from the end on the gate electrode layer side of the low impurity concentration region to the end on the high impurity concentration region side is 50 μm or more,
Wherein the high breakdown voltage element further includes a third impurity region of the first conductivity type formed in said high impurity concentration region,
The semiconductor device according to claim 2 , wherein the second electrode is formed in contact with the third impurity region .
前記第2のゲート電極層は前記第2電極と電気的に接続されており、
前記抵抗は、前記第2電極と前記第3および第4不純物領域との間を電気的に接続する第1抵抗と、前記第3および第4不純物領域と前記半導体基板の第2導電型の領域との間を電気的に接続する第2抵抗とを有していることを特徴とする、請求項3に記載の半導体装置。A third impurity region of the second conductivity type formed on said first impurity region, a fourth impurity region of the first conductivity type formed in said third impurity region, the said fourth impurity region first said second high breakdown voltage insulated gate field effect transistor having a second gate electrode layer formed by interposing a second gate insulating layer on the third on the impurity region sandwiched between the first impurity region In addition,
The second gate electrode layer is electrically connected to the second electrode ;
The resistor includes a first resistor that electrically connects the second electrode and the third and fourth impurity regions, a region of the second conductivity type of the third and fourth impurity regions, and the semiconductor substrate. 4. The semiconductor device according to claim 3, further comprising: a second resistor that electrically connects the two .
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