JP3890901B2 - 電子部品実装基板及びその製造方法 - Google Patents
電子部品実装基板及びその製造方法 Download PDFInfo
- Publication number
- JP3890901B2 JP3890901B2 JP2001045807A JP2001045807A JP3890901B2 JP 3890901 B2 JP3890901 B2 JP 3890901B2 JP 2001045807 A JP2001045807 A JP 2001045807A JP 2001045807 A JP2001045807 A JP 2001045807A JP 3890901 B2 JP3890901 B2 JP 3890901B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- circuit
- component mounting
- electronic component
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims description 80
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 65
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 59
- 239000000463 material Substances 0.000 claims description 39
- 238000007747 plating Methods 0.000 claims description 38
- 239000010949 copper Substances 0.000 claims description 32
- 229910052759 nickel Inorganic materials 0.000 claims description 32
- 229910052802 copper Inorganic materials 0.000 claims description 29
- 239000010931 gold Substances 0.000 claims description 24
- 229910052737 gold Inorganic materials 0.000 claims description 21
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 19
- 229920005989 resin Polymers 0.000 claims description 17
- 239000011347 resin Substances 0.000 claims description 17
- 229920001187 thermosetting polymer Polymers 0.000 claims description 13
- 238000009713 electroplating Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 description 54
- 239000011889 copper foil Substances 0.000 description 31
- 239000010410 layer Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005553 drilling Methods 0.000 description 5
- 238000005304 joining Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 239000008151 electrolyte solution Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002500 effect on skin Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
- H05K3/4658—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern characterized by laminating a prefabricated metal foil pattern, e.g. by transfer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
- H05K1/113—Via provided in pad; Pad over filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09845—Stepped hole, via, edge, bump or conductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1189—Pressing leads, bumps or a die through an insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
- H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、NEW−TAB(Tape Automated Bonding)技術及びUFPL(Ultra Fine Pattern Lead−flame)技術に関し、携帯端末装置や携帯電話機などに実装される多層配線基板(ビルドアップ基板)に適用して好適な電子部品実装基板及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、情報通信分野ではマルチメディアの発達に伴い通信機能に加えて多種多様な機能を備えた携帯電話機や携帯ゲーム機等が使用される場合が多くなってきた。これらの携帯端末装置等には通信機能や情報検索機能などを実現する多数の電子部品や配線パターンを実装した多層配線基板が使用される場合が多い。
【0003】
この種の多層配線基板には軽量化及び小型化が要求されるが、従来から両面銅箔を有した有機基板が使用されている。有機基板はガラスエポキシプリプレイグと呼ばれるガラス繊維布に半硬化状態のエポキシ樹脂を塗布したものである。
【0004】
この両面銅箔付きの有機基板を使用した多層基板の製造方法によれば、まず、有機基板の両面銅箔にレジストパターニング処理をし、このレジストをマスクにして不要な銅箔をエッチング除去することにより配線パターンを形成する。その後、配線パターンの所定の位置で有機基板を貫く開孔部(コンタクトホール)を形成する。このコンタクトホールに無電解法により銅メッキを施し、このコンタクトホールを通じて表裏の配線パターンを接続する。このような配線基板と、予め同じような製法で作成して置いた他の配線基板とを熱硬化絶縁部材により接着して多層配線基板を得ている。
【0005】
この種の両面銅箔付きの有機基板を使用した多層配線基板はプリプレーグが厚いため、配線基板の多層化に伴って益々仕上がり基板が厚くなる。また、コンタクトホールはドリルで開孔されるが、孔径が大きく面積を取るため高密度の妨げとなったり、孔間の相対位置関係がばらつくという欠点がある。孔開けをレーザー化しても高額の設備投資が必要となる。
【0006】
この問題点を解決するために、ビルドアップ基板製造技術が開発されており、多層配線基板の小型化、軽量化及び低価格化が図られている。この種の基板製造技術には4つある。
【0007】
▲1▼ フォトビアプロセス法
このプロセスでは、まず、表裏に配線パターンを施した内層用のコア部材に対して感光性絶縁樹脂を形成し、その後、この感光性絶縁樹脂上に写真法によりレジストパターニング処理をし、このレジストをマスクにして所定の位置で配線パターンに至る開口部(ビアホール)を形成する。その後、開口部に銅メッキを施すことにより、接続用の電極(スルーホール)を形成する方法である。このプロセスによれば、写真法により一括して開口部を形成できるので、開口部間の相対的位置精度を高くすることができ、また、コンタクトも短かく、比較的小さい開口部を高解像度に形成することができる。
【0008】
▲2▼ 第1のレーザービアプロセス
このプロセスでは、まず、表裏に配線パターンを施した内層用のコア部材に対して熱硬化絶縁樹脂を形成し、これを乾燥硬化(キュア)してレーザー加工法により所定の位置で配線パターンに至る開口部(ブラインドビアホール)を形成する。その後、開口部に銅メッキを施すことにより、接続用の電極(スルーホール)を形成する方法である。このプロセスによれば、ブラインドビアホールはレーザーによって加工されるので、ゴミの影響を受けにくく、クリーンルームでの作業が不要となる。
【0009】
▲3▼ 第2のレーザービアプロセス
このプロセスでは、表裏に配線パターンを施した内層用のコア部材を使用するところまでは第1のレーザービアプロセス法と同様であるが、このコア部材に対して、熱硬化絶縁樹脂付きの銅箔をコア部材の表裏に接着する。その後は、これをキュアしてレーザー加工法により所定の位置で銅箔を貫いて配線パターンに至る開口部(ブラインドビアホール)を形成し、その後、開口部に銅メッキを施すことにより、接続用の電極(スルーホール)を形成する方法である。
【0010】
このプロセスによれば、ブラインドビアホールがレーザーによって加工されるので、第1のレーザービアプロセスの利点と、コア部材の凹凸部が熱硬化絶縁樹脂に吸収されることから、この凹凸部が反映されず配線基板の多層化がし易く、コア部材間の密着力も強いという利点がある。
【0011】
▲4▼ べリードバンブインターコネクションテクノロジープロセス
図6は、従来例に係る多層配線基板10の構成例を示す断面図である。図6に示す多層配線基板10はべリードバンブインターコネクションテクノロジープロセスによって形成され、裏面に配線パターン3A〜3Cや内層に接続用の電極2A〜2Cを有したコア部材1を有している。このコア部材1の電極2A〜2C上の各々にはバンプ電極4A〜4Cがそれぞれ設けられており、更にバンプ電極4A〜4Cを絶縁するようにコア部材1上には熱硬化絶縁樹脂5が設けられる。この熱硬化絶縁樹脂5及びバンプ電極4A〜4C上の各々には回路電極パターン6A〜6Cがそれぞれ設けられる。
【0012】
このバンプ電極4A〜4Cに関しては、回路電極パターン6A〜6Cが形成される前の、図7Aに示すような銅箔2の所定の位置に、銅入り導電ペーストを幾度か重ね印刷(バンプ印刷)して円錐状になされ、その後、円錐状導電ペースト4A’〜4C’をキュアし、図7Bに示すコア部材1と熱硬化絶縁樹脂5と円錐状導電ペースト付きの銅箔2とを重ね合わせ、この熱硬化絶縁樹脂5を貫いてコア部材1の電極2A〜2Cに到達するように加熱加圧されて成るものである。このプロセスによれば、接続用の開孔作業が不要なこと及び孔間の相対的位置精度が高くコンタクトを短くすることができる。
【0013】
【発明が解決しようとする課題】
しかしながら、従来例に係るべリードバンブインターコネクションテクノロジープロセスによれば、バンプ電極4A〜4Cを得るためには、導電ペーストを銅箔2にバンプ印刷して円錐状導電ペースト4A’〜4C’を形成しなければならない。この際に、幾度も導電ペーストを重ね刷りをしなくてはならず、導電ペーストの幅、高さのばらつきが大きくなるおそれがある。従って、バンプ印刷精度の限界によって、小さな径のコンタクトを困難にし、多層配線基板の高密度化の妨げとなるという問題がある。因みに、他の3つのプロセスでは以下のような問題がある。
【0014】
フォトビアプロセス法によれば、写真法によりビアホールを形成するため、露光時にゴミの影響を受けやすく、クリーンルーム等の管理が必要となる。また、コア部材に感光性絶縁樹脂を塗布するため、コア部材の凹凸部が反映してしまい最終パターンを形成しずらい。更に、感光性絶縁樹脂に銅メッキを施すのみなので配線パターンの密着力が弱くなってしまう。
【0015】
第1及び第2のレーザービアプロセス法によれば、レーザーにより順次ブラインドビアホールを開口するため、孔間の相対的位置精度が低下したり、またコンタクトも長くなってしまう。更に、第1のレーザービアプロセス法では熱硬化絶縁樹脂を塗布するため、コア部材の凹凸が反映してしまい最終パターンを形成しずらい。また、感光性絶縁樹脂に銅メッキを施すのみなので配線パターンの密着力が弱くなってしまう。
【0016】
第2のレーザービアプロセス法によれば、レーザーにより銅箔を貫いて配線パターンに至る開口部を形成するため、大きなエネルギービームが必要となり、小さな開口部の孔開け作業が複雑になり、高価なレーザー加工装置が必要となる。
【0017】
また、4つの方式はいずれも銅箔をエッチングして回路電極パターンを形成されるため、配線パターンの仕上がり精度に限界を生じ、当該多層配線基板を高周波回路に適用する場合はインピーダンス整合等の特別な対策を施さなければならないという問題もある。
【0018】
そこで、この発明はこのような従来の課題を解決したものであって、孔開け用の高価なレーザー装置を使用することなく、フォトビア法と同等の小径で位置精度良く回路電極パターンと所定の電極回路基材とを接続できるようにすると共に、その回路電極パターンの平坦性及び密着力を向上できるようにした電子部品実装基板及びその製造方法を提供することを目的とする。
【0019】
【課題を解決するための手段】
上述した課題は、少なくとも、一方の面に電極を有した電極回路基材と、この電極回路基材の電極上に接合された凸状の電極と、この電極を絶縁するように電極回路基材上に設けられた絶縁部材と、この絶縁部材及び凸状の電極上に設けられた回路電極パターンとを備え、この回路電極パターンは、ニッケル、金、ニッケル、銅、ニッケル及び金の順にメッキされて成り、凸状の電極は回路電極パターンの所定の位置に所望の導電部材が先細り、かつ、階段状にメッキされ、その後、絶縁部材を貫いて電極回路基材の電極に到達するように加圧されて成ることを特徴とする電子部品実装基板によって解決される。
【0020】
本発明に係る電子部品実装基板によれば、ニッケル、金、ニッケル、銅、ニッケル及び金の順にメッキされて成る回路電極パターンと所望の導電部材を先細り、かつ、階段状にメッキされて成る凸状の電極とをほぼ一体化でき、一体化された凸状の電極を電極回路基材の電極に接合する構造を採ることができるので、接触抵抗のほとんど無視可能な電極接続構造の電子部品実装基板を提供することができる。
【0021】
また、電極回路基材の電極や回路電極パターンなどの凹凸部を絶縁部材によって吸収できるので、平坦性及び密着力に優れた極薄型かつ高密度化の可能な電子部品実装基板を提供することができる。携帯電話機等の電子部品実装基板に十分応用することができる。
【0022】
本発明に係る電子部品実装基板の製造方法はメッキ及びエッチング可能な導電性の基材の一方の面にニッケル、金、ニッケル、銅、ニッケル及び金の順にメッキして所定の回路電極パターンを形成する工程と、回路電極パターンを形成された回路電極基板上に非メッキ部材を選択的に形成する工程と、非メッキ部材をマスクにして前記回路電極パターン上に所望の導電部材を先細り、かつ、階段状にメッキして接続用の凸状の電極を形成する工程と、非メッキ部材を除去した後に、絶縁性の熱接合部材を回路電極基板と所定の電極回路基材との間に挟むと共に、その回路電極基板の凸状の電極を電極回路基材に到達するように加圧して当該回路電極基板と電極回路基材とを接合する工程と、この回路電極基板と電極回路基材とが接続された多層配線基板から導電性の基材を選択エッチング除去する工程とを含むことを特徴とするものである。
【0023】
本発明に係る電子部品実装基板の製造方法によれば、孔開け用の高価なレーザー装置を使用することなく、フォトビア法と同等の小径で相対的位置精度の高いブラインドコンタクトを行うことができる。しかも、回路電極パターンと凸状の電極とはメッキによって密着力を数段向上できる。
【0024】
また、回路電極基板と電極回路基材とが接続された多層基板から、仮の基板として使用していた導電性の基材をエッチングにより全面除去されるので、平坦性及び密着力に優れた電子部品実装基板を製造することができる。これにより、相対的位置精度の高いブラインドビアホールを有したビルドアツプ基板などの電子部品実装基板の量産に十分対処することができる。
【0025】
【発明の実施の形態】
続いて、この発明に係る電子部品実装基板及びその製造方法の一実施の形態について、図面を参照しながら説明をする。
図1は本発明に係る実施形態としての電子部品実装基板100の構成例を示す断面図である。
この実施形態では、回路電極パターン上に所望の導電部材をメッキして接続用の凸状の電極を形成した後に、絶縁性の熱接合部材を仮の回路電極基板と所定の電極回路基材との間に挟むと共に、この回路電極基板の凸状の電極を電極回路基材に到達するように加圧して当該回路電極パターンと電極回路基材とを接合するようにして、孔開け用の高価なレーザー装置を使用することなく、フォトビア法と同等の小径で位置精度良く回路電極パターンと所定の電極回路基材とを接続できるようにすると共に、その回路電極パターンの平坦性及び密着力を向上できるようにしたものである。
【0026】
図1に示す電子部品実装基板100は携帯電話機や携帯端末装置に適用して好適なビルドアップ型の多層配線基板を構成するものである。電子部品実装基板100は適用機器及び配線基板の多層数にもよるが全体の厚さは数mm程度である。電子部品実装基板100は電極回路基材の一例となる内層用のコア部材11を有している。コア部材11は、少なくとも、一方の面に複数のコンタクト用の電極12A〜12Cを有している。
【0027】
このコア部材11の電極12A上には凸状の電極14Aが接合され、その電極12B上には凸状の電極14Bが接合され、その電極12C上には凸状の電極14Cが各々接合されており、コア部材11上にはこれらの電極12A〜12C及び14A〜14Cを絶縁するように絶縁部材(以下で熱接合部材ともいう)15が設けられている。この絶縁部材15は接着性を有した熱硬化絶縁樹脂から構成されている。コア部材11下には回路電極パターン13A〜13Cが設けられている。
【0028】
この絶縁部材15、凸状の電極14A上には回路電極パターン16Aが設けられ、凸状の電極14B上には回路電極パターン16Bが設けられ、及び、凸状の電極14C上には回路電極パターン16Cが各々設けられている。回路電極パターン16A〜16Cは、メッキ及びエッチング可能な導電性の仮の基材に選択的に形成された非メッキ部材をマスクにしてその基材に導電部材をメッキした後、その基材を選択エッチング除去して形成されたものである(図2〜図4参照)。
【0029】
このように形成すると、回路電極パターン16A〜16Cのサイドエッジを垂直に切り立つように整形することができ、銅箔をエッチングしてパターン形成する場合に比べて表皮効果に優れた配線パターンが得られ、高周波動作に最適となる。
【0030】
この凸状の電極14A〜14Cは各々の回路電極パターン16A〜16Cの所定の位置に所望の導電部材を凸状にメッキし、その後、絶縁部材15を貫いてコア部材11の電極12A〜12Cに到達するように加圧されて形成されたものである。回路電極パターン16A〜16C及び凸状の電極14A〜14Cは電気メッキ法により形成される。例えば、回路電極パターン16A〜16Cは、ニッケル(Ni)、金(Au)、ニッケル、銅(Cu)、ニッケル及び金の順にメッキされて構成され、凸状の電極14A〜14Cは回路電極パターン16A〜16Cに銅を選択的にメッキすることにより形成される。
【0031】
続いて、電子部品実装基板100の製造方法について説明をする。図2〜図5は電子部品実装基板100の形成例(その1〜4)を示す工程図である。この例では凸状の電極14A〜14Cに関して、回路電極パターン16A〜16C上に選択的に先細り、かつ、階段状のレジスト空洞部を形成し、その後、この空洞に一挙に銅メッキをする場合を例に挙げる。
【0032】
これを前提にして、まず、メッキ及びエッチング可能な導電性の基材の一例となる、図2Aに示すような板厚tの銅箔(薄い銅板)20を準備する。銅箔20の板厚tは100〜200μm程度であり、この例ではt=125μmの銅箔を使用する。この銅箔20は電子部品実装基板100を製造する過程で仮の基板となる。
【0033】
その後、図2Bにおいて、銅箔20の一方の面に第1の非メッキ部材の一例となるレジストを写真法によりパターニングする。なお、銅箔20の反対面や側面にもレジストが必要であるが、図が複雑になるので、他の図においても省略する。
【0034】
この銅箔20の全面にレジストを塗布し、回路電極パターンを焼き付けたレチクルをマスクにして露光する。その後、レジストを現像した後に不要なレジスト膜を除去する。これにより、銅箔20の一方の面に所定の回路電極パターンを反転したレジストパターン17を形成することができる。
【0035】
その後、図2Cに示す電気メッキ装置200に銅箔20をセットして、レジストパターン17をマスクにして銅箔20に所望の導電部材をメッキにより成長する。電気メッキ装置200には周知の電解メッキ方法が適用される。電気メッキ装置200はメッキ容器201の中に電解液202、陽極203、その外部に直流電源204及び電流計205を有している。陽極203には所望の導電部材を用いてもよい。
【0036】
メッキ母材となる銅箔20は直流電源204の−端子に接続され、陽極203は電流計205を通じて直流電源204の+端子に接続して使用される。電解液202は導電部材によって取り替えるようになされる。この例で導電部材(メッキ部材)には金、ニッケル及び銅が使用され、レジストパターン17を形成された銅箔20にはNi、Au、Ni、Cu、Ni、Auの順にメッキがなされる。
【0037】
このとき、各々のメッキ部材におけるメッキ電流Iは電流計205を見ながら調整し、各々のメッキ部材の厚みを調整することにより、回路電極パターン16A〜16Cの全体の厚みを制御するようになされる。各々のメッキ部材の厚みはメッキ電流Iを多くし、通電時間を長くするとメッキ量を多くすることができる。銅箔パターンにより配線を形成する場合に比べて厚みのある回路電極パターン16A〜16Cを形成することができる。
【0038】
その後、レジストを除去する。これにより、銅箔20の一方の面にNi/Au/Ni/Cu/Ni/Auを積層した回路電極パターン16A〜16Cを形成することができる。ここで回路電極パターン16A〜16Cがメッキされた銅箔20を以後、回路電極基板20’ともいう。
【0039】
このような回路電極基板20’が出来上がったら、接続用の凸状のバンプ電極14A〜14Cを形成するために、まず、図3Aにおいて、回路電極基板20’の回路電極パターン16A〜16C上に第2の非メッキ部材の一例となる、所定の開口幅を有したシート状のレジスト膜18を選択的に形成する。レジスト膜18にはドライフィルム状のものを使用する。バンプ電極14A〜14Cを円錐状に近づけるために、レジスト膜18で抜かれる1つの開口形状は円形状あるいは楕円形状とするとよい。もちろん、開口形状は矩形状であってもよい。
【0040】
そして、図3Aに示した一層目のレジスト膜18上に図3Bに示す開口幅を順次狭くしたシート状のレジスト膜19を積層するようになされる。このとき前回のレジスト膜18よりもやや小さい窓を有したシート状のレジスト膜19で覆う。このレジスト膜19上に更に図3Cに示すレジスト膜21を積層する。
【0041】
これにより、図3Cに示す回路電極パターン16A上に選択的に先細りかつ階段状(凸状:円錐状)のレジスト空洞部22Aを形成すること、同様にして、回路電極パターン16B上にレジスト空洞部22Bを形成すること、回路電極パターン16C上にレジスト空洞部22Cを形成することができる。このようにすると凸状の空洞部22A〜22Cに一挙に一度に電気メッキを成長できるようになる。
【0042】
その後、図4Aに示す電気メッキ装置200に回路電極基板20’をセットして、積層されたレジスト膜18,19,21等をマスクにして回路電極パターン16A〜16C上に所望の導電部材をメッキする。電解液202には硫酸銅の水溶液が使用される。この例で導電部材(メッキ部材)には銅が使用され、レジスト膜18,19,21をパターニングされた回路電極基板20’にはCuがメッキされる。
【0043】
このとき、メッキ電流Iを調整して凸状のレジスト空洞部22A〜22Cへの銅のメッキ速度が制御される。例えば、初期段階で電流Iを多くし、メッキ終了に近づくにつれて電流Iを少なくしたり、メッキ初期からメッキ終了に至るまで一定電流を通電する方法が採られる。均一なメッキを成長させるためである。
【0044】
このようにメッキ電流Iを制御し、その後、レジスト膜18,19,21等を除去すると、図4Bに示すような接続用の凸状のバンプ電極14A〜14Cを回路電極パターン16A〜16C上に形成することができる。このバンプ電極14A〜14Cの先端は薬品又は電解研磨するとよい。尖がった円錐状のバンプ電極14A〜14Cを得ることができ、後工程において、熱接合部材を突き破り易くなる。
【0045】
この後工程については従来例と同様にして、図5Aにおいて、絶縁性の熱接合部材(絶縁部材)15を回路電極基板20’と所定のコア部材11との間に挟む。熱接合部材15にはプリプレグなどの熱硬化絶縁樹脂が使用される。熱接合部材15はスクリーン印刷で供給されたものでもよい。コア部材11は層間絶縁部材11Aの表面に接続用の電極12A〜12Cを有し、その裏面に回路電極パターン13A〜13Cを有し、電極12A及び回路電極パターン13Aとの間がバンプ電極13Dで接続されており、内層用のコア構造を成している。
【0046】
この回路電極基板20’と所定のコア部材11との間に熱接合部材15を挟み込んだら、その回路電極基板20’のバンプ電極14A〜14Cをコア部材11の電極12A〜12Cに到達するように加圧、加熱して当該回路電極基板20’とコア部材11とを接合する。
【0047】
この際の接合条件は、40kg/cm2〜60kg/cm2の圧力で、170℃〜180℃の温度で、回路電極基板20’とコア部材11との接合体を30分間程度、このままの状態で保持される。この接合によって回路電極基板20’がコア部材11に接着されると共に、コア部材11や回路電極パターン16A〜16Cの凹凸部が熱硬化絶縁樹脂層により吸収されて平坦性が高くなる。
【0048】
その後、図5Bにおいて、回路電極基板20’とコア部材11とが接着された多層配線基板から仮の基板として使用していた銅箔20を全面エッチングして除去する。銅はアルカリ液を使用してエッチングする。銅のエッチング液には専用エッチャントをアンモニアによりペーハーを8.0乃至8.5程度に調整した水溶液を45℃にして使用する。ニッケルのエッチング液には専用酸性エッチャントを温度35℃にして使用する。
【0049】
これにより、携帯電話機や携帯端末装置に適用して好適な図1に示したようなビルドアップ型の多層配線基板が完成する。更に多層化したい場合は上述の形成工程を繰り返せばよい。
【0050】
このように、本発明に係る実施形態としての電子部品実装基板100によれば、回路電極パターン16A〜16Cとバンプ電極14A〜14Cとを電気メッキによってほぼ一体化でき、一体化されたバンプ電極をコア部材11の電極12A〜12Cに加圧接着接合する構造を採ることができるので、接触抵抗のほとんど無視可能な電極接続構造の電子部品実装基板100を提供することができる。
【0051】
また、コア部材11の接続用の電極12A〜12Cや回路電極パターン16A〜16Cなどの凹凸部を熱接合部材15によって吸収できるので、平坦性及び密着力に優れた極薄型の電子部品実装基板100を提供することができる。
【0052】
更に、この電子部品実装基板100の製造方法によれば、孔開け用の高価なレーザー装置を使用することなく、フォトビア法と同等の小径で相対的位置精度の高いブラインドコンタクトを行うことができる。しかも、回路電極パターン16A〜16Cとバンプ電極14A〜14Cとはメッキによって密着力を数段向上できる。
【0053】
また、回路電極基板20’とコア部材11とが接続された多層配線基板から、仮の基板として使用していた銅箔20をエッチングにより全面除去されるので、平坦性及び密着力に優れた電子部品実装基板100を再現性良く製造することができる。これにより、電子部品実装基板100の量産に十分対処することができる。
【0054】
この実施形態ではシート状のレジストを積層して数段の開口幅の異なるレジスト空洞部22A〜22Cを形成し、その後、一度に銅をメッキする方法について説明したが、これに限られることはない。もちろん、液状のレジストを使用して、その都度、感光し現像し、レジスト膜をパターニングして銅をメッキしては、レジストパターニング工程を複数回繰り返してバンプメッキを徐々に細くしながら突起状のバンプ電極を形成しても同様な効果を得ることができる。
【0055】
【発明の効果】
以上説明したように、本発明に係る電子部品実装基板によれば、電極回路基材の電極と絶縁部材上でニッケル、金、ニッケル、銅、ニッケル及び金の順にメッキされて成る回路電極パターンとを接合する凸状の電極を備え、この凸状の電極は回路電極パターンの所定の位置に所望の導電部材が先細り、かつ、階段状にメッキされ、その後、絶縁部材を貫いて電極回路基材の電極に到達するように加圧されて成るものである。
【0056】
この構成によって、回路電極パターンと凸状の電極とをほぼ一体化でき、一体化された凸状の電極を電極回路基材の電極に接合する構造を採ることができるので、接触抵抗のほとんど無視可能な電極接続構造の電子部品実装基板を提供することができる。
【0057】
また、電極回路基材の電極や回路電極パターンなどの凹凸部を絶縁部材によって吸収できるので、平坦性及び密着力に優れた極薄型の電子部品実装基板を提供することができる。携帯電話機等の電子部品実装基板に十分応用することができる。
【0058】
本発明に係る電子部品実装基板の製造方法によれば、ニッケル、金、ニッケル、銅、ニッケル及び金の順にメッキされて成る回路電極パターン上に所望の導電部材を先細り、かつ、階段状にメッキして接続用の凸状の電極を形成した後に、この非メッキ部材を除去し、その後、絶縁性の熱接合部材を回路電極基板と所定の電極回路基材との間に挟むと共に、この回路電極基板の凸状の電極を電極回路基材に到達するように加圧して当該回路電極基板と電極回路基材とを接合するようになされる。
【0059】
この構成によって、孔開け用の高価なレーザー装置を使用することなく、フォトビア法と同等の小径で相対的位置精度の高いブラインドコンタクトを行うことができる。しかも、回路電極パターンと凸状の電極とはメッキによって密着力を数段向上できる。
【0060】
また、回路電極基板と電極回路基材とが接続された多層配線基板から、仮の基板として使用していた導電性の基材をエッチングにより全面除去されるので、平坦性及び密着力に優れた電子部品実装基板を製造することができる。電子部品実装基板の量産に十分対処することができる。
この発明は小型及び軽量化される携帯端末装置や携帯電話機に実装する多層配線基板に適用して極めて好適である。
【図面の簡単な説明】
【図1】本発明に係る実施形態としての電子部品実装基板100の構成例を示す断面図である。
【図2】A〜Cは電子部品実装基板100の形成例(その1)を示す工程図である。
【図3】A〜Cは電子部品実装基板100の形成例(その2)を示す工程図である。
【図4】A及びBは電子部品実装基板100の形成例(その3)を示す工程図である。
【図5】A及びBは電子部品実装基板100の形成例(その4)を示す工程図である。
【図6】従来例に係る多層配線基板10の構成例を示す断面図である。
【図7】A及びBは、多層配線基板10の接合時の形成例を示す工程図である。
【符号の説明】
11・・・コア部材(電極回路基材)、12A〜12C・・・電極、13A〜13C・・・回路電極パターン、14A〜14C・・・バンプ電極(凸状の電極)、15・・・熱接合部材(絶縁部材)、17・・・レジストパターン、18,19,21・・・レジスト膜、20・・・銅箔、22A〜22C・・・レジスト空洞部、100・・・電子部品実装基板
Claims (13)
- 少なくとも、一方の面に電極を有した電極回路基材と、
前記電極回路基材の電極上に接合された凸状の電極と、
前記電極を絶縁するように前記電極回路基材上に設けられた絶縁部材と、
前記絶縁部材及び前記凸状の電極上に設けられた回路電極パターンとを備え、
前記回路電極パターンは、
ニッケル、金、ニッケル、銅、ニッケル及び金の順にメッキされて成り、
前記凸状の電極は、
前記回路電極パターンの所定の位置に所望の導電部材が先細り、かつ、階段状にメッキされ、その後、前記絶縁部材を貫いて前記電極回路基材の電極に到達するように加圧されて成ることを特徴とする電子部品実装基板。 - 前記電極回路基材は、回路電極パターンを有した内層用のコア部材であることを特徴とする請求項1に記載の電子部品実装基板。
- 前記回路電極パターン及び凸状の電極は電気メッキ法により形成されて成ることを特徴とする請求項1に記載の電子部品実装基板。
- 前記凸状の電極は、先端が尖った円錐状を成していることを特徴とする請求項1に記載の電子部品実装基板。
- 前記凸状の電極は、回路電極パターンに選択的に銅をメッキされて成ることを特徴とする請求項1に記載の電子部品実装基板。
- 前記絶縁部材は、接着性を有した熱硬化樹脂から成ることを特徴とする請求項1に記載の電子部品実装基板。
- メッキ及びエッチング可能な導電性の基材の一方の面にニッケル、金、ニッケル、銅、ニッケル及び金の順にメッキして所定の回路電極パターンを形成する工程と、
前記回路電極パターンを形成された回路電極基板上に非メッキ部材を選択的に形成する工程と、
前記非メッキ部材をマスクにして前記回路電極パターン上に所望の導電部材を先細り、かつ、階段状にメッキして接続用の凸状の電極を形成する工程と、
前記非メッキ部材を除去した後に、
絶縁性の熱接合部材を前記回路電極基板と所定の電極回路基材との間に挟むと共に、該回路電極基板の凸状の電極を前記電極回路基材に到達するように加圧して当該回路電極基板と電極回路基材とを接合する工程と、
前記回路電極基板と電極回路基材とが接続された多層基板から前記導電性の基材を選択エッチング除去する工程とを含むことを特徴とする電子部品実装基板の製造方法。 - 前記回路電極パターン及び凸状の電極は電気メッキ法により形成し、該メッキ電流を調整して前記回路電極パターン及び凸状の電極の厚みを制御することを特徴とする請求項7に記載の電子部品実装基板の製造方法。
- 前記回路電極パターンに銅を選択的にメッキして凸状の電極を形成することを特徴とする請求項7に記載の電子部品実装基板の製造方法。
- 前記電極回路基材は回路電極パターンを有した内層用のコア部材であることを特徴とする請求項7に記載の電子部品実装基板の製造方法。
- 前記導電性の基材に第1の非メッキ部材を選択的に形成した後に、前記非メッキ部材をマスクにして前記基材にニッケル、金、ニッケル、銅、ニッケル及び金の順にメッキすることにより前記回路電極パターンを形成することを特徴とする請求項7に記載の電子部品実装基板の製造方法。
- 所定の開口幅を有したシート状の第2の非メッキ部材を前記回路電極パターン上に選択的に形成することを特徴とする請求項11に記載の電子部品実装基板の製造方法。
- 前記第2の非メッキ部材上に開口幅を順次狭くしたシート状の複数の非メッキ部材を選択的に積層することを特徴とする請求項12に記載の電子部品実装基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001045807A JP3890901B2 (ja) | 2001-02-21 | 2001-02-21 | 電子部品実装基板及びその製造方法 |
US10/080,313 US6660941B2 (en) | 2001-02-21 | 2002-02-21 | Electronic parts mounting board and production method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001045807A JP3890901B2 (ja) | 2001-02-21 | 2001-02-21 | 電子部品実装基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002246753A JP2002246753A (ja) | 2002-08-30 |
JP3890901B2 true JP3890901B2 (ja) | 2007-03-07 |
Family
ID=18907534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001045807A Expired - Fee Related JP3890901B2 (ja) | 2001-02-21 | 2001-02-21 | 電子部品実装基板及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6660941B2 (ja) |
JP (1) | JP3890901B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005085921A (ja) * | 2003-09-08 | 2005-03-31 | Toppan Printing Co Ltd | 多層回路板及びその製造方法 |
KR100763345B1 (ko) | 2006-08-30 | 2007-10-04 | 삼성전기주식회사 | 전자소자 내장형 인쇄회로기판의 제조방법 |
KR100761706B1 (ko) * | 2006-09-06 | 2007-09-28 | 삼성전기주식회사 | 인쇄회로기판 제조방법 |
DE102008007216A1 (de) * | 2007-05-29 | 2008-12-11 | Samsung Electro - Mechanics Co., Ltd., Suwon | Gedruckte Leiterplatte und Herstellungsverfahren derselben |
KR100894178B1 (ko) * | 2007-09-28 | 2009-04-22 | 삼성전기주식회사 | 인쇄회로기판 제조방법 |
WO2010140335A1 (ja) | 2009-06-01 | 2010-12-09 | 株式会社村田製作所 | 基板の製造方法 |
DE102014114252A1 (de) * | 2014-09-30 | 2016-03-31 | Sonderbau Simmet Kabeltechnik GmbH | Elektrisches Bauteil mit einem Eingriffselement |
CN106658977B (zh) * | 2015-10-29 | 2019-11-12 | 碁鼎科技秦皇岛有限公司 | 电路板的线路制作方法及利用该方法制作的电路板 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5329423A (en) * | 1993-04-13 | 1994-07-12 | Scholz Kenneth D | Compressive bump-and-socket interconnection scheme for integrated circuits |
US5874780A (en) * | 1995-07-27 | 1999-02-23 | Nec Corporation | Method of mounting a semiconductor device to a substrate and a mounted structure |
US5673846A (en) * | 1995-08-24 | 1997-10-07 | International Business Machines Corporation | Solder anchor decal and method |
US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
US6163957A (en) * | 1998-11-13 | 2000-12-26 | Fujitsu Limited | Multilayer laminated substrates with high density interconnects and methods of making the same |
-
2001
- 2001-02-21 JP JP2001045807A patent/JP3890901B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-21 US US10/080,313 patent/US6660941B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6660941B2 (en) | 2003-12-09 |
JP2002246753A (ja) | 2002-08-30 |
US20020112879A1 (en) | 2002-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4291279B2 (ja) | 可撓性多層回路基板 | |
EP1009204A1 (en) | Multilayer printed wiring board and method for manufacturing the same | |
KR100957418B1 (ko) | 인쇄회로기판의 제조방법 및 그에 따라서 제조된 인쇄회로기판 | |
JP2000101248A (ja) | 多数個取り多層プリント配線板 | |
JPH11186698A (ja) | 回路基板の製造方法および回路基板 | |
JP3890901B2 (ja) | 電子部品実装基板及びその製造方法 | |
TWI246379B (en) | Method for forming printed circuit board | |
JPS60138992A (ja) | 伝導性貫通孔の形成法 | |
JPH1013028A (ja) | 多層プリント配線板用片面回路基板、および多層プリント配線板とその製造方法 | |
JP4131080B2 (ja) | 多層プリント配線板の製造方法 | |
JPH08139450A (ja) | 印刷配線板の製造方法 | |
JP4939519B2 (ja) | 多層回路基板の製造方法 | |
JP3682500B2 (ja) | プリント配線基板、及び、プリント配線基板の製造方法 | |
JP4180331B2 (ja) | プリント配線基板、プリント配線基板用レリーフパターン付金属板、及び、プリント配線基板の製造方法 | |
JPH08279679A (ja) | 多層プリント配線板の製造方法 | |
JPH01133392A (ja) | プリント配線板の製造方法 | |
JPH11284342A (ja) | パッケージとその製造方法 | |
JP4682477B2 (ja) | 電子部品実装基板及びその製造方法 | |
JP3492667B2 (ja) | 多層プリント配線板用片面回路基板、および多層プリント配線板とその製造方法 | |
JPH10126058A (ja) | 多層プリント配線板の製造方法 | |
JP4736251B2 (ja) | フィルムキャリア及びその製造方法 | |
JP2002252322A (ja) | 電子部品実装基板及びその製造方法 | |
JPH1140921A (ja) | プリント配線板の製造方法、および多層プリント配線板の製造方法 | |
JP2000349418A (ja) | プリント配線板の製造方法 | |
JP2003168867A (ja) | 多層配線板製造用配線基板及びその製造方法並びに多層配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040121 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060519 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060808 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061020 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061127 |
|
LAPS | Cancellation because of no payment of annual fees |