JP3890751B2 - Switching circuit and sample hold circuit using the same - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング回路およびこれを用いたサンプルホールド回路に関し、特に高速スイッチングを必要とするスイッチング回路および固体撮像素子の出力信号の波形整形に用いて好適なサンプルホールド回路に関する。
【０００２】
【従来の技術】
サンプルホールド回路は、一例として、ＣＣＤ(Charge Coupled Device) 型撮像素子（以下、ＣＣＤ撮像素子と称す）などの固体撮像素子の出力信号を処理する信号処理系において、オートゲインコントロール回路（以下、ＡＧＣ回路と記す）などの周辺回路と共にＩＣ化され、固体撮像素子の出力信号の波形整形に用いられる。
【０００３】
従来のサンプルホールド回路の構成の一例を図４に示す。この従来例に係るサンプルホールド回路は、大きく分けて、電流源スイッチ部５０と信号転送部６０とから構成されている。
【０００４】
電流源スイッチ部５０は、エミッタが共通に接続されたＰＮＰトランジスタＱ５１，Ｑ５２と、これらトランジスタＱ５１，Ｑ５２の各コレクタとグランドの間に接続された電流源Ｉ５１，Ｉ５２と、トランジスタＱ５１，Ｑ５２のエミッタ共通接続点と電源ＶＣＣの間に接続された電流源Ｉ５３と、電源ＶＣＣとトランジスタＱ５２のベースの間に接続された抵抗Ｒ５１と、トランジスタＱ５２のベースとグランドの間に接続された抵抗Ｒ５２とから構成されている。
【０００５】
この電流源スイッチ部５０では、外部より入力されるサンプルホールドパルス（以下、Ｓ／Ｈパルスと記す）がトランジスタＱ５１のベースに印加され、また抵抗Ｒ５１，Ｒ５２による分圧、即ち｛Ｒ５２／（Ｒ５１＋Ｒ５２）｝×ＶＣＣによって決まるスレッショルド電圧ＶｔｈがトランジスタＱ５２のベースに印加される。そして、スレッショルド電圧Ｖｔｈに対して、Ｓ／Ｈパルスが高レベル（以下、“Ｈ”レベルと記す）であるか低レベル（以下、“Ｌ”レベルと記す）であるかにより、電流源Ｉ５１，Ｉ５２のスイッチングを行う。
【０００６】
すなわち、Ｓ／Ｈパルスの“Ｌ”レベルのときがサンプル期間であり、このサンプル期間ではトランジスタＱ５１がオン状態となることによって電流源Ｉ５１が動作状態となり、Ｉsample1 なるサンプル電流が電流源Ｉ５１に流れる。また、Ｓ／Ｈパルスの“Ｈ”レベルのときがホールド期間であり、このホールド期間ではトランジスタＱ５２がオン状態となることによって電流源Ｉ５２が動作状態となり、Ｉhold1 なるホールド電流が電流源Ｉ５２に流れる。
【０００７】
一方、信号転送部６０は、エミッタが共通に接続されたＮＰＮトランジスタＱ６１，Ｑ６２と、これらトランジスタＱ６１，Ｑ６２の各コレクタに各々のコレクタが接続され、かつベースが共通に接続されたＰＮＰトランジスタＱ６３，Ｑ６４と、これらトランジスタＱ６３，Ｑ６４の各エミッタと電源ＶＣＣの間に接続された抵抗Ｒ６１，Ｒ６２と、トランジスタＱ６１，Ｑ６２のエミッタ共通接続点とグランドの間に接続された電流源Ｉ６１と、トランジスタＱ６４のエミッタとグランドの間に接続された電流源Ｉ６２と、トランジスタＱ６２のベースとグランドの間に接続されたホールドコンデンサＣ６１と、トランジスタＱ６２とベースが共通に接続され、コレクタが電源ＶＣＣに接続されたＮＰＮトランジスタＱ６５と、このトランジスタＱ６５のエミッタとグランドの間に接続された電流源Ｉ６３とから構成されている。
【０００８】
上記構成の信号転送部６０において、ＮＰＮトランジスタＱ６２およびＰＮＰトランジスタＱ６３は共に、ベースとコレクタが共通に接続されたダイオード接続となっている。また、トランジスタＱ６３，Ｑ６４はカレントミラー回路を構成し、電流源Ｉ６１は電流源スイッチ部５０の電流源Ｉ５１と、電流源Ｉ６２は電流源スイッチ部５０の電流源Ｉ５２とそれぞれカレントミラー回路を構成している。そして、入力信号ＶｉｎをトランジスタＱ６１のベース入力とし、トランジスタＱ６５のエミッタから出力信号Ｖｏｕｔを導出するようになっている。
【０００９】
この信号転送部６０では、サンプル期間に、電流源スイッチ部５０の電流源Ｉ５１にサンプル電流Ｉsample1 が流れることにより、これと同じ電流値のサンプル電流Ｉsample2 が電流源Ｉ６１に流れるため、入力信号Ｖｉｎの転送が行われる。このとき、入力信号Ｖｉｎに応じた電流がホールドコンデンサＣ６１に充電電流として流れる。これにより、ホールドコンデンサＣ６１は、保持すべき電位（Ｖｉｎ）まで充電され、これがトランジスタＱ６５を介して出力信号Ｖｏｕｔとして導出される。
【００１０】
また、ホールド期間には、電流源スイッチ部５０の電流源Ｉ５２にホールド電流Ｉhold1 が流れることにより、これと同じ電流値のホールド電流Ｉhold2 が抵抗Ｒ６２を経由して電流源Ｉ６２に流れ、電流源Ｉ６１には電流が流れないために、入力信号Ｖｉｎの転送は行われない。このとき、ホールドコンデンサＣ６１に蓄えられた電位により出力信号Ｖｏｕｔが保持される。
【００１１】
ところで、ＣＣＤ撮像素子の出力信号の波形整形に用いられるサンプルホールド回路には高速性能が要求される。そのため、この種のサンプルホールド回路では、上述したように、バッファ型アンプ構成の信号転送部６０を、電流源スイッチ部５０の電流源Ｉ５１，Ｉ５２のスイッチングによって制御する構成を採っている。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記構成の従来のサンプルホールド回路では、スレッショルド電圧Ｖｔｈに対してＳ／Ｈパルスの“Ｈ”レベル／“Ｌ”レベルの切り換えのみ（シングル動作）でスイッチングを行う構成となっていることから、“Ｌ”レベル（サンプル）→“Ｈ”レベル（ホールド）の切り換え時に、回路特性上、サンプル側の電流源Ｉ５１がオフする時間に対して、ホールド側の電流源Ｉ５２がオンする時間にディレイがあるため、これが原因となって信号転送部６０の出力信号Ｖｏｕｔの波形に段差が生じるなどの問題があった。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、高速スイッチング時の電流源の切り換えの際のディレイを抑えたスイッチング回路およびこれを用いたサンプルホールド回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明によるスイッチング回路は、
第１，第２の電流源と、
一方のベースにパルス信号が、他方のベースに所定のスレッショルド電圧がそれぞれ印加され、スレッショルド電圧に対するパルス信号の論理状態に応じて第１，第２の電流源を選択的に動作状態とする第１，第２のトランジスタと、
上記パルス信号の遷移タイミングに同期して上記スレッショルド電圧を一時的に変化させる制御を行う制御回路と
を備えた構成となっている。
【００１５】
上記構成のスイッチング回路において、第１，第２のトランジスタは、スレッショルド電圧に対するパルス信号の論理状態に応じて第１，第２の電流源をスイッチングさせる。このとき、制御回路は、パルス信号の立ち上がり（または、立ち下がり）の遷移タイミングでスレッショルド電圧を一時的に下げる（又は、上げる）制御を行う。これにより、電流源の切り換え（スイッチング）の際のディレイを抑えることができる。
【００１６】
本発明によるサンプルホールド回路は、
第１，第２の電流源と、一方のベースにＳ／Ｈパルスが、他方のベースに所定のスレッショルド電圧がそれぞれ印加され、このスレッショルド電圧に対するＳ／Ｈパルスの論理状態に応じて第１，第２の電流源を選択的に動作状態とする第１，第２のトランジスタと、Ｓ／Ｈパルスの遷移タイミングに同期して上記スレッショルド電圧を一時的に変化させる制御を行う制御回路とを有する電流源スイッチ部と、
ホールドコンデンサを有し、第１の電流源が動作状態となるサンプル期間では入力信号に応じてホールドコンデンサを充電し、第２の電流源が動作状態となるホールド期間ではホールドコンデンサの充電電荷を保持し、このホールドコンデンサの電位を出力信号として導出する信号転送部と
を備えた構成となっている。
【００１７】
上記構成のサンプルホールド回路において、電流源スイッチ部の第１，第２のトランジスタは、スレッショルド電圧に対するＳ／Ｈパルスの論理状態に応じて第１，第２の電流源をスイッチングさせる。このとき、制御回路は、Ｓ／Ｈパルスの立ち上がり（または、立ち下がり）の遷移タイミングでスレッショルド電圧を一時的に下げる（又は、上げる）制御を行う。これにより、電流源スイッチ部における電流源の切り換えの際のディレイを抑えることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１９】
図１は、本発明の一実施形態に係るサンプルホールド回路の構成を示す回路図である。本実施形態に係るサンプルホールド回路は、大きく分けて、電流源スイッチ部１０と信号転送部２０とから構成されている。
【００２０】
電流源スイッチ部１０は、エミッタが共通に接続されたＰＮＰトランジスタＱ１１，Ｑ１２と、これらトランジスタＱ１１，Ｑ１２の各コレクタとグランド（第１の電源）の間に接続された電流源Ｉ１１，Ｉ１２と、トランジスタＱ１１，Ｑ１２のエミッタ共通接続点と電源ＶＣＣ（第２の電源）の間に接続された電流源Ｉ１３と、電源ＶＣＣとトランジスタＱ１２のベースの間に接続された抵抗Ｒ１１と、トランジスタＱ１２のベースとグランドの間に接続された抵抗Ｒ１２とを備えた構成に加え、Ｓ／Ｈパルスの遷移タイミングに同期してトランジスタＱ１２のベース電位を一時的に変化させる制御を行う制御回路３０を有する構成となっている。
【００２１】
この電流源スイッチ部１０では、外部より入力されるＳ／ＨパルスがトランジスタＱ１１のベースに印加され、また抵抗Ｒ１１，Ｒ１２による分圧、即ち｛Ｒ１２／（Ｒ１１＋Ｒ１２）｝×ＶＣＣによって決まるスレッショルド電圧ＶｔｈがトランジスタＱ１２のベースに印加される。そして、スレッショルド電圧Ｖｔｈに対して、Ｓ／Ｈパルスが“Ｈ”レベルであるか“Ｌ”レベルであるかによって、電流源Ｉ１１，Ｉ１２を選択的に動作状態とするスイッチング（切り換え）を行う。
【００２２】
すなわち、Ｓ／Ｈパルスの“Ｌ”レベルのときがサンプル期間であり、このサンプル期間ではトランジスタＱ１１がオン状態となることによって電流源Ｉ１１が動作状態となり、Ｉsample1 なるサンプル電流が電流源Ｉ１１に流れる。また、Ｓ／Ｈパルスの“Ｈ”レベルのときがホールド期間であり、このホールド期間ではトランジスタＱ１２がオン状態となることによって電流源Ｉ１２が動作状態となり、Ｉhold1 なるホールド電流が電流源Ｉ１２に流れる。
【００２３】
制御回路３０は、トランジスタＱ１１のベースとグランドの間に直列に接続されたコンデンサＣ３１および抵抗Ｒ３１からなる微分回路３１と、トランジスタＱ１２のベースとグランドの間に接続されかつベースが微分回路３１の出力端、即ちＣＲ接続点に接続されたＮＰＮトランジスタ（以下、飽和トランジスタと称す）Ｑ３１と、この飽和トランジスタＱ３１のベースとグランドの間に接続されかつベースもグランドに接続されたＮＰＮトランジスタＱ３２とから構成されている。
【００２４】
この制御回路３において、サンプル期間からホールド期間へ移行する際に、Ｓ／Ｈパルスが立ち上がった瞬間は、微分回路３１の微分出力によって飽和トランジスタＱ３１のベース電圧が上がり、グランドレベルよりも１Ｖｆ（Ｖｆはトランジスタのベース‐エミッタ間電圧）だけ上がった時点で飽和トランジスタＱ３１がオン状態となる。この飽和トランジスタＱ３１は、トランジスタＱ１２のベースとグランドの間に接続されていることから、オン状態になることによってトランジスタＱ１２のベース電圧、即ちスレッショルド電圧Ｖｔｈを一時的にグランドレベル近辺まで引き下げる。
【００２５】
これにより、スイッチングが差動動作となり、しかもＳ／Ｈパルスの立ち上がりの瞬間にトランジスタＱ１２のベース電圧が一時的にグランドレベル近辺まで引き下げられることによってトランジスタＱ１２が迅速にオフ状態からオン状態に移行するため、サンプル側の電流源Ｉ１１とホールド側の電流源Ｉ１２の間のスイッチングの際のディレイが減り、電流源Ｉ１１と電流源Ｉ１２の切り換えスピードが速くなる。
【００２６】
一方、ホールド期間からサンプル期間へ移行する際は、上記の場合とは逆に、Ｓ／Ｈパルスの立ち上がりの瞬間に、微分回路３１の微分出力によって飽和トランジスタＱ３１のベース電圧がグランドレベルに対して負側に振られることになるが、トランジスタＱ３２の作用によりグランドレベル−１Ｖｆに制限される。このとき、飽和トランジスタＱ３１はオフしたままのため、スレッショルド電圧Ｖｔｈは変わらず、スイッチングはシングル動作となる。
【００２７】
このトランジスタＱ３２は、飽和トランジスタＱ３１のエミッタとベース間にかかる電圧が、飽和トランジスタＱ３１のエミッタ‐ベース間逆耐圧を超えないようにするためのリミッタとして設けられている。また、サンプル期間からホールド期間へ移行するときは、飽和トランジスタＱ３１が、トランジスタＱ３２を保護するリミッタの役目を兼ねることになる。
【００２８】
なお、微分回路３１のＣＲの時定数については、入力されるＳ／Ｈパルスの周波数やデューティ等を考慮の上で、飽和トランジスタＱ３１のオンしている期間が最適になるように設定する。
【００２９】
一方、信号転送部２０は、エミッタが共通に接続されたＮＰＮトランジスタＱ２１，Ｑ２２と、これらトランジスタＱ２１，Ｑ２２の各コレクタに各々のコレクタが接続され、かつベースが共通に接続されたＰＮＰトランジスタＱ２３，Ｑ２４と、これらトランジスタＱ２３，Ｑ２４の各エミッタと電源ＶＣＣの間に接続された抵抗Ｒ２１，Ｒ２２と、トランジスタＱ２１，Ｑ２２のエミッタ共通接続点とグランドの間に接続された電流源Ｉ２１と、トランジスタＱ２４のエミッタとグランドの間に接続された電流源Ｉ２２と、トランジスタＱ２２のベースとグランドの間に接続されたホールドコンデンサＣ２１と、トランジスタＱ２２とベースが共通に接続され、コレクタが電源ＶＣＣに接続されたＮＰＮトランジスタＱ２５と、このトランジスタＱ２５のエミッタとグランドの間に接続された電流源Ｉ２３とから構成されている。
【００３０】
上記構成の信号転送部２０において、ＮＰＮトランジスタＱ２２およびＰＮＰトランジスタＱ２３は共に、ベースとコレクタが共通に接続されたダイオード接続となっている。また、トランジスタＱ２３，Ｑ２４はカレントミラー回路を構成し、電流源Ｉ２１は電流源スイッチ部１０の電流源Ｉ１１と、電流源Ｉ２２は電流源スイッチ部１０の電流源Ｉ１２とそれぞれカレントミラー回路を構成している。そして、入力電圧ＶｉｎをトランジスタＱ２１のベース入力とし、トランジスタＱ２５のエミッタから出力電圧Ｖｏｕｔを導出するようになっている。
【００３１】
この信号転送部１０において、Ｓ／Ｈパルスが“Ｌ”レベルとなるサンプル期間では、電流源スイッチ部１０の電流源Ｉ１１にサンプル電流Ｉsample1 が流れることにより、これと同じ電流値のサンプル電流Ｉsample2 が電流源Ｉ２１に流れる。このとき、トランジスタＱ２１のベースに入力電圧Ｖｉｎが印加されることで、トランジスタＱ２１がオン状態となるため、サンプル電流Ｉsample2 がトランジスタＱ２３を流れる。
【００３２】
また、トランジスタＱ２３とカレントミラー回路を構成するトランジスタＱ２４にも同じ値の電流が流れるが、このとき、トランジスタＱ２２のベース電位が低く、当該トランジスタＱ２２がオフ状態にあることから、トランジスタＱ２４に流れる電流はホールドコンデンサＣ２１に充電電流として流れる。この充電電流によってホールドコンデンサＣ２１が充電され、これに伴ってトランジスタＱ２２のベース電位が上昇する。
【００３３】
このとき、トランジスタＱ２１，Ｑ２２が各ベース電位がつりあうように動作するため、ホールドコンデンサＣ２１は保持すべき電圧（Ｖｉｎ）まで充電される。すなわち、電流源Ｉ２１にサンプル電流Ｉsample2 が流れることによって入力電圧Ｖｉｎの転送が行われ、その結果、ホールドコンデンサＣ２１の両端電圧（両端の電位差）が入力電圧Ｖｉｎと等しくなる。このホールドコンデンサＣ２１の両端電圧は、トランジスタＱ２５を介して出力電圧Ｖｏｕｔとして導出される。
【００３４】
次に、Ｓ／Ｈパルスが“Ｈ”レベルとなるホールド期間では、電流源スイッチ部１０の電流源Ｉ１２にホールド電流Ｉhold1 が流れることにより、これと同じ電流値のホールド電流Ｉhold2 が抵抗Ｒ２２を経由して電流源Ｉ２２に流れる。このとき、電流源Ｉ２１には電流が流れず、トランジスタＱ２１，Ｑ２２は共にオフ状態にあるため、入力電圧Ｖｉｎの転送は行われない。この状態において、トランジスタＱ２５の入力インピーダンスが無限大に近く、ベース電流等のリークが十分小さいとすれば、ホールドコンデンサＣ２１でサンプリングされた電圧は一定電圧に保持される。
【００３５】
上述したサンプルおよびホールドの一連の動作が、Ｓ／Ｈパルスの周期で繰り返して実行されることにより、トランジスタＱ２５のエミッタからは、入力電圧Ｖｉｎを波形整形して得られる出力電圧Ｖｏｕｔが導出される。
【００３６】
このように、入力信号の波形整形を目的として用いられるサンプルホールド回路において、高速スイッチングを必要とする電流源スイッチ部１０に、Ｓ／Ｈパルスの立ち上がりタイミングに同期してスレッショルドＶｔｈを一時的に下げる制御を行う制御回路３０を設けたことにより、サンプル側の電流源Ｉ１１とホールド側の電流源Ｉ１２の間のスイッチングの際のディレイが減り、電流源Ｉ１１と電流源Ｉ１２の切り換えスピードが速くなるため、出力電圧Ｖｏｕｔとしてより理想に近い出力波形が得られる。
【００３７】
なお、上記実施形態では、Ｓ／Ｈパルスが立ち上がるタイミングでスイッチングを差動動作としているが、電流源スイッチ部１０の制御回路３０のＮＰＮトランジスタＱ３１，Ｑ３２を、図２に示すように、ＰＮＰトランジスタＱ３３，Ｑ３４に代えて、電源ＶＣＣ側へ接続する構成の制御回路３０′を用いることで、Ｓ／Ｈパルスが立ち下がるタイミングでの差動動作も可能となる。
【００３８】
すなわち、電流源スイッチ部１０において、トランジスタＱ１１のベースと電源ＶＣＣの間直列に接続されたコンデンサＣ３２および抵抗Ｒ３２からなる微分回路３２と、トランジスタＱ１２のベースと電源ＶＣＣの間に接続されかつベースが微分回路３２の出力端、即ちＣＲ接続点に接続されたＰＮＰトランジスタＱ３３と、このトランジスタＱ３３のベースと電源ＶＣＣの間に接続されかつベースも電源ＶＣＣに接続されたＰＮＰトランジスタＱ３４とによって制御回路３０′を構成するようにする。
【００３９】
電流源スイッチ部１０の構成についても、差動対トランジスタＱ１１，Ｑ１２として、ＰＮＰトランジスタに限らず、ＮＰＮトランジスタを用いることによっても、同様に構成可能である。さらに、信号転送部２０の構成についても、図１の回路構成のものに限定されるものではない。
【００４０】
また、上記実施形態では、本発明によるスイッチング回路を、サンプルホールド回路の電流源スイッチ部１０として用いた場合について説明したが、サンプルホールド回路への適用に限定されるものではなく、高速スイッチングを必要とするスイッチング回路全般に適用可能である。
【００４１】
ところで、上述した本実施形態に係るサンプルホールド回路は、一例として、ＣＣＤ撮像素子に代表される固体撮像素子の出力信号を処理する信号処理系において、ＣＣＤ撮像素子の出力信号の波形整形に用いて好適なものである。なお、ＣＣＤ撮像素子の出力信号の波形整形に用いられるサンプルホールド回路には、高速性能が要求される。
【００４２】
図２に、ＣＣＤ撮像素子の信号処理系の構成の一例を示す。この例では、ＣＣＤ撮像素子４１からのアナログ信号に基づいてＡ／Ｄ変換器４３をドライブするためのヘッドアンプＩＣ４２に、本発明に係るサンプルホールド回路が内蔵される。ヘッドアンプＩＣ４２は、入力端子４４および出力端子４５を有しており、入力端子４４にはＣＣＤ撮像素子４１の出力端が接続され、出力端子４５にはＡ／Ｄ変換器４３の入力端が接続されている。
【００４３】
また、ヘッドアンプＩＣ４２には、入力端子４４を介して入力されるＣＣＤ撮像素子４１からのアナログ信号をサンプルホールドすることによって波形整形するサンプルホールド（Ｓ／Ｈ）回路４６と、このサンプルホールド回路４６の出力信号レベルを自動調整するＡＧＣ回路４７と、このＡＧＣ回路４７の出力信号に基づいて後段のＡ／Ｄ変換器４３をドライブするドライバ４８とが内蔵されている。そして、サンプルホールド回路４６として、図１に示したサンプルホールド回路が用いられる。
【００４４】
このように、ＣＣＤ撮像素子に代表される固体撮像素子の出力信号の波形整形に、本発明に係るサンプルホールド回路を用いることにとより、高速スイッチングにも十分に対応でき、しかも電流源のスイッチングの際のディレイがなく、電流源の切り換えスピードが速いため、固体撮像素子の出力信号をより理想に近い波形の信号に波形整形できる。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、スレッショルド電圧に対するパルス信号の論理状態に応じて電流源をスイッチングさせるスイッチング回路またはこれを用いたサンプルホールド回路において、パルス信号の立ち上がり（または、立ち下がり）の遷移タイミングでスレッショルド電圧を一時的に下げる（又は、上げる）制御を行うようにしたことにより、電流源の切り換えの際のディレイを抑えることができる。
【００４６】
これにより、高速性能が要求される例えばＣＣＤ撮像素子の出力信号の波形整形に用いられるサンプルホールド回路においては、電流源の切り換えの際のディレイを抑えることができることにより、この切り換えディレイに起因する不具合を改善できるため、波形整形出力としてより理想に近い出力波形を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るサンプルホールド回路の構成を示す回路図である。
【図２】本発明の一実施形態の変形例を示す回路図である。
【図３】本発明が適用されるＣＣＤ撮像素子の信号処理系の構成の一例を示すブロック図である。
【図４】従来例を示す回路図である。
【符号の説明】
１０，５０…電流源スイッチ部、２０，６０…信号転送部、３０，３０′…制御回路、３１，３２…微分回路、４１…ＣＣＤ撮像素子、４２…ヘッドアンプＩＣ、４６…サンプルホールド（Ｓ／Ｈ）回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switching circuit and a sample-and-hold circuit using the same, and more particularly to a switching circuit that requires high-speed switching and a sample-and-hold circuit suitable for use in waveform shaping of an output signal of a solid-state imaging device.
[0002]
[Prior art]
As an example, the sample hold circuit is an auto gain control circuit (hereinafter referred to as AGC) in a signal processing system that processes an output signal of a solid-state image sensor such as a CCD (Charge Coupled Device) type image sensor (hereinafter referred to as a CCD image sensor). IC) together with peripheral circuits such as a circuit) and used for waveform shaping of the output signal of the solid-state imaging device.
[0003]
An example of the configuration of a conventional sample and hold circuit is shown in FIG. The sample and hold circuit according to this conventional example is roughly composed of a current source switch unit 50 and a signal transfer unit 60.
[0004]
The current source switch unit 50 includes PNP transistors Q51 and Q52 whose emitters are connected in common, current sources I51 and I52 connected between the collectors of these transistors Q51 and Q52, and the emitters of the transistors Q51 and Q52. A current source I53 connected between the common connection point and the power supply VCC, a resistor R51 connected between the power supply VCC and the base of the transistor Q52, and a resistor R52 connected between the base of the transistor Q52 and the ground It is configured.
[0005]
In the current source switch unit 50, a sample hold pulse (hereinafter referred to as S / H pulse) inputted from the outside is applied to the base of the transistor Q51, and is divided by the resistors R51 and R52, that is, {R52 / (R51 + R52). )} × Threshold voltage Vth determined by VCC is applied to the base of transistor Q52. Depending on whether the S / H pulse is at a high level (hereinafter referred to as “H” level) or low level (hereinafter referred to as “L” level) with respect to the threshold voltage Vth, the current source I51, I52 is switched.
[0006]
That is, the S / H pulse at the “L” level is the sample period. In this sample period, the transistor Q51 is turned on to activate the current source I51, and a sample current Isample1 flows to the current source I51. . Further, the “H” level of the S / H pulse is the hold period. In this hold period, the transistor Q52 is turned on, whereby the current source I52 is activated, and a hold current of Ihold1 flows to the current source I52. .
[0007]
On the other hand, the signal transfer unit 60 includes NPN transistors Q61 and Q62 whose emitters are connected in common, and PNP transistors Q63 and Q63 whose collectors are connected to the collectors of these transistors Q61 and Q62 and whose bases are connected in common. Q64, resistors R61 and R62 connected between the emitters of the transistors Q63 and Q64 and the power supply VCC, a current source I61 connected between the emitter common connection point of the transistors Q61 and Q62 and the ground, and a transistor Q64 The current source I62 connected between the emitter and the ground of the transistor Q62, the hold capacitor C61 connected between the base and the ground of the transistor Q62, the transistor Q62 and the base are connected in common, and the collector is connected to the power supply VCC. NPN transistor Q65 and this transistor And a current source connected I63 Metropolitan between the emitter and the ground of the register Q65.
[0008]
In the signal transfer unit 60 configured as described above, both the NPN transistor Q62 and the PNP transistor Q63 are diode-connected with the base and collector connected in common. The transistors Q63 and Q64 constitute a current mirror circuit, the current source I61 constitutes a current mirror circuit with the current source I51 of the current source switch unit 50, and the current source I62 constitutes a current mirror circuit with the current source I52 of the current source switch unit 50. ing. The input signal Vin is used as the base input of the transistor Q61, and the output signal Vout is derived from the emitter of the transistor Q65.
[0009]
In the signal transfer unit 60, since the sample current Isample1 flows to the current source I51 of the current source switch unit 50 during the sample period, the sample current Isample2 having the same current value flows to the current source I61. Transfer is performed. At this time, a current corresponding to the input signal Vin flows through the hold capacitor C61 as a charging current. As a result, the hold capacitor C61 is charged to the potential (Vin) to be held, and this is derived as the output signal Vout through the transistor Q65.
[0010]
In the hold period, the hold current Ihold1 flows through the current source I52 of the current source switch unit 50, so that the hold current Ihold2 having the same current value flows through the resistor R62 to the current source I62, and the current source I61. Since no current flows through the input signal Vin, the input signal Vin is not transferred. At this time, the output signal Vout is held by the potential stored in the hold capacitor C61.
[0011]
By the way, the sample hold circuit used for shaping the waveform of the output signal of the CCD image sensor is required to have high speed performance. Therefore, this type of sample and hold circuit employs a configuration in which the signal transfer unit 60 having the buffer type amplifier configuration is controlled by switching the current sources I51 and I52 of the current source switch unit 50 as described above.
[0012]
[Problems to be solved by the invention]
However, the conventional sample-and-hold circuit having the above configuration is configured to perform switching only by switching the “H” level / “L” level of the S / H pulse with respect to the threshold voltage Vth (single operation). , When switching from “L” level (sample) to “H” level (hold), due to circuit characteristics, a delay occurs in the time when the hold-side current source I52 is turned on with respect to the time when the sample-side current source I51 is turned off. Therefore, there is a problem that a step is generated in the waveform of the output signal Vout of the signal transfer unit 60 due to this.
[0013]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a switching circuit that suppresses a delay when switching a current source during high-speed switching, and a sample-and-hold circuit using the same. There is.
[0014]
[Means for Solving the Problems]
The switching circuit according to the present invention comprises:
First and second current sources;
A pulse signal is applied to one base, and a predetermined threshold voltage is applied to the other base, and the first and second current sources are selectively operated in accordance with the logic state of the pulse signal with respect to the threshold voltage. A second transistor;
And a control circuit that performs control to temporarily change the threshold voltage in synchronization with the transition timing of the pulse signal.
[0015]
In the switching circuit configured as described above, the first and second transistors switch the first and second current sources according to the logic state of the pulse signal with respect to the threshold voltage. At this time, the control circuit performs control to temporarily lower (or increase) the threshold voltage at the transition timing of the rise (or fall) of the pulse signal. Thereby, the delay at the time of switching (switching) of the current source can be suppressed.
[0016]
A sample and hold circuit according to the present invention comprises:
An S / H pulse is applied to the first and second current sources, one base, and a predetermined threshold voltage is applied to the other base, and the first and second current sources are connected to the first and second current sources according to the logic state of the S / H pulse with respect to the threshold voltage. First and second transistors that selectively operate the second current source, and a control circuit that performs control to temporarily change the threshold voltage in synchronization with the S / H pulse transition timing A current source switch section;
It has a hold capacitor and charges the hold capacitor according to the input signal during the sample period when the first current source is in the operating state, and holds the charged charge of the hold capacitor during the hold period when the second current source is in the operating state And a signal transfer unit for deriving the potential of the hold capacitor as an output signal.
[0017]
In the sample and hold circuit configured as described above, the first and second transistors of the current source switch section switch the first and second current sources in accordance with the logic state of the S / H pulse with respect to the threshold voltage. At this time, the control circuit performs control to temporarily lower (or increase) the threshold voltage at the transition timing of the rising (or falling) of the S / H pulse. Thereby, the delay at the time of switching of the current source in a current source switch part can be suppressed.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0019]
FIG. 1 is a circuit diagram showing a configuration of a sample and hold circuit according to an embodiment of the present invention. The sample hold circuit according to the present embodiment is roughly composed of a current source switch unit 10 and a signal transfer unit 20.
[0020]
The current source switch unit 10 includes PNP transistors Q11 and Q12 whose emitters are connected in common, current sources I11 and I12 connected between the collectors of these transistors Q11 and Q12 and the ground (first power supply), A current source I13 connected between the emitter common connection point of the transistors Q11 and Q12 and the power supply VCC (second power supply), a resistor R11 connected between the power supply VCC and the base of the transistor Q12, and a base of the transistor Q12 And a control circuit 30 that performs control to temporarily change the base potential of the transistor Q12 in synchronization with the transition timing of the S / H pulse, in addition to the configuration including the resistor R12 connected between the capacitor and the ground. It has become.
[0021]
In this current source switch unit 10, an S / H pulse input from the outside is applied to the base of the transistor Q11, and the voltage is divided by the resistors R11 and R12, that is, the threshold voltage Vth determined by {R12 / (R11 + R12)} × VCC. Is applied to the base of transistor Q12. Then, switching (switching) for selectively operating the current sources I11 and I12 is performed on the threshold voltage Vth depending on whether the S / H pulse is at “H” level or “L” level.
[0022]
That is, the S / H pulse at the “L” level is the sample period. In this sample period, the transistor Q11 is turned on, whereby the current source I11 is in an operating state, and the sample current Isample1 flows to the current source I11. . Further, the “H” level of the S / H pulse is the hold period. In this hold period, the transistor Q12 is turned on, whereby the current source I12 is activated, and a hold current of Ihold1 flows to the current source I12. .
[0023]
The control circuit 30 includes a differentiation circuit 31 composed of a capacitor C31 and a resistor R31 connected in series between the base of the transistor Q11 and the ground, and is connected between the base of the transistor Q12 and the ground, and the base is the output of the differentiation circuit 31. An NPN transistor (hereinafter referred to as a saturation transistor) Q31 connected to an end, that is, a CR connection point, and an NPN transistor Q32 connected between the base and the ground of the saturation transistor Q31 and the base also connected to the ground Has been.
[0024]
In the control circuit 3, when the S / H pulse rises when shifting from the sample period to the hold period, the base voltage of the saturation transistor Q31 rises due to the differential output of the differentiating circuit 31, and is 1Vf (Vf) higher than the ground level. Is increased by the voltage between the base and emitter of the transistor), the saturation transistor Q31 is turned on. Since the saturation transistor Q31 is connected between the base of the transistor Q12 and the ground, when the saturation transistor Q31 is turned on, the base voltage of the transistor Q12, that is, the threshold voltage Vth is temporarily lowered to near the ground level.
[0025]
As a result, switching becomes a differential operation, and the base voltage of the transistor Q12 is temporarily lowered to the vicinity of the ground level at the moment when the S / H pulse rises, so that the transistor Q12 quickly shifts from the off state to the on state. Therefore, the delay in switching between the current source I11 on the sample side and the current source I12 on the hold side is reduced, and the switching speed between the current source I11 and the current source I12 is increased.
[0026]
On the other hand, when shifting from the hold period to the sample period, contrary to the above case, the base voltage of the saturation transistor Q31 is set to the ground level by the differential output of the differentiating circuit 31 at the moment when the S / H pulse rises. Although it is swung to the negative side, it is limited to the ground level -1 Vf by the action of the transistor Q32. At this time, since the saturation transistor Q31 remains off, the threshold voltage Vth does not change, and the switching becomes a single operation.
[0027]
The transistor Q32 is provided as a limiter so that the voltage applied between the emitter and base of the saturation transistor Q31 does not exceed the reverse breakdown voltage between the emitter and base of the saturation transistor Q31. Further, when shifting from the sample period to the hold period, the saturation transistor Q31 also serves as a limiter for protecting the transistor Q32.
[0028]
The CR time constant of the differentiating circuit 31 is set so as to optimize the period during which the saturation transistor Q31 is on in consideration of the frequency and duty of the input S / H pulse.
[0029]
On the other hand, the signal transfer unit 20 includes NPN transistors Q21 and Q22 whose emitters are connected in common, and PNP transistors Q23 and Q22 whose collectors are connected to the collectors of the transistors Q21 and Q22 and whose bases are connected in common. Q24, resistors R21 and R22 connected between the emitters of the transistors Q23 and Q24 and the power supply VCC, a current source I21 connected between the emitter common connection point of the transistors Q21 and Q22 and the ground, and a transistor Q24 The current source I22 connected between the emitter and ground of the transistor, the hold capacitor C21 connected between the base and ground of the transistor Q22, the transistor Q22 and the base are connected in common, and the collector is connected to the power supply VCC. NPN transistor Q25 and this transistor And a current source connected I23 Metropolitan between the emitter and the ground of the register Q25.
[0030]
In the signal transfer unit 20 configured as described above, both the NPN transistor Q22 and the PNP transistor Q23 are diode-connected with the base and collector connected in common. The transistors Q23 and Q24 form a current mirror circuit, the current source I21 forms a current mirror circuit with the current source I11 of the current source switch unit 10, and the current source I22 forms a current mirror circuit with the current source I12 of the current source switch unit 10, respectively. ing. The input voltage Vin is used as the base input of the transistor Q21, and the output voltage Vout is derived from the emitter of the transistor Q25.
[0031]
In the signal transfer unit 10, during the sample period when the S / H pulse is at the “L” level, the sample current Isample1 flows through the current source I11 of the current source switch unit 10, so that the sample current Isample2 having the same current value is generated. It flows to the current source I21. At this time, by applying the input voltage Vin to the base of the transistor Q21, the transistor Q21 is turned on, so that the sample current Isample2 flows through the transistor Q23.
[0032]
Further, the same value of current flows through the transistor Q23 and the transistor Q24 constituting the current mirror circuit. At this time, since the base potential of the transistor Q22 is low and the transistor Q22 is off, the current flowing through the transistor Q24 Flows as a charging current to the hold capacitor C21. The hold capacitor C21 is charged by this charging current, and accordingly, the base potential of the transistor Q22 rises.
[0033]
At this time, since the transistors Q21 and Q22 operate so that the base potentials are balanced, the hold capacitor C21 is charged to a voltage (Vin) to be held. That is, when the sample current Isample2 flows through the current source I21, the input voltage Vin is transferred. As a result, the voltage across the hold capacitor C21 (potential difference between both ends) becomes equal to the input voltage Vin. The voltage across the hold capacitor C21 is derived as an output voltage Vout through the transistor Q25.
[0034]
Next, during the hold period in which the S / H pulse is at the “H” level, the hold current Ihold1 flows through the current source I12 of the current source switch unit 10, so that the hold current Ihold2 having the same current value passes through the resistor R22. And flows to the current source I22. At this time, no current flows through the current source I21, and the transistors Q21 and Q22 are both off, so that the input voltage Vin is not transferred. In this state, if the input impedance of the transistor Q25 is close to infinity and the leak of the base current or the like is sufficiently small, the voltage sampled by the hold capacitor C21 is held at a constant voltage.
[0035]
The series of sample and hold operations described above are repeatedly executed at the period of the S / H pulse, whereby the output voltage Vout obtained by shaping the waveform of the input voltage Vin is derived from the emitter of the transistor Q25. .
[0036]
As described above, in the sample hold circuit used for the purpose of shaping the waveform of the input signal, the threshold Vth is temporarily lowered in synchronization with the rising timing of the S / H pulse in the current source switch unit 10 that requires high-speed switching. By providing the control circuit 30 that performs control, a delay in switching between the current source I11 on the sample side and the current source I12 on the hold side is reduced, and the switching speed of the current source I11 and the current source I12 is increased. A more ideal output waveform can be obtained as the output voltage Vout.
[0037]
In the above embodiment, the differential operation is performed at the timing when the S / H pulse rises. However, as shown in FIG. 2, the NPN transistors Q31 and Q32 of the control circuit 30 of the current source switch unit 10 are PNP transistors. By using the control circuit 30 'configured to connect to the power supply VCC instead of Q33 and Q34, a differential operation at the timing when the S / H pulse falls is also possible.
[0038]
That is, in the current source switch unit 10, the differentiation circuit 32 including the capacitor C32 and the resistor R32 connected in series between the base of the transistor Q11 and the power supply VCC, and the base connected to the base of the transistor Q12 and the power supply VCC. The control circuit 30 includes a PNP transistor Q33 connected to the output terminal of the differentiating circuit 32, that is, a CR connection point, and a PNP transistor Q34 connected between the base of the transistor Q33 and the power supply VCC and also connected to the power supply VCC. 'Is made up.
[0039]
The configuration of the current source switch unit 10 is not limited to the PNP transistor as the differential pair transistors Q11 and Q12, and can be similarly configured by using an NPN transistor. Further, the configuration of the signal transfer unit 20 is not limited to the circuit configuration of FIG.
[0040]
In the above embodiment, the case where the switching circuit according to the present invention is used as the current source switch unit 10 of the sample-and-hold circuit has been described. It can be applied to all switching circuits.
[0041]
By the way, the sample hold circuit according to the present embodiment described above is used for waveform shaping of an output signal of a CCD image sensor in a signal processing system that processes an output signal of a solid-state image sensor represented by a CCD image sensor as an example. Is preferred. Note that the sample hold circuit used for shaping the waveform of the output signal of the CCD image sensor is required to have high speed performance.
[0042]
FIG. 2 shows an example of the configuration of the signal processing system of the CCD image sensor. In this example, a sample and hold circuit according to the present invention is built in a head amplifier IC 42 for driving an A / D converter 43 based on an analog signal from a CCD image sensor 41. The head amplifier IC 42 has an input terminal 44 and an output terminal 45, the output terminal of the CCD image sensor 41 is connected to the input terminal 44, and the input terminal of the A / D converter 43 is connected to the output terminal 45. Has been.
[0043]
The head amplifier IC 42 includes a sample hold (S / H) circuit 46 that samples and holds an analog signal from the CCD image pickup device 41 that is input via the input terminal 44, and the sample hold circuit 46. The AGC circuit 47 for automatically adjusting the output signal level of the AGC circuit 47 and a driver 48 for driving the A / D converter 43 in the subsequent stage based on the output signal of the AGC circuit 47 are incorporated. As the sample and hold circuit 46, the sample and hold circuit shown in FIG.
[0044]
As described above, by using the sample-and-hold circuit according to the present invention for waveform shaping of the output signal of a solid-state image pickup device represented by a CCD image pickup device, it can sufficiently cope with high-speed switching, and also switches a current source. Since there is no delay at this time and the switching speed of the current source is fast, the output signal of the solid-state imaging device can be shaped into a signal with a waveform that is closer to ideal.
[0045]
【The invention's effect】
As described above, according to the present invention, in the switching circuit that switches the current source in accordance with the logic state of the pulse signal with respect to the threshold voltage or the sample and hold circuit using the current source, the pulse signal rises (or falls). By performing control to temporarily lower (or increase) the threshold voltage at the transition timing, it is possible to suppress a delay when switching the current source.
[0046]
As a result, in a sample-and-hold circuit used for waveform shaping of the output signal of a CCD image sensor, for example, where high-speed performance is required, it is possible to suppress a delay at the time of switching the current source. Therefore, a more ideal output waveform can be obtained as a waveform shaping output.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a sample and hold circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a modification of one embodiment of the present invention.
FIG. 3 is a block diagram showing an example of the configuration of a signal processing system of a CCD image pickup element to which the present invention is applied.
FIG. 4 is a circuit diagram showing a conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10,50 ... Current source switch part, 20, 60 ... Signal transfer part, 30, 30 '... Control circuit, 31, 32 ... Differentiation circuit, 41 ... CCD image sensor, 42 ... Head amplifier IC, 46 ... Sample hold (S / H) circuit

Claims (6)

第１，第２の電流源と、
一方のベースにパルス信号が、他方のベースに所定のスレッショルド電圧がそれぞれ印加され、前記スレッショルド電圧に対する前記パルス信号の論理状態に応じて前記第１，第２の電流源を選択的に動作状態とする第１，第２のトランジスタと、
前記パルス信号の遷移タイミングに同期して前記スレッショルド電圧を一時的に変化させる制御を行う制御回路と
を備えたことを特徴とするスイッチング回路。First and second current sources;
A pulse signal is applied to one base, and a predetermined threshold voltage is applied to the other base, and the first and second current sources are selectively activated according to the logic state of the pulse signal with respect to the threshold voltage. First and second transistors,
A switching circuit, comprising: a control circuit that performs control to temporarily change the threshold voltage in synchronization with a transition timing of the pulse signal. 前記制御回路は、前記パルス信号を微分する微分回路と、前記スレッショルド電圧が印加される前記第１のトランジスタのベースと第１又は第２の電源の間に接続され、前記パルス信号の遷移タイミングでの前記微分回路の微分出力に応答してオン状態となる第３のトランジスタとを有する
ことを特徴とする請求項１記載のスイッチング回路。The control circuit is connected between a differentiation circuit for differentiating the pulse signal, a base of the first transistor to which the threshold voltage is applied, and a first or second power source, and at a transition timing of the pulse signal. The switching circuit according to claim 1, further comprising a third transistor that is turned on in response to a differential output of the differential circuit. 前記制御回路は、前記第３のトランジスタのベースと第１又は第２の電源の間に接続され、かつベースが前記第３のトランジスタのエミッタに接続された第４のトランジスタを有する
ことを特徴とする請求項２記載のスイッチング回路。The control circuit includes a fourth transistor connected between the base of the third transistor and the first or second power source, and the base connected to the emitter of the third transistor. The switching circuit according to claim 2. 第１，第２の電流源と、一方のベースにサンプルホールドパルスが、他方のベースに所定のスレッショルド電圧がそれぞれ印加され、前記スレッショルド電圧に対する前記サンプルホールドパルスの論理状態に応じて前記第１，第２の電流源を選択的に動作状態とする第１，第２のトランジスタと、前記サンプルホールドパルスの遷移タイミングに同期して前記スレッショルド電圧を一時的に変化させる制御を行う制御回路とを有する電流源スイッチ部と、
ホールドコンデンサを有し、前記第１の電流源が動作状態となるサンプル期間では入力信号に応じて前記ホールドコンデンサを充電し、前記第２の電流源が動作状態となるホールド期間では前記ホールドコンデンサの充電電荷を保持し、このホールドコンデンサの電位を出力信号として導出する信号転送部と
を備えたことを特徴とするサンプルホールド回路。A sample and hold pulse is applied to the first and second current sources and one base, and a predetermined threshold voltage is applied to the other base, and the first and second current sources are connected to the first and second current sources according to the logic state of the sample and hold pulse with respect to the threshold voltage. First and second transistors that selectively operate the second current source, and a control circuit that performs control to temporarily change the threshold voltage in synchronization with the transition timing of the sample and hold pulse A current source switch section;
A hold capacitor, charging the hold capacitor in accordance with an input signal during a sample period in which the first current source is in an operating state; and holding the capacitor in the hold period in which the second current source is in an operating state. A sample-and-hold circuit comprising: a signal transfer unit that holds charged charges and derives the potential of the hold capacitor as an output signal. 前記制御回路は、前記サンプルホールドパルスを微分する微分回路と、前記スレッショルド電圧が印加される前記第１のトランジスタのベースと第１又は第２の電源の間に接続され、前記サンプルホールドパルスの遷移タイミングでの前記微分回路の微分出力に応答してオン状態となる第３のトランジスタとを有する
ことを特徴とする請求項４記載のサンプルホールド回路。The control circuit is connected between a differentiating circuit for differentiating the sample and hold pulse, a base of the first transistor to which the threshold voltage is applied, and a first or second power source, and the transition of the sample and hold pulse. 5. The sample hold circuit according to claim 4, further comprising a third transistor that is turned on in response to a differential output of the differential circuit at a timing. 前記制御回路は、前記第３のトランジスタのベースと第１又は第２の電源の間に接続され、かつベースが前記第３のトランジスタのエミッタに接続された第４のトランジスタを有する
ことを特徴とする請求項５記載のサンプルホールド回路。The control circuit includes a fourth transistor connected between the base of the third transistor and the first or second power source, and the base connected to the emitter of the third transistor. The sample hold circuit according to claim 5.

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