JP3888823B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSIの設計に関するものであり、特に、設計データの機密を保つための技術に属する。
【0002】
【従来の技術】
LSIの設計において、回路の中身の機密を保ちたい場合がある。例えば、データの暗号化に関わるLSIでは、その回路の中身が知られると、これにより、暗号化のロジックが解読されてしまうおそれがある。
【0003】
従来では、このような機密保持を要するLSIの設計は、設計に従事する人を限定したり、あるいは、設計を行う場所を特定したりすることによって、他の人に回路の中身が知られないようにしていた。
【0004】
【発明が解決しようとする課題】
近年のLSIの複雑化、大規模化に伴い、1個のLSIの設計には、多数の設計者が携わっている。したがって、設計者や設計場所の限定のみでは、回路の機密を保つのに必ずしも十分ではない。
【0005】
前記の問題に鑑み、本発明は、LSIの設計において、暗号化処理を採り入れ、従来よりも回路設計データの機密性を高めることを課題とする。
【0006】
【課題を解決するための手段】
請求項1の発明が講じた解決手段は、半導体集積回路として、回路設計データにより生成された回路と、前記回路の全体または一部である元の回路と並列に配置され、前記元の回路と入力数および出力数が同一の少なくとも1つのダミー回路と、前記元の回路およびダミー回路の出力と接続され、前記元の回路およびダミー回路の出力を並び替える並び替え回路と、前記並び替え回路の出力と接続され、前記並び替え回路の出力から、選択信号に従って、前記元の回路の出力数に相当する数の信号を選択するセレクタとを備え、前記選択信号として、前記元の回路の出力と前記セレクタの出力とが一致するようなキー信号を設定することができるものである。
【0007】
請求項2の発明では、前記請求項1の半導体集積回路におけるキー信号の入力信号線は、電源およびグランドのいずれか一方に接続することができるものとする。
【0008】
【発明の実施の形態】
図1は本願発明者が提案する回路設計スタイルを示す図である。図1に示す設計スタイルでは、機密設計データの中身が見えなくても設計・検証処理SBが実行可能なように、設計データの暗号化処理SAおよび復号化処理SCが実行される。
【0009】
暗号化処理SAでは、機密を必要とする回路の設計データ11に対して暗号化を行い、暗号化設計データ12と、この暗号化を解除するキー13とを生成する。暗号化設計データ12は設計・検証処理SBを実行する利用者に提供される。また、その設計・検証処理SBの必要に応じて、キー13も併せて提供される。
【0010】
設計・検証処理SBでは、暗号化設計データ12について、元の回路の中身が開示されることなく、各種の処理が行われる。復号化処理SCでは、設計・検証処理SBが実行された後の暗号化設計データ14に対してキー15を用いて復号化を行い、元の回路の設計データ16を生成する。
【0011】
図2は図1の回路設計スタイルにおける基本工程のパターンを示す図である。同図中、(a)は暗号化A、(b)は暗号データのままの処理B1、(c)は暗号を保ったデータ変換B2、(d)は復号化Cを示している。処理B1と処理B2とは、処理B1では復号化および暗号化は行われず、新たなキーは生成されないが、処理B2では新たな暗号化データが新たなキーとともに生成される点で相違する。
【0012】
図3は本発明に係る処理の流れを示す図であり、図2に示す基本工程のパターンを組み合わせたものである。同図中、(a)に示す処理は、暗号化A、暗号データのままの処理B1および復号化Cを組み合わせたものである。例えば、RTLレベルまたはビヘイビアレベルの設計データを暗号化し、この暗号化データについて論理合成を行い、暗号化されたゲートレベルの設計データを出力し、その後ゲートレベルの設計データに復号化する、といった処理がこれに相当する。これにより、論理合成中の設計データの機密を保つことができる。また、暗号化データについて論理合成およびレイアウトを行い、その後マスクデータを復号化するような場合も考えられる。また、(b)に示す処理は、暗号化A、暗号を保ったデータ変換B2および復号化Cを組み合わせたものである。
【0013】
以下、各処理の具体例について、順に説明する。
【0014】
<暗号化処理>
(回路変換)
図4は本発明に係る暗号化処理の一例である回路変換を示す図である。図4において、f0は元の暗号化されていない回路である。回路f0の入力数をn、出力数をmとする。回路f0は元の回路の全体を表すものであってもよいし、元の回路の部分回路であってもかまわない。
【0015】
図4に示すように、回路f0と並列に、回路f0と入力数、出力数が同一の(p−1)個のダミー回路f1〜fp−1を配置する。そして、その後段に、並び替え回路21およびセレクタ22を設ける。並べ替え回路21は回路f0の出力と各ダミー回路f1〜fp−1の出力とを受け、これらの出力を並べ替えて出力する。例えば出力O1からは、各回路f0〜fp−1の出力の第1ビットを集め並び替えて出力し、出力O2からは、各回路f0〜fp−1の出力の第2ビットを集め並び替えて出力する。これにより、並べ替え回路21から、元の回路f0の出力数に相当する個数すなわちm個の、pビットの信号が出力される。
【0016】
セレクタ22は、選択信号KEYに従って、並び替え回路21の各出力から1ビットずつを選択し、出力する。これにより、回路f0と同じm個の信号がセレクタ22から出力される。このような回路変換の結果、図4に示すような暗号化回路が生成される。
【0017】
ここで、選択信号KEYを暗号化回路のキー信号とする。そして、回路f0の出力とセレクタ22の出力とが一致するようなキー信号KEYの値を、暗号化回路のキーとする。
【0018】
このような回路変換による暗号化は、変換手順が簡易であり、自動変換が容易である。また、暗号化による遅延増加は、セレクタ22における遅延のみであり、極めて少ない。
【0019】
図5は図4に示す回路変換の具体例を示す図である。いま、元の回路f0として、図5(a)に示すような2入力2出力の回路が与えられたとする。この回路f0に対して図5(b)に示すようなダミー回路f1を配置する。図5(c)は、回路f0をダミー回路f1を用いて暗号化した結果を示す図である。さらに、図5(c)の回路を合成して、図5(d)のような暗号化回路を得る。この回路のキーは(0,1)である。
【0020】
図6は図4に示す回路変換に用いるダミー回路の生成方法を示す図である。図6に示すように、元の回路f0に対して、所定の変換ルール25に従って、ダミー回路候補を含むダミー論理データベース(DB)26を生成する。そして、生成したダミー論理DB26から、所定の出力ルール27に従って、任意のダミー回路f1〜fp−1を出力する。このような生成方法では、変換ルール25および出力ルール27の設定によって、ダミー回路f1〜fp−1を柔軟に生成することができるので、自動化処理に適する。
【0021】
変換ルール25の例としては、論理値の反転、論理演算子の変換、論理演算子の順序変更などが挙げられる。論理値の反転では、入力値の反転や出力値の反転の他に、複数ビット信号の一部のビットを反転する方法が考えられる。論理演算子の変換では、ANDとORとの変換が考えられる。また、出力ルール27の例としては、ランダムに選択する方法や、重複するダミー回路を排除する方法などが考えられる。
【0022】
<復号化処理>
図4に示すような回路変換によって得られた暗号化回路をレイアウトする際に、キー信号の入力信号線を、電源およびグランドのいずれにも接続可能なようにレイアウトを行う。これによって、レイアウト工程まで、元の回路の内容について機密を保つことができ、かつ、キーを用いて極めて容易に元の回路の復号化を実現することができる。
【0023】
図7は本復号化処理を説明するための図であり、同図中、(a)は暗号化回路のレイアウトの一例、(b)は(a)の回路をキーに従って復号化した結果を示す図である。図7(a)に示すように、暗号化回路30に入力されるキー信号KEYの入力信号線31を、電源VDDおよびグランドVSSのいずれにも接続可能なように、レイアウトを行う。そして、図7(b)に示すように、キー(図の例では(0,1,0))に従って、キー信号KEYの入力信号線31を電源およびグランドのいずれか一方に接続する(ECO(Engineering Change Order))。これによって、元の回路のレイアウトが復号化される。
【0024】
<設計・検証処理>
(判定)
暗号化設計データを、復号化してシミュレーションによる検証を行うとき、シミュレーション結果が正常であるか否かを判定するための期待値が必要になる。ところが、この期待値が外部から見えたとすると、回路の内容がこの期待値から推定可能になり、設計データの機密性が保てない。
【0025】
そこでここでは、回路設計データを暗号化するとき、シミュレーション結果の期待値となるデータまたは期待値を得る元になるデータを含めて、暗号化を行う。そして、検証処理では、シミュレーション結果と期待値との比較結果に基づき、回路動作が正常か否かを判定する。
【0026】
図8は本発明に係る検証方法としての第1の判定方法を示す図である。本判定方法では、シミュレーション結果の期待値を得る元になるデータとして、リファレンスとなる動作モデルを用いる。すなわち、図8に示すように、まず、動作モデルとともに暗号化された回路設計データ41をキー42を用いて復号化し(S21)、実際の下位レベルの設計データ43(RTLまたはゲートレベルのネットリスト)と動作モデルの設計データ44とを得る。そして、下位レベルの設計データ43についてシミュレーションを実行し(S22)、実出力値45を得る。また、動作モデルの設計データ44についてシミュレーションを実行し(S23)、出力期待値46を得る。そして、得られた実出力値45と出力期待値46を比較し、各シミュレーション時間において、実出力値45と出力期待値46とが一致しているか否かを判定する(S24)。図8の例では、値が一致しているので、結果通知47として、シミュレーション結果は正常である旨を出力する。
【0027】
図9は本発明に係る検証方法としての第2の判定方法を示す図である。本判定方法では、シミュレーション結果の期待値となるデータとして、プロトコル定義を用いる。すなわち、図9に示すように、まず、プロトコル定義とともに暗号化された回路設計データ51をキー52を用いて復号化し(S31)、設計データ53と、プロトコル定義54とを得る。プロトコル定義54では、設計データ53が示す回路の入出力および中間ノードの値について、その動作状態が定義されている。そして、設計データ53についてシミュレーションを実行し(S32)、得られた実出力値55と、プロトコル定義54とを比較する(S33)。
【0028】
なお、第1および第2の判定方法において、シミュレーション結果が異常である旨の結果が得られたときは、シミュレーション実行結果である実出力値45,55を、暗号化して出力してもよい。
【0029】
(シミュレーション制限)
暗号化設計データについてシミュレーションを実行し、検証した場合、検証結果出力には、設計データ内の全ての信号線の情報が格納される。多くの入力を与えてシミュレーションを実行し、それから得た検証結果出力を解析すれば、暗号化された回路の内容を知得することが可能になる。
【0030】
そこで、ここでは、検証結果出力から回路の内容が知得されないように、言い換えると、不正アクセスを監視、防止するために、シミュレーションに制限をかける方法を示す。
【0031】
図10は本発明に係る検証方法としてのシミュレーション制限方法を示す図である。図10に示すように、シミュレーションS42のチェックS43では、次のような所定の制限情報64を、シミュレーションの間カウントする。そして、カウント値が所定の上限値を越えたとき、シミュレーションS42に制限措置を施す。
【0032】
・シミュレーションの実行ステップ、実行時間
・回路内の特定信号のトグル数
・回路への入力の組み合わせ
これらの制限情報を、ランダムに選択するようにしてもよい。また、シミュレーションの制限措置としては、次のようなものが考えられる。
【0033】
・シミュレーションの停止、実行速度低下、異常実行
・シミュレーション結果の非出力
・各信号線のダンプ情報、判定結果などのデータの出力停止
・次ステップに渡すデータまたはキーの非生成
また、制限情報64として、プロトコルの制約条件を設けて、シミュレーションにおいて、このプロトコル制約条件に違反するか否かを判定してもよい。プロトコルの制約条件としては、次のようなものが挙げられる。
【0034】
・回路への入力において許容できるプロトコル(入力プロトコル)
・回路内の動作において許容できるプロトコル(動作中プロトコル)
これらのプロトコル制約条件を、ランダムに選択するようにしてもよい。
【0035】
なお、制限情報64は、回路設計データの暗号化の際に併せて暗号化し、復号化してもかまわないし、暗号化設計データ61とは別に与えてもよい。
【0036】
また、シミュレーションにおいて不正アクセスをチェックするための回路を予め回路設計データに含めておいて、暗号化してもよい。このチェック回路は、シミュレーションのときにのみ動作し、回路設計後は動作がディセイブルされるように、構成する必要がある。
【0037】
図11はシミュレーションにおいて不正アクセスをチェックする回路の一例を示す図である。図11(a)に示すチェック回路は、信号Aの変化回数が所定値(ここでは「8」)を越えたとき、信号Bの値にかかわらず、出力値を“0”に固定するものである。シミュレーション時には、信号Xに“1”→“0”を与え、外部リセットをかける。その後、図11(b)に示すように、所定の制限情報としての信号Aの変化回数が8を越えるまでは出力値は信号Bの値に一致するが、信号Aの変化回数が8を越えると、出力値は“0”に固定される。これにより、正しいシミュレーション結果が得られなくなる。回路製造時は、信号Xを“1”に固定し、このチェック回路が動作しないようにする。
【0038】
図12はチェック回路の他の例を示す図である。図12(a)に示すチェック回路は、信号Yの変化時において信号A,Bがともに“0”であることをプロトコル制約条件とし、信号Yの変化時に信号A,Bのいずれかが“0”でないときはプロトコル違反として認識し、信号Cの値にかかわらず、出力値を“0”に固定するものである。シミュレーション時には、信号Xに“1”→“0”を与え、外部リセットをかける。その後、図12(b)に示すように、信号Yの変化時において、信号Aと信号Bがともに“0”でないときは、出力値は“0”に固定される。これにより、正しいシミュレーション結果が得られなくなる。回路製造時は、信号Xを“1”、信号Yを“0”に固定し、このチェック回路が動作しないようにする。
【0039】
(タイミング調整)
図13および図14は本発明に係るLSI設計方法としてのタイミング調整方法を示す図である。このタイミング調整方法は、図3(a)に示すフローすなわち、暗号化A→処理B1→復号化Cの流れを含むものである。
【0040】
図13に示すように、まず、元の回路設計データ71からタイミング情報72を抽出する(S51)。ここでのタイミング情報とは、各論理ゲートから接続先の負荷までの遅延のことをいう。そして、所定の変換ルール73に従って、元の回路の内容が分からないように、かつ、タイミング情報72のみを合わせるように、すなわち各論理ゲートから接続先の負荷までの遅延を変化させないで、暗号化処理を行い(S52)、暗号化設計データ74を生成する。変換ルール73の内容がそのままキー75になる。このとき、図14(a),(b)に示すように、変換後の論理ゲート78の少なくとも1つについて、タイミング調整のためのバッファ79を付加する。
【0041】
そして、暗号化設計データ74について、図14(c)に示すように、目標タイミングを満たすように、付加したバッファ79のサイズを調整する(S53)。ここでは、暗号化処理S52で生成したキー75を用いる必要はない。バッファサイズ調整後、キー75すなわち所定の変換ルールを用いて、元の回路77を復号化する(S54)。このとき、図14(d)に示すように、調整されたバッファサイズを基にして、元の論理ゲートに変換する。この結果、目標タイミングが達成される。
【0042】
このようなタイミング調整方法によると、設計者に対して回路内容を秘匿したまま、タイミング調整を行わせることができる。
【0043】
(固有ID生成)
図15は暗号化設計データが表す回路構成の一例を示す図である。図15に示すように、暗号化設計データは、製品の種別を判定するための固有IDの判定回路としての回路固有IDレジスタを持っている。この回路固有IDレジスタに入力される固有IDの値は、変数で定義されている。また、この固有IDの変数の値を与える固有パラメータが定義されている。固有パラメータは、実際の固有IDとは異なる並び順で、定義される。
【0044】
シミュレーションを行う際に、入力する固有IDの値を“110”としても、回路固有IDレジスタの値とは並びが異なっており、“101”と新たに定義された固有IDの値が回路固有IDと一致して、はじめて、正常に動作する回路に生成される。また、次の設計工程では、入力する固有IDの値を“011”としても、新たに“101”と定義しなおされる。
【0045】
なお、ここでの説明では、固有IDおよび入力する固有IDの値のビット数を3としたが、この値は任意とする。さらに、入力する固有IDと回路固有IDレジスタは、並びだけではなく、論理が反転していてもよい。
【0046】
また、図16に示す回路では、固有IDのみではなく、論理回路中の、電源またはグランドに固定された全てのノードを全て変数で定義されている。
【0047】
変数の値は、入力する固有IDの値と、それ以外の正常に動作するように固定された値が入力され、回路上では、回路固有IDレジスタ(図中のA,B,C)とそれ以外のレジスタ(図中のD,E)との区別がつかなくなり、容易に固有IDの値を知ることができなくなる。
【0048】
なお、上述した各方法は、当該方法を実現するためのプログラムを実行するコンピュータを備えた装置によって実現することができる。また、当該方法を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録したプログラムをコンピュータに実行させることによって実現することができる。
【0049】
【発明の効果】
以上のように本発明によると、暗号化によって、従来よりも回路設計データの機密性を高めることができる。また、暗号化された回路設計データを、機密を保持したまま、設計・検証させることができる。
【図面の簡単な説明】
【図1】 本願発明者が提案する回路設計スタイルを示す図である。
【図2】 図1の回路設計スタイルにおける基本工程のパターンを示す図である。
【図3】 (a),(b)は本発明に係る処理の流れを示す図である。
【図4】 暗号化処理の一例としての回路変換を示す図である。
【図5】 (a)〜(d)は図4に示す回路変換の具体例を示す図である。
【図6】 図4に示す回路変換に用いるダミー回路の生成方法を示す図である。
【図7】 (a),(b)は復号化処理を説明するための図である。
【図8】 検証処理としての第1の判定方法を示す図である。
【図9】 検証処理としての第2の判定方法を示す図である。
【図10】 検証処理としてのシミュレーション制限方法を示す図である。
【図11】 (a),(b)はチェック回路の一例を示す図である。
【図12】 (a),(b)はチェック回路の一例を示す図である。
【図13】 タイミング調整方法を示す図である。
【図14】 タイミング調整方法を示す図である。
【図15】 暗号化設計データが表す回路構成の一例を示す図である。
【図16】 暗号化設計データが表す回路構成の一例を示す図である。
【符号の説明】
SA 暗号化処理
f0 元の回路
f1−fp−1 ダミー回路
KEY キー信号
11 回路設計データ
21 並び替え回路
22 セレクタ
25 変換ルール
26 ダミー論理データベース
27 出力ルール
30 暗号化回路
31 キー信号の入力信号線
41 暗号化設計データ
43 下位レベル設計データ(実際の設計データ)
44 リファレンスIP設計データ(動作モデル)
45 実出力値
46 出力期待値
51 暗号化された回路設計データ
53 実際の設計データ
54 プロトコル定義
55 実出力値
61 暗号化された回路設計データ
63 実際の設計データ
64 制限情報
72 タイミング情報
73 変換ルール
78 論理ゲート
79 バッファ
Claims (2)
- 回路設計データにより生成された回路と、
前記回路の全体または一部である元の回路と並列に配置され、前記元の回路と入力数および出力数が同一の少なくとも1つのダミー回路と、
前記元の回路およびダミー回路の出力と接続され、前記元の回路およびダミー回路の出力を並び替える並び替え回路と、
前記並び替え回路の出力と接続され、前記並び替え回路の出力から、選択信号に従って、前記元の回路の出力数に相当する数の信号を選択するセレクタとを備え、
前記選択信号として、前記元の回路の出力と前記セレクタの出力とが一致するようなキー信号を設定することができる
ことを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記キー信号の入力信号線は、電源およびグランドのいずれか一方に接続することができる
ことを特徴とする半導体集積回路。
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