JP3887135B2

JP3887135B2 - Image processing apparatus, image processing method, and computer-readable recording medium storing program for causing computer to execute the method

Info

Publication number: JP3887135B2
Application number: JP37190199A
Authority: JP
Inventors: 理恵石井; 拓章福田; 史男吉澤; 慎也宮崎; 泰之野水; 秀人宮崎; 剛治刀根; 杉高樗木; 啓之川本; 祐二高橋; 義幸波塚
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-12-27
Filing date: 1999-12-27
Publication date: 2007-02-28
Anticipated expiration: 2019-12-27
Also published as: JP2001184499A

Description

【０００１】
【発明の属する技術分野】
この発明は、複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーに同種の演算を同時並行に実行させる画像処理装置、画像処理方法、およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体に関する。
【０００２】
【従来の技術】
従来、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）による画像処理装置において適応制御する場合には、図１２に示すように、入力データをシェーディング補正部でシェーディング補正した後に、たとえばエッジ／非エッジの区別や、ノイズ／非ノイズなどの各画素ごとの特徴量を特徴量抽出部で抽出するとともに、シェーディング補正後のデータが２つの階調処理部で並行処理される。そして、この特徴量抽出部が抽出した特徴量に基づいてセレクター部により階調処理結果が選択される。
【０００３】
また、かかる適応階調処理を一つのＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎＭｕｌｔｉｐｌｅＤａｔｅｓｔｒｅａｍ）プロセッサーにて実行する場合を考えると、図１３に示すように、１ＳＩＭＤ分のデータが同じ動作で処理されるため、階調処理部１３０１および１３０２による処理結果が保持され、特徴量抽出部が抽出した特徴量に基づいて、出力選択部が階調処理結果を選択することとなる。
【０００４】
具体的には、図１４に示すように、この階調処理部１３０１では、処理に必要なデータをメモリー（ＤＡＴＡＲＡＭ）からロードし、そのデータを用いてすべての画素をＮ値化して処理結果をレジスタに保存する。また、階調処理部１３０２では、やはり必要なデータをメモリー（ＤＡＴＡＲＡＭ）からロードし、そのデータを用いてすべての画素をＮ値化して処理結果を別のレジスタに保存する。
【０００５】
このように、従来、ＳＩＭＤプロセッサーアレイ構造からなる画像処理システムを用いて画素ごとの適応的処理をおこなう場合には、複数の処理を並列ではなく逐次直列的に処理して処理結果を出力するのが一般的である。
【０００６】
【発明が解決しようとする課題】
しかしながら、かかる直列的な処理をおこなうこととしたのでは、適応的におこなう処理の数が多くなればなるほど処理時間が累増するという結果を招く。たとえば、２つの処理結果を適応的に切り分ける場合には、プログラムを２回分実行する必要が生ずる。
【０００７】
このため、処理に使用するデータを最適に配置して、処理プログラムを複数回実行しなくとも、たとえば２値化と３値化または２値化と変動２値化といった処理論理が類似した複数の処理をいかにして一度に実行するかが極めて重要な課題となっている。
【０００８】
なお、特開平１０−１２４６５６号公報には、任意のデータを利用して出力データを周辺の要素プロセッサーから最適な形で供給するシステムで拡大縮小処理をおこなう技術が開示されているが、この先行技術は、拡大／縮小というような倍率によって一意にパターンが定まるようなものについては適用できるが、適用的にデータを選択する場合に適用できるものではない。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、処理プログラムを複数回実行しなくとも処理論理が類似した複数の処理を効率良く一度に実行することができる画像処理装置、画像処理方法、およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、請求項１に記載の発明にかかる画像処理装置は、複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーに同種の演算を同時並行に実行させる画像処理装置において、他の要素プロセッサーが有するデータを利用して画像データの処理を並列におこなう複数の要素プロセッサーと、所定の要素プロセッサーにより保持されたデータを前記画像データの特徴量に基づいて選択して他の要素プロセッサーに供給するデータ供給手段と、前記データ供給手段による各要素プロセッサーへのデータ供給後に、各要素プロセッサーによる所定の処理を同時並行的に実行制御する制御手段と、を備えたことを特徴とする。
【００１１】
この請求項１に記載の発明によれば、他の要素プロセッサーが有するデータを利用して画像データの処理を並列におこなう演算部およびレジスタからなる複数の要素プロセッサーのうちの所定の要素プロセッサーにより保持された処理に要するデータを他の要素プロセッサーに供給した後に、各要素プロセッサーによる適応的処理を同時並行的に実行制御することとしたので、処理プログラムを複数回実行しなくとも、処理論理が類似した複数の処理を効率良く一度に実行することができる。
【００１２】
また、請求項２に記載の発明にかかる画像処理装置は、請求項１に記載の発明において、前記複数の要素プロセッサーによる処理にそれぞれ必要なデータを記憶する記憶手段をさらに備え、前記記憶手段に記憶したデータを前記所定の要素プロセッサーに格納することを特徴とする。
【００１３】
この請求項２に記載の発明によれば、記憶手段に記憶した複数の要素プロセッサーによる処理にそれぞれ必要なデータを所定の要素プロセッサーに格納することとしたので、データ記憶容量の低減およびデータアクセスの高速化を図ることができる。
【００１４】
また、請求項３に記載の発明にかかる画像処理装置は、請求項１または２に記載の発明において、前記所定の要素プロセッサーは、ライン方向に所定の間隔で位置する要素プロセッサーであることを特徴とする。
【００１５】
この請求項３に記載の発明によれば、ライン方向に所定の間隔で位置する要素プロセッサーを所定の要素プロセッサーとすることとしたので、さらにデータ記憶容量の低減およびデータアクセスの高速化を図ることができる。
【００１６】
また、請求項４に記載の発明にかかる画像処理装置は、請求項１または２に記載の発明において、前記所定の要素プロセッサーは、ライン方向の偶数番目若しくは奇数番目に位置する要素プロセッサーであることを特徴とする。
【００１７】
この請求項４に記載の発明によれば、ライン方向の偶数番目若しくは奇数番目に位置する要素プロセッサーを所定の要素プロセッサーとすることとしたので、所定の要素プロセッサーおよび他のプロセッサーに迅速かつ簡易にデータを設定することができる。
【００１８】
また、請求項５に記載の発明にかかる画像処理方法は、複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーに同種の演算を同時並行に実行させる画像処理方法において、他の要素プロセッサーが有するデータを利用して画像データの処理を並列におこなう複数の要素プロセッサーのうちの所定の要素プロセッサーにより保持されたデータを前記画像データの特徴量に基づいて選択して他の要素プロセッサーに供給するデータ供給工程と、前記データ供給工程による各要素プロセッサーへのデータ供給後に、各要素プロセッサーによる所定の処理を同時並行的に実行制御する制御工程と、を含んだことを特徴とする。
【００１９】
この請求項５に記載の発明によれば、他の要素プロセッサーが有するデータを利用して画像データの処理を並列におこなう演算部およびレジスタからなる複数の要素プロセッサーのうちの所定の要素プロセッサーにより保持された処理に要するデータを他の要素プロセッサーに供給した後に、各要素プロセッサーによる適応的処理を同時並行的に実行制御することとしたので、処理プログラムを複数回実行しなくとも処理論理が類似した複数の処理を効率良く一度に実行することができる。
【００２０】
また、請求項６に記載の発明にかかる画像処理方法は、請求項５に記載の発明において、前記複数の要素プロセッサーによる処理にそれぞれ必要なデータを記憶手段に記憶し、該記憶手段に記憶したデータを前記所定の要素プロセッサーに格納することを特徴とする。
【００２１】
この請求項６に記載の発明によれば、記憶手段に記憶した複数の要素プロセッサーによる処理にそれぞれ必要なデータを所定の要素プロセッサーに格納することとしたので、データ記憶容量の低減およびデータアクセスの高速化を図ることができる。
【００２２】
また、請求項７に記載の発明にかかる記録媒体は、請求項５または６に記載された方法をコンピュータに実行させるプログラムを記録したことで、そのプログラムを機械読み取り可能となり、これによって、請求項５または６の動作をコンピュータによって実現することができる。
【００２３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる画像処理装置、画像処理方法、およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体の好適な実施の形態を詳細に説明する。なお、本実施の形態では、複写機、プリンター、スキャナおよびファクシミリなどの複合したディジタル複合機に本発明を適用した場合を示すこととする。
【００２４】
（実施の形態１）
まず、本実施の形態にかかる画像処理装置の原理について説明する。図１は、この発明の本実施の形態にかかる画像処理装置の構成を機能的に示すブロック図である。図１において、画像処理装置は、以下に示す５つのユニットから形成される。
【００２５】
具体的には、同図に示すように、この画像処理装置は、画像データ制御ユニット１００と、画像データを読み取る画像読取ユニット１０１と、画像を蓄積する画像メモリーを制御して画像データの書込み／読出しをおこなう画像メモリー制御ユニット１０２と、画像データに対し加工編集等の画像処理を施す画像処理ユニット１０３と、画像データを転写紙等に書き込む画像書込ユニット１０４とからなる。
【００２６】
各ユニットは、画像データ制御ユニット１００を中心に配置され、画像読取ユニット１０１、画像メモリー制御ユニット１０２、画像処理ユニット１０３および画像書込ユニット１０４がそれぞれ画像データ制御ユニット１００に接続されている。なお、本発明にかかる２値画像の密度変換は、画像処理ユニット１０３によっておこなわれる。
【００２７】
（画像データ制御ユニット１００）
この画像データ制御ユニット１００は、
（１）データのバス転送効率を向上させるためのデータ圧縮処理（一次圧縮）、
（２）一次圧縮データの画像データへの転送処理、
（３）画像合成処理（複数ユニットからの画像データを合成することが可能である。また、データバス上での合成も含む。）、
（４）画像シフト処理（主走査および副走査方向の画像のシフト）、
（５）画像領域拡張処理（画像領域を周辺へ任意量だけ拡大することが可能）、
（６）画像変倍処理（たとえば、５０％または２００％の固定変倍）、
（７）パラレルバス・インターフェース処理、
（８）シリアルバス・インターフェース処理（後述するプロセス・コントローラー２１１とのインターフェース）、
（９）パラレルデータとシリアルデータのフォーマット変換処理、
（１０）画像読取ユニット１０１とのインターフェース処理、
（１１）画像処理ユニット１０３とのインターフェース処理、
などをおこなう。
【００２８】
（画像読取ユニット１０１）
画像読取ユニット１０１は、
（１）光学系による原稿反射光の読み取り処理、
（２）ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ：電荷結合素子）での電気信号への変換処理、
（３）Ａ／Ｄ変換器でのディジタル化処理、
（４）シェーディング補正処理（光源の照度分布ムラを補正する処理）、
（５）スキャナーγ補正処理（読み取り系の濃度特性を補正する処理）、
などをおこなう。
【００２９】
（画像メモリー制御ユニット１０２）
画像メモリー制御ユニット１０２は、
（１）システム・コントローラーとのインターフェース制御処理、
（２）パラレルバス制御処理（パラレルバスとのインターフェース制御処理）、
（３）ネットワーク制御処理、
（４）シリアルバス制御処理（複数の外部シリアルポートの制御処理）、
（５）内部バスインターフェース制御処理（操作部とのコマンド制御処理）、（６）ローカルバス制御処理（システム・コントローラーを起動させるためのＲＯＭ、ＲＡＭ、フォントデータのアクセス制御処理）、
（７）メモリー・モジュールの動作制御処理（メモリー・モジュールの書き込み／読み出し制御処理等）、
（８）メモリー・モジュールへのアクセス制御処理（複数のユニットからのメモリー・アクセス要求の調停をおこなう処理）、
（９）データの圧縮／伸張処理（メモリー有効活用のためのデータ量の削減するための処理）、
（１０）画像編集処理（メモリー領域のデータクリア、画像データの回転処理、メモリー上での画像合成処理等）、
などをおこなう。
【００３０】
（画像処理ユニット１０３）
画像処理ユニット１０３は、
（１）シェーディング補正処理（光源の照度分布ムラを補正する処理）、
（２）スキャナーγ補正処理（読み取り系の濃度特性を補正する処理）、
（３）ＭＴＦ補正処理、
（４）平滑処理、
（５）主走査方向の任意変倍処理、
（６）濃度変換（γ変換処理：濃度ノッチに対応）、
（７）単純多値化処理、
（８）単純二値化処理、
（９）誤差拡散処理、
（１０）ディザ処理、
（１１）ドット配置位相制御処理（右寄りドット、左寄りドット）、
（１２）孤立点除去処理、
（１３）像域分離処理（色判定、属性判定、適応処理）、
（１４）密度変換処理、
などをおこなう。
【００３１】
なお、この画像処理ユニット１０３は、複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーに同一の演算を同時並行に実行させるＳＩＭＤ型の処理をおこなう。
【００３２】
（画像書込ユニット１０４）
画像書込ユニット１０４は、
（１）エッジ平滑処理（ジャギー補正処理）、
（２）ドット再配置のための補正処理、
（３）画像信号のパルス制御処理、
（４）パラレルデータとシリアルデータのフォーマット変換処理、
などをおこなう。
【００３３】
（ディジタル複合機のハードウエア構成）
つぎに、本実施の形態にかかる画像処理装置がディジタル複合機を構成する場合のハードウエア構成について説明する。図２は本実施の形態にかかる画像処理装置のハードウエア構成の一例を示すブロック図である。
【００３４】
図２のブロック図において、本実施の形態にかかる画像処理装置は、読取ユニット２０１と、センサー・ボード・ユニット２０２と、画像データ制御部２０３と、画像処理プロセッサー２０４と、ビデオ・データ制御部２０５と、作像ユニット（エンジン）２０６とを備える。また、本実施の形態にかかる画像処理装置は、シリアルバス２１０を介して、プロセス・コントローラー２１１と、ＲＡＭ２１２と、ＲＯＭ２１３とを備える。
【００３５】
ここで、この画像処理プロセッサー２０４は、ＳＩＭＤ型プロセッサーを用いて画像の処理計算をおこなうプロセッサーであり、画像データ制御部２０３を介して外部との間でデータの授受をおこなう。
【００３６】
また、本実施の形態にかかる画像処理装置は、パラレルバス２２０を介して、画像メモリー・アクセス制御部２２１とファクシミリ制御ユニット２２４とを備え、さらに、画像メモリー・アクセス制御部２２１に接続されるメモリー・モジュール２２２と、システム・コントローラー２３１と、ＲＡＭ２３２と、ＲＯＭ２３３と、操作パネル２３４とを備える。
【００３７】
ここで、上記各構成部と、図１に示した各ユニット１００〜１０４との関係について説明する。すなわち、読取ユニット２０１およびセンサー・ボード・ユニット２０２により、図１に示した画像読取ユニット１０１の機能を実現する。また同様に、画像データ制御部２０３により、画像データ制御ユニット１００の機能を実現する。また同様に、画像処理プロセッサー２０４により画像処理ユニット１０３の機能を実現する。
【００３８】
また同様に、ビデオ・データ制御部２０５および作像ユニット（エンジン）２０６により画像書込ユニット１０４を実現する。また同様に、画像メモリー・アクセス制御部２２１およびメモリー・モジュール２２２により画像メモリー制御ユニット１０２を実現する。
【００３９】
つぎに、各構成部の内容について説明する。原稿を光学的に読み取る読取ユニット２０１は、ランプとミラーとレンズから構成され、原稿に対するランプ照射の反射光をミラーおよびレンズにより受光素子に集光する。
【００４０】
受光素子、たとえばＣＣＤは、センサー・ボード・ユニット２０２に搭載され、ＣＣＤにおいて電気信号に変換された画像データはディジタル信号に変換された後、センサー・ボード・ユニット２０２から出力（送信）される。
【００４１】
センサー・ボード・ユニット２０２から出力（送信）された画像データは画像データ制御部２０３に入力（受信）される。機能デバイス（処理ユニット）およびデータバス間における画像データの伝送は画像データ制御部２０３がすべて制御する。
【００４２】
画像データ制御部２０３は、画像データに関し、センサー・ボード・ユニット２０２、パラレルバス２２０、画像処理プロセッサー２０４間のデータ転送、画像データに対するプロセス・コントローラー２１１と画像処理装置の全体制御を司るシステム・コントローラー２３１との間の通信をおこなう。また、ＲＡＭ２１２はプロセス・コントローラー２１１のワークエリアとして使用され、ＲＯＭ２１３はプロセス・コントローラー２１１のブートプログラム等を記憶している。
【００４３】
センサー・ボード・ユニット２０２から出力（送信）された画像データは画像データ制御部２０３を経由して画像処理プロセッサー２０４に転送（送信）され、光学系およびディジタル信号への量子化にともなう信号劣化（スキャナー系の信号劣化とする）を補正し、再度、画像データ制御部２０３へ出力（送信）される。
【００４４】
画像メモリー・アクセス制御部２２１は、メモリー・モジュール２２２に対する画像データの書き込み／読み出しを制御する。また、パラレルバス２２０に接続される各構成部の動作を制御する。また、ＲＡＭ２３２はシステム・コントローラー２３１のワークエリアとして使用され、ＲＯＭ２３３はシステム・コントローラー２３１のブートプログラム等を記憶している。
【００４５】
操作パネル２３４は、画像処理装置がおこなうべき処理を入力する。たとえば、処理の種類（複写、ファクシミリ送信、画像読込、プリント等）および処理の枚数等を入力する。これにより、画像データ制御情報の入力をおこなうことができる。
【００４６】
つぎに、読み取った画像データにはメモリー・モジュール２２２に蓄積して再利用するジョブと、メモリー・モジュール２２２に蓄積しないジョブとがあり、それぞれの場合について説明する。メモリー・モジュール２２２に蓄積する例としては、１枚の原稿について複数枚を複写する場合に、読取ユニット２０１を１回だけ動作させ、読取ユニット２０１により読み取った画像データをメモリー・モジュール２２２に蓄積し、蓄積された画像データを複数回読み出すという方法がある。
【００４７】
メモリー・モジュール２２２を使わない例としては、１枚の原稿を１枚だけ複写する場合に、読み取り画像データをそのまま再生すればよいので、画像メモリー・アクセス制御部２２１によるメモリー・モジュール２２２へのアクセスをおこなう必要はない。
【００４８】
まず、メモリー・モジュール２２２を使わない場合、画像処理プロセッサー２０４から画像データ制御部２０３へ転送されたデータは、再度画像データ制御部２０３から画像処理プロセッサー２０４へ戻される。画像処理プロセッサー２０４においては、センサー・ボード・ユニット２０２におけるＣＣＤによる輝度データを面積階調に変換するための画質処理をおこなう。
【００４９】
画質処理後の画像データは画像処理プロセッサー２０４からビデオ・データ制御部２０５に転送される。面積階調に変化された信号に対し、ドット配置に関する後処理およびドットを再現するためのパルス制御をおこない、その後、作像ユニット２０６において転写紙上に再生画像を形成する。
【００５０】
つぎに、メモリー・モジュール２２２に蓄積し画像読み出し時に付加的な処理、たとえば画像方向の回転、画像の合成等をおこなう場合の画像データの流れについて説明する。画像処理プロセッサー２０４から画像データ制御部２０３へ転送された画像データは、画像データ制御部２０３からパラレルバス２２０を経由して画像メモリー・アクセス制御部２２１に送られる。
【００５１】
ここでは、システム・コントローラー２３１の制御に基づいて画像データとメモリー・モジュール２２２のアクセス制御、外部ＰＣ（パーソナル・コンピューター）２２３のプリント用データの展開、メモリー・モジュール２２２の有効活用のための画像データの圧縮／伸張をおこなう。
【００５２】
画像メモリー・アクセス制御部２２１へ送られた画像データは、データ圧縮後メモリー・モジュール２２２へ蓄積され、蓄積された画像データは必要に応じて読み出される。読み出された画像データは伸張され、本来の画像データに戻し画像メモリー・アクセス制御部２２１からパラレルバス２２０を経由して画像データ制御部２０３へ戻される。
【００５３】
画像データ制御部２０３から画像処理プロセッサー２０４への転送後は画質処理、およびビデオ・データ制御部２０５でのパルス制御をおこない、作像ユニット２０６において転写紙上に再生画像を形成する。
【００５４】
画像データの流れにおいて、パラレルバス２２０および画像データ制御部２０３でのバス制御により、ディジタル複合機の機能を実現する。ファクシミリ送信機能は読み取られた画像データを画像処理プロセッサー２０４にて画像処理を実施し、画像データ制御部２０３およびパラレルバス２２０を経由してファクシミリ制御ユニット２２４へ転送する。ファクシミリ制御ユニット２２４にて通信網へのデータ変換をおこない、公衆回線（ＰＮ）２２５へファクシミリデータとして送信する。
【００５５】
一方、受信されたファクシミリデータは、公衆回線（ＰＮ）２２５からの回線データをファクシミリ制御ユニット２２４にて画像データへ変換され、パラレルバス２２０および画像データ制御部２０３を経由して画像処理プロセッサー２０４へ転送される。この場合、特別な画質処理はおこなわず、ビデオ・データ制御部２０５においてドット再配置およびパルス制御をおこない、作像ユニット２０６において転写紙上に再生画像を形成する。
【００５６】
複数ジョブ、たとえば、コピー機能、ファクシミリ送受信機能、プリンター出力機能が並行に動作する状況において、読取ユニット２０１、作像ユニット２０６およびパラレルバス２２０の使用権のジョブへの割り振りをシステム・コントローラー２３１およびプロセス・コントローラー２１１において制御する。
【００５７】
プロセス・コントローラー２１１は画像データの流れを制御し、システム・コントローラー２３１はシステム全体を制御し、各リソースの起動を管理する。また、ディジタル複合機の機能選択は操作パネル（操作部）２３４において選択入力し、コピー機能、ファクシミリ機能等の処理内容を設定する。
【００５８】
システム・コントローラー２３１とプロセス・コントローラー２１１は、パラレルバス２２０、画像データ制御部２０３およびシリアルバス２１０を介して相互に通信をおこなう。具体的には、画像データ制御部２０３内においてパラレルバス２２０とシリアルバス２１０とのデータ・インターフェースのためのデータフォーマット変換をおこなうことにより、システム・コントローラー２３１とプロセス・コントローラー２１１間の通信をおこなう。
【００５９】
（ＳＩＭＤ型プロセッサーの構成）
つぎに、ＳＩＭＤ型プロセッサーの構成について説明する。図３は、ＳＩＭＤ型プロセッサーの構成を説明するための説明図である。同図に示すように、このＳＩＭＤ型プロセッサーにおいては、各画素に相当するアキュムレータ（Ａ）が主走査方向に並べられている。
【００６０】
各アキュムレータは、１６ビットの幅のＡおよびＦのレジスタのほかに、８ビットのレジスタを複数有しており、このレジスタに計算データや計算結果などを格納する。なお、１画素に相当する一つの単位を１ＰＥ｛プロセッサー・エレメント）といい、一度に処理できる主走査方向に並んだ複数のＰＥ分を１ＳＩＭＤという。また、このＳＩＭＤ型プロセッサーでは、各ＰＥは左右３つ隣りのＰＥの値（アキュムレータおよびレジスタの持つ値）を参照することができるものとする。
【００６１】
（階調処理部の構成）
つぎに、図１に示した画像処理ユニット１０３上でおこなう階調処理について説明する。なお、ここでは画像処理ユニット１０３内の階調処理部が階調処理をおこなうこととする。
【００６２】
図４は、シェーディング補正後の画像を階調処理する階調処理部の構成を示す機能ブロック図である。同図に示すように、この階調処理部４０１では、まず最初に階調処理１のデータロード処理４０３と階調処理２のデータロード処理４０４とをおこない、画像の特徴量に基づいて必要なデータセット４０５をおこない、全画素についての量子化（Ｎ値化）処理４０６が一動作で実行される。
【００６３】
したがって、この階調処理部４０１によれば、データの供給および選択を画像の特徴量に合わせてセットすることになるので、処理そのものが似ている部分をなるべく一つにまとめて同じ処理の重複を避けることができる。なお、ここでいう画像の特徴量とは、エッジ／非エッジの区別や、ノイズ／非ノイズなどの各画素ごとの特徴量のことである。
【００６４】
（各要素プロセッサーへのデータの供給）
つぎに、データメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給について説明する。図５は、データメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給を説明するための説明図である。なお、同図に示すＬ３〜Ｌ１、Ｐ、Ｕ１〜Ｕ３は、各画素にそれぞれ相当するものとし、各画素位置を０〜６で示すこととする。また、データを供給する段階では、どの画素にどのデータを供給する必要があるかが分からないので、ここでは、必要とされるデータを規則的に供給することとしている。
【００６５】
すなわち、各画素が、それぞれの特徴量に基づいて、２つのしきい値ａ，ｂを用いた３値誤差拡散若しくはしきい値ｃを用いた２値誤差拡散のいずれかを選択する場合には、図５（ａ）に示すように、すべてのしきい値ａ，ｂ，ｃを画素位置が偶数の画素のレジスタにセットする。
【００６６】
たとえば、注目画素Ｐが３値誤差拡散をおこなう画素である場合には、Ｌ１またはＵ１のデータを参照して３値化し、逆に注目画素Ｐが２値誤差拡散をおこなう画素である場合には、Ｌ１またはＵ１のデータを参照して２値化する。
【００６７】
具体的には、同図（ｂ）に示すように、３つのしきい値ａ，ｂ，ｃはデータメモリー（ＤＡＴＡＲＡＭ）５０１に格納されており、このデータメモリー５０１の３つのしきい値を偶数画素のレジスタＲ１０，Ｒ１１，Ｒ１２に読み込む。そして、３値誤差拡散をおこなう画素にはフラグをたててレジスタＦにしきい値ａ，ｂをセットし、３値誤差拡散をおこなわない画素にはフラグをたてることなくレジスタＦにしきい値ｃを重ねてセットする。
【００６８】
そして、画像データがレジスタＦの上位ビット（ａまたはｃ）よりも小さければ「００」を出力し、大きければレジスタＦの下位ビット（ｂまたはｃ）と比較して、大きければ「１１」を出力し、小さければ「１０」または「０１」を出力する処理を各画素ごと同時におこなう。
【００６９】
ここで、２値誤差拡散をおこなう画素の場合には、レジスタＦの上位ビットのしきい値と下位ビットのしきい値がともにｃとなるので、「００」または「１１」のみしか出力されない。言い換えると、たとえ２値誤差拡散を３値誤差拡散と同様に動作させた場合でも、２値化処理結果が得られることとなる。なお、データのロードは必ずしも偶数位置の画素に限られるものではなく、任意の位置とすることもできる。
【００７０】
つぎに、図５に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順について説明する。図６は、図５に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順を示すフローチャートである。
【００７１】
同図に示すように、まず最初に偶数位置であるか否かを調べ（ステップＳ６０１）、偶数位置である場合には（ステップＳ６０１肯定）フラグ＝１をセットし（ステップＳ６０２）、偶数位置でない場合には（ステップＳ６０１否定）フラグ＝０をセットする（ステップＳ６０３）。
【００７２】
そして、このフラグが１でない場合には（ステップＳ６０４否定）、特徴量データが１であるか否かをさらに調べ（ステップＳ６０９）、特徴量が１である場合には（ステップＳ６０９肯定）隣りのレジスタに保持したしきい値ａ，ｂをセットして量子化し（ステップＳ６１０、Ｓ６１２）、特徴量が１でない場合には（ステップＳ６０９否定）隣りのレジスタに保持したしきい値ｃをセットして量子化する（ステップＳ６１１、Ｓ６１２）。
【００７３】
これに対して、このフラグが１である場合には（ステップＳ６０４肯定）、データメモリー５０１に記憶したしきい値データをロードした後（ステップＳ６０５）、しきい値データ特徴量データが１であるか否かをさらに調べる（ステップＳ６０６）。
【００７４】
その結果、特徴量が１である場合には（ステップＳ６０６肯定）、ロードしたしきい値ａ，ｂをセットして量子化し（ステップＳ６０８、Ｓ６１２）、特徴量が１でない場合には（ステップＳ６０６否定）、ロードしたしきい値ｃをセットして量子化する（ステップＳ６０７、Ｓ６１２）。
【００７５】
上述してきたように、本実施の形態１では、データメモリー（ＤＡＴＡＲＡＭ）５０１に記憶したしきい値ａ，ｂ，ｃを偶数位置のレジスタＲ１０〜Ｒ１２に記憶し、偶数位置の場合にはこのしきい値を特徴量に基づいてレジスタＦにセットし、奇数位置の場合には、偶数位置のレジスタに保持したしきい値を特徴量に基づいてレジスタＦにセットし、その後一括して各画素の処理をおこなうよう構成したので、処理プログラムを複数回実行しなくとも処理論理が類似した複数の処理を効率良く一度に実行することができる。
【００７６】
（実施の形態２）
ところで、上記実施の形態１では、２値化しきい値および３値化しきい値を設定する場合を示したが、本実施の形態２では、各画素ごとの処理の切替をともなうことなく、すべての画素に対して４×４のディザ処理をおこなう場合について説明することとする。なお、この場合の各要素プロセッサーへのデータの供給以外の説明については実施の形態１に示すものと同様のものとなるので、ここではその説明を省略する。
【００７７】
図７は、実施の形態２にかかるデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給を説明するための説明図である。なお、上記実施の形態１と同様に、同図に示すＬ３〜Ｌ１、Ｐ、Ｕ１〜Ｕ３は、各画素にそれぞれ相当するものとし、各画素位置を０〜６で示すこととする。また、データを供給する段階では、どの画素にどのデータを供給する必要があるかが分からないので、ここでは、必要とされるデータを規則的に供給することとしている。
【００７８】
図７（ａ）に示すように、同図（ｂ）に示すデータメモリー（ＤＡＴＡＲＡＭ）７０１に記憶したディザマトリックスのしきい値データを画素位置が偶数となるレジスタに対して供給する。なお、このデータメモリー７０１に記憶したデータｔ００〜ｔ３３は、同図（ｃ）に示すディザマトリックスを形成するしきい値であり、それぞれ隣り合う画素のしきい値を並べて１６ビットで格納されている。なお、同図（ａ）に示すレジスタＦは、１６ビット幅であるので、データメモリー７０１に格納したデータをたとえばｔ００とｔ０１というように１動作で２つ取り出すことができる。
【００７９】
そして、奇数位置画素は、隣りの偶数位置画素のレジスタＦの下位ビットからデータを取得することにより、少ない動作でメモリーからのデータ供給をおこなうことができる。具体的には、ディザの１行目の処理をおこなう場合には、本来であればｔ００〜ｔ０３という４つのデータをロードする際に４回のロード動作が必要となるが、この実施の形態では、ｔ００とｔ０２の位置でのロード動作、奇数位置画素から偶数位置画素からデータをロードするロード動作の合計３回のロード動作で処理することができる。同様にして、８×８のディザマトリックスを使用した場合には、８回のロード動作を５回のロード動作で処理することができる。なお、このデータセット後に、その大小でＮ値化をおこなうことになる。
【００８０】
つぎに、図７に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順について説明する。図８は、図７に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順を示すフローチャートである。
【００８１】
同図に示すように、まず最初に画素位置が偶数であるか否かを調べ（ステップＳ８０１）、偶数位置である場合には（ステップＳ８０１肯定）フラグ＝１をセットし（ステップＳ８０２）、偶数位置でない場合には（ステップＳ８０１否定）フラグ＝０をセットする（ステップＳ８０３）。
【００８２】
そして、このフラグが１であるか否かを調べ（ステップＳ８０４）、１である場合には（ステップＳ８０４肯定）、データメモリー５０１に記憶したしきい値データをロードする（ステップＳ８０５）。
【００８３】
その後、このフラグが０であるか否かを調べ（ステップＳ８０６）、０である場合には（ステップＳ８０６肯定）、偶数画素からしきい値データを供給する（ステップＳ８０７）。
【００８４】
そして、画像データがしきい値データよりも大きいか否かを調べ（ステップＳ８０８）、大きい場合には（ステップＳ８０８肯定）出力＝１とし（ステップＳ８０９）、大きくない場合には（ステップＳ８０８否定）出力＝０とする（ステップＳ８１０）。
【００８５】
上述してきたように、本実施の形態２では、データメモリー（ＤＡＴＡＲＡＭ）７０１にディザマトリックスの各しきい値を記憶しておき、それぞれ隣り合う画素のしきい値を並べて取り出して偶数位置画素のレジスタＦに格納し、偶数位置の場合にはこのしきい値をレジスタＲ１０にセットし、奇数位置の場合には、偶数位置のレジスタＦに保持したしきい値をレジスタＲ１０にセットし、その後一括して各画素の処理をおこなうよう構成したので、処理プログラムを複数回実行しなくとも処理論理が類似した複数の処理を効率良く一度に実行することができる。
【００８６】
（実施の形態３）
ところで、上記実施の形態２では、一つのディザマトリックスを用いる場合を示したが、本発明は複数のディザマトリックスを用いる場合に適用することもできる。そこで、本実施の形態３では、２つのディザマトリックスを切り分けて使用する場合を示すこととする。
【００８７】
図９は、実施の形態３にかかるデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給を説明するための説明図である。なおここでは、同図（ｃ）に示すディザマトリックス９０２と９０３とを切り分けて使用する場合を示すこととする。
【００８８】
なお、ＳＩＭＤの１画素が１動作でデータを供給できる範囲が、図３に示すように左右３画素までであれば、データのロードを偶数／奇数で動作させる必要はなく、たとえば４の倍数位置と４の倍数＋１の位置でのロードというように、プログラム動作させることができる。このため、本実施の形態３では、４の倍数位置でディザマトリックス９０２の各しきい値をロードし、４の倍数＋１の位置でディザマトリックス９０３の各しきい値をロードするものとする。
【００８９】
具体的には、この場合には、ディザマトリックス９０２の各しきい値ｔ０ａ〜ｔ０ｐと、ディザマトリックス９０３の各しきい値ｔ００〜ｔ３３とをデータメモリー（ＤＡＴＡＲＡＭ）９０１に記憶しておく。そして、画素位置０のレジスタＦにしきい値ｔ００およびｔ０１を格納し、レジスタＲ１０にしきい値ｔ０２およびｔ０３を格納し、各レジスタＲ１１などにもディザマトリックス９０３のしきい値を格納する。同様に、画素位置が４の倍数の場合にも、ディザマトリックス９０３のしきい値を格納する。
【００９０】
一方、画素位置１のレジスタＦにしきい値ｔ０ａおよびｔ０ｂを格納し、レジスタＲ１０にしきい値ｔ０ｃおよびｔ０ｄを格納し、各レジスタＲ１１などにもディザマトリックス９０２のしきい値を格納する。同様に、画素位置が４の倍数＋１の場合にも、ディザマトリックス９０２のしきい値を格納する。
【００９１】
ここで、ＳＩＭＤの１画素が１動作でデータを供給できる範囲が、左右３画素までであるため、各画素位置においてディザマトリックス９０２および９０３の各しきい値をロードすることができる。
【００９２】
上述してきたように、本実施の形態３では、データメモリー（ＤＡＴＡＲＡＭ）７０１に２種類のディザマトリックス９０２および９０３の各しきい値を記憶しておき、４の倍数の画素位置の各レジスタにディザマトリックス９０３の各しきい値を格納し、４の倍数＋１の画素位置の各レジスタにディザマトリックス９０２の各しきい値を格納し、各画素位置は、これらのしきい値データをロードして自身のレジスタにセットし、その後一括して各画素の処理をおこなうよう構成したので、処理プログラムを複数回実行しなくとも処理論理が類似した複数の処理を効率良く一度に実行することができる。
【００９３】
（実施の形態４）
ところで、上記実施の形態２および３では、単にディザマトリックスの各しきい値をセットする場合を示すこととしたが、本発明はこれに限定されるものではなく、しきい値にノイズデータを加算して２値化をおこなう場合に適用することもできる。そこで、本実施の形態４では、しきい値にノイズデータを加算して２値化をおこなう場合を示すこととする。
【００９４】
図１０は、実施の形態４にかかるデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給を説明するための説明図である。なお、偶数位置画素にディザマトリックスの各しきい値をロードし、これを奇数位置画素に振り分ける点は実施の形態２と同様であるので、このディザマトリックスについての説明は省略する。
【００９５】
同図（ｃ）に示す３×３のマトリックス１００３はノイズデータであり、ここでは、ディザマトリックス１００２のしきい値にこのノイズデータを加算して２値化をおこなうことにより、しきい値を変動させた多値化処理をおこなっている。なお、このノイズデータが負であれば、このノイズデータの加算は、ノイズの大きさを減算していることになる。
【００９６】
具体的には、本実施の形態４では、ディザマトリックス１００２のしきい値およびノイズデータをデータメモリー（ＤＡＴＡＲＡＭ）１００１に記憶しておき、画素位置が３の倍数のレジスタにノイズデータをロードし、他の画素位置（３の倍数＋１、３の倍数＋２）の画素は、この３の倍数のレジスタから必要なノイズデータを取得し、画像の特徴量に応じてノイズを付加するか付加しないかを切り換えて適応的な処理をおこなう。
【００９７】
つぎに、図１０に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順について説明する。図１１は、図１０に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順を示すフローチャートである。
【００９８】
同図に示すように、まず最初に画素位置が偶数であるか否かを調べ（ステップＳ１１０１）、偶数位置である場合には（ステップＳ１１０１肯定）メモリーからしきい値をロードし（ステップＳ１１０２）、偶数位置でない場合には（ステップＳ１１０１否定）偶数位置画素からデータをロードする（ステップＳ１１０３）。
【００９９】
その後、画素位置が３の倍数であるか否かを確認し（ステップＳ１１０４）、３の倍数である場合には（ステップＳ１１０４肯定）そのままノイズデータをロードする（ステップＳ１１０５）。なお、このノイズデータは、ある大きさｖの加減算となる値である。
【０１００】
これに対して、３の倍数でない場合には（ステップＳ１１０４否定）、画素位置が３の倍数＋１であるか否かを調べ（ステップＳ１１０６）、３の倍数＋１であれば（ステップＳ１１０６肯定）、隣りの画素からＲ１１のデータを取り出してセットし（ステップＳ１１０７）、３の倍数＋２であれば（ステップＳ１１０６否定）、２つ隣りの画素からＲ１２のデータを取り出してセットする（ステップＳ１１０８）。なお、左隣りを参照するか右隣りを参照するかは任意に設定することができる。
【０１０１】
そして、特徴量データが真であるか否かを調べ（ステップＳ１１０９）、真である場合には（ステップＳ１１０９肯定）格納データを０にして（ステップＳ１１１０）格納データをしきい値に加算する（ステップＳ１１１１）。なお、偽である場合には（ステップＳ１１０９否定）、そのまま格納データをしきい値に加算する（ステップＳ１１１１）。すなわち、ここではこの特徴量データに基づいてノイズを付加するか否かを決定しており、特徴量データが真であればノイズデータを０に変更している。
【０１０２】
そして、画像データがしきい値データよりも大きいか否かを調べ（ステップＳ１１１２）、大きい場合には（ステップＳ１１１２肯定）結果＝１とし（ステップＳ１１１３）、大きくない場合には（ステップＳ１１１２否定）結果＝０とする（ステップＳ１１１４）。
【０１０３】
上述してきたように、本実施の形態４では、データメモリー（ＤＡＴＡＲＡＭ）１００１にディザマトリックス１００２のしきい値およびノイズデータ１００３を記憶しておき、特徴量データに基づいてこのノイズデータ１００３をしきい値に付加するか否かを決定しつつ各レジスタにしきい値をセットし、その後一括して各画素の処理をおこなうよう構成したので、処理プログラムを複数回実行しなくとも処理論理が類似した複数の処理を効率良く一度に実行することができる。
【０１０４】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、他の要素プロセッサーが有するデータを利用して画像データの処理を並列におこなう演算部およびレジスタからなる複数の要素プロセッサーのうちの所定の要素プロセッサーにより保持された処理に要するデータを他の要素プロセッサーに供給した後に、各要素プロセッサーによる適応的処理を同時並行的に実行制御するよう構成したので、処理プログラムを複数回実行しなくとも処理論理が類似した複数の処理を効率良く一度に実行することができる画像処理装置が得られるという効果を奏する。
【０１０５】
また、請求項２に記載の発明によれば、記憶手段に記憶した複数の要素プロセッサーによる処理にそれぞれ必要なデータを所定の要素プロセッサーに格納するよう構成したので、データ記憶容量の低減およびデータアクセスの高速化を図ることができる画像処理装置が得られるという効果を奏する。
【０１０６】
また、請求項３に記載の発明によれば、ライン方向に所定の間隔で位置する要素プロセッサーを所定の要素プロセッサーとするよう構成したので、さらにデータ記憶容量の低減およびデータアクセスの高速化を図ることができる画像処理装置が得られるという効果を奏する。
【０１０７】
また、請求項４に記載の発明によれば、ライン方向の偶数番目若しくは奇数番目に位置する要素プロセッサーを所定の要素プロセッサーとするよう構成したので、所定の要素プロセッサーおよび他のプロセッサーに迅速かつ簡易にデータを設定することができる画像処理装置が得られるという効果を奏する。
【０１０８】
また、請求項５に記載の発明によれば、他の要素プロセッサーが有するデータを利用して画像データの処理を並列におこなう演算部およびレジスタからなる複数の要素プロセッサーのうちの所定の要素プロセッサーにより保持された処理に要するデータを他の要素プロセッサーに供給した後に、各要素プロセッサーによる適応的処理を同時並行的に実行制御するよう構成したので、処理プログラムを複数回実行しなくとも処理論理が類似した複数の処理を効率良く一度に実行することができる画像処理方法が得られるという効果を奏する。
【０１０９】
また、請求項６に記載の発明によれば、記憶手段に記憶した複数の要素プロセッサーによる処理にそれぞれ必要なデータを所定の要素プロセッサーに格納するよう構成したので、データ記憶容量の低減およびデータアクセスの高速化を図ることができる画像処理方法が得られるという効果を奏する。
【０１１０】
また、請求項７に記載の発明によれば、請求項５または６に記載された方法をコンピュータに実行させるプログラムを記録したことで、そのプログラムを機械読み取り可能となり、これによって、請求項５または６の動作をコンピュータによって実現することが可能な記録媒体が得られるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の本実施の形態にかかる画像処理装置の構成を機能的に示すブロック図である。
【図２】本実施の形態にかかる画像処理装置のハードウエア構成の一例を示すブロック図である。
【図３】ＳＩＭＤ型プロセッサーの構成を説明するための説明図である。
【図４】シェーディング補正後の画像を階調処理する階調処理部の構成を示す機能ブロック図である。
【図５】実施の形態１にかかるデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給を説明するための説明図である。
【図６】図５に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順を示すフローチャートである。
【図７】実施の形態２にかかるデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給を説明するための説明図である。
【図８】図７に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順を示すフローチャートである。
【図９】実施の形態３にかかるデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給を説明するための説明図である。
【図１０】実施の形態４にかかるデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給を説明するための説明図である。
【図１１】図１０に示したデータメモリー（ＤＡＴＡＲＡＭ）から各要素プロセッサーへのデータの供給手順を示すフローチャートである。
【図１２】ＡＳＩＣによる画像処理装置を用いて適応階調処理をおこなう場合の構成を示す説明図である。
【図１３】ＳＩＭＤ型プロセッサーを用いた場合の従来の一般的な構成を示す構成図である。
【図１４】図１３に示した階調処理部の一般的な構成を示す構成図である。
【符号の説明】
１００画像データ制御ユニット
１０１画像読取ユニット
１０２画像メモリー制御ユニット
１０３画像処理ユニット
１０４画像書込ユニット
２０１読取ユニット
２０２センサー・ボード・ユニット
２０３画像データ制御部
２０４画像処理プロセッサー
２０５ビデオ・データ制御部
２０６作像ユニット（エンジン）
２１０シリアルバス
２１１プロセス・コントローラー
２１２，２３２ＲＡＭ
２１３，２３３ＲＯＭ
２２０パラレルバス
２２１画像メモリー・アクセス制御部
２２２メモリー・モジュール
２２３パーソナル・コンピューター（ＰＣ）
２２４ファクシミリ制御ユニット
２２５公衆回線
２３１システム・コントローラー
２３４操作パネル
４０１階調処理部
４０２特徴量信号
４０３階調処理１のデータロード
４０４階調処理２のデータロード
４０５データセット
４０６Ｎ値化
５０１，７０１，９０１，１００１データメモリー
７０２，９０２，９０３，１００２ディザマトリックス
１００３ノイズデータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus that supplies image data to a plurality of element processors and causes each element processor to execute the same type of operation in parallel. The present invention relates to a readable recording medium.
[0002]
[Prior art]
Conventionally, when adaptive control is performed in an image processing apparatus using ASIC (Application Specific Integrated Circuit), as shown in FIG. 12, after the input data is subjected to shading correction by a shading correction unit, for example, edge / non-edge distinction, noise, etc. / The feature amount for each pixel such as non-noise is extracted by the feature amount extraction unit, and the data after shading correction is processed in parallel by the two gradation processing units. Then, the gradation processing result is selected by the selector unit based on the feature amount extracted by the feature amount extraction unit.
[0003]
Considering the case where such adaptive gradation processing is executed by one SIMD (Single Instruction Multiple Date stream) processor, as shown in FIG. 13, data for one SIMD is processed by the same operation. The processing results by the processing units 1301 and 1302 are held, and the output selection unit selects the gradation processing result based on the feature amount extracted by the feature amount extraction unit.
[0004]
Specifically, as shown in FIG. 14, the gradation processing unit 1301 loads data necessary for processing from a memory (DATA RAM), converts all pixels to N-value using the data, and obtains a processing result. In the register. The gradation processing unit 1302 also loads necessary data from a memory (DATA RAM), converts all pixels to N values using the data, and stores the processing result in another register.
[0005]
As described above, when adaptive processing for each pixel is conventionally performed using an image processing system having a SIMD processor array structure, a plurality of processes are processed serially instead of in parallel, and processing results are output. Is common.
[0006]
[Problems to be solved by the invention]
However, if such serial processing is performed, the processing time increases as the number of adaptive processing increases. For example, when adaptively separating two processing results, it is necessary to execute the program twice.
[0007]
For this reason, even if the data used for processing is optimally arranged and the processing program is not executed a plurality of times, a plurality of processing logics having similar processing logic such as binarization and binarization or binarization and variable binarization are used. How to execute processing at once is a very important issue.
[0008]
Japanese Patent Laid-Open No. 10-124656 discloses a technique for performing enlargement / reduction processing using a system that supplies arbitrary output data from peripheral element processors in an optimal form. The technique can be applied to a pattern whose pattern is uniquely determined by a magnification such as enlargement / reduction, but is not applicable to the case of selecting data appropriately.
[0009]
In order to solve the above-described problems caused by the prior art, an image processing apparatus and an image processing method capable of efficiently executing a plurality of processes having similar processing logic at a time without executing a processing program a plurality of times. Another object of the present invention is to provide a computer-readable recording medium on which a program for causing a computer to execute the method is recorded.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems and achieve the object, an image processing apparatus according to the first aspect of the present invention supplies image data to a plurality of element processors, and performs the same kind of operations simultaneously on each element processor. In an image processing apparatus to be executed, a plurality of element processors that perform processing of image data in parallel using data of other element processors, and data held by a predetermined element processor are based on the feature amount of the image data Data supply means for selecting and supplying to other element processors, and control means for executing and controlling predetermined processing by each element processor simultaneously after data supply to each element processor by the data supply means, It is characterized by having.
[0011]
According to the first aspect of the present invention, the image data is held by a predetermined element processor among a plurality of element processors including a calculation unit and a register that perform processing of image data in parallel using data of another element processor. After the data required for the processed processing is supplied to other element processors, the adaptive processing by each element processor is controlled in parallel, so the processing logic is similar even if the processing program is not executed multiple times. The plurality of processes can be executed efficiently at a time.
[0012]
An image processing apparatus according to a second aspect of the present invention is the image processing apparatus according to the first aspect, further comprising storage means for storing data necessary for processing by the plurality of element processors, and the storage means The stored data is stored in the predetermined element processor.
[0013]
According to the second aspect of the present invention, the data necessary for processing by the plurality of element processors stored in the storage means is stored in the predetermined element processor. The speed can be increased.
[0014]
According to a third aspect of the present invention, in the image processing apparatus according to the first or second aspect, the predetermined element processor is an element processor positioned at a predetermined interval in the line direction. And
[0015]
According to the third aspect of the present invention, since the element processors positioned at predetermined intervals in the line direction are the predetermined element processors, the data storage capacity can be further reduced and the data access speed can be increased. Can do.
[0016]
According to a fourth aspect of the present invention, in the image processing apparatus according to the first or second aspect of the present invention, the predetermined element processor is an element processor located at an even or odd number in a line direction. It is characterized by.
[0017]
According to the fourth aspect of the present invention, since the element processors located at the even or odd number in the line direction are the predetermined element processors, the predetermined element processors and other processors can be quickly and easily provided. Data can be set.
[0018]
An image processing method according to claim 5 is an image processing method for supplying image data to a plurality of element processors and causing each element processor to execute the same type of operation in parallel. Based on the feature amount of the image data, the data held by a predetermined element processor among a plurality of element processors that perform image data processing in parallel using data included in the image data is supplied to other element processors. And a control step of performing execution control of predetermined processing by each element processor simultaneously after supplying data to each element processor in the data supply process.
[0019]
According to the fifth aspect of the present invention, the data held by the predetermined element processor among the plurality of element processors including the arithmetic unit and the register for performing the processing of the image data in parallel using the data of the other element processors. The processing logic is similar even if the processing program is not executed multiple times, since the adaptive processing by each element processor is controlled in parallel after supplying the data required for the processed processing to other element processors. Multiple processes can be executed efficiently at once.
[0020]
According to a sixth aspect of the present invention, in the image processing method according to the fifth aspect of the present invention, the data necessary for processing by the plurality of element processors is stored in the storage means and stored in the storage means. Data is stored in the predetermined element processor.
[0021]
According to the sixth aspect of the present invention, the data necessary for processing by the plurality of element processors stored in the storage means is stored in the predetermined element processor. The speed can be increased.
[0022]
Further, the recording medium according to the invention described in claim 7 records the program for causing a computer to execute the method described in claim 5 or 6 so that the program can be read by a machine. The operation of 5 or 6 can be realized by a computer.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Exemplary embodiments of an image processing apparatus, an image processing method, and a computer-readable recording medium storing a program that causes a computer to execute the method will be described below in detail with reference to the accompanying drawings. . In the present embodiment, the case where the present invention is applied to a complex digital complex machine such as a copying machine, a printer, a scanner, and a facsimile machine will be described.
[0024]
(Embodiment 1)
First, the principle of the image processing apparatus according to this embodiment will be described. FIG. 1 is a block diagram functionally showing the configuration of the image processing apparatus according to this embodiment of the present invention. In FIG. 1, the image processing apparatus is formed of the following five units.
[0025]
Specifically, as shown in the figure, the image processing apparatus controls an image data control unit 100, an image reading unit 101 that reads image data, and an image memory that stores images to write / write image data. An image memory control unit 102 that performs reading, an image processing unit 103 that performs image processing such as processing and editing on the image data, and an image writing unit 104 that writes image data on transfer paper or the like.
[0026]
Each unit is arranged around the image data control unit 100, and the image reading unit 101, the image memory control unit 102, the image processing unit 103, and the image writing unit 104 are connected to the image data control unit 100, respectively. The density conversion of the binary image according to the present invention is performed by the image processing unit 103.
[0027]
(Image data control unit 100)
The image data control unit 100 includes:
(1) Data compression processing (primary compression) for improving data bus transfer efficiency,
(2) Transfer processing of primary compressed data to image data,
(3) Image composition processing (image data from a plurality of units can be composed. In addition, composition on a data bus is also included),
(4) Image shift processing (image shift in the main scanning and sub-scanning directions),
(5) Image area expansion processing (it is possible to enlarge the image area to the periphery by an arbitrary amount),
(6) Image scaling processing (for example, 50% or 200% fixed scaling),
(7) Parallel bus interface processing,
(8) Serial bus interface processing (interface with process controller 211 described later),
(9) Parallel data and serial data format conversion processing,
(10) Interface processing with the image reading unit 101,
(11) Interface processing with the image processing unit 103,
Etc.
[0028]
(Image reading unit 101)
The image reading unit 101 is
(1) Document reflected light reading process by optical system,
(2) Conversion processing into an electric signal in a CCD (Charge Coupled Device).
(3) Digitization processing by A / D converter,
(4) Shading correction processing (processing for correcting illuminance distribution unevenness of the light source),
(5) Scanner γ correction processing (processing for correcting the density characteristics of the reading system),
Etc.
[0029]
(Image memory control unit 102)
The image memory control unit 102
(1) Interface control processing with the system controller,
(2) Parallel bus control processing (interface control processing with parallel bus),
(3) Network control processing,
(4) Serial bus control processing (control processing of multiple external serial ports),
(5) Internal bus interface control processing (command control processing with the operation unit), (6) Local bus control processing (ROM, RAM, font data access control processing for starting the system controller),
(7) Memory module operation control processing (memory module write / read control processing, etc.)
(8) Memory module access control processing (processing to arbitrate memory access requests from multiple units),
(9) Data compression / decompression processing (processing to reduce the amount of data for effective use of memory),
(10) Image editing processing (memory area data clear, image data rotation processing, image composition processing in memory, etc.),
Etc.
[0030]
(Image processing unit 103)
The image processing unit 103
(1) Shading correction processing (processing for correcting illuminance distribution unevenness of the light source),
(2) Scanner γ correction processing (processing for correcting the density characteristics of the reading system),
(3) MTF correction processing,
(4) Smoothing process
(5) Arbitrary scaling processing in the main scanning direction,
(6) Density conversion (γ conversion processing: corresponding to density notch),
(7) Simple multi-value processing
(8) Simple binarization processing,
(9) error diffusion processing,
(10) Dither processing,
(11) Dot arrangement phase control processing (right dot, left dot),
(12) Isolated point removal processing,
(13) Image area separation processing (color determination, attribute determination, adaptive processing),
(14) Density conversion processing,
Etc.
[0031]
The image processing unit 103 supplies image data to a plurality of element processors, and performs SIMD processing that causes each element processor to execute the same operation in parallel.
[0032]
(Image writing unit 104)
The image writing unit 104
(1) Edge smoothing process (jaggy correction process),
(2) Correction processing for dot rearrangement,
(3) Image signal pulse control processing,
(4) Parallel data and serial data format conversion processing,
Etc.
[0033]
(Hardware configuration of digital multifunction device)
Next, a hardware configuration when the image processing apparatus according to the present embodiment constitutes a digital multi-function peripheral will be described. FIG. 2 is a block diagram showing an example of a hardware configuration of the image processing apparatus according to the present embodiment.
[0034]
In the block diagram of FIG. 2, the image processing apparatus according to the present embodiment includes a reading unit 201, a sensor board unit 202, an image data control unit 203, an image processing processor 204, and a video data control unit 205. And an image forming unit (engine) 206. The image processing apparatus according to the present embodiment includes a process controller 211, a RAM 212, and a ROM 213 via a serial bus 210.
[0035]
Here, the image processing processor 204 is a processor that performs image processing calculation using a SIMD type processor, and exchanges data with the outside via the image data control unit 203.
[0036]
Further, the image processing apparatus according to the present embodiment includes an image memory / access control unit 221 and a facsimile control unit 224 via a parallel bus 220, and a memory connected to the image memory / access control unit 221. A module 222, a system controller 231, a RAM 232, a ROM 233, and an operation panel 234 are provided.
[0037]
Here, the relationship between each component described above and each unit 100 to 104 shown in FIG. 1 will be described. That is, the function of the image reading unit 101 shown in FIG. 1 is realized by the reading unit 201 and the sensor board unit 202. Similarly, the function of the image data control unit 100 is realized by the image data control unit 203. Similarly, the function of the image processing unit 103 is realized by the image processor 204.
[0038]
Similarly, the image writing unit 104 is realized by the video / data control unit 205 and the image forming unit (engine) 206. Similarly, the image memory control unit 102 is realized by the image memory access control unit 221 and the memory module 222.
[0039]
Next, the contents of each component will be described. A reading unit 201 that optically reads a document includes a lamp, a mirror, and a lens, and condenses reflected light of lamp irradiation on the document on a light receiving element by the mirror and the lens.
[0040]
A light receiving element, for example, a CCD is mounted on the sensor board unit 202, and image data converted into an electrical signal in the CCD is converted into a digital signal and then output (transmitted) from the sensor board unit 202.
[0041]
Image data output (transmitted) from the sensor board unit 202 is input (received) to the image data control unit 203. The image data control unit 203 controls all image data transmission between the functional device (processing unit) and the data bus.
[0042]
The image data control unit 203 is a system controller that controls the image board with respect to the image data, the sensor board unit 202, the parallel bus 220, the data transfer between the image processing processors 204, and the process controller 211 for the image data and the overall control of the image processing apparatus. Communicate with H.231. The RAM 212 is used as a work area for the process controller 211, and the ROM 213 stores a boot program for the process controller 211 and the like.
[0043]
The image data output (transmitted) from the sensor board unit 202 is transferred (transmitted) to the image processing processor 204 via the image data control unit 203, and signal degradation (quantization into an optical system and a digital signal) The signal deterioration of the scanner system) is corrected and output (transmitted) to the image data control unit 203 again.
[0044]
The image memory access control unit 221 controls writing / reading of image data to / from the memory module 222. Further, the operation of each component connected to the parallel bus 220 is controlled. The RAM 232 is used as a work area for the system controller 231, and the ROM 233 stores a boot program for the system controller 231.
[0045]
The operation panel 234 inputs processing to be performed by the image processing apparatus. For example, the type of processing (copying, facsimile transmission, image reading, printing, etc.), the number of processings, etc. are input. Thereby, the image data control information can be input.
[0046]
Next, the read image data includes a job that is stored in the memory module 222 and reused, and a job that is not stored in the memory module 222. Each case will be described. As an example of storing in the memory module 222, when a plurality of copies of one document are copied, the reading unit 201 is operated only once and image data read by the reading unit 201 is stored in the memory module 222. There is a method of reading accumulated image data a plurality of times.
[0047]
As an example of not using the memory module 222, when only one original is copied, the read image data may be reproduced as it is, so that the image memory access control unit 221 accesses the memory module 222. There is no need to do.
[0048]
First, when the memory module 222 is not used, the data transferred from the image processor 204 to the image data controller 203 is returned from the image data controller 203 to the image processor 204 again. The image processor 204 performs image quality processing for converting luminance data by the CCD in the sensor board unit 202 into area gradation.
[0049]
The image data after the image quality processing is transferred from the image processor 204 to the video data control unit 205. The post-processing relating to dot arrangement and pulse control for reproducing the dots are performed on the signal changed to the area gradation, and then a reproduced image is formed on the transfer paper in the image forming unit 206.
[0050]
Next, a description will be given of the flow of image data in the case where additional processing such as rotation of the image direction, image synthesis, and the like is performed at the time of reading the image stored in the memory module 222. The image data transferred from the image processor 204 to the image data control unit 203 is sent from the image data control unit 203 to the image memory / access control unit 221 via the parallel bus 220.
[0051]
Here, based on the control of the system controller 231, image data and access control of the memory module 222, development of print data of an external PC (personal computer) 223, and image data for effective use of the memory module 222 Compress / decompress
[0052]
The image data sent to the image memory access control unit 221 is accumulated in the memory module 222 after data compression, and the accumulated image data is read out as necessary. The read image data is decompressed, restored to the original image data, and returned from the image memory / access control unit 221 to the image data control unit 203 via the parallel bus 220.
[0053]
After transfer from the image data control unit 203 to the image processing processor 204, image quality processing and pulse control by the video data control unit 205 are performed, and a reconstructed image is formed on the transfer paper in the image forming unit 206.
[0054]
In the flow of image data, the functions of the digital multi-function peripheral are realized by the bus control in the parallel bus 220 and the image data control unit 203. In the facsimile transmission function, the read image data is subjected to image processing by the image processor 204 and transferred to the facsimile control unit 224 via the image data control unit 203 and the parallel bus 220. The facsimile control unit 224 performs data conversion to the communication network and transmits the data to the public line (PN) 225 as facsimile data.
[0055]
On the other hand, the received facsimile data is converted from line data from the public line (PN) 225 to image data by the facsimile control unit 224, and to the image processor 204 via the parallel bus 220 and the image data control unit 203. Transferred. In this case, no special image quality processing is performed, the video / data control unit 205 performs dot rearrangement and pulse control, and the image forming unit 206 forms a reproduced image on the transfer paper.
[0056]
In a situation where a plurality of jobs, for example, a copy function, a facsimile transmission / reception function, and a printer output function operate in parallel, the system controller 231 and the process allocate the right to use the reading unit 201, the image forming unit 206, and the parallel bus 220 to the job. Control is performed by the controller 211.
[0057]
The process controller 211 controls the flow of image data, and the system controller 231 controls the entire system and manages the activation of each resource. The function selection of the digital multi-function peripheral is selected and input on the operation panel (operation unit) 234, and processing contents such as a copy function and a facsimile function are set.
[0058]
The system controller 231 and the process controller 211 communicate with each other via the parallel bus 220, the image data control unit 203, and the serial bus 210. Specifically, communication between the system controller 231 and the process controller 211 is performed by performing data format conversion for data interface between the parallel bus 220 and the serial bus 210 in the image data control unit 203.
[0059]
(Configuration of SIMD type processor)
Next, the configuration of the SIMD type processor will be described. FIG. 3 is an explanatory diagram for explaining the configuration of the SIMD type processor. As shown in the figure, in this SIMD type processor, accumulators (A) corresponding to the respective pixels are arranged in the main scanning direction.
[0060]
Each accumulator has a plurality of 8-bit registers in addition to the 16-bit width A and F registers, and stores calculation data, calculation results, and the like in these registers. One unit corresponding to one pixel is called 1PE (processor element), and a plurality of PEs arranged in the main scanning direction that can be processed at one time are called 1 SIMD. In this SIMD type processor, each PE can refer to the values of the three adjacent PEs on the left and right (values of the accumulator and the register).
[0061]
(Configuration of gradation processing unit)
Next, gradation processing performed on the image processing unit 103 shown in FIG. 1 will be described. Here, it is assumed that the gradation processing unit in the image processing unit 103 performs gradation processing.
[0062]
FIG. 4 is a functional block diagram illustrating a configuration of a gradation processing unit that performs gradation processing on an image after shading correction. As shown in the figure, the gradation processing unit 401 first performs a data load process 403 of the gradation process 1 and a data load process 404 of the gradation process 2, and is necessary based on the feature amount of the image. Data set 405 is performed, and quantization (N-value conversion) processing 406 for all pixels is executed in one operation.
[0063]
Therefore, according to the gradation processing unit 401, data supply and selection are set in accordance with the feature amount of the image. Therefore, the same processing is integrated into as much as possible and the same processing is duplicated. Can be avoided. Note that the feature amount of the image here is a feature amount for each pixel such as edge / non-edge distinction or noise / non-noise.
[0064]
(Supplying data to each element processor)
Next, supply of data from the data memory (DATA RAM) to each element processor will be described. FIG. 5 is an explanatory diagram for explaining the supply of data from the data memory (DATA RAM) to each element processor. Note that L3 to L1, P, and U1 to U3 shown in the figure correspond to the respective pixels, and each pixel position is indicated by 0 to 6. Further, at the stage of supplying data, since it is not known which data needs to be supplied to which pixel, here, the required data is regularly supplied.
[0065]
That is, when each pixel selects either ternary error diffusion using the two threshold values a and b or binary error diffusion using the threshold value c based on the respective feature values. As shown in FIG. 5A, all the threshold values a, b, and c are set in the registers of the pixels whose pixel positions are even.
[0066]
For example, when the pixel of interest P is a pixel that performs ternary error diffusion, it is ternarized by referring to L1 or U1 data, and conversely, when the pixel of interest P is a pixel that performs binary error diffusion. , L1 or U1 is referred to and binarized.
[0067]
Specifically, as shown in FIG. 5B, the three threshold values a, b, and c are stored in a data memory (DATA RAM) 501, and the three threshold values of the data memory 501 are set. Read into even-pixel registers R10, R11, R12. Then, a flag is set for the pixel for which ternary error diffusion is performed and the threshold values a and b are set in the register F, and a threshold value c is set for the register F without setting a flag for the pixel which is not subjected to ternary error diffusion. Overlay and set.
[0068]
When the image data is smaller than the upper bit (a or c) of the register F, “00” is output. When the image data is larger, compared with the lower bit (b or c) of the register F, when it is larger, “11” is output. If it is smaller, the process of outputting “10” or “01” is performed simultaneously for each pixel.
[0069]
Here, in the case of a pixel that performs binary error diffusion, both the upper bit threshold value and the lower bit threshold value of register F are c, so that only “00” or “11” is output. In other words, even if the binary error diffusion is operated in the same manner as the ternary error diffusion, the binarization processing result is obtained. Note that data loading is not necessarily limited to pixels at even positions, and can be at arbitrary positions.
[0070]
Next, a data supply procedure from the data memory (DATA RAM) shown in FIG. 5 to each element processor will be described. FIG. 6 is a flowchart showing a data supply procedure from the data memory (DATA RAM) shown in FIG. 5 to each element processor.
[0071]
As shown in the figure, first, it is checked whether or not the position is an even position (step S601). In this case (No at step S601), flag = 0 is set (step S603).
[0072]
If this flag is not 1 (No at Step S604), it is further checked whether or not the feature amount data is 1 (Step S609). If the feature amount is 1 (Yes at Step S609), it is adjacent. The threshold values a and b held in the register are set and quantized (steps S610 and S612). If the feature quantity is not 1 (No in step S609), the threshold value c held in the adjacent register is set. Quantization is performed (steps S611 and S612).
[0073]
On the other hand, if this flag is 1 (Yes at step S604), the threshold data feature value data is 1 after loading the threshold data stored in the data memory 501 (step S605). It is further investigated whether or not (step S606).
[0074]
As a result, when the feature amount is 1 (Yes at Step S606), the loaded threshold values a and b are set and quantized (Steps S608 and S612), and when the feature amount is not 1 (Step S606). No), the loaded threshold value c is set and quantized (steps S607 and S612).
[0075]
As described above, in the first embodiment, the threshold values a, b, and c stored in the data memory (DATA RAM) 501 are stored in the even-numbered registers R10 to R12. The threshold value is set in the register F based on the feature amount, and in the case of an odd number position, the threshold value held in the register in the even number position is set in the register F based on the feature amount. Therefore, even if the processing program is not executed a plurality of times, a plurality of processes having similar processing logic can be efficiently executed at a time.
[0076]
(Embodiment 2)
By the way, in the first embodiment, the case where the binarization threshold value and the ternary threshold value are set is shown. However, in the second embodiment, all the processes are performed without switching the processing for each pixel. A case where 4 × 4 dither processing is performed on a pixel will be described. In this case, the description other than the supply of data to each element processor is the same as that described in the first embodiment, and the description thereof is omitted here.
[0077]
FIG. 7 is an explanatory diagram for explaining the supply of data from the data memory (DATA RAM) according to the second embodiment to each element processor. As in the first embodiment, L3 to L1, P, and U1 to U3 shown in the figure correspond to the pixels, and the pixel positions are indicated by 0 to 6. Further, at the stage of supplying data, since it is not known which data needs to be supplied to which pixel, here, the required data is regularly supplied.
[0078]
As shown in FIG. 7A, the dither matrix threshold data stored in the data memory (DATA RAM) 701 shown in FIG. 7B is supplied to a register whose pixel positions are even. The data t00 to t33 stored in the data memory 701 are threshold values for forming the dither matrix shown in FIG. 6C, and the threshold values of the adjacent pixels are arranged and stored in 16 bits. . Since the register F shown in FIG. 6A has a 16-bit width, two pieces of data stored in the data memory 701 can be extracted in one operation, for example, t00 and t01.
[0079]
Then, the odd-numbered pixel can supply data from the memory with a small number of operations by acquiring data from the lower bits of the register F of the adjacent even-numbered pixel. Specifically, when processing the first line of dither, originally four load operations are required to load four data t00 to t03, but in this embodiment, , T00 and t02, and a load operation for loading data from odd-numbered pixels to even-numbered pixels, for a total of three load operations. Similarly, when an 8 × 8 dither matrix is used, eight load operations can be processed by five load operations. Note that, after this data set, N-value conversion is performed depending on the size.
[0080]
Next, a data supply procedure from the data memory (DATA RAM) shown in FIG. 7 to each element processor will be described. FIG. 8 is a flowchart showing a data supply procedure from the data memory (DATA RAM) shown in FIG. 7 to each element processor.
[0081]
As shown in the figure, first, it is checked whether or not the pixel position is an even number (step S801). If it is an even position (step S801 affirmative), flag = 1 is set (step S802). If it is not the position (No at Step S801), the flag = 0 is set (Step S803).
[0082]
Then, it is checked whether or not this flag is 1 (step S804). If it is 1 (Yes at step S804), the threshold data stored in the data memory 501 is loaded (step S805).
[0083]
Thereafter, it is checked whether or not this flag is 0 (step S806). If it is 0 (Yes in step S806), threshold data is supplied from even-numbered pixels (step S807).
[0084]
Then, it is checked whether or not the image data is larger than the threshold data (step S808). If the image data is larger (Yes in step S808), the output is set to 1 (step S809), and if not larger (No in step S808). Output = 0 is set (step S810).
[0085]
As described above, in the second embodiment, the threshold values of the dither matrix are stored in the data memory (DATA RAM) 701, and the threshold values of the adjacent pixels are taken out side by side to obtain the pixels of even-numbered pixels. Stored in the register F, this threshold value is set in the register R10 in the case of the even position, and the threshold value held in the register F in the even position is set in the register R10 in the case of the odd position. Since each pixel is processed, a plurality of processes having similar processing logic can be efficiently executed at a time without executing the processing program a plurality of times.
[0086]
(Embodiment 3)
In the second embodiment, the case where one dither matrix is used has been described. However, the present invention can also be applied to the case where a plurality of dither matrices are used. Therefore, the third embodiment shows a case where two dither matrices are used separately.
[0087]
FIG. 9 is an explanatory diagram for explaining the supply of data from the data memory (DATA RAM) according to the third embodiment to each element processor. Here, the case where the dither matrices 902 and 903 shown in FIG.
[0088]
If the range in which one pixel of SIMD can supply data in one operation is up to three pixels on the left and right as shown in FIG. 3, it is not necessary to load data evenly / oddly. And a program operation such as loading at a position of a multiple of 4 + 1. Therefore, in the third embodiment, each threshold value of dither matrix 902 is loaded at a multiple of 4 positions, and each threshold value of dither matrix 903 is loaded at a position of multiples of 4 + 1.
[0089]
Specifically, in this case, the threshold values t0a to t0p of the dither matrix 902 and the threshold values t00 to t33 of the dither matrix 903 are stored in the data memory (DATA RAM) 901. The threshold values t00 and t01 are stored in the register F at the pixel position 0, the threshold values t02 and t03 are stored in the register R10, and the threshold values of the dither matrix 903 are also stored in each register R11 and the like. Similarly, when the pixel position is a multiple of 4, the threshold value of the dither matrix 903 is stored.
[0090]
On the other hand, threshold values t0a and t0b are stored in the register F at the pixel position 1, threshold values t0c and t0d are stored in the register R10, and threshold values of the dither matrix 902 are also stored in each register R11 and the like. Similarly, the threshold value of the dither matrix 902 is stored when the pixel position is a multiple of 4 + 1.
[0091]
Here, since the range in which one pixel of SIMD can supply data in one operation is up to three pixels on the left and right, each threshold value of the dither matrices 902 and 903 can be loaded at each pixel position.
[0092]
As described above, in the third embodiment, the threshold values of the two kinds of dither matrices 902 and 903 are stored in the data memory (DATA RAM) 701 and stored in the registers at pixel positions that are multiples of four. Each threshold value of the dither matrix 903 is stored, each threshold value of the dither matrix 902 is stored in each register of the pixel position of a multiple of 4 + 1, and each pixel position is loaded with these threshold value data. Since each pixel is processed in a batch after being set in its own register, it is possible to efficiently execute a plurality of processes having similar processing logics at a time without executing the processing program a plurality of times.
[0093]
(Embodiment 4)
By the way, in the second and third embodiments, the case where each threshold value of the dither matrix is simply set is shown. However, the present invention is not limited to this, and noise data is added to the threshold value. Thus, it can also be applied to binarization. Therefore, the fourth embodiment shows a case where binarization is performed by adding noise data to a threshold value.
[0094]
FIG. 10 is an explanatory diagram for explaining the supply of data from the data memory (DATA RAM) according to the fourth embodiment to each element processor. Note that the dither matrix threshold values are loaded to the even-numbered pixels and assigned to the odd-numbered pixels in the same manner as in the second embodiment, and thus the description of the dither matrix is omitted.
[0095]
A 3 × 3 matrix 1003 shown in FIG. 6C is noise data. Here, the threshold value is changed by adding the noise data to the threshold value of the dither matrix 1002 and performing binarization. Multi-value processing is performed. If the noise data is negative, the noise data is added by subtracting the magnitude of the noise.
[0096]
Specifically, in the fourth embodiment, the threshold value and noise data of the dither matrix 1002 are stored in the data memory (DATA RAM) 1001, and the noise data is loaded into a register whose pixel position is a multiple of 3. For the pixels at other pixel positions (multiples of 3 + 1, multiples of 3 + 2), necessary noise data is acquired from this multiple of 3 registers, and whether or not noise is added depending on the feature amount of the image. To perform adaptive processing.
[0097]
Next, a data supply procedure from the data memory (DATA RAM) shown in FIG. 10 to each element processor will be described. FIG. 11 is a flowchart showing a data supply procedure from the data memory (DATA RAM) shown in FIG. 10 to each element processor.
[0098]
As shown in the figure, first, it is checked whether or not the pixel position is an even number (step S1101). If the pixel position is an even position (Yes at step S1101), a threshold value is loaded from the memory (step S1102). If it is not an even position (No in step S1101), data is loaded from the even position pixel (step S1103).
[0099]
Thereafter, it is confirmed whether or not the pixel position is a multiple of 3 (step S1104). If it is a multiple of 3 (Yes in step S1104), the noise data is loaded as it is (step S1105). The noise data is a value that is added / subtracted by a certain magnitude v.
[0100]
On the other hand, if it is not a multiple of 3 (No at Step S1104), it is checked whether the pixel position is a multiple of 3 + 1 (Step S1106). If it is a multiple of 3 + 1 (Yes at Step S1106), R11 data is extracted from the adjacent pixel and set (step S1107), and if it is a multiple of 3 + 2 (No in step S1106), R12 data is extracted and set from the two adjacent pixels (step S1108). It should be noted that whether to refer to the left side or the right side can be arbitrarily set.
[0101]
Then, it is checked whether or not the feature data is true (step S1109). If true (Yes in step S1109), the stored data is set to 0 (step S1110) and the stored data is added to the threshold value (step S1110). Step S1111). If it is false (No at step S1109), the stored data is added to the threshold value as it is (step S1111). That is, here, whether or not to add noise is determined based on the feature amount data. If the feature amount data is true, the noise data is changed to zero.
[0102]
Then, it is checked whether or not the image data is larger than the threshold data (step S1112). If the image data is larger (step S1112 affirmative), the result = 1 is set (step S1113), and if not larger (step S1112 negative). Result = 0 (step S1114).
[0103]
As described above, in the fourth embodiment, the threshold value and noise data 1003 of the dither matrix 1002 are stored in the data memory (DATA RAM) 1001, and the noise data 1003 is stored based on the feature amount data. Since the threshold value is set in each register while deciding whether or not to add to the threshold value, and then the processing of each pixel is performed collectively, the processing logic is similar even if the processing program is not executed multiple times Multiple processes can be executed efficiently at once.
[0104]
【The invention's effect】
As described above, according to the first aspect of the present invention, the predetermined element of the plurality of element processors including the arithmetic unit and the register that performs the processing of the image data in parallel using the data included in the other element processors. After supplying the data required for processing held by one of the element processors to other element processors, the adaptive processing by each element processor is configured to execute and control in parallel, so the processing program does not have to be executed multiple times. There is an effect that an image processing apparatus that can efficiently execute a plurality of processes having similar processing logics at a time can be obtained.
[0105]
According to the second aspect of the present invention, since the data necessary for processing by the plurality of element processors stored in the storage means is stored in the predetermined element processor, the data storage capacity can be reduced and the data access can be performed. It is possible to obtain an image processing apparatus capable of achieving a higher speed.
[0106]
According to the third aspect of the present invention, since the element processors positioned at predetermined intervals in the line direction are configured as the predetermined element processors, the data storage capacity is further reduced and the data access speed is increased. There is an effect that an image processing apparatus capable of performing the above is obtained.
[0107]
According to the invention described in claim 4, since the element processors located at the even or odd number in the line direction are configured as the predetermined element processors, the predetermined element processors and other processors can be quickly and easily provided. Thus, an effect is obtained that an image processing apparatus capable of setting data is obtained.
[0108]
According to the fifth aspect of the present invention, a predetermined element processor among a plurality of element processors including a calculation unit and a register that performs processing of image data in parallel using data of another element processor. After supplying the data required for the retained processing to other element processors, the adaptive processing by each element processor is configured to be executed and controlled in parallel, so that the processing logic is similar even if the processing program is not executed multiple times Thus, there is an effect that an image processing method capable of efficiently executing the plurality of processes at once can be obtained.
[0109]
According to the sixth aspect of the present invention, since data necessary for processing by the plurality of element processors stored in the storage means is stored in the predetermined element processor, data storage capacity can be reduced and data access can be performed. It is possible to obtain an image processing method capable of achieving a higher speed.
[0110]
Further, according to the invention described in claim 7, by recording a program for causing a computer to execute the method described in claim 5 or 6, the program can be read by a machine. There is an effect that a recording medium capable of realizing the operation of No. 6 by a computer is obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram functionally showing the configuration of an image processing apparatus according to an embodiment of the present invention.
FIG. 2 is a block diagram showing an example of a hardware configuration of the image processing apparatus according to the present embodiment.
FIG. 3 is an explanatory diagram for explaining a configuration of a SIMD type processor;
FIG. 4 is a functional block diagram illustrating a configuration of a gradation processing unit that performs gradation processing on an image after shading correction.
FIG. 5 is an explanatory diagram for explaining supply of data from the data memory (DATA RAM) according to the first embodiment to each element processor;
6 is a flowchart showing a data supply procedure from the data memory (DATA RAM) shown in FIG. 5 to each element processor; FIG.
FIG. 7 is an explanatory diagram for explaining supply of data from a data memory (DATA RAM) according to the second embodiment to each element processor;
FIG. 8 is a flowchart showing a data supply procedure from the data memory (DATA RAM) shown in FIG. 7 to each element processor;
FIG. 9 is an explanatory diagram for explaining the supply of data from the data memory (DATA RAM) according to the third embodiment to each element processor;
FIG. 10 is an explanatory diagram for explaining the supply of data from the data memory (DATA RAM) according to the fourth embodiment to each element processor;
FIG. 11 is a flowchart showing a data supply procedure from the data memory (DATA RAM) shown in FIG. 10 to each element processor;
FIG. 12 is an explanatory diagram showing a configuration in a case where adaptive gradation processing is performed using an ASIC image processing apparatus.
FIG. 13 is a configuration diagram showing a conventional general configuration when a SIMD type processor is used.
14 is a configuration diagram illustrating a general configuration of a gradation processing unit illustrated in FIG. 13;
[Explanation of symbols]
100 Image data control unit
101 Image reading unit
102 Image memory control unit
103 Image processing unit
104 Image writing unit
201 Reading unit
202 Sensor board unit
203 Image data control unit
204 Image processor
205 Video data controller
206 Imaging unit (engine)
210 Serial bus
211 Process controller
212,232 RAM
213,233 ROM
220 Parallel bus
221 Image memory access controller
222 Memory module
223 Personal computer (PC)
224 Facsimile control unit
225 Public line
231 System Controller
234 Operation panel
401 gradation processing unit
402 Feature signal
403 Data load for gradation processing 1
404 Data load for gradation processing 2
405 Dataset
406 N-value conversion
501,701,901,1001 Data memory
702, 902, 903, 1002 dither matrix
1003 Noise data

Claims

複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーに同種の演算を同時並行に実行させる画像処理装置において、
他の要素プロセッサーが有するデータを利用して画像データの処理を並列におこなう複数の要素プロセッサーと、
所定の要素プロセッサーにより保持されたデータを前記画像データの特徴量に基づいて選択して他の要素プロセッサーに供給するデータ供給手段と、
前記データ供給手段による各要素プロセッサーへのデータ供給後に、各要素プロセッサーによる所定の処理を同時並行的に実行制御する制御手段と、
を備えたことを特徴とする画像処理装置。In an image processing apparatus that supplies image data to a plurality of element processors and causes each element processor to execute the same type of operation in parallel,
A plurality of element processors that process image data in parallel using data of other element processors ; and
Data supply means for selecting data held by a predetermined element processor based on the feature amount of the image data and supplying the selected data to another element processor;
Control means for performing execution control of predetermined processing by each element processor simultaneously after supplying data to each element processor by the data supply means;
An image processing apparatus comprising:

前記複数の要素プロセッサーによる処理にそれぞれ必要なデータを記憶する記憶手段をさらに備え、前記記憶手段に記憶したデータを前記所定の要素プロセッサーに格納することを特徴とする請求項１に記載の画像処理装置。2. The image processing according to claim 1, further comprising storage means for storing data required for processing by the plurality of element processors, and storing the data stored in the storage means in the predetermined element processor. apparatus.

前記所定の要素プロセッサーは、ライン方向に所定の間隔で位置する要素プロセッサーであることを特徴とする請求項１または２に記載の画像処理装置。The image processing apparatus according to claim 1, wherein the predetermined element processor is an element processor positioned at a predetermined interval in a line direction.

前記所定の要素プロセッサーは、ライン方向の偶数番目若しくは奇数番目に位置する要素プロセッサーであることを特徴とする請求項１または２に記載の画像処理装置。The image processing apparatus according to claim 1, wherein the predetermined element processor is an element processor located at an even or odd number in a line direction.

複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーに同種の演算を同時並行に実行させる画像処理方法において、
他の要素プロセッサーが有するデータを利用して画像データの処理を並列におこなう複数の要素プロセッサーのうちの所定の要素プロセッサーにより保持されたデータを前記画像データの特徴量に基づいて選択して他の要素プロセッサーに供給するデータ供給工程と、
前記データ供給工程による各要素プロセッサーへのデータ供給後に、各要素プロセッサーによる所定の処理を同時並行的に実行制御する制御工程と、
を含んだことを特徴とする画像処理方法。In an image processing method of supplying image data to a plurality of element processors and causing each element processor to execute the same type of operation in parallel,
Using the data included in the different elements processors of the image data to the data held by the given element processors of the plurality of elements processors performing the processing of the image data in parallel feature amount to another selected based A data supply process to be supplied to the element processor;
A control step of performing execution control of a predetermined process by each of the element processors simultaneously after supplying data to each of the element processors by the data supply step;
An image processing method comprising:

前記複数の要素プロセッサーによる処理にそれぞれ必要なデータを記憶手段に記憶し、該記憶手段に記憶したデータを前記所定の要素プロセッサーに格納することを特徴とする請求項５に記載の画像処理方法。6. The image processing method according to claim 5, wherein data necessary for processing by the plurality of element processors is stored in a storage unit, and the data stored in the storage unit is stored in the predetermined element processor.

前記請求項５または６に記載された方法をコンピュータに実行させるプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。A computer-readable recording medium having recorded thereon a program for causing a computer to execute the method according to claim 5 or 6.