JP3881134B2 - Ｍｏｓセンサーおよびその製造方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、センサーの製造方法に関するものであり、特にフォトダイオードをＭＯＳゲートに電気的に接続するための方法に関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】
近年、電荷結合素子(ＣＣＤ)は画像抽出用のデジタルセンサーによく使用されている。その利用は、閉回路ＴＶ、カメラ、ビデオレコーダー等にまで広がっている。しかしながら、ＣＣＤには製造にかかるコストが高く、また小型化が十分でないという問題がある。そこで、小型化、エネルギー消費量および製造コストの低減を達成するために、半導体技術によって形成できるＣＭＯＳフォトダイオードが将来ＣＣＤに代る有力な候補となっている。
【０００３】
通常、センサは、回路領域とフォトダイオードで構成される感光領域とを含む。フォトダイオードは、光エネルギーを電気信号にＰ−Ｎ接合を介して変換する感光(光検出)半導体デバイスである。Ｐ−Ｎ接合での内部電場の存在により、光がＰ−Ｎ接合を照らさない時、Ｎ形領域(N-doped region)の電子とＰ形領域(P-doped region)の正孔(hole)はＰ−Ｎ接合を横切って拡散できない。しかしながら、十分な強度の光線が接合領域に照射されると、電子―正孔ペアが接合領域内に生成される。これらの電子―正孔ペアは、内部電場を有する領域に達すると互いから離れる。電子は、Ｎ形領域に向かって移動し、正孔はＰ形領域に向かって移動する。これによりＰ−Ｎ接合電極に電流が流れる。理想的には、フォトダイオードは、デバイスが暗闇に放置される時に流れる電流がないオープン回路状態にあるべきである。
【０００４】
従来、信号は、感光領域から回路領域にＰ−Ｎフォトダイオードと接続する金属配線のみを介して伝達される。金属配線とＰ−Ｎフォトダイオードとの間の接合は、極めて低いポテンシャル障壁(potential barrier)を有する。暗電流(dark current)がＰ−Ｎフォトダイオード内に存在すると、それは接合障壁(junction barrier)を介して金属配線に流れやすく、結果的に誤判定を引き起こすノイズ信号になる。
【０００５】
【課題を解決するための手段】
本発明の目的は、ＭＯＳセンサーの製造方法を提供することである。すなわち、本発明のＭＯＳセンサーの製造方法は、基板内に延出するＰ形領域を形成するステップと、Ｐ形領域上に積層ポリシリコン構造を形成するステップと、積層ポリシリコン構造を注入バッファー層として使用してＰ形領域にイオンを注入し、基板内に浅い深さで延出するＮ形領域を形成するステップと、積層ポリシリコン構造をパターンニングおよびエッチングして、Ｐ形領域上にＮ形領域を部分的に露出する積層ポリシリコンリングを形成するステップと、積層ポリシリコンリングをＭＯＳトランジスタのゲートと電気的に接続する金属配線を形成するステップとを含むことを特徴とするものである。
【０００６】
積層ポリシリコン構造は、Ｐ形領域上に第１ポリシリコン膜を蒸着するステップと、第１ポリシリコン膜上に第２ポリシリコン膜を蒸着するステップとにより形成されることが好ましい。また、第２ポリシリコン膜の蒸着に先立って、第１ポリシリコン膜をパターンニングおよびエッチングしてＰ形領域を露出する少なくとも一つの窓孔を形成するステップを更に含むことが好ましい。また、第２ポリシリコン膜が第１ポリシリコン膜を覆うと共に、形成された窓孔を介してＰ形領域と接触するように第２ポリシリコン膜を蒸着することが好ましい。
【０００７】
積層ポリシリコン構造は、イオン注入ステップにおけるダメージから基板を保護する注入バッファー層としての役割を担う。更に、積層ポリシリコンリングと金属配線とを介してフォトダイオードがＭＯＳゲートに電気的に接続されるので、ＭＯＳセンサーが作動する時にフォトダイオードから出力される暗電流を低減できる。
【０００８】
本発明に関する上記記載内容および以下に記載される本発明の詳細な説明はともに例示的なものであり、本発明はこれらに限定されるものではなく、請求項に基づいて解釈されるべきである。
【０００９】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面に基づいて詳細に説明する。
【００１０】
図１(ａ)〜図１(ｉ)は、本発明のＭＯＳセンサーの製造方法を示す概略断面図である。
【００１１】
図１(ａ)に示すように、Ｐ形ドープドシリコンのような基板１００を準備する。双ウェル(twin well)プロセスを実施して、基板１００内に実質的に深い深さで延出するＰウェルとＮウェルを形成する。図中、Ｐウェルは番号１０４によって示されているが、Ｎウェルは図１(ａ)中に示されていない。感光領域および回路領域を含む感光ユニットセルがＰウェル内およびＰウェル上に形成されるだろう。
【００１２】
フィールド酸化物領域のようなフィールド絶縁領域１０２を基板１００のＰウェル１０４のエッジ部に形成する。フィールド酸化物領域１０２は熱酸化プロセスの手法により形成することができる。フィールド酸化物領域１０２は、第１活性領域１０３ａおよび第２活性領域１０３ｂを露出する。第１活性領域１０３ａの下部には感光領域が形成されるだろう。第２活性領域１０３ｂ上にはトランジスタが形成されるだろう。トランジスタを有する第２活性領域が回路領域となる。
【００１３】
更に、犠牲酸化物層１０６を第１活性領域１０３ａおよび第２活性領域１０３ｂ上に形成する。犠牲酸化物層１０６は熱酸化技術もしくは蒸着技術の使用により形成することができる。
【００１４】
次に、図１(ｂ)に示すように、第１ポリシリコン膜１０８を基板１００上に形成する。第１ポリシリコン膜１０８は、化学気相蒸着法(ＣＶＤ)により形成することができる。
【００１５】
次に、図１(ｃ)に示すように、フォトレジストパターン１１０を第１ポリシリコン膜１０８上に形成する。第１フォトレジストパターン１１０の露光および現像に続いて、第１ポリシリコン膜１０８をエッチングして、第１活性領域１０３ａ上の犠牲酸化物層１０６を露出する複数の窓穴１１２を形成する。エッチングは、第１フォトレジストパターン１１０をマスクパターンとして使用し、ドライエッチングプロセスの手法により行うことができる。図中、エッチングされた第１ポリシリコン膜は、番号１０８ａとして示される。
【００１６】
次に、図１(ｄ)に示すように、窓孔１１２によって露出された犠牲酸化物層１０６が窓孔の底部をクリーニングすることにより除去される。このクリーニングは、ウェットエッチングの手法により実施することができる。図中、残留する犠牲酸化物層は番号１０６ａとして示される。
【００１７】
次に、図１(ｅ)に示すように、第１フォトレジストパターン１１０を除去した後、第１ポリシリコン膜１０８ａ上に第２ポリシリコン膜１１４を蒸着する。第２ポリシリコン膜１１４は、第１ポリシリコン膜１０８ａに設けられた窓孔１１２を介して基板と接触する。第１ポリシリコン膜１０８ａと第２ポリシリコン膜１１４とによって積層ポリシリコン構造１１５を形成する。
【００１８】
次に、図１(ｆ)に示すように、Ｐウェル１０４内に実質的に浅い深さで延出するＮ形領域１２０を第１活性領域１０３ａに形成する。Ｎ形領域１２０とＰウェル領域１０４とによってＰ−Ｎフォトダイオードを形成する。たとえば、Ｎ形領域１２０は、第１活性領域１０３ａ上の第２ポリシリコン膜１１４上に第２フォトレジストパターン１１６を形成し、この第２フォトレジストパターン１１６をマスクとして使用して基板１００内に燐イオンを注入することにより形成できる。このイオン注入ステップにおいて、積層ポリシリコン構造１１５は、基板１００をイオン注入によるダメージから保護する注入バッファー層としての役割を担う。図中の矢印はイオン注入の方向を示す。
【００１９】
次に、図１(ｇ)に示すように、第２フォトレジストパターン１１６を除去した後、積層ポリシリコン構造１１５をパターンニングおよびエッチングして第１活性領域１０３ａ上に積層ポリシリコンリング１２２を形成する。エッチングされた第１ポリシリコン膜１０８ｂおよびエッチングされた第２ポリシリコン膜１１４ａを含む積層ポリシリコンリング１２２は、Ｎ形領域１２０を部分的に露出する開口１１８を取り囲むように形成される。例えば、積層ポリシリコンリングは、積層ポリシリコン構造１１５上にフォトレジストパターン(図示せず)を形成し、このフォトレジストパタ―ンをマスクとして使用して積層ポリシリコン構造の所定部分をエッチング除去することにより形成できる。このエッチングステップ後、フォトレジストパターンは除去される。
【００２０】
次に、図１(ｈ)に示すように、トランジスタを第２活性領域１０３ｂ上に形成する。例えば、このトランジスタとして、ＣＭＯＳトランジスタを使用することができる。このトランジスタは、ゲート１２４、ソース／ドレイン領域１２６、ＬＤＤ領域１２８を含む。
【００２１】
トランジスタの形成に続いて、図１(ｉ)に示すように、金属相互接続プロセス(metal-interconnecting process)を実施する。例えば、この相互接続プロセスは、金属配線１３０によってゲート１２４を積層ポリシリコンリング１２２に電気的に接続するステップと、ソース／ドレイン領域１２６上にタングステンプラグ１４４を形成するステップと、タングステンプラグ１４４上に光遮蔽金属部材１４６を形成するステップとを含む。
【００２２】
図２は、本発明の実施例に基づくＭＯＳセンサーの概略上面図を示す。図２に示すように、トランジスタＱ₂がトランジスタＱ₁及びＱ₃を含む回路領域１０３ｂ上に配置される。金属配線１３０は、積層ポリシリコンリング１２２とトランジスタＱ₂のゲート１３２との間の接続媒体として形成される。
【００２３】
本発明において、フォトダイオードは、金属配線のみを介してではなく、積層ポリシリコンリングと金属配線とを介してＭＯＳゲートと電気的に接続される。拡散障壁(diffusion barrier)は、ドーパント分離(dopant segregation)のために積層ポリシリコンリングと基板との間に形成される。ＭＯＳセンサが作動する時、拡散障壁は、フォトダイオードからＭＯＳゲートに流れる暗電流の強度を低下させる。これにより、フォトダイオードから出力される暗電流を低減できる。この暗電流の低減は、ＭＯＳセンサーのオン／オフ比を増加させ、結果的にＭＯＳセンサーのコントラスト比を増加させる。換言すれば、本発明により改善された感度を有するＭＯＳセンサーを製造することができる。
【００２４】
【発明の効果】
以上をまとめると、本発明のＭＯＳセンサーの製造方法は以下の長所を奏するものである。
【００２５】
１．積層ポリシリコン構造を注入バッファー層として使用することにより、イオン注入ステップによるダメージから基板を保護することができる。
【００２６】
２．積層ポリシリコンリングと金属配線とを介してフォトダイオードをＭＯＳゲートと電気的に接続することにより、ＭＯＳセンサー作動時にフォトダイオードから出力される暗電流を低減することができる。
【００２７】
以上のごとく本発明を好適な実施例により説明したが当業者であれば容易に理解できるように、本発明の技術思想の範囲内において適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は特許請求の範囲およびそれと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【図１】 (ａ)〜(ｉ)は、本発明に基づくＭＯＳセンサーの製造方法の一例を示す概略断面図である。
【図２】本発明に基づくＭＯＳセンサーの一例を示す概略上面図である。
【符号の説明】
１００ 基板
１０２ フィールド絶縁領域
１０３ａ 第１活性領域
１０３ｂ 第２活性領域
１０４ Ｐウェル領域
１０６ 犠牲酸化物層
１０６ａ 残留する犠牲酸化物層
１０８ 第１ポリシリコン膜
１０８ａ エッチング後の第１ポリシリコン膜
１１０ 第１フォトレジストパターン
１１２ 窓孔
１１４ 第２ポリシリコン膜
１１５ 積層ポリシリコン構造
１１６ 第２フォトレジストパターン
１１９ イオン注入方向
１２０ Ｎ形領域
１２２ 積層ポリシリコンリング
１２４ ゲート
１２６ ソース／ドレイン領域
１２８ ＬＤＤ領域
１３０ 金属配線
１３２ トランジスタＱ₂のゲート
１４４ タングステンプラグ
１４６ 光遮蔽金属部材

Claims (7)

1. 基板内に延出するＰ形領域を形成するステップと、前記Ｐ形領域上に積層ポリシリコン構造を形成するステップと、前記積層ポリシリコン構造を注入バッファー層として使用して前記Ｐ形領域内にイオンを注入し、基板内に浅い深さで延出するＮ形領域を形成するステップと、前記積層ポリシリコン構造をパターンニングおよびエッチングして、前記Ｐ形領域上で前記Ｎ形領域を部分的に露出する積層ポリシリコンリングを形成するステップと、前記積層ポリシリコンリングをＭＯＳトランジスタのゲートと電気的に接続する金属配線を形成するステップとを含むことを特徴とするＭＯＳセンサーの製造方法。
2. 前記積層ポリシリコン構造は、前記Ｐ形領域上に第１ポリシリコン膜を蒸着するステップと、前記第１ポリシリコン膜上に第２ポリシリコン膜を蒸着するステップとにより形成されることを特徴とする請求項１に記載のＭＯＳセンサーの製造方法。
3. 前記第２ポリシリコン膜の蒸着に先立って、前記第１ポリシリコン膜をパターンニングおよびエッチングして前記Ｐ形領域を露出する少なくとも一つの窓孔を形成するステップを更に含むことを特徴とする請求項２に記載のＭＯＳセンサーの製造方法。
4. 前記第２ポリシリコン膜は、前記第１ポリシリコン膜を覆うと共に、前記窓孔を介して前記Ｐ形領域と接触するように蒸着されることを特徴とする請求項３に記載のＭＯＳセンサーの製造方法。
5. Ｐ形領域および前記Ｐ形領域上のＮ形領域を有するシリコンフォトダイオードとＭＯＳトランジスタのゲートとが電気的に接続されるＭＯＳセンサーの製造方法であって、前記製造方法は、前記Ｐ形領域上に第１ポリシリコン膜を蒸着するステップと、第２ポリシリコン膜の蒸着に先立って、前記第１ポリシリコン膜をパターンニングおよびエッチングして前記Ｐ形領域を露出する少なくとも一つの窓孔を形成するステップと、前記第１ポリシリコン膜上に前記第２ポリシリコン膜を蒸着するステップと、前記第１及び第２ポリシリコン膜を注入バッファー層として使用して前記Ｐ形領域にイオンを注入し、前記Ｐ形領域内に浅い深さで延出する前記Ｎ形領域を形成するステップと、前記第１及び第２ポリシリコン膜をパターンニングおよびエッチングすることにより、前記Ｎ形領域を部分的に露出する開口を囲むように前記Ｎ形領域上に積層ポリシリコンリングを形成するステップと、前記積層ポリシリコンリングと金属配線とを介して前記シリコンフォトダイオードを前記ＭＯＳトランジスタのゲートに電気的に接続するステップとを含むことを特徴とするＭＯＳセンサーの製造方法。
6. 前記第２ポリシリコン膜は、前記第１ポリシリコン膜を覆うと共に、前記窓孔を介して前記Ｐ形領域と接触するように蒸着されることを特徴とする請求項５に記載の方法。
7. ゲートを有するＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートに接続される金属配線と、前記金属配線に接続される積層ポリシリコンリングと、前記積層ポリシリコンリングに接続され、Ｐ形領域および前記Ｐ形領域上のＮ形領域を有するシリコンフォトダイオードとを含み、前記積層ポリシリコンリングは、前記Ｎ形領域を部分的に露出する開口を囲むように形成され、第１ポリシリコン膜と前記第１ポリシリコン膜上に形成される第２ポリシリコン膜を含み、前記第１ポリシリコン膜は、少なくとも一つの窓孔を有し、前記窓孔を介して前記第２ポリシリコン膜が前記Ｎ形領域と接触することを特徴とするＭＯＳセンサー。

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