JP3881134B2 - Mosセンサーおよびその製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、センサーの製造方法に関するものであり、特にフォトダイオードをMOSゲートに電気的に接続するための方法に関するものである。
【0002】
【従来の技術および発明が解決しようとする課題】
近年、電荷結合素子(CCD)は画像抽出用のデジタルセンサーによく使用されている。その利用は、閉回路TV、カメラ、ビデオレコーダー等にまで広がっている。しかしながら、CCDには製造にかかるコストが高く、また小型化が十分でないという問題がある。そこで、小型化、エネルギー消費量および製造コストの低減を達成するために、半導体技術によって形成できるCMOSフォトダイオードが将来CCDに代る有力な候補となっている。
【0003】
通常、センサは、回路領域とフォトダイオードで構成される感光領域とを含む。フォトダイオードは、光エネルギーを電気信号にP−N接合を介して変換する感光(光検出)半導体デバイスである。P−N接合での内部電場の存在により、光がP−N接合を照らさない時、N形領域(N-doped region)の電子とP形領域(P-doped region)の正孔(hole)はP−N接合を横切って拡散できない。しかしながら、十分な強度の光線が接合領域に照射されると、電子―正孔ペアが接合領域内に生成される。これらの電子―正孔ペアは、内部電場を有する領域に達すると互いから離れる。電子は、N形領域に向かって移動し、正孔はP形領域に向かって移動する。これによりP−N接合電極に電流が流れる。理想的には、フォトダイオードは、デバイスが暗闇に放置される時に流れる電流がないオープン回路状態にあるべきである。
【0004】
従来、信号は、感光領域から回路領域にP−Nフォトダイオードと接続する金属配線のみを介して伝達される。金属配線とP−Nフォトダイオードとの間の接合は、極めて低いポテンシャル障壁(potential barrier)を有する。暗電流(dark current)がP−Nフォトダイオード内に存在すると、それは接合障壁(junction barrier)を介して金属配線に流れやすく、結果的に誤判定を引き起こすノイズ信号になる。
【0005】
【課題を解決するための手段】
本発明の目的は、MOSセンサーの製造方法を提供することである。すなわち、本発明のMOSセンサーの製造方法は、基板内に延出するP形領域を形成するステップと、P形領域上に積層ポリシリコン構造を形成するステップと、積層ポリシリコン構造を注入バッファー層として使用してP形領域にイオンを注入し、基板内に浅い深さで延出するN形領域を形成するステップと、積層ポリシリコン構造をパターンニングおよびエッチングして、P形領域上にN形領域を部分的に露出する積層ポリシリコンリングを形成するステップと、積層ポリシリコンリングをMOSトランジスタのゲートと電気的に接続する金属配線を形成するステップとを含むことを特徴とするものである。
【0006】
積層ポリシリコン構造は、P形領域上に第1ポリシリコン膜を蒸着するステップと、第1ポリシリコン膜上に第2ポリシリコン膜を蒸着するステップとにより形成されることが好ましい。また、第2ポリシリコン膜の蒸着に先立って、第1ポリシリコン膜をパターンニングおよびエッチングしてP形領域を露出する少なくとも一つの窓孔を形成するステップを更に含むことが好ましい。また、第2ポリシリコン膜が第1ポリシリコン膜を覆うと共に、形成された窓孔を介してP形領域と接触するように第2ポリシリコン膜を蒸着することが好ましい。
【0007】
積層ポリシリコン構造は、イオン注入ステップにおけるダメージから基板を保護する注入バッファー層としての役割を担う。更に、積層ポリシリコンリングと金属配線とを介してフォトダイオードがMOSゲートに電気的に接続されるので、MOSセンサーが作動する時にフォトダイオードから出力される暗電流を低減できる。
【0008】
本発明に関する上記記載内容および以下に記載される本発明の詳細な説明はともに例示的なものであり、本発明はこれらに限定されるものではなく、請求項に基づいて解釈されるべきである。
【0009】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面に基づいて詳細に説明する。
【0010】
図1(a)〜図1(i)は、本発明のMOSセンサーの製造方法を示す概略断面図である。
【0011】
図1(a)に示すように、P形ドープドシリコンのような基板100を準備する。双ウェル(twin well)プロセスを実施して、基板100内に実質的に深い深さで延出するPウェルとNウェルを形成する。図中、Pウェルは番号104によって示されているが、Nウェルは図1(a)中に示されていない。感光領域および回路領域を含む感光ユニットセルがPウェル内およびPウェル上に形成されるだろう。
【0012】
フィールド酸化物領域のようなフィールド絶縁領域102を基板100のPウェル104のエッジ部に形成する。フィールド酸化物領域102は熱酸化プロセスの手法により形成することができる。フィールド酸化物領域102は、第1活性領域103aおよび第2活性領域103bを露出する。第1活性領域103aの下部には感光領域が形成されるだろう。第2活性領域103b上にはトランジスタが形成されるだろう。トランジスタを有する第2活性領域が回路領域となる。
【0013】
更に、犠牲酸化物層106を第1活性領域103aおよび第2活性領域103b上に形成する。犠牲酸化物層106は熱酸化技術もしくは蒸着技術の使用により形成することができる。
【0014】
次に、図1(b)に示すように、第1ポリシリコン膜108を基板100上に形成する。第1ポリシリコン膜108は、化学気相蒸着法(CVD)により形成することができる。
【0015】
次に、図1(c)に示すように、フォトレジストパターン110を第1ポリシリコン膜108上に形成する。第1フォトレジストパターン110の露光および現像に続いて、第1ポリシリコン膜108をエッチングして、第1活性領域103a上の犠牲酸化物層106を露出する複数の窓穴112を形成する。エッチングは、第1フォトレジストパターン110をマスクパターンとして使用し、ドライエッチングプロセスの手法により行うことができる。図中、エッチングされた第1ポリシリコン膜は、番号108aとして示される。
【0016】
次に、図1(d)に示すように、窓孔112によって露出された犠牲酸化物層106が窓孔の底部をクリーニングすることにより除去される。このクリーニングは、ウェットエッチングの手法により実施することができる。図中、残留する犠牲酸化物層は番号106aとして示される。
【0017】
次に、図1(e)に示すように、第1フォトレジストパターン110を除去した後、第1ポリシリコン膜108a上に第2ポリシリコン膜114を蒸着する。第2ポリシリコン膜114は、第1ポリシリコン膜108aに設けられた窓孔112を介して基板と接触する。第1ポリシリコン膜108aと第2ポリシリコン膜114とによって積層ポリシリコン構造115を形成する。
【0018】
次に、図1(f)に示すように、Pウェル104内に実質的に浅い深さで延出するN形領域120を第1活性領域103aに形成する。N形領域120とPウェル領域104とによってP−Nフォトダイオードを形成する。たとえば、N形領域120は、第1活性領域103a上の第2ポリシリコン膜114上に第2フォトレジストパターン116を形成し、この第2フォトレジストパターン116をマスクとして使用して基板100内に燐イオンを注入することにより形成できる。このイオン注入ステップにおいて、積層ポリシリコン構造115は、基板100をイオン注入によるダメージから保護する注入バッファー層としての役割を担う。図中の矢印はイオン注入の方向を示す。
【0019】
次に、図1(g)に示すように、第2フォトレジストパターン116を除去した後、積層ポリシリコン構造115をパターンニングおよびエッチングして第1活性領域103a上に積層ポリシリコンリング122を形成する。エッチングされた第1ポリシリコン膜108bおよびエッチングされた第2ポリシリコン膜114aを含む積層ポリシリコンリング122は、N形領域120を部分的に露出する開口118を取り囲むように形成される。例えば、積層ポリシリコンリングは、積層ポリシリコン構造115上にフォトレジストパターン(図示せず)を形成し、このフォトレジストパタ―ンをマスクとして使用して積層ポリシリコン構造の所定部分をエッチング除去することにより形成できる。このエッチングステップ後、フォトレジストパターンは除去される。
【0020】
次に、図1(h)に示すように、トランジスタを第2活性領域103b上に形成する。例えば、このトランジスタとして、CMOSトランジスタを使用することができる。このトランジスタは、ゲート124、ソース/ドレイン領域126、LDD領域128を含む。
【0021】
トランジスタの形成に続いて、図1(i)に示すように、金属相互接続プロセス(metal-interconnecting process)を実施する。例えば、この相互接続プロセスは、金属配線130によってゲート124を積層ポリシリコンリング122に電気的に接続するステップと、ソース/ドレイン領域126上にタングステンプラグ144を形成するステップと、タングステンプラグ144上に光遮蔽金属部材146を形成するステップとを含む。
【0022】
図2は、本発明の実施例に基づくMOSセンサーの概略上面図を示す。図2に示すように、トランジスタQ2がトランジスタQ1及びQ3を含む回路領域103b上に配置される。金属配線130は、積層ポリシリコンリング122とトランジスタQ2のゲート132との間の接続媒体として形成される。
【0023】
本発明において、フォトダイオードは、金属配線のみを介してではなく、積層ポリシリコンリングと金属配線とを介してMOSゲートと電気的に接続される。拡散障壁(diffusion barrier)は、ドーパント分離(dopant segregation)のために積層ポリシリコンリングと基板との間に形成される。MOSセンサが作動する時、拡散障壁は、フォトダイオードからMOSゲートに流れる暗電流の強度を低下させる。これにより、フォトダイオードから出力される暗電流を低減できる。この暗電流の低減は、MOSセンサーのオン/オフ比を増加させ、結果的にMOSセンサーのコントラスト比を増加させる。換言すれば、本発明により改善された感度を有するMOSセンサーを製造することができる。
【0024】
【発明の効果】
以上をまとめると、本発明のMOSセンサーの製造方法は以下の長所を奏するものである。
【0025】
1.積層ポリシリコン構造を注入バッファー層として使用することにより、イオン注入ステップによるダメージから基板を保護することができる。
【0026】
2.積層ポリシリコンリングと金属配線とを介してフォトダイオードをMOSゲートと電気的に接続することにより、MOSセンサー作動時にフォトダイオードから出力される暗電流を低減することができる。
【0027】
以上のごとく本発明を好適な実施例により説明したが当業者であれば容易に理解できるように、本発明の技術思想の範囲内において適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は特許請求の範囲およびそれと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【図1】 (a)〜(i)は、本発明に基づくMOSセンサーの製造方法の一例を示す概略断面図である。
【図2】本発明に基づくMOSセンサーの一例を示す概略上面図である。
【符号の説明】
100 基板
102 フィールド絶縁領域
103a 第1活性領域
103b 第2活性領域
104 Pウェル領域
106 犠牲酸化物層
106a 残留する犠牲酸化物層
108 第1ポリシリコン膜
108a エッチング後の第1ポリシリコン膜
110 第1フォトレジストパターン
112 窓孔
114 第2ポリシリコン膜
115 積層ポリシリコン構造
116 第2フォトレジストパターン
119 イオン注入方向
120 N形領域
122 積層ポリシリコンリング
124 ゲート
126 ソース/ドレイン領域
128 LDD領域
130 金属配線
132 トランジスタQ2のゲート
144 タングステンプラグ
146 光遮蔽金属部材
Claims (7)
- 基板内に延出するP形領域を形成するステップと、前記P形領域上に積層ポリシリコン構造を形成するステップと、前記積層ポリシリコン構造を注入バッファー層として使用して前記P形領域内にイオンを注入し、基板内に浅い深さで延出するN形領域を形成するステップと、前記積層ポリシリコン構造をパターンニングおよびエッチングして、前記P形領域上で前記N形領域を部分的に露出する積層ポリシリコンリングを形成するステップと、前記積層ポリシリコンリングをMOSトランジスタのゲートと電気的に接続する金属配線を形成するステップとを含むことを特徴とするMOSセンサーの製造方法。
- 前記積層ポリシリコン構造は、前記P形領域上に第1ポリシリコン膜を蒸着するステップと、前記第1ポリシリコン膜上に第2ポリシリコン膜を蒸着するステップとにより形成されることを特徴とする請求項1に記載のMOSセンサーの製造方法。
- 前記第2ポリシリコン膜の蒸着に先立って、前記第1ポリシリコン膜をパターンニングおよびエッチングして前記P形領域を露出する少なくとも一つの窓孔を形成するステップを更に含むことを特徴とする請求項2に記載のMOSセンサーの製造方法。
- 前記第2ポリシリコン膜は、前記第1ポリシリコン膜を覆うと共に、前記窓孔を介して前記P形領域と接触するように蒸着されることを特徴とする請求項3に記載のMOSセンサーの製造方法。
- P形領域および前記P形領域上のN形領域を有するシリコンフォトダイオードとMOSトランジスタのゲートとが電気的に接続されるMOSセンサーの製造方法であって、前記製造方法は、前記P形領域上に第1ポリシリコン膜を蒸着するステップと、第2ポリシリコン膜の蒸着に先立って、前記第1ポリシリコン膜をパターンニングおよびエッチングして前記P形領域を露出する少なくとも一つの窓孔を形成するステップと、前記第1ポリシリコン膜上に前記第2ポリシリコン膜を蒸着するステップと、前記第1及び第2ポリシリコン膜を注入バッファー層として使用して前記P形領域にイオンを注入し、前記P形領域内に浅い深さで延出する前記N形領域を形成するステップと、前記第1及び第2ポリシリコン膜をパターンニングおよびエッチングすることにより、前記N形領域を部分的に露出する開口を囲むように前記N形領域上に積層ポリシリコンリングを形成するステップと、前記積層ポリシリコンリングと金属配線とを介して前記シリコンフォトダイオードを前記MOSトランジスタのゲートに電気的に接続するステップとを含むことを特徴とするMOSセンサーの製造方法。
- 前記第2ポリシリコン膜は、前記第1ポリシリコン膜を覆うと共に、前記窓孔を介して前記P形領域と接触するように蒸着されることを特徴とする請求項5に記載の方法。
- ゲートを有するMOSトランジスタと、前記MOSトランジスタのゲートに接続される金属配線と、前記金属配線に接続される積層ポリシリコンリングと、前記積層ポリシリコンリングに接続され、P形領域および前記P形領域上のN形領域を有するシリコンフォトダイオードとを含み、前記積層ポリシリコンリングは、前記N形領域を部分的に露出する開口を囲むように形成され、第1ポリシリコン膜と前記第1ポリシリコン膜上に形成される第2ポリシリコン膜を含み、前記第1ポリシリコン膜は、少なくとも一つの窓孔を有し、前記窓孔を介して前記第2ポリシリコン膜が前記N形領域と接触することを特徴とするMOSセンサー。
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