JP3879881B2 - 半導体メモリ装置のモード設定回路 - Google Patents
半導体メモリ装置のモード設定回路 Download PDFInfo
- Publication number
- JP3879881B2 JP3879881B2 JP27865497A JP27865497A JP3879881B2 JP 3879881 B2 JP3879881 B2 JP 3879881B2 JP 27865497 A JP27865497 A JP 27865497A JP 27865497 A JP27865497 A JP 27865497A JP 3879881 B2 JP3879881 B2 JP 3879881B2
- Authority
- JP
- Japan
- Prior art keywords
- mode setting
- inverter
- transistor
- pad
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置のモード設定回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の応用範囲の急速な拡大に伴い、幾つかのモードをワンチップ上で実現するための設計技術が発達してきた。このような多様な動作モードを持つ半導体メモリ装置は、特定動作モードを選択するためにモード設定回路を必要とする。例えば、特定動作モードの選択のためのモード設定信号を発生するために、外部電圧ＶＣＣ端又は接地電圧ＧＮＤ端にモード設定パッドをボンディングする方法がよく知られている。
【０００３】
図１は、従来のモード設定回路の具体的な回路図であり、モード設定パッド１００、高抵抗トランジスタ１０５及びドライバ部１０１〜１０４で構成される。
【０００４】
高抵抗トランジスタ１０５は、モード設定パッド１００から接地へチャネル接続され、ゲート端子がチップ内部で生成される内部電圧ＶＩＮに、それぞれ接続される。内部電圧ＶＩＮは通常論理”ハイ”なので、高抵抗トランジスタ１０５はオン状態となる。そこで、高抵抗トランジスタ１０５は、モード設定パッド１００にモード設定用の”ハイ”電圧が印加されているときに支障をきたさない一方、モード設定パッド１００が浮きパッドになるとモード設定パッド１００の電荷を接地へ放電させるように、高抵抗チャネルになるように作られる。ドライバ部は、モード設定パッド１００に外部電圧ＶＣＣ端がボンディングされている時、モード設定パッド１００の電圧レベルと同じレベルをモード設定回路の出力端に出力する。このドライバ部は、モード設定パッド１００とノードＮ１との間に接続される第１インバータ（ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２）と、ノードＮ１に接続される第２インバータ（ＰＭＯＳトランジスタ１０３、ＮＭＯＳトランジスタ１０４）とから構成される。
【０００５】
動作時に、モード設定パッド１００が外部電圧ＶＣＣ端にボンディングされた場合、第１インバータは論理“ロウ”を、第２インバータは論理“ハイ”を出力して、モード設定信号ＯＵＴを活性化する。その間、高抵抗トランジスタ１０５は継続してオン状態にあるが、チャネルサイズの調整で高抵抗としてあるので、モード設定パッド１００は論理“ハイ”を保持できる。
【０００６】
一方、モード設定パッド１００がフローティングの場合、モード設定パッド１００の電荷はオン状態の高抵抗トランジスタ１０５を通じて接地へ放電される。従って、モード設定パッド１００の電圧は、論理“ロウ”になる。これにより、第１インバータはノードＮ１を論理“ハイ”にし、第２インバータは論理”ロウ”を出力して、モード設定信号ＯＵＴを非活性化する。
【０００７】
【発明が解決しようとする課題】
高抵抗トランジスタ１０５及びドライバ部は、レイアウト面積最小化のために接地を共有する。従って、グランドノイズが接地を共有する回路から発生する場合、モード設定回路はグランドノイズの影響を受ける。例えば、グランドレベルがグランドノイズのためにＮＭＯＳトランジスタのしきい値電圧Ｖｔｎを越えるほどアンダーシュートすると、ＮＭＯＳトランジスタ１０２はオン状態となり、第２インバータはモード設定信号ＯＵＴを論理“ハイ”に活性化させてしまう。すなわち、モード設定パッド１００が外部電圧ＶＣＣ端にボンディングされていなくても、特定動作モードを選択すことがある。このような間違った動作により、チップに致命的な欠陥が誘発されることがある。
【０００８】
本発明は以上のような問題を解決して、グランドノイズに対し安定してモード設定信号を発生し、チップの信頼性を向上させるためのモード設定回路を提供する。
【０００９】
【課題を解決するための手段】
このような目的を達成するために本発明のモード設定回路は、モード設定パッドの入力信号をドライバ部で反転駆動してモード設定信号を発生する半導体メモリ装置のモード設定回路において、ドライバ部で発生する信号に応じてモード設定パッドを接地へ短絡させるディスチャージトランジスタを設けたことを特徴とする。ディスチャージトランジスタは、グランドノイズをモード設定パッドへ伝達可能なチャネル抵抗としてある。モード設定パッドと接地との間に設けられてメモリ装置の内部電源により恒常オンとされ且つモード設定パッドに加えられる論理ハイ電圧のドライバ部への伝達は可能とする高抵抗のチャネル抵抗をもった高抵抗トランジスタを備える。ドライバ部は、モード設定パッドの入力信号を反転させる第１インバータ及び該第１インバータの出力を反転させる第２インバータからなり、これら第１インバータ又は第２インバータのいずれかの出力に従いディスチャージトランジスタがオンオフする。ディスチャージトランジスタは第１インバータの出力に従うＮＭＯＳトランジスタであるか、又は、第２インバータの出力に従うＰＭＯＳトランジスタである。
【００１０】
具体的なモード設定回路としては、モード設定パッドの入力信号を反転させる第１ＣＭＯＳインバータ及び該第１ＣＭＯＳインバータの出力を反転させてモード設定信号を発生する第２ＣＭＯＳインバータからなるドライバ部を備えた半導体メモリ装置のモード設定回路において、第１ＣＭＯＳインバータの出力に応じて該第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートを接地へ短絡させるディスチャージトランジスタを設けたことを特徴とする。ディスチャージトランジスタはＮＭＯＳトランジスタであり、また、グランドノイズを第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートへ伝達可能なチャネル抵抗としてある。モード設定パッドと接地との間に設けられてメモリ装置の内部電源により恒常オンとされ且つモード設定パッドに加えられる論理ハイ電圧の第１ＣＭＯＳインバータへの伝達は可能とする高抵抗のチャネル抵抗をもった高抵抗トランジスタを備える。
【００１１】
別の例として、モード設定パッドの入力信号を反転させる第１ＣＭＯＳインバータ及び該第１ＣＭＯＳインバータの出力を反転させてモード設定信号を発生する第２ＣＭＯＳインバータからなるドライバ部を備えた半導体メモリ装置のモード設定回路において、第２ＣＭＯＳインバータの出力に応じて第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートを接地へ短絡させるディスチャージトランジスタを設けたことを特徴とする。ディスチャージトランジスタはＰＭＯＳトランジスタであり、また、グランドノイズを第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートへ伝達可能なチャネル抵抗としてある。モード設定パッドと接地との間に設けられてメモり装置の内部電源により恒常オンとされ且つモード設定パッドに加えられる論理ハイ電圧の第１ＣＭＯＳインバータへの伝達は可能とする高抵抗のチャネル抵抗をもった高抵抗トランジスタを備える。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照しつつ詳細に説明する。
【００１３】
図２は、本発明のモード設定回路図である。同図によると、図１と同一の構成要素に、モード設定パッド１００から接地へチャネル接続し、ノードＮ１にゲート端子を接続したＮＭＯＳトランジスタ１０６をディスチャージトランジスタとして加えてある。このＮＭＯＳトランジスタ１０６はチャネル抵抗を十分に小さくしている。
【００１４】
動作説明を行うと、モード設定パッド１００が外部電圧ＶＣＣ端にボンディングされた場合、第１インバータはモード設定パッド１００の論理“ハイ”レベルを反転して出力する。第２インバータは、第１インバータの出力を受けて論理“ハイ”レベルに活性化されたモード設定信号ＯＵＴを発生する。この時ノードＮ１は論理“ロウ”であるので、ディスチャージトランジスタ１０６はオフ状態である。また、高抵抗トランジスタ１０５は継続してオン状態であるが、チャネル抵抗が大きいので、モード設定パッド１００は論理“ハイ”レベルを保持する。
【００１５】
これに対して、モード設定パッド１００がフローティングの場合、モード設定パッド１００の電荷は、オン状態の高抵抗トランジスタ１０５を通じて接地へ放電される。これにより、モード設定パッド１００は論理“ロウ”を持つようになる。また、ディスチャージトランジスタ１０６のゲート端子には第１インバータの出力”ハイ”が入力され、ディスチャージトランジスタ１０６はオンする。ディスチャージトランジスタ１０６のチャネル抵抗は十分に小さいため、モード設定パッド１００は接地へ短絡させられる。つまり、モード設定パッド１００の電位はグランド電圧レベルの変動に左右され、グランドレベルがノイズによってＮＭＯＳトランジスタのしきい値電圧Ｖｔｎ分アンダーシュートしても、ＮＭＯＳトランジスタ１０２のゲート電圧とソース電圧が同時に変動しＶＧＳが変わらないので、ＮＭＯＳトランジスタ１０２がオンすることはない。その結果、モード設定信号ＯＵＴは、論理“ロウ”の非活性状態を安定して保持する。
【００１６】
図３は本発明の他の実施形態の回路図である。同図は、図２に示したＮＭＯＳトランジスタ１０６の代りに、ＰＭＯＳトランジスタ１０７を、モード設定パッド１００から接地へチャネル接続し、モード設定信号ＯＵＴにゲート端子を接続して設置している。このディスチャージトランジスタ１０７のチャネル抵抗も十分に小さくする。
【００１７】
この回路の動作は、モード設定パッド１００が外部電圧ＶＣＣ端にボンディングされた場合、図２に示したものと同様に動作する。
【００１８】
それに対して、モード設定パッド１００がフローティングの場合、モード設定パッド１００の電荷は、オン状態の高抵抗トランジスタ１０５により接地へ放電される。これにより、モード設定パッド１００は論理”ロウ”になり、第１インバータは論理“ハイ”を出力し、第２インバータは、論理“ロウ”になって非活性化したモード設定信号ＯＵＴを発生する。この論理“ロウ”のモード設定信号ＯＵＴは、ディスチャージトランジスタ１０７をオンさせる。ディスチャージトランジスタ１０７のチャネル抵抗は十分に小さいので、モード設定パッド１００の電圧レベルには、グランドレベルが供給され、グランドノイズによる変動に左右される。これにより、ＮＭＯＳトランジスタ１０２のゲート電圧及びソース電圧には、同じグランドレベルが印加されるので、ＮＭＯＳトランジスタ１０２はオン状態となることがない。その結果、モード設定信号ＯＵＴは、論理“ロウ”の非活性状態を安定して保持する。
【００１９】
【発明の効果】
以上のように本発明により、モード設定パッドが浮いている場合でも、グランドノイズによるモード設定信号の誤作動が防げ、製品の高信頼性が図れる。
【図面の簡単な説明】
【図１】従来のモード設定回路の回路図。
【図２】本発明のモード設定回路の回路図。
【図３】本発明の他の実施形態のモード設定回路の回路図。
【符号の説明】
１００ モード設定パッド
１０１ 第１インバータ（ＰＭＯＳトランジスタ）
１０２ 第１インバータ（ＮＭＯＳトランジスタ）
１０３ 第２インバータ（ＰＭＯＳトランジスタ）
１０４ 第２インバータ（ＮＭＯＳトランジスタ）
１０５ 高抵抗トランジスタ
１０６ ディスチャージトランジスタ（ＮＭＯＳ）
１０７ ディスチャージトランジスタ（ＰＭＯＳ）
Ｎ１ 第１インバータ出力
ＯＵＴ モード設定信号出力
【発明の属する技術分野】
本発明は、半導体メモリ装置のモード設定回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の応用範囲の急速な拡大に伴い、幾つかのモードをワンチップ上で実現するための設計技術が発達してきた。このような多様な動作モードを持つ半導体メモリ装置は、特定動作モードを選択するためにモード設定回路を必要とする。例えば、特定動作モードの選択のためのモード設定信号を発生するために、外部電圧ＶＣＣ端又は接地電圧ＧＮＤ端にモード設定パッドをボンディングする方法がよく知られている。
【０００３】
図１は、従来のモード設定回路の具体的な回路図であり、モード設定パッド１００、高抵抗トランジスタ１０５及びドライバ部１０１〜１０４で構成される。
【０００４】
高抵抗トランジスタ１０５は、モード設定パッド１００から接地へチャネル接続され、ゲート端子がチップ内部で生成される内部電圧ＶＩＮに、それぞれ接続される。内部電圧ＶＩＮは通常論理”ハイ”なので、高抵抗トランジスタ１０５はオン状態となる。そこで、高抵抗トランジスタ１０５は、モード設定パッド１００にモード設定用の”ハイ”電圧が印加されているときに支障をきたさない一方、モード設定パッド１００が浮きパッドになるとモード設定パッド１００の電荷を接地へ放電させるように、高抵抗チャネルになるように作られる。ドライバ部は、モード設定パッド１００に外部電圧ＶＣＣ端がボンディングされている時、モード設定パッド１００の電圧レベルと同じレベルをモード設定回路の出力端に出力する。このドライバ部は、モード設定パッド１００とノードＮ１との間に接続される第１インバータ（ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２）と、ノードＮ１に接続される第２インバータ（ＰＭＯＳトランジスタ１０３、ＮＭＯＳトランジスタ１０４）とから構成される。
【０００５】
動作時に、モード設定パッド１００が外部電圧ＶＣＣ端にボンディングされた場合、第１インバータは論理“ロウ”を、第２インバータは論理“ハイ”を出力して、モード設定信号ＯＵＴを活性化する。その間、高抵抗トランジスタ１０５は継続してオン状態にあるが、チャネルサイズの調整で高抵抗としてあるので、モード設定パッド１００は論理“ハイ”を保持できる。
【０００６】
一方、モード設定パッド１００がフローティングの場合、モード設定パッド１００の電荷はオン状態の高抵抗トランジスタ１０５を通じて接地へ放電される。従って、モード設定パッド１００の電圧は、論理“ロウ”になる。これにより、第１インバータはノードＮ１を論理“ハイ”にし、第２インバータは論理”ロウ”を出力して、モード設定信号ＯＵＴを非活性化する。
【０００７】
【発明が解決しようとする課題】
高抵抗トランジスタ１０５及びドライバ部は、レイアウト面積最小化のために接地を共有する。従って、グランドノイズが接地を共有する回路から発生する場合、モード設定回路はグランドノイズの影響を受ける。例えば、グランドレベルがグランドノイズのためにＮＭＯＳトランジスタのしきい値電圧Ｖｔｎを越えるほどアンダーシュートすると、ＮＭＯＳトランジスタ１０２はオン状態となり、第２インバータはモード設定信号ＯＵＴを論理“ハイ”に活性化させてしまう。すなわち、モード設定パッド１００が外部電圧ＶＣＣ端にボンディングされていなくても、特定動作モードを選択すことがある。このような間違った動作により、チップに致命的な欠陥が誘発されることがある。
【０００８】
本発明は以上のような問題を解決して、グランドノイズに対し安定してモード設定信号を発生し、チップの信頼性を向上させるためのモード設定回路を提供する。
【０００９】
【課題を解決するための手段】
このような目的を達成するために本発明のモード設定回路は、モード設定パッドの入力信号をドライバ部で反転駆動してモード設定信号を発生する半導体メモリ装置のモード設定回路において、ドライバ部で発生する信号に応じてモード設定パッドを接地へ短絡させるディスチャージトランジスタを設けたことを特徴とする。ディスチャージトランジスタは、グランドノイズをモード設定パッドへ伝達可能なチャネル抵抗としてある。モード設定パッドと接地との間に設けられてメモリ装置の内部電源により恒常オンとされ且つモード設定パッドに加えられる論理ハイ電圧のドライバ部への伝達は可能とする高抵抗のチャネル抵抗をもった高抵抗トランジスタを備える。ドライバ部は、モード設定パッドの入力信号を反転させる第１インバータ及び該第１インバータの出力を反転させる第２インバータからなり、これら第１インバータ又は第２インバータのいずれかの出力に従いディスチャージトランジスタがオンオフする。ディスチャージトランジスタは第１インバータの出力に従うＮＭＯＳトランジスタであるか、又は、第２インバータの出力に従うＰＭＯＳトランジスタである。
【００１０】
具体的なモード設定回路としては、モード設定パッドの入力信号を反転させる第１ＣＭＯＳインバータ及び該第１ＣＭＯＳインバータの出力を反転させてモード設定信号を発生する第２ＣＭＯＳインバータからなるドライバ部を備えた半導体メモリ装置のモード設定回路において、第１ＣＭＯＳインバータの出力に応じて該第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートを接地へ短絡させるディスチャージトランジスタを設けたことを特徴とする。ディスチャージトランジスタはＮＭＯＳトランジスタであり、また、グランドノイズを第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートへ伝達可能なチャネル抵抗としてある。モード設定パッドと接地との間に設けられてメモリ装置の内部電源により恒常オンとされ且つモード設定パッドに加えられる論理ハイ電圧の第１ＣＭＯＳインバータへの伝達は可能とする高抵抗のチャネル抵抗をもった高抵抗トランジスタを備える。
【００１１】
別の例として、モード設定パッドの入力信号を反転させる第１ＣＭＯＳインバータ及び該第１ＣＭＯＳインバータの出力を反転させてモード設定信号を発生する第２ＣＭＯＳインバータからなるドライバ部を備えた半導体メモリ装置のモード設定回路において、第２ＣＭＯＳインバータの出力に応じて第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートを接地へ短絡させるディスチャージトランジスタを設けたことを特徴とする。ディスチャージトランジスタはＰＭＯＳトランジスタであり、また、グランドノイズを第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートへ伝達可能なチャネル抵抗としてある。モード設定パッドと接地との間に設けられてメモり装置の内部電源により恒常オンとされ且つモード設定パッドに加えられる論理ハイ電圧の第１ＣＭＯＳインバータへの伝達は可能とする高抵抗のチャネル抵抗をもった高抵抗トランジスタを備える。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照しつつ詳細に説明する。
【００１３】
図２は、本発明のモード設定回路図である。同図によると、図１と同一の構成要素に、モード設定パッド１００から接地へチャネル接続し、ノードＮ１にゲート端子を接続したＮＭＯＳトランジスタ１０６をディスチャージトランジスタとして加えてある。このＮＭＯＳトランジスタ１０６はチャネル抵抗を十分に小さくしている。
【００１４】
動作説明を行うと、モード設定パッド１００が外部電圧ＶＣＣ端にボンディングされた場合、第１インバータはモード設定パッド１００の論理“ハイ”レベルを反転して出力する。第２インバータは、第１インバータの出力を受けて論理“ハイ”レベルに活性化されたモード設定信号ＯＵＴを発生する。この時ノードＮ１は論理“ロウ”であるので、ディスチャージトランジスタ１０６はオフ状態である。また、高抵抗トランジスタ１０５は継続してオン状態であるが、チャネル抵抗が大きいので、モード設定パッド１００は論理“ハイ”レベルを保持する。
【００１５】
これに対して、モード設定パッド１００がフローティングの場合、モード設定パッド１００の電荷は、オン状態の高抵抗トランジスタ１０５を通じて接地へ放電される。これにより、モード設定パッド１００は論理“ロウ”を持つようになる。また、ディスチャージトランジスタ１０６のゲート端子には第１インバータの出力”ハイ”が入力され、ディスチャージトランジスタ１０６はオンする。ディスチャージトランジスタ１０６のチャネル抵抗は十分に小さいため、モード設定パッド１００は接地へ短絡させられる。つまり、モード設定パッド１００の電位はグランド電圧レベルの変動に左右され、グランドレベルがノイズによってＮＭＯＳトランジスタのしきい値電圧Ｖｔｎ分アンダーシュートしても、ＮＭＯＳトランジスタ１０２のゲート電圧とソース電圧が同時に変動しＶＧＳが変わらないので、ＮＭＯＳトランジスタ１０２がオンすることはない。その結果、モード設定信号ＯＵＴは、論理“ロウ”の非活性状態を安定して保持する。
【００１６】
図３は本発明の他の実施形態の回路図である。同図は、図２に示したＮＭＯＳトランジスタ１０６の代りに、ＰＭＯＳトランジスタ１０７を、モード設定パッド１００から接地へチャネル接続し、モード設定信号ＯＵＴにゲート端子を接続して設置している。このディスチャージトランジスタ１０７のチャネル抵抗も十分に小さくする。
【００１７】
この回路の動作は、モード設定パッド１００が外部電圧ＶＣＣ端にボンディングされた場合、図２に示したものと同様に動作する。
【００１８】
それに対して、モード設定パッド１００がフローティングの場合、モード設定パッド１００の電荷は、オン状態の高抵抗トランジスタ１０５により接地へ放電される。これにより、モード設定パッド１００は論理”ロウ”になり、第１インバータは論理“ハイ”を出力し、第２インバータは、論理“ロウ”になって非活性化したモード設定信号ＯＵＴを発生する。この論理“ロウ”のモード設定信号ＯＵＴは、ディスチャージトランジスタ１０７をオンさせる。ディスチャージトランジスタ１０７のチャネル抵抗は十分に小さいので、モード設定パッド１００の電圧レベルには、グランドレベルが供給され、グランドノイズによる変動に左右される。これにより、ＮＭＯＳトランジスタ１０２のゲート電圧及びソース電圧には、同じグランドレベルが印加されるので、ＮＭＯＳトランジスタ１０２はオン状態となることがない。その結果、モード設定信号ＯＵＴは、論理“ロウ”の非活性状態を安定して保持する。
【００１９】
【発明の効果】
以上のように本発明により、モード設定パッドが浮いている場合でも、グランドノイズによるモード設定信号の誤作動が防げ、製品の高信頼性が図れる。
【図面の簡単な説明】
【図１】従来のモード設定回路の回路図。
【図２】本発明のモード設定回路の回路図。
【図３】本発明の他の実施形態のモード設定回路の回路図。
【符号の説明】
１００ モード設定パッド
１０１ 第１インバータ（ＰＭＯＳトランジスタ）
１０２ 第１インバータ（ＮＭＯＳトランジスタ）
１０３ 第２インバータ（ＰＭＯＳトランジスタ）
１０４ 第２インバータ（ＮＭＯＳトランジスタ）
１０５ 高抵抗トランジスタ
１０６ ディスチャージトランジスタ（ＮＭＯＳ）
１０７ ディスチャージトランジスタ（ＰＭＯＳ）
Ｎ１ 第１インバータ出力
ＯＵＴ モード設定信号出力
Claims (4)
- モード設定パッドの入力信号をドライバ部で反転駆動してモード設定信号を発生する半導体メモリ装置のモード設定回路において、
前記ドライバ部で発生する信号に応じて前記モード設定パッドを接地へ短絡させるディスチャージトランジスタを有し、
前記ドライバ部は、前記モード設定パッドの入力信号を反転させる第１インバータ及び該第１インバータの出力を反転させる第２インバータからなり、
前記ディスチャージトランジスタは、前記第２インバータの出力に従いオン／オフするＰＭＯＳトランジスタである
ことを特徴とするモード設定回路。 - モード設定パッドの入力信号を反転させる第１ＣＭＯＳインバータ及び該第１ＣＭＯＳインバータの出力を反転させてモード設定信号を発生する第２ＣＭＯＳインバータからなるドライバ部を備えた半導体メモリ装置のモード設定回路において、
前記第２ＣＭＯＳインバータの出力に応じて前記第１ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートを接地へ短絡させるディスチャージトランジスタを有し、
前記ディスチャージトランジスタはＰＭＯＳトランジスタである
ことを特徴とするモード設定回路。 - 前記ディスチャージトランジスタは、グランドノイズを前記第１ＣＭＯＳインバータを構成する前記ＮＭＯＳトランジスタのゲートへ伝達可能なチャネル抵抗としてある請求項２記載のモード設定回路。
- モード設定パッドと接地との間に設けられてメモリ装置の内部電源により恒常オンとされ且つモード設定パッドに加えられる論理ハイ電圧の第１ＣＭＯＳインバータへの伝達は可能とする高抵抗のチャネル抵抗をもった高抵抗トランジスタを備える請求項３記載のモード設定回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P45132 | 1996-10-10 | ||
| KR1019960045132A KR100200927B1 (ko) | 1996-10-10 | 1996-10-10 | 모드설정회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125073A JPH10125073A (ja) | 1998-05-15 |
| JP3879881B2 true JP3879881B2 (ja) | 2007-02-14 |
Family
ID=19476998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27865497A Expired - Fee Related JP3879881B2 (ja) | 1996-10-10 | 1997-10-13 | 半導体メモリ装置のモード設定回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5929685A (ja) |
| JP (1) | JP3879881B2 (ja) |
| KR (1) | KR100200927B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4132232B2 (ja) * | 1998-06-16 | 2008-08-13 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| TW200823477A (en) * | 2006-11-24 | 2008-06-01 | Richtek Techohnology Corp | On-chip mode-setting circuit and method for a chip |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329174A (en) * | 1992-10-23 | 1994-07-12 | Xilinx, Inc. | Circuit for forcing known voltage on unconnected pads of an integrated circuit |
| JP2643872B2 (ja) * | 1994-11-29 | 1997-08-20 | 日本電気株式会社 | ボンディング・オプション回路 |
| US5576654A (en) * | 1995-05-16 | 1996-11-19 | Harris Corporation | BIMOS driver circuit and method |
| US5600271A (en) * | 1995-09-15 | 1997-02-04 | Xilinx, Inc. | Input signal interface with independently controllable pull-up and pull-down circuitry |
-
1996
- 1996-10-10 KR KR1019960045132A patent/KR100200927B1/ko not_active IP Right Cessation
-
1997
- 1997-07-18 US US08/896,756 patent/US5929685A/en not_active Expired - Lifetime
- 1997-10-13 JP JP27865497A patent/JP3879881B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10125073A (ja) | 1998-05-15 |
| US5929685A (en) | 1999-07-27 |
| KR19980026625A (ko) | 1998-07-15 |
| KR100200927B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6101137A (en) | Semiconductor memory device having delay locked loop (DLL) | |
| JP2000151379A5 (ja) | ||
| JP3820559B2 (ja) | 半導体装置のモードレジスターセット回路 | |
| US6867641B2 (en) | Internal voltage generator for semiconductor device | |
| US5793226A (en) | Data output buffer for multiple power supplies | |
| JPH1022796A (ja) | タイミング回路 | |
| US4963774A (en) | Intermediate potential setting circuit | |
| JPH10302480A (ja) | メモリの出力回路 | |
| KR100336083B1 (ko) | 입력회로를 구비한 반도체 집적회로 | |
| JPH09186569A (ja) | 半導体集積回路装置 | |
| JP3879881B2 (ja) | 半導体メモリ装置のモード設定回路 | |
| JP3110360B2 (ja) | パワーオンリセット回路 | |
| JP3602216B2 (ja) | 半導体装置 | |
| JP2583948B2 (ja) | 昇圧回路 | |
| KR0179810B1 (ko) | 메모리의 출력버퍼회로 | |
| JPH06291640A (ja) | レベル変換回路 | |
| KR20020022919A (ko) | 씨모스 버퍼회로 | |
| JP2803448B2 (ja) | 出力回路 | |
| JP3639050B2 (ja) | 入力回路及び半導体装置 | |
| KR0140126B1 (ko) | 고주파 동작용 데이타 출력버퍼 | |
| KR100502677B1 (ko) | 반도체 메모리 소자의 출력 버퍼 | |
| JPH1174772A (ja) | 電源電圧切換回路 | |
| KR0179776B1 (ko) | 워드라인 구동장치 | |
| KR960005017Y1 (ko) | 데이타 출력버퍼 | |
| JPH0777344B2 (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040908 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041119 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050221 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060509 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061101 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |