JP3879275B2 - Matrix type display device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、マトリクス表示を行うマトリクス型表示装置に関する。
【０００２】
【従来の技術】
従来、この種のマトリクス型表示装置においては、表示パネルに走査電極とデータ電極を直交するように配置し、走査電極とデータ電極が交差する位置に形成される画素によってマトリクス表示を行うようにしたものが種々提案されている。
【０００３】
このようなマトリクス型表示装置においては、走査電極、データ電極の少なくとも一方をＩＴＯなどを用いた透明電極としている。この透明電極は、金属電極に比べて比抵抗が高いため、その配線抵抗によって電極の電圧印加側から他端に向けて電圧になまりが生じ、輝度むらが生じるという問題がある。
このような問題を解決するため、特開平２−８８号公報においては、走査電極の一端および他端を、それぞれ第１、第２の走査電極駆動回路に接続して、走査電極の両側から走査電圧を同時に印加するようにしたものが開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、走査電極の両側から別々の走査電極駆動回路で走査電圧を印加するようにした場合、一方の走査電極駆動回路から出力される走査電圧と他方の走査電極駆動回路から出力される走査電圧の立ち上がりと立ち下がりに、時間的なずれが生じると、２つの走査電極駆動回路が短絡し、過大電流が流れるなどの問題が生じる。
【０００５】
本発明は上記問題に鑑みたもので、電極の両側から別々の駆動回路によって電圧を同時に印加するマトリクス型表示装置において、２つの駆動回路の短絡を確実に防止できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、複数の第１の電極（１１）と複数の第２の電極（１２）とが互いに直交するように配置された表示パネル（１）を備え、前記第１、第２の電極（１１、１２）の交差位置にて形成される画素によってマトリクス表示を行うようにしたマトリクス型表示装置において、前記複数の第１の電極（１１）と前記複数の第２の電極（１２）の少なくとも一方において、各電極の一端に第１の駆動手段（２）から電圧パルスが出力されると同時に、各電極の他端に第２の駆動手段（３）から電圧パルスが出力されるようになっており、前記第１、第２の駆動手段（２、３）のそれぞれは、前記複数の一方の電極（１１）のうち前記電圧パルスを出力する選択期間にある電極に対して前記電圧パルスを出力し、前記複数の一方の電極（１１）のうち前記電圧パルスを出力しない非選択期間にある電極に対しては出力がハイインピーダンス状態になるものであり、 さらに、前記第１、第２の駆動手段のそれぞれは、前記複数の一方の電極（１１）のそれぞれに対して、ハイレベルの電圧を出力するための第１のスイッチング手段（２１）とローレベルの電圧を出力するための第２のスイッチング手段（２２）とを有しており、前記第１、第２の駆動手段（２、３）は、前記選択期間にある電極に対する第１、第２のスイッチング手段（２１、２２）を同一の制御信号によりオフさせて前記選択期間内の前記電圧パルスを出力する前後の期間において出力がハイインピーダンス状態になるようになっていることを特徴としている。
【０００７】
この発明によれば、選択期間内の電圧パルスを出力する前後の期間をハイインピーダンス状態にしているから、第１の駆動手段（２）、第２の駆動手段（３）から出力される電圧パルスの出力タイミングを合わせることができ、２つの駆動手段（２、３）の短絡を防止することができる。また、請求項２に記載の発明においては、請求項１に記載の発明をマトリクス型のＥＬ表示装置に適用し、第１の走査電極駆動手段（２）と第２の走査電極駆動手段（３）から出力される走査電圧の出力タイミングを合わせて、２つの走査電極駆動手段（２、３）の短絡を防止することができる。
【０００８】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【０００９】
【発明の実施の形態】
図１に本発明の一実施形態を示すＥＬ表示装置の全体構成を示す。
ＥＬパネル１は、発光層を挟んで、一方の側に走査電極１１が複数形成され、他方の側にデータ電極１２が複数形成されたもので、走査電極１１とデータ電極１２の交差領域には、画素としてのＥＬ素子がマトリクス状に形成されている。なお、ＥＬ素子は容量性の素子であるため、図ではコンデンサの記号で表している。
【００１０】
走査電極１１は、ＩＴＯなどの透明電極で構成されており、走査電極１１における左側端部、右側端部がＣｕなどの金属の通電線５、６を介してロウドライバＩＣ２、３にそれぞれ接続されている。また、データ電極１２も、ＩＴＯなどの透明電極で構成されており、Ｃｕなどの金属の通電線７を介してカラムドライバＩＣ４に接続されている。なお、Ｃｕなどの金属の通電線５〜７の比抵抗は、ＩＴＯなどの透明電極に比べて略１／１０以下となっている。
【００１１】
ロウドライバＩＣ（走査電極駆動回路）２、３は、走査電極１１のそれぞれに両側から走査電圧を順次印加する線順次走査を行い、カラムドライバＩＣ（データ電極駆動回路）４は、データ電極１２のそれぞれに変調電圧（データ電圧）を印加する。このような走査電圧と変調電圧により各ＥＬ素子に発光、非発光の電圧パルスを印加して、ＥＬパネル１にマトリクス表示を行わせる。なお、ロウドライバＩＣ２、３、カラムドライバＩＣ４は、フィールド毎に正負に極性反転する電圧パルスを各ＥＬ素子に印加して、その発光駆動を行うようにしている。
【００１２】
次に、上記したロウドライバＩＣ２、３による駆動について説明する。
ロウドライバＩＣ２、３は同一構成のもので、図２に示すような構成になっている。このロウドライバＩＣ２、３としては、μＰＤ１６３０２として市販されているロウドライバＩＣを用いることができる。
このロウドライバＩＣは、走査電圧を出力するための出力段にＰチャネルＦＥＴ２１、ＮチャネルＦＥＴ２２を有しており、ＰチャネルＦＥＴ２１がオンしているときには出力Ｏからハイレベルの電圧（ＶＤＤの電圧）を出力し、ＮチャネルＦＥＴ２２がオンしているときには出力Ｏからローレベルの電圧（ＶＳＳの電圧）を出力し、ＰチャネルＦＥＴ２１、ＮチャネルＦＥＴ２２が共にオフしているときには出力Ｏがハイインピーダンス状態になるものである。
【００１３】
また、このロウドライバＩＣは、シフトレジスタ２３を有しており、このシフトレジスタ２３は、そのＲ／Ｌバー端子がハイレベルのとき、データ入力端子Ａに行選択パルス信号（周期が垂直同期信号に相当する信号）が入力されると、ＣＬＫ信号の立ち上がりタイミングでＳ1 端子、…、Ｓ40端子から順にハイレベル信号を出力する。なお、図では４０個の出力を行う１つのシフトレジスタについて示しているが、このシフトレジスタの出力端子Ｂを、後段のシフトレジスタのデータ入力端子Ａに接続するようにすれば、複数のシフトレジスタにて所望数の出力を得ることができる。
【００１４】
シフトレジスタ２３のＳ1 端子、…、Ｓ40端子の出力は、ＡＮＤゲート２４の一方の入力端子に入力される。また、ＡＮＤゲート２４の他方の入力端子には、ＯＥバー信号（バーは図に示すように負論理信号を表す、以下同じ）をインバータ２５で反転した信号が入力される。ＯＥバー信号は、出力イネーブル信号であって、この実施形態では、ＰチャネルＦＥＴ２１、ＮチャネルＦＥＴ２２をオフして出力Ｏをハイインピーダンス状態にするための制御信号として用いられている。
【００１５】
また、ＡＮＤゲート２４の出力は、ＮＡＮＤゲート２６、ＮＯＲゲート２７のそれぞれの一方の入力端子に入力される。また、ＮＡＮＤゲート２６、ＮＯＲゲート２７のそれぞれの他方の入力端子には、ＰＣバー信号が入力される。このＰＣバー信号は、ＰチャネルＦＥＴ２１、ＮチャネルＦＥＴ２２を選択する信号として用いられる。
【００１６】
次に、ロウドライバＩＣ２、３の作動について図３に示すタイミングチャートを参照して説明する。
上記した行選択パルス信号、ＣＬＫ信号、ＰＣバー信号、ＯＥバー信号は、図示しない外部回路によって図３に示す信号として出力される。
ここで、行選択パルス信号がシフトレジスタ２３に入力されると、ＣＬＫ信号の立ち上がりタイミングでＳ1 端子、…、Ｓ40端子から順にハイレベル信号が出力される。なお、それぞれの端子から出力されるハイレベル信号は、次のＣＬＫ信号の立ち上がりまで維持される。
【００１７】
また、ＣＬＫ信号の立ち上がりタイミングからの所定期間Ｔ1 と立ち下がりタイミングからの所定期間Ｔ2 においては、ＯＥバー信号がハイレベルになる。ＯＥバー信号がハイレベルになっているときには、ＡＮＤゲート２４が閉じてその出力がローレベルになるため、ＮＡＮＤゲート２６の出力がハイレベル、ＮＯＲゲート２７の出力がローレベルになり、ＰチャネルＦＥＴ２１、ＮチャネルＦＥＴ２２が共にオフして出力Ｏがハイインピーダンス状態になる。
【００１８】
また、ＯＥバー信号がローレベルになっているときには、ＡＮＤゲートが開いているため、シフトレジスタ２３のＳ1 端子、…、Ｓ40端子のうちハイレベル信号を出力している端子に接続されたＡＮＤゲート２４からハイレベル信号が出力される。そして、そのハイレベル信号を入力とするＮＡＮＤゲート２６、ＮＯＲゲート２７においては、ＰＣバー信号がハイレベルのとき両出力ともローレベルになり、またＰＣバー信号がローレベルのとき両出力ともハイレベルになる。そして、ＮＡＮＤゲート２６、ＮＯＲゲート２７の両出力が共にローレベルのとき、ＰチャネルＦＥＴ２１がオン、ＮチャネルＦＥＴ２２がオフして出力Ｏからハイレベルの電圧が出力され、ＮＡＮＤゲート２６、ＮＯＲゲート２７の両出力が共にハイレベルのとき、ＰチャネルＦＥＴ２１がオフ、ＮチャネルＦＥＴ２２がオンして出力Ｏからローレベルの電圧が出力される。
【００１９】
なお、図３において、Ｚはハイインピーダンスの期間を示し、ＰはＰチャネルＦＥＴ２１をオンさせている期間を示し、ＮはＮチャネルＦＥＴ２２をオンさせている期間を示している。
このようにして、ロードライバＩＣ２、３の出力端子Ｏ1 、…、Ｏ40から走査電圧が順に出力される。この場合、各走査電極１１の両側から走査電圧が同時に印加されるため、走査電極１１の配線抵抗による電圧のなまりが低減され、輝度むらを少なくすることができる。なお、図３では正フィールドにおける動作状態を示しているが、負フィールドにおいては、ＰＣバー信号のハイレベル、ローレベルが正フィールドの場合と逆になって、負フィールドでの走査電圧が出力されるようなっている。
【００２０】
また、この実施形態においては、上記したように走査電圧を出力する前後の期間において出力Ｏがハイインピーダンス状態になるようにしているから、ロウドライバＩＣ２、３から出力される走査電圧の立ち上がり、立ち下がりタイミングを同じにして、走査電極１１の両側から同じ波形の走査電圧を同時に印加することができる。従って、ロウドライバＩＣ２、３における回路動作上の遅延、例えばゲート遅延、配線遅延などにより一方の出力がハイレベル、他方の出力がローレベルになってロウドライバＩＣ２、３が短絡し、過大電流が流れるのを防止することができる。特に、ＥＬディスプレイのような比較的高電圧で駆動するディスプレイや、走査電極が抵抗の低い金属で形成されたディスプレイにおいて効果が大きい。
【００２１】
なお、上記した実施形態においては、走査電極１１に対してその両側から走査電圧を印加するものを示したが、データ電極１２において電圧波形のなまりが問題になるのであればその両側にカラムドライバＩＣ４を設けてデータ電極１２の両側からデータ電圧を同時に印加するようにしてもよく、また走査電極１１およびデータ電極１２のそれぞれに対して両側から同じドライバＩＣの出力電圧を同時に印加するようにしてもよい。
【００２２】
また、ＥＬ素子によるマトリクス型の表示装置以外に、液晶によるマトリクス型の表示装置に本発明を適用するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるＥＬ表示装置の構成図である。
【図２】ロウドライバＩＣ２、３の具体的構成を示す回路図である。
【図３】ロウドライバ２、３の作動説明に供するタイミングチャートである。
【符号の説明】
１…ＥＬ表示パネル、２、３…ロウドライバＩＣ、４…カラムドライバＩＣ、５〜７…通電線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a matrix display device that performs matrix display.
[0002]
[Prior art]
Conventionally, in this type of matrix type display device, scanning electrodes and data electrodes are arranged on the display panel so as to be orthogonal to each other, and matrix display is performed by pixels formed at positions where the scanning electrodes and the data electrodes intersect. Various things have been proposed.
[0003]
In such a matrix display device, at least one of the scan electrode and the data electrode is a transparent electrode using ITO or the like. Since this transparent electrode has a higher specific resistance than the metal electrode, there is a problem in that the wiring resistance causes voltage rounding from the voltage application side to the other end of the electrode, resulting in uneven brightness.
In order to solve such a problem, in Japanese Patent Laid-Open No. 2-88, one end and the other end of a scan electrode are connected to first and second scan electrode driving circuits, respectively, and scanning is performed from both sides of the scan electrode. A device in which voltages are applied simultaneously is disclosed.
[0004]
[Problems to be solved by the invention]
However, when the scan voltage is applied from both sides of the scan electrode by separate scan electrode drive circuits, the scan voltage output from one scan electrode drive circuit and the scan voltage output from the other scan electrode drive circuit If a time lag occurs between the rising edge and the falling edge, the two scan electrode driving circuits are short-circuited, causing a problem that an excessive current flows.
[0005]
The present invention has been made in view of the above problems, and an object of the present invention is to reliably prevent a short circuit between two drive circuits in a matrix display device in which voltages are applied simultaneously from both sides of an electrode by separate drive circuits. .
[0006]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, a display panel (1) in which a plurality of first electrodes (11) and a plurality of second electrodes (12) are arranged to be orthogonal to each other. In the matrix type display device that performs the matrix display by the pixels formed at the intersecting positions of the first and second electrodes (11, 12), the plurality of first electrodes (11) And at least one of the plurality of second electrodes (12), a voltage pulse is output from the first driving means (2) to one end of each electrode, and at the same time, second driving means is provided to the other end of each electrode. A voltage pulse is output from (3), and each of the first and second driving means (2, 3) outputs the voltage pulse of the plurality of one electrodes (11). Said voltage relative to the electrode in the selection period to Output to the electrode in a non-selection period in which the voltage pulse is not output among the plurality of one electrodes (11), and the output is in a high impedance state. Each of the two driving means outputs a first switching means (21) for outputting a high level voltage and a low level voltage for each of the plurality of one electrodes (11). Second switching means (22), and the first and second driving means (2, 3) are the first and second switching means (21, 22) for the electrodes in the selection period. ) it is characterized in that the output in the period before and after outputting the voltage pulse in the selection period turns off're I Do to a high impedance state by the same control signal.
[0007]
According to the present invention, since the period before and after outputting the voltage pulse within the selection period is in the high impedance state, the voltage pulse output from the first driving means (2) and the second driving means (3). The output timings of the two driving means (2, 3) can be prevented from being short-circuited. In the second aspect of the invention, the first aspect of the invention is applied to a matrix type EL display device, and the first scanning electrode driving means (2) and the second scanning electrode driving means (3) are applied. The scanning voltage output timing of the two scanning electrode driving means (2, 3) can be prevented from being short-circuited.
[0008]
In addition, the code | symbol in the above-mentioned parenthesis shows the correspondence with the specific means of embodiment description later mentioned.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an overall configuration of an EL display device according to an embodiment of the present invention.
The EL panel 1 includes a plurality of scanning electrodes 11 formed on one side and a plurality of data electrodes 12 formed on the other side with a light emitting layer interposed therebetween. EL elements as pixels are formed in a matrix. Since the EL element is a capacitive element, it is represented by a capacitor symbol in the figure.
[0010]
The scan electrode 11 is composed of a transparent electrode such as ITO, and the left end and the right end of the scan electrode 11 are connected to the row driver ICs 2 and 3 via metal conducting wires 5 and 6 such as Cu, respectively. ing. The data electrode 12 is also made of a transparent electrode such as ITO, and is connected to the column driver IC 4 via a conductive wire 7 made of metal such as Cu. In addition, the specific resistance of the conducting wires 5 to 7 of a metal such as Cu is approximately 1/10 or less than that of a transparent electrode such as ITO.
[0011]
The row driver ICs (scan electrode drive circuits) 2 and 3 perform line sequential scanning in which scan voltages are sequentially applied to the scan electrodes 11 from both sides, and the column driver IC (data electrode drive circuit) 4 A modulation voltage (data voltage) is applied to each. The EL panel 1 performs matrix display by applying light emission and non-light emission voltage pulses to each EL element by such scanning voltage and modulation voltage. The row driver ICs 2 and 3 and the column driver IC 4 apply a voltage pulse that reverses the polarity to positive and negative for each field to drive the light emission.
[0012]
Next, driving by the row driver ICs 2 and 3 will be described.
The row driver ICs 2 and 3 have the same configuration as shown in FIG. As the row driver ICs 2 and 3, a row driver IC commercially available as μPD1632 can be used.
This row driver IC has a P-channel FET 21 and an N-channel FET 22 in an output stage for outputting a scanning voltage. When the P-channel FET 21 is on, a high-level voltage (VDD voltage) from the output O. When the N-channel FET 22 is ON, a low level voltage (VSS voltage) is output from the output O. When both the P-channel FET 21 and the N-channel FET 22 are OFF, the output O is in a high impedance state. It will be.
[0013]
The row driver IC includes a shift register 23. When the R / L bar terminal is at a high level, the shift register 23 receives a row selection pulse signal (with a cycle of a vertical synchronization signal) at the data input terminal A. Is input in order from the S 1 terminal,..., S 40 terminal at the rising timing of the CLK signal. The figure shows one shift register that performs 40 outputs. However, if the output terminal B of this shift register is connected to the data input terminal A of the subsequent shift register, a plurality of shift registers are provided. A desired number of outputs can be obtained.
[0014]
The outputs of the S 1 terminal,..., S 40 terminal of the shift register 23 are input to one input terminal of the AND gate 24. The other input terminal of the AND gate 24 receives a signal obtained by inverting the OE bar signal (the bar represents a negative logic signal as shown in the figure, the same applies hereinafter) by the inverter 25. The OE bar signal is an output enable signal. In this embodiment, the OE bar signal is used as a control signal for turning off the P-channel FET 21 and the N-channel FET 22 to bring the output O into a high impedance state.
[0015]
The output of the AND gate 24 is input to one input terminal of each of the NAND gate 26 and the NOR gate 27. The PC bar signal is input to the other input terminal of each of the NAND gate 26 and the NOR gate 27. This PC bar signal is used as a signal for selecting the P-channel FET 21 and the N-channel FET 22.
[0016]
Next, the operation of the row driver ICs 2 and 3 will be described with reference to the timing chart shown in FIG.
The above-described row selection pulse signal, CLK signal, PC bar signal, and OE bar signal are output as signals shown in FIG. 3 by an external circuit (not shown).
Here, the row selection pulse signal is input to the shift register 23, S 1 pin at the rising edge of the CLK signal, ..., a high level signal from the S 40 pin in order is output. The high level signal output from each terminal is maintained until the next rising edge of the CLK signal.
[0017]
Further, the OE bar signal is at a high level during a predetermined period T 1 from the rising timing of the CLK signal and a predetermined period T 2 from the falling timing. When the OE bar signal is at the high level, the AND gate 24 is closed and the output thereof is at the low level. Therefore, the output of the NAND gate 26 is at the high level and the output of the NOR gate 27 is at the low level. The N channel FET 22 is turned off and the output O is in a high impedance state.
[0018]
Further, when the OE bar signal is at the low level, the AND gate is open, so that it is connected to the terminal outputting the high level signal among the S 1 terminal,..., S 40 terminal of the shift register 23. A high level signal is output from the AND gate 24. In the NAND gate 26 and the NOR gate 27 that receive the high level signal, both outputs are low level when the PC bar signal is high level, and both outputs are high level when the PC bar signal is low level. become. When both the outputs of the NAND gate 26 and the NOR gate 27 are at a low level, the P-channel FET 21 is turned on, the N-channel FET 22 is turned off, and a high level voltage is output from the output O. The NAND gate 26 and the NOR gate 27 When both outputs are high, the P-channel FET 21 is turned off and the N-channel FET 22 is turned on to output a low-level voltage from the output O.
[0019]
In FIG. 3, Z indicates a high impedance period, P indicates a period during which the P-channel FET 21 is turned on, and N indicates a period during which the N-channel FET 22 is turned on.
In this way, scanning voltages are sequentially output from the output terminals O 1 ,..., O 40 of the row driver ICs 2 and 3. In this case, since the scanning voltage is simultaneously applied from both sides of each scanning electrode 11, the voltage rounding due to the wiring resistance of the scanning electrode 11 is reduced, and the luminance unevenness can be reduced. Although FIG. 3 shows the operation state in the positive field, in the negative field, the high level and low level of the PC bar signal are opposite to those in the positive field, and the scanning voltage in the negative field is output. It has come to be.
[0020]
In this embodiment, as described above, since the output O is in a high impedance state before and after the scanning voltage is output, the rising and rising edges of the scanning voltage output from the row driver ICs 2 and 3 are set. The scanning timing having the same waveform can be simultaneously applied from both sides of the scanning electrode 11 with the same falling timing. Accordingly, due to a delay in circuit operation in the row driver ICs 2 and 3, for example, gate delay, wiring delay, etc., one output becomes high level, the other output becomes low level, the row drivers IC 2 and 3 are short-circuited, and an excessive current is generated. It can be prevented from flowing. In particular, the effect is great in a display driven by a relatively high voltage such as an EL display or a display in which the scanning electrode is formed of a metal having a low resistance.
[0021]
In the embodiment described above, the scanning voltage is applied to the scanning electrode 11 from both sides. However, if the rounding of the voltage waveform in the data electrode 12 becomes a problem, the column driver IC 4 is provided on both sides of the scanning electrode 11. The data voltage may be applied simultaneously from both sides of the data electrode 12, or the output voltage of the same driver IC may be applied simultaneously from both sides to each of the scan electrode 11 and the data electrode 12. Good.
[0022]
In addition to the matrix display device using EL elements, the present invention may be applied to a matrix display device using liquid crystal.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an EL display device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a specific configuration of row driver ICs 2 and 3;
FIG. 3 is a timing chart for explaining the operation of the row drivers 2 and 3;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... EL display panel, 2, 3 ... Row driver IC, 4 ... Column driver IC, 5-7 ... Conduction line.

Claims (2)

複数の第１の電極（１１）と複数の第２の電極（１２）とが互いに直交するように配置された表示パネル（１）を備え、前記第１、第２の電極（１１、１２）の交差位置にて形成される画素によってマトリクス表示を行うようにしたマトリクス型表示装置において、
前記複数の第１の電極（１１）と前記複数の第２の電極（１２）の少なくとも一方において、各電極の一端に第１の駆動手段（２）から電圧パルスが出力されると同時に、各電極の他端に第２の駆動手段（３）から電圧パルスが出力されるようになっており、
前記第１、第２の駆動手段（２、３）のそれぞれは、前記複数の一方の電極（１１）のうち前記電圧パルスを出力する選択期間にある電極に対して前記電圧パルスを出力し、前記複数の一方の電極（１１）のうち前記電圧パルスを出力しない非選択期間にある電極に対しては出力がハイインピーダンス状態になるものであり、
さらに、前記第１、第２の駆動手段のそれぞれは、前記複数の一方の電極（１１）のそれぞれに対して、ハイレベルの電圧を出力するための第１のスイッチング手段（２１）とローレベルの電圧を出力するための第２のスイッチング手段（２２）とを有しており、前記第１、第２の駆動手段（２、３）は、前記選択期間にある電極に対する第１、第２のスイッチング手段（２１、２２）を同一の制御信号によりオフさせて前記選択期間内の前記電圧パルスを出力する前後の期間において出力がハイインピーダンス状態になるようになっていることを特徴とするマトリクス型表示装置。 A plurality of first electrodes (11) and a plurality of second electrodes (12) are provided with a display panel (1) arranged so as to be orthogonal to each other, and the first and second electrodes (11, 12) are provided. In a matrix type display device configured to perform matrix display with pixels formed at the intersection positions of
At least one Oite to the plurality of first electrodes (11) and said plurality of second electrodes (12), and at the same time the voltage pulse from the first driving means at one end of each electrode (2) is output The voltage pulse is output from the second driving means (3) to the other end of each electrode .
Each of the first and second driving means (2, 3) outputs the voltage pulse to an electrode in a selection period for outputting the voltage pulse among the plurality of one electrodes (11), The output is in a high-impedance state for the electrode in the non-selection period in which the voltage pulse is not output among the plurality of one electrodes (11),
Further, each of the first and second driving means includes a first switching means (21) for outputting a high level voltage to each of the plurality of one electrodes (11) and a low level. Second switching means (22) for outputting the voltage of the first and second driving means (2, 3), the first and second driving means (2, 3) for the electrodes in the selection period. The switching means (21, 22) are turned off by the same control signal , and the output is in a high impedance state in a period before and after outputting the voltage pulse in the selection period. Type display device. 複数の走査電極（１１）と複数のデータ電極（１２）がマトリクス状に配置されたＥＬパネル（１）と、
前記複数の走査電極（１１）に走査電圧を順次出力する走査電極駆動手段（２、３）と、
前記複数のデータ電極（１２）に変調電圧を出力するデータ電極駆動手段（４）とを備え、
前記走査電極駆動手段（２、３）は、前記複数の走査電極（１１）のそれぞれの一端に前記走査電圧を出力する第１の走査電極駆動手段（２）と、前記複数の走査電極（１１）のそれぞれの他端に前記走査電圧を出力する第２の走査電極駆動手段（３）とを備えて、前記走査電極（１１）のそれぞれの両端から前記走査電圧を同時に印加するようになっており、
前記第１、第２の走査電極駆動手段（２、３）のそれぞれは、前記複数の走査電極（１１）のうち前記走査電圧を出力する選択期間にある走査電極（１１）に対して前記走査電圧を出力し、前記複数の走査電極（１１）のうち前記走査電圧を出力しない非選択期間にある走査電極（１１）に対しては出力がハイインピーダンス状態になるものであり、
さらに、前記第１、第２の走査電極駆動手段（２、３）のそれぞれは、前記複数の走査電極（１１）のそれぞれに対して、ハイレベルの電圧を出力するための第１のスイッチング手段（２１）とローレベルの電圧を出力するための第２のスイッチング手段（２２）とを有しており、前記第１、第２の走査電極駆動手段（２、３）は、前記選択期間にある走査電極に対する第１、第２のスイッチング手段（２１、２２）を同一の制御信号によりオフさせて、前記選択期間内の前記走査電圧を出力する前後の期間において出力がハイインピーダンス状態になるようになっていることを特徴とするマトリクス型表示装置。An EL panel (1) in which a plurality of scanning electrodes (11) and a plurality of data electrodes (12) are arranged in a matrix;
Scan electrode driving means (2, 3) for sequentially outputting a scan voltage to the plurality of scan electrodes (11);
Data electrode driving means (4) for outputting a modulation voltage to the plurality of data electrodes (12),
The scanning electrode driving means (2, 3) includes a first scanning electrode driving means (2) for outputting the scanning voltage to one end of each of the plurality of scanning electrodes (11) , and the plurality of scanning electrodes (11). ) respectively provided in the second scan electrode drive means for outputting the scanning voltage to the other end and (3) of, so as to simultaneously apply the scanning voltage from both ends of the scanning electrodes (11) And
Each of the first and second scan electrode driving means (2, 3) scans the scan electrode (11) in the selection period for outputting the scan voltage among the plurality of scan electrodes (11). A voltage is output, and the scan electrode (11) in a non-selection period in which the scan voltage is not output among the plurality of scan electrodes (11) is in a high impedance state,
Further, each of the first and second scan electrode driving means (2, 3) is a first switching means for outputting a high level voltage to each of the plurality of scan electrodes (11). (21) and a second switching means (22) for outputting a low level voltage, and the first and second scan electrode driving means (2, 3) The first and second switching means (21, 22) for a certain scan electrode are turned off by the same control signal so that the output is in a high impedance state in the period before and after outputting the scan voltage within the selection period. A matrix type display device characterized by the above.
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