JP3877663B2

JP3877663B2 - Logic circuit and encryption device

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Publication number: JP3877663B2
Application number: JP2002280297A
Authority: JP
Inventors: 雅彦本山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-09-26
Filing date: 2002-09-26
Publication date: 2007-02-07
Anticipated expiration: 2022-09-26
Also published as: JP2004120286A

Description

【０００１】
【発明の属する技術分野】
本発明は、論理回路およびこの論理回路を用いた暗号化装置に関する。
【０００２】
【従来の技術】
電子機器で用いられるほとんどの電子部品には、半導体素子で構成される論理回路が多数使用されている。従来の論理回路についての一例として、２入力１出力のＣＭＯＳ型ナンドゲートを図２４に示す。
【０００３】
このＣＭＯＳ型ナンドゲートは、２つのＰＭＯＳトランジスタ１０３、１０４と、２つのＮＭＯＳトランジスタ１０５、１０６とで構成されており、入力１０１、１０２の両方がＨのときのみ、出力１０７はＬとなり、それ以外の入力の組では、出力１０７はＨとなる。例えば、入力１０１がＨで入力１０２がＬの場合の動作は、ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０５とがＯＮとなり、ＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０６とがＯＦＦとなる。そのため、出力１０７は、ＰＭＯＳトランジスタ１０３によって電源Ｖｃｃに接続され、Ｈになる。すなわち、電源Ｖｃｃから出力３１０へ電流が流れ、出力１０７の容量成分に電荷が保持される。また、例えば、入力１０１と入力１０２とが共にＨの場合の動作は、ＮＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６がとＯＮとなり、ＰＭＯＳトランジスタ１０３とＰＭＯＳトランジスタ１０４とがＯＦＦとなる。そのため、出力１０７は、ＮＭＯＳトランジスタ１０５、１０６によって接地ＧＮＤに接続され、Ｌになる。すなわち、出力１０７に保持されていた電荷が接地ＧＮＤへ流れる。以上のように、従来の論理回路は、出力結果の値によって消費される電流量が異なるものであった。
【０００４】
ところで、近年、暗号ハードウェアに対する攻撃方法として、ＤＰＡ（ＤｉｆｆｅｒｅｎｔｉａｌＰｏｗｅｒＡｎａｌｙｓｉｓ）が注目されてきている。ＤＰＡによる攻撃方法は、暗号ハードウェアの入力に対する出力とその際に測定した消費電力とを統計的に処理することで、本来暗号ハードウェアの内部で生成され隠蔽されるべき秘密の鍵を推定する方法である。従って暗号回路を製品化するにあたって、ＤＰＡによる攻撃方法に対する対策も十分なされる必要が生じてきており、具体的な対策案も示されてきている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２６８０７１公報
【０００６】
【発明が解決しようとする課題】
暗号ハードウェアは、上記で説明したような論理回路が多数用いられている。
【０００７】
しかしながら、上記で説明したように、従来の論理回路は出力結果によって消費電力が異なるものであるため、このような論理回路を適用した暗号ハードウェアは、ＤＰＡによって攻撃されてしまう恐れがあるという問題があった。
【０００８】
本発明は、このような問題点に鑑みなされたものであり、出力結果によらず消費電力が一定となる論理回路および暗号化装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、複数の論理信号が入力される論理回路は、第１信号線と、第２信号線と、第１電源と、前記第１電源とは電圧値の異なる第２電源と、前記第１信号線の一端と前記第１電源とを選択的に接続する第１接続回路と、前記第２信号線の一端と前記第１電源とを選択的に接続する第２接続回路と、前記第１信号線の他端と前記第２電源とを選択的に接続する第３接続回路と、前記第２信号線の他端と前記第２電源とを選択的に接続する第４接続回路と、前記第１接続回路と前記第２接続回路とへ同じ接続または非接続の動作をさせるよう制御する第１接続制御回路と、前記第３接続回路と前記第４接続回路とへ接続または非接続の動作をさせるよう制御する第２接続制御回路と、前記第１信号線と前記第２信号線とに接続され、前記第１信号線と前記第２信号線との電圧差に基づいて、出力信号を出力する出力回路とを備え、前記複数の論理信号の入力に対する出力時には、前記第１接続制御回路が前記第１接続回路と前記第２接続回路とへ非接続の動作をさせるよう制御するとともに、前記第２接続制御回路が前記第３接続回路と前記第４接続回路との何れか一方のみへ接続の動作をさせるよう制御するようにした。
【００１０】
また、本発明は、第１の信号線と、第２の信号線と、第１の信号線と第２の信号線との電圧に基づいて出力を行う出力回路とを備える論理回路であって、前記第１の信号線と前記第２の信号線とに、第１の電圧を掛ける処理を行う第１のモードと、前記第１の信号線と前記第２の信号線との何れか一方に、上記第１の電圧とは電圧値が異なる第２の電圧を掛ける処理を行う、前記第１のモードに続いて行われる第２のモードとで動作し、前記第２のモード時の出力回路からの出力を論理出力とするようにした。
【００１１】
このようにしたことにより、本発明の論理回路は、２つの信号線の電位差によって、出力を決定する新たな方式を提供し、また、出力によらず、定電力で動作できるようになった。
【００１２】
また、本発明の、非線形変換処理を行う手段を隠蔽された内部に備える暗号化装置は、前記非線形変換処理手段を行う手段には、第１信号線と、第２信号線と、第１電源と、前記第１電源より低い電圧値の第２電源と、前記第１信号線の一端と前記第１電源とを選択的に接続する第１接続回路と、前記第２信号線の一端と前記第１電源とを選択的に接続する第２接続回路と、前記第１信号線の他端と前記第２電源とを選択的に接続する第３接続回路と、前記第２信号線の他端と前記第２電源とを選択的に接続する第４接続回路と、前記第１接続回路と前記第２接続回路とへ同じ接続または非接続の動作をさせるよう制御する第１接続制御回路と、前記第３接続回路と前記第４接続回路とへ接続または非接続の動作をさせるよう制御する第２接続制御回路と、前記第１信号線と前記第２信号線とに接続され、前記第１信号線と前記第２信号線との電圧差に基づいて、出力信号を出力する出力回路とを備え、複数の論理信号の入力に対する出力時には、前記第１接続制御回路が前記第１接続回路と前記第２接続回路とへ非接続の動作をさせるよう制御するとともに、前記第２接続制御回路が前記第３接続回路と前記第４接続回路との何れか一方のみへ接続の動作をさせるよう制御するようにした論理回路を少なくとも１つ以上備えた。
【００１３】
また、本発明の非線形変換処理を行う手段を隠蔽された内部に備える暗号化装置は、前記非線形変換処理手段を行う手段には、第１の信号線と、第２の信号線と、第１の信号線と第２の信号線との電圧に基づいて出力を行う出力回路とを備え、前記第１の信号線と前記第２の信号線とに、第１の電圧を掛ける処理を行う第１のモードと、前記第１の信号線と前記第２の信号線との何れか一方に、上記第１の電圧より低い電圧値の第２の電圧を掛ける処理を行う、前記第１のモードに続いて行われる第２のモードとで動作し、前記第２のモード時の出力回路からの出力を論理出力とするようにした論理回路を少なくとも１つ以上備えた。
【００１４】
このように、出力によらず、定電力で動作できる論理回路を、暗号化装置の内部に用いることにより、ＤＰＡによる攻撃に耐性を持った暗号回路を提供できるようになった。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００１６】
図１は、本実施の形態の論理回路を示したものである。この論理回路は、信号線５１と信号線５２を備える。信号線５１は、接続回路２１と接続され、接続回路２１がＯＮされることにより電源１１と導通される。更に、信号線５１は、接続回路２３と接続され、接続回路２３がＯＮされることにより電源１２と導通される。信号線５２は、接続回路２２と接続され、接続回路２２がＯＮされることにより電源１１と導通される。更に、信号線５２は、接続回路２４と接続され、接続回路２４がＯＮされることにより電源１２と導通される。
【００１７】
接続回路２３及び接続回路２４のＯＮ／ＯＦＦ制御は、接続制御回路３３によって行われる。接続制御回路３３は、後述する前処理フェーズの開始時に、接続回路２３および接続回路２４をＯＮし、該前処理フェーズの終了時に接続回路２３および接続回路２４をＯＦＦする。
【００１８】
一方、接続回路２１及び接続回路２２のＯＮ／ＯＦＦ制御は、接続制御回路３１によって行われる。接続制御回路３１は、後述する出力フェーズ時に、Ｎ本の信号線から入力される入力信号５３−１〜５３−Ｎに基づいて、接続回路２１と接続回路２２の何れか一方をＯＮし、他方をＯＦＦする信号を供給する。この供給により、信号線５１または信号線５２の何れかが電源線１１と接続され、接続された信号線５１または信号線５２の電圧が変化し、信号線５１と信号線５２とは電圧差が発生する。信号線５１と信号線５２とに接続される出力回路３４は、この電圧差によって決定された出力信号５４−１および」５４−２を出力する。
【００１９】
次に、本実施の形態の論理回路の動作について説明する。
【００２０】
この論理回路は、信号線５１と信号線５２を同じ電圧に設定する前処理フェーズと、入力信号５３−１〜５３−Ｎの値によって信号線５１と信号線５２のどちらか一方のみの電圧を変化させる出力フェーズとを備える。
【００２１】
前処理フェーズでは、接続制御回路３３によって制御信号が生成され,接続回路２３および接続回路２４がＯＮされ、導通状態に設定される。したがって、信号線５１および信号線５２は、共に電源１２に接続され、同じ電圧Ｖ2になる。そして、前処理フェーズが終了すると、接続制御回路３３によって、接続回路２３および接続回路２４は、ＯＦＦされ、非導通状態に設定される。このとき、信号線５１および信号線５２は対照に設計されているので、同じ容量成分Ｃを持つことになる。その結果、信号線５１と信号線５２とは、接続回路２３および接続回路２４が非導通状態に設定されても電源１２と同じ電圧Ｖ2を保つ。以上の前処理フェーズに引き続き、出力フェーズが行われる。
【００２２】
出力フェーズになると、接続制御回路３１は、入力信号５３−１〜５３−Ｎの値に基づいて、接続回路２１または接続回路２２のいずれか一方のみを導通状態に設定し、もう一方を非導通状態に設定するための制御信号を生成する。つまり、接続制御回路３１は、入力信号５３−１〜５３−Ｎがどのような信号の組であっても、一方のみがＯＮ出力されるように構成されている。
【００２３】
生成された制御信号を受けた接続回路２１および接続回路２２によって導通状態に設定された信号線５１または信号線５２は、電源１１と同じ電圧Ｖ1となり、他方の非導通状態のままの信号線５２または信号線５１は、前処理フェーズで保たれた電圧Ｖ2のまま保持される。電源１１に導通された信号線５１または５２からは、（Ｖ2−Ｖ1）＊Ｃの電荷が電源１１へ流れる。すなわち、入力信号５３−１〜５３−Ｎの値によって、信号線５１と信号線５２の間に電圧差が発生し、それら各電圧が出力回路３４に入力され、その電圧差によって出力が決定される。
【００２４】
出力フェーズが完了すると、再び前処理フェーズが行われる。このとき、信号線５１または、信号線５２のいずれかが電圧Ｖ1で、もう一方が電圧Ｖ2となっており、電圧Ｖ1となっている信号線は、前処理フェーズによって電源１２と同じ電圧Ｖ2となる。このとき、（Ｖ２−Ｖ１）＊Ｃの電荷が電源１２からその信号線に供給される。
【００２５】
以上のように、本実施の形態の論理回路は、前処理フェーズでは(Ｖ2−Ｖ1)＊Ｃの電荷が電源１２から何れかの信号線５１または信号線５２へ流れ、出力フェーズでは(Ｖ2−Ｖ1)＊Ｃの電荷が何れかの信号線５１または信号線５２から電源１１へ流れる。つまり、前処理フェーズ及び出力フェーズの何れの場合にも、入力信号の値によらず、常に同じ電流(Ｖ２−Ｖ１)＊Ｃの定電流が流れる論理回路が実現できるようになる。また、このような論理回路を暗号回路へ用いたとしても、消費電力の差を利用したＤＰＡの攻撃方法を防ぐことが可能となる。
【００２６】
次に、図１で示した本実施の形態の具体例を以下に説明する。
（具体例１）
図２は、本実施の形態に適用可能な具体例１に係る詳細構成を示した論理回路である。なお、同一図番のものは、図１と同じものを使用していることを意味する。
【００２７】
この論理回路は、図１の接続回路２１をＮＭＯＳトランジスタ２１１０で、図１の接続回路２２をＮＭＯＳトランジスタ２２１０で、図１の接続回路２３をＰＭＯＳトランジスタ２３１０で、図１の接続回路２４をＰＭＯＳトランジスタ２４１０で実現したものである。また、図１の接続制御回路３１を、論理素子の組み合わせからなる接続制御回路３１１０で実現したものである。また、この接続制御回路３１１０は、Ａ、Ｂ、Ｃ、Ｄの４つの信号が入力されるものであり、また、これらの４つの信号の入力の組に対するＯＲゲート６１１０の出力の例を図３で示した。
【００２８】
接続制御回路３３は、図1と同様、前処理フェーズの時、Ｌを出力し、それ以外の時はＨを出力する。ＰＭＯＳトランジスタ２３１０、２４１０は、接続制御回路３３からの信号がＬのときに導通状態になり、Ｈのときに非導通状態になる。ＮＭＯＳトランジスタ２１１０、２２１０は、入力される信号がＨのときに導通状態となり、Ｌのときに非導通状態になる。
【００２９】
接続制御回路３１１０は、図３の関係を実現するための制御回路である。接続制御回路３１１０内のＯＲゲート６１１０は、図３に示された出力がＨのときにＨとなり、ＯＲゲート６２１０は、図３に示された出力がＬのときにＨになる。また、ＯＲゲート６１１０及び６２１０は、前処理フェーズの時には、Ｌになるように制御される。
【００３０】
出力回路３４は、図１と同じものであり、２つの入力を備え、その２つの入力の電圧差から出力を決定する。また、出力回路３４は、２つの出力を備え、その組合せで出力値が定義される。この例では、出力値がＨのときには出力１がＨで出力２がＬとなり、出力値がＬのときには出力１がＬで出力２がＨとなり,それ以外の時に出力１、出力２がともにＨとなるものである。
【００３１】
次に、この論理回路の動作について説明する。
【００３２】
前処理フェーズでは、接続制御回路３３からＬが出力される。接続制御回路３３から出力されたＬ信号は、ＰＭＯＳトランジスタ２３１０、２４１０および接続制御回路３１１０へ供給される。ＰＭＯＳトランジスタ２３１０、２４１０は、Ｌ信号が入力されるので導通状態になる。一方、接続制御回路３１１０では、ＮＭＯＳトランジスタ２１１０、２２１０を、非導通状態となるようなＬ信号が出力される。したがって、ＰＭＯＳトランジスタ２３１０、２４１０が導通状態となり、ＮＭＯＳトランジスタ２１１０、２２１０が非導通状態となり、信号５１、５２は、電源線１２(Ｖcc)に接続され、電圧Ｖccとなる。このとき、出力回路３４への入力は、ともにＨになるので、出力回路３４の出力１と出力２は、ともにＨが出力される。以上の前処理フェーズに続き、出力フェーズが行われる。
【００３３】
出力フェーズでは、接続制御回路３１１０は、図３で示した入力と出力との対応関係を実現する。例えば、入力がＡＢＣＤ＝０１１０のときは、ＯＲゲート６１１０がＬを出力し、ＯＲゲート６２１０がＨを出力する。この結果、ＮＭＯＳトランジスタ２１１０が非導通状態となり、ＮＭＯＳトランジスタ２２１０が導通状態となる。したがって、信号線５２は、電源１１（ＧＮＤ＝０Ｖ）に接続され、信号線５２で保持されていた電荷が、ＧＮＤに流れる。一方、信号線５１の電位は、ＧＮＤに接続されないので、Ｖccに保持される。
【００３４】
したがって、信号線５２の電圧がＧＮＤで、信号線５１の電圧がＶccとなり、出力回路３４は、この差を検出して出力値Ｌとすべく、すなわち、出力１からＬ,出力２からＨを出力する。この後、次の動作として、また、前処理フェーズとなる。
【００３５】
なお、この具体例１の論理回路の接続制御回路３１１０は、論理圧縮を行って、図４のように変形しても良い。
（具体例２）
図５は、本実施の形態に適用可能な別の具体例２に係る詳細構成を示した論理回路である。なお、上記と同じものは、同一番号を付している。
【００３６】
図５に示した具体例２は、図２に示した具体例１のＯＲゲート６１１０、６２１０を、信号線５１または５２の何れかにそれぞれ接続された１６個のＮＭＯＳトランジスタ２０００−１〜２０００−１６で実現している。これらのＮＭＯＳトランジスタ２０００−１〜２０００−１６は、図１の接続回路２１および２２と等価な回路である。
【００３７】
つまり、接続回路２１は、ＮＭＯＳトランジスタ２０００−１、−２、−６、−７、−１２、−１３、−１５、−１６によって実現され、接続回路２２は、ＮＭＯＳトランジスタ２００-３、-４、-５、-８、-９、-１０、−１１、−１４によって実現されている。
【００３８】
次にこの論理回路動作について説明する。
【００３９】
前処理フェーズでは、接続制御回路３３によってＬが出力され、ＰＭＯＳトランジスタ２３１０、２４１０は、導通状態になる。一方、接続制御回路３１２０内のアンドゲート２０１０−１〜２０１０−１６の全ては、ＮＭＯＳトランジスタ２０００−１〜２０００−１６への出力としてＬを出力し、ＮＭＯＳトランジスタ２０００−１〜２０００−１６は、非道通状態となる。したがって、信号線５１、５２は、電源線１２（Ｖcc）と接続され、Ｈ状態が保持される。
【００４０】
次に、出力フェーズでは、接続制御回路３３からＨが出力される。ＰＭＯＳトランジスタ２３１０、２４１０は、非導通状態となる。接続制御回路３１２０では、入力信号に応じて１つのＡＮＤゲートのみがＨを出力し、その他のＡＮＤゲートは、Ｌを出力する。例えば、入力がＡＢＣＤ＝０１１０のとき、ＡＮＤゲート２０１０−７のみがＨを出力し、その他のＡＮＤゲートは、Ｌを出力する。これによって、ＮＭＯＳトランジスタ２０００−７のみが導通状態となり,その他のＮＭＯＳトランジスタは、非導通状態となる。したがって、ＮＭＯＳトランジスタ２０００−７が接続されている信号線５１が接地（ＧＮＤ）と導通状態となり、信号線５１に保持されていた電荷がＧＮＤに流れ、信号線５１の電圧がＧＮＤ（＝０）と同じとなる。一方、信号線５２は、Ｈ状態が保持されたままとなり、信号線５１と５２との間に電圧差が発生し、出力回路３４は、その電圧差に応じて出力する。
（具体例３）
図６は、本実施の形態に適用可能な別の具体例３に係る詳細構成を示した論理回路である。図６に示した具体例３は、図５に示した具体例２を変形したもので、図１の接続回路２１、２２に相当するＮＭＯＳトランジスタ２０００−１〜２０００−１６の導通／非導通を制御するためのアンドゲート２０１０−１〜２０１０−１６を、各ＮＭＯＳトランジスタ２０００−１〜２０００−１６と直列に接続された各４個のＮＭＯＳトランジスタで構成されるＮＭＯＳトランジスタ列２５００−１〜２５００−１６で代替して実現したものである。
【００４１】
ＮＭＯＳトランジスタ２０００−１〜２０００−１６のゲート入力は、接続制御回路３３からの信号であり、前処理フェーズにおいて非導通状態となるように制御される。
【００４２】
接続制御回路３１３０として用いられるＮＭＯＳトランジスタ列２５００−１〜２５００−１６は、外部からの入力によって導通／非道通が制御される。例えば、入力がＡＢＣＤ＝０１１０のときは、ＮＭＯＳトランジスタ列２５００−７内のすべてのトランジスタが導通状態となる。それ以外のトランジスタ列は、少なくとも何れかのトランジスタが非導通状態となる。したがって、出力フェーズでは、このＮＭＯＳトランジスタ列２５００−７から信号線５２に保持されている電荷が接地（ＧＮＤ）に流れ、結果として信号線５２の電圧が接地レベルとなり,電荷が保持されたままのもう一方の信号線５１との間に電圧差が生じ、その電圧差によって出力が決定される。
【００４３】
図６に示した具体例３では、信号線５１、５２に、接続回路２１、２２対応のＮＭＯＳトランジスタ２０００−１〜２０００−１６が接続され、各ＮＭＯＳトランジスタと接地ＧＮＤの間に各接続制御用のＮＭＯＳトランジスタ列が接続されているが、これとは逆で、信号線５１、５２に、接続制御用のＮＭＯＳトランジスタ列が接続され,さらに接続回路２１、２２対応のＮＭＯＳトランジスタが接地ＧＮＤとの間に接続されても良い。
【００４４】
また、図６に示した具体例では、左右対称になるように配置されているが、図７に示すように非対称に配置することも可能である。この場合、レイアウト設計上、繰り返しが行えるため、設計期間を短縮することが可能となる。
【００４５】
また、図８に示すように、接続制御回路３３の出力信号を本論理回路の入力信号Ａ，Ｂ，Ｃ，Ｄへ直接作用させるように（図のように）論理素子へ入力することにより、接続回路
２１、２２対応のＮＭＯＳトランジスタを省略することも可能である。
【００４６】
ところで、具体例３の各構成（図６〜図８）では、接地ＧＮＤまでの経路がすべて導通状態にならなかった場合でも、一部のトランジスタが導通状態になっているため、電荷が信号線５１、５２から、ＮＭＯＳトランジスタを通して別の配線に流れる。このため、Ｈ状態に保持される信号線の電圧が、実際には多少低くなる。動作上は、電荷が完全に流れることはないので出力が確定するが、次に、前処理フェーズでプリチャージ（信号線５１、５２をＶ2に）するときに、不足分の電荷が必要になる。この不足分を補ってプリチャージすることにより、ＤＰＡによる攻撃がなされてしまう可能性がある。これを避けるために、出力が終った時点ですべての電荷を信号線から接地へ流してしまうように制御する。この制御を以下、後処理フェーズと呼ぶ。後処理フェーズを行うと、毎回、信号線５１と５２とにチャージされる電荷が消費される。
【００４７】
図９に示した構成では、ＮＭＯＳトランジスタ列２５００−１〜２５００−１６と相補的にＰＭＯＳトランジスタ列２６００−1〜２６００−１６が信号線５１、５２に接続され、また、信号線の電荷を抜くためのＮＭＯＳトランジスタ２７００、２８００が信号線５１、５２に接続されている。これらの新たに追加された素子によって、２つの信号線５１と５２に電荷が無い状態から電荷をチャージすることによっても論理結果を得ることができるようになる。
【００４８】
信号線５１、５２の状態を（ｘ，ｘ）と表す。ｘは、ＨかＬのどちらかを取る。図６〜図８に示した構成では、前処理フェーズで（Ｈ，Ｈ）になり、出力フェーズで（Ｈ，Ｌ）あるいは（Ｌ，Ｈ）になり、後処理フェーズで（Ｌ，Ｌ）となり、再び、前処理フェーズによって（Ｈ，Ｈ）となる。
【００４９】
一方、図９に示した構成では、前処理フェーズで（Ｈ，Ｈ）になり、出力フェーズ１で（Ｈ，Ｌ）あるいは（Ｌ，Ｈ）になり、後処理フェーズで（Ｌ，Ｌ）となり、この後、出力フェーズ2で（Ｈ，Ｌ）あるいは（Ｌ，Ｈ）になり、後処理フェーズで（Ｌ，Ｌ）となり、再び、前処理フェーズによって（Ｈ，Ｈ）となる。
【００５０】
ここで出力フェーズ１は、プリチャージ状態からＮＭＯＳトランジスタ列によって論理入力によって信号線の一方の電荷を抜く処理を意味し、出力フェーズ２は、ディスチャージ状態からＰＭＯＳトランジスタ列によって論理入力によって信号線の一方に電荷を注入する処理を意味する。図９の構成をとることにより、処理時間の短縮とともに、消費電力の低減を実現することが可能となる。なお、図９に示した回路においても、図７で示した構成と同様に、電荷を抜くための接地線に接続されているＮＭＯＳトランジスタや、電荷を注入するために電源線に接続されているＰＭＯＳトランジスタを省略する構成をとることも可能である。（具体例４）
図１０は、本実施の形態に適用可能な別の具体例４に係る詳細構成を示した論理回路である。
【００５１】
図１０に示した回路は、２入力の汎用的な論理回路に対応した例である。この回路を用いてアンドゲート、オアゲート、排他論理和ゲートを構成することができる。
【００５２】
この論理回路は、プリチャージ用としてのＰＭＯＳトランジスタ２３１０、２４１０と、ディスチャージ用としてのＮＭＯＳトランジスタ２１４０、２２４０と、論理構成用、つまり論理入力に対する論理出力を行うためのＮＭＯＳトランジスタ３１４１、３１４２、３１４３、３１４４、３１４５、３１４６、３１４７とを備えている。この回路を用いたアンドゲート、オアゲート、排他論理和ゲートは、それぞれ、図１１、図１２、図１３のように結線することにより実現される。
（本実施の形態の論理回路の適用例）
次に、上記で説明した本実施の形態の論理回路を暗号化装置に適用した例を説明する。
【００５３】
図１３は、ＤＥＳ方式の暗号化装置の内部構成を示したものである。なお、この図１３の内部構成は、着脱不可のケースで覆われており、内部構成は隠蔽されている。
【００５４】
この暗号化装置は、Initial Permutationを実現する回路ＩＰ(7100-1、7100-2)、回路ＩＰからの出力とループ処理結果を選択するセレクタＳＥＬ(7200-1、7200-2)、一時データを保持するレジスタＲＥＧ(7300-1、7300-2)、Ｆ関数を処理する処理回路Ｆ(7400)、排他論理和を実現する排他論理和回路ＥＸｏｒ(7500)、Final Permutationを実現する回路ＦＰ(7600-1、7600-2)、及び、鍵スケジュールを実現する回路ＫＳ(7700)で構成される。
【００５５】
Ｆ関数を処理する回路Ｆ(7400)は、図１５に示される、Ｅ関数を実現する回路Ｅ(7410)、鍵加算を実現する回路ＫｅｙＡｄｄ(7420)、非線形変換処理を行うＳＢＯＸを実現する回路ＳＢｏｘ(7430)、Ｐ関数を実現する回路Ｐ(7440)で構成される。回路ＳＢｏｘ(7430)は、図１６に示される、６ビット入力、４ビット出力のＳ１〜Ｓ８(7431〜7438)で構成される。
【００５６】
各Ｓ１〜Ｓ８は、図１７に示される,６ビット入力１ビット出力の複数の既説明済の本実施の形態の論理回路Ｓ１１〜Ｓ１４で構成する。暗号化装置において、この回路Ｓ１〜Ｓ８の入力と出力との関係を隠蔽する必要がある。従来の論理回路を用いると、ここの入力と出力との関係が、電力変化として現れるのでＤＰＡ攻撃が行われる対象となる。ここでは、本実施の形態の論理回路を用いるので、入力と出力の関係に関わらず、定消費電力化されるので、ＤＰＡ攻撃を防ぐことができるようになる。
【００５７】
回路Ｓ１１の第１ビットの構成例を図１８に示す。
【００５８】
回路ＩＰ(7100)、および、回路ＦＰ(7600)は、ビットの並び替えで実現される。また、セレクタＳＥＬ(7200)は、図１９に示される回路構成で実現される。また、レジスタＲＥＧ(7300)は、図２０に示される回路構成で実現される。また、排他論理和回路ＥＸｏｒ(7500)は、図２１に示される回路構成で実現される。
【００５９】
回路Ｅ(7410)、および、回路Ｐ(7420)は、ビットの並び替えで実現される。また、鍵加算を実現する回路ＫｅｙＡｄｄ(7420)は、排他論理和で実現されるので、図２１に示されるＥＸｏｒ(7500)と同様の回路構成で実現される.
次に、動作について説明する。
【００６０】
平文、暗号鍵は、正論理と負論理の差動入力として提供される。暗号鍵入力ＫｉｎＰ(正論理)、ＫｉｎＮ(負論理)は、鍵スケジューラＫＳ(7700)に入力される。
【００６１】
鍵スケジュールは、入力された５６ビットの暗号鍵から各ラウンドで４８ビットが選択される。すなわち、図１９で示されるセレクタの組合せで実現される。
【００６２】
平文は、最初にInitial Permutationが行なわれる。Initial Permutationは、ビットの並べ替えであるので、配線のみで実現される。また、ビットの並べ替えであるので、正論理入力と負論理入力を独立に行なうことができ、図１４に示されているように２つの回路ＩＰを用いて実現される。
【００６３】
回路ＩＰ（7100-1、7100-2）の結果がセレクタＳＥＬ(7200-1、7200-2)を経由して、レジスタＲＥＧ(7300-1、7300-2)に転送され、保持される。
【００６４】
レジスタＲＥＧ(7300-2)に保持された右側のデータは、Ｆ関数の回路Ｆ(7500)に転送され、Ｆ関数の処理がなされて出力され、排他論理和回路(7500)、セレクタＳＥＬ(7200-2)、回路ＦＰ(7600)に転送される。一方、レジスタＲＥＧ(7300-1)に保持されている左側のデータは、排他論理和回路(7500)に転送され、Ｆ関数の回路Ｆ(7500)の出力と排他論理和され、セレクタＳＥＬ(7200-2)、ＦＰ(7600)に転送される。
【００６５】
回路ＦＰ(7600)では、ＩＰの逆のビットの並び替えが行なわれ結果が暗号文として出力される。
【００６６】
Ｆ関数処理部(7400)では、Ｅ関数、鍵加算、SBOX、Ｐ関数の各処理が行なわれる。
【００６７】
Ｅ関数(7410)は、ビットの並べ替えであるので、配線のみで実現される。鍵加算(7420)は、排他論理和が行なわれ、結果がＳＢＯＸ(7430)に転送される。ＳＢＯＸでは、本発明の論理回路によって処理が行なわれ、結果がＰ関数(7440)に転送される。Ｐ関数(7440)は、ビットの並べ替えであるので、配線のみで実現される。
【００６８】
Ｐ関数の出力が、Ｆ関数の出力となり出力される。出力された結果は、排他論理和回路ＥＸｏｒ(7500)とレジスタＲＥＧ(7300-1)と回路ＦＰ(7600)に転送される。
【００６９】
排他論理和回路ＥＸｏｒ7500では、レジスタＲＥＧ(7300-1)とＦ関数処理部(7400)の出力の排他論理和が行われ、結果がレジスタＲＥＧ(7300-2)と回路ＦＰ(7600)に転送される。
【００７０】
ＤＥＳでは、ＦＰを除いた処理が繰り返し行われる。最終結果は、繰り返しの結果をＦＰで処理して得られる。
【００７１】
次に、動作タイミングを図２２に示す。図２２は、前処理フェーズと出力フェーズとで構成される場合を示している。クロックがＨのとき前処理フェーズ(Precharge)であり、クロックがＬのとき出力フェーズ(Output)である。
【００７２】
クロックの立ち上がりでレジスタＲＥＧ(7300)の値が更新され、Ｆ関数を処理する回路Ｆ(7400)に転送され、Ｅ関数、鍵加算の処理が行われる。ＳＢＯＸは、前処理フェーズ中なので、結果は入力に無関係のあらかじめ決められた値が出力される。図２２では、'XXX' と表現した。前処理フェーズが終了し、出力フェーズになるとＳＢＯＸへの入力に応じた出力値が出力される。この出力がＰ関数に転送され、さらに排他論理和回路(7500)に転送され、１ラウンド分の処理が完了する。１ラウンド分の最終結果は、レジスタＲＥＧ(7300)に保持される。
【００７３】
別の動作タイミングを図２３に示す。この例においては、２クロックで１ラウンドの処理を行っている。前処理フェーズ(Precharge)、出力フェーズ(Output)、後処理フェーズ(Dis-charge)の３つのフェーズを２クロックを用いて行っている。このようなタイミングで動作させるときは、レジスタを２セット(REG1,REG2) 用意する方法と、２クロックに１回書き込むように制御することで実現される。図２３の例では、レジスタを２セット(REG1,REG2)用意する方法を示した。
【００７４】
この例では、レジスタの値が１クロックごとに、ＳＢＯＸの前処理フェーズで出力されるあらかじめ定められた値にレジスタがセットされ、また、レジスタには、正論理と負論理の２セットがあるので、レジスタに保持されている値による電力消費の差がなくなる。
【００７５】
このような構成により、本実施の形態で示された論理回路を用いて暗号化装置を実現することが可能となる。なお、ここでは暗号化装置について説明してきたが、復号回路においても、同様に実現可能である。
【００７６】
以上説明してきたように、本実施の形態の論理回路は、２つの信号線の電位差によって、出力を決定する新たな方式の論理回路を提供できるようになった。また、出力によらず、定電力で動作できるようになった。更に、このような論理回路を暗号化装置の内部に用いることにより、ＤＰＡによる攻撃に耐性を持った暗号回路を提供できるようになった。
【００７７】
なお、本発明の論理回路は、上記実施の形態で説明したものに限定されるものではなく、実施の形態から逸脱しない範囲をも含まれることは勿論である。
【００７８】
【発明の効果】
本発明によれば、出力によらず、定消費電力で動作できる論理回路を提供できる。更にこの論理回路を暗号化装置（復号装置も同様）に適用することにより、ＤＰＡ攻撃の対策を講じた暗号化装置（復号装置）を提供できる。
【図面の簡単な説明】
【図１】は、本実施の形態の論理回路を示す図。
【図２】は、本実施の形態に適用の具体例１の詳細構成図。
【図３】は、具体例１の接続制御回路３１１０の入出力関係を示す図。
【図４】は、具体例１の接続制御回路３１１０の変形例の接続制御回路３１２０を示す図。
【図５】は、本実施の形態に適用の具体例２の詳細構成図。
【図６】は、本実施の形態に適用の具体例３の詳細構成図。
【図７】は、具体例３の変形例。
【図８】は、具体例３の別の変形例。
【図９】は、具体例３の更に別の変形例。
【図１０】は、本実施の形態に適用の具体例４の詳細構成図。
【図１１】は、具体例４に適用のアンドゲートの例。
【図１２】は、具体例４に適用のオアゲートの例。
【図１３】は、具体例４に適用の排他論理和ゲートの例。
【図１４】は、本実施の形態の論理回路を適用するＤＥＳ暗号化装置の回路ブロック図。
【図１５】は、回路Ｆ(7400)の内部回路図。
【図１６】は、ＳＢｏｘ(7430)の内部回路図。
【図１７】は、回路Ｓ１の内部回路図。
【図１８】は、回路Ｓ１１の第1ビットの構成例。
【図１９】は、セレクタＳＥＬ(7200-1、7200-2)の構成例。
【図２０】は、レジスタＲＥＧ(7300-1、7300-2)の構成例。
【図２１】は、排他論理和回路の構成例。
【図２２】は、動作タイミングを示す図。
【図２３】は、別の動作タイミングを示す図。
【図２４】は、従来の論理回路の詳細構成例。
【符号の説明】
１１、１２・・・電源
２１、２２、２３、２４・・・接続回路
３１、３３・・・接続制御回路
３４・・・出力回路
５１、５２・・・信号線
５３−１〜５３−Ｎ・・・入力信号線
５４−１、５４−２・・・出力信号線
１０１・・・入力線１
１０２・・・入力線２
１０３、１０４、２３１０，２４１０・・・ＰＭＯＳトランジスタ
１０５、１０６、２１１０、２２１０、２７００、２８００、２１４０、２２４０、３１４１〜３１４８・・・ＮＭＯＳトランジスタ
１０７・・・出力線
２０００−１〜２０００−１６・・・ＮＭＯＳトランジスタ
２０１０−１〜２０１０−１６・・・アンドゲート
２５００−１〜２５００−１６・・・ＮＭＯＳトランジスタ列
２６００−１〜２６００−１６・・・ＰＭＯＳトランジスタ列
３１１０、３１２０・・・接続制御回路
６１１０、６１２０、６２１０、６２２０・・・ＯＲゲート
７１００−１、７１００−２・・・回路ＩＰ
７２００−１、７２００−２・・・セレクタＳＥＬ
７３００−１、７３００−２・・・レジスタＲＥＧ
７４００・・・回路Ｆ
７４１０・・・回路Ｅ
７４２０・・・鍵加算回路
７４３０・・・ＳＢｏｘ
７４３１〜７４３８・・・回路Ｓ１〜回路S８
７４４０・・・回路Ｐ
７５００・・・排他論理和ＥＸｏｒ
７６００−１、７６００−２・・・回路ＦＰ
７７００・・・回路ＫＳ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a logic circuit and an encryption device using the logic circuit.
[0002]
[Prior art]
Many of the electronic components used in electronic devices use a large number of logic circuits composed of semiconductor elements. As an example of a conventional logic circuit, a CMOS type NAND gate with two inputs and one output is shown in FIG.
[0003]
This CMOS type NAND gate is composed of two PMOS transistors 103 and 104 and two NMOS transistors 105 and 106. The output 107 becomes L only when both of the inputs 101 and 102 are H. In the set of inputs, the output 107 is H. For example, when the input 101 is H and the input 102 is L, the PMOS transistor 103 and the NMOS transistor 105 are turned on, and the PMOS transistor 104 and the NMOS transistor 106 are turned off. Therefore, the output 107 is connected to the power supply Vcc by the PMOS transistor 103 and becomes H. That is, a current flows from the power supply Vcc to the output 310, and charge is held in the capacitive component of the output 107. For example, when both the input 101 and the input 102 are H, the NMOS transistor 105 and the NMOS transistor 106 are turned on, and the PMOS transistor 103 and the PMOS transistor 104 are turned off. Therefore, the output 107 is connected to the ground GND by the NMOS transistors 105 and 106 and becomes L. That is, the charge held at the output 107 flows to the ground GND. As described above, the conventional logic circuit differs in the amount of current consumed depending on the value of the output result.
[0004]
By the way, in recent years, DPA (Differential Power Analysis) has been attracting attention as an attack method for cryptographic hardware. The attack method by DPA estimates the secret key that should be originally generated and concealed inside the cryptographic hardware by statistically processing the output with respect to the input of the cryptographic hardware and the power consumption measured at that time. Is the method. Therefore, when commercializing a cryptographic circuit, it is necessary to take sufficient countermeasures against the attack method by DPA, and a specific countermeasure plan has also been shown (for example, see Patent Document 1).
[0005]
[Patent Document 1]
JP 2001-268071 A
[0006]
[Problems to be solved by the invention]
The cryptographic hardware uses many logic circuits as described above.
[0007]
However, as described above, since the power consumption of the conventional logic circuit differs depending on the output result, the cryptographic hardware to which such a logic circuit is applied may be attacked by the DPA. was there.
[0008]
The present invention has been made in view of such problems, and an object thereof is to provide a logic circuit and an encryption device in which power consumption is constant regardless of an output result.
[0009]
[Means for Solving the Problems]
According to the present invention, a logic circuit to which a plurality of logic signals are input includes a first signal line, a second signal line, a first power supply, a second power supply having a voltage value different from that of the first power supply, A first connection circuit that selectively connects one end of one signal line and the first power supply; a second connection circuit that selectively connects one end of the second signal line and the first power supply; A third connection circuit that selectively connects the other end of one signal line and the second power supply; a fourth connection circuit that selectively connects the other end of the second signal line and the second power supply; A first connection control circuit for controlling the first connection circuit and the second connection circuit to perform the same connection or non-connection operation; and a connection or non-connection to the third connection circuit and the fourth connection circuit. A second connection control circuit configured to control the operation, and the first signal line and the second signal line connected to the first connection line; An output circuit that outputs an output signal based on a voltage difference between the signal line and the second signal line, and the first connection control circuit and the first connection circuit at the time of output with respect to the input of the plurality of logic signals Control is performed so as not to connect to the second connection circuit, and control is performed so that the second connection control circuit performs connection operation only to one of the third connection circuit and the fourth connection circuit. I tried to do it.
[0010]
The present invention is a logic circuit including a first signal line, a second signal line, and an output circuit that performs output based on voltages of the first signal line and the second signal line. Any one of a first mode in which a process of applying a first voltage to the first signal line and the second signal line is performed, and the first signal line and the second signal line In addition, a process of applying a second voltage having a voltage value different from that of the first voltage is performed in a second mode performed subsequent to the first mode, and an output in the second mode is performed. The output from the circuit was made a logic output.
[0011]
As a result, the logic circuit of the present invention provides a new method for determining the output based on the potential difference between the two signal lines, and can operate with constant power regardless of the output.
[0012]
Also, the encryption apparatus provided with the means for performing the nonlinear conversion processing of the present invention concealed inside includes a first signal line, a second signal line, and a first power source as the means for performing the nonlinear conversion processing means. A second power supply having a voltage value lower than that of the first power supply, a first connection circuit that selectively connects one end of the first signal line and the first power supply, one end of the second signal line, and the A second connection circuit for selectively connecting the first power source, a third connection circuit for selectively connecting the other end of the first signal line and the second power source, and the other end of the second signal line. A fourth connection circuit that selectively connects the second power supply and a first connection control circuit that controls the first connection circuit and the second connection circuit to perform the same connection or non-connection operation; A second connection for controlling to connect or disconnect the third connection circuit and the fourth connection circuit; A control circuit; and an output circuit connected to the first signal line and the second signal line and outputting an output signal based on a voltage difference between the first signal line and the second signal line; When outputting a plurality of logic signals, the first connection control circuit controls the first connection circuit and the second connection circuit to perform a non-connection operation, and the second connection control circuit controls the first connection circuit and the second connection circuit. At least one or more logic circuits that are controlled to operate to connect only one of the three connection circuits and the fourth connection circuit are provided.
[0013]
Also, the encryption apparatus provided with the means for performing nonlinear conversion processing of the present invention concealed inside includes a first signal line, a second signal line, and a first signal line as the means for performing the nonlinear conversion processing means. And an output circuit that performs output based on the voltages of the first signal line and the second signal line, and performs a process of applying a first voltage to the first signal line and the second signal line. The first mode, and a process of multiplying one of the first signal line and the second signal line by a second voltage having a voltage value lower than the first voltage. And at least one logic circuit that operates in a second mode performed subsequently to the output from the output circuit in the second mode as a logic output.
[0014]
As described above, by using a logic circuit capable of operating at a constant power regardless of output in the encryption apparatus, it is possible to provide an encryption circuit resistant to attacks by DPA.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0016]
FIG. 1 shows a logic circuit of this embodiment. This logic circuit includes a signal line 51 and a signal line 52. The signal line 51 is connected to the connection circuit 21 and is electrically connected to the power supply 11 when the connection circuit 21 is turned on. Further, the signal line 51 is connected to the connection circuit 23 and is electrically connected to the power source 12 when the connection circuit 23 is turned on. The signal line 52 is connected to the connection circuit 22 and is electrically connected to the power supply 11 when the connection circuit 22 is turned on. Further, the signal line 52 is connected to the connection circuit 24 and is electrically connected to the power source 12 when the connection circuit 24 is turned on.
[0017]
ON / OFF control of the connection circuit 23 and the connection circuit 24 is performed by the connection control circuit 33. The connection control circuit 33 turns on the connection circuit 23 and the connection circuit 24 at the start of the preprocessing phase described later, and turns off the connection circuit 23 and the connection circuit 24 at the end of the preprocessing phase.
[0018]
On the other hand, ON / OFF control of the connection circuit 21 and the connection circuit 22 is performed by the connection control circuit 31. The connection control circuit 31 turns on one of the connection circuit 21 and the connection circuit 22 based on the input signals 53-1 to 53-N input from the N signal lines in the output phase described later, and the other A signal to turn off is supplied. With this supply, either the signal line 51 or the signal line 52 is connected to the power supply line 11, the voltage of the connected signal line 51 or the signal line 52 changes, and the voltage difference between the signal line 51 and the signal line 52 is different. appear. The output circuit 34 connected to the signal line 51 and the signal line 52 outputs the output signal 54-1 and “54-2” determined by this voltage difference.
[0019]
Next, operation of the logic circuit of this embodiment is described.
[0020]
In this logic circuit, the voltage of only one of the signal line 51 and the signal line 52 is set according to the preprocessing phase in which the signal line 51 and the signal line 52 are set to the same voltage and the values of the input signals 53-1 to 53-N. And changing the output phase.
[0021]
In the preprocessing phase, a control signal is generated by the connection control circuit 33, the connection circuit 23 and the connection circuit 24 are turned on, and are set in a conductive state. Therefore, both the signal line 51 and the signal line 52 are connected to the power supply 12 and have the same voltage V2. When the preprocessing phase ends, the connection control circuit 33 turns off the connection circuit 23 and the connection circuit 24 and sets them in a non-conductive state. At this time, since the signal line 51 and the signal line 52 are designed as contrasts, they have the same capacitance component C. As a result, the signal line 51 and the signal line 52 maintain the same voltage V2 as that of the power supply 12 even when the connection circuit 23 and the connection circuit 24 are set in a non-conductive state. Subsequent to the above preprocessing phase, an output phase is performed.
[0022]
In the output phase, the connection control circuit 31 sets only one of the connection circuit 21 and the connection circuit 22 to the conductive state based on the values of the input signals 53-1 to 53-N, and sets the other to the non-conductive state. A control signal for setting the state is generated. In other words, the connection control circuit 31 is configured such that only one of the input signals 53-1 to 53-N is turned on regardless of the set of signals.
[0023]
The signal line 51 or the signal line 52 set to the conductive state by the connection circuit 21 and the connection circuit 22 that have received the generated control signal has the same voltage V1 as that of the power supply 11, and the other signal line 52 that remains in the non-conductive state. Alternatively, the signal line 51 is held at the voltage V2 held in the preprocessing phase. From the signal line 51 or 52 conducted to the power supply 11, the charge of (V 2 −V 1) * C flows to the power supply 11. That is, a voltage difference is generated between the signal line 51 and the signal line 52 depending on the values of the input signals 53-1 to 53-N, and these voltages are input to the output circuit 34, and the output is determined by the voltage difference. The
[0024]
When the output phase is completed, the preprocessing phase is performed again. At this time, either the signal line 51 or the signal line 52 is at the voltage V1, the other is at the voltage V2, and the signal line at the voltage V1 has the same voltage V2 as that of the power supply 12 by the preprocessing phase. Become. At this time, the charge of (V2-V1) * C is supplied from the power supply 12 to the signal line.
[0025]
As described above, in the logic circuit of this embodiment, the charge of (V2−V1) * C flows from the power supply 12 to one of the signal lines 51 or 52 in the preprocessing phase, and (V2−) in the output phase. The charge of V1) * C flows from one of the signal lines 51 or 52 to the power source 11. That is, in any of the preprocessing phase and the output phase, a logic circuit in which a constant current of the same current (V2-V1) * C always flows can be realized regardless of the value of the input signal. Further, even when such a logic circuit is used in the encryption circuit, it is possible to prevent a DPA attack method using a difference in power consumption.
[0026]
Next, a specific example of the present embodiment shown in FIG. 1 will be described below.
(Specific example 1)
FIG. 2 is a logic circuit showing a detailed configuration according to specific example 1 applicable to the present embodiment. In addition, the thing of the same figure number means using the same thing as FIG.
[0027]
1 is an NMOS transistor 2110, the connection circuit 22 of FIG. 1 is an NMOS transistor 2210, the connection circuit 23 of FIG. 1 is a PMOS transistor 2310, and the connection circuit 24 of FIG. 1 is a PMOS transistor. 2410 is realized. Further, the connection control circuit 31 of FIG. 1 is realized by a connection control circuit 3110 composed of a combination of logic elements. The connection control circuit 3110 receives four signals A, B, C, and D, and an example of the output of the OR gate 6110 with respect to a set of inputs of these four signals is shown in FIG. It showed in.
[0028]
As in FIG. 1, the connection control circuit 33 outputs L during the preprocessing phase, and outputs H at other times. The PMOS transistors 2310 and 2410 are turned on when the signal from the connection control circuit 33 is L, and are turned off when the signal is H. The NMOS transistors 2110 and 2210 are turned on when an input signal is H, and are turned off when the signal is L.
[0029]
The connection control circuit 3110 is a control circuit for realizing the relationship of FIG. The OR gate 6110 in the connection control circuit 3110 becomes H when the output shown in FIG. 3 is H, and the OR gate 6210 becomes H when the output shown in FIG. Further, the OR gates 6110 and 6210 are controlled to be L during the preprocessing phase.
[0030]
The output circuit 34 is the same as that in FIG. 1, has two inputs, and determines an output from a voltage difference between the two inputs. The output circuit 34 has two outputs, and an output value is defined by a combination thereof. In this example, when the output value is H, the output 1 is H and the output 2 is L. When the output value is L, the output 1 is L and the output 2 is H. Otherwise, both the output 1 and the output 2 are H. It will be.
[0031]
Next, the operation of this logic circuit will be described.
[0032]
In the preprocessing phase, L is output from the connection control circuit 33. The L signal output from the connection control circuit 33 is supplied to the PMOS transistors 2310 and 2410 and the connection control circuit 3110. The PMOS transistors 2310 and 2410 are turned on because the L signal is input. On the other hand, the connection control circuit 3110 outputs an L signal that causes the NMOS transistors 2110 and 2210 to be non-conductive. Accordingly, the PMOS transistors 2310 and 2410 are turned on, the NMOS transistors 2110 and 2210 are turned off, and the signals 51 and 52 are connected to the power supply line 12 (Vcc) and become the voltage Vcc. At this time, since the inputs to the output circuit 34 are both H, the outputs 1 and 2 of the output circuit 34 are both H. Following the preprocessing phase, an output phase is performed.
[0033]
In the output phase, the connection control circuit 3110 realizes the correspondence between the input and the output shown in FIG. For example, when the input is ABCD = 0110, the OR gate 6110 outputs L and the OR gate 6210 outputs H. As a result, the NMOS transistor 2110 is turned off and the NMOS transistor 2210 is turned on. Therefore, the signal line 52 is connected to the power supply 11 (GND = 0V), and the charge held in the signal line 52 flows to the GND. On the other hand, since the potential of the signal line 51 is not connected to GND, it is held at Vcc.
[0034]
Therefore, the voltage of the signal line 52 is GND, the voltage of the signal line 51 becomes Vcc, and the output circuit 34 detects this difference to obtain the output value L, that is, outputs 1 to L and outputs 2 to H. Output. Thereafter, the next operation is the preprocessing phase.
[0035]
Note that the connection control circuit 3110 of the logic circuit of the specific example 1 may be modified as shown in FIG. 4 by performing logic compression.
(Specific example 2)
FIG. 5 is a logic circuit showing a detailed configuration according to another specific example 2 applicable to the present embodiment. In addition, the same thing as the above is attached | subjected the same number.
[0036]
Specific example 2 shown in FIG. 5 includes 16 NMOS transistors 2000-1 to 2000-, each of which has OR gates 6110 and 6210 of specific example 1 shown in FIG. 16 is realized. These NMOS transistors 2000-1 to 2000-16 are equivalent circuits to the connection circuits 21 and 22 in FIG.
[0037]
That is, the connection circuit 21 is realized by the NMOS transistors 2000-1, -2, -6, -7, -12, -13, -15, and -16, and the connection circuit 22 is formed by the NMOS transistors 200-3 and -4. , -5, -8, -9, -10, -11, and -14.
[0038]
Next, the operation of this logic circuit will be described.
[0039]
In the preprocessing phase, L is output by the connection control circuit 33, and the PMOS transistors 2310 and 2410 are turned on. On the other hand, all of the AND gates 2010-1 to 2010-16 in the connection control circuit 3120 output L as outputs to the NMOS transistors 2000-1 to 2000-16, and the NMOS transistors 2000-1 to 2000-16 Become out of service. Therefore, the signal lines 51 and 52 are connected to the power supply line 12 (Vcc), and the H state is maintained.
[0040]
Next, in the output phase, H is output from the connection control circuit 33. The PMOS transistors 2310 and 2410 are turned off. In the connection control circuit 3120, only one AND gate outputs H in response to an input signal, and the other AND gates output L. For example, when the input is ABCD = 0110, only the AND gate 2010-7 outputs H, and the other AND gates output L. As a result, only the NMOS transistor 2000-7 is turned on, and the other NMOS transistors are turned off. Therefore, the signal line 51 to which the NMOS transistor 2000-7 is connected is brought into conduction with the ground (GND), the electric charge held in the signal line 51 flows to the GND, and the voltage of the signal line 51 becomes GND (= 0). Will be the same. On the other hand, the signal line 52 remains in the H state, a voltage difference is generated between the signal lines 51 and 52, and the output circuit 34 outputs in accordance with the voltage difference.
(Specific example 3)
FIG. 6 is a logic circuit showing a detailed configuration according to another specific example 3 applicable to the present embodiment. Concrete example 3 shown in FIG. 6 is a modification of concrete example 2 shown in FIG. 5, and the conduction / non-conduction of NMOS transistors 2000-1 to 2000-16 corresponding to connection circuits 21 and 22 in FIG. The AND gates 2010-1 to 2010-16 for controlling the NMOS transistor arrays 2500-1 to 2500- each including four NMOS transistors connected in series with the NMOS transistors 2000-1 to 2000-16. 16 is an alternative implementation.
[0041]
The gate inputs of the NMOS transistors 2000-1 to 2000-16 are signals from the connection control circuit 33, and are controlled so as to be in a non-conductive state in the preprocessing phase.
[0042]
The NMOS transistor arrays 2500-1 to 2500-16 used as the connection control circuit 3130 are controlled to be turned on / off by an external input. For example, when the input is ABCD = 0110, all the transistors in the NMOS transistor array 2500-7 are turned on. In other transistor rows, at least one of the transistors is non-conductive. Therefore, in the output phase, the charge held on the signal line 52 flows from the NMOS transistor array 2500-7 to the ground (GND), and as a result, the voltage of the signal line 52 becomes the ground level, and the charge is held. A voltage difference is generated between the other signal line 51 and the output is determined by the voltage difference.
[0043]
In the specific example 3 shown in FIG. 6, the NMOS transistors 2000-1 to 2000-16 corresponding to the connection circuits 21 and 22 are connected to the signal lines 51 and 52, and each connection control is connected between each NMOS transistor and the ground GND. In contrast, the NMOS transistor array for connection control is connected to the signal lines 51 and 52, and the NMOS transistor corresponding to the connection circuits 21 and 22 is connected to the ground GND. It may be connected between.
[0044]
Moreover, in the specific example shown in FIG. 6, it arrange | positions so that it may become left-right symmetric, but it is also possible to arrange | position asymmetrically as shown in FIG. In this case, the design period can be shortened because the layout design can be repeated.
[0045]
Further, as shown in FIG. 8, by inputting the output signal of the connection control circuit 33 to the logic element so as to directly act on the input signals A, B, C, and D of this logic circuit (as shown in the figure), Connection circuit
The NMOS transistors corresponding to 21 and 22 can be omitted.
[0046]
By the way, in each configuration of FIG. 6 (FIGS. 6 to 8), even when all the paths to the ground GND are not in a conductive state, some transistors are in a conductive state. The current flows from 51 and 52 to another wiring through the NMOS transistor. For this reason, the voltage of the signal line held in the H state is actually slightly lowered. In operation, since the charge does not flow completely, the output is determined. However, when precharging is performed next in the preprocessing phase (the signal lines 51 and 52 are set to V2), an insufficient amount of charge is required. . Compensating for this shortage and precharging may result in an attack by DPA. In order to avoid this, control is performed so that all charges flow from the signal line to the ground when the output ends. This control is hereinafter referred to as a post-processing phase. When the post-processing phase is performed, the electric charges charged in the signal lines 51 and 52 are consumed each time.
[0047]
In the configuration shown in FIG. 9, the PMOS transistor arrays 2600-1 to 2600-16 are connected to the signal lines 51 and 52 in a complementary manner to the NMOS transistor arrays 2500-1 to 2500-16, and the signal lines are extracted. NMOS transistors 2700 and 2800 are connected to the signal lines 51 and 52. With these newly added elements, it is possible to obtain a logic result also by charging the two signal lines 51 and 52 without charge.
[0048]
The state of the signal lines 51 and 52 is represented as (x, x). x takes either H or L. 6-8, it becomes (H, H) in the pre-processing phase, (H, L) or (L, H) in the output phase, and (L, L) in the post-processing phase. Again, it becomes (H, H) by the preprocessing phase.
[0049]
On the other hand, in the configuration shown in FIG. 9, it becomes (H, H) in the preprocessing phase, (H, L) or (L, H) in the output phase 1, and (L, L) in the post-processing phase. After this, it becomes (H, L) or (L, H) in the output phase 2, becomes (L, L) in the post-processing phase, and becomes (H, H) again in the pre-processing phase.
[0050]
Here, the output phase 1 means a process of removing one charge of the signal line from the precharge state by the NMOS transistor array by the logic input, and the output phase 2 is one of the signal lines by the logic input by the PMOS transistor array from the discharge state. It means a process of injecting electric charges. By adopting the configuration shown in FIG. 9, it is possible to reduce the processing time and power consumption. In the circuit shown in FIG. 9 as well, as in the configuration shown in FIG. 7, the NMOS transistor is connected to the ground line for extracting charges, and is connected to the power supply line for injecting charges. It is also possible to omit the PMOS transistor. (Specific example 4)
FIG. 10 is a logic circuit showing a detailed configuration according to another specific example 4 applicable to the present embodiment.
[0051]
The circuit shown in FIG. 10 is an example corresponding to a general logic circuit with two inputs. An AND gate, an OR gate, and an exclusive OR gate can be formed using this circuit.
[0052]
This logic circuit includes PMOS transistors 2310 and 2410 for precharging, NMOS transistors 2140 and 2240 for discharging, and NMOS transistors 3141, 3142, 3143 for logic configuration, that is, logic output for logic input. 3144, 3145, 3146, 3147. An AND gate, an OR gate, and an exclusive OR gate using this circuit are realized by connecting them as shown in FIGS. 11, 12, and 13, respectively.
(Application example of logic circuit of this embodiment)
Next, an example in which the logic circuit of the present embodiment described above is applied to an encryption device will be described.
[0053]
FIG. 13 shows the internal configuration of a DES encryption apparatus. Note that the internal configuration of FIG. 13 is covered with a non-detachable case, and the internal configuration is hidden.
[0054]
This encryption device includes a circuit IP (7100-1, 7100-2) that realizes initial permutation, a selector SEL (7200-1, 7200-2) that selects an output from the circuit IP and a loop processing result, and temporary data. Register REG (7300-1, 7300-2) for holding, processing circuit F (7400) for processing the F function, exclusive OR circuit EXor (7500) for realizing exclusive OR, circuit FP (7600 for realizing Final Permutation) -1, 7600-2), and a circuit KS (7700) that realizes a key schedule.
[0055]
The circuit F (7400) for processing the F function includes the circuit E (7410) for realizing the E function, the circuit KeyAdd (7420) for realizing the key addition, and the circuit for realizing the SBOX for performing the nonlinear conversion processing shown in FIG. SBox (7430) and a circuit P (7440) for realizing the P function. The circuit SBox (7430) is composed of S1 to S8 (7431 to 7438) of 6-bit input and 4-bit output shown in FIG.
[0056]
Each of S1 to S8 is composed of a plurality of already described logic circuits S11 to S14 of this embodiment shown in FIG. In the encryption apparatus, it is necessary to hide the relationship between the inputs and outputs of the circuits S1 to S8. When a conventional logic circuit is used, the relationship between the input and the output here appears as a power change, so that the DPA attack is performed. Here, since the logic circuit of the present embodiment is used, constant power consumption is achieved regardless of the relationship between input and output, so that a DPA attack can be prevented.
[0057]
A configuration example of the first bit of the circuit S11 is shown in FIG.
[0058]
The circuit IP (7100) and the circuit FP (7600) are realized by rearrangement of bits. The selector SEL (7200) is realized by the circuit configuration shown in FIG. The register REG (7300) is realized by the circuit configuration shown in FIG. The exclusive OR circuit EXor (7500) is realized by the circuit configuration shown in FIG.
[0059]
The circuit E (7410) and the circuit P (7420) are realized by rearrangement of bits. Further, since the circuit KeyAdd (7420) that realizes key addition is realized by exclusive OR, it is realized by a circuit configuration similar to EXor (7500) shown in FIG.
Next, the operation will be described.
[0060]
Plaintext and encryption keys are provided as positive and negative logic differential inputs. The encryption key inputs KinP (positive logic) and KinN (negative logic) are input to the key scheduler KS (7700).
[0061]
As the key schedule, 48 bits are selected in each round from the inputted 56-bit encryption key. That is, it is realized by a combination of selectors shown in FIG.
[0062]
The plain text is first subjected to Initial Permutation. Since the initial permutation is a rearrangement of bits, it is realized only by wiring. Further, since the bits are rearranged, the positive logic input and the negative logic input can be performed independently, which is realized by using two circuits IP as shown in FIG.
[0063]
The result of the circuit IP (7100-1, 7100-2) is transferred to the register REG (7300-1, 7300-2) via the selector SEL (7200-1, 7200-2) and held.
[0064]
The data on the right held in the register REG (7300-2) is transferred to the F function circuit F (7500), processed by the F function, and output, and the exclusive OR circuit (7500), selector SEL (7200). -2), transferred to the circuit FP (7600). On the other hand, the left data held in the register REG (7300-1) is transferred to the exclusive OR circuit (7500), is exclusive ORed with the output of the F function circuit F (7500), and is selected by the selector SEL (7200). -2), forwarded to FP (7600).
[0065]
The circuit FP (7600) rearranges the reverse bits of IP and outputs the result as ciphertext.
[0066]
In the F function processing unit (7400), processing of E function, key addition, SBOX, and P function is performed.
[0067]
Since the E function (7410) is a bit rearrangement, it is realized only by wiring. In the key addition (7420), exclusive OR is performed, and the result is transferred to the SBOX (7430). In SBOX, processing is performed by the logic circuit of the present invention, and the result is transferred to the P function (7440). Since the P function (7440) is a rearrangement of bits, it is realized only by wiring.
[0068]
The output of the P function is output as the output of the F function. The output result is transferred to the exclusive OR circuit EXor (7500), the register REG (7300-1), and the circuit FP (7600).
[0069]
In the exclusive OR circuit EXor7500, the exclusive OR of the outputs of the register REG (7300-1) and the F function processing unit (7400) is performed, and the result is transferred to the register REG (7300-2) and the circuit FP (7600). The
[0070]
In DES, processing excluding FP is repeated. The final result is obtained by processing the repeated result with FP.
[0071]
Next, the operation timing is shown in FIG. FIG. 22 shows a case where the preprocessing phase and the output phase are configured. When the clock is H, it is a preprocessing phase (Precharge), and when the clock is L, it is an output phase (Output).
[0072]
At the rising edge of the clock, the value of the register REG (7300) is updated, transferred to the circuit F (7400) that processes the F function, and the E function and key addition processing are performed. Since SBOX is in the preprocessing phase, the result is a predetermined value that is irrelevant to the input. In FIG. 22, it is expressed as “XXX”. When the preprocessing phase is completed and the output phase is reached, an output value corresponding to the input to the SBOX is output. This output is transferred to the P function and further transferred to the exclusive OR circuit (7500), and the processing for one round is completed. The final result for one round is held in the register REG (7300).
[0073]
Another operation timing is shown in FIG. In this example, one round of processing is performed with two clocks. Three phases including a pre-processing phase (Precharge), an output phase (Output), and a post-processing phase (Dis-charge) are performed using two clocks. The operation at such timing is realized by preparing two sets of registers (REG1, REG2) and controlling to write once in two clocks. In the example of FIG. 23, a method of preparing two sets (REG1, REG2) of registers is shown.
[0074]
In this example, the register value is set to a predetermined value output in the preprocessing phase of SBOX every clock, and there are two sets of positive logic and negative logic in the register. The difference in power consumption due to the value held in the register is eliminated.
[0075]
With such a configuration, an encryption device can be realized using the logic circuit described in this embodiment. Although the encryption apparatus has been described here, the same can be realized in a decryption circuit.
[0076]
As described above, the logic circuit of this embodiment can provide a new type of logic circuit that determines an output based on a potential difference between two signal lines. Also, it can operate at constant power regardless of output. Furthermore, by using such a logic circuit inside the encryption device, it has become possible to provide an encryption circuit that is resistant to attacks by DPA.
[0077]
Note that the logic circuit of the present invention is not limited to that described in the above embodiment, and includes a range not departing from the embodiment.
[0078]
【The invention's effect】
According to the present invention, it is possible to provide a logic circuit that can operate with constant power consumption regardless of output. Furthermore, by applying this logic circuit to an encryption device (the same applies to a decryption device), it is possible to provide an encryption device (decryption device) that takes measures against DPA attacks.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a logic circuit of an embodiment;
FIG. 2 is a detailed configuration diagram of a specific example 1 applied to the present embodiment;
FIG. 3 is a diagram illustrating an input / output relationship of a connection control circuit 3110 according to a specific example 1;
4 is a diagram illustrating a connection control circuit 3120 according to a modification of the connection control circuit 3110 according to the first specific example. FIG.
FIG. 5 is a detailed configuration diagram of a specific example 2 applied to the present embodiment;
FIG. 6 is a detailed configuration diagram of a specific example 3 applied to the embodiment;
FIG. 7 is a modification of the third specific example.
FIG. 8 is another modified example of the specific example 3;
FIG. 9 is still another modification of the third specific example.
FIG. 10 is a detailed configuration diagram of a specific example 4 applied to the embodiment;
FIG. 11 is an example of an AND gate applied to specific example 4;
FIG. 12 is an example of an OR gate applied to specific example 4;
FIG. 13 is an example of an exclusive OR gate applied to specific example 4;
FIG. 14 is a circuit block diagram of a DES encryption apparatus to which the logic circuit of this embodiment is applied.
FIG. 15 is an internal circuit diagram of a circuit F (7400).
FIG. 16 is an internal circuit diagram of an SBox (7430).
FIG. 17 is an internal circuit diagram of the circuit S1.
FIG. 18 is a configuration example of a first bit of the circuit S11.
FIG. 19 is a configuration example of a selector SEL (7200-1, 7200-2).
FIG. 20 is a configuration example of a register REG (7300-1, 7300-2).
FIG. 21 is a configuration example of an exclusive OR circuit.
FIG. 22 is a diagram showing operation timing.
FIG. 23 is a diagram showing another operation timing.
FIG. 24 is a detailed configuration example of a conventional logic circuit.
[Explanation of symbols]
11, 12 ... Power supply
21, 22, 23, 24... Connection circuit
31, 33... Connection control circuit
34 ... Output circuit
51, 52 ... Signal line
53-1 to 53-N: Input signal line
54-1, 54-2 ... Output signal lines
101 ... Input line 1
102 ... Input line 2
103, 104, 2310, 2410 ... PMOS transistors
105, 106, 2110, 2210, 2700, 2800, 2140, 2240, 3141-3148 ... NMOS transistors
107 ... Output line
2000-1 to 2000-16 ... NMOS transistor
2010-1 to 2010-16 ... AND GATE
2500-1 to 2500-16 ... NMOS transistor array
2600-1 to 2600-16 ... PMOS transistor array
3110, 3120... Connection control circuit
6110, 6120, 6210, 6220 ... OR gate
7100-1, 7100-2 ... Circuit IP
7200-1, 7200-2... Selector SEL
7300-1, 7300-2 ... Register REG
7400... Circuit F
7410... Circuit E
7420 ... Key addition circuit
7430 ... SBox
7431-7438 ... Circuit S1-Circuit S8
7440... Circuit P
7500 ... Exclusive OR
7600-1, 7600-2... Circuit FP
7700... Circuit KS

Claims

複数の論理信号が入力される論理回路において、
第１信号線と、第２信号線と、第１電源と、前記第１電源より低い電圧値である第２電源と、
前記第１信号線の一端と前記第１電源とを選択的に接続する第１接続回路と、
前記第２信号線の一端と前記第１電源とを選択的に接続する第２接続回路と、
前記第１信号線の他端と前記第２電源とを選択的に接続する第３接続回路と、
前記第２信号線の他端と前記第２電源とを選択的に接続する第４接続回路と、
前記第１接続回路と前記第２接続回路とへ同じ接続または非接続の動作をさせるよう制御する第１接続制御回路と、
前記第３接続回路と前記第４接続回路とへ接続または非接続の動作をさせるよう制御する第２接続制御回路と、
前記第１信号線と前記第２信号線とに接続され、前記第１信号線と前記第２信号線との電圧差に基づいて、出力信号を出力する出力回路と、
前記第 1 信号線と前記第２信号線の伝家を抜く手段とを備え、
前記複数の論理信号の入力に対する出力時には、前記第１接続制御回路が前記第１接続回路と前記第２接続回路とへ非接続の動作をさせるよう制御するとともに、
前記第２接続制御回路が前記第３接続回路と前記第４接続回路との何れか一方のみへ接続の動作をさせるよう制御することを特徴とする論理回路。In a logic circuit to which a plurality of logic signals are input,
A first signal line, a second signal line, a first power source, and a second power source having a lower voltage value than the first power source;
A first connection circuit for selectively connecting one end of the first signal line and the first power supply;
A second connection circuit for selectively connecting one end of the second signal line and the first power source;
A third connection circuit for selectively connecting the other end of the first signal line and the second power source;
A fourth connection circuit for selectively connecting the other end of the second signal line and the second power source;
A first connection control circuit for controlling the first connection circuit and the second connection circuit to perform the same connection or non-connection operation;
A second connection control circuit for controlling to connect or disconnect the third connection circuit and the fourth connection circuit;
An output circuit connected to the first signal line and the second signal line and outputting an output signal based on a voltage difference between the first signal line and the second signal line ;
Means for unplugging the first signal line and the second signal line ;
At the time of output with respect to the input of the plurality of logic signals, the first connection control circuit controls the first connection circuit and the second connection circuit to perform a non-connection operation, and
The logic circuit, wherein the second connection control circuit controls the connection operation to only one of the third connection circuit and the fourth connection circuit.

非線形変換処理を行う手段を隠蔽された内部に備える暗号化装置において、
前記非線形変換処理手段を行う手段には、
第１信号線と、第２信号線と、第１電源と、前記第１電源より低い電圧値の第２電源と、
前記第１信号線の一端と前記第１電源とを選択的に接続する第１接続回路と、
前記第２信号線の一端と前記第１電源とを選択的に接続する第２接続回路と、
前記第１信号線の他端と前記第２電源とを選択的に接続する第３接続回路と、
前記第２信号線の他端と前記第２電源とを選択的に接続する第４接続回路と、
前記第１接続回路と前記第２接続回路とへ同じ接続または非接続の動作をさせるよう制御する第１接続制御回路と、
前記第３接続回路と前記第４接続回路とへ接続または非接続の動作をさせるよう制御する第２接続制御回路と、
前記第１信号線と前記第２信号線とに接続され、前記第１信号線と前記第２信号線との電圧差に基づいて、出力信号を出力する出力回路とを備え、
複数の論理信号の入力に対する出力時には、前記第１接続制御回路が前記第１接続回路と前記第２接続回路とへ非接続の動作をさせるよう制御するとともに、
前記第２接続制御回路が前記第３接続回路と前記第４接続回路との何れか一方のみへ接続の動作をさせるよう制御するようにした論理回路を少なくとも１つ以上備えたことを特徴とする暗号化装置。In an encryption apparatus provided with a means for performing nonlinear conversion processing in a concealed inside,
The means for performing the nonlinear conversion processing means includes
A first signal line, a second signal line, a first power supply, a second power supply having a lower voltage value than the first power supply,
A first connection circuit for selectively connecting one end of the first signal line and the first power supply;
A second connection circuit for selectively connecting one end of the second signal line and the first power source;
A third connection circuit for selectively connecting the other end of the first signal line and the second power source;
A fourth connection circuit for selectively connecting the other end of the second signal line and the second power source;
A first connection control circuit for controlling the first connection circuit and the second connection circuit to perform the same connection or non-connection operation;
A second connection control circuit for controlling to connect or disconnect the third connection circuit and the fourth connection circuit;
An output circuit connected to the first signal line and the second signal line and outputting an output signal based on a voltage difference between the first signal line and the second signal line;
At the time of output with respect to the input of a plurality of logic signals, the first connection control circuit controls the first connection circuit and the second connection circuit to perform a non-connection operation, and
The second connection control circuit includes at least one or more logic circuits configured to control the connection operation to only one of the third connection circuit and the fourth connection circuit. Encryption device.

前記論理回路は、前記第１信号線と前記第２信号線の電荷を抜く手段を更に備えたことを特徴とする請求項２記載の暗号化装置。 3. The encryption apparatus according to claim 2 , wherein the logic circuit further comprises means for extracting charges from the first signal line and the second signal line.

第１の信号線と、第２の信号線と、第１の信号線と第２の信号線との電圧に基づいて出力を行う出力回路とを備える論理回路であって、
前記第１の信号線と前記第２の信号線とに、第１の電圧を掛ける処理を行う第１のモードと、
前記第１の信号線と前記第２の信号線との何れか一方に、
前記第１の電圧より低い電圧値である第２の電圧を掛ける処理を行う、前記第１のモードに続いて行われる第２のモードと、
前記第２のモードに続いて行われ、前記第２のモード時に前記第１の信号線と前記第２の信号線とに残存する電荷を抜く処理が行われる第３のモードと
で動作し、前記第２のモード時の出力回路からの出力を論理出力とし、前記第３のモードに続いて、再度、前記第１のモードを行うようにすることを特徴とする論理回路。A logic circuit comprising a first signal line, a second signal line, and an output circuit that performs output based on voltages of the first signal line and the second signal line,
A first mode for performing a process of applying a first voltage to the first signal line and the second signal line;
Either one of the first signal line and the second signal line;
A second mode performed subsequent to the first mode, which performs a process of applying a second voltage having a voltage value lower than the first voltage ;
A third mode, which is performed subsequent to the second mode and in which a process of removing charges remaining in the first signal line and the second signal line is performed in the second mode. The logic circuit is configured such that the output from the output circuit in the second mode is a logic output, and the first mode is performed again following the third mode. .

非線形変換処理を行う手段を隠蔽された内部に備える暗号化装置において、
前記非線形変換処理手段を行う手段には、
第１の信号線と、第２の信号線と、第１の信号線と第２の信号線との電圧に基づいて出力を行う出力回路とを備え、
前記第１の信号線と前記第２の信号線とに、第１の電圧を掛ける処理を行う第１のモードと、
前記第１の信号線と前記第２の信号線との何れか一方に、上記第１の電圧より低い電圧値の第２の電圧を掛ける処理を行う、前記第１のモードに続いて行われる第２のモードとで動作し、前記第２のモード時の出力回路からの出力を論理出力とするようにした論理回路を少なくとも１つ以上備えたことを特徴とする暗号化装置。In an encryption apparatus provided with a means for performing nonlinear conversion processing in a concealed inside,
The means for performing the nonlinear conversion processing means includes
A first signal line, a second signal line, and an output circuit that performs output based on voltages of the first signal line and the second signal line;
A first mode for performing a process of applying a first voltage to the first signal line and the second signal line;
This is performed following the first mode, in which either one of the first signal line and the second signal line is multiplied by a second voltage having a voltage value lower than the first voltage. An encryption apparatus comprising: at least one logic circuit that operates in the second mode and that outputs from the output circuit in the second mode as a logic output.

前記論理回路は、前記第２のモードに続いて行われ、前記第２のモード時に前記第１の信号線と前記第２の信号線とに残存する電荷を抜く処理が行われる第３のモードを更に備えて動作し、前記第３のモードに続いて、再度、前記第１のモードを行うようにしたことを特徴とする請求項５記載の暗号化装置。The logic circuit is performed following the second mode, and in the second mode, a process of removing charges remaining in the first signal line and the second signal line is performed. The encryption apparatus according to claim 5 , further comprising: and performing the first mode again following the third mode.