JP3877150B2

JP3877150B2 - Manufacturing method of wafer level chip scale package

Info

Publication number: JP3877150B2
Application number: JP2002018392A
Authority: JP
Inventors: 宏治古澤; 靖則田中; 恒充国府田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-01-28
Filing date: 2002-01-28
Publication date: 2007-02-07
Anticipated expiration: 2022-01-28
Also published as: JP2003218278A

Description

【０００１】
【発明の属する技術分野】
本発明は、ウェーハレベル・チップスケール（チップサイズ）・パッケージ（Wafer-level Chip-Scale/Size Package、ＷＬ−ＣＳＰ）の製造方法に関し、さらに言えば、半導体装置のチップスケール・パッケージをウェーハレベルで、つまり半導体ウェーハを分割して半導体チップとする前の状態で製造する方法に関する。
【０００２】
【従来の技術】
近年、電子機器はますます小型化しており、それに伴って大規模集積回路（Large-Scale Integrated circuit、ＬＳＩ）等の半導体装置のパッケージも小型化している。半導体装置の「パッケージ」とは、一般に、微細な回路が内部に作り込まれた半導体チップを保護すると共に、当該半導体チップをプリント配線板や電子機器の上に実装できるようにするために、当該半導体チップの全面あるいは一部をプラスチックやセラミック等の封止材で覆ったもの（容器）である。
【０００３】
半導体装置のパッケージは通常、内部の半導体チップより大きい。しかし、チップスケール・パッケージは、内部の半導体チップとほぼ同じ大きさを持つ。これは、パッケージを可能な限り縮小して内部の半導体チップの大きさに近づけたものである。
【０００４】
また、ウェーハレベル・チップスケール・パッケージとは、パッケージの形成作業を半導体チップ単位で行うのではなく、各半導体チップのパッケージ形成作業を半導体ウェーハの状態で行うものである。したがって、半導体ウェーハは、その上の形成されたすべてのチップ部についてパッケージを形成した後に分割され、各チップ部がパッケージ付きの半導体チップとなる。
【０００５】
ウェーハレベル・チップスケール・パッケージは、各チップ部の周辺領域に矩形枠状に狭ピッチで配置されている多数のアルミニウム電極（ボンディング・パッド）（以下、チップ電極ともいう）を再配置して、当該パッケージの一面に（格子状あるいは千鳥状に）より広いピッチで二次元配列された多数の外部電極とすることが必要である。そこで、チップ電極と外部電極とを電気的に接続することが必要であるが、そのために通常、チップ部の半導体基板の表面と当該パッケージとの間に導電性の「再配線膜」が形成される。つまり、個々のチップ電極は、パターン化された再配線膜よりなる導電体を介して、対応する外部電極に電気的に接続されるのである。
【０００６】
上述したようなウェーハレベル・チップスケール・パッケージとその製造方法は、例えば、特開２００１−１４４２２３号公報に開示されている。
【０００７】
他方、半導体チップをプリント配線板上に半田付けによって実装する場合、半導体チップとプリント配線板の間の熱膨張係数差に起因して、両者間を接続する半田継手が破断する恐れがある。このため、半田継手の破断を防止して半導体チップとプリント配線板の間の接続信頼性を確保するために、電気銅メッキ法によって柱状の応力緩和部を形成する技術が発表されている。その技術では、この応力緩和部の高さは約０．１ｍｍとされている。
【０００８】
また、電気メッキ法で柱状の応力緩和部を形成した後に、その応力緩和部の上端面に樹脂を塗布・硬化させてその応力緩和部を保護する技術も発表されている。
【０００９】
【発明が解決しようとする課題】
上述した従来のウェーハレベル・チップスケール・パッケージでは、通常、「再配線膜」を形成するためにスパッタ法のような薄膜プロセスが使用される。薄膜プロセスを実行する設備には多大な投資が必要であるから、このことは当該パッケージの製造コストを上昇させる一因となる。よって、当該パッケージを製造する従来方法は、製造コスト面で難がある。
【００１０】
電気銅メッキ法によって柱状の応力緩和部を形成する上記従来技術の場合、電気銅メッキ法で高さが約０．１ｍｍの応力緩和部を形成するにはかなりの長時間が必要である。また、電気銅メッキ法で柱状の応力緩和部を形成するには、メッキ用導体の形成、メッキ・レジストの形成とその除去といった工程がさらに必要となる。よって、この従来技術も製造コスト面で難がある。
【００１１】
本発明は、このような難点を解消するためになされたものであり、その目的とするところは、簡単なプロセスで実施可能であると共に、薄膜形成装置のような高価な設備が不要であって、製造コストを低減することができるウェーハレベル・チップスケール・パッケージの製造方法を提供することにある。
【００１３】
本発明の他の目的は、実装した際に高い接続信頼性が得られるウェーハレベル・チップスケール・パッケージの製造方法を提供することにある。
【００１４】
本発明のさらに他の目的は、材料の使用効率が高いウェーハレベル・チップスケール・パッケージの製造方法を提供することにある。
【００１５】
ここに明記しない本発明のさらに他の目的は、以下の説明および添付図面から明らかになる。
【００１６】
（１）本発明のウェーハレベル・チップスケール・パッケージの製造方法は、
半導体装置のチップスケール・パッケージをウェーハレベルで製造する方法において、
（ａ）内部に所定回路が作り込まれた複数のチップ部を備えてなる半導体ウェーハであって、前記チップ部の各々の表面が第１絶縁膜で覆われていると共に、その第１絶縁膜の複数の開口部より複数のチップ電極が露出しているものを準備する工程と、
（ｂ）導電性ペーストを用いる印刷法によって、前記チップ部の各々において前記第１絶縁膜の上に導電性の再配線膜を選択的に形成し、もって前記第１絶縁膜の複数の前記開口部を介して対応する前記チップ電極にそれぞれ接触せしめられた複数の再配線用導電体を形成する工程と、
（ｃ）絶縁性ペーストを用いる印刷法によって、前記チップ部の各々において前記第１絶縁膜の上に第２絶縁膜を選択的に形成し、もって複数の前記再配線用導電体を覆うと共に、前記第１絶縁膜の複数の前記開口部とは異なる位置にある前記第２絶縁膜の複数の開口部を介して複数の前記再配線用導電体を露出させる工程と、
（ｄ）導電性ペーストを用いる印刷法によって、前記チップ部の各々において前記第２絶縁膜の複数の前記開口部の中に導電膜を選択的に形成し、もって複数の前記再配線用導電体にそれぞれ接触し且つ前記第２絶縁膜の複数の前記開口部から露出した複数の外部電極を形成する工程とを備え、
前記外部電極の各々は柱状であって応力緩和機能を有している
ことを特徴とするものである。
【００１７】
（２）本発明のウェーハレベル・チップスケール・パッケージの製造方法では、導電性ペーストを用いる印刷法によって、前記チップ部の各々において前記第１絶縁膜の上に前記再配線膜を選択的に形成することにより、前記再配線用導電体を形成する（工程（ｂ））。そして、絶縁性ペーストを用いる印刷法によって、前記チップ部の各々において前記第１絶縁膜の上に複数の開口部を有する第２絶縁膜を選択的に形成する（工程（ｃ））。前記第２絶縁膜の開口部は、前記再配線膜により形成される複数の前記再配線用導電体を露出させるものである。さらに、導電性ペーストを用いる印刷法によって、前記チップ部の各々において前記第２絶縁膜の複数の前記開口部の中に導電膜を選択的に形成することにより、複数の前記外部電極を形成する（工程（ｄ））。このため、前記再配線膜（前記再配線用導電体）、前記第２絶縁膜、前記外部電極（前記導電膜）のいずれについても、スパッタ法のような薄膜形成法を使用する必要はない。
【００１８】
よって、本発明のウェーハレベル・チップスケール・パッケージの製造方法によれば、大気中で簡単なプロセスで実施可能であると共に、薄膜形成装置（例えばスパッタ装置）のような高価な設備や当該設備を動作させるための特別な技術が不要である。よって、当該パッケージの製造コストを低減することができる。
【００１９】
また、前記再配線膜（前記再配線用導電体）を形成する工程（ｂ）は、導電性ペーストを用いる印刷法により実行されるので、前記再配線膜に使用する導電性ペースト（例えばＡｇ−Ｐｄペースト）はほとんど無駄にならない。つまり、前記半導体ウェーハの全面に導電性の薄膜を形成してからエッチングによりその薄膜を選択的に除去する場合に比べて、材料（導電性ペースト）の使用効率が高い。
【００２０】
さらに、前記外部電極の各々が、柱状に形成されていて応力緩和機能を持つので、本発明の方法で製造したウェーハレベル・チップサイズ・パッケージをプリント配線板等に実装する際に、前記外部電極を直接、プリント配線板等の電極に半田ペースト等を用いて半田付けすることが可能である。このため、高い接続信頼性が得られる。
【００２１】
（３）本発明のウェーハレベル・チップスケール・パッケージの製造方法の好ましい例では、前記再配線膜用の前記導電性ペーストとしてＡｇ−Ｐｄペースト、すなわちＡｇ（銀）とＰｄ（パラジウム）を主成分とするペースト、が使用される。この場合、前記チップ電極がアルミニウム製である場合に、当該チップ電極との間で良好な電気的接続が得られる利点がある。
【００２２】
本発明のウェーハレベル・チップスケール・パッケージの製造方法の他の好ましい例では、前記外部電極用の前記導電性ペーストとして、前記外部電極が半田付け可能となる材料が使用される。この場合、前記外部電極を、半田ボールなしに直接、実装対象物に半田付けできる利点が得られる。また、この好適例では、前記外部電極（前記導電膜）用の前記導電性ペーストとしてＣｕペースト、すなわちＣｕを主成分とするペースト、を使用するのが好ましい。
【００２３】
本発明のウェーハレベル・チップスケール・パッケージの製造方法のさらに他の好ましい例では、前記外部電極が、実装対象物に直接接触可能なように前記第２絶縁膜の前記開口部より突出して形成される。
【００２４】
本発明のウェーハレベル・チップスケール・パッケージの製造方法のさらに他の好ましい例では、前記第２絶縁膜の複数の前記開口部を介して複数の前記外部電極の各々に半田ボールを固着する工程（ｅ）を含む。
【００３２】
（７）なお、本発明に関連する技術として、例えば次のようなものがある。
【００３３】
特開２００１−８５５５９号公報には、「半導体装置とその製造方法」が開示されている。この方法は、ウェーハレベルで半導体装置を製造する方法であって、各チップ部を覆うパッシベーション膜（最終保護膜）から露出せしめられた複数のチップ電極を有する半導体ウェーハを準備し、そのパッシベーション膜の上に前記チップ電極とは位置をずらして複数の配線部を形成する。そして、Ａｇ、Ａｇ−Ｐｄ、Ａｇ−Ｃｕ等の導電性ペーストを選択的に印刷し、あるいは金属膜を選択的に蒸着ないしスパッタし、あるいはビンディング・ワイヤを固着することにより、接続部を形成し、それら接続部を介して前記チップ電極の各々と対応する前記配線部を電気的に接続する。感光性ポリイミドを用いて前記チップ電極と前記配線部と前記接続部を覆うように絶縁膜を形成し、その絶縁膜の開口部を介して前記配線部を露出させる。こうして露出せしめられた前記配線部に対して、前記絶縁膜の開口部を介して半田ボールを固着させ、外部端子とする。半田ボールは、半田ペーストをスクリーン印刷した後、リフローを行って形成する。
【００３４】
このように、特開２００１−８５５５９号公報の方法では、前記半導体ウェーハの前記パッシベーション膜の上に前記配線部を印刷法等によって形成し、それら配線部を前記接続部を介して前記チップ電極に接続し、さらに、前記配線部に対して半田ボールを固着させて外部端子とする。また、感光性ポリイミドを用いて、開口を持つ絶縁膜を前記チップ電極と前記配線部と前記接続部を覆うように形成する。
【００３５】
これに対し、本発明のウェーハレベル・チップスケール・パッケージの製造方法では、印刷法で再配線膜を形成することにより、前記配線部と前記接続部の双方に対応する再配線用導電体を形成しており、しかも、第２絶縁膜と外部電極も印刷法によって形成される。よって、本発明の方法は、必要な工程数や得られる効果の面で、特開２００１−８５５５９号公報の方法とは明らかに異なる。
【００３６】
また、特開平１−１１４０４６号公報には、「回路基板のＡｕ、Ａｇ−Ｐｄボンディング電極形成法」が開示されている。この方法は、セラミック基板上にＡｕまたはＡｇ−Ｐｄを混入したペーストを印刷・焼成して電極を形成した後、当該セラミック基板と前記電極の上に無電解メッキ法によりＮｉまたはＣｕ層を形成し、さらに、当該ＮｉまたはＣｕ層を電極としてその上にＣｕの電解メッキを施して導電層を形成する。その後、エッチングによって不要部分を除去してから、その除去部分にＩＣベアチップを固着し、その周囲に配設してある前記電極にワイヤボンディングを施す。最後に、表面をカバーコートにて被覆する、というものである。
【００３７】
しかし、この方法は、セラミック基板上にＩＣベアチップを実装するものであるから、チップスケール・パッケージに関する本発明とは明らかに異なる思想に基づくものである。
【００３８】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面を参照しながら具体的に説明する。
【００３９】
（第１実施形態）
図１（ａ）〜（ｄ）は、本発明の第１実施形態のウェーハレベル・チップスケール・パッケージの製造方法の各工程を、一つのチップ部について示す要部断面図である。
【００４０】
まず、図１（ａ）と図３に示すような構成のシリコン・ウェーハＷを準備する。このシリコン・ウェーハＷは、略円形のシリコン基板１の表面に、格子状にダイシング領域１２を形成することにより、所定数の矩形のチップ部１１を画定している。そして、それらチップ部１１の各々の内部には、所定のＬＳＩが作り込まれている。
【００４１】
各チップ部１１では、図３に明瞭に示すように、シリコン基板１の表面に所定数のアルミニウム電極２が形成されている。また、シリコン基板１の表面は、全体が絶縁膜すなわちパッシベーション膜３で覆われている。アルミニウム電極２は、そのパッシベーション膜３に設けた開口部３ａを介して露出している。これらのアルミニウム電極２は、各チップ部１１内の集積回路との電気的接続を行うための「チップ電極」として機能し、チップ部１１の周辺領域に所定間隔で枠状に配置されている。
【００４２】
なお、図示はしていないが、シリコン基板１の内部には、所定の集積回路を構成するのに必要な拡散領域や導電膜、絶縁膜等が形成されていることは言うまでもない。また、このようなシリコン・ウェーハＷの製造方法は周知であるから、それについての説明は省略する。
【００４３】
次に、図１（ｂ）に示すように、パッシベーション膜３とそれから露出しているアルミニウム電極２の上に、銀−パラジウム（Ａｇ−Ｐｄ）ペーストを、適当なマスクを用いるスクリーン印刷法によって選択的に塗布し、適当な温度で加熱して硬化させることにより、再配線膜４を得る。この時、Ａｇ−Ｐｄペーストがダイシング領域１２に塗布されないようにする。これは、こうすることにより、ダイシング工程で使用する切断治具（例えばダイシング・ソー）にＡｇ−Ｐｄペーストが付着することがなくなり、その結果、当該切断治具の切断性能の劣化を抑制できる利点があるからである。このスクリーン印刷工程は、公知の印刷条件で行えば足りる。
【００４４】
Ａｇ−Ｐｄペーストよりなる再配線膜４は、各チップ電極２とそれに対応するチップ電極２との間を相互接続する「再配線用導電体」となるように形成・配置され、一端がパッシベーション膜３の開口部３ａを介して対応するチップ電極２に接触している。再配線膜４よりなる再配線用導電体の他端は、後の工程で形成される外部電極６と接触する位置に設定される。
【００４５】
再配線膜４用の材料としてＡｇ−Ｐｄペーストを使用するのは、アルミニウム電極２との電気的接続が良好であることによる。Ａｇ−Ｐｄペーストに代えて銅（Ｃｕ）ペーストを使用するのは好ましくない。アルミニウム電極２との接続信頼性が劣るからである。
【００４６】
再配線膜４すなわちＡｇ−Ｐｄペースト膜の厚さは、設計上必要とされる、再配線膜４よりなる再配線用導電体の幅に応じて決定する。
【００４７】
続いて、絶縁性エポキシ樹脂をスクリーン印刷法によって選択的に塗布する。この時、ダイシング用切断治具の切断性能の劣化を抑制するため、この絶縁性エポキシ樹脂もダイシング領域１２に塗布されないようにする。このスクリーン印刷工程も、公知の印刷条件で行えば足りる。
【００４８】
その後、塗布された絶縁性エポキシ樹脂を適当な温度で加熱して硬化させることにより、図１（ｃ）に示すように封止膜５を形成する。この封止膜５は、下方にある再配線膜４よりなる再配線用導電体の他端を露出させる複数の開口部５ａを有している。これらの開口部５ａは、外部電極６の格子状配置と同じ格子状に配置される。
【００４９】
絶縁性エポキシ樹脂は、フィラーとしてシリカ（ＳｉＯ₂）の微粉を適当量含んでいる。これは、硬化後の線膨張係数を小さくしてパッケージとしての反りを抑制するためである。ダイシング用切断治具の切断性能の劣化を抑制するため、絶縁性エポキシ樹脂はダイシング領域１２には塗布されない。
【００５０】
印刷・塗布された絶縁性エポキシ樹脂の厚さは、スクリーン印刷用マスクと絶縁性エポキシ樹脂を好適に選定することにより、所望の値に設定できる。
【００５１】
絶縁性エポキシ樹脂膜５の開口部５ａの形状は、通常、円形とするが、これに限定されるものではない。また、開口部５ａの直径（大きさ）は、外部電極６の大きさに応じて設定する。
【００５２】
さらに、銅（Ｃｕ）ペーストをスクリーン印刷法によって選択的に塗布し、その後、適当な温度で加熱して硬化させることにより、図１（ｄ）に示すように、柱状の外部電極６を形成する。Ｃｕペーストの供給量は、外部電極６の大きさと総数に応じて適量に設定される。この時、各外部電極６の下端は、絶縁性エポキシ樹脂膜５の開口部５ａを介して、その直下にある再配線膜４よりなる導電体の他端に接触している。また、各外部電極６の上端は、凸状に湾曲していて、絶縁性エポキシ樹脂膜５の表面よりも上方に少し突出している。これは、外部電極６が実装対象に直接的に接続できるようにするためである。
【００５３】
こうして、図３に示すようにチップ部１１の内部で枠状に配置されていたアルミニウム製のチップ電極２が、図４に示すようにチップ部１１の内部で格子状に再配置された外部電極６に変換される。その結果、チップ電極２の配置ピッチが外部電極６の配置ピッチまで拡大されたウェーハレベル・チップサイズ・パッケージＷＰが得られる。
【００５４】
Ｃｕペーストとしては、半田付けが可能なものを使用する。外部電極６の高さ（特に、絶縁性エポキシ樹脂膜５の表面から突出する高さ）は、プリント配線板に対して直接半田付けすることが可能な範囲内で、所望の値に設定される。外部電極６は、シリコンＬＳＩチップとプリント配線板の間の熱膨張率差を吸収する機能、つまり「応力緩和機能」を持っている。このパッケージＷＰでは、外部電極６をプリント配線板に対して直接半田付けすることができるので、さらに半田ボールを形成・固着する工程が不要となるという利点がある。
【００５５】
引き続いて、公知のダイシング加工法により、ウェーハレベル・チップサイズ・パッケージＷＰをダイシング領域１２に沿って切断し、チップ部１１毎に分割する。こうして、チップサイズ・パッケージを有するシリコンＬＳＩチップが得られる。
【００５６】
以上説明したように、本発明の第１実施形態のウェーハレベル・チップスケール・パッケージの製造方法では、図１（ｂ）の再配線膜４を形成する工程と、図１（ｃ）の封止膜５を形成する工程と、図１（ｄ）の外部電極６を形成する工程のすべてが、所定のペーストを用いたスクリーン印刷法によって実行されるので、大気中で簡単なプロセスで実施可能であると共に、薄膜形成装置のような高価な設備や特別な技術が不要である。よって、当該パッケージの製造コストを低減することができる。
【００５７】
また、これらの工程でいずれもスクリーン印刷法を使用しているので、当該方法に使用する材料、つまりＡｇ−Ｐｄペースト、絶縁性エポキシ樹脂、Ｃｕペーストがほとんど無駄にならない。よって、材料の使用効率が高い。
【００５８】
さらに、外部電極６の各々が略柱状に形成されていて応力緩和機能を持つので、本発明の方法で製造したウェーハレベル・チップサイズ・パッケージＷＰをプリント配線板等に実装する際に、外部電極６をプリント配線板等の電極に直接、半田ペーストを用いて半田付けによって固着させることができる。このため、実装作業が容易になると共に、高い接続信頼性が得られる。
【００５９】
シリコン・ウェーハＷの各チップ部１１のアルミニウム電極（チップ電極）２のピッチは、微細なものでは６０μｍ以下である。従って、これらチップ電極２を、表面実装技術（Surface-Mounting Technology、ＳＭＴ）を用いてプリント配線板（図示せず）の電極に直接接続することは困難である。しかし、ウェーハレベル・チップサイズ・パッケージＷＰでは、外部電極６のピッチまで拡大されるので、ＳＭＴを用いてプリント配線板の電極に接続することが可能となる。
【００６０】
また、シリコン・チップ上のアルミニウム電極２は、アルミニウムあるいはその合金で作られているため、その表面に生成される酸化膜に起因して通常の半田付けを行うことができないが、ウェーハレベル・チップサイズ・パッケージＷＰでは、外部電極６がＣｕまたはその合金で作られているため、アルミニウム電極２のような問題が生じない。つまり、外部電極６を介して、ＳＭＴを用いてプリント配線板の電極に接続することが可能となる。
【００６１】
さらに、アルミニウム電極２に接触せしめられる再配線膜４をＡｇ−Ｐｄペーストにより形成し、Ａｇ−Ｐｄペーストよりなる再配線膜４に接触せしめられる外部電極６をＣｕペーストにより形成するので、アルミニウム電極２と再配線膜４の間だけでなく、再配線膜４と外部電極６の間においても、電気的接続が良好となる、という利点がある。
【００６２】
（第２実施形態）
図２（ａ）〜（ｂ）は、本発明の第２実施形態のウェーハレベル・チップスケール・パッケージの製造方法の各工程を、一つのチップ部について示す要部断面図である。
【００６３】
まず、図１（ａ）と図３に示すような構成のシリコン・ウェーハＷを準備する。そして、図１（ｂ）に示すように、パッシベーション膜３とそれから露出しているアルミニウム電極２の上に、Ａｇ−Ｐｄペーストをスクリーン印刷法によって選択的に塗布し、再配線膜４とする。次に、図１（ｃ）に示すように、絶縁性エポキシ樹脂をスクリーン印刷法によって選択的に塗布し、封止膜５とする。ここまでは、上述した第１実施形態の場合と同じである。
【００６４】
その後、Ｃｕペーストをスクリーン印刷法によって選択的に塗布し、その後、適当な温度で加熱して硬化させることにより、図２（ａ）に示すように外部電極６ａを形成する。この時、各外部電極６ａの下端は、絶縁性エポキシ樹脂膜５の開口部５ａを介して、その直下にある再配線膜４よりなる導電体の他端に接触している。
【００６５】
第２実施形態の外部電極６ａは、第１実施形態の外部電極６と異なり、その上端面が絶縁性エポキシ樹脂膜５の開口部５ａから上方に突出していない。絶縁性エポキシ樹脂膜５の開口部５ａの表面より少し低くなっており、凹状に窪んだ状態になっている。このような形状の外部電極６ａは、各開口部５ａに供給するＣｕペーストの量を第１実施形態の場合に比べて減少させることにより、容易に形成できる。
【００６６】
引き続いて、公知の方法により、別個に形成した半田ボール２０を各外部電極６ａの上端面に載せて圧力を加えることにより、図２（ｂ）に示すように、半田ボール２０を各外部電極６ａの上端面に固着する。
【００６７】
こうして、図３に示すのと同様に、チップ部１１の内部で枠状に配置されていたアルミニウム製のチップ電極２が、チップ部１１の内部で格子状に再配置されたＣｕペーストよりなる外部電極６ａに変換される（図４参照）。その結果、チップ電極２のピッチが外部電極６のピッチまで拡大されたウェーハレベル・チップスケール・パッケージＷＰａが得られる。
【００６８】
引き続いて、公知のダイシング加工法により、ウェーハレベル・チップスケール・パッケージＷＰａをダイシング領域１２に沿って切断し、チップ部１１毎に分割する。こうして、チップサイズ・パッケージを有するＬＳＩチップが得られる。
【００６９】
以上説明したように、本発明の第２実施形態のウェーハレベル・チップスケール・パッケージの製造方法では、第１実施形態の場合と同じ効果が得られる。
【００７０】
なお、外部電極６ａに対して半田ボール２０を固着する工程を、ダイシング工程でチップ部１１毎に分割した後に行ってもよいことは言うまでもない。
【００７１】
（変形例）
上記の第１〜第２実施形態は、本発明を具体化した例を示すものであるから、本発明はこれらの実施形態に限定されるものではない。本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。
【００７２】
例えば、上記第１〜第２実施形態では、図１（ｂ）の再配線膜４を形成する工程と、図１（ｃ）の絶縁性エポキシ樹脂膜５を形成する工程と、図１（ｄ）の外部電極６を形成する工程のすべてが、スクリーン印刷法によって実行されるが、再配線膜４を形成する工程については、公知のスパッタ法等の薄膜形成法によって実行してもよい。この変形例は、外部電極６の配置密度がいっそう高くなった場合に好適に適用できる。スパッタ法等の薄膜形成法は、スクリーン印刷法に比べて、再配線膜４よりなる再配線用導電体のパターンをより高精度に形成できるからである。
【００７３】
また、上記第１〜第２実施形態では、封止膜（保護膜）５として絶縁性エポキシ樹脂を用いているが、それに代えて感光性エポキシ樹脂を用いてもよい。こうすれば、スクリーン印刷法に代えて、感光性エポキシ樹脂を露光させると共に、所定の現像液で現像することによって形成してもよい。つまり、感光性エポキシ樹脂をフォトリソグラフィ法を用いてパターン化することにより、封止膜５を形成してもよい。
【００７４】
【発明の効果】
以上説明した通り、本発明のウェーハレベル・チップスケール・パッケージの製造方法によれば、簡単なプロセスで実施可能であると共に、高価な設備が不要であるから、製造コストを低減できる。また、材料の使用効率が高い。さらに、当該パッケージを実装した際に高い接続信頼性が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のウェーハレベル・チップスケール・パッケージの製造方法の各工程を示す要部断面図である。
【図２】本発明の第２実施形態のウェーハレベル・チップスケール・パッケージの製造方法の各工程を示す要部断面図である。
【図３】本発明の第１および第２の実施形態のウェーハレベル・チップスケール・パッケージの製造方法で使用されるシリコン・ウェーハの実装面を示す要部平面図である。
【図４】本発明の第１および第２の実施形態のウェーハレベル・チップスケール・パッケージの製造方法で製造されるウェーハレベル・チップスケール・パッケージの実装面を示す要部平面図である。
【符号の説明】
Ｗシリコン・ウェーハ
ＷＰ、ＷＰａウェハレベル・チップサイズ・パッケージ
１シリコン基板
２アルミニウム電極（チップ電極）
３絶縁膜（パッシベーション膜）
４Ａｇ−Ｐｄペースト膜
５エポキシ樹脂絶縁膜（封止材）
５ａエポキシ樹脂絶縁膜の開口部
６、６ａ外部電極
１１シリコン・ウェーハ上のチップ部
１２シリコン・ウェーハ上のスクライブ・ライン
２０半田ボール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a wafer-level chip-scale / size package (WL-CSP). More specifically, the present invention relates to a chip-scale package of a semiconductor device at a wafer level. That is, the present invention relates to a method of manufacturing a semiconductor wafer before dividing it into semiconductor chips.
[0002]
[Prior art]
In recent years, electronic devices have been further miniaturized, and accordingly, packages for semiconductor devices such as large-scale integrated circuits (LSIs) have been miniaturized. In general, a “package” of a semiconductor device is used to protect a semiconductor chip in which a minute circuit is built and to mount the semiconductor chip on a printed wiring board or an electronic device. This is a semiconductor chip (container) in which the entire surface or part of the semiconductor chip is covered with a sealing material such as plastic or ceramic.
[0003]
The package of a semiconductor device is usually larger than the internal semiconductor chip. However, the chip scale package has almost the same size as the internal semiconductor chip. In this case, the package is reduced as much as possible to approximate the size of the internal semiconductor chip.
[0004]
In addition, the wafer level chip scale package does not perform the package forming operation for each semiconductor chip but performs the package forming operation for each semiconductor chip in the state of a semiconductor wafer. Therefore, the semiconductor wafer is divided after forming the package for all the chip parts formed thereon, and each chip part becomes a semiconductor chip with a package.
[0005]
The wafer level chip scale package is a rearrangement of a large number of aluminum electrodes (bonding pads) (hereinafter also referred to as chip electrodes) arranged at a narrow pitch in a rectangular frame shape in the peripheral area of each chip part, It is necessary to provide a large number of external electrodes that are two-dimensionally arranged on a surface of the package (in a lattice pattern or a staggered pattern) at a wider pitch. Therefore, it is necessary to electrically connect the chip electrode and the external electrode. For this purpose, a conductive “redistribution film” is usually formed between the surface of the semiconductor substrate of the chip portion and the package. The That is, each chip electrode is electrically connected to a corresponding external electrode through a conductor made of a patterned rewiring film.
[0006]
The wafer level chip scale package and the manufacturing method thereof as described above are disclosed in, for example, Japanese Patent Laid-Open No. 2001-144223.
[0007]
On the other hand, when a semiconductor chip is mounted on a printed wiring board by soldering, the solder joint connecting the two may break due to a difference in thermal expansion coefficient between the semiconductor chip and the printed wiring board. For this reason, in order to prevent breakage of the solder joint and ensure connection reliability between the semiconductor chip and the printed wiring board, a technique for forming a columnar stress relaxation portion by an electrolytic copper plating method has been announced. In the technique, the height of the stress relaxation portion is about 0.1 mm.
[0008]
In addition, a technique for protecting a stress relaxation portion by forming a columnar stress relaxation portion by electroplating and then applying and curing a resin on the upper end surface of the stress relaxation portion has been announced.
[0009]
[Problems to be solved by the invention]
In the conventional wafer level chip scale package described above, a thin film process such as sputtering is usually used to form a “redistribution film”. This contributes to an increase in the manufacturing cost of the package because the equipment for performing the thin film process requires a large investment. Therefore, the conventional method for manufacturing the package has difficulty in manufacturing cost.
[0010]
In the case of the above prior art in which the columnar stress relaxation part is formed by the electrolytic copper plating method, it takes a considerable time to form the stress relaxation part having a height of about 0.1 mm by the electrolytic copper plating method. Further, in order to form the columnar stress relaxation portion by the electrolytic copper plating method, steps such as formation of a plating conductor, formation of a plating resist, and removal thereof are further required. Therefore, this prior art also has difficulty in manufacturing cost.
[0011]
  The present invention has been made to solve such problems, and the object of the present invention is to be able to be carried out by a simple process and an expensive facility such as a thin film forming apparatus.Is unnecessary, and the manufacturing cost can be reduced.It is an object of the present invention to provide a method for manufacturing a wafer level chip scale package.
[0013]
  Other objects of the present inventionAn object of the present invention is to provide a method for manufacturing a wafer level chip scale package that can obtain high connection reliability when mounted.
[0014]
Still another object of the present invention is to provide a method for manufacturing a wafer level chip scale package with high material use efficiency.
[0015]
Other objects of the present invention which are not specified here will become apparent from the following description and the accompanying drawings.
[0016]
  (1) A method for producing a wafer level chip scale package of the present invention includes:
  In a method of manufacturing a chip scale package of a semiconductor device at a wafer level,
  (A) A semiconductor wafer including a plurality of chip portions each having a predetermined circuit formed therein, each surface of the chip portion being covered with a first insulating film, and the first insulating film Preparing a plurality of chip electrodes exposed from a plurality of openings,
  (B) A conductive rewiring film is selectively formed on the first insulating film in each of the chip portions by a printing method using a conductive paste, and thus a plurality of the openings in the first insulating film. A step of forming a plurality of rewiring conductors respectively brought into contact with the corresponding chip electrode through a portion;
  (C) by selectively forming a second insulating film on the first insulating film in each of the chip portions by a printing method using an insulating paste, thereby covering the plurality of rewiring conductors; Exposing the plurality of rewiring conductors through the plurality of openings in the second insulating film at positions different from the plurality of openings in the first insulating film;
  (D) A conductive film is selectively formed in the plurality of openings of the second insulating film in each of the chip portions by a printing method using a conductive paste, and thus the plurality of rewiring conductors. Forming a plurality of external electrodes in contact with each other and exposed from the plurality of openings of the second insulating film,
  Each of the external electrodes isColumnarAnd has stress relaxation function
It is characterized by this.
[0017]
  (2)Of the present inventionIn the manufacturing method of wafer level chip scale package,The rewiring conductor is formed by selectively forming the rewiring film on the first insulating film in each of the chip portions by a printing method using a conductive paste.(Step (b)). And by the printing method using insulating paste,On each of the chip portions, on the first insulating film.A second insulating film having a plurality of openings is selectively formed (step (c)).The second insulating film;The opening exposes the plurality of rewiring conductors formed by the rewiring film. Furthermore, by the printing method using conductive paste,By selectively forming a conductive film in the plurality of openings of the second insulating film in each of the chip portions,A plurality of the external electrodes are formed (step (d)). For this reason, the rewiring film(Conductor for rewiring), The second insulating film, the external electrode(The conductive film)In either case, it is not necessary to use a thin film forming method such as sputtering.
[0018]
  Therefore, according to the method for manufacturing a wafer level chip scale package of the present invention, it can be carried out in the atmosphere with a simple process, and an expensive facility such as a thin film forming apparatus (for example, a sputtering apparatus) or the facility is installed. No special technique is required for operation.Therefore,The manufacturing cost of the package can be reduced.
[0019]
  In addition, since the step (b) of forming the rewiring film (the rewiring conductor) is performed by a printing method using a conductive paste, a conductive paste (for example, Ag−) used for the rewiring film is used. Pd paste) is hardly wasted. In other words, compared to the case where a conductive thin film is formed on the entire surface of the semiconductor wafer and then the thin film is selectively removed by etching, the material (conductive paste) is used more efficiently.high.
[0020]
  Further, each of the external electrodes isColumnarWhen the wafer level chip size package manufactured by the method of the present invention is mounted on a printed wiring board or the like, the external electrode is directly applied to the electrode such as the printed wiring board or the like. Soldering using a solder paste or the like is possible. Therefore, high connection reliabilitycan get.
[0021]
  (3)Of the present inventionIn a preferred example of a manufacturing method of a wafer level chip scale package, an Ag-Pd paste, that is, a paste mainly composed of Ag (silver) and Pd (palladium) is used as the conductive paste for the rewiring film. Is done. In this case, when the chip electrode is made of aluminum, there is an advantage that a good electrical connection can be obtained with the chip electrode.
[0022]
  Of the present inventionIn another preferred example of the method for producing a wafer level chip scale package, the external electrodeAs the conductive paste, a material that allows the external electrode to be soldered is used.. In this case, there is an advantage that the external electrode can be soldered directly to a mounting object without a solder ball. In this preferred embodiment, the external electrodeThe conductive paste for (conductive film)Cu paste, that is, a paste containing Cu as a main component is used aspreferable.
[0023]
  Of the present inventionIn still another preferred example of the method for manufacturing a wafer level chip scale package, the external electrode is formed so as to protrude from the opening of the second insulating film so as to be in direct contact with an object to be mounted.
[0024]
  Of the present inventionIn still another preferred example of the method of manufacturing a wafer level chip scale package, the second insulating filmpluralThrough the openingpluralExternal electrodeEach ofA step (e) of fixing a solder ball to the substrate.
[0032]
(7) In addition, there exist the following as a technique relevant to this invention, for example.
[0033]
Japanese Patent Application Laid-Open No. 2001-85559 discloses “semiconductor device and manufacturing method thereof”. This method is a method of manufacturing a semiconductor device at a wafer level, and a semiconductor wafer having a plurality of chip electrodes exposed from a passivation film (final protective film) covering each chip portion is prepared, and the passivation film A plurality of wiring portions are formed on the chip electrode so as to be displaced from each other. Then, a conductive paste such as Ag, Ag-Pd, or Ag-Cu is selectively printed, or a metal film is selectively deposited or sputtered, or a binding wire is fixed to form a connection portion. The wiring portions corresponding to each of the chip electrodes are electrically connected through the connection portions. An insulating film is formed using photosensitive polyimide so as to cover the chip electrode, the wiring portion, and the connection portion, and the wiring portion is exposed through the opening of the insulating film. A solder ball is fixed to the wiring portion thus exposed through the opening of the insulating film to form an external terminal. The solder balls are formed by screen-printing solder paste and then reflowing.
[0034]
As described above, in the method disclosed in Japanese Patent Laid-Open No. 2001-85559, the wiring part is formed on the passivation film of the semiconductor wafer by a printing method or the like, and the wiring part is formed on the chip electrode through the connection part. Further, a solder ball is fixed to the wiring portion to form an external terminal. In addition, an insulating film having an opening is formed using photosensitive polyimide so as to cover the chip electrode, the wiring portion, and the connection portion.
[0035]
In contrast, in the method for manufacturing a wafer level chip scale package of the present invention, a rewiring conductor corresponding to both the wiring portion and the connecting portion is formed by forming a rewiring film by a printing method. In addition, the second insulating film and the external electrode are also formed by a printing method. Therefore, the method of the present invention is clearly different from the method of Japanese Patent Application Laid-Open No. 2001-85559 in terms of the number of necessary steps and the effect obtained.
[0036]
Japanese Patent Application Laid-Open No. 1-114046 discloses “Au / Ag—Pd bonding electrode forming method of circuit board”. In this method, an electrode is formed by printing and firing a paste mixed with Au or Ag—Pd on a ceramic substrate, and then a Ni or Cu layer is formed on the ceramic substrate and the electrode by an electroless plating method. Further, the Ni or Cu layer is used as an electrode, and Cu is electroplated thereon to form a conductive layer. Thereafter, unnecessary portions are removed by etching, an IC bare chip is fixed to the removed portions, and wire bonding is applied to the electrodes disposed around the IC bare chip. Finally, the surface is covered with a cover coat.
[0037]
However, since this method is to mount an IC bare chip on a ceramic substrate, it is based on a concept clearly different from the present invention relating to a chip scale package.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
Preferred embodiments of the present invention will be specifically described below with reference to the accompanying drawings.
[0039]
(First embodiment)
FIG. 1A to FIG. 1D are cross-sectional views showing a main part of each step of the manufacturing method of the wafer level chip scale package according to the first embodiment of the present invention.
[0040]
First, a silicon wafer W configured as shown in FIGS. 1A and 3 is prepared. This silicon wafer W defines a predetermined number of rectangular chip portions 11 by forming dicing regions 12 in a lattice shape on the surface of a substantially circular silicon substrate 1. A predetermined LSI is built in each of the chip portions 11.
[0041]
In each chip portion 11, as clearly shown in FIG. 3, a predetermined number of aluminum electrodes 2 are formed on the surface of the silicon substrate 1. The entire surface of the silicon substrate 1 is covered with an insulating film, that is, a passivation film 3. The aluminum electrode 2 is exposed through an opening 3 a provided in the passivation film 3. These aluminum electrodes 2 function as “chip electrodes” for electrical connection with the integrated circuits in each chip portion 11, and are arranged in a frame shape at a predetermined interval in the peripheral region of the chip portion 11.
[0042]
Although not shown, it goes without saying that a diffusion region, a conductive film, an insulating film, and the like necessary for constituting a predetermined integrated circuit are formed in the silicon substrate 1. Further, since such a method for manufacturing the silicon wafer W is well known, description thereof will be omitted.
[0043]
Next, as shown in FIG. 1B, a silver-palladium (Ag-Pd) paste is selected on the passivation film 3 and the aluminum electrode 2 exposed therefrom by screen printing using an appropriate mask. The rewiring film 4 is obtained by applying and curing at an appropriate temperature. At this time, the Ag—Pd paste is prevented from being applied to the dicing area 12. This is because the Ag-Pd paste does not adhere to the cutting jig (for example, a dicing saw) used in the dicing process, and as a result, it is possible to suppress the deterioration of the cutting performance of the cutting jig. Because there is. This screen printing process may be performed under known printing conditions.
[0044]
The rewiring film 4 made of an Ag-Pd paste is formed and arranged so as to be a “rewiring conductor” that interconnects each chip electrode 2 and the corresponding chip electrode 2, and one end thereof is a passivation film. 3 is in contact with the corresponding chip electrode 2 through the opening 3a. The other end of the rewiring conductor made of the rewiring film 4 is set at a position in contact with the external electrode 6 formed in a later step.
[0045]
The reason why the Ag—Pd paste is used as the material for the rewiring film 4 is that the electrical connection with the aluminum electrode 2 is good. It is not preferable to use a copper (Cu) paste instead of the Ag—Pd paste. This is because the connection reliability with the aluminum electrode 2 is poor.
[0046]
The thickness of the rewiring film 4, that is, the Ag—Pd paste film, is determined according to the width of the rewiring conductor made of the rewiring film 4, which is necessary for design.
[0047]
  continue,Insulating epoxy resinIs selectively applied by screen printing. At this time, this insulating epoxy resin is also prevented from being applied to the dicing region 12 in order to suppress the deterioration of the cutting performance of the dicing cutting jig. This screen printing process may be performed under known printing conditions.
[0048]
Thereafter, the applied insulating epoxy resin is heated and cured at an appropriate temperature to form a sealing film 5 as shown in FIG. The sealing film 5 has a plurality of openings 5a that expose the other end of the rewiring conductor made of the rewiring film 4 below. These openings 5 a are arranged in the same grid as the external electrode 6.
[0049]
Insulating epoxy resin is silica (SiO2) as a filler.₂)). This is to reduce the linear expansion coefficient after curing and suppress warping as a package. Insulating epoxy resin is not applied to the dicing area 12 in order to suppress deterioration of the cutting performance of the dicing cutting jig.
[0050]
The thickness of the printed and applied insulating epoxy resin can be set to a desired value by suitably selecting a screen printing mask and an insulating epoxy resin.
[0051]
The shape of the opening 5a of the insulating epoxy resin film 5 is usually circular, but is not limited thereto. Further, the diameter (size) of the opening 5 a is set according to the size of the external electrode 6.
[0052]
Further, a columnar external electrode 6 is formed as shown in FIG. 1 (d) by selectively applying a copper (Cu) paste by screen printing and then heating and curing at a suitable temperature. . The supply amount of the Cu paste is set to an appropriate amount according to the size and total number of the external electrodes 6. At this time, the lower end of each external electrode 6 is in contact with the other end of the conductor made of the rewiring film 4 located immediately below the opening 5 a of the insulating epoxy resin film 5. Further, the upper end of each external electrode 6 is convexly curved and slightly protrudes above the surface of the insulating epoxy resin film 5. This is because the external electrode 6 can be directly connected to the mounting target.
[0053]
In this way, the aluminum chip electrodes 2 arranged in a frame shape inside the chip portion 11 as shown in FIG. 3 are rearranged in a lattice shape inside the chip portion 11 as shown in FIG. Is converted to 6. As a result, a wafer level chip size package WP in which the arrangement pitch of the chip electrodes 2 is expanded to the arrangement pitch of the external electrodes 6 is obtained.
[0054]
A Cu paste that can be soldered is used. The height of the external electrode 6 (particularly, the height protruding from the surface of the insulating epoxy resin film 5) is set to a desired value within a range that can be directly soldered to the printed wiring board. . The external electrode 6 has a function of absorbing a difference in thermal expansion coefficient between the silicon LSI chip and the printed wiring board, that is, a “stress relaxation function”. In this package WP, the external electrode 6 can be directly soldered to the printed wiring board, and thus there is an advantage that a process of forming and fixing a solder ball is unnecessary.
[0055]
Subsequently, the wafer level chip size package WP is cut along the dicing area 12 by a known dicing method, and is divided into chip parts 11. Thus, a silicon LSI chip having a chip size package is obtained.
[0056]
  As described above, in the manufacturing method of the wafer level chip scale package according to the first embodiment of the present invention, the step of forming the rewiring film 4 in FIG. 1B and the sealing in FIG. Since all of the step of forming the film 5 and the step of forming the external electrode 6 of FIG. 1D are performed by a screen printing method using a predetermined paste,It can be carried out by a simple process in the atmosphere, and expensive equipment such as a thin film forming apparatus and special techniques are not required. Therefore, the manufacturing cost of the package can be reduced.
[0057]
In addition, since the screen printing method is used in all of these steps, the materials used in the method, that is, the Ag—Pd paste, the insulating epoxy resin, and the Cu paste are hardly wasted. Therefore, the usage efficiency of the material is high.
[0058]
Further, since each of the external electrodes 6 is formed in a substantially columnar shape and has a stress relaxation function, when mounting the wafer level chip size package WP manufactured by the method of the present invention on a printed wiring board or the like, the external electrodes 6 can be directly fixed to an electrode such as a printed wiring board by soldering using a solder paste. For this reason, mounting work becomes easy and high connection reliability is obtained.
[0059]
The pitch of the aluminum electrodes (chip electrodes) 2 of each chip portion 11 of the silicon wafer W is 60 μm or less if it is fine. Therefore, it is difficult to directly connect these chip electrodes 2 to electrodes of a printed wiring board (not shown) by using a surface-mounting technology (SMT). However, since the wafer level chip size package WP is enlarged to the pitch of the external electrodes 6, it can be connected to the electrodes of the printed wiring board using the SMT.
[0060]
In addition, since the aluminum electrode 2 on the silicon chip is made of aluminum or an alloy thereof, normal soldering cannot be performed due to an oxide film formed on the surface thereof. In the size package WP, since the external electrode 6 is made of Cu or an alloy thereof, the problem like the aluminum electrode 2 does not occur. That is, it becomes possible to connect to the electrode of the printed wiring board using the SMT via the external electrode 6.
[0061]
Furthermore, since the rewiring film 4 that is brought into contact with the aluminum electrode 2 is formed of Ag-Pd paste, and the external electrode 6 that is brought into contact with the rewiring film 4 made of Ag-Pd paste is formed of Cu paste, the aluminum electrode 2 There is an advantage that the electrical connection is good not only between the rewiring film 4 but also between the rewiring film 4 and the external electrode 6.
[0062]
(Second Embodiment)
FIGS. 2A and 2B are cross-sectional views showing the main parts of each process of the wafer level chip scale package manufacturing method according to the second embodiment of the present invention.
[0063]
First, a silicon wafer W configured as shown in FIGS. 1A and 3 is prepared. Then, as shown in FIG. 1B, an Ag—Pd paste is selectively applied by a screen printing method on the passivation film 3 and the aluminum electrode 2 exposed therefrom to form the rewiring film 4. Next, as shown in FIG. 1C, an insulating epoxy resin is selectively applied by screen printing to form the sealing film 5. Up to this point, the process is the same as in the first embodiment described above.
[0064]
Thereafter, a Cu paste is selectively applied by screen printing, and then heated and cured at an appropriate temperature to form the external electrode 6a as shown in FIG. At this time, the lower end of each external electrode 6a is in contact with the other end of the conductor made of the rewiring film 4 immediately below the opening 5a of the insulating epoxy resin film 5.
[0065]
Unlike the external electrode 6 of the first embodiment, the external electrode 6 a of the second embodiment does not protrude upward from the opening 5 a of the insulating epoxy resin film 5. It is a little lower than the surface of the opening 5a of the insulating epoxy resin film 5, and is in a recessed state. The external electrode 6a having such a shape can be easily formed by reducing the amount of Cu paste supplied to each opening 5a as compared with the case of the first embodiment.
[0066]
Subsequently, a solder ball 20 formed separately is placed on the upper end surface of each external electrode 6a by a known method, and pressure is applied, so that the solder ball 20 is attached to each external electrode 6a as shown in FIG. It adheres to the top surface of the.
[0067]
In this manner, as shown in FIG. 3, the aluminum chip electrodes 2 arranged in a frame shape inside the chip portion 11 are made of Cu paste rearranged in a lattice shape inside the chip portion 11. It is converted into the electrode 6a (see FIG. 4). As a result, a wafer level chip scale package WPa in which the pitch of the chip electrodes 2 is expanded to the pitch of the external electrodes 6 is obtained.
[0068]
Subsequently, the wafer level chip scale package WPa is cut along the dicing area 12 by a known dicing method, and is divided into chip parts 11. Thus, an LSI chip having a chip size package is obtained.
[0069]
As described above, in the method for manufacturing a wafer level chip scale package according to the second embodiment of the present invention, the same effect as in the first embodiment can be obtained.
[0070]
Needless to say, the step of fixing the solder ball 20 to the external electrode 6a may be performed after the chip portion 11 is divided in the dicing step.
[0071]
(Modification)
Since said 1st-2nd embodiment shows the example which actualized this invention, this invention is not limited to these embodiment. It goes without saying that various modifications are possible without departing from the spirit of the present invention.
[0072]
For example, in the first to second embodiments, the step of forming the rewiring film 4 of FIG. 1B, the step of forming the insulating epoxy resin film 5 of FIG. 1C, and FIG. All the steps of forming the external electrode 6) are performed by a screen printing method, but the step of forming the rewiring film 4 may be performed by a thin film forming method such as a known sputtering method. This modification can be suitably applied when the arrangement density of the external electrodes 6 is further increased. This is because a thin film forming method such as a sputtering method can form the pattern of the rewiring conductor made of the rewiring film 4 with higher accuracy than the screen printing method.
[0073]
Moreover, in the said 1st-2nd embodiment, although the insulating epoxy resin is used as the sealing film (protective film) 5, it may replace with it and may use a photosensitive epoxy resin. If it carries out like this, it may replace with a screen printing method and may form by developing with a predetermined developing solution while exposing a photosensitive epoxy resin. That is, the sealing film 5 may be formed by patterning a photosensitive epoxy resin using a photolithography method.
[0074]
【The invention's effect】
  As described above, according to the method of manufacturing a wafer level chip scale package of the present invention,Since it can be implemented with a simple process and expensive equipment is unnecessary, the manufacturing cost can be reduced. Also, the material usage efficiency is high. Furthermore, high connection reliability can be obtained when the package is mounted.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of an essential part showing each step of a wafer level chip scale package manufacturing method according to a first embodiment of the present invention.
FIG. 2 is a fragmentary cross-sectional view showing each step of a method for producing a wafer level chip scale package according to a second embodiment of the present invention.
FIG. 3 is a plan view of a principal part showing a mounting surface of a silicon wafer used in the method for manufacturing a wafer level chip scale package according to the first and second embodiments of the present invention.
FIG. 4 is a plan view of an essential part showing a mounting surface of a wafer level chip scale package manufactured by a method for manufacturing a wafer level chip scale package according to the first and second embodiments of the present invention;
[Explanation of symbols]
W Silicon wafer
WP, WPa Wafer level chip size package
1 Silicon substrate
2 Aluminum electrode (chip electrode)
3 Insulating film (passivation film)
4 Ag-Pd paste film
5 Epoxy resin insulation film (encapsulant)
5a Opening of epoxy resin insulation film
6, 6a External electrode
11 Chip on silicon wafer
12 Scribe line on silicon wafer
20 Solder balls

Claims

半導体装置のチップスケール・パッケージをウェーハレベルで製造する方法において、
（ａ）内部に所定回路が作り込まれた複数のチップ部を備えてなる半導体ウェーハであって、前記チップ部の各々の表面が第１絶縁膜で覆われていると共に、その第１絶縁膜の複数の開口部より複数のチップ電極が露出しているものを準備する工程と、
（ｂ）導電性ペーストを用いる印刷法によって、前記チップ部の各々において前記第１絶縁膜の上に導電性の再配線膜を選択的に形成し、もって前記第１絶縁膜の複数の前記開口部を介して対応する前記チップ電極にそれぞれ接触せしめられた複数の再配線用導電体を形成する工程と、
（ｃ）絶縁性ペーストを用いる印刷法によって、前記チップ部の各々において前記第１絶縁膜の上に第２絶縁膜を選択的に形成し、もって複数の前記再配線用導電体を覆うと共に、前記第１絶縁膜の複数の前記開口部とは異なる位置にある前記第２絶縁膜の複数の開口部を介して複数の前記再配線用導電体を露出させる工程と、
（ｄ）導電性ペーストを用いる印刷法によって、前記チップ部の各々において前記第２絶縁膜の複数の前記開口部の中に導電膜を選択的に形成し、もって複数の前記再配線用導電体にそれぞれ接触し且つ前記第２絶縁膜の複数の前記開口部から露出した複数の外部電極を形成する工程とを備え、
前記外部電極の各々は柱状であって応力緩和機能を有していることを特徴とするウェーハレベル・チップスケール・パッケージの製造方法。In a method of manufacturing a chip scale package of a semiconductor device at a wafer level,
(A) A semiconductor wafer including a plurality of chip portions each having a predetermined circuit formed therein, each surface of the chip portion being covered with a first insulating film, and the first insulating film Preparing a plurality of chip electrodes exposed from a plurality of openings,
(B) A conductive rewiring film is selectively formed on the first insulating film in each of the chip portions by a printing method using a conductive paste, and thus a plurality of the openings in the first insulating film. A step of forming a plurality of rewiring conductors respectively brought into contact with the corresponding chip electrode through a portion;
(C) by selectively forming a second insulating film on the first insulating film in each of the chip portions by a printing method using an insulating paste, thereby covering the plurality of rewiring conductors; Exposing the plurality of rewiring conductors through the plurality of openings in the second insulating film at positions different from the plurality of openings in the first insulating film;
(D) A conductive film is selectively formed in the plurality of openings of the second insulating film in each of the chip portions by a printing method using a conductive paste, and thus the plurality of rewiring conductors. Forming a plurality of external electrodes in contact with each other and exposed from the plurality of openings of the second insulating film,
A method of manufacturing a wafer level chip scale package, wherein each of the external electrodes is columnar and has a stress relaxation function.

前記再配線膜用の前記導電性ペーストとしてＡｇ−Ｐｄペーストを使用する請求項１に記載のウェーハレベル・チップスケール・パッケージの製造方法。 The method for producing a wafer level chip scale package according to claim 1, wherein an Ag-Pd paste is used as the conductive paste for the rewiring film.

前記外部電極用の前記導電性ペーストとして、前記外部電極が半田付け可能となる材料を使用する請求項１または２に記載のウェーハレベル・チップスケール・パッケージの製造方法。 3. The method of manufacturing a wafer level chip scale package according to claim 1, wherein a material that enables soldering of the external electrode is used as the conductive paste for the external electrode.

前記外部電極用の前記導電性ペーストとしてＣｕペーストを使用する請求項１〜３のいずれか１項に記載のウェーハレベル・チップスケール・パッケージの製造方法。 The manufacturing method of the wafer level chip scale package of any one of Claims 1-3 which uses Cu paste as the said conductive paste for the said external electrodes.

前記外部電極が、実装対象物に直接接触可能なように前記第２絶縁膜の前記開口部より突出して形成される請求項１〜４のいずれか１項に記載のウェーハレベル・チップスケール・パッケージの製造方法。 The wafer level chip scale package according to any one of claims 1 to 4, wherein the external electrode is formed so as to protrude from the opening of the second insulating film so as to be in direct contact with a mounting target. Manufacturing method.

前記第２絶縁膜の複数の前記開口部を介して複数の前記外部電極の各々に半田ボールを固着する工程（ｅ）を含む請求項１〜４のいずれか１項に記載のウェーハレベル・チップスケール・パッケージの製造方法。 5. The wafer level chip according to claim 1, further comprising a step (e) of fixing a solder ball to each of the plurality of external electrodes through the plurality of openings of the second insulating film. Scale package manufacturing method.