JP3875031B2 - 非同期信号伝送装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、入力された非同期の高速トリビュタリ信号を伝送フレームに収容し、また、この伝送フレームから非同期の高速トリビュタリ信号を取り出して出力し、これによって非同期トリビュタリ信号を伝送することができる非同期信号伝送装置に関し、特に、非同期信号マッピング回路および非同期信号デマッピング回路をもつ非同期信号伝送装置に関するものである。
【0002】
【従来の技術】
図9は、入力された非同期の高速トリビュタリ信号を伝送フレームに収容して伝送路クロックに速度変換された伝送路出力信号として出力する従来の非同期マッピング回路の構成を示すブロック図であり、図10は、この伝送フレームから非同期の高速トリビュタリ信号を取り出して出力する従来の非同期信号デマッピング回路の構成を示すブロック図である。
【0003】
図9に示した従来の非同期信号マッピング回路では、トリビュタリ入力信号から抽出されたトリビュタリクロック入力に基づいて、メモリ104の書込アドレスを生成するライトカウンタ103からのアドレスに従い、トリビュタリ入力信号は、順次メモリ104に格納され、伝送路クロック入力に基づいてメモリの読出アドレスを生成するリードカウンタ105からのアドレスに従い、順次読み出される。トリビュタリクロックと伝送路クロックとの周波数が非同期である場合、書込アドレスと読出アドレスとの位相が徐々に接近し、メモリスリップが発生し、メモリ104からの読出データに欠落または重複が生じる。これを防ぐため、位相比較回路106は、ライトカウンタ103とリードカウンタ105との位相を比較し、位相差が所定のしきい値を超えた場合、スタッフ制御107にスタッフ要求信号を出力する。スタッフ制御回路107は、このスタッフ要求信号に基づき、フレームカウンタ111からのスタッフ制御タイミングでリードカウンタ105のアドレス値を制御し、メモリ104の出力にダミー信号を挿入する。
【0004】
一方、図10に示した従来の非同期信号デマッピング回路では、伝送路入力信号から抽出された伝送路クロック入力に基づいて、メモリ208の書込アドレスを生成するライトカウンタ207からのアドレスに従い、伝送路入力信号は、順次メモリ208に格納され、トリビュタリクロックに基づいてメモリ208の読出アドレスを生成するリードカウンタ209からのアドレスに従い、順次読み出される。図9に示した非同期信号マッピング回路において挿入されたダミー信号は、デスタッフ制御回路204によって検知され、デスタッフ制御回路204は、ライトカウンタ207のアドレスを制御し、このダミー信号をメモリ208に書き込まずに、削除する。このダミー信号削除によって変動するライトカウンタ207とリードカウンタ209との位相差は、位相比較回路210によって検出され、ローパスフィルタ211によって平滑化され、電圧制御発振器212の発振周波数を制御することによってトリビュタリクロックが再生される。
【0005】
【発明が解決しようとする課題】
しかしながら、上述した従来の非同期信号伝送装置を構成する非同期信号マッピング回路あるいは非同期信号デマッピング回路では、トリビュタリクロックや伝送路クロックのクロック速度が高速化すると、この高速化に対応するために、回路を構成する要素を、ECL構成要素やGaAs材要素によって構成する必要があり、この結果、非同期信号伝送装置の消費電力が大きくなり、また、集積化が困難なことから、装置の小型・低消費電力化を阻害するという問題点があった。
【0006】
この発明は上記に鑑みてなされたもので、トリビュタリ信号の速度が高速化した場合であっても、装置の小型・低消費電力化を維持しつつ、非同期信号の伝送を行うことができる非同期信号伝送装置を得ることを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング/デマッピングして伝送する非同期信号伝送装置において、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第1のクロック分周手段と、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第1の直列並列変換手段と、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第2のクロック分周手段と、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第1の並列直列変換手段と、前記第1の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、を有した送信側装置と、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を有した受信側装置と、を備え、前記非同期信号マッピング手段は、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力する直列並列変換回路と、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力する第1の分周回路と、前記低速トリビュタリクロックを用いて書込アドレスを生成するライトカウンタと、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力する第2の分周回路と、前記低速伝送路入力クロックを用いて読出アドレスを生成するリードカウンタと、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力するメモリと、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力する位相比較回路と、前記第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力するフレームカウ ンタと、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進めるスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力するレジスタアレイと、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力するセレクタと、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力する並列直列変換回路と、を備えたことを特徴とする。
【0008】
この発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第1のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第1の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第2のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第2の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号マッピング手段において、直列並列変換回路が、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力し、第1の分周回路が、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力し、ライトカウンタが、前記低速トリビュタリクロックを用いて書込アドレスを生成し、第2の分周回路が、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力し、リードカウンタが、前記低速伝送路入力クロックを用いて読出アドレスを生成し、メモリが、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力し、位相比較回路が、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力し、フレームカウンタが、第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力し、スタッフ制御回路が、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前 記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進め、レジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力し、セレクタが、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、並列直列変換回路が、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力するようにしている。
【0009】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング/デマッピングして伝送する非同期信号伝送装置において、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第1のクロック分周手段と、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第1の直列並列変換手段と、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第2のクロック分周手段と、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第1の並列直列変換手段と、前記第1の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、を有した送信側装置と、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を有した受信側装置と、を備え、前記非同期信号デマッピング手段は、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第3の分周回路と、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第3のフレームカウンタと、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第2の直列並列変換回路と、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第2のレジスタアレイと、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第2のセレクタと、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第2のライトカウンタと、読出アドレスを生成する第2のリードカウンタと、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第3のメモリと、前記第2のライトカウンタが生成した書込アドレ スと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出する第3の位相比較回路と、前記第3の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力する第4の分周回路と、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第2の並列直列変換回路と、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力する第2の可変分周回路と、前記第2の可変分周回路のクロック数をカウントするリファレンスカウンタと、を備え、前記第3の位相比較回路は、前記第2のライトカウンタと前記リファレンスカウンタとの位相差を検出する第4の位相比較回路と、前記第2のリードカウンタと前記リファレンスカウンタとの位相差を検出する第5の位相比較回路と、を備え、前記第4の位相比較回路は、検出した位相差をもとに前記第2の可変分周回路の分周比を制御し、前記第5の位相比較回路は、検出した位相差の値を前記ローパスフィルタに出力することを備えたことを特徴とする。
【0010】
この発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第1のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第1の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第2のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第2の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、受信側装置の前記非同期信号デマッピング手段において、第3の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第3のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第2の直列並列変換回路が、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第2のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第2のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第2のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第2のリードカウンタが、読出アドレスを生成し、第3のメモリが、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第3の位相比較回路が、前記第2のライトカウンタが生成した書込アドレスと前記第2の リードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第3の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第4の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力し、第2の並列直列変換回路が、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するようにするとともに、第2の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力し、リファレンスカウンタが、前記第2の可変分周回路のクロック数をカウントし、前記第3の位相比較回路内において、第4の位相比較回路が、前記第2のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第2の可変分周回路の分周比を制御し、第5の位相比較回路が、前記第2のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタに出力するようにしている。
【0011】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング/デマッピングして伝送する非同期信号伝送装置において、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第1のクロック分周手段と、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第1の直列並列変換手段と、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第2のクロック分周手段と、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第1の並列直列変換手段と、前記第1の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、を有した送信側装置と、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を有した受信側装置と、を備え、前記非同期信号デマッピング手段は、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第3の分周回路と、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第3のフレームカウンタと、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第2の直列並列変換回路と、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第2のレジスタアレイと、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第2のセレクタと、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第2のライトカウンタと、読出アドレスを生成する第2のリードカウンタと、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第3のメモリと、前記第2のライトカウンタが生成した書込アドレ スと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出する第3の位相比較回路と、前記第3の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力する第4の分周回路と、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第2の並列直列変換回路と、前記第2の直列並列変換回路と前記第2のレジスタアレイとの間に設けられた第4のメモリと、前記第3の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数する第4のフレームカウンタと、前記低速分周伝送路入力クロックおよび前記第4のフレームカウンタの計数値とをもとに、前記第4のメモリに対する書込アドレスを生成する第3のライトカウンタと、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成する第3の可変分周回路と、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第4のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成する第3のリードカウンタと、前記第3のライトカウンタおよび前記第3のリードカウンタの位相差を検出し、この位相差をもとに前記第3の可変分周回路の分周比を制御する第6の位相比較回路と、を備え、前記第3のフレームカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第2のライトカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成することを特徴とする。
【0012】
この発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第1のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第1の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第2のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第2の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、受信側装置の前記非同期信号デマッピング手段において、第3の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第3のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第2の直列並列変換回路が、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第2のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第2のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第2のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第2のリードカウンタが、読出アドレスを生成し、第3のメモリが、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第3の位相比較回路が、前記第2のライトカウンタが生成した書込アドレスと前記第2の リードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第3の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第4の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力し、第2の並列直列変換回路が、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するようにするとともに、第4のメモリが、前記第2の直列並列変換回路と前記第2のレジスタアレイとの間に設けられ、第4のフレームカウンタが、前記第3の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数し、第3のライトカウンタが、前記低速分周伝送路入力クロックおよび前記第4のフレームカウンタの計数値とをもとに、前記第4のメモリに対する書込アドレスを生成し、第3の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成し、第3のリードカウンタが、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第4のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成し、第6の位相比較回路が、前記第3のライトカウンタおよび前記第3のリードカウンタの位相差を検出し、この位相差をもとに前記第3の可変分周回路の分周比を制御し、前記第3のフレームカウンタが、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第2のライトカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成するようにしている。
【0013】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピングして伝送する非同期信号伝送装置において、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第1のクロック分周手段と、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第1の直列並列変換手段と、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第2のクロック分周手段と、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第1の並列直列変換手段と、前記第1の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、を備え、前記非同期信号マッピング手段は、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力する直列並列変換回路と、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力する第1の分周回路と、前記低速トリビュタリクロックを用いて書込アドレスを生成するライトカウンタと、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力する第2の分周回路と、前記低速伝送路入力クロックを用いて読出アドレスを生成するリードカウンタと、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力するメモリと、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力する位相比較回路と、前記第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力するフレームカウンタと、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進めるスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力するレジスタアレイと、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力するセレクタと、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力する並列直列変換回路とを備えたことを特徴とする。
【0014】
この発明によれば、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第1のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第1の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第2のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第2の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力するようにしている。
そして、前記非同期信号マッピング手段において、直列並列変換回路が、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力し、第1の分周回路が、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力し、ライトカウンタが、前記低速トリビュタリクロックを用いて書込アドレスを生成し、第2の分周回路が、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力し、リードカウンタが、前記低速伝送路入力クロックを用いて読出アドレスを生成し、メモリが、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力し、位相比較回路が、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力し、フレームカウンタが、第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力し、スタッフ制御回路が、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進め、レジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力し、セレクタが、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、並列直列変換回路が、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力するようにしている。
【0015】
つぎの発明にかかる非同期信号伝送装置は、上記の発明において、前記非同期信号マッピング手段は、前記セレクタと前記並列直列変換回路との間に設けられた第2のメモリと、前記第2のメモリの書込アドレスを生成する第2のライトカウンタと、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを、前記フレームカウンタ、前記リードカウンタおよび前記第2のライトカウンタに出力する可変分周回路と、第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数する第2のフレームカウンタと、前記第2のフレームカウンタの計数値をもとに前記第2のメモリに格納された低速並列トリビュタリ信号を読み出す読出アドレスを生成する第2のリードカウンタと、前記第2のライトカウンタと前記第2のリードカウンタとの位相差を検出し、位相の進み・遅れに応じて前記可変分周回路の分周比を制御する第2の位相比較回路とをさらに備えたことを特徴とする。
【0016】
この発明によれば、前記非同期信号マッピング手段において、第2のメモリが、前記セレクタと前記並列直列変換回路との間に設けられ、第2のライトカウンタが、前記第2のメモリの書込アドレスを生成し、可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを、前記フレームカウンタ、前記リードカウンタおよび前記第2のライトカウンタに出力し、第2のフレームカウンタが、第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数し、第2のリードカウンタが、前記第2のフレームカウンタの計数値をもとに前記第2のメモリに格納された低速並列トリビュタリ信号を読み出す読出アドレスを生成し、第2の位相比較回路が、前記第2のライトカウンタと前記第2のリードカウンタとの位相差を検出し、位相の進み・遅れに応じて前記可変分周回路の分周比を制御するようにしている。
【0017】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をデマッピングして伝送する非同期信号伝送装置において、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を備え、前記非同期信号デマッピング手段は、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第3の分周回路と、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第3のフレームカウンタと、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第2の直列並列変換回路と、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第2のレジスタアレイと、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第2のセレクタと、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第2のライトカウンタと、読出アドレスを生成する第2のリードカウンタと、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第3のメモリと、前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出する第3の位相比較回路と、前記第3の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力する第4の分周回路と、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第2の並列直列変換回路と、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力する第2の可変分周回路と、前記第2の可変分周回路のクロック数をカウントするリファレンスカウンタと、を備え、前記第3の位相比較回路は、前記第2のライトカウンタと前記リファレンスカウンタとの位相差を検出する第4の位相比較回路と、前記第2のリードカウンタと前記リファレンスカウンタとの位相差を検出する第5の位相比較回路と、を備え、前記第4の位相比較回路は、検出した位相差をもとに前記第2の可変分周回路の分周比を制御し、前記第5の位相比較回路は、検出した位相差の値を前 記ローパスフィルタに出力することを特徴とする。
【0018】
この発明によれば、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号デマッピング手段において、第3の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第3のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第2の直列並列変換回路が、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第2のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第2のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第2のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第2のリードカウンタが、読出アドレスを生成し、第3のメモリが、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第3の位相比較回路が、前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第3の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第4の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力し、第2の並列直列変換回路が、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するとともに、第2の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力し、リファレンスカウンタが、前記第2の可変分周回路のクロック数をカウントし、前記第3の位相比較回路内において、第4の位相比較回路が、前記第2のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第2の可変分周回路の分周比を制御し、第5の位相比較回路が、前記第2のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタに出力するようにしている。
【0021】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をデマッピングして伝送する非同期信号伝送装置において、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を備え、前記非同期信号デマッピング手段は、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第3の分周回路と、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第3のフレームカウンタと、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第2の直列並列変換回路と、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第2のレジスタアレイと、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第2のセレクタと、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第2のライトカウンタと、読出アドレスを生成する第2のリードカウンタと、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第3のメモリと、前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出する第3の位相比較回路と、前記第3の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力する第4の分周回路と、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第2の並列直列変換回路と、前記第2の直列並列変換回路と前記第2のレジスタアレイとの間に設けられた第4のメモリと、前記第3の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数する第4のフレームカウンタと、前記低速分周伝送路入力クロックおよび前記第4のフレームカウンタの計数値とをもとに、前記第4のメモリに対する書込アドレスを生成する第3のライトカウンタと、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成する第3の可変分周回路と、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第4のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成する第3のリードカウンタと、前記第3のライトカウンタおよび前記第3のリードカウンタの位相差を検出し、この位相差をもとに前記第3の可変分周回路の分周比を制御する第6の位相比較回路と、を備え、前記第3のフレームカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第2のライトカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成することを特徴とする。
【0022】
この発明によれば、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号デマッピング手段において、第3の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第3のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第2の直列並列変換回路が、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第2のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第2のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第2のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第2のリードカウンタが、読出アドレスを生成し、第3のメモリが、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第3の位相比較回路が、前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第3の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第4の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力し、第2の並列直列変換回路が、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するとともに、第4のメモリが、前記第2の直列並列変換回路と前記第2のレジスタアレイとの間に設けられ、第4のフレームカウンタが、前記第3の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数し、第3のライトカウンタが、前記低速分周伝送路入力クロックおよび前記第4のフレームカウンタの計数値とをもとに、前記第4のメモリに対する書込アドレスを生成し、第3の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成し、第3のリードカウンタが、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第4のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成し、第6の位相比較回路が、前記第3のライトカウンタおよび前記第3のリードカウンタの位相差を検出し、この位相差をもとに前記第3の可変分周回路の分周比を制御し、前記第3のフレームカウンタが、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第2のライトカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成するようにしている。
【0023】
つぎの発明にかかる非同期信号伝送装置は、上記の発明において、前記非同期信号デマッピング手段は、前記第3の可変分周回路のクロック数をカウントするリファレンスカウンタを備え、前記第6の位相比較回路は、前記第3のライトカウンタと前記リファレンスカウンタとの位相差を検出する第7の位相比較回路と、前記第3のリードカウンタと前記リファレンスカウンタとの位相差を検出する第8の位相比較回路とを備え、前記第7の位相比較回路は、検出した位相差をもとに前記第3の可変分周回路の分周比を制御し、前記第8の位相比較回路は、検出した位相差の値を前記ローパスフィルタを出力することを特徴とする。
【0024】
この発明によれば、前記非同期信号デマッピング手段において、リファレンスカウンタが、前記第3の可変分周回路のクロック数をカウントし、前記第6の位相比較回路内の第7の位相比較回路が、前記第3のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第3の可変分周回路の分周比を制御し、第8の位相比較回路が、前記第3のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタを出力するようにしている。
【0025】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる非同期信号伝送装置の好適な実施の形態を詳細に説明する。
【0026】
実施の形態1.
図1は、この発明の実施の形態1である非同期信号伝送装置の構成を示すブロック図である。図1において、送信装置100は、トリビュタリ受信部1、クロック分周部2、直列並列変換部3、非同期信号マッピング部4、クロック分周部5および伝送路送信部7を有する。トリビュタリ受信部1は、トリビュタリ入力信号の受信変換を行い、変換後のトリビュタリ信号を直列並列変換部3へ出力するとともに、トリビュタリ入力信号から抽出したクロックをクロック分周部2に出する。クロック分周部2は、トリビュタリ入力信号から抽出したクロックを分周し、この分周した分周トリビュタリクロックを直列並列変換部3および非同期信号マッピング部4に出力する。直列並列変換部3は、分周トリビュタリクロックをもとに、受信変換後のトリビュタリ信号を直列並列変換し、並列トリビュタリ信号として、非同期信号マッピング部4に出力する。非同期信号マッピング部4は、この並列トリビュタリ信号を伝送フレームにマッピングし、並列伝送路信号として、並列直列変換部6に出力する。クロック分周部5は、伝送路入力クロックを分周し、この分周した分周伝送路クロックを非同期信号マッピング部4および伝送路送信部7に出力する。並列直列変換部6は、この分周伝送路クロックをもとに、並列伝送路信号を直列並列変換し、伝送路信号として伝送路送信部7に出力する。伝送路送信部7は、この伝送路信号の送信変換を行い、伝送路出力信号として伝送路に送出する。
【0027】
一方、受信装置200は、伝送路受信部8、クロック分周部9、直列並列変換部10、非同期信号デマッピング部11、クロック逓倍部12、並列直列変換部13およびトリビュタリ送信部14を有する。伝送路受信部8は、伝送路を介して入力された伝送路入力信号の受信変換を行い、受信変換後の伝送路受信信号を直列並列変換部10に出力するとともに、この伝送路入力信号から抽出したクロックをクロック分周部9に出力する。クロック分周部9は、伝送路入力信号から抽出したクロックを分周し、この分周した分周伝送路クロックを直列並列変換部10および非同期信号デマッピング部11に出力する。直列並列変換部10は、この分周伝送路クロックをもとに、受信変換後の伝送路信号を直列並列変換し、並列伝送路信号として非同期信号デマッピング部11に出力する。非同期信号デマッピング部11は、並列伝送路信号の伝送フレームから並列トリビュタリ信号をデマッピングして並列直列変換部13に出力するとともに、並列トリビュタリ信号に同期した分周トリビュタリクロックを再生して、クロック逓倍部12に出力する。クロック逓倍部12は、この分周トリビュタリクロックを逓倍してトリビュタリクロックを生成し、トリビュタリ送信部14に出力する。並列直列変換部13は、このトリビュタリクロックをもとに、並列トリビュタリ信号を直列並列変換し、トリビュタリ信号としてトリビュタリ送信部14に出力する。トリビュタリ送信部14は、このトリビュタリ信号の送信変換を行い、送信変換後のトリビュタリ信号を、トリビュタリ出力信号として出力する。
【0028】
ここで、図2を参照して、伝送フレームの構成について説明する。図2(a)は、図1に示した非同期伝送装置が用いる伝送フレームの一例を示している。図2(a)に示すように、伝送フレームは、オーバヘッド(OH)領域と、トリビュタリ信号領域とを有する。OHバイトには、フレーム同期信号や伝送品質監視のための情報が格納されており、JCバイトには、NJEバイトおよびPJEバイトに、トリビュタリ信号であるかダミー信号であるかを示す情報が格納されている。NJOバイトには、通常、ダミー信号が格納されており、負スタッフを実施したフレームにおいてのみ、トリビュタリ信号が格納され、PJOバイトには、通常、トリビュタリ信号が格納されており、正スタッフを実施したフレームにおいてのみ、ダミー信号が格納される。このように、トリビュタリクロックと伝送路クロックとの周波数偏差の正負に応じて正負スタッフを実施することによって、伝送フレームに、非同期のトリビュタリ信号をマッピングすることができる。なお、図2(b)は、トリビュタリ信号のマッピング状態を示している。
【0029】
図3は、図1に示した非同期信号マッピング部4の詳細構成を示すブロック図である。図3において、直列並列変換回路101は、並列トリビュタリ入力信号をさらに低速の並列信号に変換してメモリ104に出力する。分周回路102は、分周トリビュタリクロックをさらに低速のクロックに分周し、ライトカウンタ103に出力する。ライトカウンタ103は、分周回路102から出力される低速分周トリビュタリクロックをもとに、メモリ104の書込アドレスを生成する。メモリ104は、ライトカウンタ103から出力される書込アドレスをもとに、直列並列変換回路101から入力される低速並列トリビュタリ信号を格納する。リードカウンタ105は、分周回路110から出力された低速分周伝送路クロックをもとに、メモリ104の読出アドレスを生成し、メモリ104から低速並列データを読み出す。位相比較回路106は、ライトカウンタ103とリードカウンタ105との位相を比較し、この位相差が所定のしきい値を超えた場合、正負スタッフ要求信号をスタッフ制御回路107に出力する。スタッフ制御回路107は、この正負スタッフ要求信号とフレームカウンタ111から出力されるスタッフ制御タイミングをもと、リードカウンタ105およびセレクタ109にダミー信号挿入制御信号を出力する。レジスタアレイ108は、メモリ104の読出データを、所定ビットシフトしてセレクタ109に出力する。セレクタ109は、ビットシフトされたデータをスタッフ制御からのダミー信号挿入制御信号に従って選択し、並列直列変換回路112に出力する。分周回路110は、分周伝送路クロック入力をさらに低速のクロックに分周し、この分周された低速分周伝送路クロックをリードカウンタ105、レジスタアレイ108およびフレームカウンタ111に出力する。フレームカウンタ111は、分周回路110からの低速分周伝送路クロックをもとに、伝送フレームのビット数をカウントし、スタッフ制御タイミングをスタッフ制御回路107に出力する。並列直列変換回路112は、セレクタ109の出力を並列直列変換し、並列伝送路出力信号として出力する。
【0030】
ここで、図2(b)を参照して、図3に示した非同期信号マッピング部4によるマッピング処理について説明する。図2(b)に示すように、直列並列変換回路101から出力される低速並列トリビュタリ信号は、128並列であり、メモリ104から読み出された信号には、OH領域がそれぞれ付加され、通常、NJOバイトには、ダミー信号が格納され、PJOバイトには、トリビュタリ信号が格納されている。低速分周トリビュタリクロックの周波数ftが、低速分周伝送路クロックf0に比して低い場合、書込アドレスに対する読出アドレスの位相が徐々に進み、位相比較回路106によって位相差が所定のしきい値を超えたことが検出され、正スタッフ要求信号がスタッフ制御回路107に出力される。この場合、メモリ104から読み出された信号が、PJOバイト列の全てのバイトがダミー信号となるように、スタッフ制御回路107は、フレームカウンタ110からのタイミングでリードカウンタ105のカウントを停止させ、セレクタ109では、PJOバイトの列のPJOバイト以外がトリビュタリ信号となるように、レジスタアレイ108において所定ビットシフトされたデータを選択する。
【0031】
一方、低速分周トリビュタリクロックの周波数ftが低速分周伝送路クロックf0に比して高い場合、書込アドレスに対する読出アドレスの位相が徐々に遅れ、位相比較回路106によって位相差が所定のしきい値を超えたことが検出され、負スタッフ要求信号がスタッフ制御回路107に出力される。この場合、メモリ104の出力が、図2(b)に示したOH領域の列全てがトリビュタリ信号となるように、スタッフ制御回路107は、フレームカウンタ111からのタイミングでリードカウンタ105のカウントを進め、セレクタ109では、NJOのみがトリビュタリ信号となるようにレジスタアレイ108において所定ビットシフトされたデータを選択する。このようにマッピングされた伝送フレームは、並列直列変換回路112によって並列直列変換され、並列伝送路出力信号として出力される。
【0032】
図4は、図1に示した非同期信号デマッピング部11の詳細構成を示すブロック図である。図4において、直列並列変換回路201は、並列伝送路入力信号をさらに低速の並列信号に変換してレジスタアレイ203に出力する。分周回路202は、分周伝送路クロックをさらに低速の分周クロックに分周した低速分周伝送路クロックをライトカウンタ207およびフレームカウンタ205に出力する。レジスタアレイ203は、直列並列変換回路201の読出データを所定ビットシフトしてセレクタ206に出力する。デスタッフ制御回路204は、図2(b)に示したJCバイトから正負スタッフの有無を検出し、ダミー信号削除制御信号をセレクタ206およびライトカウンタ207に出力する。フレームカウンタ205は、分周回路202から出力された低速分周伝送路クロックをもとに、伝送フレームのビット数をカウントし、デスタッフの制御タイミングをデスタッフ制御回路204に出力する。セレクタ206は、ビットシフトされたデータをスタッフ制御からのダミー信号削除制御信号に従って選択し、メモリ208に出力する。ライトカウンタ207は、分周回路202から出力された低速分周伝送路クロックをもとに、メモリ208の書込アドレスを生成する。メモリ208は、ライトカウンタ207から出力された書込アドレスをもとに、セレクタ206からの信号を格納する。リードカウンタ209は、分周回路213から出力された低速分周トリビュタリクロックをもとに、メモリ208の読出アドレスを生成し、メモリ208から低速並列トリビュタリ信号を読み出す。位相比較回路210は、ライトカウンタ207とリードカウンタ209との位相を比較し、位相差をローパスフィルタ211に出力する。ローパスフィルタ211は、位相比較回路210から出力された位相差を平滑化し、電圧制御発振器212に制御電圧を出力する。電圧制御発振器212は、ローパスフィルタ211からの制御電圧に応じた周波数の分周トリビュタリクロックを分周回路213に出力する。分周回路213は、電圧制御発振器212からの分周トリビュタリクロックをさらに低速のクロックへ分周した低速分周トリビュタリクロックをリードカウンタ209に出力する。並列直列変換回路214は、メモリ208の出力を並列直列変換し、並列トリビュタリ出力信号を出力する。
【0033】
直列並列変換回路201の出力信号には、図2(b)に示したように、通常、NJOバイトにはダミー信号が、PJOバイトにはトリビュタリ信号が格納されている。デスタッフ制御回路204は、JCバイトに格納されている予め定められた符号から正負スタッフの有無を判定し、正スタッフを検出した場合、OH領域とPJOバイトとをメモリ208に書き込まないように、ライトカウンタ207およびセレクタ206を制御する。また、デスタッフ制御回路204は、負スタッフを検出した場合、OH領域とNJOバイトとをメモリ208に書き込まないように、ライトカウンタ207およびセレクタ206を制御する。この正負スタッフの制御を行った場合、ライトカウンタ207とリードカウンタ209との位相差が変動するが、この変動をローパスフィルタ211で平滑化して電圧制御発振器212の発振周波数を制御することで、ジッタの低減された並列トリビュタリクロックが再生される。この再生された分周トリビュタリクロックに基づいて、分周回路213は、低速分周トリビュタリクロックを生成し、リードカウンタ209は、低速分周トリビュタリクロックに従って、読出アドレスを生成し、メモリ208からトリビュタリ信号のみが出力され、並列直列変換回路214によって並列直列変換された並列トリビュタリ出力信号が出力される。
【0034】
この実施の形態1では、並列トリビュタリ信号および並列伝送路信号をさらに低速に並列展開し、レジスタアレイ108,203とセレクタ109,206によって、メモリ104,208の書込信号あるいは読出信号のダミー信号の挿入/削除を行うように構成しているので、低消費電力で高集積化が可能で、CMOS素子などを用いて非同期信号マッピング部4および非同期信号デマッピング部11を構成でき、小型・低消費電力な非同期信号伝送装置を実現することができる。
【0035】
実施の形態2.
つぎに、この発明の実施の形態2について説明する。図5は、この発明の実施の形態2である非同期信号伝送装置の非同期信号デマッピング部の構成を示すブロック図である。なお、図4に示した非同期信号デマッピング部と同じ構成部分には、同一符号を付している。図5において、この非同期信号デマッピング部は、可変分周回路217、位相比較回路219およびリファレンスカウンタ221をさらに有し、位相比較回路210は、リードカウンタ209の位相とリファレンスカウンタ221との位相を比較するようにしている。
【0036】
図5において、可変分周回路217は、分周伝送路クロックをもとに、さらに可変分周し、この可変分周した低速可変分周クロックをリファレンスカウンタ221に出力する。位相比較回路219は、リファレンスカウンタ221の位相とライトカウンタ207の位相とを比較し、可変分周回路217の分周比を制御する。リファレンスカウンタ221は、可変分周回路217から出力される低速可変分周クロック数を所定ビットカウントし、このカウントしたカウンタ値を位相比較回路219および位相比較回路210に出力する。
【0037】
ここで、正負スタッフの制御が行われると、ライトカウンタ207とリファレンスカウンタ221との位相差が変動し、位相比較回路219は、その位相差を検出して可変分周回路217の分周比を制御する。例えば、可変分周回路217が通常、n(nは整数)分周している場合に、正スタッフが実施されるとライトカウンタ207の位相が低速分周伝送路クロック1クロック分遅れるので、これに追従するように、可変分周回路217の分周比を所定回数、所定間隔で(n+1)となるように制御する。同様にして、負スタッフが実施されると、ライトカウンタ207の位相が進むので、これに追従するように、可変分周回路217の分周比が(n-1)となるように制御する。これによって、リファレンスカウンタ221の位相は、分周伝送路クロック単位にライトカウンタ207の位相に徐々に追従する。このため、位相比較回路210によって検出される位相変動量も分周伝送路クロック単位となり、この位相変動量をローパスフィルタ211で平滑化するので、電圧制御発振器212から出力される分周トリビュタリクロックのジッタを低減することができる。
【0038】
この実施の形態2では、可変分周回路217を設けて、分周伝送路クロック単位に位相変動量を補正し、ローパスフィルタ211によって平滑化するようしているので、低ジッタ化を図ることができる。
【0039】
実施の形態3.
つぎに、この発明の実施の形態3について説明する。まず、図6は、例えば、ITU-T G.975に示されているように、OH領域の付加に加えて、さらにFEC領域を付加し、このFEC領域の付加によって誤り訂正を行い、伝送路の品質劣化を補償するようにした伝送フレームの一例を示す図である。このような伝送フレームを用いて、非同期信号をマッピング/デマッピングする場合には、受信側でFEC領域を削除する必要があり、この際の位相変動に起因して、受信側で再生するトリビュタリクロックにジッタが生じる。例えば、図6(b)に示した並列信号から、FEC領域を削除した場合、ローパスフィルタで平滑化する位相変動量は、低速分周伝送路クロックで16クロック分となる。
【0040】
図7は、この発明の実施の形態3である非同期信号伝送装置の非同期信号マッピング部の構成を示すブロック図であり、上述したFEC領域をもつ場合であっても、ジッタの低減化が図れるようにしている。この非同期信号マッピング部は、図3に示した構成に、可変分周回路113、フレームカウンタ114、位相比較回路115、ライトカウンタ116、メモリ117およびリードカウンタ118をさらに設けている。
【0041】
図7において、可変分周回路113は、位相比較回路115による制御に従って、分周比が可変となり、分周伝送路クロックを分周して低速可変分周クロックを生成し、フレームカウンタ111、リードカウンタ105、ライトカウンタ116およびレジスタアレイ108に出力する。フレームカウンタ114は、分周回路110から出力される低速分周伝送路クロックをもとに、図6(b)に示したOH領域、トリビュタリ信号領域およびFEC領域を計数する。
【0042】
位相比較回路115は、ライトカウンタ116とリードカウンタ118との位相を比較し、この位相差から、位相の進み/遅れに応じて可変分周回路113の分周比を制御する。ライトカウンタ116は、低速可変分周クロックをもとに、メモリ117の書込アドレスを生成する。メモリ117は、ライトカウンタ116から出力される書込アドレスに従って、セレクタ109からのデータを格納し、リードカウンタ118から出力される読出アドレスに従って格納された信号を出力する。リードカウンタ118は、分周回路110から出力された低速分周伝送路クロックをもとに、メモリ117の読出アドレスを生成する。
【0043】
セレクタ109の出力信号は、実施の形態1と同様に、図6(b)のOH領域が付加され、トリビュタリ領域にトリビュタリ信号がマッピングされ、メモリ117には、OH領域およびトリビュタリ信号領域の信号が格納され、メモリ117の出力においてFEC領域が付加される。位相比較回路115によってライトカウンタ116とリードカウンタ118との位相を比較し、この位相差から、位相の進み/遅れに応じて可変分周カウンタ113の分周比を制御する。例えば、通常では、分周比nであるとすると、(n+1)あるいは(n-1)となるように制御するので、メモリ117に格納した信号を、欠落または重複することなく読み出すことができる。このように、正負スタッフの制御を実施の形態1と同様に行った後で、FEC領域を付加するようにしているので、FEC領域の有無とは関係なく、伝送フレームへのトリビュタリ信号のマッピングが行われる。
【0044】
一方、図8は、この発明の実施の形態3である非同期信号伝送装置の非同期信号デマッピング部の構成を示すブロック図である。この非同期信号デマッピング部は、図4に示した非同期信号デマッピング部に、可変分周回路217、フレームカウンタ220、位相比較回路219、ライトカウンタ215、メモリ216およびリードカウンタ218をさらに設けている。
【0045】
図8において、可変分周回路217は、位相比較回路219による制御に従って、分周比が可変となり、分周伝送路クロックを分周して低速可変分周クロックを生成し、フレームカウンタ205、リードカウンタ218、ライトカウンタ207およびレジスタアレイ203に出力する。フレームカウンタ220は、分周回路202から出力された低速可変分周クロックをもとに、図6(b)のOH領域、トリビュタリ信号領域およびFEC領域を計数する。位相比較回路219は、ライトカウンタ215とリードカウンタ218との位相を比較し、この位相差をもとに、位相の進み/遅れに応じて可変分周回路217の分周比を制御する。
【0046】
ライトカウンタ215は、低速伝送路分周クロックをもとに、メモリ216の書込アドレスを生成する。メモリ216は、ライトカウンタ215から出力された書込アドレスに従って、直列並列変換回路201からのデータを格納し、リードカウンタ218から出力された読出アドレスに従って格納された信号を出力する。リードカウンタ218は、可変分周回路217をもとにメモリ216の読出アドレスを生成する。
【0047】
直列並列変換回路201の出力信号は、図6(b)に示した伝送フレームであり、メモリ216にはOH領域およびトリビュタリ信号領域を格納し、FEC領域を削除する。位相比較回路219によってライトカウンタ215とリードカウンタ218との位相を比較し、この位相差をもとに、位相の進み/遅れに応じて可変分周回路217の分周比を制御する。例えば、通常では分周比nであるとすると、(n+1)あるいは(n-1)となるように制御するので、メモリ216に格納した信号を、欠落または重複することなく読み出すことができる。メモリ216の出力信号は、図2(b)に示した伝送フレームとなり、この後の処理では、実施の形態1に示した処理と同じ処理が行われるので、FEC領域の有無とは関係なく、伝送フレームへのトリビュタリ信号のデマッピングが行われる。
【0048】
この実施の形態3では、非同期信号マッピング部において、FEC領域に関係なく、非同期信号が伝送フレームにマッピングされ、非同期信号デマッピング部において、FEC領域に関係なく、非同期信号が伝送フレームからデマッピングされるので、受信側で再生するトリビュタリクロックへのFEC領域の付加/削除に起因する位相変動の影響がなくなり、ジッタを低減することができる。
【0049】
実施の形態4.
つぎに、この発明の実施の形態4について説明する。上述した実施の形態3では、図4に示した非同期信号デマッピング部の構成要素に対して、可変分周回路217、フレームカウンタ220、位相比較回路219、ライトカウンタ215、メモリ216およびリードカウンタ218を追加構成していたが、図5に示した非同期信号デマッピング部に対しても、同じ構成要素を追加して設けてもよい。この実施の形態4では、実施の形態3と同様な作用効果を奏する。
【0050】
【発明の効果】
以上説明したように、この発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第1のクロック分周手段が、前記トリビュタリ受信手段が出力した第1のトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第1の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第2のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第2の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号マッピング手段において、直列並列変換回路が、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力し、第1の分周回路が、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力し、ライトカウンタが、前記低速トリビュタリクロックを用いて書込アドレスを生成し、第2の分周回路が、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力し、リードカウンタが、前記低速伝送路入力クロックを用いて読出アドレスを生成し、メモリが、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力し、位相比較回路が、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合に該位相差に応じてスタッフの挿入・削除を示すスタッフ要求信号を出力し、フレームカウンタが、第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力し、スタッフ制御回路が、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、ダミー信号の挿入制御指示を前記リードカウンタに対して出力し、レジスタアレイが、前記低速分周伝送路入力クロックをも とに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力し、セレクタが、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示をもとに、前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、並列直列変換回路が、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力するようにしているので、マッピングおよびデマッピングを低速で行うことができ、トリビュタリ信号が高速化した場合であっても、装置の小型・低消費電力化を維持することができるという効果を奏する。
【0051】
つぎの発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第1のクロック分周手段が、前記トリビュタリ受信手段が出力した第1のトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第1の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第2のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第2の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、受信側装置の前記非同期信号デマッピング手段において、第3の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第3のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第2の直列並列変換回路が、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第2のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第2のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第2のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第2のリードカウンタが、読出アドレスを生成し、第3のメモリが、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第3の位相比較回路が、前記第2のライトカウンタが生成した書込アドレスと前記第2の リードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第3の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第4の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力し、第2の並列直列変換回路が、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するようにするとともに、第2の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力し、リファレンスカウンタが、前記第2の可変分周回路のクロック数をカウントし、前記第3の位相比較回路内において、第4の位相比較回路が、前記第2のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第2の可変分周回路の分周比を制御し、第5の位相比較回路が、前記第2のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタに出力するようにしているので、マッピングおよびデマッピングを低速で行うことができ、トリビュタリ信号が高速化した場合であっても、装置の小型・低消費電力化を維持することができるという効果を奏する。
【0052】
つぎの発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第1のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第1の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第2のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第2の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、受信側装置の前記非同期信号デマッピング手段において、第3の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第3のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第2の直列並列変換回路が、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第2のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第2のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第2のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第2のリードカウンタが、読出アドレスを生成し、第3のメモリが、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第3の位相比較回路が、前記第2のライトカウンタが生成した書込アドレスと前記第2の リードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第3の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第4の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力し、第2の並列直列変換回路が、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するようにするとともに、第4のメモリが、前記第2の直列並列変換回路と前記第2のレジスタアレイとの間に設けられ、第4のフレームカウンタが、前記第3の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数し、第3のライトカウンタが、前記低速分周伝送路入力クロックおよび前記第4のフレームカウンタの計数値とをもとに、前記第4のメモリに対する書込アドレスを生成し、第3の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成し、第3のリードカウンタが、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第4のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成し、第6の位相比較回路が、前記第3のライトカウンタおよび前記第3のリードカウンタの位相差を検出し、この位相差をもとに前記第3の可変分周回路の分周比を制御し、前記第3のフレームカウンタが、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第2のライトカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成するようにしているので、マッピングおよびデマッピングを低速で行うことができ、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるFEC領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【0053】
つぎの発明によれば、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第1のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第1の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第2のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第2の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力するようにしている。
そして、前記非同期信号マッピング手段において、直列並列変換回路が、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力し、第1の分周回路が、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力し、ライトカウンタが、前記低速トリビュタリクロックを用いて書込アドレスを生成し、第2の分周回路が、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力し、リードカウンタが、前記低速伝送路入力クロックを用いて読出アドレスを生成し、メモリが、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力し、位相比較回路が、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力し、フレームカウンタが、第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力し、スタッフ制御回路が、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進め、レジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力し、セレクタが、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、並列直列変換回路が、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力するようにしているので、マッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、装置の小型・低消費電力化を維持することができるという効果を奏する。
【0054】
つぎの発明によれば、前記非同期信号マッピング手段において、第2のメモリが、前記セレクタと前記並列直列変換回路との間に設けられ、第2のライトカウンタが、前記第2のメモリの書込アドレスを生成し、可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを、前記フレームカウンタ、前記リードカウンタおよび前記第2のライトカウンタに出力し、第2のフレームカウンタが、第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数し、第2のリードカウンタが、前記第2のフレームカウンタの計数値をもとに前記第2のメモリに格納された低速並列トリビュタリ信号を読み出す読出アドレスを生成し、第2の位相比較回路が、前記第2のライトカウンタと前記第2のリードカウンタとの位相差を検出し、位相の進み・遅れに応じて前記可変分周回路の分周比を制御するようにしているので、マッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるFEC領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【0056】
つぎの発明によれば、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号デマッピング手段において、第3の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第3のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第2の直列並列変換回路が、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第2のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第2のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第2のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第2のリードカウンタが、読出アドレスを生成し、第3のメモリが、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第3の位相比較回路が、前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第3の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第4の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力し、第2の並列直列変換回路が、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するとともに、第2の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力し、リファレンスカウンタが、前記第2の可変分周回路のクロック数をカウントし、前記第3の位相比較回路内において、第4の位相比較回路が、前記第2のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第2の可変分周回路の分周比を制御し、第5の位相比較回路が、前記第2のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタに出力するようにしているので、デマッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるFEC領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【0057】
つぎの発明によれば、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第3のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第2の直列並列変換手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第2の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号デマッピング手段において、第3の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第3のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第2の直列並列変換回路が、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第2のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第2のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第2のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第2のリードカウンタが、読出アドレスを生成し、第3のメモリが、前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第3の位相比較回路が、前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第3の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第4の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力し、第2の並列直列変換回路が、前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するとともに、第4のメモリが、前記第2の直列並列変換回路と前記第2のレジスタアレイとの間に設けられ、第4のフレームカウンタが、前記第3の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数し、第3のライトカウンタが、前記低速分周伝送路入力クロックおよび前記第4のフレームカウンタの計数値とをもとに、前記第4のメモリに対する書込アドレスを生成し、第3の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成し、第3のリードカウンタが、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第4のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成し、第6の位相比較回路が、前記第3のライトカウンタおよび前記第3のリードカウンタの位相差を検出し、この位相差をもとに前記第3の可変分周回路の分周比を制御し、前記第3のフレームカウンタが、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第2のライトカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成するようにしているので、デマッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるFEC領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【0058】
つぎの発明によれば、前記非同期信号デマッピング手段において、リファレンスカウンタが、前記第3の可変分周回路のクロック数をカウントし、前記第6の位相比較回路内の第7の位相比較回路が、前記第3のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第3の可変分周回路の分周比を制御し、第8の位相比較回路が、前記第3のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタを出力するようにしているので、デマッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるFEC領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【図面の簡単な説明】
【図1】 この発明の実施の形態1である非同期信号伝送装置の構成を示すブロック図である。
【図2】 図1に示した非同期信号伝送装置に用いられる伝送フレームの一例を示す図である。
【図3】 図1に示した非同期信号伝送装置の非同期信号マッピング部の詳細構成を示すブロック図である。
【図4】 図1に示した非同期信号伝送装置の非同期信号デマッピング部の詳細構成を示すブロック図である。
【図5】 この発明の実施の形態2である非同期信号伝送装置の非同期信号デマッピング部の詳細構成を示すブロック図である。
【図6】 FEC領域が付加された伝送フレームの一例を示す図である。
【図7】 この発明の実施の形態3である非同期信号伝送装置の非同期信号マッピング部の詳細構成を示すブロック図である。
【図8】 この発明の実施の形態3である非同期信号伝送装置の非同期信号デマッピング部の詳細構成を示すブロック図である。
【図9】 従来の非同期信号伝送装置の非同期信号マッピング部の詳細構成を示すブロック図である。
【図10】 従来の非同期信号伝送装置の非同期信号デマッピング部の詳細構成を示すブロック図である。
【符号の説明】
1 トリビュタリ受信部、2,5,9 クロック分周部、3,10 直列並列変換部、4 非同期信号マッピング部、6,13 並列直列変換部、7 伝送路送信部、8 伝送路受信部、11 非同期信号デマッピング部、12 クロック逓倍部、14 トリビュタリ送信部、101,201 直列並列変換回路、102,110,202,213 分周回路、103,116,207,215, ライトカウンタ、104,117,208,216 メモリ、105,118,209,218 リードカウンタ、106,113,115,210,219,210 位相比較回路、107 スタック制御回路、108,203 レジスタアレイ、109,206 セレクタ、111,114,205,220 フレームカウンタ、112,214 並列直列変換回路、204 デスタッフ制御回路、211 ローパスフィルタ、212 電圧制御発振器、217 可変分周回路、221 リファレンスカウンタ。
Claims (8)
- 伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング/デマッピングして伝送する非同期信号伝送装置において、
入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、
前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第1のクロック分周手段と、
前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第1の直列並列変換手段と、
前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第2のクロック分周手段と、
前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、
前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第1の並列直列変換手段と、
前記第1の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、
を有した送信側装置と、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を有した受信側装置と、
を備え、
前記非同期信号マッピング手段は、
入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力する直列並列変換回路と、
前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力する第1の分周回路と、
前記低速トリビュタリクロックを用いて書込アドレスを生成するライトカウンタと、
前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力する第2の分周回路と、
前記低速伝送路入力クロックを用いて読出アドレスを生成するリードカウンタと、
前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力するメモリと、
前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力する位相比較回路と、
前記第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力するフレームカウンタと、
前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進めるスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力するレジスタアレイと、
前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力するセレクタと、
前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力する並列直列変換回路と、
を備えたことを特徴とする非同期信号伝送装置。 - 伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング/デマッピングして伝送する非同期信号伝送装置において、
入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、
前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第1のクロック分周手段と、
前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第1の直列並列変換手段と、
前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第2のクロック分周手段と、
前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、
前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第1の並列直列変換手段と、
前記第1の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、
を有した送信側装置と、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を有した受信側装置と、
を備え、
前記非同期信号デマッピング手段は、
前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第3の分周回路と、
前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第3のフレームカウンタと、
前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第2の直列並列変換回路と、
前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第2のレジスタアレイと、
前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第2のセレクタと、
前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第2のライトカウンタと、
読出アドレスを生成する第2のリードカウンタと、
前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第3のメモリと、
前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成 した読出アドレスとの位相差を検出する第3の位相比較回路と、
前記第3の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、
前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、
前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力する第4の分周回路と、
前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第2の並列直列変換回路と、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力する第2の可変分周回路と、
前記第2の可変分周回路のクロック数をカウントするリファレンスカウンタと、
を備え、
前記第3の位相比較回路は、
前記第2のライトカウンタと前記リファレンスカウンタとの位相差を検出する第4の位相比較回路と、
前記第2のリードカウンタと前記リファレンスカウンタとの位相差を検出する第5の位相比較回路と、
を備え、
前記第4の位相比較回路は、検出した位相差をもとに前記第2の可変分周回路の分周比を制御し、
前記第5の位相比較回路は、検出した位相差の値を前記ローパスフィルタに出力すること、
を備えたことを特徴とする非同期信号伝送装置。 - 伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング/デマッピングして伝送する非同期信号伝送装置において、
入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、
前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第1のクロック分周手段と、
前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第1の直列並列変換手段と、
前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第2のクロック分周手段と、
前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、
前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第1の並列直列変換手段と、
前記第1の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、
を有した送信側装置と、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を有した受信側装置と、
を備え、
前記非同期信号デマッピング手段は、
前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第3の分周回路と、
前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第3のフレームカウンタと、
前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第2の直列並列変換回路と、
前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第2のレジスタアレイと、
前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第2のセレクタと、
前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第2のライトカウンタと、
読出アドレスを生成する第2のリードカウンタと、
前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第3のメモリと、
前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出する第3の位相比較回路と、
前記第3の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、
前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、
前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力する第4の分周回路と、
前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第2の並列直列変換回路と、
前記第2の直列並列変換回路と前記第2のレジスタアレイとの間に設けられた第4のメ モリと、
前記第3の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数する第4のフレームカウンタと、
前記低速分周伝送路入力クロックおよび前記第4のフレームカウンタの計数値とをもとに、前記第4のメモリに対する書込アドレスを生成する第3のライトカウンタと、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成する第3の可変分周回路と、
前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第4のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成する第3のリードカウンタと、
前記第3のライトカウンタおよび前記第3のリードカウンタの位相差を検出し、この位相差をもとに前記第3の可変分周回路の分周比を制御する第6の位相比較回路と、
を備え、
前記第3のフレームカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、
前記第2のライトカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成すること、
を特徴とする非同期信号伝送装置。 - 伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピングして伝送する非同期信号伝送装置において、
入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、
前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第1のクロック分周手段と、
前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第1の直列並列変換手段と、
前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第2のクロック分周手段と、
前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、
前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第1の並列直列変換手段と、
前記第1の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、
を備え、
前記非同期信号マッピング手段は、
入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力する直列並列変換回路と、
前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力する第1の分周回路と、
前記低速トリビュタリクロックを用いて書込アドレスを生成するライトカウンタと、
前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力する第2の分周回路と、
前記低速伝送路入力クロックを用いて読出アドレスを生成するリードカウンタと、
前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力するメモリと、
前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力する位相比較回路と、
前記第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力するフレームカウンタと、
前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進めるスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力するレジスタアレイと、
前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力するセレクタと、
前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力する並列直列変換回路と、
を備えたことを特徴とする非同期信号伝送装置。 - 前記非同期信号マッピング手段は、
前記セレクタと前記並列直列変換回路との間に設けられた第2のメモリと、
前記第2のメモリの書込アドレスを生成する第2のライトカウンタと、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを、前記フレームカウンタ、前記リードカウンタおよび前記第2のライトカウンタに出力する可変分周回路と、
第2の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数する第2のフレームカウンタと、
前記第2のフレームカウンタの計数値をもとに前記第2のメモリに格納された低速並列トリビュタリ信号を読み出す読出アドレスを生成する第2のリードカウンタと、
前記第2のライトカウンタと前記第2のリードカウンタとの位相差を検出し、位相の進み・遅れに応じて前記可変分周回路の分周比を制御する第2の位相比較回路と、
をさらに備えたことを特徴とする請求項1または4に記載の非同期信号伝送装置。 - 伝送フレームの伝送速度に対して非同期のトリビュタリ信号をデマッピングして伝送する非同期信号伝送装置において、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出 して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を備え、
前記非同期信号デマッピング手段は、
前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第3の分周回路と、
前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第3のフレームカウンタと、
前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第2の直列並列変換回路と、
前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第2のレジスタアレイと、
前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第2のセレクタと、
前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第2のライトカウンタと、
読出アドレスを生成する第2のリードカウンタと、
前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第3のメモリと、
前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出する第3の位相比較回路と、
前記第3の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、
前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、
前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力する第4の分周回路と、
前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第2の並列直列変換回路と、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力する第2の可変分周回路と、
前記第2の可変分周回路のクロック数をカウントするリファレンスカウンタと、
を備え、
前記第3の位相比較回路は、
前記第2のライトカウンタと前記リファレンスカウンタとの位相差を検出する第4の位相比較回路と、
前記第2のリードカウンタと前記リファレンスカウンタとの位相差を検出する第5の位相比較回路と、
を備え、
前記第4の位相比較回路は、検出した位相差をもとに前記第2の可変分周回路の分周比を制御し、
前記第5の位相比較回路は、検出した位相差の値を前記ローパスフィルタに出力すること、
を特徴とする非同期信号伝送装置。 - 伝送フレームの伝送速度に対して非同期のトリビュタリ信号をデマッピングして伝送する非同期信号伝送装置において、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第3のクロック分周手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第2の直列並列変換手段と、
前記第3のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第2の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第2の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第2の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を備え、
前記非同期信号デマッピング手段は、
前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第3の分周回路と、
前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第3のフレームカウンタと、
前記第2の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第2の直列並列変換回路と、
前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記第2の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第2のレジスタアレイと、
前記デスタッフ制御回路の制御のもとに、前記第2のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第2のセレクタと、
前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第2のライトカウンタと、
読出アドレスを生成する第2のリードカウンタと、
前記第2のライトカウンタが生成した書込アドレスをもとに、前記第2のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第2のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第3のメモリと、
前記第2のライトカウンタが生成した書込アドレスと前記第2のリードカウンタが生成した読出アドレスとの位相差を検出する第3の位相比較回路と、
前記第3の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、
前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、
前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第2のリードカウンタに出力する第4の分周回路と、
前記第4の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第3のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第2の並列直列変換回路と、
前記第2の直列並列変換回路と前記第2のレジスタアレイとの間に設けられた第4のメモリと、
前記第3の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびFEC領域を計数する第4のフレームカウンタと、
前記低速分周伝送路入力クロックおよび前記第4のフレームカウンタの計数値とをもとに、前記第4のメモリに対する書込アドレスを生成する第3のライトカウンタと、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成する第3の可変分周回路と、
前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第4のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成する第3のリードカウンタと、
前記第3のライトカウンタおよび前記第3のリードカウンタの位相差を検出し、この位相差をもとに前記第3の可変分周回路の分周比を制御する第6の位相比較回路と、
を備え、
前記第3のフレームカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、
前記第2のライトカウンタは、前記第3の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成すること、
を特徴とする非同期信号伝送装置。 - 前記非同期信号デマッピング手段は、
前記第3の可変分周回路のクロック数をカウントするリファレンスカウンタを備え、
前記第6の位相比較回路は、
前記第3のライトカウンタと前記リファレンスカウンタとの位相差を検出する第7の位相比較回路と、
前記第3のリードカウンタと前記リファレンスカウンタとの位相差を検出する第8の位相比較回路と、
を備え、
前記第7の位相比較回路は、検出した位相差をもとに前記第3の可変分周回路の分周比を制御し、
前記第8の位相比較回路は、検出した位相差の値を前記ローパスフィルタを出力することを特徴とする請求項3または7に記載の非同期信号伝送装置。
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