JP3875031B2

JP3875031B2 - 非同期信号伝送装置

Info

Publication number: JP3875031B2
Application number: JP2001044102A
Authority: JP
Inventors: 和夫久保; 広一番ヶ瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-02-20
Filing date: 2001-02-20
Publication date: 2007-01-31
Anticipated expiration: 2021-02-20
Also published as: JP2002247002A

Description

【０００１】
【発明の属する技術分野】
この発明は、入力された非同期の高速トリビュタリ信号を伝送フレームに収容し、また、この伝送フレームから非同期の高速トリビュタリ信号を取り出して出力し、これによって非同期トリビュタリ信号を伝送することができる非同期信号伝送装置に関し、特に、非同期信号マッピング回路および非同期信号デマッピング回路をもつ非同期信号伝送装置に関するものである。
【０００２】
【従来の技術】
図９は、入力された非同期の高速トリビュタリ信号を伝送フレームに収容して伝送路クロックに速度変換された伝送路出力信号として出力する従来の非同期マッピング回路の構成を示すブロック図であり、図１０は、この伝送フレームから非同期の高速トリビュタリ信号を取り出して出力する従来の非同期信号デマッピング回路の構成を示すブロック図である。
【０００３】
図９に示した従来の非同期信号マッピング回路では、トリビュタリ入力信号から抽出されたトリビュタリクロック入力に基づいて、メモリ１０４の書込アドレスを生成するライトカウンタ１０３からのアドレスに従い、トリビュタリ入力信号は、順次メモリ１０４に格納され、伝送路クロック入力に基づいてメモリの読出アドレスを生成するリードカウンタ１０５からのアドレスに従い、順次読み出される。トリビュタリクロックと伝送路クロックとの周波数が非同期である場合、書込アドレスと読出アドレスとの位相が徐々に接近し、メモリスリップが発生し、メモリ１０４からの読出データに欠落または重複が生じる。これを防ぐため、位相比較回路１０６は、ライトカウンタ１０３とリードカウンタ１０５との位相を比較し、位相差が所定のしきい値を超えた場合、スタッフ制御１０７にスタッフ要求信号を出力する。スタッフ制御回路１０７は、このスタッフ要求信号に基づき、フレームカウンタ１１１からのスタッフ制御タイミングでリードカウンタ１０５のアドレス値を制御し、メモリ１０４の出力にダミー信号を挿入する。
【０００４】
一方、図１０に示した従来の非同期信号デマッピング回路では、伝送路入力信号から抽出された伝送路クロック入力に基づいて、メモリ２０８の書込アドレスを生成するライトカウンタ２０７からのアドレスに従い、伝送路入力信号は、順次メモリ２０８に格納され、トリビュタリクロックに基づいてメモリ２０８の読出アドレスを生成するリードカウンタ２０９からのアドレスに従い、順次読み出される。図９に示した非同期信号マッピング回路において挿入されたダミー信号は、デスタッフ制御回路２０４によって検知され、デスタッフ制御回路２０４は、ライトカウンタ２０７のアドレスを制御し、このダミー信号をメモリ２０８に書き込まずに、削除する。このダミー信号削除によって変動するライトカウンタ２０７とリードカウンタ２０９との位相差は、位相比較回路２１０によって検出され、ローパスフィルタ２１１によって平滑化され、電圧制御発振器２１２の発振周波数を制御することによってトリビュタリクロックが再生される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来の非同期信号伝送装置を構成する非同期信号マッピング回路あるいは非同期信号デマッピング回路では、トリビュタリクロックや伝送路クロックのクロック速度が高速化すると、この高速化に対応するために、回路を構成する要素を、ＥＣＬ構成要素やＧａＡｓ材要素によって構成する必要があり、この結果、非同期信号伝送装置の消費電力が大きくなり、また、集積化が困難なことから、装置の小型・低消費電力化を阻害するという問題点があった。
【０００６】
この発明は上記に鑑みてなされたもので、トリビュタリ信号の速度が高速化した場合であっても、装置の小型・低消費電力化を維持しつつ、非同期信号の伝送を行うことができる非同期信号伝送装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング／デマッピングして伝送する非同期信号伝送装置において、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第１のクロック分周手段と、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第１の直列並列変換手段と、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第２のクロック分周手段と、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第１の並列直列変換手段と、前記第１の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、を有した送信側装置と、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を有した受信側装置と、を備え、前記非同期信号マッピング手段は、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力する直列並列変換回路と、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力する第１の分周回路と、前記低速トリビュタリクロックを用いて書込アドレスを生成するライトカウンタと、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力する第２の分周回路と、前記低速伝送路入力クロックを用いて読出アドレスを生成するリードカウンタと、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力するメモリと、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力する位相比較回路と、前記第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力するフレームカウンタと、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進めるスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力するレジスタアレイと、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力するセレクタと、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力する並列直列変換回路と、を備えたことを特徴とする。
【０００８】
この発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第１のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第１の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第２のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第２の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号マッピング手段において、直列並列変換回路が、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力し、第１の分周回路が、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力し、ライトカウンタが、前記低速トリビュタリクロックを用いて書込アドレスを生成し、第２の分周回路が、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力し、リードカウンタが、前記低速伝送路入力クロックを用いて読出アドレスを生成し、メモリが、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力し、位相比較回路が、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力し、フレームカウンタが、第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力し、スタッフ制御回路が、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進め、レジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力し、セレクタが、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、並列直列変換回路が、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力するようにしている。
【０００９】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング／デマッピングして伝送する非同期信号伝送装置において、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第１のクロック分周手段と、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第１の直列並列変換手段と、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第２のクロック分周手段と、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第１の並列直列変換手段と、前記第１の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、を有した送信側装置と、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を有した受信側装置と、を備え、前記非同期信号デマッピング手段は、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第３の分周回路と、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第３のフレームカウンタと、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第２の直列並列変換回路と、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第２のレジスタアレイと、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第２のセレクタと、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第２のライトカウンタと、読出アドレスを生成する第２のリードカウンタと、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第３のメモリと、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出する第３の位相比較回路と、前記第３の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力する第４の分周回路と、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第２の並列直列変換回路と、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力する第２の可変分周回路と、前記第２の可変分周回路のクロック数をカウントするリファレンスカウンタと、を備え、前記第３の位相比較回路は、前記第２のライトカウンタと前記リファレンスカウンタとの位相差を検出する第４の位相比較回路と、前記第２のリードカウンタと前記リファレンスカウンタとの位相差を検出する第５の位相比較回路と、を備え、前記第４の位相比較回路は、検出した位相差をもとに前記第２の可変分周回路の分周比を制御し、前記第５の位相比較回路は、検出した位相差の値を前記ローパスフィルタに出力することを備えたことを特徴とする。
【００１０】
この発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第１のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第１の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第２のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第２の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、受信側装置の前記非同期信号デマッピング手段において、第３の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第３のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第２の直列並列変換回路が、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第２のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第２のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第２のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第２のリードカウンタが、読出アドレスを生成し、第３のメモリが、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第３の位相比較回路が、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第３の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第４の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力し、第２の並列直列変換回路が、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するようにするとともに、第２の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力し、リファレンスカウンタが、前記第２の可変分周回路のクロック数をカウントし、前記第３の位相比較回路内において、第４の位相比較回路が、前記第２のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第２の可変分周回路の分周比を制御し、第５の位相比較回路が、前記第２のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタに出力するようにしている。
【００１１】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング／デマッピングして伝送する非同期信号伝送装置において、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第１のクロック分周手段と、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第１の直列並列変換手段と、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第２のクロック分周手段と、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第１の並列直列変換手段と、前記第１の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、を有した送信側装置と、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を有した受信側装置と、を備え、前記非同期信号デマッピング手段は、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第３の分周回路と、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第３のフレームカウンタと、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第２の直列並列変換回路と、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第２のレジスタアレイと、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第２のセレクタと、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第２のライトカウンタと、読出アドレスを生成する第２のリードカウンタと、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第３のメモリと、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出する第３の位相比較回路と、前記第３の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力する第４の分周回路と、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第２の並列直列変換回路と、前記第２の直列並列変換回路と前記第２のレジスタアレイとの間に設けられた第４のメモリと、前記第３の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数する第４のフレームカウンタと、前記低速分周伝送路入力クロックおよび前記第４のフレームカウンタの計数値とをもとに、前記第４のメモリに対する書込アドレスを生成する第３のライトカウンタと、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成する第３の可変分周回路と、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第４のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成する第３のリードカウンタと、前記第３のライトカウンタおよび前記第３のリードカウンタの位相差を検出し、この位相差をもとに前記第３の可変分周回路の分周比を制御する第６の位相比較回路と、を備え、前記第３のフレームカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第２のライトカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成することを特徴とする。
【００１２】
この発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第１のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第１の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第２のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第２の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、受信側装置の前記非同期信号デマッピング手段において、第３の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第３のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第２の直列並列変換回路が、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第２のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第２のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第２のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第２のリードカウンタが、読出アドレスを生成し、第３のメモリが、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第３の位相比較回路が、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第３の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第４の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力し、第２の並列直列変換回路が、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するようにするとともに、第４のメモリが、前記第２の直列並列変換回路と前記第２のレジスタアレイとの間に設けられ、第４のフレームカウンタが、前記第３の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数し、第３のライトカウンタが、前記低速分周伝送路入力クロックおよび前記第４のフレームカウンタの計数値とをもとに、前記第４のメモリに対する書込アドレスを生成し、第３の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成し、第３のリードカウンタが、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第４のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成し、第６の位相比較回路が、前記第３のライトカウンタおよび前記第３のリードカウンタの位相差を検出し、この位相差をもとに前記第３の可変分周回路の分周比を制御し、前記第３のフレームカウンタが、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第２のライトカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成するようにしている。
【００１３】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピングして伝送する非同期信号伝送装置において、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第１のクロック分周手段と、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第１の直列並列変換手段と、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第２のクロック分周手段と、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第１の並列直列変換手段と、前記第１の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、を備え、前記非同期信号マッピング手段は、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力する直列並列変換回路と、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力する第１の分周回路と、前記低速トリビュタリクロックを用いて書込アドレスを生成するライトカウンタと、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力する第２の分周回路と、前記低速伝送路入力クロックを用いて読出アドレスを生成するリードカウンタと、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力するメモリと、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力する位相比較回路と、前記第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力するフレームカウンタと、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進めるスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力するレジスタアレイと、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力するセレクタと、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力する並列直列変換回路とを備えたことを特徴とする。
【００１４】
この発明によれば、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第１のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第１の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第２のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第２の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力するようにしている。
そして、前記非同期信号マッピング手段において、直列並列変換回路が、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力し、第１の分周回路が、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力し、ライトカウンタが、前記低速トリビュタリクロックを用いて書込アドレスを生成し、第２の分周回路が、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力し、リードカウンタが、前記低速伝送路入力クロックを用いて読出アドレスを生成し、メモリが、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力し、位相比較回路が、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力し、フレームカウンタが、第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力し、スタッフ制御回路が、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進め、レジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力し、セレクタが、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、並列直列変換回路が、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力するようにしている。
【００１５】
つぎの発明にかかる非同期信号伝送装置は、上記の発明において、前記非同期信号マッピング手段は、前記セレクタと前記並列直列変換回路との間に設けられた第２のメモリと、前記第２のメモリの書込アドレスを生成する第２のライトカウンタと、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを、前記フレームカウンタ、前記リードカウンタおよび前記第２のライトカウンタに出力する可変分周回路と、第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数する第２のフレームカウンタと、前記第２のフレームカウンタの計数値をもとに前記第２のメモリに格納された低速並列トリビュタリ信号を読み出す読出アドレスを生成する第２のリードカウンタと、前記第２のライトカウンタと前記第２のリードカウンタとの位相差を検出し、位相の進み・遅れに応じて前記可変分周回路の分周比を制御する第２の位相比較回路とをさらに備えたことを特徴とする。
【００１６】
この発明によれば、前記非同期信号マッピング手段において、第２のメモリが、前記セレクタと前記並列直列変換回路との間に設けられ、第２のライトカウンタが、前記第２のメモリの書込アドレスを生成し、可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを、前記フレームカウンタ、前記リードカウンタおよび前記第２のライトカウンタに出力し、第２のフレームカウンタが、第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数し、第２のリードカウンタが、前記第２のフレームカウンタの計数値をもとに前記第２のメモリに格納された低速並列トリビュタリ信号を読み出す読出アドレスを生成し、第２の位相比較回路が、前記第２のライトカウンタと前記第２のリードカウンタとの位相差を検出し、位相の進み・遅れに応じて前記可変分周回路の分周比を制御するようにしている。
【００１７】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をデマッピングして伝送する非同期信号伝送装置において、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を備え、前記非同期信号デマッピング手段は、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第３の分周回路と、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第３のフレームカウンタと、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第２の直列並列変換回路と、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第２のレジスタアレイと、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第２のセレクタと、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第２のライトカウンタと、読出アドレスを生成する第２のリードカウンタと、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第３のメモリと、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出する第３の位相比較回路と、前記第３の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力する第４の分周回路と、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第２の並列直列変換回路と、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力する第２の可変分周回路と、前記第２の可変分周回路のクロック数をカウントするリファレンスカウンタと、を備え、前記第３の位相比較回路は、前記第２のライトカウンタと前記リファレンスカウンタとの位相差を検出する第４の位相比較回路と、前記第２のリードカウンタと前記リファレンスカウンタとの位相差を検出する第５の位相比較回路と、を備え、前記第４の位相比較回路は、検出した位相差をもとに前記第２の可変分周回路の分周比を制御し、前記第５の位相比較回路は、検出した位相差の値を前記ローパスフィルタに出力することを特徴とする。
【００１８】
この発明によれば、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号デマッピング手段において、第３の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第３のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第２の直列並列変換回路が、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第２のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第２のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第２のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第２のリードカウンタが、読出アドレスを生成し、第３のメモリが、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第３の位相比較回路が、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第３の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第４の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力し、第２の並列直列変換回路が、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するとともに、第２の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力し、リファレンスカウンタが、前記第２の可変分周回路のクロック数をカウントし、前記第３の位相比較回路内において、第４の位相比較回路が、前記第２のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第２の可変分周回路の分周比を制御し、第５の位相比較回路が、前記第２のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタに出力するようにしている。
【００２１】
つぎの発明にかかる非同期信号伝送装置は、伝送フレームの伝送速度に対して非同期のトリビュタリ信号をデマッピングして伝送する非同期信号伝送装置において、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、を備え、前記非同期信号デマッピング手段は、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第３の分周回路と、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第３のフレームカウンタと、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第２の直列並列変換回路と、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第２のレジスタアレイと、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第２のセレクタと、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第２のライトカウンタと、読出アドレスを生成する第２のリードカウンタと、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第３のメモリと、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出する第３の位相比較回路と、前記第３の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力する第４の分周回路と、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第２の並列直列変換回路と、前記第２の直列並列変換回路と前記第２のレジスタアレイとの間に設けられた第４のメモリと、前記第３の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数する第４のフレームカウンタと、前記低速分周伝送路入力クロックおよび前記第４のフレームカウンタの計数値とをもとに、前記第４のメモリに対する書込アドレスを生成する第３のライトカウンタと、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成する第３の可変分周回路と、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第４のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成する第３のリードカウンタと、前記第３のライトカウンタおよび前記第３のリードカウンタの位相差を検出し、この位相差をもとに前記第３の可変分周回路の分周比を制御する第６の位相比較回路と、を備え、前記第３のフレームカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第２のライトカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成することを特徴とする。
【００２２】
この発明によれば、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号デマッピング手段において、第３の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第３のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第２の直列並列変換回路が、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第２のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第２のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第２のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第２のリードカウンタが、読出アドレスを生成し、第３のメモリが、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第３の位相比較回路が、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第３の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第４の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力し、第２の並列直列変換回路が、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するとともに、第４のメモリが、前記第２の直列並列変換回路と前記第２のレジスタアレイとの間に設けられ、第４のフレームカウンタが、前記第３の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数し、第３のライトカウンタが、前記低速分周伝送路入力クロックおよび前記第４のフレームカウンタの計数値とをもとに、前記第４のメモリに対する書込アドレスを生成し、第３の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成し、第３のリードカウンタが、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第４のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成し、第６の位相比較回路が、前記第３のライトカウンタおよび前記第３のリードカウンタの位相差を検出し、この位相差をもとに前記第３の可変分周回路の分周比を制御し、前記第３のフレームカウンタが、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第２のライトカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成するようにしている。
【００２３】
つぎの発明にかかる非同期信号伝送装置は、上記の発明において、前記非同期信号デマッピング手段は、前記第３の可変分周回路のクロック数をカウントするリファレンスカウンタを備え、前記第６の位相比較回路は、前記第３のライトカウンタと前記リファレンスカウンタとの位相差を検出する第７の位相比較回路と、前記第３のリードカウンタと前記リファレンスカウンタとの位相差を検出する第８の位相比較回路とを備え、前記第７の位相比較回路は、検出した位相差をもとに前記第３の可変分周回路の分周比を制御し、前記第８の位相比較回路は、検出した位相差の値を前記ローパスフィルタを出力することを特徴とする。
【００２４】
この発明によれば、前記非同期信号デマッピング手段において、リファレンスカウンタが、前記第３の可変分周回路のクロック数をカウントし、前記第６の位相比較回路内の第７の位相比較回路が、前記第３のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第３の可変分周回路の分周比を制御し、第８の位相比較回路が、前記第３のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタを出力するようにしている。
【００２５】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる非同期信号伝送装置の好適な実施の形態を詳細に説明する。
【００２６】
実施の形態１．
図１は、この発明の実施の形態１である非同期信号伝送装置の構成を示すブロック図である。図１において、送信装置１００は、トリビュタリ受信部１、クロック分周部２、直列並列変換部３、非同期信号マッピング部４、クロック分周部５および伝送路送信部７を有する。トリビュタリ受信部１は、トリビュタリ入力信号の受信変換を行い、変換後のトリビュタリ信号を直列並列変換部３へ出力するとともに、トリビュタリ入力信号から抽出したクロックをクロック分周部２に出する。クロック分周部２は、トリビュタリ入力信号から抽出したクロックを分周し、この分周した分周トリビュタリクロックを直列並列変換部３および非同期信号マッピング部４に出力する。直列並列変換部３は、分周トリビュタリクロックをもとに、受信変換後のトリビュタリ信号を直列並列変換し、並列トリビュタリ信号として、非同期信号マッピング部４に出力する。非同期信号マッピング部４は、この並列トリビュタリ信号を伝送フレームにマッピングし、並列伝送路信号として、並列直列変換部６に出力する。クロック分周部５は、伝送路入力クロックを分周し、この分周した分周伝送路クロックを非同期信号マッピング部４および伝送路送信部７に出力する。並列直列変換部６は、この分周伝送路クロックをもとに、並列伝送路信号を直列並列変換し、伝送路信号として伝送路送信部７に出力する。伝送路送信部７は、この伝送路信号の送信変換を行い、伝送路出力信号として伝送路に送出する。
【００２７】
一方、受信装置２００は、伝送路受信部８、クロック分周部９、直列並列変換部１０、非同期信号デマッピング部１１、クロック逓倍部１２、並列直列変換部１３およびトリビュタリ送信部１４を有する。伝送路受信部８は、伝送路を介して入力された伝送路入力信号の受信変換を行い、受信変換後の伝送路受信信号を直列並列変換部１０に出力するとともに、この伝送路入力信号から抽出したクロックをクロック分周部９に出力する。クロック分周部９は、伝送路入力信号から抽出したクロックを分周し、この分周した分周伝送路クロックを直列並列変換部１０および非同期信号デマッピング部１１に出力する。直列並列変換部１０は、この分周伝送路クロックをもとに、受信変換後の伝送路信号を直列並列変換し、並列伝送路信号として非同期信号デマッピング部１１に出力する。非同期信号デマッピング部１１は、並列伝送路信号の伝送フレームから並列トリビュタリ信号をデマッピングして並列直列変換部１３に出力するとともに、並列トリビュタリ信号に同期した分周トリビュタリクロックを再生して、クロック逓倍部１２に出力する。クロック逓倍部１２は、この分周トリビュタリクロックを逓倍してトリビュタリクロックを生成し、トリビュタリ送信部１４に出力する。並列直列変換部１３は、このトリビュタリクロックをもとに、並列トリビュタリ信号を直列並列変換し、トリビュタリ信号としてトリビュタリ送信部１４に出力する。トリビュタリ送信部１４は、このトリビュタリ信号の送信変換を行い、送信変換後のトリビュタリ信号を、トリビュタリ出力信号として出力する。
【００２８】
ここで、図２を参照して、伝送フレームの構成について説明する。図２（ａ）は、図１に示した非同期伝送装置が用いる伝送フレームの一例を示している。図２（ａ）に示すように、伝送フレームは、オーバヘッド（ＯＨ）領域と、トリビュタリ信号領域とを有する。ＯＨバイトには、フレーム同期信号や伝送品質監視のための情報が格納されており、ＪＣバイトには、ＮＪＥバイトおよびＰＪＥバイトに、トリビュタリ信号であるかダミー信号であるかを示す情報が格納されている。ＮＪＯバイトには、通常、ダミー信号が格納されており、負スタッフを実施したフレームにおいてのみ、トリビュタリ信号が格納され、ＰＪＯバイトには、通常、トリビュタリ信号が格納されており、正スタッフを実施したフレームにおいてのみ、ダミー信号が格納される。このように、トリビュタリクロックと伝送路クロックとの周波数偏差の正負に応じて正負スタッフを実施することによって、伝送フレームに、非同期のトリビュタリ信号をマッピングすることができる。なお、図２（ｂ）は、トリビュタリ信号のマッピング状態を示している。
【００２９】
図３は、図１に示した非同期信号マッピング部４の詳細構成を示すブロック図である。図３において、直列並列変換回路１０１は、並列トリビュタリ入力信号をさらに低速の並列信号に変換してメモリ１０４に出力する。分周回路１０２は、分周トリビュタリクロックをさらに低速のクロックに分周し、ライトカウンタ１０３に出力する。ライトカウンタ１０３は、分周回路１０２から出力される低速分周トリビュタリクロックをもとに、メモリ１０４の書込アドレスを生成する。メモリ１０４は、ライトカウンタ１０３から出力される書込アドレスをもとに、直列並列変換回路１０１から入力される低速並列トリビュタリ信号を格納する。リードカウンタ１０５は、分周回路１１０から出力された低速分周伝送路クロックをもとに、メモリ１０４の読出アドレスを生成し、メモリ１０４から低速並列データを読み出す。位相比較回路１０６は、ライトカウンタ１０３とリードカウンタ１０５との位相を比較し、この位相差が所定のしきい値を超えた場合、正負スタッフ要求信号をスタッフ制御回路１０７に出力する。スタッフ制御回路１０７は、この正負スタッフ要求信号とフレームカウンタ１１１から出力されるスタッフ制御タイミングをもと、リードカウンタ１０５およびセレクタ１０９にダミー信号挿入制御信号を出力する。レジスタアレイ１０８は、メモリ１０４の読出データを、所定ビットシフトしてセレクタ１０９に出力する。セレクタ１０９は、ビットシフトされたデータをスタッフ制御からのダミー信号挿入制御信号に従って選択し、並列直列変換回路１１２に出力する。分周回路１１０は、分周伝送路クロック入力をさらに低速のクロックに分周し、この分周された低速分周伝送路クロックをリードカウンタ１０５、レジスタアレイ１０８およびフレームカウンタ１１１に出力する。フレームカウンタ１１１は、分周回路１１０からの低速分周伝送路クロックをもとに、伝送フレームのビット数をカウントし、スタッフ制御タイミングをスタッフ制御回路１０７に出力する。並列直列変換回路１１２は、セレクタ１０９の出力を並列直列変換し、並列伝送路出力信号として出力する。
【００３０】
ここで、図２（ｂ）を参照して、図３に示した非同期信号マッピング部４によるマッピング処理について説明する。図２（ｂ）に示すように、直列並列変換回路１０１から出力される低速並列トリビュタリ信号は、１２８並列であり、メモリ１０４から読み出された信号には、ＯＨ領域がそれぞれ付加され、通常、ＮＪＯバイトには、ダミー信号が格納され、ＰＪＯバイトには、トリビュタリ信号が格納されている。低速分周トリビュタリクロックの周波数ｆtが、低速分周伝送路クロックｆ0に比して低い場合、書込アドレスに対する読出アドレスの位相が徐々に進み、位相比較回路１０６によって位相差が所定のしきい値を超えたことが検出され、正スタッフ要求信号がスタッフ制御回路１０７に出力される。この場合、メモリ１０４から読み出された信号が、ＰＪＯバイト列の全てのバイトがダミー信号となるように、スタッフ制御回路１０７は、フレームカウンタ１１０からのタイミングでリードカウンタ１０５のカウントを停止させ、セレクタ１０９では、ＰＪＯバイトの列のＰＪＯバイト以外がトリビュタリ信号となるように、レジスタアレイ１０８において所定ビットシフトされたデータを選択する。
【００３１】
一方、低速分周トリビュタリクロックの周波数ｆｔが低速分周伝送路クロックｆ0に比して高い場合、書込アドレスに対する読出アドレスの位相が徐々に遅れ、位相比較回路１０６によって位相差が所定のしきい値を超えたことが検出され、負スタッフ要求信号がスタッフ制御回路１０７に出力される。この場合、メモリ１０４の出力が、図２（ｂ）に示したＯＨ領域の列全てがトリビュタリ信号となるように、スタッフ制御回路１０７は、フレームカウンタ１１１からのタイミングでリードカウンタ１０５のカウントを進め、セレクタ１０９では、ＮＪＯのみがトリビュタリ信号となるようにレジスタアレイ１０８において所定ビットシフトされたデータを選択する。このようにマッピングされた伝送フレームは、並列直列変換回路１１２によって並列直列変換され、並列伝送路出力信号として出力される。
【００３２】
図４は、図１に示した非同期信号デマッピング部１１の詳細構成を示すブロック図である。図４において、直列並列変換回路２０１は、並列伝送路入力信号をさらに低速の並列信号に変換してレジスタアレイ２０３に出力する。分周回路２０２は、分周伝送路クロックをさらに低速の分周クロックに分周した低速分周伝送路クロックをライトカウンタ２０７およびフレームカウンタ２０５に出力する。レジスタアレイ２０３は、直列並列変換回路２０１の読出データを所定ビットシフトしてセレクタ２０６に出力する。デスタッフ制御回路２０４は、図２（ｂ）に示したＪＣバイトから正負スタッフの有無を検出し、ダミー信号削除制御信号をセレクタ２０６およびライトカウンタ２０７に出力する。フレームカウンタ２０５は、分周回路２０２から出力された低速分周伝送路クロックをもとに、伝送フレームのビット数をカウントし、デスタッフの制御タイミングをデスタッフ制御回路２０４に出力する。セレクタ２０６は、ビットシフトされたデータをスタッフ制御からのダミー信号削除制御信号に従って選択し、メモリ２０８に出力する。ライトカウンタ２０７は、分周回路２０２から出力された低速分周伝送路クロックをもとに、メモリ２０８の書込アドレスを生成する。メモリ２０８は、ライトカウンタ２０７から出力された書込アドレスをもとに、セレクタ２０６からの信号を格納する。リードカウンタ２０９は、分周回路２１３から出力された低速分周トリビュタリクロックをもとに、メモリ２０８の読出アドレスを生成し、メモリ２０８から低速並列トリビュタリ信号を読み出す。位相比較回路２１０は、ライトカウンタ２０７とリードカウンタ２０９との位相を比較し、位相差をローパスフィルタ２１１に出力する。ローパスフィルタ２１１は、位相比較回路２１０から出力された位相差を平滑化し、電圧制御発振器２１２に制御電圧を出力する。電圧制御発振器２１２は、ローパスフィルタ２１１からの制御電圧に応じた周波数の分周トリビュタリクロックを分周回路２１３に出力する。分周回路２１３は、電圧制御発振器２１２からの分周トリビュタリクロックをさらに低速のクロックへ分周した低速分周トリビュタリクロックをリードカウンタ２０９に出力する。並列直列変換回路２１４は、メモリ２０８の出力を並列直列変換し、並列トリビュタリ出力信号を出力する。
【００３３】
直列並列変換回路２０１の出力信号には、図２（ｂ）に示したように、通常、ＮＪＯバイトにはダミー信号が、ＰＪＯバイトにはトリビュタリ信号が格納されている。デスタッフ制御回路２０４は、ＪＣバイトに格納されている予め定められた符号から正負スタッフの有無を判定し、正スタッフを検出した場合、ＯＨ領域とＰＪＯバイトとをメモリ２０８に書き込まないように、ライトカウンタ２０７およびセレクタ２０６を制御する。また、デスタッフ制御回路２０４は、負スタッフを検出した場合、ＯＨ領域とＮＪＯバイトとをメモリ２０８に書き込まないように、ライトカウンタ２０７およびセレクタ２０６を制御する。この正負スタッフの制御を行った場合、ライトカウンタ２０７とリードカウンタ２０９との位相差が変動するが、この変動をローパスフィルタ２１１で平滑化して電圧制御発振器２１２の発振周波数を制御することで、ジッタの低減された並列トリビュタリクロックが再生される。この再生された分周トリビュタリクロックに基づいて、分周回路２１３は、低速分周トリビュタリクロックを生成し、リードカウンタ２０９は、低速分周トリビュタリクロックに従って、読出アドレスを生成し、メモリ２０８からトリビュタリ信号のみが出力され、並列直列変換回路２１４によって並列直列変換された並列トリビュタリ出力信号が出力される。
【００３４】
この実施の形態１では、並列トリビュタリ信号および並列伝送路信号をさらに低速に並列展開し、レジスタアレイ１０８，２０３とセレクタ１０９，２０６によって、メモリ１０４，２０８の書込信号あるいは読出信号のダミー信号の挿入／削除を行うように構成しているので、低消費電力で高集積化が可能で、ＣＭＯＳ素子などを用いて非同期信号マッピング部４および非同期信号デマッピング部１１を構成でき、小型・低消費電力な非同期信号伝送装置を実現することができる。
【００３５】
実施の形態２．
つぎに、この発明の実施の形態２について説明する。図５は、この発明の実施の形態２である非同期信号伝送装置の非同期信号デマッピング部の構成を示すブロック図である。なお、図４に示した非同期信号デマッピング部と同じ構成部分には、同一符号を付している。図５において、この非同期信号デマッピング部は、可変分周回路２１７、位相比較回路２１９およびリファレンスカウンタ２２１をさらに有し、位相比較回路２１０は、リードカウンタ２０９の位相とリファレンスカウンタ２２１との位相を比較するようにしている。
【００３６】
図５において、可変分周回路２１７は、分周伝送路クロックをもとに、さらに可変分周し、この可変分周した低速可変分周クロックをリファレンスカウンタ２２１に出力する。位相比較回路２１９は、リファレンスカウンタ２２１の位相とライトカウンタ２０７の位相とを比較し、可変分周回路２１７の分周比を制御する。リファレンスカウンタ２２１は、可変分周回路２１７から出力される低速可変分周クロック数を所定ビットカウントし、このカウントしたカウンタ値を位相比較回路２１９および位相比較回路２１０に出力する。
【００３７】
ここで、正負スタッフの制御が行われると、ライトカウンタ２０７とリファレンスカウンタ２２１との位相差が変動し、位相比較回路２１９は、その位相差を検出して可変分周回路２１７の分周比を制御する。例えば、可変分周回路２１７が通常、ｎ（ｎは整数）分周している場合に、正スタッフが実施されるとライトカウンタ２０７の位相が低速分周伝送路クロック１クロック分遅れるので、これに追従するように、可変分周回路２１７の分周比を所定回数、所定間隔で（ｎ+1）となるように制御する。同様にして、負スタッフが実施されると、ライトカウンタ２０７の位相が進むので、これに追従するように、可変分周回路２１７の分周比が（ｎ-1）となるように制御する。これによって、リファレンスカウンタ２２１の位相は、分周伝送路クロック単位にライトカウンタ２０７の位相に徐々に追従する。このため、位相比較回路２１０によって検出される位相変動量も分周伝送路クロック単位となり、この位相変動量をローパスフィルタ２１１で平滑化するので、電圧制御発振器２１２から出力される分周トリビュタリクロックのジッタを低減することができる。
【００３８】
この実施の形態２では、可変分周回路２１７を設けて、分周伝送路クロック単位に位相変動量を補正し、ローパスフィルタ２１１によって平滑化するようしているので、低ジッタ化を図ることができる。
【００３９】
実施の形態３．
つぎに、この発明の実施の形態３について説明する。まず、図６は、例えば、ITU-T G.975に示されているように、ＯＨ領域の付加に加えて、さらにＦＥＣ領域を付加し、このＦＥＣ領域の付加によって誤り訂正を行い、伝送路の品質劣化を補償するようにした伝送フレームの一例を示す図である。このような伝送フレームを用いて、非同期信号をマッピング／デマッピングする場合には、受信側でＦＥＣ領域を削除する必要があり、この際の位相変動に起因して、受信側で再生するトリビュタリクロックにジッタが生じる。例えば、図６（ｂ）に示した並列信号から、ＦＥＣ領域を削除した場合、ローパスフィルタで平滑化する位相変動量は、低速分周伝送路クロックで１６クロック分となる。
【００４０】
図７は、この発明の実施の形態３である非同期信号伝送装置の非同期信号マッピング部の構成を示すブロック図であり、上述したＦＥＣ領域をもつ場合であっても、ジッタの低減化が図れるようにしている。この非同期信号マッピング部は、図３に示した構成に、可変分周回路１１３、フレームカウンタ１１４、位相比較回路１１５、ライトカウンタ１１６、メモリ１１７およびリードカウンタ１１８をさらに設けている。
【００４１】
図７において、可変分周回路１１３は、位相比較回路１１５による制御に従って、分周比が可変となり、分周伝送路クロックを分周して低速可変分周クロックを生成し、フレームカウンタ１１１、リードカウンタ１０５、ライトカウンタ１１６およびレジスタアレイ１０８に出力する。フレームカウンタ１１４は、分周回路１１０から出力される低速分周伝送路クロックをもとに、図６（ｂ）に示したＯＨ領域、トリビュタリ信号領域およびＦＥＣ領域を計数する。
【００４２】
位相比較回路１１５は、ライトカウンタ１１６とリードカウンタ１１８との位相を比較し、この位相差から、位相の進み／遅れに応じて可変分周回路１１３の分周比を制御する。ライトカウンタ１１６は、低速可変分周クロックをもとに、メモリ１１７の書込アドレスを生成する。メモリ１１７は、ライトカウンタ１１６から出力される書込アドレスに従って、セレクタ１０９からのデータを格納し、リードカウンタ１１８から出力される読出アドレスに従って格納された信号を出力する。リードカウンタ１１８は、分周回路１１０から出力された低速分周伝送路クロックをもとに、メモリ１１７の読出アドレスを生成する。
【００４３】
セレクタ１０９の出力信号は、実施の形態１と同様に、図６（ｂ）のＯＨ領域が付加され、トリビュタリ領域にトリビュタリ信号がマッピングされ、メモリ１１７には、ＯＨ領域およびトリビュタリ信号領域の信号が格納され、メモリ１１７の出力においてＦＥＣ領域が付加される。位相比較回路１１５によってライトカウンタ１１６とリードカウンタ１１８との位相を比較し、この位相差から、位相の進み／遅れに応じて可変分周カウンタ１１３の分周比を制御する。例えば、通常では、分周比ｎであるとすると、（ｎ+１）あるいは（ｎ-1）となるように制御するので、メモリ１１７に格納した信号を、欠落または重複することなく読み出すことができる。このように、正負スタッフの制御を実施の形態１と同様に行った後で、ＦＥＣ領域を付加するようにしているので、ＦＥＣ領域の有無とは関係なく、伝送フレームへのトリビュタリ信号のマッピングが行われる。
【００４４】
一方、図８は、この発明の実施の形態３である非同期信号伝送装置の非同期信号デマッピング部の構成を示すブロック図である。この非同期信号デマッピング部は、図４に示した非同期信号デマッピング部に、可変分周回路２１７、フレームカウンタ２２０、位相比較回路２１９、ライトカウンタ２１５、メモリ２１６およびリードカウンタ２１８をさらに設けている。
【００４５】
図８において、可変分周回路２１７は、位相比較回路２１９による制御に従って、分周比が可変となり、分周伝送路クロックを分周して低速可変分周クロックを生成し、フレームカウンタ２０５、リードカウンタ２１８、ライトカウンタ２０７およびレジスタアレイ２０３に出力する。フレームカウンタ２２０は、分周回路２０２から出力された低速可変分周クロックをもとに、図６（ｂ）のＯＨ領域、トリビュタリ信号領域およびＦＥＣ領域を計数する。位相比較回路２１９は、ライトカウンタ２１５とリードカウンタ２１８との位相を比較し、この位相差をもとに、位相の進み／遅れに応じて可変分周回路２１７の分周比を制御する。
【００４６】
ライトカウンタ２１５は、低速伝送路分周クロックをもとに、メモリ２１６の書込アドレスを生成する。メモリ２１６は、ライトカウンタ２１５から出力された書込アドレスに従って、直列並列変換回路２０１からのデータを格納し、リードカウンタ２１８から出力された読出アドレスに従って格納された信号を出力する。リードカウンタ２１８は、可変分周回路２１７をもとにメモリ２１６の読出アドレスを生成する。
【００４７】
直列並列変換回路２０１の出力信号は、図６（ｂ）に示した伝送フレームであり、メモリ２１６にはＯＨ領域およびトリビュタリ信号領域を格納し、ＦＥＣ領域を削除する。位相比較回路２１９によってライトカウンタ２１５とリードカウンタ２１８との位相を比較し、この位相差をもとに、位相の進み／遅れに応じて可変分周回路２１７の分周比を制御する。例えば、通常では分周比ｎであるとすると、（ｎ+１）あるいは（ｎ-1）となるように制御するので、メモリ２１６に格納した信号を、欠落または重複することなく読み出すことができる。メモリ２１６の出力信号は、図２（ｂ）に示した伝送フレームとなり、この後の処理では、実施の形態１に示した処理と同じ処理が行われるので、ＦＥＣ領域の有無とは関係なく、伝送フレームへのトリビュタリ信号のデマッピングが行われる。
【００４８】
この実施の形態３では、非同期信号マッピング部において、ＦＥＣ領域に関係なく、非同期信号が伝送フレームにマッピングされ、非同期信号デマッピング部において、ＦＥＣ領域に関係なく、非同期信号が伝送フレームからデマッピングされるので、受信側で再生するトリビュタリクロックへのＦＥＣ領域の付加／削除に起因する位相変動の影響がなくなり、ジッタを低減することができる。
【００４９】
実施の形態４．
つぎに、この発明の実施の形態４について説明する。上述した実施の形態３では、図４に示した非同期信号デマッピング部の構成要素に対して、可変分周回路２１７、フレームカウンタ２２０、位相比較回路２１９、ライトカウンタ２１５、メモリ２１６およびリードカウンタ２１８を追加構成していたが、図５に示した非同期信号デマッピング部に対しても、同じ構成要素を追加して設けてもよい。この実施の形態４では、実施の形態３と同様な作用効果を奏する。
【００５０】
【発明の効果】
以上説明したように、この発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第１のクロック分周手段が、前記トリビュタリ受信手段が出力した第１のトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第１の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第２のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第２の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号マッピング手段において、直列並列変換回路が、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力し、第１の分周回路が、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力し、ライトカウンタが、前記低速トリビュタリクロックを用いて書込アドレスを生成し、第２の分周回路が、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力し、リードカウンタが、前記低速伝送路入力クロックを用いて読出アドレスを生成し、メモリが、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力し、位相比較回路が、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合に該位相差に応じてスタッフの挿入・削除を示すスタッフ要求信号を出力し、フレームカウンタが、第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力し、スタッフ制御回路が、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、ダミー信号の挿入制御指示を前記リードカウンタに対して出力し、レジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力し、セレクタが、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示をもとに、前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、並列直列変換回路が、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力するようにしているので、マッピングおよびデマッピングを低速で行うことができ、トリビュタリ信号が高速化した場合であっても、装置の小型・低消費電力化を維持することができるという効果を奏する。
【００５１】
つぎの発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第１のクロック分周手段が、前記トリビュタリ受信手段が出力した第１のトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第１の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第２のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第２の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、受信側装置の前記非同期信号デマッピング手段において、第３の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第３のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第２の直列並列変換回路が、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第２のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第２のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第２のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第２のリードカウンタが、読出アドレスを生成し、第３のメモリが、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第３の位相比較回路が、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第３の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第４の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力し、第２の並列直列変換回路が、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するようにするとともに、第２の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力し、リファレンスカウンタが、前記第２の可変分周回路のクロック数をカウントし、前記第３の位相比較回路内において、第４の位相比較回路が、前記第２のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第２の可変分周回路の分周比を制御し、第５の位相比較回路が、前記第２のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタに出力するようにしているので、マッピングおよびデマッピングを低速で行うことができ、トリビュタリ信号が高速化した場合であっても、装置の小型・低消費電力化を維持することができるという効果を奏する。
【００５２】
つぎの発明によれば、送信側装置において、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第１のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第１の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第２のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第２の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する。一方、受信側装置では、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、受信側装置の前記非同期信号デマッピング手段において、第３の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第３のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第２の直列並列変換回路が、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第２のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第２のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第２のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第２のリードカウンタが、読出アドレスを生成し、第３のメモリが、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第３の位相比較回路が、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第３の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第４の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力し、第２の並列直列変換回路が、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するようにするとともに、第４のメモリが、前記第２の直列並列変換回路と前記第２のレジスタアレイとの間に設けられ、第４のフレームカウンタが、前記第３の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数し、第３のライトカウンタが、前記低速分周伝送路入力クロックおよび前記第４のフレームカウンタの計数値とをもとに、前記第４のメモリに対する書込アドレスを生成し、第３の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成し、第３のリードカウンタが、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第４のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成し、第６の位相比較回路が、前記第３のライトカウンタおよび前記第３のリードカウンタの位相差を検出し、この位相差をもとに前記第３の可変分周回路の分周比を制御し、前記第３のフレームカウンタが、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第２のライトカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成するようにしているので、マッピングおよびデマッピングを低速で行うことができ、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるＦＥＣ領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【００５３】
つぎの発明によれば、トリビュタリ受信手段が、入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力し、第１のクロック分周手段が、前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力し、第１の直列並列変換手段が、前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力し、第２のクロック分周手段が、前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力し、非同期信号マッピング手段が、前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力し、第２の並列直列変換手段が、前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力し、伝送路送信手段が、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力するようにしている。
そして、前記非同期信号マッピング手段において、直列並列変換回路が、入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力し、第１の分周回路が、前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力し、ライトカウンタが、前記低速トリビュタリクロックを用いて書込アドレスを生成し、第２の分周回路が、前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力し、リードカウンタが、前記低速伝送路入力クロックを用いて読出アドレスを生成し、メモリが、前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力し、位相比較回路が、前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力し、フレームカウンタが、第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力し、スタッフ制御回路が、前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進め、レジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力し、セレクタが、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、並列直列変換回路が、前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力するようにしているので、マッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、装置の小型・低消費電力化を維持することができるという効果を奏する。
【００５４】
つぎの発明によれば、前記非同期信号マッピング手段において、第２のメモリが、前記セレクタと前記並列直列変換回路との間に設けられ、第２のライトカウンタが、前記第２のメモリの書込アドレスを生成し、可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを、前記フレームカウンタ、前記リードカウンタおよび前記第２のライトカウンタに出力し、第２のフレームカウンタが、第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数し、第２のリードカウンタが、前記第２のフレームカウンタの計数値をもとに前記第２のメモリに格納された低速並列トリビュタリ信号を読み出す読出アドレスを生成し、第２の位相比較回路が、前記第２のライトカウンタと前記第２のリードカウンタとの位相差を検出し、位相の進み・遅れに応じて前記可変分周回路の分周比を制御するようにしているので、マッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるＦＥＣ領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【００５６】
つぎの発明によれば、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号デマッピング手段において、第３の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第３のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第２の直列並列変換回路が、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第２のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第２のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第２のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第２のリードカウンタが、読出アドレスを生成し、第３のメモリが、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第３の位相比較回路が、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第３の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第４の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力し、第２の並列直列変換回路が、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するとともに、第２の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力し、リファレンスカウンタが、前記第２の可変分周回路のクロック数をカウントし、前記第３の位相比較回路内において、第４の位相比較回路が、前記第２のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第２の可変分周回路の分周比を制御し、第５の位相比較回路が、前記第２のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタに出力するようにしているので、デマッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるＦＥＣ領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【００５７】
つぎの発明によれば、伝送路受信手段が、前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力し、第３のクロック分周手段が、前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力し、第２の直列並列変換手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力し、非同期信号デマッピング手段が、前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力し、クロック逓倍手段が、前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力し、第２の並列直列変換手段が、前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力し、トリビュタリ送信手段が、前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するようにしている。
そして、前記非同期信号デマッピング手段において、第３の分周回路が、前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力し、第３のフレームカウンタが、前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントし、第２の直列並列変換回路が、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力し、デスタッフ制御回路が、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行い、第２のレジスタアレイが、前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力し、第２のセレクタが、前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除し、第２のライトカウンタが、前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成し、第２のリードカウンタが、読出アドレスを生成し、第３のメモリが、前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力し、第３の位相比較回路が、前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出し、ローパスフィルタが、前記第３の位相比較回路が検出した位相差の値を平滑し、電圧制御発振器が、前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力し、第４の分周回路が、前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力し、第２の並列直列変換回路が、前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力するとともに、第４のメモリが、前記第２の直列並列変換回路と前記第２のレジスタアレイとの間に設けられ、第４のフレームカウンタが、前記第３の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数し、第３のライトカウンタが、前記低速分周伝送路入力クロックおよび前記第４のフレームカウンタの計数値とをもとに、前記第４のメモリに対する書込アドレスを生成し、第３の可変分周回路が、前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成し、第３のリードカウンタが、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第４のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成し、第６の位相比較回路が、前記第３のライトカウンタおよび前記第３のリードカウンタの位相差を検出し、この位相差をもとに前記第３の可変分周回路の分周比を制御し、前記第３のフレームカウンタが、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、前記第２のライトカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成するようにしているので、デマッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるＦＥＣ領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【００５８】
つぎの発明によれば、前記非同期信号デマッピング手段において、リファレンスカウンタが、前記第３の可変分周回路のクロック数をカウントし、前記第６の位相比較回路内の第７の位相比較回路が、前記第３のライトカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差をもとに前記第３の可変分周回路の分周比を制御し、第８の位相比較回路が、前記第３のリードカウンタと前記リファレンスカウンタとの位相差を検出し、検出した位相差の値を前記ローパスフィルタを出力するようにしているので、デマッピングを低速で行うことができるので、トリビュタリ信号が高速化した場合であっても、また、伝送フレームにおけるＦＥＣ領域の付加、削除に関わらず、装置の小型・低消費電力化を維持することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１である非同期信号伝送装置の構成を示すブロック図である。
【図２】図１に示した非同期信号伝送装置に用いられる伝送フレームの一例を示す図である。
【図３】図１に示した非同期信号伝送装置の非同期信号マッピング部の詳細構成を示すブロック図である。
【図４】図１に示した非同期信号伝送装置の非同期信号デマッピング部の詳細構成を示すブロック図である。
【図５】この発明の実施の形態２である非同期信号伝送装置の非同期信号デマッピング部の詳細構成を示すブロック図である。
【図６】ＦＥＣ領域が付加された伝送フレームの一例を示す図である。
【図７】この発明の実施の形態３である非同期信号伝送装置の非同期信号マッピング部の詳細構成を示すブロック図である。
【図８】この発明の実施の形態３である非同期信号伝送装置の非同期信号デマッピング部の詳細構成を示すブロック図である。
【図９】従来の非同期信号伝送装置の非同期信号マッピング部の詳細構成を示すブロック図である。
【図１０】従来の非同期信号伝送装置の非同期信号デマッピング部の詳細構成を示すブロック図である。
【符号の説明】
１トリビュタリ受信部、２，５，９クロック分周部、３，１０直列並列変換部、４非同期信号マッピング部、６，１３並列直列変換部、７伝送路送信部、８伝送路受信部、１１非同期信号デマッピング部、１２クロック逓倍部、１４トリビュタリ送信部、１０１，２０１直列並列変換回路、１０２，１１０，２０２，２１３分周回路、１０３，１１６，２０７，２１５，ライトカウンタ、１０４，１１７，２０８，２１６メモリ、１０５，１１８，２０９，２１８リードカウンタ、１０６，１１３，１１５，２１０，２１９，２１０位相比較回路、１０７スタック制御回路、１０８，２０３レジスタアレイ、１０９，２０６セレクタ、１１１，１１４，２０５，２２０フレームカウンタ、１１２，２１４並列直列変換回路、２０４デスタッフ制御回路、２１１ローパスフィルタ、２１２電圧制御発振器、２１７可変分周回路、２２１リファレンスカウンタ。

Claims

伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング／デマッピングして伝送する非同期信号伝送装置において、
入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、
前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第１のクロック分周手段と、
前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第１の直列並列変換手段と、
前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第２のクロック分周手段と、
前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、
前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第１の並列直列変換手段と、
前記第１の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、
を有した送信側装置と、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を有した受信側装置と、
を備え、
前記非同期信号マッピング手段は、
入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力する直列並列変換回路と、
前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力する第１の分周回路と、
前記低速トリビュタリクロックを用いて書込アドレスを生成するライトカウンタと、
前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力する第２の分周回路と、
前記低速伝送路入力クロックを用いて読出アドレスを生成するリードカウンタと、
前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力するメモリと、
前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力する位相比較回路と、
前記第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力するフレームカウンタと、
前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進めるスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力するレジスタアレイと、
前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力するセレクタと、
前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力する並列直列変換回路と、
を備えたことを特徴とする非同期信号伝送装置。
伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング／デマッピングして伝送する非同期信号伝送装置において、
入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、
前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第１のクロック分周手段と、
前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第１の直列並列変換手段と、
前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第２のクロック分周手段と、
前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、
前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第１の並列直列変換手段と、
前記第１の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、
を有した送信側装置と、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を有した受信側装置と、
を備え、
前記非同期信号デマッピング手段は、
前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第３の分周回路と、
前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第３のフレームカウンタと、
前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第２の直列並列変換回路と、
前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第２のレジスタアレイと、
前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第２のセレクタと、
前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第２のライトカウンタと、
読出アドレスを生成する第２のリードカウンタと、
前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第３のメモリと、
前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出する第３の位相比較回路と、
前記第３の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、
前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、
前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力する第４の分周回路と、
前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第２の並列直列変換回路と、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力する第２の可変分周回路と、
前記第２の可変分周回路のクロック数をカウントするリファレンスカウンタと、
を備え、
前記第３の位相比較回路は、
前記第２のライトカウンタと前記リファレンスカウンタとの位相差を検出する第４の位相比較回路と、
前記第２のリードカウンタと前記リファレンスカウンタとの位相差を検出する第５の位相比較回路と、
を備え、
前記第４の位相比較回路は、検出した位相差をもとに前記第２の可変分周回路の分周比を制御し、
前記第５の位相比較回路は、検出した位相差の値を前記ローパスフィルタに出力すること、
を備えたことを特徴とする非同期信号伝送装置。
伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピング／デマッピングして伝送する非同期信号伝送装置において、
入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、
前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第１のクロック分周手段と、
前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第１の直列並列変換手段と、
前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第２のクロック分周手段と、
前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、
前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第１の並列直列変換手段と、
前記第１の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、
を有した送信側装置と、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を有した受信側装置と、
を備え、
前記非同期信号デマッピング手段は、
前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第３の分周回路と、
前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第３のフレームカウンタと、
前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第２の直列並列変換回路と、
前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第２のレジスタアレイと、
前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第２のセレクタと、
前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第２のライトカウンタと、
読出アドレスを生成する第２のリードカウンタと、
前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第３のメモリと、
前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出する第３の位相比較回路と、
前記第３の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、
前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、
前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力する第４の分周回路と、
前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第２の並列直列変換回路と、
前記第２の直列並列変換回路と前記第２のレジスタアレイとの間に設けられた第４のメモリと、
前記第３の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数する第４のフレームカウンタと、
前記低速分周伝送路入力クロックおよび前記第４のフレームカウンタの計数値とをもとに、前記第４のメモリに対する書込アドレスを生成する第３のライトカウンタと、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成する第３の可変分周回路と、
前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第４のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成する第３のリードカウンタと、
前記第３のライトカウンタおよび前記第３のリードカウンタの位相差を検出し、この位相差をもとに前記第３の可変分周回路の分周比を制御する第６の位相比較回路と、
を備え、
前記第３のフレームカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、
前記第２のライトカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成すること、
を特徴とする非同期信号伝送装置。
伝送フレームの伝送速度に対して非同期のトリビュタリ信号をマッピングして伝送する非同期信号伝送装置において、
入力された非同期のトリビュタリ入力信号の受信変換を行ってトリビュタリ信号を出力するとともに、該トリビュタリ入力信号からクロックを抽出し、トリビュタリクロックとして出力するトリビュタリ受信手段と、
前記トリビュタリ受信手段が出力したトリビュタリクロックを分周し、この分周したクロックを分周トリビュタリクロックとして出力する第１のクロック分周手段と、
前記トリビュタリ受信手段が出力したトリビュタリ信号を前記分周トリビュタリクロックをもとに直列並列変換し、並列トリビュタリ信号として出力する第１の直列並列変換手段と、
前記トリビュタリクロックとは非同期の伝送路入力クロックを分周し、分周伝送路入力クロックとして出力する第２のクロック分周手段と、
前記分周トリビュタリクロックをもとに前記並列トリビュタリ信号を所定の伝送フレームにマッピングし、前記分周伝送路入力クロックをもとにマッピング後の並列トリビュタリ信号として出力する非同期信号マッピング手段と、
前記非同期信号マッピング手段から出力された並列トリビュタリ信号を前記分周伝送路入力クロックをもとに並列直列変換し、直列トリビュタリ信号として出力する第１の並列直列変換手段と、
前記第１の並列直列変換手段から出力された直列トリビュタリ信号を伝送路信号として伝送路に送信出力する伝送路送信手段と、
を備え、
前記非同期信号マッピング手段は、
入力された並列トリビュタリ信号をさらに直列並列変換を行い、低速並列トリビュタリ信号として出力する直列並列変換回路と、
前記分周トリビュタリクロックをさらに分周し、この分周したクロックを低速トリビュタリクロックとして出力する第１の分周回路と、
前記低速トリビュタリクロックを用いて書込アドレスを生成するライトカウンタと、
前記分周伝送路入力クロックをさらに分周し、この分周したクロックを低速伝送路入力クロックとして出力する第２の分周回路と、
前記低速伝送路入力クロックを用いて読出アドレスを生成するリードカウンタと、
前記書込アドレスをもとに、前記直列並列変換回路から出力された低速並列トリビュタリ信号を格納し、この格納された低速並列トリビュタリ信号を前記読出アドレスをもとに出力するメモリと、
前記書込アドレスと前記読出アドレスとの位相差を検出し、該位相差が所定値を越えた場合、書込アドレスに対して読出アドレスの位相が進んでいる正方向の位相差であるのか、書込アドレスに対して読出アドレスの位相が遅れている負方向の位相差であるのかを含むスタッフの挿入・削除を示すスタッフ要求信号を出力する位相比較回路と、
前記第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、前記スタッフの挿入・削除の制御タイミングを出力するフレームカウンタと、
前記スタッフ要求信号および前記フレームカウンタからの制御タイミングをもとに、前記スタッフ要求信号が正方向の位相差を示す場合には前記伝送フレームのトリビュタリ領域の所定の領域にダミー信号がマッピングされるように前記リードカウンタを停止させるダミー信号の挿入制御指示を出力して前記リードカウンタを停止させ、前記スタッフ要求信号が負方向の位相差を示す場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域の所定の領域に前記非同期のトリビュタリ信号がマッピングされるように前記リードカウンタを進めるダミー信号の挿入制御指示を出力して前記リードカウンタを進めるスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記メモリから読み出された低速並列トリビュタリ信号を所定ビットシフトして出力するレジスタアレイと、
前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを停止させる指示の場合には前記伝送フレームのトリビュタリ領域内の所定の領域にダミー信号がマッピングされ、前記ダミー信号がマッピングされた領域を除くトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力し、前記スタッフ制御回路から出力されたダミー信号の挿入制御指示がリードカウンタを進める指示の場合には前記伝送フレームのオーバーヘッド領域の所定の領域およびトリビュタリ領域に前記レジスタアレイから出力された低速並列トリビュタリ信号がマッピングされるように前記レジスタアレイから出力された低速並列トリビュタリ信号を選択出力するセレクタと、
前記低速分周伝送路入力クロックをもとに、前記セレクタから出力された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号として出力する並列直列変換回路と、
を備えたことを特徴とする非同期信号伝送装置。
前記非同期信号マッピング手段は、
前記セレクタと前記並列直列変換回路との間に設けられた第２のメモリと、
前記第２のメモリの書込アドレスを生成する第２のライトカウンタと、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを、前記フレームカウンタ、前記リードカウンタおよび前記第２のライトカウンタに出力する可変分周回路と、
第２の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数する第２のフレームカウンタと、
前記第２のフレームカウンタの計数値をもとに前記第２のメモリに格納された低速並列トリビュタリ信号を読み出す読出アドレスを生成する第２のリードカウンタと、
前記第２のライトカウンタと前記第２のリードカウンタとの位相差を検出し、位相の進み・遅れに応じて前記可変分周回路の分周比を制御する第２の位相比較回路と、
をさらに備えたことを特徴とする請求項１または４に記載の非同期信号伝送装置。
伝送フレームの伝送速度に対して非同期のトリビュタリ信号をデマッピングして伝送する非同期信号伝送装置において、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を備え、
前記非同期信号デマッピング手段は、
前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第３の分周回路と、
前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第３のフレームカウンタと、
前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第２の直列並列変換回路と、
前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第２のレジスタアレイと、
前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第２のセレクタと、
前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第２のライトカウンタと、
読出アドレスを生成する第２のリードカウンタと、
前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第３のメモリと、
前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出する第３の位相比較回路と、
前記第３の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、
前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、
前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力する第４の分周回路と、
前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第２の並列直列変換回路と、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを出力する第２の可変分周回路と、
前記第２の可変分周回路のクロック数をカウントするリファレンスカウンタと、
を備え、
前記第３の位相比較回路は、
前記第２のライトカウンタと前記リファレンスカウンタとの位相差を検出する第４の位相比較回路と、
前記第２のリードカウンタと前記リファレンスカウンタとの位相差を検出する第５の位相比較回路と、
を備え、
前記第４の位相比較回路は、検出した位相差をもとに前記第２の可変分周回路の分周比を制御し、
前記第５の位相比較回路は、検出した位相差の値を前記ローパスフィルタに出力すること、
を特徴とする非同期信号伝送装置。
伝送フレームの伝送速度に対して非同期のトリビュタリ信号をデマッピングして伝送する非同期信号伝送装置において、
前記伝送路を介して入力された伝送路信号の受信変換を行い、この受信変換された直列トリビュタリ信号を出力するとともに、該伝送路信号から前記伝送路入力クロックを抽出して出力する伝送路受信手段と、
前記伝送路入力クロックを分周し、この分周した分周伝送路入力クロックを出力する第３のクロック分周手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記伝送路受信手段から出力された直列トリビュタリ信号を直列並列変換し、並列トリビュタリ信号として出力する第２の直列並列変換手段と、
前記第３のクロック分周手段から出力された分周伝送路入力クロックをもとに、前記第２の直列並列変換手段から出力された並列トリビュタリ信号をデマッピングし、このデマッピング後の並列トリビュタリ信号を出力するとともに、デマッピングされた並列トリビュタリ信号からトリビュタリクロックを抽出して出力する非同期信号デマッピング手段と、
前記非同期信号デマッピング手段から出力されたトリビュタリクロックを逓倍し、この逓倍したクロックを逓倍トリビュタリクロックとして出力するクロック逓倍手段と、
前記逓倍トリビュタリクロックをもとに、前記非同期信号デマッピング手段から出力された並列トリビュタリ信号を並列直列変換し、直列トリビュタリ信号として出力する第２の並列直列変換手段と、
前記逓倍トリビュタリクロックをもとに、前記第２の並列直列変換手段から出力された直列トリビュタリ信号を送信出力するトリビュタリ送信手段と、
を備え、
前記非同期信号デマッピング手段は、
前記分周伝送路入力クロックをさらに分周し、低速分周伝送路入力クロックを出力する第３の分周回路と、
前記低速分周伝送路入力クロックをもとに、伝送フレームのビット数をカウントする第３のフレームカウンタと、
前記第２の直列並列変換手段から出力された並列トリビュタリ信号をさらに直列並列変換した低速並列トリビュタリ信号を出力する第２の直列並列変換回路と、
前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号から、伝送フレームに格納されたスタッフの有無を検出し、デスタッフ制御を行うデスタッフ制御回路と、
前記低速分周伝送路入力クロックをもとに、前記第２の直列並列変換回路から出力された低速並列トリビュタリ信号を所定ビットシフトして出力する第２のレジスタアレイと、
前記デスタッフ制御回路の制御のもとに、前記第２のレジスタアレイから出力された低速並列トリビュタリ信号からスタッフを選択して削除する第２のセレクタと、
前記低速分周伝送路入力クロックと前記デスタッフ制御回路からの制御指示とをもとに書込アドレスを生成する第２のライトカウンタと、
読出アドレスを生成する第２のリードカウンタと、
前記第２のライトカウンタが生成した書込アドレスをもとに、前記第２のセレクタから出力された低速並列トリビュタリ信号を格納し、前記第２のリードカウンタが生成した読出アドレスをもとに、格納された低速並列トリビュタリ信号を出力する第３のメモリと、
前記第２のライトカウンタが生成した書込アドレスと前記第２のリードカウンタが生成した読出アドレスとの位相差を検出する第３の位相比較回路と、
前記第３の位相比較回路が検出した位相差の値を平滑するローパスフィルタと、
前記ローパスフィルタが平滑した値に応じた周波数をもつ分周トリビュタリクロックを出力する電圧制御発振器と、
前記電圧制御発振器が出力した分周トリビュタリクロックを分周し、この分周したクロックを低速分周トリビュタリクロックとして第２のリードカウンタに出力する第４の分周回路と、
前記第４の分周回路が出力する低速分周トリビュタリクロックをもとに、前記第３のメモリから読み出された低速並列トリビュタリ信号を並列直列変換し、高速の並列トリビュタリ信号を出力する第２の並列直列変換回路と、
前記第２の直列並列変換回路と前記第２のレジスタアレイとの間に設けられた第４のメモリと、
前記第３の分周回路から出力された低速分周伝送路入力クロックをもとに、前記伝送フレームのビット数をカウントし、該伝送フレームのオーバーヘッド領域、トリビュタリ領域およびＦＥＣ領域を計数する第４のフレームカウンタと、
前記低速分周伝送路入力クロックおよび前記第４のフレームカウンタの計数値とをもとに、前記第４のメモリに対する書込アドレスを生成する第３のライトカウンタと、
前記分周伝送路入力クロックを可変分周し、可変分周された低速可変分周伝送路入力クロックを生成する第３の可変分周回路と、
前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに、前記第４のメモリに格納された低速並列トリビュタリ信号の読出アドレスを生成する第３のリードカウンタと、
前記第３のライトカウンタおよび前記第３のリードカウンタの位相差を検出し、この位相差をもとに前記第３の可変分周回路の分周比を制御する第６の位相比較回路と、
を備え、
前記第３のフレームカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに伝送フレームのビット数をカウントし、
前記第２のライトカウンタは、前記第３の可変分周回路が出力する低速可変分周伝送路入力クロックをもとに書込アドレスを生成すること、
を特徴とする非同期信号伝送装置。
前記非同期信号デマッピング手段は、
前記第３の可変分周回路のクロック数をカウントするリファレンスカウンタを備え、
前記第６の位相比較回路は、
前記第３のライトカウンタと前記リファレンスカウンタとの位相差を検出する第７の位相比較回路と、
前記第３のリードカウンタと前記リファレンスカウンタとの位相差を検出する第８の位相比較回路と、
を備え、
前記第７の位相比較回路は、検出した位相差をもとに前記第３の可変分周回路の分周比を制御し、
前記第８の位相比較回路は、検出した位相差の値を前記ローパスフィルタを出力することを特徴とする請求項３または７に記載の非同期信号伝送装置。