JP3871618B2 - Semiconductor memory device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、高誘電体膜や強誘電体膜を用いるもののメモリセル構造に関するものである。
【０００２】
【従来の技術】
近年、大容量のメモリ容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プロセスが実用化されている。
【０００３】
しかしながら、従来のＤＲＡＭプロセスは、記憶容量部となるキャパシタの容量絶縁膜の形成に高温の熱処理を必要とするために、高性能ロジック回路におけるトランジスタの不純物拡散層の不純物濃度プロファイルを悪化させるなどの不具合がある。また、ＤＲＡＭやＦｅＲＡＭなどのメモリ単体プロセスにおいても、メモリセルトランジスタの微細化を図る上では、できるだけ高温の熱処理は回避することが好ましい。
【０００４】
そこで、記憶容量部の容量誘電体膜として、低温での形成が可能でメモリセルサイズの微細化が可能な高誘電体膜を用いたＭＩＭ（Metal-Insulator-Metal ）キャパシタの開発が必須となっている。この高誘電体膜としては、ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）などのペロブスカイト構造を有する誘電体膜がある。一方、このＭＩＭキャパシタのメタル電極を構成する材料としては耐酸化性の強いＰｔが一般的には有望視されている。また、強誘電体膜としても、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）やＢＴＯ膜（Ｂｉ4Ｔｉ3Ｏ12膜）などのペロブスカイト構造を有する誘電体膜がよく用いられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の記憶容量部となるＭＩＭキャパシタにおいては、以下のような不具合があった。
【０００６】
まず、容量絶縁膜の上に設けられているＰｔ電極（上部電極）に直接コンタクト孔を形成すると、コンタクトプラグを形成する時の還元雰囲気等がキャパシタの特性に悪影響を及ぼすおそれがある。一般に、誘電体膜は酸化物であることが多いので、還元雰囲気によって誘電体膜中の酸素欠損を生じることなどがあるからである。特に、容量絶縁膜が高誘電体膜や強誘電体膜である場合には、酸素欠損を生じるおそれが強い。特に、ペロブスカイト構造を有する誘電体膜においては、酸素欠損による特性の劣化が顕著に現れる。
【０００７】
また、従来Ｐｔ電極を使用していなかったＤＲＡＭなどのデバイスにおいては、新規材料であるＰｔ電極へのコンタクト形成などの工程では既存の設備との共用化が難しく、専用設備での運用が必要となってくる。例えば層間絶縁膜にＰｔ電極に到達するコンタクト孔を開口した時など、Ｐｔ電極が露出したときにはＰｔがスパッタリングされるので、チャンバの壁面やチャンバ内の部材などにＰｔが付着している。このチャンバをそのまま使用すると、トランジスタの活性領域などにＰｔが侵入して、トランジスタ動作に悪影響を及ぼすおそれがあるからである。
【０００８】
本発明の目的は、誘電体膜の劣化を抑制するとともに電極材料のトランジスタ領域への混入を防ぐ手段を講ずることにより、ＭＩＭキャパシタの特性のよい半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明は、専用設備を不要として製造コストを低減できる半導体記憶装置及びその製造方法を提供することをも目的としている。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、上記ダミー導体部材に電気的に接続される上層配線とを備えている。
【００１１】
これにより、上部電極延長部，ダミー下部電極３３ｂ，ダミー導体部材を介して上部電極が上層配線に接続されるので、上部電極の上方にコンタクト孔を形成する必要がなくなり、上部電極が還元雰囲気にさらされる工程が不要になる。そのため、例えばＢＳＴからなる容量絶縁膜に酸素欠損を生じるおそれがなくなり、容量絶縁膜の特性劣化を防ぐことができる。また、例えばＰｔで電極を形成する場合、下部電極，ダミー導体部材や、上部電極の形成は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれがなくなる。
【００１２】
上記ダミー導体部材は、上記絶縁層に設けられたトレンチを埋める導体膜を含んでいてもよい。
【００１３】
上記ダミー導体部材は、上記絶縁層下の上記半導体基板上に設けられた局所配線と、上記絶縁層を貫通して上記上部電極延長部と上記局所配線とを電気的に接続するプラグをさらに含んでいてもよい。
【００１４】
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線をさらに備え、上記局所配線は、上記ビット線と同じ導体膜から形成されていることにより、ビット線用の導体膜を利用して、ビット線下置き型のメモリに適した構造が得られる。
【００１５】
平面的に見て上記上部電極延長部の少なくとも一部は、上記導体プラグとオーバーラップしていることにより、上記上部電極と上記上層配線とが確実に接続される。
【００１６】
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側の領域に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えることにより、ゲート電極用の導体膜（ポリシリコン膜など）を利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１７】
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えていることにより、ソース・ドレイン領域を形成するためのプロセスを利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１８】
上記上層配線は上記ダミー下部電極に接触していることにより、比較的簡素な構造で、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１９】
上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上部電極を有していることにより、比較的高密度にメモリセルを配置した半導体記憶装置が得られる。
【００２０】
上記容量絶縁膜は、高誘電体膜または強誘電体膜であることが好ましい。
【００２１】
本発明の第１の半導体記憶装置の製造方法は、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、半導体基板上に局所配線を形成する工程（ａ）と、
上記工程（ａ）の後に、上記半導体基板の上に第１の導体膜を形成する工程（ｂ）と、上記第１の導体膜をパターニングして、少なくとも上記下部電極を形成する工程（ｃ）と、上記下部電極を覆う上記容量絶縁膜となる誘電体膜を形成する工程（ｄ）と、上記工程（ｄ）の後に、上記半導体基板の上に第２の導体膜を形成する工程（ｅ）と、上記第２の導体膜をパターニングして、上記下部電極の全体を覆う上記電極と、上記局所配線の少なくとも一部を覆い上記上部電極と連続する上部電極延長部とを一体化形成する工程（ｆ）と、上記工程（ｆ）の後に、上記半導体基板上に少なくとも上記局所配線及び上記上部電極延長部を介して上記上部電極に電気的に接続される上記上層配線を形成する工程（ｇ）とを含んでいる。
【００２２】
この方法により、上部電極を、局所配線や上部電極延長部を介して上層配線に接続させることが可能になるので、従来のように製造工程において上部電極上にコンタクトホールを設ける必要がなくなり、容量絶縁膜が還元されるのを防ぐことができる。
【００２３】
上記工程（ａ）の後、上記工程（ｂ）の前に、上記局所配線を含む上記半導体基板上に第１の絶縁膜を形成する工程（ａ２）と、上記第１の絶縁膜を貫通して、共に上記局所配線に電気的に接続する第１の導体プラグ及び第２の導体プラグを形成する工程（ａ３）とをさらに含み、上記工程（ｆ）では、上記上部電極延長部が上記第１の導体プラグの少なくとも一部を覆うように形成し、上記工程（ｇ）では、上記半導体基板上に第２の絶縁膜を形成した後、上記第２の絶縁膜に上記第２の導体プラグまで到達する配線埋め込み用トレンチを形成し、上記トレンチに導電膜を埋め込んで上記上層配線を形成することにより、本発明の半導体記憶装置を実現することができる。
【００２４】
上記工程（ａ）において、上記局所配線はビット線と同じ導体膜からなり、上記ビット線と同時に形成することにより、本発明の半導体記憶装置を少ない工程で製造することができる。
【００２５】
上記工程（ａ）において、上記局所配線は、メモリトランジスタのゲート電極と同じ導体膜からなり、上記ゲート電極の形成と同時に形成することによっても本発明の半導体記憶装置を少ない工程で製造することができる。
【００２６】
上記工程（ａ）では、上記局所配線は、メモリトランジスタのソース・ドレイン領域と同じ不純物拡散層からなり、上記ソース・ドレイン領域の形成と同時に上記ソース・ドレイン領域とは離間して形成されてもよい。
【００２７】
上記工程（ａ）では、上記半導体基板上に形成された第１の絶縁膜に、メモリセルトランジスタのソース領域に電気的に接続されるメモリセルプラグを形成するのと同時に、上記局所配線を形成する場合でも、本発明の半導体記憶装置の製造工程を少なくすることができる。
【００２８】
上記工程（ｃ）は、上記下部電極と離間して、上記局所配線の少なくとも一部を覆う上記第１の導電膜からなるダミー下部電極を形成する工程を含み、上記局所配線と上記上部電極延長部とは、上記ダミー下部電極を介して電気的に接続されることにより、ダミー下部電極を設ける場合でも本発明の半導体記憶装置を容易に製造することができる。
【００２９】
上記工程（ｄ）では、上記下部電極及び上記ダミー下部電極を覆う上記誘電体膜を形成し、上記工程（ｅ）では、上記誘電体膜を覆う上記第２の導体膜を形成し、上記工程（ｆ）の後、上記工程（ｇ）の前に、上記上部電極及び上記上部電極延長部を形成するときと同じエッチングマスクを用いて上記誘電体膜をパターニングして容量絶縁膜用誘電体膜を形成する工程と、上記容量絶縁膜用誘電体膜のうち少なくとも上記ダミー下部電極と上記上部電極延長部との間に位置する部分をエッチングして電極間スペースを形成するのと同時に上記容量絶縁膜を形成する工程と、上記電極間スペース上の上記上部電極延長部を熱処理により変形させて、上記上部電極延長部と上記ダミー下部電極とを接触させる工程とをさらに含むことにより、工程（ｆ）と工程（ｇ）の間の熱処理によって上部電極と上層配線とが電気的に接続される。そのため、製造工程中に上部電極が還元雰囲気にさらされることがなく、容量絶縁膜の劣化も防ぐことができる。
【００３０】
上記工程（ａ）の後、上記工程（ｂ）の前に、上記局所配線を含む上記半導体基板上に第１の絶縁膜を形成する工程（ａ４）と、共に上記第１の絶縁膜を貫通して上記局所配線に電気的に接続する第１の導体プラグ及び第２の導体プラグを形成する工程（ａ５）と、上記工程（ａ５）の後に、上記半導体基板上に段差用絶縁膜を形成する工程（ａ６）と、上記段差用絶縁膜に、上記記憶容量部の上記下部電極を形成するための第１の開口部と、上記第１の導体プラグに接続されるダミー下部電極を形成するための第２の開口部とを形成する工程（ａ７）とをさらに含み、上記工程（ｃ）では、上記第１の開口部の側面及び底面の上に上記下部電極を形成するとともに上記第２の開口部の側面及び底面の上に上記ダミー下部電極を形成し、上記工程（ｆ）では、上記上部電極延長部が上記ダミー下部電極の少なくとも一部を覆うように形成し、上記工程（ｇ）では、上記半導体基板上に第２の絶縁膜を形成した後、上記第２の絶縁膜及び上記段差用絶縁膜に上記第２の導体プラグまで到達する配線埋め込み用トレンチを形成し、上記トレンチに導電膜を埋め込んで上記上層配線を形成することにより、例えばダマシン法により設けられた上層配線と上部電極とを電気的に接続させることができる。
【００３１】
上記誘電体膜は、高誘電体膜または強誘電体膜であることが半導体記憶装置を実現する上で好ましい。
【００３２】
【発明の実施の形態】
（第１の実施形態）
本実施形態においては、本発明を、ビット線が記憶容量部よりも下方に設けられているいわゆるビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明する。
【００３３】
図１（ａ），（ｂ）は、それぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・ダミー電極の構造を示す平面図である。また、図２（ａ）〜（ｃ）は、本実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００３４】
−メモリセルの構造−
図１に示すように、本実施形態の半導体記憶装置であるＤＲＡＭのメモリセルにおいて、ｐ型のＳｉ基板１０の上面部には、活性領域を囲む素子分離用絶縁膜１１と、ｎ型不純物を導入して形成されたソース領域１２及びドレイン領域１３とが互いに離間して設けられている。なお、ｐ型のＳｉ基板１０のうちソース領域１２とドレイン領域１３との間に介在する部分がチャネル領域として機能する。また、Ｓｉ基板１０の活性領域上において、ソース領域１２とドレイン領域１３との間には酸化シリコンからなるゲート絶縁膜１４が設けられ、ゲート絶縁膜１４の上にはポリシリコンからなるゲート電極１５（ワード線の一部）が設けられ、ゲート電極１５の側面上には酸化膜サイドウォール１６が設けられている。上記ソース領域１２，ドレイン領域１３，チャネル領域，ゲート絶縁膜１４及びゲート電極１５によりメモリセルトランジスタＴＲが形成されている。なお、図１（ａ）に示す断面においては、メモリセルトランジスタＴＲのゲートとして機能していないゲート電極１５が示されているが、これらは図１とは異なる断面においては、メモリセルトランジスタＴＲのゲートとして機能している。そして、各ゲート電極１５は、紙面にほぼ直交する方向に延びて、ＤＲＡＭのワード線となっている。
【００３５】
また、Ｓｉ基板１０の上には、素子分離用絶縁膜１１，ゲート電極１５及び酸化膜サイドウォール１６を覆うＢＰＳＧからなる第１層間絶縁膜１８が設けられており、第１層間絶縁膜１８を貫通してソース領域１２に到達するＷ（タングステン）からなる下層メモリセルプラグ２０ａと、第１層間絶縁膜１８を貫通してドレイン領域１３に到達するビット線プラグ２０ｂとが設けられている。さらに、第１層間絶縁膜１８の上には、ビット線プラグ２０ｂに接続されるＷ／Ｔｉの積層膜からなるビット線２１ａと、ビット線２１ａとは同じＷ／Ｔｉの積層膜からなる局所配線２１ｂとが設けられている。また、第１層間絶縁膜１８の上には、例えばＮＳＧ（ノンドープのＳｉＯ2 ）からなる第２層間絶縁膜２２が設けられている。そして、第２層間絶縁膜２２を貫通して下層メモリセルプラグ２０ａに到達する上層メモリセルプラグ３０ａと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達するダミーセルプラグ３０ｂと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達する配線プラグ３０ｃとが設けられている。
【００３６】
また、上層メモリセルプラグ３０ａの上にはＴｉＡｌＮからなる下部バリアメタル３２ａがさらに設けられ、ダミーセルプラグ３０ｂの上にはＴｉＡｌＮからなるダミーバリアメタル３２ｂが設けられている。また、下部バリアメタル３２ａの上にはＰｔからなる下部電極３３ａが、ダミーバリアメタル３２ｂの上にはダミー下部電極３３ｂがそれぞれ形成されている。さらに、下部電極３３ａ及び第２層間絶縁膜２２のうち下部電極３３ａの両側方を覆うＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）３４と、ＢＳＴ膜３４からダミーバリアメタル３２ｂまでを覆うＰｔ膜３５と、Ｐｔ膜３５を覆うＴｉＡｌＮからなる上部バリアメタル３６とが設けられている。
【００３７】
ＢＳＴ膜３４のうち下部電極３３ａに接する部分が容量絶縁膜３４ａである。また、Ｐｔ膜３５のうち下部電極３３ａに対向する部分が上部電極３５ａであり、Ｐｔ膜３５のうちダミー下部電極３３ｂに接する部分が上部電極延長部３５ｂである。上記下部バリアメタル３２ａ及び下部電極３３ａにより、ＤＲＡＭメモリセルのストレージノードＳＮが構成されている。また、下部電極３３ａ，容量絶縁膜３４ａ及び上部電極３５ａにより、記憶容量部ＭＣが構成されている。
【００３８】
さらに、第２層間絶縁膜２２及び上部バリアメタル３６の上には、ＦＳＧからなる第３層間絶縁膜４１が設けられていて、第３層間絶縁膜４１には、配線プラグ３０ｃに接触するＣｕ配線４２が埋め込まれている。すなわち、上部電極３５ａは、上部電極延長部３５ｂ及びダミー導体部材を介してＣｕ配線４２に電気的に接続されている。ここで、ダミー導体部材とは、それぞれ導体からなるダミーバリアメタル３２ｂ，ダミー下部電極３３ｂ，ダミーセルプラグ３０ｂ，局所配線２１ｂ及び配線プラグ３０ｃを意味する。
【００３９】
また、図１（ａ），（ｂ）に示す構造において、記憶容量部ＭＣ，ストレージノードＳＮ，メモリセルトランジスタＴＲなどを含む有効メモリセル領域Ｒecと、ダミー下部電極３３ｂ，上部電極延長部３５ｂ，ダミーセルプラグ３０ｂなどを含むダミーセル領域Ｒdcとが存在することになる。
【００４０】
本実施形態の特徴は、上部電極３５ａ又は上部電極延長部３５ｂ（上部バリアメタル３６）に接触するプラグが設けられておらず、ダミー下部電極３３ｂ，ダミーバリアメタル３２ｂ，ダミーセルプラグ３０ｂ及び局所配線２１ｂによって上部電極３５ａが上層の配線（Ｃｕ配線４２）に接続されている点である。
【００４１】
そして、図１（ｂ）に示すように、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）は多数のメモリセルによって共有化されており、Ｐｔ膜３５の下方には、多数の下部電極３３ａ（下部バリアメタル３２ａ）と、ダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）とが設けられている。ダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）は、Ｐｔ膜３５の下方に複数個設けているが、Ｐｔ膜３５の端部のいずれか一部の下方に少なくとも１つ設けられていれば、上部電極３５ａとダミー下部電極３３ｂとが電気的に接続される。
【００４２】
本実施形態によると、上部電極を構成しているＰｔ膜３５（上部バリアメタル３６）に接触するプラグが存在しないので、第３層間絶縁膜４１にプラグを埋め込むためのコンタクト孔を形成する必要がない。したがって、従来の構造のごとく、上部電極にコンタクト孔を形成するためのドライエッチング（プラズマエッチング）工程において、上部電極を構成するＰｔ膜が露出することがない。つまり、Ｐｔ膜が露出している状態で還元性雰囲気にさらされると、ＢＳＴなどからなる容量絶縁膜（特に高誘電体膜）に酸素欠損を生じるおそれがある。ここで、本実施形態のごとくＰｔ膜の上にＴｉＡｌＮからなる上部バリアメタルが設けられていても、上部バリアメタルは薄いこと、コンタクト孔のエッチングの際には通常オーバーエッチングが行なわれるのでコンタクト孔がＰｔからなる上部電極に達する可能性が大きいことなどを考慮すると、上部バリアメタルに容量絶縁膜の酸素欠損の防止機能を期待することはできない。それに対し、本実施形態においては、Ｐｔ膜３５の上方にコンタクト孔が形成されないので、Ｐｔ膜が還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの酸素欠損を確実に回避することができる。
【００４３】
また、第３層間絶縁膜４１にコンタクト孔を開口する工程で、Ｐｔ膜３５が露出することがないので、コンタクト孔形成のためのエッチングを、ロジック回路素子を形成するためのプロセスなどと同じ装置（チャンバなど）内で行なうことができる。なお、Ｐｔからなる下部電極３３ａ，ダミー下部電極３３ｂや、上部電極３５ａの形成自体は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれは本来的に生じない。
【００４４】
−メモリセルの製造方法−
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図２（ａ）〜（ｃ）を参照しながら説明する。
【００４５】
図２（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００４６】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００４７】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行なう。
【００４８】
次に、基板上に、ＮＳＧ（ノンドープドシリケートガラス）膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００４９】
次に、第２層間絶縁膜２２の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上にメモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、ダミーセルプラグ３０ｂに接続されるダミーバリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００５０】
次に、図２（ｂ）に示す工程で、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）を形成後、ダミー下部電極３３ｂを露出させるようにＢＳＴ膜をパターニングし、下部電極３３ａを覆う容量絶縁膜３４ａとなるＢＳＴ膜３４を形成する。
【００５１】
次いで、ＢＳＴ膜３４及びダミー下部電極３３ｂの上に厚みが約５０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜とＰｔ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５とを形成する。
【００５２】
次に、図２（ｃ）に示す工程で、希弗酸液によるウェットエッチングによりハードマスク３７を除去した後、基板上にＴＥＯＳ膜を堆積し、ＣＭＰによって平坦化することにより、第３の層間絶縁膜４１を形成する。次に、第３層間絶縁膜４１に配線プラグ３０ｃに到達するトレンチを形成してから、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図１（ａ）に示すメモリセルの断面構造が得られる。
【００５３】
本実施形態における製造方法によると、従来のプロセスにおけるフォトリソグラフィー工程を増やすことなく、第３層間絶縁膜４１を貫通してＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。すなわち、第３層間絶縁膜４１に配線埋め込み用トレンチを形成する場合など、一般に、Ｃｕ配線の形成工程においては、還元雰囲気でのアニールがよく用いられる。したがって、上部バリアメタル３６の上にコンタクト孔が形成されると、水素が薄い上部バリアメタル３６を通って、あるいはオーバーエッチングによりＰｔ膜３５が露出した場合には直接にＰｔ膜３５に接触するので、水素がＰｔ膜３５を通過してＢＳＴ膜３４に達することがある。その場合、ＢＳＴ膜３４中の酸素が失われて酸素欠損を生じるなど、容量絶縁膜３４ａの特性の劣化を招くおそれがある。それに対し、本実施形態のごとく、Ｐｔ膜３５の上に到達するコンタクト孔を形成する工程を回避することにより、かかる原因による容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。そして、Ｃｕ配線４２を形成する工程は、従来の上部電極にプラグを形成する工程に対応し、局所配線２１ｂや配線プラグ３０ｃの形成はメモリセルを形成する工程を利用して実施できるので、従来のプロセス，つまりＰｔ膜（上部バリアメタル）上に直接プラグを設けるプロセスよりもフォトリソグラフィー工程が増えることはない。
【００５４】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００５５】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００５６】
（第２の実施形態）
図３は、第２の実施形態における半導体記憶装置の製造方法を示す断面図である。本実施形態の方法は、図１（ａ）に示す第１の実施形態の半導体記憶装置を製造するための別法である。
【００５７】
図３（ａ）に示す工程で、第１の実施形態と同様の手順により下部電極３３ａ及びダミー下部電極３３ｂとを形成するまでを行なう。
【００５８】
次に、図３（ｂ）に示す工程で、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約５０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、ＢＳＴ膜３４とをそれぞれ形成する。
【００５９】
次に、図３（ｃ）に示す工程で、希弗酸液によるウェットエッチングによりハードマスク３７を除去する。このとき、ＢＳＴも希弗酸液により溶解されるので、ＢＳＴ膜３４のうちダミーバリアメタル３２ｂの上の部分も除去される。これにより、電極間スペース８を形成する。
【００６０】
続いて、図３（ｄ）に示す工程で、例えば酸素雰囲気中で５００℃、１分間基板の熱処理を行なうことにより、電極間スペース８の上に位置する上部電極延長部３５ｂを変形させ、ダミー下部電極３３ｂと上部電極延長部３５ｂとを接触させる。白金は熱をかけると流動性が高くなるため、容易に変形させることができる。このとき、基板に圧力をかけておくことによりダミー下部電極３３ｂと上部電極延長部３５ｂとの接触を確実にしてもよい。
【００６１】
その後、図示はしないが、第１の実施形態と同様に第４の層間絶縁膜４１，Ｃｕ配線４２を形成する。
【００６２】
本実施形態の製造方法によると、ＢＳＴ膜３４をパターニングする際のフォトリソグラフィー工程が不要になるとともに、ハードマスク３７の除去と同時にＢＳＴ膜をエッチングするため、第１の実施形態と比較して製造工程数を減らすことができ、容易に製造することができるようになる。また、上部電極の上にプラグを形成しないことにより、第１の実施形態と同様に、還元雰囲気に容量絶縁膜３４ａとなるＢＳＴ膜３４がさらされることがなくなり、ＢＳＴ膜３４の膜質劣化を防ぐことができる。
【００６３】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより大きな実効が得られる。
【００６４】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００６５】
（第３の実施形態）
本発明の第３の実施形態として、第１の実施形態の半導体記憶装置においてダミー下部電極３３ｂ及びダミーバリアメタル３２ｂを形成しない場合の半導体記憶装置を説明する。
【００６６】
図４は、本実施形態の半導体記憶装置を示す断面図である。なお、図１と同じ部材には同一の符号を付している。
【００６７】
図４に示すように、本実施形態の半導体記憶装置は、Ｓｉ基板１０と、Ｓｉ基板１０上に設けられたソース領域１２，ドレイン領域１３，チャネル領域，ゲート絶縁膜１４及びゲート電極１５を有するメモリセルトランジスタＴＲと、メモリセルトランジスタＴＲのソース領域１２に上層メモリセルプラグ３０ａにより接続された誘電体キャパシタとを備えている。この誘電体キャパシタは、上層メモリセルプラグ３０ａの上に設けられた下部バリアメタル３２ａと、下部バリアメタル３２ａの上に順に設けられた下部電極３３ａ，ＢＳＴ膜３４，Ｐｔ膜３５及び上部バリアメタル３６とを有している。Ｐｔ膜３５のうち下部電極３３ａと対向する部分を上部電極３５ａとし、ＢＳＴ膜３４のうち下部電極３３ａと上部電極３５ａとの間の部分を容量絶縁膜３４ａとする。
【００６８】
また、Ｐｔ膜３５及び上部バリアメタル３６は下部電極３３ａの側方に延びており、第２層間絶縁膜２２の上に延びた部分を上部電極延長部３５ｂとする。メモリセルトランジスタＴＲの上に設けられた第１層間絶縁膜１８の上には局所配線２１ｂが設けられ、第２層間絶縁膜２２の上に設けられた第３層間絶縁膜４１を貫通してＣｕ配線４２が設けられている。そして、上部電極延長部３５ｂと局所配線２１ｂとはダミーセルプラグ３０ｂにより互いに接続され、局所配線２１ｂとＣｕ配線４２とは配線プラグ３０ｃにより互いに接続されている。すなわち、上部電極３５ａは、上部電極延長部３５ｂ及びダミー導体部材を介してＣｕ配線４２に電気的に接続されている。ここで、ダミー導体部材とは、それぞれ導体からなるダミーセルプラグ３０ｂ，局所配線２１ｂ及び配線プラグ３０ｃを意味する。
【００６９】
本実施形態の半導体記憶装置のように、ダミー下部電極やダミーバリアメタルを設けていなくても、Ｐｔ膜３５に接触するプラグを無くすことができるので、上部電極３５ａとＣｕ配線４２との接続を確実にとりながら、Ｐｔ膜が還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの酸素欠損を確実に回避することができる。
【００７０】
また、第３層間絶縁膜４１にコンタクト孔を開口する工程で、Ｐｔ膜３５が露出することがないので、コンタクト孔形成のためのエッチングを、ロジック回路素子を形成するためのプロセスなどと同じ装置（チャンバなど）内で行なうことができる。なお、Ｐｔからなる下部電極３３ａや、上部電極３５ａの形成自体は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれは本実施形態の半導体記憶装置においても本来的に生じない。
【００７１】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程を説明する。
【００７２】
図５（ａ）〜（ｃ）は、本実施形態の半導体記憶装置の製造方法を示す断面図である。
【００７３】
図５（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００７４】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００７５】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行なう。
【００７６】
次に、基板上に、ＮＳＧ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００７７】
次に、第２層間絶縁膜２２の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上にメモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００７８】
次に、図５（ｂ）に示す工程で、第２層間絶縁膜２２及び下部電極３３ａを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）を形成後、第２層間絶縁膜２２を露出させるようにＢＳＴ膜をパターニングし、下部電極３３ａを覆う容量絶縁膜３４ａとなるＢＳＴ膜３４を形成する。
【００７９】
次いで、ＢＳＴ膜３４、第２層間絶縁膜２２及びダミーセルプラグ３０ｂの上に厚みが約５０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜とＰｔ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５とを形成する。
【００８０】
次に、図５（ｃ）に示す工程で、希弗酸液によるウェットエッチングによりハードマスク３７を除去した後、基板上にＴＥＯＳ膜を堆積し、ＣＭＰによって平坦化することにより、第３の層間絶縁膜４１を形成する。次に、第３層間絶縁膜４１上にトレンチを形成してから、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、本実施形態の半導体記憶装置が得られる。なお、図５（ｂ）に示す工程において、上部電極延長部３５ａ及び上部バリアメタル３６はダミーセルプラグ３０ｂと完全にオーバーラップする必要はなく、その一部がダミーセルプラグ３０ｂとオーバーラップするように形成されていればよい。
【００８１】
なお、本実施形態においては、第１の実施形態に係る半導体記憶装置がダミーバリアメタル３２ｂ及びダミー下部電極３３ｂを設けない場合について説明したが、以下の実施形態に係る半導体記憶装置においてもダミーバリアメタル３２ｂ及びダミー下部電極３３ｂを形成しなくても問題はない。
【００８２】
（第４の実施形態）
図６は、本発明の第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００８３】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミーセルプラグ３０ｂ及びダミー下部電極３３ｂが設けられておらず、第２層間絶縁膜２２に形成されたトレンチを埋めるＷからなる局所配線２３が設けられている点である。この局所配線２３は、上層メモリセルプラグ３０ａと同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００８４】
本実施形態によると、Ｗからなる局所配線２３，ダミーバリアメタル３２ｂ及びダミー下部電極３３ｂを介して上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００８５】
（第５の実施形態）
図７は、第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００８６】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００８７】
本実施形態によると、ダミー下部電極３３ｂ，ダミーバリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００８８】
（第６の実施形態）
図８は、第６の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００８９】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、Ｓｉ基板１０中に不純物拡散層からなる局所配線２５が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２５は、ソース・ドレイン領域１２，１３と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００９０】
本実施形態によると、ダミー下部電極３３ｂ，ダミーバリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２５，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００９１】
（第７の実施形態）
上記第１〜第６の実施形態においては、本発明をビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明したが、本実施形態においては、本発明を、ビット線が記憶容量部よりも上方に設けられたビット線上置き型のＤＲＡＭメモリセル構造に適用した例について説明する。図９は、第７の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。図１０（ａ）〜（ｃ）は、第７の実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００９２】
図９に示すように、本実施形態のメモリ部は、第５の実施形態と同様に、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている。
【００９３】
また、本実施形態においては、記憶容量部ＭＣやダミーセルが第１層間絶縁膜１８の上に設けられており、ダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）が直接下層ダミーセルプラグ２０ｃに、Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同じポリシリコン膜から形成されている。
【００９４】
さらに、ビット線プラグ２０ｂの上には、第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに到達する上層ビット線プラグ５１と、上層ビット線プラグ５１の側面を覆う絶縁体膜５２と、第３層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線５３とが設けられている。つまり、ビット線が記憶容量部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡＭメモリセルの構造を備えている。
【００９５】
図９における他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００９６】
本実施形態によると、ダミー下部電極３３ｂ，ダミーバリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及び下層配線プラグ２０ｄを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、ビット線上置き型の構造を採りながら、上記第１の実施形態と同様に容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００９７】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図１０（ａ）〜（ｃ）を参照しながら説明する。
【００９８】
図１０（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。このとき、ゲート電極１５を形成する際に、同時に素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４を形成しておく。
【００９９】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３及び局所配線２４の２箇所にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａと、ビット線プラグ２０ｂと、下層ダミーセルプラグ２０ｃと、下層配線プラグ２０ｄとを形成する。
【０１００】
次に、第１層間絶縁膜１８の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第１層間絶縁膜１８の上に下層メモリセルプラグ２０ａに接続されるバリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、下層ダミーセルプラグ２０ｂに接続されるダミーバリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【０１０１】
次に、第１層間絶縁膜１８，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）を形成後、ダミー下部電極３３ｂを露出させるようにＢＳＴ膜をパターニングし、下部電極３３ａを覆う容量絶縁膜３４ａとなるＢＳＴ膜３４を形成する。
【０１０２】
次いで、ＢＳＴ膜３４及びダミー下部電極３３ｂの上に厚みが約５０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜とＰｔ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５とを形成する。このとき、ハードマスク３７のうちビット線プラグ２０ｂの上方に位置する部分も削除されて、開口５９が形成されている。
【０１０３】
次に、図１０（ｂ）に示す工程で、第２層間絶縁膜２２を堆積した後、ＣＭＰにより、ハードマスク３７が露出するまで第２層間絶縁膜２２の平坦化を行なう。そして、ハードマスク３７を貫通してビット線プラグ２０ｂに到達するコンタクト孔６０を形成する。このとき、コンタクト孔６０を、図１０（ａ）に示す工程で形成された開口５９の内径よりも十分小さくしておくことにより、コンタクト孔６０の側面には、絶縁体膜５２が形成される。
【０１０４】
次に、図１０（ｃ）に示す工程で、第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到達するトレンチを形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なって、コンタクト孔６０と、下層配線プラグ２０ｄ上のトレンチとにＣｕ膜を埋め込むことにより、上層ビット線プラグ５１とＣｕ配線４２とを形成する。
【０１０５】
その後、第３層間絶縁膜４１の堆積及び平坦化と、第３層間絶縁膜４１へのコンタクト孔及びトレンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜の埋込により、ビット線５３を形成する（デュアルダマシン法）。これにより、図９に示すメモリセルの構造が得られる。
【０１０６】
本実施形態における製造方法によると、ハードマスク３７に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができるので、第１の実施形態における製造方法と同様に、還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【０１０７】
また、本実施形態ではビット線を記憶容量部よりも上に配置したため、ＤＲＡＭ混載プロセスにおいては、ビット線を記憶容量部よりも下に置く構造に比べて別工程でビット線を形成する必要がなく、製造が容易になる。よって、本実施形態の半導体記憶装置はコスト上も有利である。
【０１０８】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【０１０９】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【０１１０】
（第８の実施形態）
本実施形態においても、第７の実施形態と同様に、本発明を、ビット線が記憶容量部よりも上方に設けられたビット線上置き型のＤＲＡＭメモリセル構造に適用した例について説明する。図１１は、第８の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。図１２（ａ）〜（ｃ）は、第８の実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【０１１１】
図１１に示すように、本実施形態のメモリ部は、第５の実施形態と同様に、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている。
【０１１２】
また、第２層間絶縁膜２２に設けられた図中１つの開口の底面から側面の全体にＴｉＡｌＮからなる下部バリアメタル５４ａ及び下部電極３３ａが設けられている。一方、第２層間絶縁膜２２に設けられた別の開口の一部において、当該開口の側面から底面に亘ってＴｉＡｌＮからなるダミー下部バリアメタル５４ｂ及びダミー下部電極３３ｂが設けられている。そして、下部電極３３ａの上にＢＳＴ膜３４が設けられ、ＢＳＴ膜３４の上及びダミー下部電極３３ｂの上にはＰｔ膜３５及び上部バリアメタル３６が設けられている。ＢＳＴ膜３４のうち下部電極３３ａに接する部分が容量絶縁膜３４ａであり、Ｐｔ膜３５のうち下部電極３３ａに対向する部分が上部電極３５ａであり、Ｐｔ膜３５のうちダミー下部電極３３ｂに接する部分が上部電極延長部３５ｂである。つまり、筒状の記憶容量部ＭＣやダミーセルが第１層間絶縁膜１８から第２層間絶縁膜２２に跨って設けられており、ダミー下部電極３３ｂ（ダミー下部バリアメタル５４ｂ）が直接下層ダミーセルプラグ２０ｃに、Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同じポリシリコン膜から形成されている。なお、筒状の記憶容量部ＭＣの平面形状は円形，四角形，その他の多角形のいずれであってもよいものとする。
【０１１３】
さらに、ビット線プラグ２０ｂの上には、第２層間絶縁膜２２及び第３層間絶縁膜４１を貫通してビット線プラグ２０ｂに到達する上層ビット線プラグ５１と、上層ビット線プラグ５１の側面を覆う絶縁体膜５２と、第３層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線５３とが設けられている。つまり、ビット線が記憶容量部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡＭメモリセルの構造を備えている。
【０１１４】
図１１における他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【０１１５】
本実施形態によると、ダミー下部電極３３ｂ，ダミー下部バリアメタル５４ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及び下層配線プラグ２０ｄを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、ビット線上置き型の構造を採りながら、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【０１１６】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図１２（ａ）〜（ｃ）を参照しながら説明する。
【０１１７】
図１２（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。このとき、ゲート電極１５を形成する際に、同時に素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４を形成しておく。
【０１１８】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３及び局所配線２４の２箇所にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込む。
【０１１９】
次に、第１層間絶縁膜１８の上に、ＮＳＧ膜を堆積した後、ＣＭＰによる平坦化を行なって、第２層間絶縁膜２２を形成する。そして、第２層間絶縁膜２２に下層メモリセルプラグ２０ａ，ダミーセルプラグ２０ｃを露出させる開口を図中２箇所に形成する。
【０１２０】
次に、基板上に、厚みが約６ｎｍのＴｉＡｌＮ膜及び厚みが約３０ｎｍのＰｔ膜を堆積した後、第２層間絶縁膜２２の上面が露出するまでＣＭＰを行なうことにより、図中２箇所の開口の底面及び側面上にＴｉＡｌＮ膜及びＰｔ膜を残して、下部バリアメタル５４ａ及び下部電極３３ａと下部ダミーバリアメタル５４ｂ及びダミー下部電極３３ｂとを形成する。次に、基板上に厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）を堆積してからダミーセル領域の部分をエッチングにより除去し、容量絶縁膜３４ａを含むＢＳＴ膜３４を形成する。次いで、ＢＳＴ膜３４，第２の層間絶縁膜２２及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＰｔ膜３５Ａと、厚みが約６ｎｍのＴｉＡｌＮ膜３６Ａとを順次堆積する。
【０１２１】
次に、図１２（ｂ）に示す工程で、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆い、他の領域を開口したハードマスク３７を形成する。このとき、ハードマスク３７は、下層ビット線プラグ２０ｂの上方に位置する領域に開口６１を有している。その後、ハードマスク３７をエッチングマスクとして用いたドライエッチングにより、ＴｉＡｌＮ膜３６ＡとＰｔ膜３５Ａとを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５とを形成する。このとき、有効メモリセル領域Ｒec及びダミーセル領域Ｒdc以外の領域においては、ＴｉＡｌＮ膜と、Ｐｔ膜とが除去される。
【０１２２】
次に、図１２（ｃ）に示す工程で、第３層間絶縁膜４１を堆積した後、ＣＭＰにより第３層間絶縁膜４１の平坦化を行なう。このとき、開口６１は絶縁体により一時的に埋められることになる。
【０１２３】
続いて、異方性エッチングにより、第３層間絶縁膜４１及び第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに到達する開口６１’を開ける。このとき、開口６１’の内径を開口６１よりも十分小さくとることにより、開口６１’の側面上に絶縁体膜５２を形成する。
【０１２４】
次に、図示しないが、第３層間絶縁膜４１及び第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到達するコンタクト孔を形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なって、各コンタクト孔にＣｕ膜を埋め込むことにより、上層ビット線プラグ５１とＣｕ配線４２とを形成する。
【０１２５】
その後、第５層間絶縁膜５５の堆積及び平坦化と、第５層間絶縁膜５５へのコンタクト孔及びトレンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜の埋込により、ビット線５３を形成する（デュアルダマシン法）。これにより、図１１に示すメモリセルの構造が得られる。
【０１２６】
本実施形態における製造方法によると、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができるので、第１の実施形態における製造方法と同様に、還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【０１２７】
また、記憶容量部ＭＣが筒状の構造をしていることから、基板の単位面積当たりの容量が増大するので、高密度にメモリセルを配置したＤＲＡＭを得ることができる。
【０１２８】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【０１２９】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【０１３０】
なお、本実施形態においては、筒状記憶容量部の構造をビット線上置き型のメモリセルに適用した例を説明したが、図１１に示す筒状の記憶容量部の構造は、ビット線下置き型のメモリセルに適用することも可能である。
【０１３１】
（その他の実施形態）
上記第７，第８の実施形態においては、ゲート配線となるポリシリコン膜を局所配線として用いたが、第７，第８の実施形態のようなビット線上置き型構造を有するＤＲＡＭメモリセルにおいても、第４，第６の実施形態と同様の構造を採ることができる。すなわち、ビット線上置き型構造を有するＤＲＡＭメモリセルにおいて、図６に示す埋め込みＷ膜からなる局所配線２３や、図８に示す不純物拡散層からなる局所配線２５を設けてもよい。
【０１３２】
また、ダミー下部電極がＣｕ配線に直接接触する構造であってもよい。
【０１３３】
上記各実施形態においては、本発明をＤＲＡＭとロジック回路とを備えた混載型半導体記憶装置に適用した例を示したが、本発明はかかる実施形態に限定されるものではなく、汎用ＤＲＡＭに対しても適用することができる。
【０１３４】
また、本発明は、ＦｅＲＡＭ等の強誘電体膜を容量絶縁膜として用いた半導体記憶装置に対しても適用することができる。その場合にも、汎用メモリ型又はメモリ・ロジック混載型のいずれであってもよい。
【０１３５】
なお、上記の実施形態においては、上部電極の上にハードマスクを形成したが、上部電極や下部電極の導体材料の種類によっては、上記ハードマスクの代わりにレジストマスクを形成してもよい。ただし、ハードマスクを用いることにより、エッチング時におけるマスクパターンの崩れを抑制することができるので、パターニング精度の向上を図ることができる。
【０１３６】
なお、本発明の第１、第２、第４〜８の実施形態において、ダミー下部電極を設けたが、必ずしも設けていなくともよい。従って、上部電極とＣｕ配線とを接続するダミー導体部材は、ダミー下部電極、ダミーセルプラグ、局所配線のうち少なくとも１つを含むことになる。
【０１３７】
【発明の効果】
本発明によれば、上部電極を露出させることなく確実に上部電極と上層配線とを電気的に接続することができるため、容量絶縁膜の特性の劣化の小さい半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）はそれぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・ダミー電極の構造を示す平面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体記憶装置の製造工程を示す工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体記憶装置の製造工程を示す工程断面図である。
【図４】本発明の第３の実施形態に係る半導体記憶装置を示す断面図である。
【図５】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図６】本発明の第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図７】本発明の第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図８】本発明の第６の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図９】本発明の第７の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の第７の実施形態における半導体記憶装置の製造工程を示す工程断面図である。
【図１１】本発明の第８の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図１２】（ａ）〜（ｃ）は、本発明の第８の実施形態における半導体記憶装置の製造工程を示す工程断面図である。
【符号の説明】
８ 電極間スペース
１０ Ｓｉ基板
１１ 素子分離用絶縁膜
１２ ソース領域
１３ ドレイン領域
１４ ゲート絶縁膜
１５ ゲート電極
１６ 酸化膜サイドウォール
１８ 第１層間絶縁膜
２０ａ 下層メモリセルプラグ
２０ｂ ビット線プラグ
２０ｃ 下層ダミーセルプラグ
２０ｄ 下層配線プラグ
２１ａ ビット線
２１ｂ 局所配線
２２ 第２層間絶縁膜
３０ａ 上層メモリセルプラグ
３０ｂ ダミーセルプラグ
３０ｃ 配線プラグ
３２ａ 下部バリアメタル
３２ｂ ダミーバリアメタル
３３ａ 下部電極
３３ｂ ダミー下部電極
３４ ＢＳＴ膜
３４ａ 容量絶縁膜
３５，３５Ａ Ｐｔ膜
３５ａ 上部電極
３５ｂ 上部電極延長部
３６ 上部バリアメタル
３６Ａ ＴｉＡｌＮ膜
３７ ハードマスク
４１ 第３層間絶縁膜
４２ Ｃｕ配線
５１ 上層ビット線プラグ
５２ 絶縁体膜
５９，６１，６１’ 開口
６０ コンタクト孔[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device and a manufacturing method thereof, and more particularly to a memory cell structure using a high dielectric film or a ferroelectric film.
[0002]
[Prior art]
In recent years, a DRAM embedded process in which a DRAM is embedded in a high-performance logic circuit has been put into practical use for a multimedia device that requires a large memory capacity and a high data transfer rate.
[0003]
However, since the conventional DRAM process requires high-temperature heat treatment to form the capacitor insulating film of the capacitor serving as the storage capacitor portion, the impurity concentration profile of the impurity diffusion layer of the transistor in the high-performance logic circuit is deteriorated. There is a bug. Further, even in a single memory process such as DRAM or FeRAM, it is preferable to avoid heat treatment as high as possible in order to miniaturize the memory cell transistor.
[0004]
Therefore, it has become essential to develop a MIM (Metal-Insulator-Metal) capacitor using a high-dielectric film that can be formed at a low temperature and can be miniaturized as a capacitive dielectric film of a storage capacitor portion. ing. As this high dielectric film, a BST film ((BaSr) TiO 2 is used. Three A dielectric film having a perovskite structure. On the other hand, Pt having high oxidation resistance is generally regarded as promising as a material constituting the metal electrode of this MIM capacitor. Further, as a ferroelectric film, an SBT film (SrBi 2 Ta 2 O 9 Film) and BTO film (Bi) Four Ti Three O 12 A dielectric film having a perovskite structure such as a film is often used.
[0005]
[Problems to be solved by the invention]
However, the conventional MIM capacitor serving as the storage capacity section has the following problems.
[0006]
First, when a contact hole is directly formed in a Pt electrode (upper electrode) provided on the capacitor insulating film, a reducing atmosphere or the like when forming the contact plug may adversely affect the characteristics of the capacitor. This is because, in general, the dielectric film is often an oxide, and oxygen vacancies may be generated in the dielectric film due to a reducing atmosphere. In particular, when the capacitive insulating film is a high dielectric film or a ferroelectric film, there is a strong possibility that oxygen vacancies will occur. In particular, in a dielectric film having a perovskite structure, the characteristic deterioration due to oxygen deficiency appears remarkably.
[0007]
In addition, in devices such as DRAMs that have not used Pt electrodes in the past, it is difficult to share with existing facilities in processes such as contact formation to Pt electrodes, which are new materials, and operation with dedicated facilities is required. It becomes. For example, Pt is sputtered when the Pt electrode is exposed, such as when a contact hole reaching the Pt electrode is opened in the interlayer insulating film, so that Pt adheres to the wall surface of the chamber, the member in the chamber, or the like. This is because if this chamber is used as it is, Pt may enter the active region of the transistor and adversely affect the transistor operation.
[0008]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device having good MIM capacitor characteristics and a method of manufacturing the same, by taking measures to suppress deterioration of the dielectric film and prevent electrode material from entering the transistor region. .
[0009]
Another object of the present invention is to provide a semiconductor memory device and a manufacturing method thereof that can reduce the manufacturing cost by eliminating the need for dedicated equipment.
[0010]
[Means for Solving the Problems]
A semiconductor memory device according to the present invention is provided on a semiconductor substrate, and includes a lower electrode, an upper electrode, and a storage capacitor unit including a capacitor insulating film interposed between the lower electrode and the upper electrode, An upper electrode extension provided continuously to the upper electrode of the storage capacitor, a dummy conductor member provided so as to be at least partially in contact with the upper electrode extension, and an electrical connection to the dummy conductor member And upper layer wiring connected to the.
[0011]
As a result, the upper electrode is connected to the upper layer wiring via the upper electrode extension, the dummy lower electrode 33b, and the dummy conductor member, so there is no need to form a contact hole above the upper electrode, and the upper electrode is brought into a reducing atmosphere. The exposed process becomes unnecessary. Therefore, there is no possibility that oxygen deficiency is generated in the capacitor insulating film made of, for example, BST, and characteristic deterioration of the capacitor insulating film can be prevented. For example, when an electrode is formed of Pt, the lower electrode, the dummy conductor member, and the upper electrode are formed by a dedicated facility for forming a Pt film, which may contaminate an apparatus for forming a logic circuit element. Disappear.
[0012]
The dummy conductor member may include a conductor film filling a trench provided in the insulating layer.
[0013]
The dummy conductor member further includes a local wiring provided on the semiconductor substrate below the insulating layer and a plug that penetrates the insulating layer and electrically connects the upper electrode extension and the local wiring. You may go out.
[0014]
The semiconductor device further includes a bit line formed below the storage capacitor portion with the insulating layer interposed therebetween, and the local wiring is formed of the same conductive film as the bit line, thereby using a conductive film for the bit line. Thus, a structure suitable for a bit line underlay type memory can be obtained.
[0015]
When seen in a plan view, at least a part of the upper electrode extension portion overlaps the conductor plug, so that the upper electrode and the upper layer wiring are reliably connected.
[0016]
A device isolation insulating film provided on a semiconductor substrate below the insulating layer, and a region of the semiconductor substrate surrounded by the device isolation insulating film, and a gate electrode and the gate electrode within the semiconductor substrate. A memory cell transistor having an impurity diffusion layer provided on both regions, a local wiring provided on the element isolation insulating film and formed from the same conductor film as the gate electrode, and penetrating the insulating layer And further including a conductor plug connected to the local wiring, by using a gate electrode conductive film (polysilicon film or the like), a bit line bottom memory and a bit line top memory A structure applicable to both of the above is obtained.
[0017]
A memory cell transistor provided on the semiconductor substrate and having a gate electrode and an impurity diffusion layer provided on both sides of the gate electrode in the semiconductor substrate, and the impurity diffusion layer of the semiconductor substrate are provided apart from each other. A process for forming a source / drain region by further comprising a local wiring formed from another impurity diffusion layer and a conductor plug passing through the insulating layer and connected to the local wiring. Using this, a structure that can be applied to both a bit line bottom type memory and a bit line top type memory can be obtained.
[0018]
Since the upper layer wiring is in contact with the dummy lower electrode, a structure that can be applied to both a bit line bottom memory and a bit line top memory can be obtained with a relatively simple structure.
[0019]
Since the storage capacitor section has a cylindrical lower electrode, a capacitor insulating film, and an upper electrode, a semiconductor memory device in which memory cells are arranged at a relatively high density can be obtained.
[0020]
The capacitive insulating film is preferably a high dielectric film or a ferroelectric film.
[0021]
A first method for manufacturing a semiconductor memory device according to the present invention includes a storage capacitor unit composed of a lower electrode, an upper electrode, and a capacitor insulating film interposed between the lower electrode and the upper electrode, and the upper part of the storage capacitor unit. A method of manufacturing a semiconductor memory device comprising an upper layer wiring electrically connected to an electrode, the step (a) of forming a local wiring on a semiconductor substrate;
After the step (a), a step (b) of forming a first conductor film on the semiconductor substrate, and a step (c) of patterning the first conductor film to form at least the lower electrode A step (d) of forming a dielectric film serving as the capacitive insulating film covering the lower electrode, and a step of forming a second conductor film on the semiconductor substrate (e) after the step (d) And the second conductor film are patterned to integrally form the electrode covering the entire lower electrode and the upper electrode extension covering at least a part of the local wiring and continuing to the upper electrode. After the step (f) and the step (f), the step of forming the upper layer wiring electrically connected to the upper electrode via at least the local wiring and the upper electrode extension on the semiconductor substrate ( g).
[0022]
By this method, the upper electrode can be connected to the upper layer wiring via the local wiring or the upper electrode extension, so that there is no need to provide a contact hole on the upper electrode in the manufacturing process as in the prior art. The insulating film can be prevented from being reduced.
[0023]
After the step (a) and before the step (b), a step (a2) of forming a first insulating film on the semiconductor substrate including the local wiring, and a penetration through the first insulating film And a step (a3) of forming a first conductor plug and a second conductor plug that are both electrically connected to the local wiring. In the step (f), the upper electrode extension portion is the first conductor plug. In the step (g), a second insulating film is formed on the semiconductor substrate, and then the second conductive plug is formed on the second insulating film. The semiconductor memory device of the present invention can be realized by forming a wiring burying trench that reaches up to, and embedding a conductive film in the trench to form the upper layer wiring.
[0024]
In the step (a), the local wiring is made of the same conductor film as that of the bit line. By forming the local wiring at the same time as the bit line, the semiconductor memory device of the present invention can be manufactured with few steps.
[0025]
In the step (a), the local wiring is made of the same conductive film as the gate electrode of the memory transistor, and the semiconductor memory device of the present invention can be manufactured with a small number of steps by forming it simultaneously with the formation of the gate electrode. it can.
[0026]
In the step (a), the local wiring is formed of the same impurity diffusion layer as the source / drain region of the memory transistor, and may be formed away from the source / drain region simultaneously with the formation of the source / drain region. Good.
[0027]
In the step (a), the local wiring is formed simultaneously with the formation of the memory cell plug electrically connected to the source region of the memory cell transistor in the first insulating film formed on the semiconductor substrate. Even in this case, the manufacturing process of the semiconductor memory device of the present invention can be reduced.
[0028]
The step (c) includes a step of forming a dummy lower electrode made of the first conductive film that is separated from the lower electrode and covers at least a part of the local wiring, and the local wiring and the upper electrode extension are formed. The semiconductor memory device of the present invention can be easily manufactured even when the dummy lower electrode is provided by being electrically connected to the portion via the dummy lower electrode.
[0029]
In the step (d), the dielectric film covering the lower electrode and the dummy lower electrode is formed, and in the step (e), the second conductor film covering the dielectric film is formed, and the step After (f) and before the step (g), the dielectric film is patterned by using the same etching mask as that for forming the upper electrode and the upper electrode extension, and the dielectric film for capacitive insulating film Forming the inter-electrode space by etching at least a portion located between the dummy lower electrode and the upper electrode extension portion of the dielectric film for the capacitive insulating film. Further comprising the steps of: forming a film; and deforming the upper electrode extension on the inter-electrode space by heat treatment to bring the upper electrode extension and the dummy lower electrode into contact with each other. f) and by heat treatment during step (g) and the upper electrode and the upper wiring is electrically connected. Therefore, the upper electrode is not exposed to a reducing atmosphere during the manufacturing process, and deterioration of the capacitive insulating film can be prevented.
[0030]
After the step (a) and before the step (b), both the step (a4) of forming a first insulating film on the semiconductor substrate including the local wiring and the first insulating film are penetrated. Then, after the step (a5) of forming the first conductor plug and the second conductor plug electrically connected to the local wiring, and the step (a5), the step insulating film is formed on the semiconductor substrate. Forming a first opening for forming the lower electrode of the storage capacitor portion and a dummy lower electrode connected to the first conductor plug in the step insulating film. A step (a7) of forming a second opening for forming the second electrode, and in the step (c), the second electrode is formed on the side and bottom surfaces of the first opening and the second electrode is formed. Forming the dummy lower electrode on the side and bottom of the opening of the In step (f), the upper electrode extension is formed so as to cover at least part of the dummy lower electrode. In step (g), after forming a second insulating film on the semiconductor substrate, A wiring embedding trench reaching the second conductor plug is formed in the second insulating film and the step insulating film, and the upper wiring is formed by embedding a conductive film in the trench, for example, by a damascene method. The provided upper layer wiring and the upper electrode can be electrically connected.
[0031]
The dielectric film is preferably a high dielectric film or a ferroelectric film in order to realize a semiconductor memory device.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
In the present embodiment, an example will be described in which the present invention is applied to a so-called bit line underlay type DRAM memory cell structure in which the bit line is provided below the storage capacitor portion.
[0033]
FIGS. 1A and 1B sequentially show a cross-sectional view showing a structure of a part of a memory unit in the semiconductor memory device according to the first embodiment of the present invention, and a structure of an upper electrode and a dummy electrode. It is a top view. 2A to 2C are cross-sectional views showing the manufacturing process of the semiconductor memory device in this embodiment. Hereinafter, the structure and the manufacturing method of the semiconductor memory device in this embodiment will be described in order. Here, in each drawing of the present embodiment, only the structure of the memory unit is shown, but the semiconductor memory device of the present embodiment is a mixed device in which a logic circuit element is provided in a logic circuit unit (not shown). is there. However, since the structure of the logic circuit element itself is not directly related to the essence of the present invention, the illustration is omitted.
[0034]
-Memory cell structure-
As shown in FIG. 1, in the DRAM memory cell which is the semiconductor memory device of this embodiment, an element isolation insulating film 11 surrounding an active region and an n-type impurity are formed on the upper surface of a p-type Si substrate 10. A source region 12 and a drain region 13 formed by introduction are provided apart from each other. Note that a portion of the p-type Si substrate 10 interposed between the source region 12 and the drain region 13 functions as a channel region. Further, on the active region of the Si substrate 10, a gate insulating film 14 made of silicon oxide is provided between the source region 12 and the drain region 13, and a gate electrode 15 made of polysilicon is formed on the gate insulating film 14. (Part of the word line) is provided, and an oxide film side wall 16 is provided on the side surface of the gate electrode 15. A memory cell transistor TR is formed by the source region 12, the drain region 13, the channel region, the gate insulating film 14 and the gate electrode 15. In the cross section shown in FIG. 1A, the gate electrode 15 not functioning as the gate of the memory cell transistor TR is shown. However, in the cross section different from FIG. It functions as a gate. Each gate electrode 15 extends in a direction substantially orthogonal to the paper surface, and serves as a word line of the DRAM.
[0035]
Further, a first interlayer insulating film 18 made of BPSG is provided on the Si substrate 10 so as to cover the element isolation insulating film 11, the gate electrode 15, and the oxide film side wall 16. A lower layer memory cell plug 20a made of W (tungsten) that penetrates to reach the source region 12 and a bit line plug 20b that penetrates the first interlayer insulating film 18 and reaches the drain region 13 are provided. Further, on the first interlayer insulating film 18, a bit line 21a made of a W / Ti laminated film connected to the bit line plug 20b and a local wiring made of the same W / Ti laminated film are used for the bit line 21a. 21b. Further, on the first interlayer insulating film 18, for example, NSG (non-doped SiO 2 2 ) Second interlayer insulating film 22 is provided. Then, an upper layer memory cell plug 30a that reaches the lower layer memory cell plug 20a through the second interlayer insulating film 22, a dummy cell plug 30b that reaches the local wiring 21b through the second interlayer insulating film 22, and a second A wiring plug 30c that penetrates through the interlayer insulating film 22 and reaches the local wiring 21b is provided.
[0036]
A lower barrier metal 32a made of TiAlN is further provided on the upper memory cell plug 30a, and a dummy barrier metal 32b made of TiAlN is provided on the dummy cell plug 30b. A lower electrode 33a made of Pt is formed on the lower barrier metal 32a, and a dummy lower electrode 33b is formed on the dummy barrier metal 32b. Further, a BST film ((BaSr) TiO 2 covering both sides of the lower electrode 33a of the lower electrode 33a and the second interlayer insulating film 22). Three Film) 34, a Pt film 35 covering the BST film 34 to the dummy barrier metal 32b, and an upper barrier metal 36 made of TiAlN covering the Pt film 35.
[0037]
A portion of the BST film 34 that is in contact with the lower electrode 33a is a capacitive insulating film 34a. The portion of the Pt film 35 that faces the lower electrode 33a is the upper electrode 35a, and the portion of the Pt film 35 that is in contact with the dummy lower electrode 33b is the upper electrode extension 35b. The lower barrier metal 32a and the lower electrode 33a constitute a storage node SN of the DRAM memory cell. The storage electrode MC is configured by the lower electrode 33a, the capacitor insulating film 34a, and the upper electrode 35a.
[0038]
Further, a third interlayer insulating film 41 made of FSG is provided on the second interlayer insulating film 22 and the upper barrier metal 36, and Cu wiring contacting the wiring plug 30c is provided on the third interlayer insulating film 41. 42 is embedded. That is, the upper electrode 35a is electrically connected to the Cu wiring 42 via the upper electrode extension 35b and the dummy conductor member. Here, the dummy conductor member means a dummy barrier metal 32b, a dummy lower electrode 33b, a dummy cell plug 30b, a local wiring 21b, and a wiring plug 30c each made of a conductor.
[0039]
Further, in the structure shown in FIGS. 1A and 1B, an effective memory cell region Rec including a storage capacitor portion MC, a storage node SN, a memory cell transistor TR, etc., a dummy lower electrode 33b, an upper electrode extension portion 35b, There is a dummy cell region Rdc including the dummy cell plug 30b and the like.
[0040]
A feature of the present embodiment is that no plug that contacts the upper electrode 35a or the upper electrode extension 35b (upper barrier metal 36) is provided, and the dummy lower electrode 33b, the dummy barrier metal 32b, the dummy cell plug 30b, and the local wiring 21b. Thus, the upper electrode 35a is connected to the upper layer wiring (Cu wiring 42).
[0041]
As shown in FIG. 1B, the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a is shared by a large number of memory cells. An electrode 33a (lower barrier metal 32a) and a dummy lower electrode 33b (dummy barrier metal 32b) are provided. A plurality of dummy lower electrodes 33b (dummy barrier metal 32b) are provided below the Pt film 35. If at least one dummy lower electrode 33b is provided below any one of the ends of the Pt film 35, the upper electrode 35a and the dummy lower electrode 33b are electrically connected.
[0042]
According to the present embodiment, there is no plug in contact with the Pt film 35 (upper barrier metal 36) constituting the upper electrode. Therefore, it is necessary to form a contact hole for embedding the plug in the third interlayer insulating film 41. Absent. Therefore, unlike the conventional structure, the Pt film constituting the upper electrode is not exposed in the dry etching (plasma etching) process for forming the contact hole in the upper electrode. That is, when exposed to a reducing atmosphere with the Pt film exposed, oxygen deficiency may occur in the capacitive insulating film (particularly the high dielectric film) made of BST or the like. Here, even if the upper barrier metal made of TiAlN is provided on the Pt film as in this embodiment, the upper barrier metal is thin, and the contact hole is normally overetched when etching the contact hole. In view of the high possibility of reaching the upper electrode made of Pt, the upper barrier metal cannot be expected to have a function of preventing oxygen deficiency of the capacitive insulating film. On the other hand, in the present embodiment, since no contact hole is formed above the Pt film 35, oxygen vacancies in the capacitive insulating film 34a due to exposure of the Pt film to a reducing atmosphere can be reliably avoided. .
[0043]
Further, since the Pt film 35 is not exposed in the step of opening the contact hole in the third interlayer insulating film 41, the same apparatus as the process for forming the logic circuit element is used for etching for forming the contact hole. (Such as in a chamber). Since the formation of the lower electrode 33a, the dummy lower electrode 33b, and the upper electrode 35a made of Pt is performed by a dedicated facility for forming the Pt film, there is a possibility that the device for forming the logic circuit element may be contaminated. Does not occur.
[0044]
-Memory cell manufacturing method-
Next, the manufacturing process of the memory cell of the semiconductor memory device according to the present embodiment will be described with reference to FIGS.
[0045]
In the step shown in FIG. 2A, the following processing is performed. First, an element isolation insulating film 11 surrounding an active region is formed on a p-type Si substrate 10, and a source region 12, a drain region 13, a gate insulating film 14, a gate electrode 15, and an oxide film are formed in the active region. A memory cell transistor composed of the sidewall 16 is formed. The process of forming the memory cell transistor is performed by a known procedure using a known technique such as thermal oxidation, formation and patterning of a polysilicon film, and ion implantation.
[0046]
Next, after a BPSG film is deposited on the memory cell transistor, annealing and planarization by CMP (chemical mechanical polishing) are performed to form the first interlayer insulating film 18. Further, contact holes that penetrate the first interlayer insulating film 18 and reach the source region 12 and the drain region 13 are formed. Next, after forming an n-type polysilicon film in the contact hole and on the first interlayer insulating film 18, planarization is performed by CMP to bury the polysilicon film in each contact hole, thereby lower layer memory cell plugs. 20a and bit line plug 20b are formed.
[0047]
Next, after depositing a W / Ti laminated film on the first interlayer insulating film 18, the W / Ti laminated film is patterned by etching to form a bit line 21a connected to the bit line plug 20b, and at this stage The isolated local wiring 21b is formed without being connected to other members. At that time, when the W film is patterned, the time when the surface of the Ti film is exposed is detected to determine the etching end time of the W film. When the Ti film is patterned, the first memory cell plug 20a made of polysilicon is applied. On the other hand, the etching is performed under the condition that a high selectivity can be obtained.
[0048]
Next, after depositing an NSG (non-doped silicate glass) film on the substrate, planarization by CMP (chemical mechanical polishing) is performed to form a second interlayer insulating film 22. Further, contact holes that penetrate the second interlayer insulating film 22 and reach the lower layer memory cell plug 20a and the local wiring 21b (two locations) are formed. Next, after forming a W film in the contact hole, planarization is performed by CMP to bury the W film in each contact hole and connect the upper layer memory cell plug 30a connected to the lower layer memory cell plug 20a, and 2 Dummy cell plugs 30b and wiring plugs 30c that are in contact with the local wirings 21b at the locations are formed.
[0049]
Next, a TiAlN film having a thickness of about 30 nm and a Pt film having a thickness of about 50 nm are sequentially deposited on the second interlayer insulating film 22. Then, by patterning the TiAlN film and the Pt film, the lower barrier metal 32a connected to the memory cell plug 30a on the second interlayer insulating film 22, the lower electrode 33a made of Pt thereon, and the dummy cell plug 30b And a dummy lower electrode 33b on the dummy barrier metal 32b. Here, when patterning the Pt film, etching is performed under the condition that a high selection can be obtained with respect to the underlying TiAlN film, and when patterning the TiAlN film, the upper memory cell plug 30a made of W as the underlying is not dug down. As described above, etching is performed under conditions with a high selectivity.
[0050]
Next, in the step shown in FIG. 2B, a BST film ((BaSr) TiO 3 having a thickness of about 30 nm covering the second interlayer insulating film 22, the lower electrode 33a, and the dummy lower electrode 33b. Three After forming the film, the BST film is patterned so as to expose the dummy lower electrode 33b, and the BST film 34 serving as the capacitive insulating film 34a covering the lower electrode 33a is formed.
[0051]
Next, a Pt film having a thickness of about 50 nm, a TiAlN film having a thickness of about 6 nm, and a SiO 2 film on the BST film 34 and the dummy lower electrode 33b. 2 A film is sequentially deposited. And SiO 2 After the film is patterned to form the hard mask 37, the TiAlN film and the Pt film are sequentially patterned by dry etching using the hard mask 37 to cover the effective memory cell region Rec and the dummy cell region Rdc. Then, the Pt film 35 including the upper electrode 35a and the upper electrode extension 35b is formed.
[0052]
Next, in the step shown in FIG. 2C, after the hard mask 37 is removed by wet etching with dilute hydrofluoric acid solution, a TEOS film is deposited on the substrate and flattened by CMP to form a third interlayer. An insulating film 41 is formed. Next, after forming a trench reaching the wiring plug 30c in the third interlayer insulating film 41, the Cu wiring 42 is buried in the trench (damascene method), etc., so that the memory cell shown in FIG. The cross-sectional structure is obtained.
[0053]
According to the manufacturing method in the present embodiment, the contact hole that penetrates the third interlayer insulating film 41 and reaches the top of the Pt film 35 (upper barrier metal 36) is formed without increasing the number of photolithography steps in the conventional process. The process can be avoided. In other words, generally, annealing in a reducing atmosphere is often used in a Cu wiring formation process, such as when a wiring embedding trench is formed in the third interlayer insulating film 41. Therefore, when a contact hole is formed on the upper barrier metal 36, hydrogen passes through the thin upper barrier metal 36 or directly contacts the Pt film 35 when the Pt film 35 is exposed by overetching. , Hydrogen may pass through the Pt film 35 and reach the BST film 34. In that case, there is a possibility that the characteristics of the capacitive insulating film 34a may be deteriorated, for example, oxygen in the BST film 34 is lost and oxygen vacancies are generated. On the other hand, as in this embodiment, by avoiding the step of forming the contact hole reaching the Pt film 35, it is possible to reliably suppress the deterioration of the characteristics of the capacitive insulating film 34a due to the cause. The process of forming the Cu wiring 42 corresponds to the process of forming the plug on the conventional upper electrode, and the formation of the local wiring 21b and the wiring plug 30c can be performed using the process of forming the memory cell. In this process, that is, the process of providing a plug directly on the Pt film (upper barrier metal), the photolithography process is not increased.
[0054]
In the present embodiment, the upper electrode 35a and the lower electrode 33a are made of Pt, and the upper barrier metal 36 is made of TiAlN. However, these members are made of another conductive material having oxidation resistance. Also good. Further, although the capacitive insulating film 34a is made of BST, it may be made of another high dielectric material. In particular, the structural formula is ABO Three In the case of a dielectric film having a perovskite structure represented by the formula (2), oxygen atoms are likely to be lost by reduction. Therefore, applying the present invention can provide a great effect.
[0055]
Further, it goes without saying that the present invention is not limited to the hybrid device as in the present embodiment, but can be applied to a semiconductor memory device having a capacitor using a metal electrode such as a general-purpose DRAM or FeRAM.
[0056]
(Second Embodiment)
FIG. 3 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the second embodiment. The method of this embodiment is another method for manufacturing the semiconductor memory device of the first embodiment shown in FIG.
[0057]
In the step shown in FIG. 3A, the process is performed until the lower electrode 33a and the dummy lower electrode 33b are formed by the same procedure as in the first embodiment.
[0058]
Next, in the step shown in FIG. 3B, a BST film ((BaSr) TiO 3 having a thickness of about 30 nm covering the second interlayer insulating film 22, the lower electrode 33a, and the dummy lower electrode 33b. Three Film), a Pt film having a thickness of about 50 nm, a TiAlN film having a thickness of about 6 nm, and SiO 2 2 A film is sequentially deposited. And SiO 2 After the film is patterned to form the hard mask 37, the TiAlN film, the Pt film, and the BST film are sequentially patterned by dry etching using the hard mask 37, and the effective memory cell region Rec and the dummy cell region Rdc are formed. An upper barrier metal 36 to be covered, a Pt film 35 including an upper electrode 35a and an upper electrode extension 35b, and a BST film 34 are formed.
[0059]
Next, in the step shown in FIG. 3C, the hard mask 37 is removed by wet etching using a diluted hydrofluoric acid solution. At this time, since BST is also dissolved by the diluted hydrofluoric acid solution, the portion of the BST film 34 above the dummy barrier metal 32b is also removed. Thereby, the inter-electrode space 8 is formed.
[0060]
Subsequently, in the step shown in FIG. 3 (d), for example, the substrate is heat-treated in an oxygen atmosphere at 500 ° C. for 1 minute, thereby deforming the upper electrode extension 35b located on the interelectrode space 8, and The lower electrode 33b and the upper electrode extension 35b are brought into contact with each other. Since platinum has high fluidity when heated, it can be easily deformed. At this time, the contact between the dummy lower electrode 33b and the upper electrode extension 35b may be ensured by applying pressure to the substrate.
[0061]
Thereafter, although not shown, a fourth interlayer insulating film 41 and a Cu wiring 42 are formed as in the first embodiment.
[0062]
According to the manufacturing method of the present embodiment, a photolithography process for patterning the BST film 34 is not necessary, and the BST film is etched simultaneously with the removal of the hard mask 37, so that the manufacturing is performed as compared with the first embodiment. It is possible to reduce the number of processes and to manufacture easily. Further, by not forming a plug on the upper electrode, similarly to the first embodiment, the BST film 34 that becomes the capacitive insulating film 34a is not exposed to the reducing atmosphere, and the film quality deterioration of the BST film 34 is prevented. be able to.
[0063]
In the present embodiment, the upper electrode 35a and the lower electrode 33a are made of Pt, and the upper barrier metal 36 is made of TiAlN. However, these members are made of another conductive material having oxidation resistance. Also good. Further, although the capacitive insulating film 34a is made of BST, it may be made of another high dielectric material. In particular, the structural formula is ABO Three In the case of a dielectric film having a perovskite structure represented by the formula (2), oxygen atoms are likely to be lost by reduction, so that the present invention can be effectively applied.
[0064]
Further, it goes without saying that the present invention is not limited to the hybrid device as in the present embodiment, but can be applied to a semiconductor memory device having a capacitor using a metal electrode such as a general-purpose DRAM or FeRAM.
[0065]
(Third embodiment)
As a third embodiment of the present invention, a semiconductor memory device when the dummy lower electrode 33b and the dummy barrier metal 32b are not formed in the semiconductor memory device of the first embodiment will be described.
[0066]
FIG. 4 is a cross-sectional view showing the semiconductor memory device of this embodiment. In addition, the same code | symbol is attached | subjected to the same member as FIG.
[0067]
As shown in FIG. 4, the semiconductor memory device of this embodiment includes a Si substrate 10, a source region 12, a drain region 13, a channel region, a gate insulating film 14, and a gate electrode 15 provided on the Si substrate 10. The memory cell transistor TR includes a dielectric capacitor connected to the source region 12 of the memory cell transistor TR by an upper memory cell plug 30a. This dielectric capacitor includes a lower barrier metal 32a provided on the upper memory cell plug 30a, and a lower electrode 33a, a BST film 34, a Pt film 35, and an upper barrier metal 36 provided in this order on the lower barrier metal 32a. And have. A portion of the Pt film 35 facing the lower electrode 33a is an upper electrode 35a, and a portion of the BST film 34 between the lower electrode 33a and the upper electrode 35a is a capacitive insulating film 34a.
[0068]
In addition, the Pt film 35 and the upper barrier metal 36 extend to the side of the lower electrode 33a, and a portion extending on the second interlayer insulating film 22 is an upper electrode extension 35b. A local wiring 21b is provided on the first interlayer insulating film 18 provided on the memory cell transistor TR, and penetrates the third interlayer insulating film 41 provided on the second interlayer insulating film 22 to form Cu. A wiring 42 is provided. The upper electrode extension 35b and the local wiring 21b are connected to each other by a dummy cell plug 30b, and the local wiring 21b and the Cu wiring 42 are connected to each other by a wiring plug 30c. That is, the upper electrode 35a is electrically connected to the Cu wiring 42 via the upper electrode extension 35b and the dummy conductor member. Here, the dummy conductor member means a dummy cell plug 30b, a local wiring 21b, and a wiring plug 30c each made of a conductor.
[0069]
Since the plug that contacts the Pt film 35 can be eliminated without providing the dummy lower electrode and the dummy barrier metal as in the semiconductor memory device of this embodiment, the connection between the upper electrode 35a and the Cu wiring 42 can be performed. It is possible to reliably avoid oxygen vacancies in the capacitive insulating film 34a resulting from exposure of the Pt film to a reducing atmosphere while ensuring the removal.
[0070]
Further, since the Pt film 35 is not exposed in the step of opening the contact hole in the third interlayer insulating film 41, the same apparatus as the process for forming the logic circuit element is used for etching for forming the contact hole. (Such as in a chamber). Since the formation of the lower electrode 33a made of Pt and the upper electrode 35a itself is performed by a dedicated facility for forming a Pt film, there is a risk that the device for forming the logic circuit element may be contaminated. Does not occur in nature.
[0071]
Next, the manufacturing process of the memory cell of the semiconductor memory device in this embodiment will be described.
[0072]
5A to 5C are cross-sectional views illustrating the method for manufacturing the semiconductor memory device of this embodiment.
[0073]
In the step shown in FIG. 5A, the following processing is performed. First, an element isolation insulating film 11 surrounding an active region is formed on a p-type Si substrate 10, and a source region 12, a drain region 13, a gate insulating film 14, a gate electrode 15, and an oxide film are formed in the active region. A memory cell transistor composed of the sidewall 16 is formed. The process of forming the memory cell transistor is performed by a known procedure using a known technique such as thermal oxidation, formation and patterning of a polysilicon film, and ion implantation.
[0074]
Next, after a BPSG film is deposited on the memory cell transistor, annealing and planarization by CMP (chemical mechanical polishing) are performed to form the first interlayer insulating film 18. Further, contact holes that penetrate the first interlayer insulating film 18 and reach the source region 12 and the drain region 13 are formed. Next, after forming an n-type polysilicon film in the contact hole and on the first interlayer insulating film 18, planarization is performed by CMP to bury the polysilicon film in each contact hole, thereby lower layer memory cell plugs. 20a and bit line plug 20b are formed.
[0075]
Next, after depositing a W / Ti laminated film on the first interlayer insulating film 18, the W / Ti laminated film is patterned by etching, and the bit line 21a connected to the bit line plug 20b and the local wiring 21b And form. At that time, when the W film is patterned, the time when the surface of the Ti film is exposed is detected to determine the etching end time of the W film. When the Ti film is patterned, the first memory cell plug 20a made of polysilicon is applied. On the other hand, the etching is performed under the condition that a high selectivity can be obtained.
[0076]
Next, after depositing an NSG film on the substrate, planarization by CMP (chemical mechanical polishing) is performed to form a second interlayer insulating film 22. Further, contact holes that penetrate the second interlayer insulating film 22 and reach the lower layer memory cell plug 20a and the local wiring 21b (two locations) are formed. Next, after forming a W film in the contact hole, planarization is performed by CMP to bury the W film in each contact hole and connect the upper layer memory cell plug 30a connected to the lower layer memory cell plug 20a, and 2 Dummy cell plugs 30b and wiring plugs 30c that are in contact with the local wirings 21b at the locations are formed.
[0077]
Next, a TiAlN film having a thickness of about 30 nm and a Pt film having a thickness of about 50 nm are sequentially deposited on the second interlayer insulating film 22. Then, by patterning the TiAlN film and the Pt film, a lower barrier metal 32a connected to the memory cell plug 30a and a lower electrode 33a made of Pt thereon are formed on the second interlayer insulating film 22. Here, when patterning the Pt film, etching is performed under the condition that a high selection can be obtained with respect to the underlying TiAlN film, and when patterning the TiAlN film, the upper memory cell plug 30a made of W as the underlying is not dug down. As described above, etching is performed under conditions with a high selectivity.
[0078]
Next, in the step shown in FIG. 5B, a BST film ((BaSr) TiO 3 having a thickness of about 30 nm covering the second interlayer insulating film 22 and the lower electrode 33a). Three Film), the BST film is patterned so as to expose the second interlayer insulating film 22, and a BST film 34 to be a capacitive insulating film 34a covering the lower electrode 33a is formed.
[0079]
Next, a Pt film having a thickness of about 50 nm, a TiAlN film having a thickness of about 6 nm, and a SiO 2 film on the BST film 34, the second interlayer insulating film 22 and the dummy cell plug 30b. 2 A film is sequentially deposited. And SiO 2 After the film is patterned to form the hard mask 37, the TiAlN film and the Pt film are sequentially patterned by dry etching using the hard mask 37 to cover the effective memory cell region Rec and the dummy cell region Rdc. Then, the Pt film 35 including the upper electrode 35a and the upper electrode extension 35b is formed.
[0080]
Next, in the step shown in FIG. 5C, after the hard mask 37 is removed by wet etching with dilute hydrofluoric acid solution, a TEOS film is deposited on the substrate and planarized by CMP to form a third interlayer. An insulating film 41 is formed. Next, after forming a trench on the third interlayer insulating film 41, Cu wiring 42 is buried in the trench (damascene method), etc., to obtain the semiconductor memory device of this embodiment. In the step shown in FIG. 5B, the upper electrode extension 35a and the upper barrier metal 36 do not need to completely overlap with the dummy cell plug 30b, and a part thereof overlaps with the dummy cell plug 30b. It only has to be done.
[0081]
In the present embodiment, the case where the semiconductor memory device according to the first embodiment does not include the dummy barrier metal 32b and the dummy lower electrode 33b has been described, but the dummy barrier is also provided in the semiconductor memory device according to the following embodiments. There is no problem even if the metal 32b and the dummy lower electrode 33b are not formed.
[0082]
(Fourth embodiment)
FIG. 6 is a cross-sectional view showing a partial structure of a memory unit in a semiconductor memory device according to the fourth embodiment of the present invention.
[0083]
As shown in the figure, the structure of the memory unit of the present embodiment is different from that of the first embodiment in that the local wiring 21b made of a W / Ti film, the dummy cell plug 30b, and the dummy lower electrode 33b in the first embodiment. Is provided, and a local wiring 23 made of W filling the trench formed in the second interlayer insulating film 22 is provided. The local wiring 23 is formed simultaneously with the upper layer memory cell plug 30a. The other members are the same as the members shown in FIG. 1A, and the same reference numerals as those in FIG.
[0084]
According to the present embodiment, the upper electrode 35a and the Cu wiring 42 are electrically connected via the local wiring 23 made of W, the dummy barrier metal 32b, and the dummy lower electrode 33b. Also in this embodiment, it is not necessary to form a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the third interlayer insulating film 41. Therefore, according to the present embodiment, as in the first embodiment, effects such as prevention of deterioration of the characteristics of the capacitor insulating film 34a and the need for a dedicated facility for forming a memory cell can be exhibited.
[0085]
(Fifth embodiment)
FIG. 7 is a cross-sectional view showing a partial structure of a memory unit in the semiconductor memory device according to the fifth embodiment.
[0086]
As shown in the figure, the structure of the memory portion of this embodiment is different from that of the first embodiment in that an element isolation insulating film is used instead of the local wiring 21b made of the W / Ti film in the first embodiment. 11, a local wiring 24 made of polysilicon is provided, and further, a lower dummy cell plug 20 c penetrating the first interlayer insulating film 18 and contacting the local wiring 24, and a local wiring penetrating the first interlayer insulating film 18. The lower layer wiring plug 20d that is in contact with the wiring 24 is provided. In this embodiment, the dummy cell plug 30b is connected to the lower layer dummy cell plug 20c, and the wiring plug 30c is connected to the lower layer wiring plug 20d. The local wiring 24 is formed simultaneously with the gate electrode 15. The other members are the same as the members shown in FIG. 1A, and the same reference numerals as those in FIG.
[0087]
According to this embodiment, the upper electrode 35a and the Cu wiring 42 are connected via the dummy lower electrode 33b, the dummy barrier metal 32b, the dummy cell plug 30b, the lower layer dummy cell plug 20c, the local wiring 24, the lower layer wiring plug 20d, and the wiring plug 30c. Electrically connected. Also in this embodiment, it is not necessary to form a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the third interlayer insulating film 41. Therefore, according to the present embodiment, as in the first embodiment, effects such as prevention of deterioration of the characteristics of the capacitor insulating film 34a and the need for a dedicated facility for forming a memory cell can be exhibited.
[0088]
(Sixth embodiment)
FIG. 8 is a cross-sectional view showing a partial structure of the memory unit in the semiconductor memory device according to the sixth embodiment.
[0089]
As shown in the figure, the structure of the memory unit of the present embodiment is different from that of the first embodiment in that, in the Si substrate 10, instead of the local wiring 21b made of the W / Ti film in the first embodiment. A local wiring 25 made of an impurity diffusion layer is provided, and further, a lower dummy cell plug 20c that penetrates the first interlayer insulating film 18 and contacts the local wiring 25, and a local wiring 25 that penetrates the first interlayer insulating film 18 The lower wiring plug 20d is in contact. In this embodiment, the dummy cell plug 30b is connected to the lower layer dummy cell plug 20c, and the wiring plug 30c is connected to the lower layer wiring plug 20d. The local wiring 25 is formed simultaneously with the source / drain regions 12 and 13. The other members are the same as the members shown in FIG. 1A, and the same reference numerals as those in FIG.
[0090]
According to this embodiment, the upper electrode 35a and the Cu wiring 42 are connected via the dummy lower electrode 33b, the dummy barrier metal 32b, the dummy cell plug 30b, the lower layer dummy cell plug 20c, the local wiring 25, the lower layer wiring plug 20d, and the wiring plug 30c. Electrically connected. Also in this embodiment, it is not necessary to form a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the third interlayer insulating film 41. Therefore, according to the present embodiment, as in the first embodiment, effects such as prevention of deterioration of the characteristics of the capacitor insulating film 34a and the need for a dedicated facility for forming a memory cell can be exhibited.
[0091]
(Seventh embodiment)
In the first to sixth embodiments, the example in which the present invention is applied to the bit line underlay type DRAM memory cell structure has been described. However, in the present embodiment, the bit line is a storage capacitor unit. An example in which the present invention is applied to a DRAM memory cell structure on the bit line placed above the bit line will be described. FIG. 9 is a cross-sectional view showing a partial structure of the memory unit in the semiconductor memory device according to the seventh embodiment. FIGS. 10A to 10C are cross-sectional views illustrating the manufacturing steps of the semiconductor memory device according to the seventh embodiment. Hereinafter, the structure and the manufacturing method of the semiconductor memory device in this embodiment will be described in order. Here, in each drawing of the present embodiment, only the structure of the memory unit is shown, but the semiconductor memory device of the present embodiment is similar to the first embodiment in the logic circuit element in the logic circuit unit not shown. Is a mixed-type device. However, since the structure of the logic circuit element itself is not directly related to the essence of the present invention, the illustration is omitted.
[0092]
As shown in FIG. 9, the memory portion of this embodiment is similar to the fifth embodiment in that the element isolation insulating film 11 is replaced with the local wiring 21b made of the W / Ti film in the first embodiment. A local wiring 24 made of polysilicon is provided thereon, and further, a lower dummy cell plug 20c that penetrates the first interlayer insulating film 18 and contacts the local wiring 24, and a local wiring 24 that penetrates the first interlayer insulating film 18. And a lower layer wiring plug 20d in contact with each other.
[0093]
In the present embodiment, the storage capacitor MC and the dummy cell are provided on the first interlayer insulating film 18, and the dummy lower electrode 33b (dummy barrier metal 32b) is directly connected to the lower dummy cell plug 20c and the Cu wiring 42. Are directly connected to the lower wiring plug 20d. The local wiring 24 is formed from the same polysilicon film as the gate electrode 15.
[0094]
Further, on the bit line plug 20b, an upper layer bit line plug 51 that reaches the bit line plug 20b through the second interlayer insulating film 22, an insulator film 52 that covers the side surface of the upper layer bit line plug 51, and A bit line 53 made of a Cu film embedded in the third interlayer insulating film 41 is provided. That is, it has a structure of a bit-line-mounted DRAM memory cell in which the bit line is provided above the storage capacitor MC.
[0095]
The other members in FIG. 9 are the same as the members shown in FIG. 1A, and the same reference numerals as those in FIG.
[0096]
According to the present embodiment, the upper electrode 35a and the Cu wiring 42 are electrically connected via the dummy lower electrode 33b, the dummy barrier metal 32b, the dummy cell plug 30b, the lower layer dummy cell plug 20c, the local wiring 24, and the lower layer wiring plug 20d. Is done. Also in this embodiment, it is not necessary to form a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the third interlayer insulating film 41. Therefore, according to the present embodiment, while adopting the bit line top-type structure, as in the first embodiment, the characteristics of the capacitor insulating film 34a can be prevented from being deteriorated, and dedicated equipment for forming the memory cell can be eliminated. The effect can be demonstrated.
[0097]
Next, the manufacturing process of the memory cell of the semiconductor memory device in this embodiment will be described with reference to FIGS.
[0098]
In the process shown in FIG. 10A, the following processing is performed. First, an element isolation insulating film 11 surrounding an active region is formed on a p-type Si substrate 10, and a source region 12, a drain region 13, a gate insulating film 14, a gate electrode 15, and an oxide film are formed in the active region. A memory cell transistor composed of the sidewall 16 is formed. The process of forming the memory cell transistor is performed by a known procedure using a known technique such as thermal oxidation, formation and patterning of a polysilicon film, and ion implantation. At this time, when the gate electrode 15 is formed, the local wiring 24 made of polysilicon is formed on the element isolation insulating film 11 at the same time.
[0099]
Next, after a BPSG film is deposited on the memory cell transistor, annealing and planarization by CMP (chemical mechanical polishing) are performed to form the first interlayer insulating film 18. Further, contact holes that penetrate the first interlayer insulating film 18 and reach the source region 12, the drain region 13, and the local wiring 24 are formed. Next, after forming an n-type polysilicon film in the contact hole and on the first interlayer insulating film 18, planarization is performed by CMP to bury the polysilicon film in each contact hole, thereby lower layer memory cell plugs. 20a, bit line plug 20b, lower dummy cell plug 20c, and lower wiring plug 20d are formed.
[0100]
Next, a TiAlN film having a thickness of about 30 nm and a Pt film having a thickness of about 50 nm are sequentially deposited on the first interlayer insulating film 18. Then, by patterning the TiAlN film and the Pt film, the barrier metal 32a connected to the lower layer memory cell plug 20a on the first interlayer insulating film 18, the lower electrode 33a made of Pt thereon, and the lower layer dummy cell plug A dummy barrier metal 32b connected to 20b and a dummy lower electrode 33b thereon are formed. Here, when patterning the Pt film, etching is performed under the condition that a high selection can be obtained with respect to the underlying TiAlN film, and when patterning the TiAlN film, the upper memory cell plug 30a made of W as the underlying is not dug down. As described above, etching is performed under conditions with a high selectivity.
[0101]
Next, a BST film ((BaSr) TiO 3 having a thickness of about 30 nm covering the first interlayer insulating film 18, the lower electrode 33a, and the dummy lower electrode 33b. Three After forming the film, the BST film is patterned so as to expose the dummy lower electrode 33b, and the BST film 34 serving as the capacitive insulating film 34a covering the lower electrode 33a is formed.
[0102]
Next, a Pt film having a thickness of about 50 nm, a TiAlN film having a thickness of about 6 nm, and a SiO 2 film on the BST film 34 and the dummy lower electrode 33b. 2 A film is sequentially deposited. And SiO 2 After the film is patterned to form the hard mask 37, the TiAlN film and the Pt film are sequentially patterned by dry etching using the hard mask 37 to cover the effective memory cell region Rec and the dummy cell region Rdc. Then, the Pt film 35 including the upper electrode 35a and the upper electrode extension 35b is formed. At this time, a portion of the hard mask 37 located above the bit line plug 20b is also deleted, and an opening 59 is formed.
[0103]
Next, in the step shown in FIG. 10B, after the second interlayer insulating film 22 is deposited, the second interlayer insulating film 22 is planarized by CMP until the hard mask 37 is exposed. Then, a contact hole 60 that penetrates the hard mask 37 and reaches the bit line plug 20b is formed. At this time, the insulating film 52 is formed on the side surface of the contact hole 60 by keeping the contact hole 60 sufficiently smaller than the inner diameter of the opening 59 formed in the step shown in FIG. .
[0104]
Next, in the step shown in FIG. 10C, a trench that penetrates through the second interlayer insulating film 22 and reaches the lower wiring plug 20d is formed. Then, the Cu film is deposited and CMP is performed to bury the Cu film in the contact hole 60 and the trench on the lower wiring plug 20d, thereby forming the upper bit line plug 51 and the Cu wiring.
[0105]
Thereafter, the bit line 53 is formed by depositing and planarizing the third interlayer insulating film 41, forming a contact hole and a trench in the third interlayer insulating film 41, and embedding the Cu film in the contact hole and the trench. (Dual Damascene method) Thereby, the structure of the memory cell shown in FIG. 9 is obtained.
[0106]
According to the manufacturing method in the present embodiment, it is possible to avoid the step of forming a contact hole reaching the top of the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the hard mask 37. Similar to the manufacturing method in the embodiment, it is possible to reliably suppress the deterioration of the characteristics of the capacitive insulating film 34a caused by exposure to the reducing atmosphere.
[0107]
Further, in this embodiment, since the bit line is disposed above the storage capacitor portion, in the DRAM mixed process, it is necessary to form the bit line in a separate process as compared with the structure in which the bit line is disposed below the storage capacitor portion. And easy to manufacture. Therefore, the semiconductor memory device of this embodiment is advantageous in terms of cost.
[0108]
In the present embodiment, the upper electrode 35a and the lower electrode 33a are made of Pt, and the upper barrier metal 36 is made of TiAlN. However, these members are made of another conductive material having oxidation resistance. Also good. Further, although the capacitive insulating film 34a is made of BST, it may be made of another high dielectric material. In particular, the structural formula is ABO Three In the case of a dielectric film having a perovskite structure represented by the formula (2), oxygen atoms are likely to be lost by reduction. Therefore, applying the present invention can provide a great effect.
[0109]
Further, it goes without saying that the present invention is not limited to the hybrid device as in the present embodiment, but can be applied to a semiconductor memory device having a capacitor using a metal electrode such as a general-purpose DRAM or FeRAM.
[0110]
(Eighth embodiment)
Also in this embodiment, as in the seventh embodiment, an example in which the present invention is applied to a DRAM memory cell structure of the bit line top type in which the bit line is provided above the storage capacitor portion will be described. FIG. 11 is a cross-sectional view showing a partial structure of a memory unit in the semiconductor memory device according to the eighth embodiment. 12A to 12C are cross-sectional views illustrating the manufacturing steps of the semiconductor memory device according to the eighth embodiment. Hereinafter, the structure and the manufacturing method of the semiconductor memory device in this embodiment will be described in order. Here, in each drawing of the present embodiment, only the structure of the memory unit is shown, but the semiconductor memory device of the present embodiment is similar to the first embodiment in the logic circuit element in the logic circuit unit not shown. Is a mixed-type device. However, since the structure of the logic circuit element itself is not directly related to the essence of the present invention, the illustration is omitted.
[0111]
As shown in FIG. 11, the memory portion of this embodiment is similar to the fifth embodiment in that the element isolation insulating film 11 is replaced with the local wiring 21b made of the W / Ti film in the first embodiment. A local wiring 24 made of polysilicon is provided thereon, and further, a lower dummy cell plug 20c that penetrates the first interlayer insulating film 18 and contacts the local wiring 24, and a local wiring 24 that penetrates the first interlayer insulating film 18. And a lower layer wiring plug 20d in contact with each other.
[0112]
Further, a lower barrier metal 54a and a lower electrode 33a made of TiAlN are provided from the bottom surface to the entire side surface of one opening in the drawing provided in the second interlayer insulating film 22. On the other hand, in a part of another opening provided in the second interlayer insulating film 22, a dummy lower barrier metal 54b and a dummy lower electrode 33b made of TiAlN are provided from the side surface to the bottom surface of the opening. A BST film 34 is provided on the lower electrode 33a, and a Pt film 35 and an upper barrier metal 36 are provided on the BST film 34 and the dummy lower electrode 33b. The portion of the BST film 34 that contacts the lower electrode 33a is the capacitive insulating film 34a, the portion of the Pt film 35 that faces the lower electrode 33a is the upper electrode 35a, and the portion of the Pt film 35 that contacts the dummy lower electrode 33b Is the upper electrode extension 35b. That is, the cylindrical storage capacitor MC and the dummy cell are provided across the first interlayer insulating film 18 and the second interlayer insulating film 22, and the dummy lower electrode 33b (dummy lower barrier metal 54b) is directly connected to the lower dummy cell plug 20c. In addition, the Cu wiring 42 is directly connected to the lower wiring plug 20d. The local wiring 24 is formed from the same polysilicon film as the gate electrode 15. Note that the planar shape of the cylindrical storage capacity MC may be any of a circle, a rectangle, and other polygons.
[0113]
Further, on the bit line plug 20b, the upper bit line plug 51 that reaches the bit line plug 20b through the second interlayer insulating film 22 and the third interlayer insulating film 41, and the side surface of the upper bit line plug 51 are provided. A covering insulating film 52 and a bit line 53 made of a Cu film embedded in the third interlayer insulating film 41 are provided. That is, it has a structure of a bit-line-mounted DRAM memory cell in which the bit line is provided above the storage capacitor MC.
[0114]
The other members in FIG. 11 are the same as the members shown in FIG. 1A, and the same reference numerals as those in FIG.
[0115]
According to the present embodiment, the upper electrode 35a and the Cu wiring 42 are electrically connected via the dummy lower electrode 33b, the dummy lower barrier metal 54b, the lower layer dummy cell plug 20c, the local wiring 24, and the lower layer wiring plug 20d. Also in this embodiment, it is not necessary to form a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the third interlayer insulating film 41. Therefore, according to the present embodiment, while adopting a bit line-mounted structure, as in the first embodiment, the characteristics of the capacitor insulating film 34a are prevented from being deteriorated, and dedicated equipment for forming a memory cell is not required. The effect of can be demonstrated.
[0116]
Next, the manufacturing process of the memory cell of the semiconductor memory device in the present embodiment will be described with reference to FIGS.
[0117]
In the process shown in FIG. 12A, the following processing is performed. First, an element isolation insulating film 11 surrounding an active region is formed on a p-type Si substrate 10, and a source region 12, a drain region 13, a gate insulating film 14, a gate electrode 15, and an oxide film are formed in the active region. A memory cell transistor composed of the sidewall 16 is formed. The process of forming the memory cell transistor is performed by a known procedure using a known technique such as thermal oxidation, formation and patterning of a polysilicon film, and ion implantation. At this time, when the gate electrode 15 is formed, the local wiring 24 made of polysilicon is formed on the element isolation insulating film 11 at the same time.
[0118]
Next, after a BPSG film is deposited on the memory cell transistor, annealing and planarization by CMP (chemical mechanical polishing) are performed to form the first interlayer insulating film 18. Further, contact holes that penetrate the first interlayer insulating film 18 and reach the source region 12, the drain region 13, and the local wiring 24 are formed. Next, after an n-type polysilicon film is formed in the contact hole and on the first interlayer insulating film 18, planarization is performed by CMP to embed a polysilicon film in each contact hole.
[0119]
Next, an NSG film is deposited on the first interlayer insulating film 18 and then planarized by CMP to form a second interlayer insulating film 22. Then, openings for exposing the lower layer memory cell plug 20a and the dummy cell plug 20c are formed in the second interlayer insulating film 22 at two locations in the drawing.
[0120]
Next, after depositing a TiAlN film having a thickness of about 6 nm and a Pt film having a thickness of about 30 nm on the substrate, CMP is performed until the upper surface of the second interlayer insulating film 22 is exposed. The lower barrier metal 54a, the lower electrode 33a, the lower dummy barrier metal 54b, and the dummy lower electrode 33b are formed, leaving the TiAlN film and the Pt film on the bottom and side surfaces of the opening. Next, a BST film ((BaSr) TiO 2 having a thickness of about 30 nm is formed on the substrate. Three Then, the dummy cell region is removed by etching to form a BST film 34 including a capacitive insulating film 34a. Next, a Pt film 35A having a thickness of about 30 nm and a TiAlN film 36A having a thickness of about 6 nm are sequentially deposited so as to cover the BST film 34, the second interlayer insulating film 22, and the dummy lower electrode 33b.
[0121]
Next, in the step shown in FIG. 12B, a hard mask 37 is formed to cover the effective memory cell region Rec and the dummy cell region Rdc and open other regions. At this time, the hard mask 37 has an opening 61 in a region located above the lower bit line plug 20b. Thereafter, the TiAlN film 36A and the Pt film 35A are sequentially patterned by dry etching using the hard mask 37 as an etching mask, and the upper barrier metal 36 covering the effective memory cell region Rec and the dummy cell region Rdc, the upper electrode 35a, A Pt film 35 including the upper electrode extension 35b is formed. At this time, the TiAlN film and the Pt film are removed in regions other than the effective memory cell region Rec and the dummy cell region Rdc.
[0122]
Next, in the step shown in FIG. 12C, after the third interlayer insulating film 41 is deposited, the third interlayer insulating film 41 is planarized by CMP. At this time, the opening 61 is temporarily filled with an insulator.
[0123]
Subsequently, an opening 61 ′ that reaches the bit line plug 20b through the third interlayer insulating film 41 and the second interlayer insulating film 22 is opened by anisotropic etching. At this time, the insulating film 52 is formed on the side surface of the opening 61 ′ by making the inner diameter of the opening 61 ′ sufficiently smaller than the opening 61.
[0124]
Next, although not shown, a contact hole that penetrates the third interlayer insulating film 41 and the second interlayer insulating film 22 and reaches the lower wiring plug 20d is formed. Then, Cu film deposition and CMP are performed to embed the Cu film in each contact hole, thereby forming the upper bit line plug 51 and the Cu wiring 42.
[0125]
Thereafter, the bit line 53 is formed by depositing and planarizing the fifth interlayer insulating film 55, forming a contact hole and a trench in the fifth interlayer insulating film 55, and embedding the Cu film in the contact hole and the trench. (Dual Damascene method) Thereby, the structure of the memory cell shown in FIG. 11 is obtained.
[0126]
According to the manufacturing method in the present embodiment, it is possible to avoid the step of forming a contact hole reaching the top of the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the third interlayer insulating film 41. Similarly to the manufacturing method in the first embodiment, it is possible to reliably suppress the deterioration of the characteristics of the capacitive insulating film 34a caused by exposure to the reducing atmosphere.
[0127]
Further, since the storage capacity portion MC has a cylindrical structure, the capacity per unit area of the substrate is increased, so that a DRAM having memory cells arranged at high density can be obtained.
[0128]
In the present embodiment, the upper electrode 35a and the lower electrode 33a are made of Pt, and the upper barrier metal 36 is made of TiAlN. However, these members are made of another conductive material having oxidation resistance. Also good. Further, although the capacitive insulating film 34a is made of BST, it may be made of another high dielectric material. In particular, the structural formula is ABO Three In the case of a dielectric film having a perovskite structure represented by the formula (2), oxygen atoms are likely to be lost by reduction. Therefore, applying the present invention can provide a great effect.
[0129]
Further, it goes without saying that the present invention is not limited to the hybrid device as in the present embodiment, but can be applied to a semiconductor memory device having a capacitor using a metal electrode such as a general-purpose DRAM or FeRAM.
[0130]
In the present embodiment, an example in which the structure of the cylindrical storage capacitor portion is applied to a bit line-mounted memory cell has been described. However, the structure of the cylindrical storage capacitor portion shown in FIG. It is also possible to apply to a type of memory cell.
[0131]
(Other embodiments)
In the seventh and eighth embodiments, the polysilicon film serving as the gate wiring is used as the local wiring. However, even in the DRAM memory cell having the bit line placement type structure as in the seventh and eighth embodiments. The same structure as in the fourth and sixth embodiments can be adopted. That is, in the DRAM memory cell having the bit line top type structure, the local wiring 23 made of the buried W film shown in FIG. 6 and the local wiring 25 made of the impurity diffusion layer shown in FIG. 8 may be provided.
[0132]
Alternatively, the dummy lower electrode may be in direct contact with the Cu wiring.
[0133]
In each of the above embodiments, an example in which the present invention is applied to a mixed semiconductor memory device including a DRAM and a logic circuit has been described. However, the present invention is not limited to such an embodiment, Even can be applied.
[0134]
The present invention can also be applied to a semiconductor memory device using a ferroelectric film such as FeRAM as a capacitive insulating film. In this case, either a general-purpose memory type or a memory / logic mixed type may be used.
[0135]
In the above embodiment, a hard mask is formed on the upper electrode, but a resist mask may be formed instead of the hard mask depending on the type of the conductive material of the upper electrode and the lower electrode. However, by using a hard mask, it is possible to suppress the collapse of the mask pattern during etching, so that the patterning accuracy can be improved.
[0136]
Although the dummy lower electrode is provided in the first, second, and fourth to eighth embodiments of the present invention, the dummy lower electrode is not necessarily provided. Therefore, the dummy conductor member that connects the upper electrode and the Cu wiring includes at least one of the dummy lower electrode, the dummy cell plug, and the local wiring.
[0137]
【The invention's effect】
According to the present invention, since the upper electrode and the upper layer wiring can be reliably electrically connected without exposing the upper electrode, it is possible to realize a semiconductor memory device with little deterioration in the characteristics of the capacitive insulating film. .
[Brief description of the drawings]
FIGS. 1A and 1B are a cross-sectional view showing a partial structure of a memory unit in a semiconductor memory device according to a first embodiment of the present invention, and a structure of an upper electrode and a dummy electrode, respectively. FIG.
FIGS. 2A to 2C are process cross-sectional views illustrating a manufacturing process of a semiconductor memory device according to a first embodiment of the present invention. FIGS.
FIGS. 3A to 3D are process cross-sectional views illustrating a manufacturing process of a semiconductor memory device according to a second embodiment of the present invention. FIGS.
FIG. 4 is a cross-sectional view showing a semiconductor memory device according to a third embodiment of the present invention.
5A to 5C are process cross-sectional views illustrating a method for manufacturing a semiconductor memory device according to a third embodiment.
FIG. 6 is a cross-sectional view showing a partial structure of a memory unit in a semiconductor memory device according to a fourth embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a partial structure of a memory section in a semiconductor memory device according to a fifth embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a partial structure of a memory unit in a semiconductor memory device according to a sixth embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a partial structure of a memory unit in a semiconductor memory device according to a seventh embodiment of the present invention.
FIGS. 10A to 10C are process cross-sectional views illustrating a manufacturing process of a semiconductor memory device according to a seventh embodiment of the present invention. FIGS.
FIG. 11 is a cross-sectional view showing a partial structure of a memory section in a semiconductor memory device according to an eighth embodiment of the present invention.
12A to 12C are process cross-sectional views illustrating a manufacturing process of a semiconductor memory device according to an eighth embodiment of the present invention.
[Explanation of symbols]
8 Space between electrodes
10 Si substrate
11 Insulating film for element isolation
12 Source region
13 Drain region
14 Gate insulation film
15 Gate electrode
16 Oxide film sidewall
18 First interlayer insulating film
20a Lower layer memory cell plug
20b bit line plug
20c Lower layer dummy cell plug
20d Lower layer wiring plug
21a bit line
21b Local wiring
22 Second interlayer insulating film
30a Upper layer memory cell plug
30b Dummy cell plug
30c wiring plug
32a Lower barrier metal
32b Dummy barrier metal
33a Lower electrode
33b Dummy lower electrode
34 BST film
34a capacitive insulating film
35,35A Pt film
35a Upper electrode
35b Upper electrode extension
36 Upper barrier metal
36A TiAlN film
37 hard mask
41 Third interlayer insulating film
42 Cu wiring
51 Upper bit line plug
52 Insulator film
59, 61, 61 'opening
60 Contact hole

Claims (24)

半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、
上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、
上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、
上記ダミー導体部材に電気的に接続される上層配線とを備え、
上記ダミー導体部材は、上記下部電極と同じ導体膜から形成されたダミー下部電極を含むことを特徴とする半導体記憶装置。A storage capacitor portion formed on the insulating layer on the semiconductor substrate and configured by a lower electrode, an upper electrode, and a capacitor insulating film interposed between the lower electrode and the upper electrode;
An upper electrode extension provided continuously to the upper electrode of the storage capacity section;
A dummy conductor member provided so as to be at least partially in contact with the upper electrode extension portion;
An upper layer wiring electrically connected to the dummy conductor member ,
The semiconductor memory device, wherein the dummy conductor member includes a dummy lower electrode formed of the same conductor film as the lower electrode . 請求項１に記載の半導体記憶装置において、
上記ダミー導体部材は、上記絶縁層に設けられたトレンチを埋める導体膜を含むことを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1 ,
The semiconductor memory device, wherein the dummy conductor member includes a conductor film filling a trench provided in the insulating layer. 請求項１に記載の半導体記憶装置において、
上記ダミー導体部材は、上記絶縁層下の上記半導体基板上に設けられた局所配線と、上記絶縁層を貫通して上記上部電極延長部と上記局所配線とを電気的に接続する導体プラグをさらに含むことを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1 ,
The dummy conductor member further includes a local wiring provided on the semiconductor substrate under the insulating layer, and a conductor plug that penetrates the insulating layer and electrically connects the upper electrode extension and the local wiring. A semiconductor memory device comprising: 請求項３に記載の半導体記憶装置において、
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線をさらに備え、
上記局所配線は、上記ビット線と同じ導体膜から形成されていることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 3 .
A bit line formed below the storage capacitor portion with the insulating layer interposed therebetween;
The semiconductor memory device, wherein the local wiring is formed of the same conductor film as the bit line. 請求項３または４に記載の半導体記憶装置において、
平面的に見て上記上部電極延長部の少なくとも一部は、上記導体プラグとオーバーラップしていることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 3 or 4 ,
A semiconductor memory device, wherein at least a part of the upper electrode extension portion overlaps with the conductor plug when viewed in a plan view. 請求項１に記載の半導体記憶装置において、
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、
上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側の領域に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、
上記絶縁層を貫通して上記局所配線を接続する導体プラグとをさらに備えていることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1 ,
An insulating film for element isolation provided on the semiconductor substrate below the insulating layer;
A memory cell transistor provided in a region surrounded by the element isolation insulating film of the semiconductor substrate and having a gate electrode and an impurity diffusion layer provided in regions on both sides of the gate electrode in the semiconductor substrate;
Local wiring provided on the element isolation insulating film and formed from the same conductor film as the gate electrode;
A semiconductor memory device, further comprising a conductor plug that penetrates the insulating layer and connects the local wiring. 請求項１に記載の半導体記憶装置において、
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えていることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1 ,
A memory cell transistor provided on the semiconductor substrate and having a gate electrode and an impurity diffusion layer provided on both sides of the gate electrode in the semiconductor substrate;
Local wiring formed from another impurity diffusion layer provided apart from the impurity diffusion layer of the semiconductor substrate;
A semiconductor memory device, further comprising a conductor plug penetrating the insulating layer and connected to the local wiring. 請求項１に記載の半導体記憶装置において、
上記上層配線は上記ダミー下部電極に接触していることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1 ,
The semiconductor memory device, wherein the upper layer wiring is in contact with the dummy lower electrode. 半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、A storage capacitor portion formed on the insulating layer on the semiconductor substrate and configured by a lower electrode, an upper electrode, and a capacitor insulating film interposed between the lower electrode and the upper electrode;
上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、  An upper electrode extension provided continuously to the upper electrode of the storage capacity section;
上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、  A dummy conductor member provided so as to be at least partially in contact with the upper electrode extension portion;
上記ダミー導体部材に電気的に接続される上層配線とを備え、  An upper layer wiring electrically connected to the dummy conductor member,
上記ダミー導体部材は、上記絶縁層下の上記半導体基板上に設けられた局所配線と、上記絶縁層を貫通して上記上部電極延長部と上記局所配線とを電気的に接続する導体プラグを含むことを特徴とする半導体記憶装置。  The dummy conductor member includes a local wiring provided on the semiconductor substrate below the insulating layer, and a conductor plug that penetrates the insulating layer and electrically connects the upper electrode extension and the local wiring. A semiconductor memory device. 請求項９に記載の半導体記憶装置において、The semiconductor memory device according to claim 9.
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線をさらに備え、  A bit line formed below the storage capacitor portion with the insulating layer interposed therebetween;
上記局所配線は、上記ビット線と同じ導体膜から形成されていることを特徴とする半導体記憶装置。  The semiconductor memory device, wherein the local wiring is formed of the same conductor film as the bit line. 請求項９または１０に記載の半導体記憶装置において、The semiconductor memory device according to claim 9 or 10,
平面的に見て上記上部電極延長部の少なくとも一部は、上記導体プラグとオーバーラップしていることを特徴とする半導体記憶装置。  A semiconductor memory device, wherein at least a part of the upper electrode extension portion overlaps with the conductor plug when viewed in a plan view. 半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、A storage capacitor portion formed on the insulating layer on the semiconductor substrate and configured by a lower electrode, an upper electrode, and a capacitor insulating film interposed between the lower electrode and the upper electrode;
上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、  An upper electrode extension provided continuously to the upper electrode of the storage capacity section;
上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、  A dummy conductor member provided so as to be at least partially in contact with the upper electrode extension portion;
上記ダミー導体部材に電気的に接続される上層配線と、  Upper layer wiring electrically connected to the dummy conductor member;
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、  An insulating film for element isolation provided on the semiconductor substrate below the insulating layer;
上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側の領域に設けられた不純物拡散層とを有するメモリセルトランジスタと、  A memory cell transistor provided in a region surrounded by the element isolation insulating film of the semiconductor substrate and having a gate electrode and an impurity diffusion layer provided in regions on both sides of the gate electrode in the semiconductor substrate;
上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、  Local wiring provided on the element isolation insulating film and formed from the same conductor film as the gate electrode;
上記絶縁層を貫通して上記局所配線を接続する導体プラグとを備えていることを特徴とする半導体記憶装置。  A semiconductor memory device comprising: a conductor plug that penetrates the insulating layer and connects the local wiring. 半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、A storage capacitor portion formed on the insulating layer on the semiconductor substrate and configured by a lower electrode, an upper electrode, and a capacitor insulating film interposed between the lower electrode and the upper electrode;
上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、  An upper electrode extension provided continuously to the upper electrode of the storage capacity section;
上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、  A dummy conductor member provided so as to be at least partially in contact with the upper electrode extension portion;
上記ダミー導体部材に電気的に接続される上層配線と、  Upper layer wiring electrically connected to the dummy conductor member;
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、  A memory cell transistor provided on the semiconductor substrate and having a gate electrode and an impurity diffusion layer provided on both sides of the gate electrode in the semiconductor substrate;
上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、  Local wiring formed from another impurity diffusion layer provided apart from the impurity diffusion layer of the semiconductor substrate;
上記絶縁層を貫通して上記局所配線に接続される導体プラグとを備えていることを特徴とする半導体記憶装置。  A semiconductor memory device comprising: a conductor plug penetrating the insulating layer and connected to the local wiring. 請求項１〜１３のうちいずれか１つに記載の半導体記憶装置において、
上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上部電極を有していることを特徴とする半導体記憶装置。The semiconductor memory device according to any one of claims 1 to 13 ,
The storage capacitor section includes a cylindrical lower electrode, a capacitor insulating film, and an upper electrode. 請求項１〜１４のうちいずれか１つに記載の半導体記憶装置において、
上記容量絶縁膜は、高誘電体膜または強誘電体膜であることを特徴とする半導体記憶装置。 15. The semiconductor memory device according to claim 1, wherein
The semiconductor memory device, wherein the capacitor insulating film is a high dielectric film or a ferroelectric film. 下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、
半導体基板上に局所配線を形成する工程（ａ）と、
上記工程（ａ）の後に、上記半導体基板の上に第１の導体膜を形成する工程（ｂ）と、
上記第１の導体膜をパターニングして、少なくとも上記下部電極を形成する工程（ｃ）と、
上記下部電極を覆う上記容量絶縁膜となる誘電体膜を形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記半導体基板の上に第２の導体膜を形成する工程（ｅ）と、
上記第２の導体膜をパターニングして、上記下部電極の全体を覆う上記上部電極と、上記局所配線の少なくとも一部を覆い上記上部電極と連続する上部電極延長部とを一体化形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記半導体基板上に少なくとも上記局所配線及び上記上部電極延長部を介して上記上部電極に電気的に接続される上記上層配線を形成する工程（ｇ）とを備え、
上記工程（ｃ）は、上記下部電極と離間して、上記局所配線の少なくとも一部を覆う上記第１の導電膜からなるダミー下部電極を形成する工程を含み、
上記局所配線と上記上部電極延長部とは、上記ダミー下部電極を介して電気的に接続されることを特徴とする半導体記憶装置の製造方法。A storage capacitor portion including a lower electrode, an upper electrode, and a capacitor insulating film interposed between the lower electrode and the upper electrode, and an upper layer wiring electrically connected to the upper electrode of the storage capacitor portion. A method for manufacturing a semiconductor memory device, comprising:
Forming a local wiring on the semiconductor substrate (a);
A step (b) of forming a first conductor film on the semiconductor substrate after the step (a);
Patterning the first conductor film to form at least the lower electrode (c);
A step (d) of forming a dielectric film serving as the capacitive insulating film covering the lower electrode;
A step (e) of forming a second conductor film on the semiconductor substrate after the step (d);
Patterning the second conductive film to integrally form the upper electrode that covers the entire lower electrode and the upper electrode extension that covers at least a portion of the local wiring and is continuous with the upper electrode ( f) and
After the step (f), a step (g) of forming the upper layer wiring electrically connected to the upper electrode via at least the local wiring and the upper electrode extension on the semiconductor substrate ,
The step (c) includes a step of forming a dummy lower electrode made of the first conductive film that is separated from the lower electrode and covers at least a part of the local wiring,
The method of manufacturing a semiconductor memory device, wherein the local wiring and the upper electrode extension are electrically connected through the dummy lower electrode . 請求項１６に記載の半導体記憶装置の製造方法において、
上記工程（ａ）の後、上記工程（ｂ）の前に、上記局所配線を含む上記半導体基板上に第１の絶縁膜を形成する工程（ａ２）と、上記第１の絶縁膜を貫通して、共に上記局所配線に電気的に接続する第１の導体プラグ及び第２の導体プラグを形成する工程（ａ３）とをさらに含み、
上記工程（ｆ）では、上記上部電極延長部が上記第１の導体プラグの少なくとも一部を覆うように形成し、
上記工程（ｇ）では、上記半導体基板上に第２の絶縁膜を形成した後、上記第２の絶縁膜に上記第２の導体プラグまで到達する配線埋め込み用トレンチを形成し、上記トレンチに導電膜を埋め込んで上記上層配線を形成することを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 16 .
After the step (a) and before the step (b), a step (a2) of forming a first insulating film on the semiconductor substrate including the local wiring, and a penetration through the first insulating film And a step (a3) of forming a first conductor plug and a second conductor plug that are both electrically connected to the local wiring.
In the step (f), the upper electrode extension is formed to cover at least a part of the first conductor plug,
In the step (g), after a second insulating film is formed on the semiconductor substrate, a wiring embedding trench reaching the second conductor plug is formed in the second insulating film, and a conductive layer is formed in the trench. A method of manufacturing a semiconductor memory device, wherein the upper layer wiring is formed by embedding a film. 請求項１６または１７に記載の半導体記憶装置の製造方法において、
上記工程（ａ）において、上記局所配線はビット線と同じ導体膜からなり、上記ビット線と同時に形成することを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 16 or 17 ,
In the step (a), the local wiring is made of the same conductive film as the bit line and is formed simultaneously with the bit line. 請求項１６または１７に記載の半導体記憶装置の製造方法において、
上記工程（ａ）において、上記局所配線は、メモリトランジスタのゲート電極と同じ導体膜からなり、上記ゲート電極の形成と同時に形成することを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 16 or 17 ,
In the step (a), the local wiring is made of the same conductive film as the gate electrode of the memory transistor, and is formed simultaneously with the formation of the gate electrode. 請求項１６または１７に記載の半導体記憶装置の製造方法において、
上記工程（ａ）では、上記局所配線は、メモリトランジスタのソース・ドレイン領域と同じ不純物拡散層からなり、上記ソース・ドレイン領域の形成と同時に上記ソース・ドレイン領域とは離間して形成されることを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 16 or 17 ,
In the step (a), the local wiring is formed of the same impurity diffusion layer as the source / drain region of the memory transistor, and is formed apart from the source / drain region simultaneously with the formation of the source / drain region. A method for manufacturing a semiconductor memory device. 請求項１６に記載の半導体記憶装置の製造方法において、
上記工程（ａ）では、上記半導体基板上に第１の絶縁膜を形成した後、上記第１の絶縁膜にメモリセルトランジスタのソース領域に電気的に接続されるメモリセルプラグを形成するのと同時に、上記局所配線を形成することを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 16 .
In the step (a), after forming a first insulating film on the semiconductor substrate, a memory cell plug electrically connected to a source region of the memory cell transistor is formed in the first insulating film. At the same time, the method of manufacturing a semiconductor memory device is characterized in that the local wiring is formed. 請求項１６〜２１のうちいずれか１つに記載の半導体記憶装置の製造方法において、
上記工程（ｄ）では、上記下部電極及び上記ダミー下部電極を覆う上記誘電体膜を形成し、
上記工程（ｅ）では、上記誘電体膜を覆う上記第２の導体膜を形成し、
上記工程（ｆ）の後、上記工程（ｇ）の前に、上記上部電極及び上記上部電極延長部を形成するときと同じエッチングマスクを用いて上記誘電体膜をパターニングして容量絶縁膜用誘電体膜を形成する工程と、上記容量絶縁膜用誘電体膜のうち少なくとも上記ダミー下部電極と上記上部電極延長部との間に位置する部分をエッチングして電極間スペースを形成するのと同時に上記容量絶縁膜を形成する工程と、上記電極間スペース上の上記上部電極延長部を熱処理により変形させて、上記上部電極延長部と上記ダミー下部電極とを接触させる工程とをさらに含むことを特徴とする半導体憶装置の製造方法。In the manufacturing method of the semiconductor memory device according to any one of claims 16 to 21 ,
In the step (d), the dielectric film covering the lower electrode and the dummy lower electrode is formed,
In the step (e), the second conductor film covering the dielectric film is formed,
After the step (f) and before the step (g), the dielectric film is patterned by using the same etching mask as that used for forming the upper electrode and the upper electrode extension, and the dielectric for a capacitive insulating film Forming the inter-electrode space simultaneously with the step of forming the body film and etching at least a portion of the dielectric film for capacitive insulating film located between the dummy lower electrode and the upper electrode extension. A step of forming a capacitive insulating film; and a step of deforming the upper electrode extension on the inter-electrode space by a heat treatment to bring the upper electrode extension and the dummy lower electrode into contact with each other. A method for manufacturing a semiconductor memory device. 下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、
半導体基板上に局所配線を形成する工程（ａ）と、
上記工程（ａ）の後に、上記半導体基板の上に第１の導体膜を形成する工程（ｂ）と、
上記第１の導体膜をパターニングして、少なくとも上記下部電極を形成する工程（ｃ）と、
上記下部電極を覆う上記容量絶縁膜となる誘電体膜を形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記半導体基板の上に第２の導体膜を形成する工程（ｅ）と、
上記第２の導体膜をパターニングして、上記下部電極の全体を覆う上記上部電極と、上記局所配線の少なくとも一部を覆い上記上部電極と連続する上部電極延長部とを一体化形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記半導体基板上に少なくとも上記局所配線及び上記上部電極延長部を介して上記上部電極に電気的に接続される上記上層配線を形成する工程（ｇ）とを備え、
上記工程（ａ）の後、上記工程（ｂ）の前に、上記局所配線を含む上記半導体基板上に第１の絶縁膜を形成する工程（ａ４）と、共に上記第１の絶縁膜を貫通して上記局所配線に電気的に接続する第１の導体プラグ及び第２の導体プラグを形成する工程（ａ５）と、上記工程（ａ５）の後に、上記半導体基板上に段差用絶縁膜を形成する工程（ａ６）と、上記段差用絶縁膜に、上記記憶容量部の上記下部電極を形成するための第１の開口部と、上記第１の導体プラグに接続されるダミー下部電極を形成するための第２の開口部とを形成する工程（ａ７）とをさらに含み、
上記工程（ｃ）では、上記第１の開口部の側面及び底面の上に上記下部電極を形成するとともに上記第２の開口部の側面及び底面の上に上記ダミー下部電極を形成し、
上記工程（ｆ）では、上記上部電極延長部が上記ダミー下部電極の少なくとも一部を覆うように形成し、
上記工程（ｇ）では、上記半導体基板上に第２の絶縁膜を形成した後、上記第２の絶縁膜及び上記段差用絶縁膜に上記第２の導体プラグまで到達する配線埋め込み用トレンチを形成し、上記トレンチに導電膜を埋め込んで上記上層配線を形成することを特徴とする半導体記憶装置の製造方法。 A storage capacitor portion including a lower electrode, an upper electrode, and a capacitor insulating film interposed between the lower electrode and the upper electrode, and an upper layer wiring electrically connected to the upper electrode of the storage capacitor portion. A method for manufacturing a semiconductor memory device, comprising:
Forming a local wiring on the semiconductor substrate (a);
A step (b) of forming a first conductor film on the semiconductor substrate after the step (a);
Patterning the first conductor film to form at least the lower electrode (c);
A step (d) of forming a dielectric film serving as the capacitive insulating film covering the lower electrode;
A step (e) of forming a second conductor film on the semiconductor substrate after the step (d);
Patterning the second conductive film to integrally form the upper electrode that covers the entire lower electrode and the upper electrode extension that covers at least a portion of the local wiring and is continuous with the upper electrode ( f) and
After the step (f), a step (g) of forming the upper layer wiring electrically connected to the upper electrode via at least the local wiring and the upper electrode extension on the semiconductor substrate,
After the step (a) and before the step (b), both the step (a4) of forming a first insulating film on the semiconductor substrate including the local wiring and the first insulating film are penetrated. Then, after the step (a5) of forming the first conductor plug and the second conductor plug electrically connected to the local wiring, and the step (a5), the step insulating film is formed on the semiconductor substrate. Forming a first opening for forming the lower electrode of the storage capacitor portion and a dummy lower electrode connected to the first conductor plug in the step insulating film. And (a7) forming a second opening for
In the step (c), the lower electrode is formed on the side surface and the bottom surface of the first opening, and the dummy lower electrode is formed on the side surface and the bottom surface of the second opening,
In the step (f), the upper electrode extension is formed to cover at least a part of the dummy lower electrode,
In the step (g), after forming a second insulating film on the semiconductor substrate, a trench for embedding a wiring reaching the second conductor plug is formed in the second insulating film and the step insulating film. And a method of manufacturing a semiconductor memory device, wherein the upper wiring is formed by embedding a conductive film in the trench. 請求項１６〜２３のうちいずれか１つに記載の半導体記憶装置の製造方法において、
上記誘電体膜は、高誘電体膜または強誘電体膜であることを特徴とする半導体記憶装置の製造方法。 24. The method of manufacturing a semiconductor memory device according to claim 16 , wherein
The method of manufacturing a semiconductor memory device, wherein the dielectric film is a high dielectric film or a ferroelectric film.
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