JP3870129B2 - Display driving method and display device using the same - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電子放出素子、エレクトロルミネッセンス（ＥＬ）素子、ＬＥＤ素子、プラズマ発光素子、液晶素子などを用いた表示素子に画像を表示する表示装置及びその駆動方法に関するものである。
【０００２】
特に、自発光型の複数の表示素子をマトリクス状に配したマトリクス型表示器のマルチプレキシング駆動方法に関するものである。
【０００３】
【従来の技術】
上述した複数の表示素子は、複数の行配線（走査配線）と複数の列配線（変調配線）とからなるマトリクス配線に供給する信号を制御して、表示を行う。
【０００４】
以下、蛍光体を発光させて画像を形成する自発光型の表示器を例に挙げて説明する。
【０００５】
この種の表示器では、電子放出素子などから放出された粒子のエネルギーを利用して蛍光体を励起するが、この蛍光体を励起する励起強度および／又は励起時間によって明るさが変わる。
【０００６】
このような表示装置は、例えば、特開平７−２３５２５６号公報（米国特許第６，３１３，５７１号）、特開平８−４５４１５号公報、特開２０００−２９４２５号公報（ヨーロッパ公開特許第９３６，５９６号）、特開平８−２４８９２０号公報等に開示されている。
【０００７】
図７６は、従来の表示器を駆動するための駆動信号の一例を示し、図７７はその駆動信号により駆動される３行３列のマトリクスの表示器の表示状態を示している。
【０００８】
ここでは、１フレームの画像を表示するための１垂直走査期間は、３つの水平走査期間からなり、Ｓｙ１，Ｓｙ２，Ｓｙ３は、それぞれ走査配線に供給される走査信号を示している。ここでは、各走査配線において、負の電圧が印加される選択期間が水平走査期間となっており、全ての走査配線において、各選択期間は一定の値になっている。
【０００９】
Ｓｘ１，Ｓｘ２，Ｓｘ３は、それぞれ変調配線に供給される変調信号（データ信号）を示している。ここでは、画素の輝度レベル（階調レベル）に応じてパルス幅を変調するパルス幅変調方式による変調信号の例を示しており、変調信号Ｓｘ１は表示すべき輝度レベルが１、１、３の信号であり、これが変調配線に時系列的に供給される。同様に、変調信号Ｓｘ２は表示すべき輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は表示すべき輝度レベルが１、１、１の信号である。
【００１０】
こうして、走査配線を順次選択しながら、各水平走査期間において、選択された行上にある３つの画素の輝度を定める。ここでは、輝度レベル３の点灯を行う３行目１列上の画素が最も明るく点灯することになる。
【００１１】
一般的に、表示装置は明るい画面が好まれる傾向がある。特に、暗い画像の中に部分的に明るい個所が含まれる場合、画像の暗い部分の詳細を十分な画質で表示するために明るい部分の輝度（ピーク輝度）は相対してより明るく表示できることが望ましい。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述したように、時分割で走査配線を順次選択する、所謂、線順次走査を行う表示装置の場合、一般的に各画素の点灯時間の最大値は水平走査期間内の選択期間に制限されるので表示装置の表示輝度もこれに対応して制限される。
【００１３】
また、走査選択信号が印加されてはいても変調信号が印加されない期間は、他の処理に必要なブランキング期間を除くと、画素の点灯には寄与しないが走査配線には電圧が印加される無駄な期間となっている。
【００１４】
本発明の目的は、表示する画像のピーク輝度を大きくして、良好な画像を得ることができる表示器の駆動方法及びそれを利用した表示装置を提供することにある。
【００１５】
本発明の目的は、無駄な期間の発生を抑制して、良好な画像を得ることができる表示器の駆動方法及びそれを利用した表示装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の骨子は、
複数の走査配線と複数の変調配線とを有する表示器を駆動するための表示器の駆動方法において、
水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する工程、
水平走査期間毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する工程、
を含み、
少なくとも２つの水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内で、互いに異ならしめたことを特徴とする。
【００１７】
特に、複数の走査配線と複数の変調配線とを有する表示器を駆動するための表示器の駆動方法において、水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する工程、水平走査期間毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する工程、を含み、画像データに基づいて少なくとも２つの水平走査期間及びそれら水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内で、互いに異ならしめるか、少なくとも２つの行上の画素の輝度を異ならせるべく、それらに対応した少なくとも２つの水平走査期間及び／又はそれら水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内で、互いに異ならしめるとより良い。
【００１８】
本発明においては、必要に応じて、以下の構成を採用することも好ましいものである。
【００１９】
水平走査期間に各変調配線に供給される変調信号のうちその継続期間が最も長い最大継続期間に対応した長さになるように、当該水平走査期間に前記走査配線に供給される前記走査選択信号の選択期間を定める。
【００２０】
前記走査配線に供給される前記走査選択信号の選択期間を設定し、設定された選択期間に合わせて、水平走査期間に前記変調配線に供給される変調信号の継続期間を定める。
【００２１】
水平走査期間を設定し、設定された水平走査期間に合わせて、当該水平走査期間に前記走査配線に供給される前記走査選択信号の選択期間と、当該水平走査期間に前記変調配線に供給される変調信号の継続期間を定める。
【００２２】
選択された走査配線上の各画素における、表示輝度又は補正画像データの最大値に応じて、当該走査配線に供給される前記走査選択信号の選択期間を定める。
【００２３】
水平走査期間の上限値又は下限値のうち少なくとも何れか一方を定め、それによって定められる可変範囲内で水平走査期間を変更する。
【００２４】
前記水平走査期間の和によって定まる表示画像のフレーム走査期間を、少なくとも複数のフレーム走査期間に亘って一定の値に維持する。
【００２５】
前記水平走査期間に下限値を定め、当該水平走査期間に前記変調配線に供給される変調信号の最大継続期間が該下限値に満たない場合に、当該変調信号にブランキング期間を追加する。
【００２６】
前記水平走査期間に下限値を定め、当該水平走査期間における前記走査選択信号の選択期間が該下限値に満たない場合に、当該走査選択信号にブランキング期間を追加する。
【００２７】
前記水平走査期間に上限値を定め、当該水平走査期間に前記変調配線に供給される変調信号の最大継続期間が該上限値を越えないように、前記変調信号の継続時間を定める。
【００２８】
前記上限値は、前記水平走査期間から所定のブランキング期間を引いた値である。
【００２９】
前記水平走査期間は、クロック数を基準にして、その長さが制御される。
【００３０】
前記画像データは入力された映像信号の輝度データを含み、当該輝度データに応じて、少なくとも前記変調信号の継続時間が変調される。
【００３１】
前記画像データは入力された映像信号の輝度データと補正データとを含み、これら輝度データ及び補正データに応じて、少なくとも前記変調信号の継続時間が定められる。
【００３２】
前記補正データは、所望の輝度と表示輝度の差を補償するための補正データである。
【００３３】
前記補正データは、前記走査配線に生じる電圧降下により表示素子に印加される電圧の変化を補償するための補正データである。
【００３４】
入力された映像信号の輝度データ及び補正データに応じて定められた各水平走査期間のゲイン調整及び／又は上限値調整を行う。
【００３５】
前記水平走査期間の和によって定まる表示画像の垂直走査期間が所定の値を超えないように、入力された映像信号の輝度データ及び補正データに応じて定められた各水平走査期間のゲイン調整を行う。
【００３６】
前記表示器の画面中央の走査配線上の画素の水平走査期間が、少なくとも、前記画面上方又は下方にある別の走査配線上の画素の水平走査期間よりも長い。
【００３７】
前記画像データを、各水平走査期間に対応して設定された倍率でゲイン調整した後に、変調駆動回路に供給する。
【００３８】
クロック信号の周波数を変更することにより、前記水平走査期間を決める。
【００３９】
本発明の別の骨子は、
表示装置において、
複数の走査配線と複数の変調配線とを有する表示器と、
水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する走査駆動回路と、
水平走査期間毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する変調駆動回路と、
を有し、
少なくとも２つの水平走査期間における前記走査選択信号の選択期間が、垂直走査期間内において、互いに異なるように前記走査駆動回路を制御する駆動制御回路を備えたことを特徴とする。
【００４０】
特に、画像データに基づいて少なくとも２つの水平走査期間及びそれら水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内で、互いに異ならしめるか、少なくとも２つの行上の画素の輝度を異ならせるべく、それらに対応した少なくとも２つの水平走査期間及び／又はそれら水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内で、互いに異ならしめるように、前記走査駆動回路を制御する駆動制御回路を備えることが好ましいものである。
【００４１】
本発明においては、必要に応じて、以下の構成を採用することも好ましいものである。
【００４２】
前記駆動制御回路は、入力された映像信号から各水平走査期間における輝度データの最大値を検出し、その最大値に基づいて、前記走査選択信号の選択期間を設定する。
【００４３】
前記駆動制御回路は、入力された映像信号から各水平走査期間における輝度データを補正して得られる補正画像データの最大値を検出し、その最大値に基づいて、前記走査選択信号の選択期間を設定する。
【００４４】
前記駆動制御回路は、水平走査期間を変更し得る可変範囲内で設定された水平走査期間に合わせて、前記走査選択信号の選択期間及び前記変調信号の継続期間を定める。
【００４５】
前記駆動制御回路は、入力された映像信号から各水平走査期間における輝度データを補正して得られる補正画像データの最大値を検出し、その最大値に基づいて、前記走査選択信号の選択期間を設定するとともに、
前記水平走査期間の和によって定まる表示画像の垂直走査期間が、所定の値となるように少なくとも一つの水平走査期間を調整する。
【００４６】
前記少なくとも一つの水平走査期間を調整するゲイン調整器及び／又はリミッターを備えている。
【００４７】
前記駆動制御回路は、水平走査期間を調整するために、入力された映像信号から各水平走査期間における輝度データを補正して得られる補正画像データを１フレーム分格納するフレームメモリを備えている。
【００４８】
前記フレームメモリは、２つのフレームメモリを有しており、一方にデータを書き込む間に、他方からデータを読み出すように、制御される。
【００４９】
前記フレームメモリから、１水平走査期間の補正画像データを複数層に分けて並列に読み出し、
前記各層に対応して設けられた複数のシフトレジスタに入力する。
【００５０】
前記駆動制御回路は、設定された各水平走査期間に応じて、前記走査選択信号の選択期間と、前記変調信号の継続時間とを定める。
【００５１】
前記水平走査期間の和によって定まる表示画像の垂直走査期間が、少なくとも、複数の垂直走査期間に亘って一定の値に維持される。
【００５２】
前記表示器の画面中央の走査配線上の画素の水平走査期間が、少なくとも、前記画面上方又は下方にある別の走査配線上の画素の水平走査期間よりも長い。
【００５３】
前記駆動制御回路は、前記画像データを、設定された水平走査期間に合わせて調整する。
【００５４】
前記画像データの調整後に、前記変調駆動回路により、該画像データから前記変調信号を生成する。
【００５５】
前記表示器は、自発光型の表示器である。
【００５６】
前記表示器は、電子放出素子を含む表示素子を複数有する。
【００５７】
クロック信号の周波数を変更することにより、前記水平走査期間を決める。
【００５８】
本発明の更に別の骨子は、
上述した表示装置に利用される駆動制御方法において、
前記水平走査期間を決定するためのタイミング信号を生成することを特徴とする。
【００５９】
本発明においては、必要に応じて、以下のような構成を採用することも好ましいものである。
【００６０】
所定の走査期間内の最大画像データに基づいて、前記タイミング信号を生成する。
【００６１】
前記画像データは、輝度データと補正データとを含む。
【００６２】
行毎の画素の最大画像データと平均画像データに基づいて、前記水平走査期間を定める。
【００６３】
少なくとも行又は列毎の最大画像データに基づいて、画像データを調整し、メモリに格納された画像データを調整された調整画像データに置き換える。
【００６４】
行毎の画素の最大画像データと平均画像データから水平輝度レベル係数（Ａｈ）を求め、
水平輝度レベル係数（Ａｈ）及び係数の上限値（Ａｌ）から輝度レベル係数の最小値（Ａｍ）を求め、
各画素の画像データを前記輝度レベル係数の最小値（Ａｍ）を基に調整する。
【００６５】
行毎の画素の最大画像データと平均画像データから水平輝度レベル係数（Ａｈ）を求め、
列毎の画素の最大画像データと平均画像データから垂直輝度レベル係数（Ａｖ）を求め、
これら水平輝度レベル係数（Ａｈ）、垂直輝度レベル係数（Ａｖ）及び係数の上限値（Ａｌ）から輝度レベル係数の最小値（Ａｍ）を求め、
各画素の画像データを前記輝度レベル係数の最小値（Ａｍ）を基に調整する。
【００６６】
又、画像データは、最小値（Ａｍ）を基にして決定される調整用クロックに応じて調整されると良い。
【００６７】
クロック信号の周波数を変更することにより、前記水平走査期間を決める。
【００６８】
上記駆動制御方法をプログラムにより実行する。
【００６９】
上記駆動制御方法を集積回路により実行する。
【００７０】
上記駆動制御方法を実行する集積回路を設計するための設計資産。
【００７１】
【発明の実施の形態】
図１（ａ）〜図１（ｆ）は、表示装置に用いられる駆動信号の形態を示しており、それぞれ図７７と同様に表示状態を呈するための駆動信号を示している。
【００７２】
図２は、本発明の表示装置を示しており、１は表示器、２は走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３を表示器１に供給するための走査駆動回路、３は変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３を表示器１に供給するための変調駆動回路であり、これらの回路は水平走査期間１Ｈの選択期間を制御する１Ｈ制御回路を有する駆動制御回路４により制御される。
【００７３】
要するに、図２に示す表示装置は、複数の走査配線と複数の変調配線とを有する表示器１と、水平走査期間１Ｈ毎に、複数の走査配線から選択された走査配線に走査選択信号を供給する走査駆動回路２と、水平走査期間毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する変調駆動回路３と、を有し、少なくとも２つの水平走査期間における前記走査選択信号の選択期間が、垂直走査期間１Ｖ内において、互いに異なるように前記走査駆動回路を制御する駆動制御回路４を備えたことを特徴とする。
【００７４】
図１（ａ）の形態においては、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３は、水平走査期間１Ｈにおける対応する走査配線が選択される選択期間の長さ（ここでは、ローレベルになっている期間）が異なっており、何れかの変調配線にハイレベルの変調信号が印加されている期間のみに、ローレベルの走査選択信号が印加されるようになっている。ここでは、画素の輝度レベルに応じてパルス幅を変調するパルス幅変調方式による変調信号の例を示しており、変調信号Ｓｘ１は輝度レベルが１、１、３の信号であり、変調信号Ｓｘ２は輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は輝度レベルが１、１、１の信号である。水平走査期間１Ｈ内において走査選択信号が印加されていない期間はブランキング期間となっている。
【００７５】
各水平走査期間１Ｈにおいては、３本の変調配線に供給される変調信号のうち、そのパルス幅（継続時間）が最大となる変調信号に合わせて、走査選択信号の選択期間が互いに相違していることがわかる。ここでは、入力映像信号に依存して決まる画素の輝度レベルに応じて、水平走査期間１Ｈを異ならしめることが好ましいものである。
【００７６】
図１（ｂ）の形態においては、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３の、走査選択信号が供給されるローレベルの選択期間が水平走査期間１Ｈとなっている。３つの水平走査期間１Ｈの長さはそれぞれ異なっており、図１（ａ）の水平走査期間と比べると、順に１／３，２／３，３／３の長さとなっている。そして、何れかの変調配線に変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３が印加されている期間のみに、走査選択信号が印加されるようになっている。
【００７７】
このように、図１（ｂ）の形態では、走査選択信号が印加されない期間を短縮し、１垂直走査期間、即ち１フレーム期間を短くすることにより、フレーム周波数を上げて、輝度をより一層向上させている。更には、各水平走査期間を任意の倍率で伸ばして、元の１フレーム期間と等しくなるように調整することも好ましいものである。
【００７８】
図１（ｃ）の形態は、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３として、図１（ａ）と同様の信号を採用し、変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３としては、画素の輝度レベルに応じて電圧振幅を変調する振幅変調方式による変調信号の例を示している。変調信号Ｓｘ１は輝度レベルが１、１、３の信号であり、変調信号Ｓｘ２は輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は輝度レベルが１、１、１の信号ではあるが、選択期間の長さが異なっているので、輝度の差はより大きくなっている。各選択期間に同期している変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３のハイレベルの電圧振幅は、輝度レベルに応じて３つの電圧値の中から選択される。
【００７９】
図１（ｄ）の形態は、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３として、図１（ｃ）と同様の信号を採用し、変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３としては、画素の輝度レベルに応じてパルス幅を変調するパルス幅変調方式による変調信号の例を示している。変調信号Ｓｘ１は輝度レベルが１、１、３の信号であり、変調信号Ｓｘ２は輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は輝度レベルが１、１、１の信号ではあるが、選択期間の長さが異なっているので、輝度の差はより大きくなっている。
【００８０】
図１（ｃ）、図１（ｄ）の形態においては、同じ輝度データを表示する場合であったとしても、ユーザーの要求や予め設定した仕様に応じて、所定の行上の画素の表示輝度を他の行上の画素の表示輝度より高める場合などに、より好ましく用いられる。
【００８１】
図１（ｅ）の形態は、変調信号Ｓｘ１，Ｓｘ２，Ｓｘ３として、画素の輝度レベルに応じてパルス幅及び電圧振幅の両方を変調する変調方式による変調信号の例を示している。変調信号Ｓｘ１は輝度レベルが１、１、３の信号であり、変調信号Ｓｘ２は輝度レベルが１、２、２の信号であり、変調信号Ｓｘ３は輝度レベルが１、１、１の信号であり、図７７と同じ表示状態を呈するための信号となっている。輝度レベルの上昇に伴い、その電圧振幅をスロット単位で増大させる。それが所定の振幅値となってからは、パルス幅をスロット単位で長くし、そのパルス幅を所定数スロットにする。一方、走査信号Ｓｙ１，Ｓｙ２，Ｓｙ３は、水平走査期間１Ｈ内の変調信号のパルス幅に合わせて、選択期間を定めている。
【００８２】
また、必要に応じて図１（ｃ）〜図１（ｅ）の形態を変更し、図１（ｂ）と同様に走査選択電圧が印加されていないブランキング期間を短縮することで水平走査期間を短縮し、１フレーム期間を短くすることも好ましく、更には、各水平走査期間が一定のブランキング期間を持つようにすることも好ましいものである。或いは、ブランキング期間を無くすか短くした後、元の１フレーム期間と同じになるように各水平走査期間にゲインをかけるか、基準クロック信号の周波数を変更して各水平走査期間を延ばすことも好ましいものである。この方法により図１（ｂ）を変形した波形を図１（ｆ）に示す。図１（ｆ）の形態の１フレーム期間は、図１（ａ）と同じであり、図１（ｂ）より長い。
【００８３】
以上のように、本発明においては、複数の走査配線と複数の変調配線とを有する表示器１を駆動するための表示器の駆動方法において、水平走査期間１Ｈ毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する工程、水平走査期間１Ｈ毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する工程、とを含み、少なくとも２つの水平走査期間における前記走査選択信号の選択期間を、垂直走査期間１Ｖ内で、互いに異ならしめたことを特徴とする。
【００８４】
図１（ａ）〜図１（ｆ）の形態はいずれも、各画素にて点灯すべき輝度レベルに応じて水平走査期間を決め、それに応じて、走査選択信号の選択期間と変調信号の最大継続期間としてのパルス幅とを定めるものである。特に、図１（ａ）〜図１（ｆ）の形態は水平走査期間に変調配線に供給される変調信号の最大継続期間（パルス幅）に合うように、当該水平走査期間に走査配線に供給される走査選択信号の選択期間を定める場合に好ましく用いられる。
【００８５】
また、図１（ｃ）〜図１（ｅ）の形態は、走査配線に供給される走査選択信号の選択期間を予め設定し、設定された選択期間に合うように、水平走査期間に変調配線に供給される変調信号の最大継続期間を定める場合により好ましく用いることができる。
【００８６】
本発明の表示器に用いられる表示素子としては、表面伝導型の電子放出素子や電界放出型の電子放出素子と、蛍光体と、を組み合わせた表示素子が好ましく用いられるが、それ以外のプラズマ表示素子、無機ＥＬ表示素子、有機ＥＬ表示素子、ＬＥＤ表示素子、液晶表示素子、プラズマアドレス型液晶表示素子、マイクロミラー素子などを用いることができる。
【００８７】
本発明に用いられる電子放出素子としては、米国特許第５，０６６，８８３号公報、特開平２−２５７５５１号公報、特開平４−２８１３７号公報などに開示されている表面伝導型の電子放出素子、或いは、ＢＳＤ型、Ｓｐｉｎｄｔ型、ＭＩＳ型、ＭＩＭ型、ダイヤモンド粒子型、カーボンナノチューブやグラファイトナノファイバー他の炭素繊維型などの電子放出素子が挙げられる。
【００８８】
本発明に用いられる走査信号としては、変調信号と協働して、駆動すべき表示素子に応じた走査選択電圧と走査非選択電圧とを印加できる信号であればよく、図１（ａ）〜図１（ｆ）に図示した波形、或いは後述する実施形態の波形に限定されるものではない。
【００８９】
本発明に用いられる変調信号としては、表示すべき画素の輝度が大きいほど表示のための電圧レベルが印加される継続期間（パルス幅）を長くするパルス幅変調信号、又は、表示すべき画素の輝度が大きいほど電圧振幅（波高値）を大きくする振幅変調信号が挙げられ、或いは、パルス幅変調信号と振幅変調信号とを組み合わせた変調信号を用いることも好ましいものである。パルス幅変調信号と振幅変調信号とを組み合わせた変調方式は、例えば、特開平１０−３９８２５号公報などに開示されている。
【００９０】
更には、表示すべき画素の輝度が大きいほど表示素子に流す電流を大きくする電流変調信号を用いることもできる。
【００９１】
本発明においては、水平走査期間における走査選択信号が供給される選択期間の長さは、入力される映像信号に応じて定めることができる。或いは、入力される映像信号とは別に、表示特性に応じて定めることもできる。つまり、前者の場合には、画像が変われば、その変化に対応した走査配線における選択期間、更には必要に応じて、水平走査期間が変更される。後者の場合には、走査配線毎に選択期間、更には必要に応じて水平走査期間が予め決められているので、変調信号は、その決められた選択期間内で適宜変調されることになる。
【００９２】
更に、各走査配線における水平走査期間の選択期間の長さを入力される映像信号に応じて定める場合、走査配線毎に最適化を行って定めてもよし、全画素の輝度を考慮して最適化を行っても良い。これらの場合、選択期間或いは水平走査期間は、選択された走査配線上の画素に供給されるべき変調信号のパルス幅が最大となるところの変調信号に合わせて、決められるが、各輝度レベル（階調レベル）に一対一に対応させる必要はなく、連続する複数の輝度レベルに対して一つ値の水平走査期間を割り当てても良い。
【００９３】
また、選択期間或いは水平走査期間に上限値又は下限値の少なくとも何れか一方の値を決めておき、その値をそれぞれ超過しない範囲内において、選択期間或いは水平走査期間を変更することも好ましいものである。
【００９４】
１垂直走査期間を一定にする場合には、各走査配線における選択期間を所定の倍率で伸縮させるゲイン調整を行うことも好ましいものである。また、画素を消灯状態とするブランキング期間の長さを伸縮することにより水平走査期間を調整して、１垂直走査期間を調整することも好ましいものである。
【００９５】
実際の信号処理においては、入力映像信号から直接、或いは、入力映像信号を変換して、表示器の各画素において点灯すべき輝度データを抽出し、その輝度データを基に変調信号を生成する。
【００９６】
本発明に用いられる変調信号は、画像データ即ち輝度データのみに基づいて変調された信号に限定されるものではなく、補正データなどを加味した画像データ（補正画像データ）を基にして変調されたものであってもよい。
【００９７】
画素の表示輝度が本来表示したい所望の輝度からズレて、差が生じてしまう場合には、その差を補償するように変調信号を補正することも好ましいものである。例えば、走査配線及び／又は変調配線の抵抗とそこに流れる電流による電圧降下によって、画素を構成する素子へ印加される実効駆動電圧が減少してしまう場合には、その減少分を補償するように、予め変調信号を補正しておくことが好ましい。この減少量は同一走査配線上の画素の表示状態にも依存する。変調信号のパルス幅を長くすることで補償を行う場合には、補正後の変調信号に応じて、水平走査期間の選択期間を定めることが好ましいものである。具体的には、変調前に画像データを補正しておいて、その補正された画像データに基づいて変調を行えばよい。
【００９８】
以下、より具体的な実施形態について説明する。
【００９９】
（第１の実施形態）
行方向にＮ個、列方向にＭ個の合計Ｎ×Ｍ個の冷陰極素子（表示素子）を２次元的にマトリクス状に配列し、それらを行方向に設けられたＭ本の行配線（走査配線）と列方向に設けられたＮ本の列配線（変調配線）により単純マトリクス配線してなるマルチ電子源を備えた構成のものが知られている。
【０１００】
マトリクス配線された多数の冷陰極素子をマルチプレキシング駆動する方法としては、マトリクスの１行分の素子群（１行分の素子群は１本の行配線に接続されている）を同時に駆動する。
【０１０１】
すなわち、１本の行配線に所定の選択電圧を印加すると共に、その行配線に接続されたＮ個の冷陰極素子のうち駆動対象となるものに接続している列配線のみに所定の変調電圧を印加し、行配線電位と列配線電位との電位差によって１行分の複数の素子を同時に駆動する。そして、選択行配線を次々と切り替えて全ての行を走査していき、視覚の残像現象を利用して２次元的な画像を形成するのである。
【０１０２】
この方法によれば、１素子ずつ選択していく方法と比較して、各素子に割り当てられる駆動時間がＮ倍長く確保されるため、画像表示装置の輝度を高くすることができるという利点がある。
【０１０３】
ところで、上記構成にあっては、１行分のＮ個の冷陰極素子は１本の行配線に接続されており、各素子ごとにその接続位置が異なっている。したがって、１行分の素子群を同時に駆動する場合には、配線抵抗による電圧降下の影響を受けて、各素子の輝度にバラツキが生じてしまう。具体的にいえば、行配線の両端側から選択電圧を印加する構成の場合、行配線の中央付近ほど電圧降下が大きく、両端に向かうほど電圧降下が小さくなるので、Ｎ本の列配線に同じ電位の変調電圧を印加したとしても、中央付近の輝度が両端付近の輝度に比べて暗くなってしまうのである。
【０１０４】
このため、例えば特開平８−２４８９２０号公報には、行配線の配線抵抗による電圧降下に起因する輝度低下を補償するために、統計演算により補正データを算出し、入力画像データと補正データとを合成する構成が開示されている。同公報では、図３に示すように、メモリ手段２０７から出力された補正データを、各列配線毎に設けられた乗算器２０８にて画像データに乗算し、その補正後の画像データを変調回路２０９に転送する構成となっている。
【０１０５】
ここで、２０１は表示器、２０２は走査駆動回路、２０３は制御回路、２０４は合算器、２０５はシフトレジスタ、２０６はラッチ回路である。
【０１０６】
行配線の電圧降下に起因する輝度低下分を補償するために行う補正では、上記公報のように入力画像データに対して補正データを乗算するか、あるいは補正データを加算することが特開平８−２４８９２０号公報で開示されているが、このとき、ディジタル回路に特有のオーバーフローの問題が生ずることがある。
【０１０７】
すなわち、画像データに対して補正データを乗算または加算して得た補正後の画像データをそのまま従来の変調信号発生器に入力すると、変調信号発生器で取り扱うことのできるデータ幅を超えてしまった場合に、ビットの折り返しなどが起こり、表示画像の反転などが生じてしまうのである。
【０１０８】
具体的な例で説明すると、１水平走査期間内をたとえば８ｂｉｔのデータ幅で回路が設計してある場合、取り扱うことのできるデータの最大値は「２５５（十進数）」である。ここで画像データとして「２５０」が入力され、それに加算すべき補正データが「３３」であったとすると、補正画像データは「２８３」となるが、変調信号発生器で出力するパルス幅は「２８３」とはならず、ビットの折り返しが起こり「２７」となってしまう。このように、補正画像データを変調信号発生器に入力すると、本来高輝度であるはずの部分が暗く表示されてしまい画像に乱れが生ずる場合がある。
【０１０９】
この場合には、画像データの最大値を制限するリミッタを設けたり、画像データに一律にゲインをかけたりルックアップテーブル（ＬＵＴ）を用いた補正を行うなどしてデータ値を予め小さくしておくことにより、オーバーフローを未然に防止したり、補正された画像データに対して、オーバフローしないように一律にゲインをかけたりするとよい。
【０１１０】
ビットの折り返しなどが起こり、表示画像の反転などの画像の乱れが生ずるという基本的な問題は、本発明者らによる検討の結果、防ぐことが可能となり、電圧降下による補正をかけ良好な画質で表示が可能になった。しかしながら厳密に表示画像を観察すると、リミッタによる方法やＬＵＴ補正による方法では、最大値を超える画像データが全て同じ輝度で表示される等、画像によっては階調性が失われ不自然な画像再現となってしまうことがある。また、ゲインをかける方法では、画像によっては輝度が損なわれたりすることがあった。
【０１１１】
つまり、走査配線に生じる電圧降下を補正するということは、電圧降下による輝度の低下を駆動時間を増やすことによって補正していることに他ならない。しかしながら、駆動時間を延ばさなくてはならない補正に対して、現実的に決まっている水平走査時間により制限される駆動時間の最大時間に抑えることは、即ち輝度を低下させることに他ならないのである。
【０１１２】
本実施の形態は上述した問題を解決するに適した表示装置として、水平走査期間を制御する駆動方法を採用したものである。即ち、本形態の表示装置は、複数の表示素子を複数の走査配線と複数の変調配線によってマトリクス状に結線してなる表示器と、入力された画像データに対し、前記走査配線の抵抗分によって発生する電圧降下の影響を補正した補正画像データを算出する補正画像データ算出手段と、前記補正画像データの最大値を各走査配線毎に検出するライン最大値検出手段と、該ライン最大値検出手段によって検出された補正画像データの最大値に応じて各走査配線の選択期間を決定する選択期間制御手段と、該選択期間制御手段によって決定された各走査配線の選択期間に従って各走査配線の走査を行う走査駆動回路と、前記補正画像データに応じてパルス幅変調した変調信号を各変調配線に印加する変調駆動回路と、を備えたものである。
【０１１３】
また、本実施形態による表示装置の駆動方法は、複数の表示素子を複数の走査配線と複数の変調配線によってマトリクス状に結線してなる表示器を備えた表示装置の駆動方法であって、入力された画像データに対し、前記走査配線の抵抗分によって発生する電圧降下の影響を補正した補正画像データを算出するステップと、前記補正画像データの最大値を各走査配線毎に検出するステップと、検出された補正画像データの最大値に応じて各走査配線の選択時間を決定するステップと、決定された各走査配線の選択時間に従って各走査配線の走査を行い、前記補正画像データに応じてパルス幅変調した変調信号を各変調配線に印加するステップと、を含む。
【０１１４】
本実施形態の補正回路において、入力画像データに応じて電圧降下のために生じる表示画像の品質低下を計算し、それを補償するための補正データを求め、画像データに補正を施す。
【０１１５】
さらに、この補正回路は、補正を施した画像データ（補正画像データ）の水平走査ライン毎の最大値を検出し、その最大値に応じて各走査配線の選択時間の割り当てを行う。
【０１１６】
以下、本実施の形態に係る画像表示装置の表示パネルの概観、表示パネルの電気的接続、表面伝導型放出素子の特性、表示パネルの駆動方法、及び、このような表示パネルによって画像を表示する際の走査配線の電気抵抗に起因する駆動電圧の低下の機構について説明した後に、本実施形態の特徴である電圧降下の影響に対する補正方法及び装置について詳しく説明する。
【０１１７】
（画像表示装置の概観）
図４は、本実施の形態に用いられる表示パネルの斜視図であり、内部構造を示すためにパネルの一部を切り欠いて示している。図中、１００５はリアプレート、１００６は側壁、１００７はフェースプレートであり、１００５〜１００７により表示パネルの内部を真空に維持するための気密容器を形成している。
【０１１８】
リアプレート１００５には、基板１００１が固定されているが、該基板上には冷陰極素子１００２がＮ×Ｍ個形成されている。行配線（走査配線）１００３、列配線（変調配線）１００４及び冷陰極素子は図５のように接続されている。
【０１１９】
また、フェースプレート１００７の下面には、蛍光膜１００８が形成されている。本実施の形態に係る画像表示装置はカラー表示装置であるため、蛍光膜１００８の部分にはＣＲＴの分野で用いられる赤、緑、青、の３原色の蛍光体が塗り分けられている。蛍光体は、リアプレートの各画素（絵素）に対応してマトリクス状に形成された、冷陰極素子からの放出電子（放出電流）の照射される位置に対して、画素を形成するように構成されている。
【０１２０】
蛍光膜１００８の下面にはメタルバック１００９が形成されている。
【０１２１】
Ｈｖは高圧端子でありメタルバックに電気的に接続されている。Ｈｖ端子に高電圧を印加することによりリアプレートとフェースプレートの間に高電圧が印加される。
【０１２２】
本実施の形態では、画素に冷陰極素子としての表面伝導型放出素子を有する構成を採用する。
【０１２３】
（表面伝導型放出素子の特性）
表面伝導型放出素子は、図６のような放出電流Ｉｅ対素子印加電圧Ｖｆ特性、および素子電流Ｉｆ対素子印加電圧Ｖｆ特性を有する。なお、放出電流Ｉｅは素子電流Ｉｆに比べて著しく小さく、同一尺度で図示するのが困難であるため、２本のグラフは各々異なる尺度で図示した。
【０１２４】
すなわち、放出電流Ｉｅに関して以下に述べる３つの特性を有している。
【０１２５】
第一に、ある電圧（これを閾値電圧Ｖｔｈと呼ぶ）以上の電圧を素子に印加すると急激に放出電流Ｉｅが増加するが、一方、閾値電圧Ｖｔｈ未満の電圧では放出電流Ｉｅはほとんど検出されない。すなわち、放出電流Ｉｅに関して、明確な閾値電圧Ｖｔｈを持った非線形素子である。
【０１２６】
また第二に、放出電流Ｉｅは素子に印加する電圧Ｖｆに依存して変化するため、電圧Ｖｆを可変することにより、放出電流Ｉｅの大きさを制御できる。
【０１２７】
また第三に、冷陰極素子は高速な応答性を有しているため、電圧Ｖｆの印加時間により放出電流Ｉｅの放出時間を制御できる。
【０１２８】
図４に示した表示パネルを用いた表示装置において、第一の特性を利用すれば、表示画面を順次走査して表示を行うことが可能である。すなわち、駆動中の素子には所望の発光輝度に応じて閾値電圧Ｖｔｈ以上の電圧を適宜印加し、非選択状態の素子には閾値電圧Ｖｔｈ未満の電圧を印加する。駆動する素子を順次切り替えることにより、表示画面を順次走査して表示を行うことが可能である。
【０１２９】
また、第二の特性を利用することにより、素子に印加する電圧Ｖｆにより、蛍光体の発光輝度を制御することができ、画像表示を行うことが可能である。
【０１３０】
また、第三の特性を利用することにより、素子に電圧Ｖｆを印加する時間により、蛍光体の発光時間を制御することができ、画像の表示を行うことができる。
【０１３１】
本実施形態の表示装置では表示パネルの電子ビームの量を上記第三の特性を用いて変調を行った。
【０１３２】
（表示パネルの駆動方法）
図７を用いて本実施形態の表示パネルの駆動方法を具体的に説明する。
【０１３３】
図７は本実施形態の表示パネルを駆動するための駆動信号のタイミングチャートである。
【０１３４】
Ｊ、Ｊ＋１、Ｊ＋２、Ｊ＋３は、表示装置に外部から入力される入力映像信号の水平走査期間を示している。一方、表示水平走査期間Ｉは、表示装置のｉ行目の画素を発光させるための選択期間である。
【０１３５】
詳しくは後述するが、各々の表示水平走査期間は対応する走査配線上の変調配線の最大のパルス幅の時間より長くなるように割り当てられている。
【０１３６】
ｉ行目の画素を発光させるためには、ｉ行目の走査配線の電圧供給端子Ｄｘｉに走査選択電圧Ｖｓのパルスを印加して選択状態とする。また、それ以外の走査配線の電圧供給端子Ｄｘｋ（ｋ＝１，２，．．．Ｍ、但しｋ≠ｉ）は、非選択電圧Ｖｎｓのパルスを印加して非選択状態とする。
【０１３７】
本例では、選択電圧Ｖｓを図６の電圧ＶＳＥＬの半分の−０．５ＶＳＥＬに設定し、非選択電圧Ｖｎｓの電位は接地電位ＧＮＤとする。
【０１３８】
また変調配線の電圧供給端子には、電圧振幅Ｖｐｗｍのパルス幅変調信号を供給した。ｊ番目の変調配線に供給するパルス幅変調信号のパルス幅は、表示する画像の第ｉ行第ｊ列の画素の画像データの大きさ（輝度レベル）に応じて決定し、すべての変調配線に各々の画素の画像データの大きさに応じたパルス幅変調信号を供給する。
【０１３９】
本実施の形態では、電圧Ｖｐｗｍの電圧は＋０．５ＶＳＥＬに設定する。
【０１４０】
表面伝導型放出素子は、図６に示したように素子の両端に電圧ＶＳＥＬが印加されると電子を放出させるが、印加電圧が放出閾値Ｖｔｈよりも小さい電圧ではまったく電子を放出しない。
【０１４１】
また、電圧Ｖｔｈは図６に示すように、０．５ＶＳＥＬよりも大きいという特徴がある。
【０１４２】
このため、非選択電圧Ｖｎｓが印加されている走査配線に接続された表面伝導型放出素子からは電子は放出されない。
【０１４３】
また同じように、パルス幅変調手段の出力が接地電位である期間（以降、出力が“Ｌ”の期間と呼ぶ）は、選択された走査配線上の表面伝導型放出素子の両端に印加される電圧パルスの電圧はＶｓであるため、電子は放出されない。
【０１４４】
選択電圧Ｖｓが印加された走査配線上の表面伝導型放出素子からは、パルス幅変調手段の出力がＶｐｗｍである期間（以降、出力が“Ｈ”の期間と呼ぶ）に応じて電子が放出される。電子が放出されれば放出された電子ビームの量に応じて前述の蛍光体が発光するため、放出された時間に応じた輝度で画素を発光させることができる。
【０１４５】
このような表示パネルの行を順次選択する線順次走査を行い、パルス幅変調することによって画像を表示する。
【０１４６】
表示水平走査期間のうち、選択電圧Ｖｓが印加される選択期間は、変調信号に応じてその長さが異なっており、選択電圧Ｖｓが印加されない期間は、必要に応じて設けられる一定のブランキング期間となっている。
【０１４７】
こうして、表示水平走査期間Ｉは、その期間において、端子Ｄｙ１〜ＤｙＮに供給される変調信号のパルス幅の最大値に応じた期間となっており、表示水平走査期間Ｉ＋１は、端子Ｄｙ１〜ＤｙＮに供給される変調信号のパルス幅の最大値に応じた短い期間となっており、表示水平走査期間Ｉ＋２は、端子Ｄｙ１〜ＤｙＮに供給される変調信号のパルス幅の最大値に応じて長い期間となっている。
【０１４８】
よって、表示水平走査期間Ｉ＋２の輝度が向上している。
【０１４９】
（走査配線での電圧降下について）
上述したように、表示パネルの走査配線における電圧降下によって、走査配線上の電位が上昇することにより、表面伝導型放出素子に印加される電圧が減少するため、表面伝導型放出素子からの放出電流が低減してしまうことがある。
【０１５０】
表面伝導型放出素子の設計仕様や製法によっても異なるが、表面伝導型放出素子の１素子分の素子電流は電圧ＶＳＥＬを印加した場合に数１００μＡ程度である。
【０１５１】
このため、ある水平走査期間において選択された走査配線上の１画素のみを発光させ、それ以外の画素は発光させない場合には、変調配線から選択行の走査配線に流入する素子電流は１画素分の電流（すなわち上述の数１００μＡ）だけであるため、電圧降下はほとんど生じることはなく、発光輝度が低下することはない。
【０１５２】
しかし、ある水平走査期間において、選択された行の全画素を発光させる場合には、全変調配線から選択状態としている走査配線に対し、全画素分の電流が流入するため、電流の総和は数１００ｍＡ〜数Ａとなり、走査配線の配線抵抗によって走査配線上に大きな電圧降下が発生する。
【０１５３】
走査配線上に電圧降下が発生すれば、表面伝導型放出素子の両端に印加される電圧が低下する。このため表面伝導型放出素子から発光される放出電流が低下してしまい、結果として発光輝度が低下してしまう。
【０１５４】
具体的に、表示画像として、図８（ａ）に示すような黒の背景に白い十字状のパターンを表示する場合、行Ｌを選択する際には、点灯させる画素の数が少ないため、その行の走査配線上にはほとんど電圧降下が生じない。その結果各画素の表面伝導型放出素子からは所望の量の放出電流が放出され、所望の輝度で発光させることができる。
【０１５５】
一方、行Ｌ′を駆動する際には、その行Ｌ′上の全ての画素が点灯するため、走査配線上に電圧降下が発生し、各ピクセルの表面伝導型放出素子からの放出電流が減少する。その結果、行Ｌ′上の画素は輝度が低下することとなる。
【０１５６】
このように、１走査配線毎にそのラインの画像データの違いにより、電圧降下によって受ける影響が変化するため、図８（ａ）のような十字パターンを表示する際には図８（ｂ）のような画像が表示されてしまっていた。
【０１５７】
なおこの現象は十字パターンに限るものではなく、たとえばウインドウパターンや、自然画像を表示した際にも発生するものである。
【０１５８】
また、さらに複雑なことに、電圧降下の大きさはパルス幅変調によって変調を行うことにより１水平走査期間の中でも変化する性質を持っている。
【０１５９】
各列に供給するパルス幅変調信号が、図７に示したように入力されるデータに対し、そのデータの大きさに対応したパルス幅の、立ち上がりが同期したパルス幅変調信号を出力する場合には、入力画像データにもよるが一般的には、１水平走査期間のなかでは、パルスの立ち上がり直後ほど点灯している画素の数が多く、その後輝度の低い箇所から順に消灯していくため、点灯する画素の数は一水平走査期間の中では、時間を追って減少する。
【０１６０】
したがって走査配線上に発生する電圧降下の大きさも、１水平走査期間の初めほど大きく次第に減少する傾向がある。
【０１６１】
パルス幅変調信号は変調の１階調に相当する時間ごとに出力が変化するため、電圧降下の時間的な変化もパルス幅変調信号の１階調に相当する単位時間毎に変化する。
【０１６２】
（電圧降下の計算方法）
電圧降下については以下のような特徴がある。
【０１６３】
ｉ） 一水平走査期間のある時点においては、走査配線上に発生する電圧降下は走査配線上で空間的に連続的な量であり非常に滑らかなカーブである。
【０１６４】
ｉｉ） 電圧降下の大きさは表示画像によっても異なるが、パルス幅変調の１階調に相当する時間毎に変化するが、概略的には、パルスの立ち上がり部分ほど大きく、時間的には次第に小さくなるか、もしくはその大きさを維持するかのどちらかである。すなわち、図７のような駆動方法では、各変調配線に供給される変調信号が同時に立ち上がるため、１水平走査期間の中で電圧降下の大きさが増加することはない。
【０１６５】
そこで以下のような近似モデルにより簡略化して計算を行うことによって、計算量の低減を試みた。
【０１６６】
まず、ｉ）の特徴から、ある時点の電圧降下の大きさを計算するのに際して、数千本もの変調配線を数本〜数十本の変調配線に集中化した縮退モデルによって近似的に簡略化して計算することを試みた。
【０１６７】
また、ｉｉ）の特徴から、１水平走査期間のなかに複数の基準時刻を設け、各基準時刻に対し電圧降下を計算することで電圧降下の時間変化を概略的に予測した。
【０１６８】
具体的には以下で説明する縮退モデルによる電圧降下の計算を複数の基準時刻に対して計算することによって、電圧降下の時間変化を概略的に予測した。
【０１６９】
（縮退モデルによる電圧降下の計算）
図９（ａ）は、本発明の縮退を行う際のブロック及びノードを説明するための図である。
【０１７０】
図９では簡略化するため、選択された走査配線と各変調配線およびその交差部に接続される表面伝導型放出素子のみを記載した。
【０１７１】
いま一水平走査期間の中のある時刻であって、選択された走査配線上の各画素の点灯状態（すなわち変調手段の出力が“Ｈ”であるか、“Ｌ”であるか）がわかっているものとする。
【０１７２】
この点灯状態において、各変調配線から選択された走査配線へ流れ込む素子電流をＩｆｉ （ｉ＝１，２，．．．Ｎ；ｉは列番号）と定義する。
【０１７３】
また、同図に示すように、ｎ本の変調配線と選択された走査配線のそれと交差する部分及び、その交点に配置される表面伝導型放出素子を１つのグループとしてブロックを定義する。本例では、ブロック分けを行うことで４つのブロックに分割された。
【０１７４】
また、各々のブロックの境界位置においてノードという位置を設定した。ノードとは、縮退モデルにおいて走査配線上に発生する電圧降下量を離散的に計算するための水平位置（基準点）である。
【０１７５】
本例ではブロックの境界位置に、ノード０〜ノード４の５つのノードを設定した。
【０１７６】
図９（ｂ）は縮退モデルを説明するための図である。
【０１７７】
縮退モデルでは図９（ａ）の１ブロックに含まれるｎ本の変調配線を１本に縮退化し、縮退化された１本の変調配線が、走査配線のブロックの中央に位置するように接続した。
【０１７８】
また、縮退化された各々のブロックの変調配線には電流源が接続されており、各電流源から各々のブロック内の電流の総和ＩＦ０〜ＩＦ３が流れ込むものとした。
【０１７９】
即ち、ＩＦｊ（ｊ＝０，１，…３）は、数１の（式１）のように表される電流である。
【数１】

【０１８０】
また、走査配線の両端の電位が図９（ａ）の例では、行駆動回路の出力電圧Ｖｓと同じであるのに対し、図９（ｂ）ではＧＮＤ電位としているのは、縮退モデルでは、変調配線から選択した走査配線に流れ込む電流を上記電流源によりモデリングしたことにより、走査配線上の各部の電圧降下量は、その給電部を基準電位（ＧＮＤ）として各部の電圧（電位差）を算出することにより計算できるためである。つまり、電圧降下を算出する上での基準電位として規定した。
【０１８１】
また、表面伝導型放出素子を省略しているのは、選択された走査配線から見た場合に、変調配線から同等の電流が流れ込めば、表面伝導型放出素子の有無によらず、発生する電圧降下自体は変わらないためである。従って、ここでは、各ブロックの電流源から流れ込む電流値を各ブロック内の素子電流の総和の電流値（式１）に設定することで表面伝導型放出素子を無視した。
【０１８２】
また、各ブロックの走査配線の配線抵抗は一区間の走査配線の配線抵抗ｒのｎ倍とした。ここで一区間とは走査配線の、ある変調配線との交差部とその隣の変調配線との交差部の間のことを指している。また本例では、一区間の走査配線の配線抵抗は均一であるものとした。
【０１８３】
このような縮退モデルにおいて、走査配線上の各ノードにおいて発生する電圧降下量ＤＶ０〜ＤＶ４は数２に示すような積和形式の式により、簡単に計算することができる。
【数２】

【０１８４】
数２の式は、すなわち数３の（式２）のように示すことができる。
【数３】

【０１８５】
ただし、（式２）において、ａｉｊは縮退モデルにおいてｊ番目のブロックだけに単位電流を注入したときに、ｉ番目のノードに発生する電圧である。（以下、これをａｉｊの定義とする。）ａｉｊはキルヒホフの法則により以下のように簡単に導出できる。
【０１８６】
即ち、図９（ｂ）において、ブロックｉの電流源からみた走査配線の左側の供給端子までの配線抵抗をｒｌｉ（ｉ＝０，１，２，３，４），右側の供給端子までの配線抵抗をｒｒｉ（ｉ＝０，１，２，３，４），ブロック０と左の供給端子との間の配線抵抗及びブロック４と右の供給端子との間の配線抵抗をいずれもｒｔと定義すれば、数４のようになる。
【数４】

【０１８７】
さらに、数５のようにおくと、ａｉｊは、数６に示す（式３）のように簡単に導出できる。ただし、数５において、Ａ／／Ｂは、抵抗Ａと抵抗Ｂの並列の抵抗値を表す記号であって、Ａ／／Ｂ＝Ａ×Ｂ／（Ａ＋Ｂ）である。
【数５】

【数６】

【０１８８】
（式２）はブロック数が４でない場合においても、ａｉｊの定義を顧みれば、キルヒホフの法則によって簡単に算出することができる。また本例のように走査配線の両側に給電端子を備えず片側のみに備える場合においても、ａｉｊの定義に従って計算することにより簡単に算出できる。
【０１８９】
なお、（式３）によって定義されるパラメータａｉｊは計算を行うたびに計算し直す必要はなく、一度計算してテーブルとして記憶しておけばよい。
【０１９０】
さらに、（式１）で定めた各ブロックの総和電流ＩＦ０〜ＩＦ３に対し、数７に示す（式４）のような近似を行った。
【数７】

【０１９１】
ただし、（式４）においてＣｏｕｎｔ ｉは選択された走査線上のｉ番目のピクセルが点灯状態である場合には１をとり、消灯状態である場合には０をとる変数である。ＩＦＳは表面伝導型放出素子１素子の両端に電圧ＶＳＥＬを印加したときに流れる素子電流ＩＦに対し、０〜１の間の値をとる係数αをかけた量である。
【０１９２】
すなわち、数８に示す（式５）のように定義した。
【数８】

【０１９３】
（式４）は選択された走査配線に対し各ブロックの変調配線から該ブロック内の点灯数に比例した素子電流が流れ込むものとしている。この際１素子の素子電流ＩＦに係数αをかけたものを１素子の素子電流ＩＦＳとしたのは、電圧降下により走査配線の電圧が上昇することにより、素子電流の量が減少することを考慮した。
【０１９４】
図９（ｃ）は、ある点灯状態において、縮退モデルにより各ノードの電圧降下量ＤＶ０〜ＤＶ４を計算した結果の一例である。
【０１９５】
電圧降下は非常に滑らかなカーブとなるため、ノードとノードの間の電圧降下は近似的には図の点線に示したような値をとると想定される。
【０１９６】
このように、本縮退モデルを用いれば、入力された画像データに対し所望の時点でのノードの位置での電圧降下を計算することが可能である。
【０１９７】
以上、ある点灯状態における電圧降下量を、縮退モデルを用いて簡単に計算した。
【０１９８】
選択された走査配線上に発生する電圧降下は一水平走査期間内で時間的に変化するが、これについては前述したように一水平走査期間中のいくつかの時刻に対して、その時の点灯状態を求め、その点灯状態に対し縮退モデルを用いて電圧降下を計算することにより予測した。
【０１９９】
なお、一水平走査期間のある時点での各ブロック内の点灯数は各ブロックの画像データを参照すれば簡単に求めることができる。
【０２００】
いま、１つの例としてパルス幅変調回路への入力データのビット数が８ビットであるものとし、パルス幅変調回路は、入力データの大きさに対してリニアなパルス幅を出力するものとする。
【０２０１】
すなわち入力データが０のときは、出力は“Ｌ”となり、入力データが２５５のとき一水平走査期間の間は“Ｈ”を出力し、入力データが１２８のときには一水平走査期間のうち初めの半分の期間は“Ｈ”を出力し、後の半分の期間は“Ｌ”を出力するものとする。
【０２０２】
このような場合、パルス幅変調信号の開始時刻（本例の変調信号の例では立ち上がりの時刻）の点灯数は、パルス幅変調回路への入力データが０よりも大きいものの数をカウントすれば簡単に検出できる。
【０２０３】
同様に一水平走査期間の中央の時刻の点灯数は、パルス幅変調回路への入力データが１２８よりも大きいものの数をカウントすれば簡単に検出できる。
【０２０４】
このように画像データをある閾値に対してコンパレートし、コンパレータの出力が真である数をカウントすれば、任意の時間における点灯数が簡単に計算することができる。
【０２０５】
ここで以降の説明を簡単化するため、タイムスロットという時間量を定義する。
【０２０６】
すなわち、タイムスロットとは、一水平走査期間のなかのパルス幅変調信号の開始時刻（上述の例ではパルスの立ち上がり）からの時間を表しており、「タイムスロット＝０」とは、パルス幅変調信号の開始時刻直後の時刻を表すものと定義する。
【０２０７】
「タイムスロット＝６４」とは、パルス幅変調信号の開始時刻から、６４階調分の時間が経過した時刻を表すものと定義する。
【０２０８】
同様に「タイムスロット＝１２８」とは、パルス幅変調信号の開始時刻から、１２８階調分の時間が経過した時刻を表すものと定義する。
【０２０９】
なお、本例ではパルス幅変調は立ち上がり時刻を基準として、そこからのパルス幅を変調した例を示したが、同様に、パルスの立ち下がり時刻を基準として、パルス幅を変調する場合でも、時間軸の進む方向とタイムスロットの進む方向が逆となるが、同様に適用することができることはいうまでもない。
【０２１０】
（電圧降下量から補正データの計算）
上述したように、縮退モデルを用いて繰り返し計算を行うことで一水平走査期間中の電圧降下の時間変化を近似的かつ離散的に計算することができた。
【０２１１】
図１０は、ある画像データに対して、電圧降下を繰り返し計算し、走査配線での電圧降下の時間変化を計算した例である（ここに示されている電圧降下及びその時間変化は、ある画像データに対する一例であって、別の画像データに対する電圧降下は、また別の変化をすることは当然である。）。
【０２１２】
同図ではタイムスロット＝０，６４，１２８，１９２の４つの時点に対して、各々縮退モデルを適用して計算を行うことに、それぞれの時刻の電圧降下を離散的に計算した。
【０２１３】
図１０では各ノードにおける電圧降下量を点線で結んでいるが、点線は図を見やすくするために記載したものであって、本縮退モデルにより計算された電圧降下は□、○、△で示した各ノードの位置において離散的に計算した。
【０２１４】
発明者らは、電圧降下の大きさとその時間変化を計算可能となった次の段階として、電圧降下量から画像データを補正する補正データを算出する方法を試みた。
【０２１５】
図１１は、選択した走査配線上に図１０に示した電圧降下が発生した際に、点灯状態にある表面伝導型放出素子から放出される放出電流を見積もったグラフである。
【０２１６】
縦軸は電圧降下がないときに放出される放出電流の大きさを１００％として、各時間、各位置の放出電流の量を百分率で表しており、横軸は水平位置を表している。
【０２１７】
図１１に示すように、ノード２の水平位置（基準点）において、
タイムスロット＝０の時の放出電流をＩｅ０、
タイムスロット＝６４の時の放出電流をＩｅ１、
タイムスロット＝１２８の時の放出電流をＩｅ２、
タイムスロット＝１９２の時の放出電流をＩｅ３
とする。
【０２１８】
同図は図１０の電圧降下量と図６の“駆動電圧対放出電流”のグラフから計算した。具体的には電圧ＶＳＥＬから電圧降下量を引いた電圧が印加された際の放出電流の値を単に機械的にプロットしたものである。
【０２１９】
したがって、同図はあくまで点灯状態にある表面伝導型放出素子から放出される電流を意味しており、消灯状態にある表面伝導型放出素子が電流を放出することはない。
【０２２０】
以下に、電圧降下量から画像データを補正する補正データを算出する方法として、二つの方法について説明する。
【０２２１】
ア）第１の補正データ算出方法
図１２（ａ），（ｂ），（ｃ）は、図１１の放出電流の時間変化から、電圧降下の補正データを計算する第１の方法を説明するための図である。
【０２２２】
図１２（ａ）は、ノード２の位置における、大きさが６４の画像データに対する補正データの算出方法を説明するための図である。同図はパルス幅変調された放出電流のパルス波形を模式的に表しており、パルス波形の波高は放出電流の量を、パルス波形のパルス幅は放出電流の放出される時間を表しており、パルス波形のパルス幅は６４階調に相当する時間となっている。なお、説明を簡略化するために、たとえば、パルス幅変調信号の６４階調に相当する長さであることを簡略化して、パルス幅が６４と記載することがある。
【０２２３】
ここで、ノード２位置において、パルス幅が６４のパルス幅変調信号を出力する場合に、電圧降下に起因する放出電流の低下分Ｌｏｓｓは、近似的に同図（ａ）のＬｏｓｓ１で示した台形の面積として計算することとした。この計算式（式６）を数９に示す。
【数９】

【０２２４】
そこで、この放出電流の損失の総和を補うように、変調信号のパルス幅を伸ばすために変調信号に追加すべきパルス幅、すなわち画像データに加算すべき補正データＣＤａｔａを近似的に数１０の（式７）のように計算した。
【数１０】

【０２２５】
（式７）で損失ＬｏｓｓをＩｅ１で除算しているのは、タイムスロットが６４の時点の放出電流がＩｅ１であるからであり、補正によりパルス幅が拡張される期間における放出電流の量がＩｅ１に等しいと近似をした。
【０２２６】
同じように、ノード２の位置においてパルス幅が１２８のパルス幅変調信号を出力する場合、電圧降下に起因する放出電流量の低下分Ｌｏｓｓは、近似的に同図（ｂ）のＬｏｓｓ１とＬｏｓｓ２で示した２つの台形の和として計算した。すなわち、数１１の（式８）のように計算した。
【数１１】

【０２２７】
そこで、追加すべきパルス幅、すなわち大きさ１２８の画像データに加算すべき補正データＣＤａｔａを近似的に数１２の（式９）のように計算した。
【数１２】

【０２２８】
同じように、ノード２の位置においてパルス幅が１９２のパルス幅変調信号を出力する場合、電圧降下に起因する放出電流量の低下分Ｌｏｓｓは、近似的に同図（ｃ）のＬｏｓｓ１とＬｏｓｓ２とＬｏｓｓ３で示した３つの台形の和として計算した。すなわち、数１３の（式１０）のように計算した。
【数１３】

【０２２９】
そこで、大きさ１９２の画像データに対する補正データＣＤａｔａは近似的に数１４の式１１のように計算できる。
【数１４】

【０２３０】
また、変調信号のパルス幅が０の時には、当然ながら放出電流に対する電圧降下の影響はないため、補正データは０とし画像データに加算する補正データも０とした。
【０２３１】
このような作業を繰り返し行うことにより、すべてのノードにおける、パルス幅が０，６４，１２８，１９２の変調信号に対する補正データを離散的に計算した。
【０２３２】
本例ではタイムスロット０，６４，１２８，１９２の４点に対して縮退モデルを適用して、各時刻の電圧降下量を計算したことにより、補正データもパルス幅が０，６４，１２８，１９２の４点に対して求めることができた。
【０２３３】
しかし、好ましくは縮退モデルにより電圧降下を計算する時間の間隔を細かくすることで、電圧降下の時間変化をより精密に扱うことができ、近似計算の誤差を低減することができる。
【０２３４】
なおその際には同様な考え方に立って、（式６）〜（式１１）を変形して計算を行えばよい。
【０２３５】
図１３（ａ）は、上述の方法により、ある入力データに対し、各々のノードの位置における、画像データ＝０，６４，１２８，１９２に対する補正データを離散的に計算した結果の一例である。
【０２３６】
なお、同図では同一の画像データに対する離散補正データを、図を見やすくするために、点線の曲線で結んで記載した。
【０２３７】
イ）第２の補正データ算出方法
図１４（ａ），（ｂ），（ｃ）は図１１の放出電流の時間変化から、電圧降下量の補正データを計算する第２の方法を説明するための図である。同図は大きさが６４の画像データに対する補正データを算出した例である。
【０２３８】
輝度の発光量は、放出電流パルスによる放出電流を時間的に積分した、放出電荷量に他ならない。したがって以降では、電圧降下による輝度の変動を考えるのにあたって、放出電荷量をもとに説明を行う。
【０２３９】
いま、電圧降下の影響がない場合の放出電流をＩＥ、パルス幅変調の１階調に相当する時間をΔｔとするならば、画像データが６４のときの、放出電流パルスによって放出されるべき放出電荷量Ｑ０は放出電流パルスの振幅ＩＥにパルス幅（６４×Δｔ）をかけて、数１５の（式１２）のようにあわらすことができる。
【数１５】

【０２４０】
しかし、実際には、走査配線上の電圧降下によって放出電流が低下する現象が発生する。
【０２４１】
電圧降下の影響を考慮した放出電流パルスによる放出電荷量は、近似的には次のように計算できる。すなわち、ノード２のタイムスロット＝０，６４の放出電流をそれぞれＩｅ０、Ｉｅ１とし、０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化するものと近似すれば、この間の放出電荷量Ｑ１は図１４（ｂ）の台形の面積、すなわち、数１６の（式１３）のように計算できる。
【数１６】

【０２４２】
次に、図１４（ｃ）に示すように、電圧降下による放出電流の低下分を補正するために、パルス幅をＤＣ１だけ伸ばしたとき、電圧降下の影響を除去できたとする。
【０２４３】
また、電圧降下の補正を行い、パルス幅を伸ばした場合には、各タイムスロットにおける放出電流量は変化すると考えられるが、ここでは簡単化のため、図１４（ｃ）のように、タイムスロット＝０では、放出電流がＩｅ０、タイムスロット＝（６４＋ＤＣ１）における放出電流がＩｅ１になるものとする。
【０２４４】
また、タイムスロット０とタイムスロット（６４＋ＤＣ１）の間の放出電流は、２点の放出電流を直線で結んだ線上の値をとるものと近似する。すると、補正後の放出電流パルスによる放出電荷量Ｑ２は、数１７の（式１４）のように計算できる。
【数１７】

【０２４５】
これが前述のＱ０と等しいとすれば、数１８の式のようになり、この式をＤＣ１について解けば、数１９の（式１５）となる。
【数１８】

【数１９】

【０２４６】
このようにして、画像データが６４の場合の補正データを算出した。
【０２４７】
すなわち、ノード２の位置の大きさが６４の画像データに対しては（式１５）に記載のように、ＣＤａｔａ＝ＤＣ１だけ補正量ＣＤａｔａを加算すればよい。
【０２４８】
図１５は計算された電圧降下量から、大きさが１２８の画像データに対する補正データを算出した例である。
【０２４９】
いま、電圧降下の影響がない場合、画像データが１２８のときに放出電流パルスによって放出されるべき放出電荷量Ｑ３は、数２０の（式１６）のように計算できる。
【数２０】

【０２５０】
一方、電圧降下の影響を受けた、実際の放出電流パルスによる投入電荷量は、近似的には次のように計算することができる。
【０２５１】
すなわち、ノード２のタイムスロット＝０，６４，１２８の放出電流量をそれぞれＩｅ０，Ｉｅ１，Ｉｅ２とする。また、０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化し、６４〜１２８の間はＩｅ１とＩｅ２の間を直線で結んだ線上を変化するものと近似すれば、０〜１２８までのタイムスロットの間の放出電荷量Ｑ４は図１５（ｂ）の２つの台形の面積の和、すなわち、数２１の（式１７）のように計算できる。
【数２１】

【０２５２】
一方、電圧降下の補正量を以下のように計算した。
【０２５３】
タイムスロット０〜６４に相当する期間を期間１、６４〜１２８に相当する期間を期間２と定義する。
【０２５４】
補正を施した際に、期間１の部分がＤＣ１だけ伸びて期間１′に伸長され、期間２の部分がＤＣ２だけ伸びて、期間２′に伸長されるものと考える。
【０２５５】
この際におのおのの期間は補正を施されることにより、放出電荷量が前述のＱ０と同じになるものとする。
【０２５６】
また、各期間の初めと終わりの放出電流は、補正を行うことで変化することは言うまでもないが、ここでは計算を簡単化するため、変化しないものと仮定した。
【０２５７】
すなわち、期間１′の初めの放出電流はＩｅ０、期間１′の終わりの放出電流はＩｅ１、期間２′の初めの放出電流はＩｅ１、期間２′の終わりの放出電流はＩｅ２であるものとする。
【０２５８】
すると、ＤＣ１は（式１５）と同様にして計算することができる。
【０２５９】
また、ＤＣ２は、同様な考え方により、数２２の（式１８）のように計算することができる。
【数２２】

【０２６０】
結果としてノード２の位置の大きさが１２８の画像データに対しては、数２３の（式１９）により求まる補正量ＣＤａｔａを加算すればよい。
【数２３】

【０２６１】
図１６は計算された電圧降下量から、大きさが１９２の画像データに対する補正データを算出した例である。
【０２６２】
いま、画像データが１９２のときに期待される放出電流パルスによる放出電荷量Ｑ５は、数２４のようになる。
【数２４】

【０２６３】
一方、電圧降下の影響を受けた、実際の放出電流パルスによる放出電荷量は、近似的には次のように計算することができる。
【０２６４】
すなわち、ノード２のタイムスロット＝０の時の放出電流をＩｅ０、タイムスロット＝６４のときの放出電流をＩｅ１、タイムスロット＝１２８の時の放出電流をＩｅ２、タイムスロット＝１９２の時の放出電流をＩｅ３とし、０〜６４の間の放出電流はＩｅ０とＩｅ１の間を直線的に変化し、６４〜１２８の間はＩｅ１とＩｅ２の間を直線で結んだ線上を変化し、１２８〜１９２の間はＩｅ２とＩｅ３の間を直線で結んだ線上を変化するものと近似すれば、０〜１９２までのタイムスロットの間の投入電荷量Ｑ６は図１６（ｃ）の３つの台形の面積、すなわち、数２５の（式２０）のように計算できる。
【数２５】

【０２６５】
一方、電圧降下の補正量を以下のように計算した。
【０２６６】
タイムスロット０〜６４に相当する期間を期間１、６４〜１２８に相当する期間を期間２、１２８〜１９２に相当する期間を期間３と定義する。
【０２６７】
先ほどと同様に、補正を施した後には、期間１の部分がＤＣ１だけ伸びて期間１′に伸長され、期間２の部分がＤＣ２だけ伸びて、期間２′に伸長され、期間３の部分がＤＣ３だけ伸びて期間３′に伸張されるものと考える。
【０２６８】
この際、おのおのの期間は補正を施されることにより、放出電荷量が前述のＱ０と同じになるものとする。
【０２６９】
また、各期間の初めと終わりの放出電流は、補正の前後で変わらないものと仮定した。
【０２７０】
すなわち、期間１′の初めの放出電流はＩｅ０、期間１′の終わりの放出電流はＩｅ１、期間２′の初めの放出電流はＩｅ１、期間２′の終わりの放出電流はＩｅ２、期間３′の初めの放出電流はＩｅ３、期間３′の終わりの放出電流はＩｅ４であるものとする。
【０２７１】
すると、ＤＣ１，ＤＣ２はそれぞれ（式１５），〈式１８）と同様に計算することができる。
【０２７２】
また、ＤＣ３については、数２６の（式２１）のように計算することができる。
【数２６】

【０２７３】
結果としてノード２の位置の大きさが１９２の画像データに加算する補正データＣＤａｔａとしては、数２７の（式２２）により求まる値を加算すればよい。
【数２７】

【０２７４】
以上のようにしてノード２の位置に対する画像データ６４，１２８，１９２の補正データＣＤａｔａを算出した。
【０２７５】
また、パルス幅が０の時には、当然ながら放出電流に対する電圧降下の影響はないため、補正データは０とし画像データに加算する補正データＣＤａｔａも０とした。
【０２７６】
以上、離散的な水平位置（ノード）における、離散的な画像データの大きさに対する補正データの算出法について２つの方法を説明した。
【０２７７】
なお、いずれの方法においても、このように０，６４，１２８，１９２というように、とびとびの画像データに対して補正データを計算しているのは、計算量を減らすことを狙ったものである。
【０２７８】
すなわち任意のすべての画像データに対して同様の計算を行っては、非常に計算量が大きくなり、計算を行うためのハードウエア量が非常に大きくなってしまう。
【０２７９】
一方、あるノードの位置においては、画像データが大きいほど、補正データも大きくなる傾向がある。これにより、任意の画像データに対する補正データを算出する際には、その画像データの近傍のすでに補正データが算出されている点と点を直線近似により補間すれば、計算量を大幅に減少させることができるためである。なお、この補間については離散補正データ補間手段を説明する際に詳しく説明する。
【０２８０】
また、同様な考え方をすべてのノードの位置において適用すれば、すべてのノードの位置における、画像データ＝０，６４，１２８，１９２の補正データを算出できる。
【０２８１】
なお、このように補正データを算出されている離散的な画像データのことを画像データ基準値と呼ぶ。
【０２８２】
本例ではタイムスロットを０，６４，１２８，１９２の４点に対して縮退モデルを適用して、各時刻の電圧降下量を計算したことにより、補正データも画像データが０，６４，１２８，１９２の４つの画像データ基準値に対する補正データを求めることができた。
【０２８３】
しかし、好ましくは縮退モデルにより電圧降下を計算する時間の間隔を細かくすることで、電圧降下の時間変化をより精密に扱うことができ、離散的な画像データ基準値の個数が増加する一方、近似計算の誤差を低減することができる。
【０２８４】
具体的には、図１４〜図１６では、図を簡略化するためにタイムスロット０，６４，１２８，１９２の４点のみにおいて計算を行ったが、実際には、タイムスロット０〜２５５のうち１６タイムスロットおきに計算を行ったところ（すなわち画像データの基準値を画像データの大きさで１６ごとに設定した）、好ましかった。
【０２８５】
なお、その際には同様な考え方に立って、（式６）〜（式１１）もしくは、（式１２）〜（式２２）を変形して計算を行えばよい。
【０２８６】
上述の方法により、ある入力データに対し、各々のノードの位置における、画像データ＝０，６４，１２８，１９２に対する補正データを離散的に計算すると、図１３（ａ）と同様の結果が得られた。
【０２８７】
（離散補正データの補間方法）
離散的に算出された補正データは、各ノードの位置に対する離散的なものであって、任意の水平位置（列配線番号）における補正データを与えるものではない。またそれと同時に、各ノード位置においていくつかの予め定められた画像データの基準値の大きさをもつ画像データに対する補正データであって実際の画像データの大きさに応じたに対する補正データをあたえるものではない。
【０２８８】
ここでは各列配線における入力画像データの大きさに適合した補正データを、離散的に算出した補正データを補間することにより算出した。
【０２８９】
図１３（ｂ）はノードｎとノードｎ＋１の間に位置するｘという位置における、画像データＤａｔａに相当する補正データを算出する方法を示した図である。
【０２９０】
なお前提として、補正データはすでにノードｎ及びノードｎ＋１の位置Ｘｎ及びＸｎ＋１において離散的に計算されているものとする。
【０２９１】
また、画像データＤａｔａはすでに離散的に補正データが算出されている画像データである、画像データ基準値のＤｋとＤｋ＋１の間の値をとるものとする。
【０２９２】
いま、ノードｎのｋ番目の画像データの基準値に対する離散的補正データをＣＤａｔａ［ｋ］［ｎ］と表記するならば、位置ｘにおけるパルス幅Ｄｋの補正データＣＡは、ＣＤａｔａ［ｋ］［ｎ］とＣＤａｔａ［ｋ］［ｎ＋１］の値を用いて、直線近似により、数２８の（式２３）のように計算できる。
【数２８】

【０２９３】
ただし、Ｘｎ、Ｘｎ＋１はそれぞれノードｎ、（ｎ＋１）の水平表示位置であって、前述したブロックを決定するときに定められる定数である。
【０２９４】
また位置ｘにおける画像データＤｋ＋１の補正データＣＢは、数２９の（式２４）のように計算できる。
【数２９】

【０２９５】
ＣＡとＣＢの補正データを直線近似することにより、位置ｘにおける画像データＤａｔａに対する補正データＣＤは、数３０の（式２５）のように計算できる。
【数３０】

【０２９６】
以上のように、離散的補正データから実際の位置や画像データの大きさに適合した補正データを算出するためには、式２３〜式２５に記載した方法により簡単に計算できる。
【０２９７】
このようにして算出した補正データを画像データに加算して画像データを補正し、補正後の画像データ（補正画像データ）に応じてパルス幅変調を行えば、従来からの課題であった表示画像における電圧降下による影響を低減することができ、画質を向上させることができる。
【０２９８】
また予てからの課題であった補正のためのハードウエアについても、これまで説明してきたような縮退化などの近似を導入することにより、計算量を低減化することができるため非常に小規模なハードウエアで構成することができるというすぐれたメリットがある。
【０２９９】
ところで、上記補正手法によって走査配線の電圧降下に起因する輝度低下の問題を解決できることが明らかとなったわけであるが、かかる機能を実現する回路を作製するにあたり、留意しなければならない点がある。
【０３００】
ディジタル回路においては、その回路で取り扱うことのできるデータ幅（ビット数）に制限がある。このデータ幅は一般的にハードウエアのコスト等との兼ね合いから決定される。
【０３０１】
補正データを加算することによる補正画像データの増大により、いわゆるオーバーフローの問題が生ずることがある。すなわち、画像データに対して補正データを単純に加算したときに、その演算結果がパルス幅変調器（変調回路８）で取り扱うことのできるデータ幅を超えてしまうと、ビットの折り返しなどが起こり、表示画像の反転などの画像の乱れが生ずるのである。
【０３０２】
このため、本実施の形態では、あらかじめ補正画像データの最大値を計算し、その最大値に対応するビット幅を持ったパルス幅変調器を設ける。
【０３０３】
しかしながら、駆動時間を延ばさなくてはならない補正に対して、現実的に決まっている水平走査時間（入力される画像信号により決まっている水平走査時間）により制限される駆動時間の最大時間に抑えることにより輝度が低下することによって、表示画像全体の輝度が低下してしまう。
【０３０４】
そこで、本実施の形態では、前述したように、水平走査ライン（走査配線）毎の補正画像データの最大値に応じて各走査配線の走査時間（選択時間）をフレーム単位で適宜に割り当てる。
【０３０５】
（システム全体と各部分の機能説明）
次に、補正データ算出手段を内蔵した画像表示装置のハードウエアについて説明する。
【０３０６】
図１７，図１８，図１９はその回路構成の概略を示すブロック図である。図１７は、映像信号の入力と、入力された映像信号の補正に係る信号処理回路を、図１８は、走査配線の選択期間、すなわち水平走査期間の決定に係る駆動制御回路を、図１９は、表示パネル、走査駆動回路および変調駆動回路に係る部分をそれぞれ示している。図１７に示す回路の出力Ｄｏｕｔは、図１８に示す回路に入力される。また、図１８に示す回路の出力ＳＤ１〜ＳＤ８は、図１９に示す回路に入力される。
【０３０７】
図１７において、１３は入力映像信号を映像信号と同期信号とに分離する同期信号分離回路、１１は同期信号分離回路１３で分離された同期信号に基づき各部のタイミング信号を発生するタイミング発生回路、７は同期信号分離回路１３により分離された輝度及び色差信号（ＹＰｂＰｒ）を３原色信号（ＲＧＢ）に変換するＲＧＢ変換手段を示す。
【０３０８】
コンピュータの映像出力などはパラレル３原色信号（ＲＧＢ）として入力されるので、この場合には、ＲＧＢ変換手段７を介する必要はない。
【０３０９】
また、１７はＲＧＢ信号に逆γ変換を施す逆γ処理部、９はＲＧＢのパラレル信号をシリアル信号にするデータ配列変換部、１４は入力画像データに基づいて走査配線の電圧降下を補正するため補正データを算出する補正データ算出手段、１９は遅延回路、１２は補正データ算出手段１４によって算出された補正データを用いて画像データを補正する加算器を示す。
【０３１０】
また、同図においてＲ，Ｇ，ＢはＲＧＢパラレルの入力映像データ、Ｒａ，Ｇａ，Ｂａは逆γ変換処理を施したＲＧＢパラレルの映像データ、ＳＤａｔａはデータ配列変換部９によりパラレル・シリアル変換されたシリアル画像データ、Ｄａｔａは遅延されたシリアル画像データ、ＣＤは補正データ算出手段１４により算出された補正データ、Ｄｏｕｔは加算器１２によりシリアル画像データＤａｔａに補正データＣＤを加算することにより、補正された画像データ（補正画像データ）である。
【０３１１】
図１８において、２６，２７はそれぞれ補正画像データを一時的に記憶しておくフレームメモリたるメモリＡ，メモリＢ、２１はメモリＡ，Ｂの書き込み用アドレス信号を発生するＷアドレス発生部、２８はメモリＡ，Ｂからの読み出し用アドレス信号を発生するＲアドレス発生部、２３，２４，２５，２９はそれぞれメモリＡ，Ｂの入出力を適宜切り替えるスイッチを示す。
【０３１２】
また、同図において、２２は補正画像データの最大値を各水平走査ライン（走査配線）毎に検出するライン最大値検出器、３４はライン最大値検出器２２によって検出された補正画像データの最大値に応じて各水平走査ライン（走査配線）の走査時間を演算処理するマイコン、３３はマイコン３４の演算結果を受けて表示タイミング信号を発生する表示タイミング発生部を示す。
【０３１３】
図１９において、１は図４に示したような表示パネル、Ｄｘ１〜ＤｘＭ及びＤｘ１′〜ＤｘＭ′は表示パネルの走査配線の電圧供給端子、Ｄｙ１〜ＤｙＮは表示パネルの変調配線の電圧供給端子、Ｈｖはフェースプレートとリアプレートの間に加速電圧を印加するための高圧供給端子、Ｖａは高圧電源を示す。また、２Ａ、２Ｂは各走査配線に走査信号を供給する走査駆動回路である。５は、メモリＡ２６又はメモリＢ２７からの出力ＳＤ１〜ＳＤ８がそれぞれ入力される８個のシフトレジスタ、６は画像データ１ライン分のラッチ回路、８は補正画像データに応じてパルス幅変調した変調信号（電圧パルス）を表示パネル１の各変調配線に出力するパルス幅変調回路を示し、シフトレジスタ５、ラッチ回路６、変調回路８により、変調駆動回路が構成されている。
【０３１４】
（同期信号分離回路、タイミング発生回路）
本実施の形態の画像表示装置は、ＮＴＳＣや、ＰＡＬ、ＳＥＣＡＭ、ＨＤＴＶなどのテレビジョン信号や、コンピュータの出力であるＶＧＡなどの何れをに表示することができる。
【０３１５】
図１７では、７２０ｐのＨＤＴＶ方式が入力された一例について記載している。
【０３１６】
入力画像信号７２０ｐのフレーム周波数は６０Ｈｚ、水平周波数は４５ｋＨｚである。すなわち、全走査線数は７５０ラインであり、そのうちの７２０ラインは有効走査線数である。
【０３１７】
入力された７２０ｐの映像信号からは、まず同期信号分離回路１３により同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを分離される。同期分離された垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃはタイミング発生回路１１に供給され、同期分離された映像信号はＲＧＢ変換手段７に供給される。ＲＧＢ変換手段７の内部には、輝度及び色差信号ＹＰｂＰｒから３原色信号ＲＧＢへの変換回路の他に、不図示のローパスフィルタやＡ／Ｄ変換器などが設けられており、信号ＹＰｂＰｒをディジタルＲＧＢ信号へと変換し、逆γ処理部１７へと供給する。
【０３１８】
タイミング発生回路１１は、ＰＬＬ回路を内蔵しており、様々な映像ソースの同期信号に同期したタイミング信号を発生し、各部の動作タイミング信号を発生する回路である。
【０３１９】
タイミング発生回路１１が発生するタイミング信号としては、所定のサンプリング周波数のサンプリングクロックＭＣＬＫ、水平走査用のタイミング信号ＨＤ、垂直走査用のタイミング信号ＶＤなどがある。
【０３２０】
本実施の形態では、１水平走査期間（１Ｈ）のサンプルクロック数を１６４８個に設計し、その中の１２８０個を有効画素数とする。したがって、サンプリング周波数ＭＣＬＫは、ＰＬＬ回路により水平同期信号に分周比１：１６４８で分周して発生させ、７４．１６ＭＨｚのサンプリング周波数のサンプリングクロックＭＣＬＫを得る。
【０３２１】
（逆γ処理部）
ＣＲＴは入力に対しほぼ２．２乗の発光特性（以降逆γ特性とよぶ）を備えている。
【０３２２】
そのため、入力映像信号はＣＲＴのこのような特性が既に考慮されており、ＣＲＴに表示した際にリニアな発光特性となるように一般に０．４５乗のγ特性にしたがって変換される。
【０３２３】
一方、本実施形態の表示パネルは駆動電圧の印加時間により変調を施す場合、印加時間の長さに対しほぼリニアな発光特性を有しているため、入力映像信号を逆γ特性にもとづいて変換（以降逆γ変換とよぶ）する必要がある。
【０３２４】
図２０は、入力映像信号を逆γ変換するための逆γ処理部１７の構成を示すブロック図である。
【０３２５】
本実施の形態の逆γ処理部１７は、上記逆γ変換処理をメモリによって構成した。
【０３２６】
逆γ処理部１７は、図１７、図２０に示すように、映像信号Ｒ，Ｇ，Ｂのビット数を８ビットとし、逆γ処理部１７の出力である映像信号Ｒａ，Ｇａ，Ｂａのビット数を同じく８ビットとして、アドレス８ビット、データ８ビットのメモリを各色ごと用いることにより構成している。
【０３２７】
各メモリには、Ｒ用テーブル１７Ｒ，Ｇ用テーブル１７Ｇ，Ｂ用テーブル１７Ｂとして、図２１に記載した逆γ特性を記憶させている。なお同図２１（ａ）は本変換テーブルの入力映像信号が０〜２５５の範囲の該テーブル１７Ｒ、１７Ｇ、１７Ｂに記載したデータである。また、同図２１（ｂ）は入力画像データが０〜４８の範囲を拡大して表示したものである。
【０３２８】
なお、本実施の形態では、逆γ処理部１７を８ビット入力、８ビット出力のメモリとして構成したが、逆γ処理の変換精度を上げるために例えば８ビット入力、１０ビット出力のメモリで逆γ処理部を構成することもできる。このとき同メモリには、図２１に示した８ビット入力、１０ビット出力の入出力特性のテーブルを記憶させるとよい。なお図２１では８ビットのテーブルと、１０ビットのテーブルを比較しやすいように、８ビットテーブルのグラフの縦軸の左側のスケール、１０ビットテーブルのグラフの縦軸を図２１の右側のスケールにして表示している。
【０３２９】
（データ配列変換部）
データ配列変換部９は、ＲＧＢパラレル映像信号Ｒａ，Ｇａ，Ｂａを表示パネル１の画素配列に合わせてパラレル・シリアル変換する回路である。データ配列変換部９の構成は図２２に示したようにＲＧＢ各色ごとのＦＩＦＯ（ＦｉｒｓｔＩｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ２０２１Ｒ，２０２１Ｇ，２０２１Ｂとセレクタ２０２２から構成される。
【０３３０】
図２２では図示していないが、ＦＩＦＯメモリは水平画素数ワードのメモリを奇数ライン用と偶数ライン用の２本備えている。奇数行目の映像データが入力された際には、奇数ライン用のＦＩＦＯにデータが書き込まれる一方、偶数ライン用のＦＩＦＯメモリから一つ前の水平走査期間に蓄積された画像データが読み出される。偶数行目の映像データが入力された際には偶数ライン用のＦＩＦＯにデータが書き込まれる一方、奇数ライン用ＦＩＦＯメモリから一つ前の水平走査期間に蓄積された画像データが読み出される。
【０３３１】
ＦＩＦＯメモリから読み出されたデータは、セレクタ２０２２により表示パネルの画素配列にしたがって、パラレル・シリアル変換され、ＲＧＢのシリアル画像データＳＤａｔａとして出力される。詳細については記載しないが、タイミング発生回路１１からのタイミング制御信号に基づいて動作する。
【０３３２】
（補正データ算出手段）
補正データ算出手段１４は前述した補正データ算出方法により、電圧降下の補正データを算出する回路である。補正データ算出手段は図２３に示すように離散補正データ算出部１４１と補正データ補間部１４２の２つのブロックから構成される。
【０３３３】
離散補正データ算出部１４１は、入力された画像信号から電圧降下量を算出し、電圧降下量から補正データを離散的に計算する手段である。同手段は計算量やハードウエア量を減少させるために、前述の縮退モデルの概念を導入して、補正データを離散的に算出する。
【０３３４】
離散的に算出された補正データは補正データ補間部１４２により補間され、画像データの大きさやその水平表示位置ｘに適合した補正データＣＤが算出される。
【０３３５】
（離散補正データ算出部）
図２４は本実施の形態の離散補正データを算出するための離散補正データ算出部１４１の回路構成の概略を示すブロック図である。
【０３３６】
離散補正データ算出部１４１は、以下に述べるように、画像データをブロックわけし、ブロックごとの統計量（点灯数）を算出するとともに、統計量から各ノードの位置における、電圧降下量の時間変化を計算する電圧降下量算出部としての機能と、各時間ごとの電圧降下量を発光輝度量に変換する機能、および発光輝度量を時間方向に積分して、発光輝度総量を算出する機能、およびそれらから離散的な基準点における、画像データの基準値に対する補正データを算出する手段である。
【０３３７】
図２４（ａ）において１００ａ〜１００ｃは点灯数カウント手段、１０１ａ〜１０１ｃは各ブロックごとの各時刻における点灯数を格納するレジスタ群、１０２はＣＰＵ、１０３は（式２）及び（式３）で記載したパラメータａｉｊを記憶するためのテーブルメモリ、１０４は計算結果を一時記憶するためのテンポラリレジスタ、１０５はＣＰＵのプログラムが格納されているプログラムメモリ、１１０は、電圧降下量を放出電流量に変換する変換データが記載されたテーブルメモリ、１０６は、前述した離散補正データの計算結果を格納するためのレジスタ群である。
【０３３８】
点灯数カウント手段１００ａ〜１００ｃは、図２４（ｂ）に記載したようなコンパレータと加算器などから構成されている。パラレル映像信号Ｒａ，Ｇａ，Ｂａはそれぞれコンパレータ１０７ａ〜１０７ｃに入力され、逐次Ｃｖａｌの値と比較される。なお、Ｃｖａｌは前述してきた画像データに対して設定した、画像データ基準値に相当する。
【０３３９】
コンパレータ１０７ａ〜１０７ｃはＣｖａｌと画像データの比較を行い画像データの方が大きければＨｉｇｈを出力し小さければＬｏｗを出力する。
【０３４０】
コンパレータ１０７ａ〜１０７ｃの出力は加算器１０８及び１０９により互いに加算され、さらに加算器１１０によりブロックごとに加算をおこない、ブロックごとの加算結果を各々のブロックごとの点灯数としてレジスタ群１０１ａ〜１０１ｃへと格納する。
【０３４１】
点灯数カウント手段１００ａ〜１００ｃにはコンパレータの比較値Ｃｖａｌとして、それぞれ０，６４，１２８，１９２が入力されている。結果として、点灯数カウント手段１００ａは画像データのうち、０より大きい画像データの個数をカウントしそのブロックごとの総計をレジスタ１０１ａに格納する。
【０３４２】
同様に、点灯数カウント手段１００ｂは画像データのうち、６４より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｂに格納する。
【０３４３】
同様に、点灯数カウント手段１００ｃは画像データのうち、１２８より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｃに格納する。
【０３４４】
同様に、点灯数カウント手段１００ｄは画像データのうち、１９２より大きい画像データの個数をカウントし、そのブロックごとの総計をレジスタ１０１ｄ格納する。
【０３４５】
ブロックごと、時間ごとの点灯数がカウントされると、ＣＰＵ１０２はテーブルメモリ１０３に格納されたパラメータテーブルａｉｊを随時読み出して、（式２）〜（式５）に従い、電圧降下量を計算し、計算結果をテンポラリレジスタ１０４に格納する。
【０３４６】
本例ではＣＰＵ１０２に（式２）の計算を円滑におこなうための積和演算機能を設けた。
【０３４７】
（式２）に挙げた演算を実現する手段としては、ＣＰＵ１０２で積和演算を行うのではなく、例えば、その積和演算の計算結果を予め格納したメモリを用いて実現しても構わない。この場合は、各ブロックの点灯数を入力とし、考えられるすべての入力パターンに対し、各ノード位置の電圧降下量をメモリに記憶させておくのである。
【０３４８】
電圧降下量の計算が完了するとともに、ＣＰＵ１０２はテンポラリレジスタ１０４から、各時間、各ブロックごとの電圧降下量をよみだし、テーブルメモリ２（１１０）を参照して、電圧降下量を放出電流量に変換し、（式６）〜（式１１）（もしくは（式１２）〜（式２２））に従って、離散補正データを算出した。
【０３４９】
計算した離散補正データは、レジスタ群１０６に格納した。
【０３５０】
（補正データ補間部）
図２５は、図２３に示した補正データ補間部１４２の詳細な構成を説明するための図である。
【０３５１】
補正データ補間部１４２は、画像データの表示される位置（水平位置）及び、画像データの大きさに適合した補正データを算出するための手段である。同手段は離散的に算出された補正データを補間することにより、画像データの表示位置（水平位置）及び、画像データの大きさに応じた補正データを算出する。
【０３５２】
同図において、１２３は画像データの表示位置（水平位置）ｘから、補間に用いる離散補正データのノード番号ｎ及びｎ＋１を決定するためのデコーダであり、１２４は画像データの大きさから、（式２３）〜（式２５）のｋおよびｋ＋１を決定するためのデコーダである。
【０３５３】
また、セレクタ１２５〜１２８は、離散補正データを選択して、直線近似手段に供給するためのセレクタである。
【０３５４】
また、１２１〜１２３は、それぞれ（式２３）〜（式２５）の直線近似を行うための直線近似手段である。
【０３５５】
図２６に直線近似手段１２０の構成例を示す。一般に直線近似手段は（式２３）〜（式２５）の演算子にあらわされるように、減算器、積算器、加算器、割り算器などによって構成可能である。直線近似手段１２１、１２２も、直線近似手段１２０と同様の構成である。
【０３５６】
しかし、望ましくは離散補正データを算出するノードとノードの間の列配線本数や、離散補正データを算出する画像データ基準値の間隔（すなわち電圧降下を算出する時間間隔）が２のべき乗になるように構成するとハードウエアを非常に簡単に構成できる。それらを２のべき乗に設定すれば、図２６に示した割り算器において、Ｘｎ＋１−Ｘｎは２のべき乗の値となるので、ビットシフトにより割り算を実現できるからである。
【０３５７】
また、Ｘｎ＋１−Ｘｎの値がいつも一定の値であって、２のべき乗で表される値であるならば、加算器の加算結果をべき乗の乗数分だけシフトして出力すればよく、あえて割り算器を作製する必要がない。
【０３５８】
またこれ以外の箇所でも離散補正データを算出するノードの間隔や、画像データの間隔を２のべき乗とすることにより、たとえばデコーダ１２３〜１２４を簡単に作製することが可能となるとともに、図２６の減算器で行っている演算を簡単なビット演算に置き換えることができる。
【０３５９】
（遅延回路１９）
図１７に示したようにデータ配列変換部９により並び替えが行われた画像データＳＤａｔａは補正データ算出手段１４と遅延回路１９に入力される。補正データ算出手段１４の補正データ補間部は、タイミング制御回路からの水平位置情報ｘと画像データＳＤａｔａの値を参照して、それらにあった補正データＣＤを算出する。
【０３６０】
遅延回路１９は、補正データ算出にかかる時間を吸収するために設けられており、加算器１２で画像データに補正データが加算される際に、画像データにそれに対応した補正データが正しく加算されるよう遅延を行う手段である。同手段はフリップフロップを用いることにより構成できる。
【０３６１】
（加算器１２）
加算器１２は補正データ算出手段１４からの補正データＣＤと画像データＤａｔａを加算する手段である。加算を行うことにより画像データＤａｔａは補正が施され、補正画像データＤｏｕｔとしてメモリＡ２６又はメモリＢ２７へ出力される（図１７、図１８参照）。
【０３６２】
（水平走査期間の制御について）
従来の表示装置では、入力映像信号に含まれる水平同期信号により定まる１水平走査期間に基づいて、全ての走査配線に一律に同一の表示水平走査時間を割り当てていた。
【０３６３】
これに対して、本実施形態では、補正画像データの最大値に応じて各走査配線の走査時間を適応的に割り当てることによって、走査配線の電圧降下を高精度に補正し、かつ輝度低下を抑えて画像を表示するという、相反する要求を解決することができる。
【０３６４】
現実には、全ての走査配線を同一の表示走査時間で走査しなくても、表示される画像にほとんど違和感を感じることがない。
【０３６５】
また、ＴＶ信号等の自然画の画像信号などにおいては、補正によるオーバーフローが懸念されるような大きな値のデータが現れることはさほど多くなく、水平走査ライン毎に見ればそれぞれの補正画像データの最大値にはかなりのバラツキがあるので、従来のように全ての走査配線を同じ水平走査時間で走査することは、効率的でない。
【０３６６】
従って、本実施形態の駆動方法を適用しても、表示上の問題は無い。そして、各走査配線に対応する変調信号のパルス幅の最大値により決定した表示水平走査期間で走査することによって輝度の低下を抑えることができる。
【０３６７】
図２７は、本実施形態に用いられる水平走査期間を説明するための模式図である。同図のグラフの縦軸は各水平走査配線に対応している。同図では、説明を簡略化するために水平走査配線が１２本の例を挙げる。また、同グラフの横軸は時間（パルス幅）を表している。説明をわかりやすくするため、画像データ幅は８ｂｉｔとし輝度データに補正データが加算されている様子ををわかりやすく示した。
【０３６８】
同グラフにおいて、各水平走査配線に対応している棒グラフは対応する水平走査配線上の画素における最大の変調信号のパルス幅、即ち最大の補正画像データを図示してある。白抜き矩形部分は、その水平走査配線に係る１ライン分の入力画像データ（輝度データ）を示し、ハッチング矩形部分は、その入力画像データに対する補正データを示している。
【０３６９】
同図に示すように、各水平走査配線ごとに補正画像データの最大値にはバラツキがあるので、全ての水平走査配線に一律に走査時間を割り当てるのではなく、各水平走査配線ごとにその補正画像データの最大値が収まるように個別に表示走査時間を割り当てればよいことがわかる。個別に水平走査配線毎に割り当てた表示水平走査時間の総和が表示の１フレーム時間以下であれば、１フレーム時間内に１フレームの画像が表示できる。言い換えれば表示水平走査時間の平均が従来の水平走査期間（図２７においては２５５＋ブランキング期間）であれば、１フレーム時間内に１フレームの画像が表示できる。そして、表示１フレームの時間が、入力された画像の１フレームの時間と大きく変わらないので動画表示もスムースである。
【０３７０】
もちろん、表示フレーム時間は入力映像の１フレーム時間と必ずしも同一でなくてもよいので、表示フレーム時間を若干伸縮することもできる。その場合、個別に水平走査配線毎に割り当てた表示水平走査時間のＮフレームの総和が、入力された映像データのＮフレーム時間以下であればよい（ここでＮは２以上の自然数）。
【０３７１】
このようにして割り当てた表示水平走査時間を、同グラフ中、太線にて示す。なお、走査配線の切り替えと変調配線の駆動を同時に行うと表示パネル内の駆動波形が乱れ、素子に過大な電圧がかかる可能性があるため、補正画像データの最大値よりも所定の時間的余裕（変調配線の非駆動時間）を持たせて表示水平走査時間を設定することが望ましい。また、変調駆動回路への補正画像データのデータ転送に要する時間（シフトレジスタ５へのデータシフト時間）等を確保するために、図２７のように、表示水平走査時間の下限値も定めるとよい。
【０３７２】
走査配線抵抗が５Ω程度、表面伝導型放出素子の素子電流を０．１ｍＡ程度、素子数７２０×１２８０×３（ＲＧＢ）において、８ｂｉｔ幅の画像データ（最大：２５５）を補正した補正画像データの最大値は３５０程度となる。そのためパルス幅変調器のｂｉｔ幅を９ｂｉｔに設計する。
【０３７３】
（ライン最大値検出器、マイコンにおける走査時間演算処理）
加算器１２から出力された補正画像データＤｏｕｔは、ライン最大値検出器２２に入力される（図１８）。ライン最大値検出器２２は、１ライン分の補正画像データのうちから最大値を検出する処理を、各水平走査配線上の画素のデータごとに行う。
【０３７４】
そして、マイコン３４は、ライン最大値検出器２２によって検出された補正画像データの最大値を用いて、図２８のフローチャートにしたがい、各走査配線の走査時間を算出する。
【０３７５】
マイコン３４は、垂直同期信号ＶＤが現れるまでループを行い待機する（ステップＳ１１）。垂直同期信号ＶＤを受け取ると、水平同期信号ＨＤが現れるまでループを行い待機する（ステップＳ１２）。水平同期信号ＨＤを受け取ると１ライン分の処理を開始する。
【０３７６】
まず、ライン最大値検出器２２から当該水平走査配線の補正画像データの最大値ｍａｘＤｉ（ｉ：ライン番号）を取得する（ステップＳ１３）。なお、ｍａｘＤｉは、補正画像データの値をパルス幅変調のためのクロック数（Ｐｗｍｃｌｋ数）に換算した値となっている。
【０３７７】
ステップＳ１３で取得した補正画像データの当該水平走査配線の最大値ｍａｘＤｉとＤｍｉｎとを比較し（ステップＳ１４）、ｍａｘＤｉがＤｍｉｎより小さければ、ｍａｘＤｉ＝Ｄｍｉｎとし（ステップＳ１５）、それ以外の場合、ｍａｘＤｉは変更しない。
【０３７８】
ここで、Ｄｍｉｎとは、上述した変調駆動回路へのデータの転送時間や非駆動時間を考慮して最低限割り当てなければならない表示走査時間（ＫＨＤｍｉｎ）を考えたときに、その最低限の表示走査時間（ＫＨＤｍｉｎ）で表示可能な画像データの値（Ｐｗｍｃｌｋ数）のことである。
【０３７９】
本実施の形態では、シフトレジスタ５のシフトクロックＳＣＬＫはＭＣＬＫを１／２分周したものであり（詳しくは後述する）、またメモリＡ２６，メモリＢ２７の出力を８層に分けてシフトレジスタ５に転送する。したがって、１ライン分のデータを転送するためのシフト時間は、１２８０個×３（ＲＧＢ）／８層＝４８０クロック（ＳＣＬＫ数）となる。そして、シフト時間に加えて、その他の処理のために４０クロックは使用すると見越し、最低限の表示走査時間（ＫＨＤｍｉｎ）として５２０クロック（ＳＣＬＫ数）を確保する（以降最小表示水平走査期間と記すこともある）。
【０３８０】
この、５２０クロックは入力画像の水平走査時間の０．６３倍（＝５２０／（１６４８／２））である。
【０３８１】
なお、本実施の形態では、パルス幅変調のためのクロックＰｗｍｃｌｋは、入力映像信号（７２０Ｐ）の水平同期信号に位相ロックをかけ以下のように作成した。
【０３８２】
本実施の形態では、パルス幅変調のためのクロックＰｗｍｃｌｋの１水平走査期間（１Ｈ）のクロック数を２８０個に設計した。従来の駆動方法ではこのうち２５６クロック数で決まる時間でパルス幅変調し、残りの２４クロックは走査回路内の駆動時間等の時間（非駆動時間：１．９μＳｅｃ）として割り当てている。
【０３８３】
したがって、Ｐｗｍｃｌｋの周波数は、水平同期信号に分周比１：２８０でＰＬＬ回路により位相ロックをかけて発生させ、１２．６ＭＨｚの周波数を得る。
【０３８４】
さらに、この表示水平走査時間内に非駆動時間を考慮しなければならない。変調配線の非駆動時間としては２μＳｅｃ程度設けることが望ましい。本実施の形態では、Ｐｗｍｃｌｋの周期は約７９ｎＳｅｃであるので、非駆動時間として２４クロック（Ｐｗｍｃｌｋ数）を確保する（非駆動時間は１．９μＳｅｃ）。したがって、最低限の表示水平走査時間（ＫＨＤｍｉｎ）で表示可能な画像データの値Ｄｍｉｎは、都合、２８０×０．６３−２４＝１５３クロック（Ｐｗｍｃｌｋ数）となる。
【０３８５】
すなわち、１ラインの補正画像データの最大値ｍａｘＤｉが１５３（Ｄｍｉｎ）より小さかったとしても、表示走査時間としては最低限１７７（＝２８０×０．６３）クロック（Ｐｗｍｃｌｋ数）分の時間（ＫＨＤｍｉｎ）を割り当てなければならない。
【０３８６】
Ｓ１４，Ｓ１５のステップは、この最小表示水平走査時間（ＫＨＤｍｉｎ）を確保するためのものである。つまり、当該水平走査ラインの補正画像データの最大値ｍａｘＤｉとＤｍｉｎを比較し、ｍａｘＤｉがＤｍｉｎより小さい場合は、ｍａｘＤｉにＤｍｉｎを代入し、表示水平走査期間の下限値となる最小表示水平走査時間（ＫＨＤｍｉｎ）を確保する。
【０３８７】
Ｓ１６のステップは、表示水平走査時間（ＫＨＤｉ）の計算をする。
【０３８８】
すなわち、Ｐｗｍｃｌｋ単位で計算されているｍａｘＤｉから、ＭＣＬＫ単位で表示水平走査時間（ＫＨＤｉ）を計算する。具体的には入力映像信号の水平同期信号の周波数から決まる水平走査期間のクロック数が、Ｐｗｍｃｌｋ：２８０、ＭＣＬＫ：１６４８の比から、Ｐｗｍｃｌｋ単位のｍａｘＤｉに５．８９（＝１６４８／２８０）倍して求める。
【０３８９】
なお、参考までに、入力される映像信号７２０ｐに基づく１水平走査期間の時間は、１６４８／２＝８２４クロック（ＳＣＬＫ数）である。
【０３９０】
このようにしてｉ番目のラインの補正画像データの最大値ｍａｘＤｉに基づきステップＳ１６までの処理がすんだら、当該ラインが画像データの最終ラインか否か、すなわち全走査配線分のｍａｘＤｉを入力してｕｐＤｉを算出したか否かを判定する（ステップＳ１７）。ここで最終ラインまで達していないと判定されると再びステップＳ１２〜Ｓ１６の処理を繰り返し、全走査配線について最小表示水平走査時間（ＫＨＤｍｉｎ）が確保された表示水平走査時間（ＫＨＤｉ）が計算される。
【０３９１】
ステップＳ１８では、全走査配線の総水平走査時間が所定の時間に収まるように各走査配線の水平走査時間を調整する処理を行う。この所定の時間とは入力映像信号７２０ｐのフレーム周波数（６０Ｈｚ）に相当する時間のことである。
【０３９２】
つまり、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各走査配線の水平走査時間を単純に割り当てた場合、その総走査時間が入力映像信号の１フレーム期間に足りない場合もあり得る。
【０３９３】
このように算出された表示水平走査時間（ＫＨＤｉ）はステップＳ１８で、総和を求められ、入力映像信号の１フレームの時間と比較される。そして、入力画像信号の１フレームの時間に満たない分、表示ブランキング期間として、例えば最小表示水平走査時間（ＫＨＤｍｉｎ）を追加して（ＫＨＤ７２１，ＫＨＤ７２２．．．の追加）入力画像のフレーム時間と、表示フレーム時間を合わせる。
【０３９４】
このようにして各走査ラインの表示水平走査時間ＫＨＤｉの計算を終えたら、垂直同期信号ＶＤが現れるまでループを行う（ステップＳ１９）。
【０３９５】
垂直同期信号ＶＤを受け取り１フレームの終了を確認したら、次フレームの開始前に、各走査ラインの表示水平走査時間ＫＨＤｉを表示タイミング発生部３３にロードする（ステップＳ２０）。
【０３９６】
以上の処理により算出した各水平走査ラインの表示走査時間ＫＨＤｉの一例を図２９の表および図３０に示す。
【０３９７】
本実施の形態では、マイコン３４で行う処理は、離散補正データ算出部のＣＰＵ１０２で実行しマイコン３４を省略することも可能である。
【０３９８】
本実施の形態では１水平走査期間のサンプルクロック数（ＭＣＬＫ数）を１６４８個に設計したので、１フレームのＭＣＬＫ数は、７５０×１６４８＝１２３６０００クロックとなる。Ｐｗｍｃｌｋ数は、その（２８０／１６４８）倍の２１００００クロックである。
【０３９９】
図２９の表に示すように、１ライン中の補正画像データの最大値ｍａｘＤｉに非駆動時間２４クロック（Ｐｗｍｃｌｋ数）を加算した値、またはシフト時間とその他の処理に要する時間（最小表示水平走査時間）８９クロック（Ｐｗｍｃｌｋ数）のいずれか長いほうが、１Ｈの時間（表示水平走査時間）となる。
【０４００】
たとえば、１ライン目については、ｍａｘＤｉに非駆動時間を加算した値１２０が最小表示水平走査時間（ＫＨＤｍｉｎ）：８９を上回るので、表示水平走査時間は１４４クロック（Ｐｗｍｃｌｋ数）となり、２ライン目については、ｍａｘＤｉに非駆動時間を加算した値６０が最小表示水平走査時間（ＫＨＤｍｉｎ）：８９を下回るので、表示水平走査時間は８９クロック（Ｐｗｍｃｌｋ数）となる。
【０４０１】
また、図３０は図２９の表をグラフ化したものである。補正画像データの最大値が大きいラインほど長い表示水平走査時間が割り当てられていること、補正画像データの最大値が小さいラインについても最小表示水平走査時間（ＫＨＤｍｉｎ）：８９クロックが確保されていることなどがわかる。
【０４０２】
また、表示ブランキング期間を７２１〜７２８ラインに付加して最小表示水平走査時間（ＫＨＤｍｉｎ）を設けたが、補正画像データの各水平走査ラインの最大値（ｍａｘＤｉ）によっては表示ブランキング期間を変させることも好ましいものである。
【０４０３】
なお、本実施の形態では、図１８に示すように、各々１フレーム分の補正画像データを記憶することができる２つのフレームメモリ（メモリＡ２６，メモリＢ２７）を設けており、上述した水平走査時間の演算処理を行っている間、１フレーム分の補正画像データを一時的に記憶させておく。
【０４０４】
これら２つのフレームメモリは、一方のフレームメモリ（例えばメモリＡ２６）にデータを書き込んでいる際に、他方のフレームメモリ（メモリＢ２７）からデータを読み出すことができるように設けてある。具体的には、奇数フレームでは、スイッチ２３，２４，２５，２９の接点をそれぞれａ，ａ，ｂ，ｂに選択し、偶数フレームではその逆にする。
【０４０５】
加算器１２から出力された補正画像データＤｏｕｔは、Ｗアドレス発生部２１が発生する書き込み用アドレス信号に従って、奇数フレームの場合はメモリＡ２６に、偶数フレームの場合はメモリＢ２７に書き込まれる。Ｗアドレス発生部２１は、水平同期信号ＨＤから書き込み用アドレスを決定し、ＭＣＬＫに同期して書き込み用アドレス信号を発生させる。
【０４０６】
また、メモリＡ２６，メモリＢ２７に書き込まれた補正画像データは、Ｒアドレス発生部２８が発生する読み出し用アドレス信号に従って読み出される。Ｒアドレス発生部２８は、各水平走査ライン用のラインデータの読み出しタイミングを、入力映像信号に含まれる水平同期信号ＨＤではなく、上記で個別に算出した走査時間ＫＨＤｉ（ｉは水平ライン番号であって、ｉ＝０，１，２…）に従って決定する。
【０４０７】
このデータ読み出しのタイミング信号、すなわち表示タイミング信号ＫＨＤは、次に述べる表示タイミング発生部３３にて作られる。
【０４０８】
（表示タイミング発生部）
図３１は、表示タイミング発生部３３の回路構成を概略的に示すブロック図である。
【０４０９】
同図に示すように、表示タイミング発生部３３は、Ｈカウンタ３３０と、メモリ３３１と、比較器３３２と、Ｖカウンタ３３３と、１／２分周器３３４とを有して構成される。
【０４１０】
Ｈカウンタ３３０は、ＭＣＬＫをカウントし、そのカウンタ値を比較器３３２に出力する。Ｈカウンタ３３０のカウンタ値は、垂直同期信号ＶＤまたは比較器３３２の出力の入力を受けてリセットされる。
【０４１１】
メモリ３３１は、マイコン３４から各水平走査ラインの水平走査時間ＫＨＤｉがロードされる記憶手段である。メモリ３３１は、アドレス０に１ライン目の水平走査ラインの表示水平走査時間ＫＨＤ１を、アドレス１に２ライン目の表示水平走査ラインの水平走査時間ＫＨＤ２を、以下順番にアドレス（ｉ−１）にｉライン目の水平走査ラインの表示水平走査時間ＫＨＤｉを格納する。そして、Ｖカウンタ３３３からアドレスｉを入力されると比較器３３２に表示水平走査時間ＫＨＤｉを出力する。
【０４１２】
比較器３３２は、Ｈカウンタ３３０から入力された値（ＭＣＬＫのカウント値）とメモリ３３１から入力された値（表示水平走査時間ＫＨＤｉ）とを比較し、両者が一致した場合にのみ信号を出力する。また、この出力信号は、Ｈカウンタ３３０、Ｖカウンタ３３３および１／２分周器３３４に入力される。
【０４１３】
Ｖカウンタ３３３は、比較器３３２の出力信号をカウントし、そのカウンタ値をメモリ３３１に出力する。Ｖカウンタ３３３のカウンタ値は、垂直同期信号ＶＤの入力を受けてリセットされる。
【０４１４】
１／２分周器３３４は、ＭＣＬＫを１／２分周して、シフトレジスタ５の動作クロックＳＣＬＫを発生する。なお、１／２分周器３３４は、比較器３３２の出力信号でリセットされる。
【０４１５】
このように構成された表示タイミング発生部３３は、次のように動作する。
【０４１６】
まず、マイコン３４から各水平走査ラインの表示水平走査時間ＫＨＤｉが次フレームの開始前（垂直同期信号ＶＤが入力される前）にメモリ３３１にロードされる。そして、垂直同期信号ＶＤが入力されると、Ｈカウンタ３３０とＶカウンタ３３３のカウンタ値がリセットされ、１フレームの処理が開始される。
【０４１７】
ＭＣＬＫに同期して、Ｖカウンタ３３３はカウンタ値０をメモリ３３１に出力し、それを受けてメモリ３３１が１ライン目の表示水平走査時間ＫＨＤ１を比較器３３２に出力する。一方、Ｈカウンタ３３０は、ＭＣＬＫをカウントし、そのカウンタ値Ｎを比較器３３２に出力する。
【０４１８】
Ｈカウンタ３３０のカウンタ値Ｎが表示水平走査時間ＫＨＤ１に等しくなったときに、比較器３３２から信号が出力される。表示水平走査時間ＫＨＤ１はＭＣＬＫ数であり、ここでの比較処理はＭＣＬＫに同期して行われるので、この比較器３３２からの出力信号が１ライン目の終了（または２ライン目の開始）に相当する表示タイミング信号ＫＨＤとなる。
【０４１９】
そして、表示タイミング信号ＫＨＤが出力されると、Ｈカウンタ３３０のカウンタ値がリセットされ、Ｖカウンタ３３３のカウンタ値がインクリメントされる。したがってここからは、Ｖカウンタ３３３はカウンタ値１をメモリ３３１に出力し、メモリ３３１は２ライン目の表示水平走査時間ＫＨＤ２を比較器３３２に出力することとなる。Ｈカウンタ３３０は再び０からＭＣＬＫのカウントを開始するので、上記と同様にしてそのカウント値がＫＨＤ２となったときに比較器３３２から表示タイミング信号ＫＨＤ（２ライン目の終了（または３ライン目の開始）に相当する）が出力される。
【０４２０】
この処理を順次繰り返し、１フレームに含まれる全ラインについて、各々の表示水平走査時間ＫＨＤｉに従ったＭＣＬＫ数をもつ表示タイミング信号ＫＨＤを発生させるのである。
【０４２１】
このように発生させた表示タイミング信号ＫＨＤは、Ｒアドレス発生部２８に入力される。Ｒアドレス発生部２８は、表示タイミング信号ＫＨＤにしたがって読み出し用アドレス信号を発生し、その信号をスイッチ２５を介して読み出し側のメモリに出力する。
【０４２２】
なお、メモリＡ２６，メモリＢ２７からデータを読み出す際の総ライン数は、有効走査線数の７２０本以上であることが望ましく、より好適には、タイミング設計のマージンから７２５〜７５０本程度にするのがよい（読み出す際の総ライン数を少なくすれば、１ラインに割り当てられる表示水平走査時間が増え、輝度を上げることができることはいうまでもない。）。本実施の形態では、あるフレームの読み出しライン数は７２８本であった。また、１フレームの総Ｐｗｍｃｌｋ数が一定となるように（各フレームごとに変化しないように）、表示タイミング信号ＫＨＤを発生させることとした。
【０４２３】
（シフトレジスタ、ラッチ回路）
メモリＡ２６，メモリＢ２７の出力は、１ライン分の補正画像データを８出力に層分けし、各層の補正画像データＳＤ１〜ＳＤ８を並列に出力する。また、シフトレジスタ５は８個のシフトレジスタから構成され、各層の補正画像データＳＤ１〜ＳＤ８をそれぞれ別々のシフトレジスタで受け取るようになっている（図１８、図１９参照）。
【０４２４】
かかる構成により、メモリＡ２６，メモリＢ２７からシフトレジスタ５へのデータ転送時間（シフト時間）を短くすることができる。これにより、上記走査時間演算処理における「最小表示水平走査時間」（ＫＨＤｍｉｎ）を短くでき、各ラインに割り当てる表示水平走査時間の自由度を高めることができる。なお、層分けを行わずに、フレームメモリの出力、シフトレジスタをともに１つにして、フレームメモリの読み出し時間を書き込み時間よりも短くするようにしても同様の効果を得ることができる。
【０４２５】
シフトレジスタ５は、シリアルに入力された補正画像データＳＤ１〜ＳＤ８を各変調配線ごとのパラレルな画像データ（ＩＤ１〜ＩＤＮ）へとシリアル／パラレル変換し、ラッチ回路６へ出力する。ラッチ回路６では１水平走査期間が開始される直前にタイミング信号Ｄａｔａｌｏａｄにより、シフトレジスタ５からのデータをラッチする。ラッチ回路６の出力は、パラレルな画像データＤ１〜ＤＮとして変調回路８へと供給される。
【０４２６】
なお本実施の形態では画像データＩＤ１〜ＩＤＮ、Ｄ１〜ＤＮはそれぞれ９ビットの画像データとした。
【０４２７】
また、シフトレジスタ５の動作タイミングは上記表示タイミング発生部３３からのシフトクロックＳＣＬＫに基づく。
【０４２８】
（変調回路の詳細）
ラッチ回路６の出力であるパラレル画像データＤ１〜ＤＮは変調回路８へと供給される。
【０４２９】
変調回路８は、図３２に示すように、ＰＷＭカウンタ８０と、各変調配線ごとにコンパレータ８１とＦＥＴなどのスイッチ８２を備えたパルス幅変調回路（ＰＷＭ回路）であって、ラッチ回路６から供給された補正画像データＤ１〜ＤＮに応じてパルス幅変調した変調信号（電圧パルス）を各変調配線に印加するものである。
【０４３０】
画像データＤ１〜ＤＮと変調回路８の出力パルス幅の関係は、図３３のようなリニアな関係にある。
【０４３１】
図３４に変調回路８から出力される変調信号の出力波形の例を３つ示す。
【０４３２】
同図において上側の波形は、変調回路８への入力データが０の時の波形、中央の波形は、変調回路８への入力データが２５５（これは、入力映像信号の水平走査時間から非駆動時間を引いた値であり、従来の駆動方法における水平走査時間では最大の値である）の時の波形、下側の波形は、変調回路８への入力データが３５０の時の波形である。
【０４３３】
なお、変調回路８への入力データが３５０の時には、入力映像信号の水平走査時間より長くなっているのが図でよくわかる。
【０４３４】
図３２において、Ｄ１〜ＤＮはラッチ回路６から供給された変調配線の各列１〜Ｎに対応する補正画像データ、ＰｗｍｓｔａｒｔはＰＷＭカウンタの同期クリア信号、ＰｗｍｃｌｋはＰＷＭカウンタのクロックである。また、ＸＤ１〜ＸＤＮは変調回路８の第１〜第Ｎ列（Ｎ＝１２８０×３）の出力を表している。
【０４３５】
１水平走査期間が始まると、ラッチ回路６は画像データをラッチするとともに変調回路８へデータを転送する。
【０４３６】
ＰＷＭカウンタ８０は、Ｐｗｍｓｔａｒｔ、Ｐｗｍｃｌｋに基づいてカウントを開始する。
【０４３７】
各列毎に設けられているコンパレータ８１は、ＰＷＭカウンタのカウント値と各列の画像データを比較し、ＰＷＭカウンタの値が画像データ以上のときＨｉｇｈを出力し、それ以外の期間はＬｏｗを出力する。
【０４３８】
コンパレータ８１の出力は、各列のＣＭＯＳインバータからなるスイッチのゲートに接続されており、コンパレータの出力がＬｏｗの期間は同図の上側（ＶＰＷＭ側）のｐＭＯＳトランジスタがＯＮ、下側（ＧＮＤ側）のｎＭＯＳトランジスタがＯＦＦとなり、変調配線を電圧ＶＰＷＭを与える基準電圧源に接続する。
【０４３９】
逆にコンパレータの出力がＨｉｇｈの期間は、同図の上側のｐＭＯＳトランジスタがＯＦＦし、下側のｎＭＯＳトランジスタがＯＮするとともに、変調配線をＧＮＤ電位を与える基準電圧源に接続する。各部が以上のように動作することで、変調回路８が出力するパルス幅変調信号は、図３４に示すような、パルスの立ち上がりが同期した波形となる。
【０４４０】
なお、特に図示してはいないが、上記のＤａｔａｌｏａｄおよびＰｗｍｓｔａｒｔは、表示タイミング信号ＫＨＤに同期していることはいうまでもない。
【０４４１】
（走査駆動回路）
走査駆動回路２Ａ及び２Ｂは、表示パネルを１水平走査期間に１行ずつ順次走査選択するために、接続端子Ｄｘ１〜ＤｘＭに対して基準電圧源２２２、２２３から供給された選択電圧Ｖｓまたは非選択電圧Ｖｎｓを選択的に出力する回路である（図３５参照）。
【０４４２】
走査駆動回路２Ａ及び２Ｂは、走査制御信号信号Ｔｓｃａｎに同期して、１水平走査期間ごとに、選択している走査配線を順次切り替え、１フレーム期間、ここでは１垂直走査期間に全ての走査配線の走査選択駆動を行う。
【０４４３】
なお、走査制御信号Ｔｓｃａｎは、表示タイミング発生部３３で生成された各走査配線の表示タイミング信号ＫＨＤに同期した信号である。走査制御信号Ｔｓｃａｎとして表示タイミング信号ＫＨＤそのものを用いることもできる。
【０４４４】
走査駆動回路２Ａ及び２Ｂは、図３５に示すようにそれぞれＭ個のスイッチアレイ２２４とシフトレジスタ２２１などから構成される。これらのスイッチはバイポーラトランジスタやＦＥＴにより構成するのが好ましい。
【０４４５】
なお、走査配線での電圧降下を低減するためには、走査駆動回路は図１９に示したように、表示パネル１の走査配線の両端に接続され、両端からドライブされることが好ましい。この場合には、１チップ集積回路が、いずれの端にも簡単に実装できるように、出力端子から出力される走査信号の出力順序を反転し得る回路構成を採用することが好ましい。このような回路構成は、双方向シフトレジスタを用いれば簡単に設計できる。
【０４４６】
このような表示装置により画像の表示を行ったところ、従来からの課題であった走査配線における電圧降下量を補正することができ、それに起因する表示画像の劣化を改善することができる。
【０４４７】
また、離散的に補正データを算出し、離散的に計算した点と点の間はそれを補間して求めることにより、補正データを非常に簡単に計算させることができ、さらに非常に簡単なハードウエアでそれを実現できるなど、非常に優れた効果がある。
【０４４８】
そして走査配線に生じる電圧降下を補正し、かつ、走査配線の抵抗値が０Ωに対する輝度で画像を表示すること（走査配線抵抗により電圧降下している状態で駆動した場合より輝度が大きく表示すること）を両立できる。
【０４４９】
（第２の実施の形態）
上記第１の実施の形態では、表示走査時間演算処理において、前述したように、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各ラインの表示水平走査時間を割り当てた。そして、走査配線の電圧降下ほ補正し、かつ輝度低下の無い画像表示が可能となった。しかしながら、画像によっては、割り当てを行った表示水平走査時間の１フレーム分の和である総表示水平走査時間が入力映像の１フレーム時間を超過してしまうことが、生じることがあった。本実施の形態は、この点を改善するものである。
【０４５０】
本実施の形態と、上記第１の実施の形態との違いは、各々の水平走査ラインの当該走査配線の補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの表示走査時間を単純に割り当てた時、その総水平走査時間が入力映像信号の１フレーム期間を超過してしまうことが予想される場合に、１フレーム期間に収まるように、各表示水平走査時間、補正画像データを調整する点である。
【０４５１】
本実施の形態に係る画像表示装置の表示パネルの概観、表示パネルの電気的接続、表面伝導型放出素子の特性、表示パネルの駆動方法等、重複する部分は、第１の実施形態と同じである。
【０４５２】
なお、ここでは、表示装置の価格を下げるために、図３６に示すように、片側走査の構成とした場合を例に挙げて説明する。
【０４５３】
ディジタル回路においては、その回路で取り扱うことのできるデータ幅（ビット数）に制限がある。このデータ幅は一般的にハードウエアのコスト等との兼ね合いから決定される。特に、本実施の形態のごとく補正画像データに応じてパルス幅変調を行う構成の場合、１水平走査期間に収まるようにパルス幅を変調する必要があることから、補正にともなうデータ幅の増加、すなわち階調数の増加により変調回路の動作クロックの高速化が要求されることがある。そのため、不要輻射や電力消費量が大きくなる可能性があるが、必要に応じてディザ法等の使用によってパルス幅変調器に入力するデータ幅を少なくすることによって動作クロックは下げることができる。
【０４５４】
一方、補正画像データの増大により、いわゆるオーバーフローの問題が生ずることがある。すなわち、画像データに対して補正データを単純に加算したときに、その演算結果がパルス幅変調器で取り扱うことのできるデータ幅を超えてしまうと、ビットの折り返しなどが起こり、表示画像の反転などの画像の乱れが生ずるのである。
【０４５５】
このため、本実施の形態では、あらかじめ補正画像データの最大値を計算して定め、最大値に対応するビット幅を持ったパルス幅変調器を設ける。
【０４５６】
そして、総表示水平走査時間が入力映像信号の１フレーム期間を超過しないように、各表示水平走査時間、補正画像データを調整する。
【０４５７】
（システム全体と各部分の機能説明）
補正データ算出手段を内蔵した本実施の形態の画像表示装置の信号処理回路ハードウエアについて説明する。
【０４５８】
図３７はその回路構成の概略を示すブロック図である。図３７は、走査配線の走査時間決定に係る回路を示している。図３７に示す回路の入力（Ｉ）は図１７に示したものと同じ回路からの出力である。また、図３７に示す回路の出力（ＩＩ）は、図３６に示す回路に入力（ＩＩ）される。基本構成は図１８と同じである。
【０４５９】
そして、３１はマイコン３４の演算結果を受けて補正画像データの調整を行う画像データ調整手段たるゲインレジスタであり、この部分が図１８の構成と異なる点である。
【０４６０】
以下に、図１７，図３７，図３６を参照しつつ、本実施形態の表示装置の構成について詳しく説明する。
【０４６１】
（同期信号分離回路、タイミング発生回路、逆γ処理部）
第１の実施の形態と同じである。
【０４６２】
（データ配列変換部）
第１の実施の形態と同じである。
【０４６３】
（補正データ算出手段）
第１の実施の形態と同じである。
【０４６４】
（離散補正データ算出部）
第１の実施の形態と同じである。
【０４６５】
（補正データ補間部）
第１の実施の形態と同じである。
【０４６６】
（遅延回路１９）
第１の実施の形態と同じである。
【０４６７】
（加算器１２）
第１の実施の形態と同じである。
【０４６８】
（水平走査期間の制御について）
図３６に示した実際に検討した構成において、走査配線抵抗が５Ω程度、表面伝導型放出素子の素子電流を０．５ｍＡ程度、素子数７２０×１２８０×３（ＲＧＢ）とし、８ｂｉｔ幅の画像データ（最大：２５５）を補正した補正画像データの最大値は１０００程度になる。そのためパルス幅変調器のｂｉｔ幅を１０ｂｉｔと設計する。ここで、パルス幅変調器のｂｉｔ幅を従来どおり８ｂｉｔとし下位２ｂｉｔをディザ法等を用い階調を表現してもよい。
【０４６９】
（ライン最大値検出器、マイコンにおける走査時間演算処理）
加算器１２から出力された補正画像データＤｏｕｔは、ライン最大値検出器２２に入力される（図３７）。ライン最大値検出器２２は、１ライン分の補正画像データのうちから最大値を検出する処理を、各ラインデータごとに行う。
【０４７０】
そして、マイコン３４は、ライン最大値検出器２２によって検出された補正画像データの最大値を用いて、図３８のフローチャートにしたがい、各走査配線の水平走査時間を算出する。
【０４７１】
マイコン３４は、垂直同期信号ＶＤが現れるまでループを行い待機する（ステップＳ２１）。垂直同期信号ＶＤを受け取ると、水平同期信号ＨＤが現れるまでループを行い待機する（ステップＳ２２）。水平同期信号ＨＤを受け取ると１ライン分の処理を開始する。
【０４７２】
まず、ライン最大値検出器２２から当該走査配線の補正画像データの最大値ｍａｘＤｉ（ｉ：ライン番号）を取得し（ステップＳ２３）、ｕｐＤｉを演算する（ステップＳ２４）。なお、ｍａｘＤｉは、補正画像データの値をパルス幅変調のためのクロック数（Ｐｗｍｃｌｋ数）に換算した値となっている。
【０４７３】
ｕｐＤｉの計算は、図３９のフローチャートに従って行われる。ステップＳ２３で取得した補正画像データの当該走査配線の最大値ｍａｘＤｉとＤｍｉｎとを比較し（ステップＳ２４１）、ｍａｘＤｉがＤｍｉｎより大きければ、その差（ｍａｘＤｉ−Ｄｍｉｎ）をｕｐＤｉにセットし（ステップＳ２４２）、それ以外の場合はｕｐＤｉに０をセットする（ステップＳ２４３）。
【０４７４】
ここで、Ｄｍｉｎとは、上述した変調手段へのデータの転送時間や非駆動時間を考慮して最低限割り当てなければならない表示水平走査時間（ＫＨＤｍｉｎ）を考えたときに、その最低限の表示水平走査時間（ＫＨＤｍｉｎ）で表示可能な画像データの値（Ｐｗｍｃｌｋ数）のことである。
【０４７５】
本実施の形態では、シフトレジスタ５のシフトクロックＳＣＬＫはＭＣＬＫを１／２分周したものであり（詳しくは後述する）、またメモリＡ２６，メモリＢ２７の出力を８層に分けてシフトレジスタ５に転送する。したがって、１ライン分のデータを転送するためのシフト時間は、１２８０個×３（ＲＧＢ）／８層＝４８０クロック（ＳＣＬＫ数）となる。そして、シフト時間に加えて、その他の処理のために４０クロックは使用すると見越し、最低限の表示水平走査時間（ＫＨＤｍｉｎ）として５２０クロック（ＳＣＬＫ数）を確保する（以降最小表示水平走査期間と記すこともある）。なお、本実施の形態では、パルス幅変調のためのクロックＰｗｍｃｌｋはシフトクロックＳＣＬＫ同じ周波数のものを用いた。
【０４７６】
さらに、この表示水平走査時間内に非駆動時間を考慮しなければならない。変調配線の非駆動時間としては２μＳｅｃ程度設けることが望ましい。本実施の形態では、Ｐｗｍｃｌｋの周期は約２７ｎＳｅｃであるので、非駆動時間として７４クロック（Ｐｗｍｃｌｋ数）を確保すればよい。したがって、最低限の表示水平走査時間（ＫＨＤｍｉｎ）で表示可能な画像データの値Ｄｍｉｎは、都合、５２０−７４＝４４６クロック（Ｐｗｍｃｌｋ数）となる。すなわち、１ラインの補正画像データの最大値ｍａｘＤｉが４４６（Ｄｍｉｎ）より小さかったとしても、表示水平走査時間としては最低限５２０クロック（Ｐｗｍｃｌｋ数）分の時間（ＫＨＤｍｉｎ）を割り当てなければならない。
【０４７７】
図３９のフローチャートの演算は、この最小表示走査時間（ＫＨＤｍｉｎ）を確保するためのものである。そして、ここで求まるｕｐＤｉは、当該走査配線の補正画像データの最大値ｍａｘＤｉがＤｍｉｎを超過した分を表している（ｍａｘＤｉがＤｍｉｎよりも小さいときは、ｕｐＤｉには０が入る。）。
【０４７８】
なお、参考までに、入力される映像信号７２０ｐに基づく１水平走査期間の時間は、１６４８／２＝８２４クロック（Ｐｗｍｃｌｋ数）である。
【０４７９】
このようにしてｉ番目のラインの補正画像データの最大値ｍａｘＤｉに基づきｕｐＤｉを算出したら、当該ラインが画像データの最終ラインか否か、すなわち全走査ライン分のｍａｘＤｉを入力してｕｐＤｉを算出したか否かを判定する（ステップＳ２５）。ここで最終ラインまで達していないと判定されると再びステップＳ２２〜Ｓ２５の処理を繰り返し、全走査ラインについてのｕｐＤｉが算出されたところで次のステップに進む。
【０４８０】
ステップＳ２６，Ｓ２７では、全走査ラインの総水平走査時間が所定の時間に収まるように各走査ラインの水平走査時間を調整する処理を行う。ここでいう所定の時間とは、入力映像信号の１フレーム期間であり、具体的には、入力映像信号７２０ｐのフレーム周波数（６０Ｈｚ）に相当する時間のことである。
【０４８１】
つまり、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの水平走査時間を単純に割り当てた場合、その総水平走査時間が入力画像信号の１フレーム期間を超過してしまうこともあり得るので、そのような場合には各走査ラインの水平走査時間に対してゲイン調整を行い、全体として１垂直走査期間内（１フレーム時間内）に収まるようにするのである。なお、上述のように各走査ラインにつき最小表示水平走査時間（ＫＨＤｍｉｎ）を確保する必要があるため、このゲイン調整はｕｐＤｉに対して施す。
【０４８２】
そこでまず、ステップＳ２６において、全走査ライン（７２０ライン）分のｕｐＤｉの総和ＳｕｍＤを算出する。次に、ＳｕｍＤを用いて、ゲイン計算および各走査ラインの走査時間の計算を行う（ステップＳ２７）。
【０４８３】
ゲイン計算および各走査ラインの走査時間の計算は、図４０のフローチャートに従って行われる。
【０４８４】
同フローチャートにおいて、ステップＳ２７１〜Ｓ２７６では、各走査ラインのｕｐＤｉから、フレーム内の補正画像データに一律に乗算するゲインＹＧの決定処理を行っている。
【０４８５】
まず、ステップＳ２７１にて、ＡＬＬＤをＳｕｍＤで除してＹＧを求める。このＡＬＬＤは、全走査配線を１フレーム期間内で時間配分して駆動する場合に、変調信号駆動時間を最大限割り振れる時間に相当するＰｗｍｃｌｋ数から、全走査配線分の最小表示時間（ＫＨＤｍｉｎ）を差し引いた値である。入力映像信号７２０ｐの有効走査線数は７２０本であるが、全走査線数は７５０本であるので、

とする。
【０４８６】
このようにして算出したＹＧが１より大きい場合には（ステップＳ２７２）、ＹＧを１にセットし直す（ステップＳ２７３）。ＡＬＬＤに比べてＳｕｍＤが小さいということは、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの水平走査時間を単純に割り当てても、その総水平走査時間が入力映像信号の１フレーム期間を超過しないということであり、ゲイン調整する必要がないからである。
【０４８７】
次にゲインＹＧが１より小さい場合は、ここで得たゲインＹＧを用いて各表示走査時間ＫＨＤｉ（ｉは水平走査ラインの番号であって、ｉ＝１，２，…）を調整し（ステップＳ２７４）、この調整後の各表示走査時間ＫＨＤｉ内になるように補正画像データの乗数（ＤＧＡＩＮ）を算出する。（ステップＳ２７５）。具体的には、表示走査時間（ＫＨＤｉ）は、
ＫＨＤｉ＝（ｕｐＤｉ×ＹＧ＋ＫＨＤｍｉｎ）×２−１
のように算出し、また、補正画像データに対するゲインＤＧＡＩＮは、以下のように算出する。
【０４８８】
ＤＧＡＩＮ＝（ｕｐＤｍａｘ×ＹＧ＋Ｄｍｉｎ）／（ｕｐＤｍａｘ＋Ｄｍｉｎ）
ここでｕｐＤｍａｘはフレーム内のｕｐＤｉの最大値である。のように算出する。各水平走査時間を決めるＫＨＤｉはＭＣＬＫ数を単位とするので、２倍して求めている。ここでｕｐＤｉはＰｗｍｃｌｋ数を単位としている。
【０４８９】
このように算出された表示水平走査時間（ＫＨＤｉ）はステップＳ２７６で、総和を求められ、入力された映像信号の１フレームの時間と比較される。そして、入力された１フレームの時間に満たない分、表示ブランキング期間として、例えば最小表示走査時間（ＫＨＤｍｉｎ）を追加して（ＫＨＤ７２１，ＫＨＤ７２２．．．の追加）入力映像のフレーム時間と、表示フレーム時間を出来る限り一致させる。
【０４９０】
このようにしてゲインＤＧＡＩＮと各走査ラインの表示走査時間ＫＨＤｉの計算を終えたら、（再び図３８のフローチャートに戻り、）垂直同期信号ＶＤが現れるまでループを行う（ステップＳ２８）。
【０４９１】
垂直同期信号ＶＤを受け取り１フレームの終了を確認したら、次フレームの開始前に、各走査ラインの表示走査時間ＫＨＤｉを表示タイミング発生部３３にロードするとともに（ステップＳ２９）、ゲインＤＧＡＩＮをゲインレジスタ３１にロードする（ステップＳ３０）。
【０４９２】
以上の処理により算出した各走査配線の表示水平走査時間ＫＨＤｉの一例を図４１および図４２に示す。
【０４９３】
本実施形態ではマイコン３４で行う処理は、離散補正データ算出部のＣＰＵ１０２で実行しマイコン３４を省略することも可能である。
【０４９４】
本実施の形態では１水平走査期間のサンプルクロック数（ＭＣＬＫ数）を１６４８個に設計したので、１フレームのＭＣＬＫ数は、７５０×１６４８＝１２３６０００クロックとなる（Ｐｗｍｃｌｋ数は、その半分の６１８０００クロック）。
【０４９５】
図４１の表に示すように、１ライン中の補正画像データの最大値ｍａｘＤｉに非駆動時間７４クロック（Ｐｗｍｃｌｋ数）を加算した値、または画像データの転送時間（シフト時間）とその他の処理に要する時間（最小表示水平走査時間）５２０クロック（Ｐｗｍｃｌｋ数）のいずれか長いほうが、表示パネルの一水平走査時間）となる。
【０４９６】
たとえば、１ライン目については、ｍａｘＤｉに非駆動時間を加算した値５５４が最小表示水平走査時間（ＫＨＤｍｉｎ）：５２０を上回るので、表示水平走査時間は５５４クロック（Ｐｗｍｃｌｋ数）となり、２ライン目については、ｍａｘＤｉに非駆動時間を加算した値３９４が最小表示水平走査時間（ＫＨＤｍｉｎ）：５２０を下回るので、表示水平走査時間は５２０クロック（Ｐｗｍｃｌｋ数）となる。
【０４９７】
また、図４２は図４１の表をグラフ化したものである。補正画像データの最大値が大きいラインほど長い表示走査時間が割り当てられていること、補正画像データの最大値が小さいラインについても最小表示走査時間（ＫＨＤｍｉｎ）：５２０クロックが確保されていることなどがわかる。
【０４９８】
また、表示ブランキング期間を付加して７２１〜７５０ラインに最小表示走査時間（ＫＨＤｍｉｎ）を設けたが、補正画像データの各走査配線の最大値（ｍａｘＤｉ）によっては表示ブランキング期間は変化する。
【０４９９】
２つのフレームメモリ（メモリＡ２６，メモリＢ２７）の制御方法は前述した実施形態と同じである。ＹＧ＜１の場合には、前述したフローによって、ＫＨＤｉとＤＧＡＩＮの値が求められ、これによって表示水平走査期間が決定される。
【０５００】
（表示タイミング発生部）
本実施形態の表示タイミング発生部３３は、第１の実施の形態の表示タイミング発生部３３（図３１）と同じである。
【０５０１】
第１の実施の形態と同様に、１フレームに含まれる全ラインについて、各々の表示走査時間ＫＨＤｉに従ったＭＣＬＫ数をもつ表示タイミング信号ＫＨＤを発生させるのである。
【０５０２】
このように発生させた表示タイミング信号ＫＨＤは、Ｒアドレス発生部２８に入力される。Ｒアドレス発生部２８は、表示タイミング信号ＫＨＤにしたがって読み出し用アドレス信号を発生し、その信号をスイッチ２５を介して読み出し側のメモリに出力する。
【０５０３】
なお、メモリＡ２６，メモリＢ２７からデータを読み出す際の総ライン数は、有効走査線数の７２０本以上であることが望ましく、より好適には、タイミング設計のマージンから７３０〜７５０本程度にするのがよい。読み出す際の総ライン数を少なくすれば、１ラインに割り当てられる表示走査時間が増え、輝度を上げることができることはいうまでもない。本実施の形態では、１フレームの読み出しライン数を７３０本に設定し、また、１フレームの総Ｐｗｍｃｌｋ数が一定となり、各フレームごとに変化しないように、表示タイミング信号ＫＨＤを発生させる。この場合、
ＡＬＬＤ＝７３０（１６４８／２−ＫＨＤｍｉｎ）＋２０（１６４８／２）
となる。
【０５０４】
（ゲインレジスタ）
図３７に示したように、メモリＡ２６またはメモリＢ２７に一時的に格納された補正画像データＤｏｕｔは、Ｒアドレス発生部２８の読み出し用アドレス信号にしたがってシフトレジスタ５へと出力される。
【０５０５】
このとき、ゲインレジスタ３１は、フレーム単位でマイコン３４からロードされたゲインＤＧＡＩＮにしたがって補正画像データＤｏｕｔにゲインをかける。
【０５０６】
前述したように求めたゲインＤＧＡＩＮを補正画像データにかけて画像データの調整を行う。こうして、変調回路８で変調したときにパルス幅が所定の表示水平走査時間を超えないようにする。
【０５０７】
（シフトレジスタ、ラッチ回路）
シフトレジスタ、ラッチ回路の構成や動作は、基本的に前述した実施形態と同じであるが、ここでは画像データＩＤ１〜ＩＤＮ、Ｄ１〜ＤＮはそれぞれ、９ビットではなく、１０ビットの画像データとした。
【０５０８】
（変調手段の詳細）
ラッチ回路６の出力であるパラレル画像データＤ１〜ＤＮは図４３に示す変調回路８に供給される。変調回路８の基本構成は、前述した実施形態と同じである。
【０５０９】
１０ビットの画像データＤ１〜ＤＮと変調回路８の出力パルス幅の関係は、図４４のようなリニアな関係にある。
【０５１０】
図４５に変調回路の出力波形の例を３つ示す。同図において上側の波形は、変調回路８への入力データが０の時の波形、中央の波形は、変調回路への入力データが７５０（入力映像信号の水平走査時間から非駆動時間を引いた値、従来の水平走査時間では最大値）の時の波形、下側の波形は、変調回路への入力データが１０２３の時の波形である。この場合、入力映像信号の水平走査時間より長い時間変調信号が出力されている。
【０５１１】
（走査駆動回路）
本実施形態の走査駆動回路２の構成や動作は、第１の実施の形態と同じである。
【０５１２】
なお、表示器のサイズが大きくなるとともに、長くなった走査配線での電圧降下を低減するためには、第１の実施の形態で示したように、２組の走査駆動回路を表示パネル１の走査配線の両端に接続し、両端からドライブすることも好ましいものである。
【０５１３】
本実施形態によれば、走査配線における電圧降下量を補正することができ、それに起因する表示画像の劣化を改善することができる。
【０５１４】
また、離散的に補正データを算出し、離散的に計算した点と点の間はそれを補間して求めることにより、補正データを非常に簡単に計算させることができ、さらに非常に簡単なハードウエアでそれを実現できる。
【０５１５】
また第１の実施の形態と同様に、補正後の画像データの最大値に応じて各走査配線の表示水平走査時間を適宜に割り当てることによって、走査配線に生じる電圧降下を補正し、かつ、輝度を上げ画像を表示することを両立できる。
【０５１６】
さらに、最小表示水平走査時間ＫＨＤｍｉｎを確保した上でゲインＹＧをかけて、水平走査期間を調整するとともに、補正画像データに対してゲインＤＧＡＩＮを乗じて補正画像データを調整することによって、１フレームの表示水平走査時間の総和が所定の時間を超過するような補正画像データであっても、画像品位を落すことなく表示できる。
【０５１７】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
【０５１８】
本実施の形態と、上記第２の実施の形態との違いは、各々の走査配線上の画素の補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの表示水平走査時間を単純に割り当てた時、その総水平走査時間が入力映像信号の１フレーム期間を超過してしまう場合の処理の方法が異なる点にある。その他の部分については上記第２の実施の形態と同様である。
【０５１９】
第２の実施の形態では、ゲインＹＧにより調整した表示水平走査時間ＫＨＤｉ内に、当該表示水平走査期間ＫＨＤｉに対応する変調信号のパルス幅が最長のものが収まるように、補正画像データにゲインＤＧＡＩＮをかけてからパルス幅変調を行い、変調信号を生成した。
【０５２０】
本実施の形態では、ゲインＹＧにより調整した表示走査時間ＫＨＤｉ内に対応する変調信号が収まるように、補正画像データをリミッタにより制限してから、パルス幅変調を施す。
【０５２１】
（システム全体と各部分の機能説明）
補正データ算出手段を内蔵した本実施の形態の表示装置のハードウエアについて説明する。
【０５２２】
図４６は、本実施の形態に係る回路構成の概略を示すブロック図である。映像信号の入力と、画像データの補正に係る回路については、上記第１及び２の実施の形態で示した図１７と同様である。また、表示パネル、走査駆動回路および変調駆動回路については、上記第２の実施の形態と同様である。
【０５２３】
（リミッタの動作について）
第３の実施の形態と異なる主たる部分は、図４６におけるリミッタ５１、リミットデータメモリ５２の部分である。
【０５２４】
リミットデータメモリ５２は、後述するｉ番目の走査配線に対応するリミットデータ値（ＬｉｍＤｉ）を記憶している。そして選択された走査配線に対応して記憶されているリミットデータ値（ＬｉｍＤｉ）をリミッタ５１に出力する。リミッタ５１はリミットデータメモリ５２から出力されたリミットデータ値（ＬｉｍＤｉ）以上の値の補正画像データをリミットデータ値（ＬｉｍＤｉ）に置き換え出力する。
【０５２５】
第２の実施の形態ではゲインＤＧＡＩＮを補正画像データに乗算することによって、補正画像データの値を表示走査時間ＫＨＤｉ内に収めた。本実施の形態では、同様の効果をリミッタ５１によって、リミットデータ値（ＬｉｍＤｉ）以上の値の補正画像データをリミットデータ値（ＬｉｍＤｉ）に置き換え出力することで実現している。
【０５２６】
（走査時間の制御について）
第２の実施の形態同様に、補正画像データの最大値に応じて各走査配線の走査時間を適応的に割り当てるという構成をとる。
【０５２７】
（ライン最大値検出器、マイコンにおける水平走査期間の演算処理）
図１７の加算器１２から出力された補正画像データＤｏｕｔは、ライン最大値検出器２２に入力される（図４６参照）。第２の実施の形態と同様にライン最大値検出器２２は、１ライン分の補正画像データのうちから最大値を検出する処理を、各ラインデータごとに行う。
【０５２８】
そして、マイコン３４は、ライン最大値検出器２２によって検出された補正画像データの最大値を用いて、図４７のフローチャートにしたがい、各走査配線の水平走査時間を算出する。
【０５２９】
図４７において、ステップＳ３１〜Ｓ３６は、第２の実施の形態のフローチャート（図３８）のステップＳ２１〜ステップＳ２６と同じ動作である。またステップＳ３４における動作も図３９のフローチャートに示した処理を行う。
【０５３０】
ステップＳ３６までに計算されたｕｐＤｉ、ｕｐＤｉの総和ＳｕｍＤから、各表示水平走査駆動時間（ＫＨＤｉ）、補正画像データの最大値を規定する各走査配線単位のリミットデータ値（ＬｉｍＤｉ）の計算（ステップＳ３７）を、図４８のフローチャートに従って行う。
【０５３１】
同フローチャートにおいて、ステップＳ３７１〜Ｓ３７３では、各走査ラインのｕｐＤｉに対してフレーム内で一律にかけるべきゲインＹＧの決定している。
【０５３２】
まず、第２の実施形態と同様に、ステップＳ３７１にて、ＡＬＬＤをＳｕｍＤで除してＹＧを求める。入力映像信号が７２０ｐの場合は、

となる。
【０５３３】
このようにして算出したＹＧが１以上の場合には（ステップＳ３７２）、ＹＧを１にセットし直す（ステップＳ３７３）。
【０５３４】
次にＹＧが１より小さい場合は、ここで得たゲインＹＧを用いて各表示水平走査時間ＫＨＤｉを調整し（ステップＳ３７４）、この調整後の各表示水平走査時間ＫＨＤｉ内になるように、補正画像データに対するリミットデータ値（ＬｉｍＤｉ）を算出する。（ステップＳ３７５）。具体的には、表示水平走査時間（ＫＨＤｉ）は、
ＫＨＤｉ＝（ｕｐＤｉ×ＹＧ＋ＫＨＤｍｉｎ）×２−１
のように算出し、また、補正画像データに対するリミットデータ値（ＬｉｍＤｉ）は、
ＬｉｍＤｉ＝ｕｐＤｉ×ＹＧ＋Ｄｍｉｎ
のように算出する。各走査時間を決めるＫＨＤｉはＭＣＬＫ数を単位とするので、２倍して求めている。これは、ｕｐＤｉがＰｗｍｃｌｋ数を単位とするためである。
【０５３５】
このように算出された表示水平走査時間（ＫＨＤｉ）はステップＳ３７６で、総和を求められ、入力された映像の１フレームの時間と比較される。そして、入力された画像の１フレームの時間に満たない分、表示ブランキング期間として、例えば最小表示水平走査時間（ＫＨＤｍｉｎ）を追加して（ＫＨＤ７２１，ＫＨＤ７２２．．．の追加）入力画像のフレーム時間と、表示フレーム時間を合わせる。
【０５３６】
このようにしてリミットデータ値ＬｉｍＤｉと各走査ラインの表示水平走査時間ＫＨＤｉの計算を終えたら、再び図４７のフローチャートに戻り、垂直同期信号ＶＤが現れるまでループを行う（ステップＳ３８）。
【０５３７】
垂直同期信号ＶＤを受け取り１フレームの終了を確認したら、次フレームの開始前に、各走査ラインの走査時間ＫＨＤｉを表示タイミング発生部３３にロードするとともに（ステップＳ３９）、リミットデータ値ＬｉｍＤｉをリミットデータメモリ５２にロードする（ステップＳ４０）。
【０５３８】
本実施形態では、マイコン３４で行う処理を、離散補正データ算出部のＣＰＵ１０２に実行させることによって、マイコン３４を省略することも可能である。
【０５３９】
（リミットデータメモリ、リミッタ）
メモリＡ２６またはメモリＢ２７に一時的に格納された補正画像データＤｏｕｔは、Ｒアドレス発生部２８の読み出し用アドレス信号にしたがってシフトレジスタ５へと出力される（図４６参照）。
【０５４０】
このとき、リミットデータメモリ５２は、マイコン３４からロードされたリミットデータ値ＬｉｍＤｉにしたがって補正画像データＤｏｕｔの値を制限する。
【０５４１】
上記演算処理において、前述したように、ライン最大値検出器２２で検出した補正画像データの最大値ｍａｘＤｉを含むように各ラインの水平走査時間を割り当てた場合に、その総水平走査時間が１フレーム期間を超過してしまうときは、各ラインの走査時間をゲイン調整をおこなう。
【０５４２】
したがって、１より小さいゲインＹＧをかけて表示走査時間ＫＨＤｉを調整した場合には制限すべき補正画像データが生じる。そのデータとは、ゲインＹＧによる水平走査時間の調整分に応じて、表示水平走査時間から非駆動時間を引いた値以上の時間に相当するパルス幅の変調信号を生成してしまうような補正画像データである。すなわち、リミットデータメモリ５２に記憶されている走査配線毎に計算されたリミットデータ値ＬｉｍＤｉ以上の補正画像データは、リミッタ５１により制限される。
【０５４３】
すなわち、リミットデータメモリ５２は１番目の走査配線のデータに対してＬｉｍＤ１、２番目の走査配線のデータに対してＬｉｍＤ２、ｉ番目の走査配線のデータに対してＬｉｍＤｉを出力する。これは、例えばＫＨＤ信号で不図示のアドレスカウンタをカウントすることによって実現可能である。リミッタ５１はリミットデータメモリ５２から出力されたリミットデータ値（ＬｉｍＤｉ）以上の値の補正画像データをリミットデータ値（ＬｉｍＤｉ）に置き換え出力する。これは変調回路８で変調したときにパルス幅が水平走査期間の選択期間を超えないようにするためである。
【０５４４】
本実施の形態ではこのような構成によって、走査配線に生じる電圧降下を補正し、かつ、輝度を上げ画像を表示することを両立できた。
【０５４５】
さらに補正画像データに対するリミッタによって、１フレームを制御して高品位な画像を表示できる。
【０５４６】
（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。
【０５４７】
本実施の形態と、第３の実施の形態との違いは、マイコンにおける走査時間演算処理である。当該走査配線の補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの表示水平走査時間を単純に割り当てた時、その総水平走査時間が入力映像信号の１フレーム期間を超過してしまうことが予測される場合、マイコンにおける水平走査時間の演算処理を工夫して、表示フレーム期間を制御する。その他の部分については上記第３の実施の形態と同様である。
【０５４８】
第３の実施の形態では、ゲインＹＧを表示水平走査時間に乗算し表示水平走査時間ＫＨＤｉを調整した。さらに、対応する走査配線のパルス幅変調された変調信号の最長の時間が、表示水平走査時間ＫＨＤｉ以下になるように補正画像データをリミッタにより制限した。
【０５４９】
一方、本実施の形態は、当該走査配線の補正画像データの最大値ｍａｘＤｉを含むように各走査ラインの表示水平走査時間を単純に割り当てた時、その総走査時間が入力映像信号の１フレーム期間を超過しないように、所定の基準を超えた表示水平走査時間を制限する方法である。
【０５５０】
（システム全体と各部分の機能説明）
補正データ算出手段を内蔵した本実施の形態に係る画像表示装置の回路構成については、上記第３の実施の形態で示したもの（図１７，図３６，図４６）と同様である。
【０５５１】
本実施の形態と第３の実施の形態と異なる点は、以下に記す処理内容である。
【０５５２】
（ライン最大値検出器、マイコンにおける演算処理）
図１７の加算器１２から出力された補正画像データＤｏｕｔは、ライン最大値検出器２２に入力される（図４６参照）。第２の実施の形態と同様にライン最大値検出器２２は、１ライン分の補正画像データのうちから最大値を検出する処理を、各ラインデータごとに行う。
【０５５３】
そして、マイコン３４は、ライン最大値検出器２２によって検出された補正画像データの最大値を用いて、図４７と同様のフローチャートにしたがい、各走査配線の走査時間を算出する。
【０５５４】
本実施形態の動作は、図４７において、ステップＳ３７を除き第３の実施の形態と同じ動作である。第３の実施の形態と異なる点は、ステップＳ３７の処理内容（図４９参照）のみである。
【０５５５】
図４７のステップＳ３６までに計算されたｕｐＤｉ、ｕｐＤｉの総和ＳｕｍＤから、各表示水平走査駆動時間（ＫＨＤｉ）、補正画像データの最大値を規定する各走査配線単位のリミットデータ（ＬｉｍＤｉ）の計算（ステップＳ３７）は図４９のフローチャートに従って行われる。
【０５５６】
同フローチャートにおいて、各走査ラインのｕｐＤｉに対してフレーム内で一律にリミッタをかけ、それに対応する補正画像データにリミッタをかける処理を行っている。
【０５５７】
まず、ステップＳ４７１にて、ＬｉｍＤを設定する。この値として補正画像データとしてとりうる最大の値からＤｍｉｎを減じた値、即ち、走査配線の入力画像データがすべて最大値の場合の補正画像データの最大値から最小走査時間ＫＨＤｍｉｎに対応する補正画像データの値Ｄｍｉｎを減じた値、以上とすると良い。次にステップＳ４７２にて、第３の実施形態と同様にＡＬＬＤをＳｕｍＤで除してＹＧを求める。
【０５５８】
このようにして算出したＹＧが１より大きい場合には（ステップＳ４７３）、次の処理（ステップＳ４７８）に移る。
【０５５９】
次にＹＧが１より小さい場合は、次のように各表示水平走査時間ＫＨＤｉを調整する。
【０５６０】
全走査配線に対応するＵｐＤｉとＬｉｍＤを比較し、ＵｐＤｉとＬｉｍＤを比較する（ステップＳ４７４）ＬｉｍＤより大きなＵｐＤｉの場合はステップＳ４７５に処理が移り、ＵｐＤｉにＬｉｍＤを代入する。そのため新たなＵｐＤｉはＬｉｍＤ以下の値に制限される。
【０５６１】
ステップＳ４７６ではＬｉｍＤの値を１減算する。次にステップＳ４７７で新たにＳｕｍＤが計算される。
【０５６２】
そしてＹＧを計算するステップＳ４７２に戻る。次にＳ４７３でＹＧが１と比較される。ＹＧが１より小さければステップＳ４７４〜Ｓ４７７を繰り返しＹＧが１より大きくなるまで繰り返す。
【０５６３】
ＹＧが１より大きくなるまで、すなわち表示水平走査時間のその総和が入力映像信号の１フレーム期間を超過しないようになるまで、ＵｐＤｉにリミッタをかける。
【０５６４】
ＹＧが１より大きくなると、ステップＳ４７８に処理は移る。ステップＳ４７８では、リミットされたｕｐＤｉから各表示水平走査時間ＫＨＤｉを決定する。
【０５６５】
具体的には、表示水平走査時間（ＫＨＤｉ）は、
ＫＨＤｉ＝（ｕｐＤｉ＋ＫＨＤｍｉｎ）×２−１
のように算出する。すなわち最小表示水平走査時間（ＫＨＤｍｉｎ）に前述したフローで調整されたｕｐＤｉ（最小表示水平走査時間に対応する補正画像データを、補正画像データから減じた値にリミッタをかけた量）を加え計算する。
【０５６６】
各表示水平走査時間を決めるＫＨＤｉはＭＣＬＫ数を単位とするので、２倍して求めている。
【０５６７】
次にステップＳ４７９では、この調整後の各表示水平走査時間ＫＨＤｉ内に変調回路８のパルス幅変調された信号の開始から終了までの継続時間がおさまるように、補正画像データに対するリミットデータ値（ＬｉｍＤｉ）を、
ＬｉｍＤｉ＝ｕｐＤｉ＋Ｄｍｉｎ
のように算出する。
【０５６８】
このように算出された表示水平走査時間（ＫＨＤｉ）はステップＳ４８０で、総和を求められ、入力された映像信号の１フレームの時間と比較される。そして、入力された映像信号の１フレームの時間に満たない分、表示ブランキング期間として、例えばＫＨＤ７２１，ＫＨＤ７２２．．．ＫＨＤ７３０のように、最小表示走査時間（ＫＨＤｍｉｎ）を追加して入力映像信号のフレーム時間と、表示フレーム時間を合わす。
【０５６９】
このようにしてリミットデータ値ＬｉｍＤｉと各走査ラインの表示水平走査時間ＫＨＤｉの計算を終えたら、垂直同期信号ＶＤが現れるまでループを行う（図４７のステップＳ３８参照）。
【０５７０】
垂直同期信号ＶＤを受け取り１フレームの終了を確認したら、次フレームの開始前に、各走査ラインの走査時間ＫＨＤｉを表示タイミング発生部３３にロードするとともに（ステップＳ３９）、リミットデータ値ＬｉｍＤｉをリミットデータメモリ５２にロードする（ステップＳ４０）。
【０５７１】
本実施形態ではマイコン３４で行う処理を、離散補正データ算出部のＣＰＵ１０２で実行して、マイコン３４を省略することも可能である。
【０５７２】
（リミットデータメモリ、リミッタ）
メモリＡ２６またはメモリＢ２７に一時的に格納された補正画像データＤｏｕｔは、Ｒアドレス発生部２８の読み出し用アドレス信号にしたがってシフトレジスタ５へと出力される。
【０５７３】
このとき、リミットデータメモリ５２は、マイコン３４からロードされたリミットデータ値ＬｉｍＤｉにしたがって補正画像データＤｏｕｔの値を制限する。
【０５７４】
すなわち、リミットデータメモリ５２は１番目の走査配線のデータに対してＬｉｍＤ１、２番目の走査配線のデータに対してＬｉｍＤ２、ｉ番目の走査配線のデータに対してＬｉｍＤｉを出力し、リミッタ５１はリミットデータメモリ５２から出力されたリミットデータ値（ＬｉｍＤｉ）以上の値の補正画像データをリミットデータ値（ＬｉｍＤｉ）に置き換え出力する。
【０５７５】
本実施の形態ではこのような構成によって、走査配線に生じる電圧降下を補正し、かつ、輝度を上げ画像を表示することを両立できた。
【０５７６】
さらに１フレームの表示水平走査時間の総和が所定の時間、例えば入力画像信号の１フレームの時間を超過することが予測される場合、表示水平走査時間の長いものから制限し１フレームの表示水平走査時間の総和が所定の時間に収まるようにした上で、定められた表示水平走査時間を超えないように補正画像データに対するリミッタをかける。これによって、高品位な画像を表示できる。
【０５７７】
以上説明したように、本発明の第１〜第４の実施形態によれば、補正画像データの最大値に応じて各走査配線の水平走査時間を適宜に割り当てるようにしたので、表示画像全体の輝度低下を招いたりすることもなく、走査配線の電圧降下を高精度に補正し、高輝度表示をおこなうことができる。
【０５７８】
さらに、水平走査時間と補正画像データを調整することによって、１フレームにおける表示水平走査時間の総和が所定の時間を超過しないようにできる。
【０５７９】
上記第１〜第４の実施形態では、走査配線に流れる電流が大きく、走査配線の電圧降下を補正する例を示した。走査配線の電圧降下がほとんど発生しないＦＥＤなどの場合は、第１〜第４の実施形態における図１７の電圧降下補正部４０を、単に逆ガンマ処理部１７とデータ配列変換部９と、データ配列変換部９の出力に１以上の係数を乗じ出力する乗算部から、構成してもよい。
【０５８０】
第１〜第４の実施形態で示した電圧降下補正部４０で画像データより大きな補正画像データを生成したのと同様に、データ配列変換部９の出力に１以上の係数を乗じ出力する乗算部により入力される画像データより大きなデータを出力する。そして、変調信号のパルス幅に対し、走査時間を決定することによって、前記１以上の係数に対応して輝度を大きくすることができる。
【０５８１】
以下に説明する実施形態は、１フレーム期間内において、少なくとも２つの走査配線における水平走査期間の選択期間が異なるように定めておき、それに応じて、変調信号及び走査選択信号を決定する形態である。
【０５８２】
（第５の実施の形態）
図５０、図５１は本実施の形態による駆動制御装置の部分的なブロック図である。
【０５８３】
図５０では、ゲインテーブル１０を設け、そこに格納されたゲイン値を逆γ処理部１７からのパラレル３原色信号Ｒａ、Ｒｂ、Ｒｃに乗算する。
【０５８４】
また、図５１において、メモリＡ２６又はメモリＢ２７からの出力に所定のリミットをかけるリミッタ５３を設けている。
【０５８５】
（ゲインテーブル）
図５０のゲインテーブル１０は、逆γ処理部１７から出力された映像信号Ｒａ，Ｇａ，Ｂａに対して乗算するゲインを格納する回路である。このときのゲインは一定値ではなく、走査配線のアドレスに基づいて異なる値に設定されている。詳しくは後述する。
【０５８６】
（メモリＡ，メモリＢ）
メモリＡ２６，メモリＢ２７の動作は前述した各実施形態と同じである。
【０５８７】
図５２は、本発明に用いられるメモリＡ２６の回路構成を概略的に示したブロック図である。なお、メモリＢ２７も同様の回路構成からなる。同図に示すように、メモリＡ２６は、アドレス制御部２６０と、第１メモリ２６１〜第８メモリ２６８からなる８つのバンクメモリと、を有して構成される。
【０５８８】
アドレス制御部２６０は、Ｗアドレス発生部２１またはＲアドレス発生部２８が発生する書き込み用アドレス信号または読み出し用アドレス信号に基づき、第１メモリ２６１〜第８メモリ２６８のアドレス制御を行う。
【０５８９】
第１メモリ２６１〜第８メモリ２６８はそれぞれ１フレーム分の補正画像データの１／８のデータを記憶可能な記憶容量を有している。入力映像信号として７２０ｐが入力された場合、水平方向の有効画素数は１２８０個であり、各画素につきＲ，Ｇ，Ｂの３個のデータがあるので、１ライン分のデータとしては、３×１２８０＝３８４０個のデータが存在する。したがって第１メモリ２６１〜第８メモリ２６８は、それぞれ水平方向のデータ数として、３８４０／８＝４８０個のデータを記憶可能である。垂直方向のデータ数としては、全走査線数７５０ライン分のデータを記憶可能である。
【０５９０】
加算器１２から出力された補正画像データＤｏｕｔは、Ｗアドレス発生部２１が発生する書き込み用アドレス信号にしたがって、奇数フレームの場合はメモリＡ２６に、偶数フレームの場合はメモリＢ２７に書き込まれる。
【０５９１】
このときアドレス制御部２６０は、書き込み用アドレス信号に含まれるＨｂａｎｋアドレス（Ｈｂａｎｋアドレスについては後述する）にしたがって、第１メモリ２６１〜第８メモリ２６８のうち書き込み対象となるバンクメモリをイネーブル状態にする（イネーブル線は不図示）。そして、Ｖアドレスを上位、Ｈアドレスを下位とするアドレス信号により、第１メモリ２６１〜第８メモリ２６８のアドレスを同時に制御する。
【０５９２】
また、メモリＡ２６，メモリＢ２７に書き込まれた補正画像データは、Ｒアドレス発生部２８が発生する読み出し用アドレス信号に従って読み出される。
【０５９３】
このときアドレス制御部２６０は、第１メモリ２６１〜第８メモリ２６８のすべてのバンクメモリをイネーブル状態にし、Ｖアドレスを上位、Ｈアドレスを下位とするアドレス信号により、第１メモリ２６１〜第８メモリ２６８のアドレスを同時に制御する。各バンクメモリからは、データＳＤ１〜ＳＤ８がパラレルに読み出される。
【０５９４】
Ｒアドレス発生部２８は、各水平走査ライン用のラインデータの読み出しタイミングを、入力画像信号に含まれる水平同期信号ＨＤではなく、表示タイミング発生部３３にて生成された表示タイミング信号ＫＨＤにしたがって決定する。表示タイミング信号ＫＨＤの生成方法については後述する。
【０５９５】
本実施の形態では、上述したようにメモリＡ２６，メモリＢ２７のそれぞれを複数のバンクメモリで構成して、１ライン分の補正画像データを８出力に層分けしたので、メモリＡ２６，メモリＢ２７からシフトレジスタ５へのデータ転送時間（シフト時間）を短くすることができる。なお、層分けを行わず、フレームメモリの出力、シフトレジスタをともに１つにして、フレームメモリの読み出し時間を書き込み時間よりも短くするようにしても同様の効果を得ることができる。
【０５９６】
（Ｗアドレス発生部）
図５３は、Ｗアドレス発生部２１の回路構成を概略的に示すブロック図である。同図に示すように、Ｗアドレス発生部２１はＶカウンタ２１０とＨ上位カウンタ２１１と比較器２１２とＨカウンタ２１３とを有して構成される。
【０５９７】
Ｖカウンタ２１０は、垂直方向のアドレス（走査配線番号）を指し示すアドレスＶｃｏｕｎｔを生成し出力するためのカウンタであり、垂直同期信号ＨＤでリセットされ、水平同期信号ＨＤをカウントしてそのカウント値を出力する。７２０ｐを入力信号とした場合、垂直方向の走査配線数は７５０本であるので、１０ｂｉｔ幅のカウンタを使用する。
【０５９８】
Ｈカウンタ２１３は、水平方向のアドレス（１ライン中のデータ番号）を指し示すアドレスＨｃｏｕｎｔを出力するためのカウンタであり、水平同期信号ＨＤでリセットされ、ＭＣＬＫをカウントしてそのカウント値を出力する。上述したように、１つのバンクメモリに格納する水平方向のデータ数は４８０個であるので、９ｂｉｔ幅のカウンタを使用する。なお、Ｈカウンタ２１３の出力は比較器２１２にも入力される。
【０５９９】
Ｈ上位カウンタ２１１は、補正画像データＤｏｕｔを書き込むバンクメモリを指し示すＨｂａｎｋを出力するためのカウンタである。Ｈ上位カウンタ２１１は、垂直同期信号ＨＤでリセットされ、ＥＮ端子に信号が入力された状態でＭＣＬＫが入力されるとカウントを行う。なお、メモリＡ２６，メモリＢ２７はそれぞれ８つのバンクを備えるので、Ｈ上位カウンタ２１１としては３ｂｉｔ幅のカウンタを使用する。
【０６００】
比較器２１２は、あらかじめ記憶している値とＨカウンタ２１３から入力されたカウント値とを比較して、両値が等しい場合に信号を出力する。比較器２１２の出力は、Ｈカウンタ２１３のリセット端子ＲＥＳ１と、Ｈ上位カウンタ２１１のＥＮ端子に接続されている。なお、比較器２１２はメモリＡ２６，メモリＢ２７の１層分（１バンク分）の水平方向のデータ数（４８０）に対応する値として“４７９”という値を記憶している。
【０６０１】
上記構成において、１フレームの処理が開始されると、まず垂直同期信号ＶＤでＶカウンタ２１０がリセットされる。そして、水平同期信号ＨＤでＨカウンタ２１３とＨ上位カウンタ２１１がリセットされる。Ｈカウンタ２１３はＭＣＬＫをカウントし、そのカウント値をＨｃｏｕｎｔとして出力する。
【０６０２】
Ｈカウンタ２１３から出力されたカウント値は比較器２１２にも入力され、記憶値“４７９”との比較が行われる。Ｈカウンタ２１３のカウント値が４７９に達すると、比較器２１２から信号が出力され、Ｈカウンタ２１３のカウント値は再び０にリセットされる。他方、Ｈ上位カウンタ２１１のＥＮ端子にも信号が入力されるので、次のＭＣＬＫにおいてＨ上位カウンタ２１１はカウントを行い、カウント値をＨｂａｎｋとして出力する。
【０６０３】
したがって、Ｈカウンタ２１３は、０〜４７９の値を繰り返しカウントする。またＨ上位カウンタ２１１は、４８０個のデータ毎にＨｂａｎｋの値を１ずつインクリメントしていき、書き込みバンクを変更させる。
【０６０４】
１水平ライン分の処理が終わると、Ｖカウンタ２１０は水平同期信号ＨＤをカウントして、カウント値をＶｃｏｕｎｔとして出力する。Ｈ上位カウンタ２１１とＨカウンタ２１３とは水平同期信号ＨＤにてリセットされる。以降、同様にして次の水平走査ラインの処理を繰り返す。
【０６０５】
（Ｒアドレス発生部）
図５４は、Ｒアドレス発生部２８の回路構成を概略的に示すブロック図である。同図に示すように、Ｒアドレス発生部２８はＶカウンタ２８０と比較器２８１とＨカウンタ２８２とを有して構成される。
【０６０６】
Ｖカウンタ２８０は、垂直方向のアドレス（走査配線番号）を指し示すアドレスＶｃｏｕｎｔを生成し出力するためのカウンタであり、垂直同期信号ＨＤでリセットされ、表示タイミング発生部３３にて生成された表示タイミング信号ＫＨＤをカウントしてそのカウント値を出力する。７２０ｐを入力信号とした場合、垂直方向の走査配線数は７５０本であるので、１０ｂｉｔ幅のカウンタを使用する。
【０６０７】
Ｈカウンタ２８２は、水平方向のアドレス（１ライン中のデータ番号）を指し示すアドレスＨｃｏｕｎｔを出力するためのカウンタであり、表示タイミング発生部３３にて生成された表示タイミング信号ＫＨＤでリセットされ、ＭＣＬＫをカウントしてそのカウント値を出力する。上述したように、１つのバンクメモリに格納されている水平方向のデータ数は４８０個であるので、９ｂｉｔ幅のカウンタを使用する。なお、Ｈカウンタ２１３の出力は比較器２１２にも入力される。
【０６０８】
比較器２８１は、あらかじめ記憶している値とＨカウンタ２８２から入力されたカウント値とを比較して、両値が等しい場合に信号を出力する。比較器２８１の出力は、Ｈカウンタ２８２のリセット端子ＲＥＳ１に接続されている。なお、比較器２８１はメモリＡ２６，メモリＢ２７の１層分（１バンク分）の水平方向のデータ数（４８０）に対応する値として“４７９”という値を記憶している。
【０６０９】
上記構成において、１フレームの処理が開始されると、まず垂直同期信号ＶＤでＶカウンタ２８０がリセットされる。そして、表示タイミング信号ＫＨＤでＨカウンタ２８２がリセットされる。Ｈカウンタ２８２はＭＣＬＫをカウントし、そのカウント値をＨｃｏｕｎｔとして出力する。
【０６１０】
Ｈカウンタ２８２から出力されたカウント値は比較器２８１にも入力され、記憶値“４７９”との比較が行われる。Ｈカウンタ２８２のカウント値が４７９に達すると、比較器２８１から信号が出力され、Ｈカウンタ２８２のカウント値は再び０にリセットされる。したがって、Ｈカウンタ２８２は、０〜４７９の値を繰り返しカウントする。
【０６１１】
１水平ライン分の処理が終わると、Ｖカウンタ２８０は表示タイミング信号ＫＨＤをカウントして、カウント値をＶｃｏｕｎｔとして出力する。Ｈカウンタ２８２は表示タイミング信号ＫＨＤにてリセットされる。以降、同様にして次の水平走査ラインの処理を繰り返す。
【０６１２】
次に、上記表示タイミング信号ＫＨＤの発生方法、すなわち水平走査期間の制御方法について説明する。
【０６１３】
（水平走査期間の制御について）
本実施の形態では、各走査配線の水平走査期間を一定値にするのではなく、比較的高い輝度が必要とされる走査配線については長い走査時間を割り当て、さほど輝度が必要とされない走査配線については短い走査時間を割り当てる。
【０６１４】
図５５は、複数の走査配線上の画素の水平走査期間の一例を示す模式図である。同図のグラフの縦軸は各水平走査ライン（走査配線）に対応している。同図では、説明を簡略化するために水平走査ラインが１２本の様子を示す。また、同グラフの横軸は時間（パルス幅）を表している。
【０６１５】
同グラフにおいて、各水平走査ラインに対応している棒グラフは対応する水平走査ラインの補正画像データを図示している。白抜き矩形部分は、その水平走査ライン上のある画素への入力画像データ（輝度データ）を示し、ハッチング矩形部分は、その入力画像データに対する補正データを示している。また、棒グラフの右側に示した縦線（実線）は、各水平走査ラインごとの表示水平走査時間を図示している。
【０６１６】
同図に示すように、１２本の走査配線のうち、中央の走査配線には、端部の走査配線とは異なる表示水平走査期間が設定されている。ここでは、画面中央部の水平走査ライン上の画素ほど表示水平走査期間が長く、画面上端部および下端部の水平走査ライン上の画素ほど表示水平走査時間が短くなるように設定され、各水平走査ラインの表示水平走査時間は図中右に凸状に変化している。
【０６１７】
それぞれの水平走査ラインごとの補正画像データは、その最大値が上記のように設定された各表示水平走査時間の中に収まるように、各走査配線毎に所定のゲイン変換が施されている。つまりこのときのゲイン変換も、画面中央部の水平走査ライン上の画素ほどゲインが大きく、画面上端部および下端部の水平走査ラインの画素になるほどゲインが小さくなるようにする。
【０６１８】
個別に水平走査ライン毎に割り当てた表示水平走査時間の総和が入力映像信号の１フレーム時間以下であれば、１フレーム時間内に１フレームの画像が表示できる。言い換えれば表示水平走査時間の平均が、入力映像信号の水平同期信号から得られる水平走査期間と等しければ、１フレーム時間内に１フレームの画像が表示できる。また、人間の眼は画面中央部から画面端部に向かって変化するなだらかな輝度変化に関しては比較的鈍感であるため、図５５のように、各ラインの輝度を異ならせても表示画像に違和感を感じることは少ない。
【０６１９】
もちろん、表示フレーム時間を多少変える場合、個別に水平走査ライン毎に割り当てた表示水平走査時間の数フレーム単位の総和が、入力された映像信号の数フレーム時間以下にするとよい。
【０６２０】
次に、ここで述べた表示走査時間の制御についてより詳しく説明する。
【０６２１】
走査配線抵抗が５Ω程度、表面伝導型放出素子の素子電流を０．１ｍＡ程度、素子数７２０×１２８０×３（ＲＧＢ）において、８ｂｉｔ幅の画像データ（最大：２５５）を補正した補正画像データの最大値は３５０程度になる。そのためパルス幅変調器のｂｉｔ幅を９ｂｉｔに設計する。
【０６２２】
（表示タイミング発生部）
図５６は、表示タイミング発生部３３の回路構成を概略的に示すブロック図である。図３１に示した構成と異なる点は、メモリ３３１の制御とそこに格納されるデータである。
【０６２３】
メモリ３３１には、各走査配線上の画素の水平走査期間を設定するために、あらかじめ各水平走査ラインのＭＣＬＫ数（１Ｈ ＭＣＬＫ数）が記憶されている。メモリ３３１は、アドレス０に１ライン目の水平走査ラインのＭＣＬＫ数から１を引いた値（１Ｈ ＭＣＬＫ数−１）を、アドレス１に２ライン目の水平走査ラインのＭＣＬＫ数から１を引いた値を、以下順番にアドレス（ｉ−１）にｉライン目の水平走査ラインのＭＣＬＫ数から１を引いた値を記憶している。そして、Ｖカウンタ３３３からアドレスｉを入力されると、そのアドレスｉに対応したＭＣＬＫ数を比較器３３２に出力する。
【０６２４】
比較器３３２は、Ｈカウンタ３３０から入力された値（ＭＣＬＫのカウント値）とメモリ３３１から入力された値、つまりあらかじめ決められた各水平走査ラインのＭＣＬＫ数とを比較し、両者が一致した場合にのみ信号を出力する。
【０６２５】
このように構成された表示タイミング発生部３３では、次のようにして表示タイミング信号ＫＨＤを発生させる。
【０６２６】
まず、垂直同期信号ＶＤが入力されると、Ｈカウンタ３３０とＶカウンタ３３３のカウンタ値がリセットされ、１フレームの処理が開始される。
【０６２７】
ＭＣＬＫに同期して、Ｖカウンタ３３３はカウンタ値０をメモリ３３１に出力し、それを受けてメモリ３３１が１ライン目の水平走査ラインのＭＣＬＫ数、実際には、「１Ｈ ＭＣＬＫ数−１」を比較器３３２に出力する。一方、Ｈカウンタ３３０は、ＭＣＬＫをカウントし、そのカウンタ値Ｎを比較器３３２に出力する。
【０６２８】
Ｈカウンタ３３０のカウンタ値ＮがＭＣＬＫ数に等しくなったときに、比較器３３２から信号が出力される。ここでの比較処理はＭＣＬＫに同期して行われるので、この比較器３３２からの出力信号が１ライン目の終了（または２ライン目の開始）に相当する表示タイミング信号ＫＨＤとなる。
【０６２９】
そして、表示タイミング信号ＫＨＤが出力されると、Ｈカウンタ３３０のカウンタ値がリセットされ、Ｖカウンタ３３３のカウンタ値がインクリメントされる。したがってここからは、Ｖカウンタ３３３はカウンタ値１をメモリ３３１に出力し、メモリ３３１は２ライン目の水平走査ラインのＭＣＬＫ数（実際には、１Ｈ ＭＣＬＫ数−１）を比較器３３２に出力することとなる。Ｈカウンタ３３０は再び０からＭＣＬＫのカウントを開始するので、上記と同様にしてそのカウント値が水平走査ラインのＭＣＬＫ数となったときに比較器３３２から表示タイミング信号ＫＨＤ（２ライン目の終了（または３ライン目の開始）に相当する）が出力される。
【０６３０】
この処理を順次繰り返し、１フレームに含まれる全ラインについて、メモリ３３１にあらかじめ記憶された各々の水平走査ラインのＭＣＬＫ数に従ったＭＣＬＫ数をもつ表示タイミング信号ＫＨＤを発生させるのである。
【０６３１】
このように発生させた表示タイミング信号ＫＨＤは、Ｒアドレス発生部２８に入力される。Ｒアドレス発生部２８は、上述したように表示タイミング信号ＫＨＤにしたがって読み出し用アドレス信号を発生し、その信号をスイッチ２５を介して読み出し側のメモリに出力する。
【０６３２】
なお、メモリＡ２６，メモリＢ２７からデータを読み出す際の総ライン数は、有効走査線数の７２０本以上であることが望ましく、より好適には、タイミング設計のマージンから７２５〜７５０本、より好ましくは、７３０〜７４９本程度にするのがよい。
【０６３３】
図５７および図５８に、一例として７４４ライン目の処理中に垂直同期信号ＶＤによりＨカウンタ３３０およびＶカウンタ３３３のリセットが入る例を示す。図５７の実線で示したグラフは、メモリ３３１に格納されている各水平走査ラインの１Ｈ ＭＣＬＫ数のテーブルを図示したものである。図５８は、各水平走査ラインごとの１Ｈ ＭＣＬＫ数、ＳＣＬＫ数（Ｐｗｍｃｌｋ数）、およびＭＡＸｐｗｍ数を示した表である。
【０６３４】
このようにメモリ３３１内には、画面中央部の水平走査ラインほどＭＣＬＫ数が多くなるような、また、画面上端部および下端部の水平走査ラインにいくほど１Ｈ ＭＣＬＫ数が少なくなるようなテーブルが格納されている。これにより水平走査ラインの表示水平走査時間は、凸状、即ち、画面の上下で比較的短く、中央で比較的長い状態に変化することとなる。
【０６３５】
なお、ここでは、１Ｈ ＭＣＬＫ数が６０ライン毎に階段状に変化するように設定されたテーブルを用いたが、図５７の点線で示すような水平走査ライン毎になめらかに凸状に変化するように設定されたテーブルを用いることも好適である。そのときのカーブとしては、たとえば２次式であらわされるカーブやガウシャンカーブなどを用いることができる。
【０６３６】
本実施の形態では、７２０ｐを入力映像信号とし、１水平走査期間のサンプルクロック数（ＭＣＬＫ数）を１６４８個に設計したので、１フレームのＭＣＬＫ数は、７５０×１６４８＝１２３６０００クロックとなる。そして、図５７および図５８で示したごとく各水平走査ラインのＭＣＬＫ数を設定すると、１ライン目から７４３ライン目までの総ＭＣＬＫ数が１２３５３４４クロック、１ライン目から７４４ライン目までの総ＭＣＬＫ数が１２３６６７２クロックであることから、７４４ライン目の水平走査ラインのタイミング途中で、垂直同期信号ＶＤによりＨカウンタ３３０とＶカウンタ３３３がリセットされることとなる。
【０６３７】
ＭＡＸｐｗｍ数とは、補正画像データの取り得る最大値であり、詳しくは、それをパルス幅変調のためのクロック数（Ｐｗｍｃｌｋ数）に換算した値である。
【０６３８】
表示タイミング信号ＫＨＤにより各水平走査ラインの表示タイミングが決定されるが、水平走査ラインの切り替えと、垂直変調ラインの（立ち上がり、立下り）駆動とを同時に行うとパネル内の駆動波形が乱れ、表示素子に過大な電圧がかかる可能性がある。そのため１Ｈ ＭＣＬＫ数に相当する時間をすべてＰＷＭ駆動時間に割り振ることはできない。
【０６３９】
本実施の形態では、ＭＣＬＫの周期が約１３．５ｎＳｅｃであり、Ｐｗｍｃｌｋの周期が約２７ｎＳｅｃである。走査配線の切り替えのための非駆動時間としては２μＳｅｃ程度を確保すればよいので、都合７４Ｐｗｍｃｌｋは駆動しない時間に設定する。
【０６４０】
したがって、ＭＡＸｐｗｍ数としては、表示タイミング信号ＫＨＤで決まるＰｗｍｃｌｋ数から７４を引いた値であり、図５８の表のように求まる。
【０６４１】
（ゲインテーブル）
図５９は、ゲインテーブル１０の回路構成を概略的に示すブロック図である。同図に示すように、ゲインテーブル１０はメモリ２２０とＶカウンタ２２１を有して構成される。
【０６４２】
メモリ２２０は、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたデータテーブルを記憶する記憶手段であり、ここに格納されたデータが、設定された水平走査期間に応じて変調信号を決める、パラメータとなっている。
【０６４３】
１フレームについての処理が開始されると、まずＶカウンタ２２１は、垂直同期信号ＶＤでリセットされる（カウント値が０になる）。そして、Ｖカウンタ２２１は、水平同期信号ＨＤをカウントし、そのカウント値を出力する。Ｖカウンタ２２１の出力はメモリ２２０のアドレスに接続されており、メモリ２２０はＶカウンタ２２１から入力されたカウント値に対応したゲイン（ＧＡＩＮ）を出力する。なお、メモリ２２０には、カウント値が０のときに１ライン目のゲインが出力されるようなテーブルが格納されている。
【０６４４】
各水平走査ラインに応じたゲインＧＡＩＮは、補正画像データの最大データ値ＤａｔａＭＡＸと、上記のように求めた各水平走査ラインに対応するＭＡＸｐｗｍと、から以下のように決定されている。
ＧＡＩＮ≦ＭＡＸｐｗｍ／ＤａｔａＭＡＸ
【０６４５】
ここでＤａｔａＭＡＸは、１水平走査ラインのすべての入力データが最大値（８ｂｉｔの場合は“２５５”）であるような画像データが入力された場合に、上述した電圧降下補正処理を行って得られる補正画像データの値である。すなわち、このような画像データが入力された場合に電圧降下は最大となり、補正画像データが最大値をとることから、このときの補正画像データ（ＤａｔａＭＡＸ）がＭＡＸｐｗｍを超えないように上記ＧＡＩＮを設定するのである。
【０６４６】
図６０および図６１に、ゲインテーブルの一例を示す。図６０の実線で示したグラフは、メモリ２２０に格納されている各水平走査ラインのゲイン（ＧＡＩＮ）のテーブルを図示したものである。図６１は、図５８の表にゲイン（ＧＡＩＮ）を追記したものである。
【０６４７】
このようにメモリ２２０内には、画面中央部の水平走査ラインほどゲインが大きくなるような、また、画面上端部および下端部の水平走査ラインにいくほどゲインが小さくなるようなテーブルが格納されている。これにより補正画像データは、水平走査ラインの表示水平走査時間に合わせて凸状のゲイン変換を受け、画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限され、表示水平走査時間の中に収まるようになる。
【０６４８】
なお、ここでは、ゲインが６０ライン毎に階段状に変化するように設定されたゲインテーブルを用いたが、図６０の点線で示すような水平走査ライン毎になめらかに凸状に変化するように設定されたゲインテーブルを用いると、更に好適である。そのときのカーブとしては、たとえば２次式であらわされるカーブやガウシャンカーブなどを用いることができる。又、水平走査期間を階段状とし、ゲインテーブルの設定を滑らかな凸状となる値にすれば、表示輝度変化が滑らかに違和感なく表示できる。
【０６４９】
（リミッタ）
表示タイミング発生部３３にて生成された表示タイミング信号ＫＨＤにしたがって、メモリＡ２６またはメモリＢ２７から読み出された補正画像データＳＤ１〜ＳＤ８は、図５１のリミッタ５３に入力される。
【０６５０】
リミッタ５３は、補正画像データＳＤ１〜ＳＤ８がＭＡＸｐｗｍを超えていた場合に、ＭＡＸｐｗｍ以下の値に収まるようにリミットを行う回路である。ここでは水平走査ライン毎にＭＡＸｐｗｍの値が異なることから、リミッタ５３は各水平走査ラインごとに異なるリミット値を有している。
【０６５１】
リミッタ５３から出力された補正画像データＳＤ１〜ＳＤ８は、それぞれ別々のシフトレジスタ５に入力される。
【０６５２】
（シフトレジスタ、ラッチ回路）
前述した各実施形態と同様である。
【０６５３】
なお本実施の形態では画像データＩＤ１〜ＩＤＮ，Ｄ１〜ＤＮはそれぞれ９ビットの画像データとした。
【０６５４】
また、シフトレジスタ５の動作タイミングは上記表示タイミング発生部３３からのシフトクロックＳＣＬＫに基づく。
【０６５５】
（各部の動作タイミング）
図６２および図６３に各部の動作タイミングのタイミングチャートを示す。また、図６３は図６２を部分的に拡大したタイミングチャートである。
【０６５６】
なお、図６２、６３においてＨｓｙｎｃ（ＨＤ）は水平同期信号、ＤｏｔＣＬＫ（ＭＣＬＫ）はタイミング発生回路１１の中のＰＬＬ回路により水平同期信号Ｈｓｙｎｃから作成したサンプリングクロックである。ＳＲＧＢはＲＧＢ変換手段７からのＲ，Ｇ，Ｂ毎に並列なディジタル画像データ、３ＭＣＬＫは、Ｒ，Ｇ，Ｂ毎の並列データを直列データにデータ配列変換を行うために用いられるクロックであり、ＤｏｔＣＬＫ（ＭＣＬＫ）の３倍の周波数を持つ。
【０６５７】
Ｄａｔａはデータ配列変換後の画像データ、Ｄｏｕｔは補正画像データ、ＳＤ１〜ＳＤ８はメモリＡ２６またはメモリＢ２７から多層化されて出力された補正画像データ、ＳＣＬＫはシフトレジスタ５へ補正画像データＳＤ１〜ＳＤ８を転送するためのシフトクロック、Ｄａｔａｌｏａｄはラッチ回路６へデータをラッチするためのロードパルス、Ｐｗｍｓｔａｒｔは前述のパルス幅変調の開始信号、変調信号ＸＤ１は変調配線１へ供給されるパルス幅変調信号、Ｄｘ１は走査駆動回路２から走査配線へ供給される電位の一例である。
【０６５８】
そして、ＫＨＤは、決定された表示水平走査期間に従って、走査駆動回路２や変調駆動回路を動作させるための、表示タイミング信号の一例である。
【０６５９】
１水平走査期間の開始とともに、入力切り替え回路からディジタル画像データＲＧＢが転送される。同図では水平走査期間Ｉにおいて、入力される画像データをＲ＿Ｉ，Ｇ＿Ｉ，Ｂ＿Ｉで表す。画像データＲ＿Ｉ，Ｇ＿Ｉ，Ｂ＿Ｉは、ゲインテーブル１０から供給されたゲインを乗算される。それらは、データ配列変換部９では１水平走査期間の間、画像データを蓄えられ、水平走査期間Ｉ＋１において、表示パネルの画素配置に合わせてディジタル画像データＤａｔａ＿Ｉとして出力される。
【０６６０】
Ｒ＿Ｉ，Ｇ＿Ｉ，Ｂ＿Ｉは、水平走査期間Ｉにおいて補正データ算出手段１４に入力される。同手段では、前述した点灯数をカウントし、カウントの終了とともに、電圧降下量が算出される。
【０６６１】
電圧降下量が算出されるのにつづいて、離散補正データが算出され、算出結果がレジスタに格納される。
【０６６２】
走査期間Ｉ＋１に移り、データ配列変換部９から、１水平走査期間前の画像データＤａｔａ＿Ｉが出力されるのに同期して、補正データ補間部１４２では離散補正データが補間され、補正データが算出される。補間された補正データは、階調数変換部で直ちに階調数変換を施され、加算器１２に供給される。
【０６６３】
加算器１２では、画像データＤａｔａと補正データＣＤｚを順次加算し、補正された画像データＤｏｕｔを多層化器（メモリＡ，Ｂ）へ転送する。同図ではスイッチ２３，２４，２５，２９の接点が、それぞれａ，ａ，ｂ，ａとなっているので、ＤｏｕｔはメモリＡ２６に書き込まれる。このときメモリＢ２７からは１フレーム前のＤｏｕｔが読み出される。
【０６６４】
メモリＢ２７から８層に層分けされた補正画像データＳＤ１〜ＳＤ８は、リミッタ５３でリミット処理が行われた後、シフトレジスタ５へ転送される。
【０６６５】
８つのシフトレジスタ５はＳＣＬＫにしたがって、それぞれ補正画像データＳＤ１〜ＳＤ８（全体で１水平走査期間の画像データとなる）を記憶するとともにシリアル／パラレル変換をおこなってパラレルな画像データＩＤ１〜ＩＤＮをラッチ回路６に出力する。ラッチ回路６は表示タイミング信号ＫＨＤに同期したＤａｔａｌｏａｄの立ち上がりにしたがってシフトレジスタ５からのパラレル画像データＩＤ１〜ＩＤＮをラッチし、ラッチされた画像データＤ１〜ＤＮをパルス幅変調回路８へと転送する。
【０６６６】
パルス幅変調回路８は、ラッチされた画像データに応じたパルス幅のパルス幅変調信号を出力する。本実施の形態では、水平同期信号ＨＤとは異なる表示タイミング信号ＫＨＤに基づき、各水平走査ラインの表示制御を行っている。したがって、同図に示されるように、パルス幅変調信号Ｉ−１が１水平走査期間よりも長くなることがある。
【０６６７】
このようにして、走査配線における電圧降下量を補正することができ、それに起因する表示画像の劣化を改善することができる。
【０６６８】
また、離散的に補正データを算出し、離散的に計算した点と点の間はそれを補間して求めることにより、補正データを非常に簡単に計算させることができ、さらに非常に簡単なハードウエアでそれを実現できる。
【０６６９】
そして、各走査配線の表示走査時間を適宜に割り当てることによって、走査配線に生じる電圧降下を補正し、かつ、走査配線の抵抗値が０Ωに対する輝度で画像を表示すること、つまり走査配線抵抗により電圧降下している状態で駆動した場合より輝度が大きく表示することを両立できる。
【０６７０】
（第６の実施の形態）
図６４には、本発明の第６の実施の形態が示されている。上記第５の実施の形態では、逆γ処理部１７で逆γ変換処理を施したＲＧＢパラレルの画像データＲａ，Ｇａ，Ｂａに対してゲインをかける構成としたが、本実施の形態では、逆γ変換処理を施す前の画像データＲ，Ｇ，Ｂに対してゲインをかけることとした。なお、その他の構成および作用については第５の実施の形態と同一である。
【０６７１】
ゲインテーブル１０は、ＲＧＢ変換手段７から出力された映像信号Ｒ，Ｇ，Ｂに対して所定のゲインを乗算する回路である。このときのゲインは一定値ではなく、映像信号に係る走査配線番号に基づいて異なる値に設定されている。
【０６７２】
具体的には、上記第５の実施の形態と同様、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたテーブルを有しており、このテーブルは、画面中央部の水平走査ラインほどゲインが大きく、また、画面上端部および下端部の水平走査ラインにいくほどゲインが小さくなるように設定されている。これにより補正画像データは、水平走査ラインの表示走査時間に合わせて凸状のゲイン変換を受け、画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限され、表示走査時間の中に収まるようになる。
【０６７３】
ただし、逆γ変換処理前の画像データＲ，Ｇ，Ｂは、非線形性があるので、上記第５の実施の形態に比べてゲインを多めに設定することが好ましい。
【０６７４】
かかる構成によっても、上記第５の実施の形態と同様の作用効果を得ることができる。
【０６７５】
（第７の実施の形態）
図６５には、本発明の第７の実施の形態が示されている。上記第５の実施の形態では、画像データに対してゲインをかける構成としたが、本実施の形態では、画像データを補正するための補正データに対してゲインをかけることとした。なお、その他の構成および作用については第５の実施の形態と同一である。
【０６７６】
ゲインテーブル１０は、補正データ算出手段１４から出力された補正データＣＤに対して所定のゲインを乗算する回路である。このときのゲインは一定値ではなく、映像信号に係る走査配線番号に基づいて異なる値に設定されている。
【０６７７】
具体的には、上記第５の実施の形態と同様、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたテーブルを有しており、このテーブルは、画面中央部の水平走査ラインほどゲインが大きく、また、画面上端部および下端部の水平走査ラインにいくほどゲインが小さくなるように設定されている。これにより補正データＣＤは、凸状のゲイン変換を受け、画面上端部および下端部の水平走査ラインに係る補正データほど小さい値に制限される。
【０６７８】
したがって、遅延回路１９から出力された画像データＤａｔａに、ゲイン変換後の補正データを加算した補正画像データＤｏｕｔは、水平走査ラインの表示走査時間に合わせて画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限され、表示走査時間の中に収まるようになる。
【０６７９】
かかる構成によっても、上記第５の実施の形態と同様の作用効果を得ることができる。
【０６８０】
（第８の実施の形態）
図６６には、本発明の第８の実施の形態が示されている。上記第５の実施の形態では、画像データに対してゲインをかける構成としたが、本実施の形態では、補正後の補正画像データに対してゲインをかけることとした。なお、その他の構成および作用については第５の実施の形態と同一である。
【０６８１】
ゲインテーブル１０は、加算器１２から出力された補正画像データＤｏｕｔに対して所定のゲインを乗算する回路である。このときのゲインは一定値ではなく、映像信号に係る走査配線番号に基づいて異なる値に設定されている。
【０６８２】
具体的には、上記第５の実施の形態と同様、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたテーブルを有しており、このテーブルは、画面中央部の水平走査ラインほどゲインが大きく、また、画面上端部および下端部の水平走査ラインにいくほどゲインが小さくなるように設定されている。これにより補正画像データＤｏｕｔは、水平走査ラインの表示走査時間に合わせて凸状のゲイン変換を受け、画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限され、表示走査時間の中に収まるようになる。
【０６８３】
かかる構成によっても、上記第５の実施の形態と同様の作用効果を得ることができる。
【０６８４】
（第９の実施の形態）
上記各実施の形態では、走査配線番号とゲイン（ＧＡＩＮ）とが関連付けられたテーブルを有するゲインテーブルを用いて、画像データ、補正データまたは補正画像データに表示走査時間に合わせた凸状のゲイン変換を施す構成としたが、ゲインテーブルの代わりにリミッタを用いる構成とすることも好適である。
【０６８５】
このとき、リミッタのリミット値は一定値ではなく、走査配線番号に基づいて異なる値に設定する。たとえば、画面中央部の水平走査ラインほどリミット値が大きく、また、画面上端部および下端部の水平走査ラインにいくほどリミット値が小さくなるように設定すれば、水平走査ラインの表示水平走査時間に合わせて画面上端部および下端部の水平走査ラインに係る補正画像データほど小さい値に制限し、表示水平走査時間の中に収めるようにすることができる。
【０６８６】
さらに、リミッタが図６７に示すようなリミッタ特性を有していると、なおよい。すなわち、入力データの値の大きさに応じてリミット値がなだらかに変化する特性とすれば、画像データの階調性を損なうことなく、高品質な表示画像を得ることができる。リミッタ特性は図６７に示したものに限定されることはなく、途中から傾きが緩やかになる点を有していればよい。よって、傾きや、傾きが変わる点の位置は適宜定められる。
【０６８７】
以上説明したように、第５〜第９の各実施形態による表示装置によれば、表示画像全体の輝度低下を招いたりすることもなく、走査配線の電圧降下を高精度に補正し、高品位な画像を表示できる。
【０６８８】
また、以上説明した本発明の駆動制御方法は、映像信号処理回路などとともに１チップに集積化される集積回路で実現できる。この場合フレームメモリを除いて集積化されてもよい。そして、この場合の駆動制御方法はＩＰコア（設計資産）として、他のＩＰコアと論理合成可能な、ＶＨＤＬなどのＲＴＬのソフトＩＰであることも好ましいものである。
【０６８９】
或いは、本発明の駆動制御方法は、マイクロコンピュータにロードされ、実行されるプログラムとして実現してもよい。
【０６９０】
上記第５，６，８，９の実施形態では、走査配線に流れる電流が大きく、走査配線の電圧降下を補正する例を示した。走査配線の電圧降下がほとんど発生しないＦＥＤなどの場合は、これらの各実施形態における図５０、図６４、図６６の電圧降下補正部４０を、単に逆ガンマ処理部１７とデータ配列変換部９と、データ配列変換部９の出力に１以上の係数を乗じ出力する乗算部から、構成してもよい。
【０６９１】
これらの各実施形態で示した電圧降下補正部４０で画像データより大きな補正画像データを生成したのと同様に、データ配列変換部９の出力に１以上の係数を乗じ出力する乗算部により入力される画像データより大きなデータを出力する。
【０６９２】
そして、変調信号のパルス幅に対応し、走査時間を決定することによって、前記１以上の係数に対応して輝度を大きくすることができる。
【０６９３】
さらに、この構成の場合、ゲインテーブル１０にあらかじめ前記１以上の係数を乗じておくことにより、データ配列変換部９の出力に１以上の係数を乗じ出力する前記乗算部を省略することが可能である。
【０６９４】
以下に述べる実施形態は、
複数の表示素子を複数の行配線と複数の列配線とによってマトリックス状に結線してなる表示器と、
前記複数の行配線のうち一の行配線に走査選択信号を印加して水平走査を行い、その選択行配線を順次切り替えることによって垂直走査を行う走査駆動回路と、
前記複数の列配線のそれぞれに入力される、画像データに応じた変調信号を印加する変調駆動回路と、
入力された映像データを少なくとも１フレーム分蓄えることができるフレームメモリと
を備え、
入力される画像データに応じて、画像データレベルの大きい部分に相当する行配線の選択時間を長く、画像データレベルの小さい部分に相当する行配線の選択時間は短くなる動作タイミングを算出して、該動作タイミングで前記走査駆動回路と前記変調駆動回路とを制御する制御手段を備えた表示装置である。
【０６９５】
ここで、前記制御手段は、算出した係数を前記画像データに乗じて新たな画像データを前記動作タイミングに応じて生成する乗算手段を備え、
前記変調駆動回路は、前記新たな画像データに応じて前記列配線を駆動することも好適である。
【０６９６】
前記変調駆動回路は、画像データに応じたパルス幅で基準クロック（ＰＣＬＫ）をカウントし前記列配線を駆動するパルス幅変調回路であり、
前記制御手段は、算出した係数に応じた周期の前記基準クロック（ＰＣＬＫ）を前記動作タイミングに応じて発生する発振手段を備えることも好適である。
【０６９７】
入力される画像データの輝度レベルの行ごとの最大値を検出する行最大値検出手段を備え、
前記動作タイミングは前記行最大値検出手段の出力に応じて算出されることも好適である。
【０６９８】
輝度レベルの行ごとの最大値を検出する行最大値検出手段と、
輝度レベルの列ごとの最大値を検出する列最大値検出手段と、
を備え、
前記動作タイミングは前記行最大値検出手段の出力と前記列最大値検出手段の出力に応じて算出されることも好適である。
【０６９９】
前記制御手段は、
前記フレームメモリに蓄えられた画像データの参照・書き換えを行うためのメモリ参照手段と、
算出した係数を前記画像データに乗じて新たな画像データを前記動作タイミングに応じて生成して前記フレームメモリの内容を前記新たな画像データに書き換える映像信号書換手段と、
を備え、
前記変調駆動回路は前記新たな画像データに応じて前記列配線を駆動することも好適である。
【０７００】
前記制御手段は、前記フレームメモリに読み込まれた画像データの行ごとの最大値をそれぞれ算出し、算出された最大値に応じて前記係数を決定することも好適である。
【０７０１】
前記制御手段は、
前記フレームメモリに読み込まれた画像データの行ごとの最大値と、
前記フレームメモリに読み込まれた画像データの列ごとの最大値と、
をそれぞれ算出し、算出した最大値に応じて前記係数を決定することも好適である。
【０７０２】
前記画像データに乗ずる前記係数の上限が定められていることも好適である。
【０７０３】
前記行配線の本数をｍ行、
前期列配線の本数をｎ列、
前記画像データの画素ごとの値をＬ（ｘ，ｙ）、
前記画像データに乗じる前記係数の上限値をＡｌ、
行あるいは列ごとの画像データの最大値の下限をＬｍｉｎ、
入力された映像信号の水平走査期間をＴｈ、
とした場合に、前記制御手段は、
ＬＨｍ（ｙ）＝ＭＡＸ｛Ｌ（１，ｙ）〜Ｌ（ｎ，ｙ），Ｌｍｉｎ｝
として、各行ごとの画像データレベルの最大値ＬＨｍ（１）〜ＬＨｍ（ｍ）を求め、
ＬＨａ＝Σ｛ＬＨｍ（１）〜ＬＨｍ（ｍ）｝／ｍ
として、ＬＨｍの平均値ＬＨａを求め、
Ａｈ＝１／ＬＨａ
として、水平画像データレベル係数Ａｈを求め、
ＬＶｍ（ｘ）＝ＭＡＸ｛Ｌ（ｘ，１）〜Ｌ（ｘ，ｍ），Ｌｍｉｎ｝
として、各列ごとの画像データレベルの最大値ＬＶｍ（１）〜ＬＶｍ（ｎ）を求め、
ＬＶａ＝Σ｛ＬＶｍ（１）〜ＬＶｍ（ｎ）｝／ｎ
として、ＬＶｍの平均値ＬＶａを求め、
Ａｖ＝１／ＬＶａ
として、垂直画像データレベル係数Ａｖを求め、
Ａｍ＝ＭＩＮ｛Ａｈ，Ａｖ，Ａｌ｝
として、各画像データレベル係数の最小値から画像データレベル係数Ａｍを求め、
Ｌ（ｘ，ｙ）＝Ａｍ・Ｌ（ｘ，ｙ）
として、すべての画素について画像データレベル係数Ａｍを乗じた値に書き換える。そして、
Ｔｈｉ（ｙ）＝Ｔｈ・ＬＨｍ（ｙ）／ＬＨａ
として、各走査配線に割り当てる水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）を求めることも好適である。この方法は、暗い背景中に明るい直線上の棒が画面内で回転するような画像を表示する場合に、画像品位を落とすことなく表示できる。
【０７０４】
前記行配線の本数をｍ行、
前期列配線の本数をｎ列、
前記画像データの画素ごとの値をＬ（ｘ，ｙ）、
前記画像データに乗じる前記係数の上限値をＡｌ、
行あるいは列ごとの画像データの最大値の下限値をＬｍｉｎ、
とした場合に、前記制御手段は、
ＬＨｍ（ｙ）＝ＭＡＸ｛Ｌ（１，ｙ）〜Ｌ（ｎ，ｙ），Ｌｍｉｎ｝
として、各行ごとの画像データレベルの最大値ＬＨｍ（１）〜ＬＨｍ（ｍ）を求め、
ＬＨａ＝Σ｛ＬＨｍ（１）〜ＬＨｍ（ｍ）｝／ｍ
として、ＬＨｍの平均値ＬＨａを求め、
Ａｈ＝１／ＬＨａ
として、水平画像データレベル係数Ａｈを求め、
Ａｍ＝ＭＩＮ｛Ａｈ，Ａｌ｝
として、各画像データレベル係数の最小値から画像データレベル係数Ａｍを求め、
Ｌ（ｘ，ｙ）＝Ａｍ・Ｌ（ｘ，ｙ）
として、すべての画素について画像データレベル係数Ａｍを乗じた値に書き換え、
Ｔｈｉ（ｙ）＝Ｔｈ・ＬＨｍ（ｙ）／ＬＨａ
として、各走査線に割り当てる水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）を求めることも好適である。
【０７０５】
上記画像表示装置に備えられる制御手段の機能の一部あるいは全てと同等の機能を、１チップ化された集積回路、又は複数の集積回路チップで実現することも好ましいものである。具体的には、フレームメモリとともに、或いはフレームメモリを除いて集積化するために、この駆動制御方法はＩＰコアとして、他のＩＰコアと論理合成可能な、ＶＨＤＬなどのＲＴＬのソフトＩＰであることも好ましいものである。
【０７０６】
上記画像表示装置の制御手段は、画像表示プログラムによって実現することも好ましいものである。
【０７０７】
その場合には上記画像表示プログラムはコンピュータで読取り可能な記録媒体に格納しておくことも好ましいものである。
【０７０８】
（第１０の実施の形態）
図６８に本発明の第１０の実施の形態に係る表示装置の概略構成を示す。
【０７０９】
１は画像表示部としての表示パネルである。行方向の行配線である走査配線Ｄｘ１〜Ｄｘｍと、列方向の列配線である変調配線Ｄｙ１〜Ｄｙ３ｎとがマトリックス状に配置され、各交点上には不図示の表示素子が配置されており、ｍ行３ｎ列の表示素子を備える。
【０７１０】
また、この表示素子による画素は行方向に赤緑青の順で繰り返し配置されており、各一色づつ合計３画素でフルカラーの単位画素となっている。よって、表示パネル１は各色毎にｍ行ｎ列のマトリクス配置されており、フルカラー単位画素をｍ×ｎ個備えている。
【０７１１】
２は走査駆動手段としての走査駆動回路である。３は変調駆動手段としての変調駆動回路である。変調駆動回路３はさらにシフトレジスタ５、ラッチ回路６、及びパルス幅変調、電圧振幅変調などの変調を行う変調回路８から構成される。変調回路８は、その出力段に駆動アンプを有していてもよい。１３は同期分離回路である。４１はＡＤコンバータである。４２はマイクロコンピュータあるいは論理回路などからなる制御回路である。４３は画像信号を１フレーム分蓄えておくフレームメモリである。４４は制御回路４２がフレームメモリ４３の内容を読み出すためのメモリバスである。
【０７１２】
ＳＳ１は装置に入力されたアナログ映像信号である。ＳＳ２はアナログ映像信号ＳＳ１より分離された同期信号である。ＳＳ３はフレームメモリ４３への書き込まれるデジタル画像信号（画像データ）である。ＳＳ４はフレームメモリ４３からの読み出される画像信号（画像データ）である。
【０７１３】
ＳＳ５はＡＤコンバータ４１に供給される変換タイミング信号である。ＳＳ６はフレームメモリ４３への書き込みタイミング信号である。ＳＳ７はフレームメモリ４３からの読み出しタイミング信号である。
【０７１４】
ＳＳ８は変調駆動回路３の動作を制御する変調制御信号である。ＳＳ９は走査駆動回路２の動作を制御する走査制御信号である。ＳＳ１０は変調回路８の動作基準となるＰＷＭクロックである。
【０７１５】
装置に入力されたアナログ映像信号ＳＳ１から同期分離回路１３によって抽出された同期信号ＳＳ２は制御回路４２に入力される。ここで抽出された同期信号ＳＳ２の水平走査周期を以下Ｔｈと表記する。
【０７１６】
制御回路４２は同期信号ＳＳ２を元に各種制御信号ＳＳ６〜ＳＳ９を生成する。また、メモリバス４４を通じてフレームメモリ４３の内容を読み書きする。
【０７１７】
ＡＤコンバータ４１は変換タイミング信号ＳＳ５に従ってアナログ映像信号ＳＳ１を入力し、デジタル信号に変換してフレームメモリへの書き込み用のデジタル画像信号ＳＳ３を出力する。
【０７１８】
フレームメモリ４３は１フレーム分のデジタル画像信号を格納できる容量を持ち、書き込みタイミング信号ＳＳ６に従ってデジタル画像信号ＳＳ３を入力し、１フレーム分のデジタル画像信号を蓄え、読み出しタイミング信号ＳＳ７に従ってデジタル画像信号ＳＳ４を出力する。
【０７１９】
フレームメモリ４３に蓄えられた１フレーム分の画像の各画素の各色毎の画像データレベル、すなわち入力された映像信号の輝度レベルに対応した値を、以下それぞれ、Ｌｒ（１，１）〜Ｌｒ（ｎ，ｍ）、Ｌｇ（１，１）〜Ｌｇ（ｎ，ｍ）、Ｌｂ（１，１）〜Ｌｂ（ｎ，ｍ） とする。
【０７２０】
画像データレベルはＡＤコンバータ４１で変換された時点で０〜１に正規化されているとして以下の説明を行う。
【０７２１】
走査駆動回路２および変調駆動回路３が表示パネル１を駆動する動作を説明する。このときのタイミング図を図６９に示す。
【０７２２】
制御回路は、表示水平走査期間を決めるためのタイミング信号（走査制御信号）ＳＳ９と読み出しタイミング信号ＳＳ７を、更には、変調制御信号ＳＳ８、ＰＷＭクロックＳＳ１０を生成する。
【０７２３】
走査駆動回路２は、走査制御信号ＳＳ９に従って、表示パネル１の走査配線を順に選択する駆動を行う。この走査配線の選択時間は一定ではなく、走査制御信号ＳＳ９によって任意の時間及び間隔で駆動可能である。
【０７２４】
変調駆動回路３は読み出しタイミング信号ＳＳ７に同期してデジタル画像信号ＳＳ４をシフトレジスタ５に順次入力し、変調制御信号ＳＳ８のＬＯＡＤ信号によりラッチ回路６に画像データを保持する。そして変調制御信号ＳＳ８のＳＴＡＲＴ信号によりＰＷＭクロックＳＳ１０を基準にしてラッチ回路６に保持された画像データに従った長さのパルス幅と所定の電圧振幅を有する変調信号を表示パネル１の変調配線に出力し、表示パネル１を駆動する。
【０７２５】
この変調回路８は、画像信号ＳＳ４がレベル１のときに、水平走査周期Ｔｈ期間と同じ期間中変調信号を出力する。さらに、画像信号ＳＳ４はレベル０からレベル２までの範囲で入力可能であり、画像信号ＳＳ４がレベル２のときには２Ｔｈ期間相当の期間中、変調信号を出力する。
【０７２６】
この機構は変調回路８に画像信号ＳＳ４がレベル２まで対応できる長さのカウンタを用い、変調制御信号ＳＳ８のＲＥＳＥＴ信号によって走査配線毎ににカウンタを強制リセットすることによって実現できる。
【０７２７】
次に、制御回路４２から出力される走査制御信号ＳＳ９のタイミングを決定する方法を説明する。この処理の流れを図７０に示す。
【０７２８】
以下の説明で、Ａｌは画像データレベル係数限界値である。これはＡＤコンバータの出力する信号ＳＳ３の最大値と変調駆動回路３に入力可能な信号ＳＳ４の最大値の比であり、ここでは２である。
【０７２９】
また、Ｌｍｉｎは最低画像データレベルである。これは１ライン分の画像信号ＳＳ４を変調駆動回路３に入力するために必要な所要時間を映像信号レベルに換算した値である。水平走査期間が短くなりすぎて１ライン分の画像信号ＳＳ４が変調駆動回路３に入力される前に次の走査が始まってしまう現象を防ぐために用いる。
【０７３０】
図７０において、ステップＰ１では
Ｌ（ｘ，ｙ）＝ＭＡＸ｛Ｌｒ（ｘ，ｙ），Ｌｇ（ｘ，ｙ），Ｌｂ（ｘ，ｙ）｝
として、各画素ごとの画像データレベルの最大値Ｌ（１，１）〜Ｌ（ｎ，ｍ）を求める。
【０７３１】
ステップＰ２では
ＬＨｍ（ｙ）＝ＭＡＸ｛Ｌ（１，ｙ）〜Ｌ（ｎ，ｙ），Ｌｍｉｎ｝
として、各行ごとの画像データレベルの最大値ＬＨｍ（１）〜ＬＨｍ（ｍ）を求める。
【０７３２】
ステップＰ３では
ＬＨａ＝Σ｛ＬＨｍ（１）〜ＬＨｍ（ｍ）｝／ｍ
として、ＬＨｍの平均値ＬＨａを求める。
【０７３３】
ステップＰ４では
Ａｈ＝１／ＬＨａ
として、水平画像データレベル係数Ａｈを求める。
【０７３４】
ステップＰ５では
ＬＶｍ（ｘ）＝ＭＡＸ｛Ｌ（ｘ，１）〜Ｌ（ｘ，ｍ），Ｌｍｉｎ｝
として、各列ごとの画像データレベルの最大値ＬＶｍ（１）〜ＬＶｍ（ｎ）を求める。
【０７３５】
ステップＰ６では
ＬＶａ＝Σ｛ＬＶｍ（１）〜ＬＶｍ（ｎ）｝／ｎ
として、ＬＶｍの平均値ＬＶａを求める。
【０７３６】
ステップＰ７では
Ａｖ＝１／ＬＶａ
として、垂直画像データレベル係数Ａｖを求める。
【０７３７】
ステップＰ８では
Ａｍ＝ＭＩＮ｛Ａｈ，Ａｖ，Ａｌ｝
として、各画像データレベル係数の最小値から画像データレベル係数Ａｍを求める。
【０７３８】
ステップＰ９では
Ｌｒ（ｘ，ｙ）＝Ａｍ・Ｌｒ（ｘ，ｙ）
Ｌｇ（ｘ，ｙ）＝Ａｍ・Ｌｇ（ｘ，ｙ）
Ｌｂ（ｘ，ｙ）＝Ａｍ・Ｌｂ（ｘ，ｙ）
として、乗算手段によりすべての画素について画像データレベル係数Ａｍを乗じた値に書き換える。
【０７３９】
ステップＰ１０では
Ｔｈｉ（ｙ）＝Ｔｈ・ＬＨｍ（ｙ）／ＬＨａ
として、各走査配線に割り当てる水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）を求める。ここで、Ｔｈは、入力された映像信号の水平走査期間である。
【０７４０】
画像データレベル係数限界値Ａｌを設けているため、計算した水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）の合計が１フレーム期間よりも短くなってしまう場合もあるが、その場合は垂直ブランキング期間を伸張して調整すればよいので、それについてはこのステップでは特に考えない。
【０７４１】
また、各走査配線に割り当てる水平走査時間Ｔｈｉ（１）〜Ｔｈｉ（ｍ）の和は、ｍ・Ｔｈとなり所定の値となる。すなわち、入力された映像信号の水平走査時間の和を変えることなく、各走査配線に割り当てる水平走査時間Ｔｈｉを算出している。また、入力された映像信号の水平走査時間の和が変わらないように、走査配線毎に配分された選択時間に上限値を定めてもよい。
【０７４２】
以上のようにして各走査配線に割り当てる水平走査時間Ｔｈｉを算出してそれに基づいたタイミングで走査駆動回路２および変調駆動回路３の制御を行うことによって、画像が全体的に明るいときは通常の明るさ、部分的に明るいときまたは全体的に暗いときはより明るくなるように輝度を自動調整することが可能となる。すなわち、映像の明るい部分の走査配線上の画素の点灯時間を長く、映像の暗い部分の走査配線上の画素の点灯時間が短くなるように、入力された映像に応じて各走査配線の選択時間を調整して駆動し、１フレーム期間内を有効に利用することによって画像表示装置の能力を十分に発揮させ、ピーク輝度の明るい表示装置を提供することが可能となる。
【０７４３】
（第１１の実施の形態）
上述した第１０の実施の形態において、垂直画像データレベル係数Ａｖを求めることを省略することも可能である。
【０７４４】
その場合はステップＰ５〜ステップＰ７の演算を省略し、ステップＰ８を
Ａｍ＝ＭＩＮ｛Ａｈ，Ａｌ｝
と修正する。その他の装置の構成および演算ステップについては第１０の実施の形態と同様である。
【０７４５】
本実施形態の演算のフローチャートを図７１に示す。
【０７４６】
本実施の形態を適用すると入力映像の絵柄の変化による輝度変化が不安定になる傾向が見られるようになるが、計算量が減少するので装置のコストを重視する場合に有効である。
【０７４７】
（第１２の実施の形態）
上述した第１０の実施の形態における制御回路４２で行っていた計算ステップの一部をハードウェア化する場合もほぼ同様の構成で実現可能である。
【０７４８】
第１２の実施の形態における画像表示装置の構成を図７２に示す。
【０７４９】
４５および４６は比較器であり、２つの入力信号を比較して大きい方を出力する。４７は映像信号の１走査線分のデータを格納できるだけのシフトレジスタで構成されたラインメモリである。４８は映像信号書換手段としての乗算器である。ここで、比較器４５，４６及びラインメモリ４７は、メモリ参照手段を構成している。また、少なくとも比較器４５，４６，ラインメモリ４７及び乗算器４８は、複数チップの集積回路、又は、１チップ化された集積回路で構成するとよい。
【０７５０】
比較器４５には書き込み信号ＳＳ３と自分自身の出力が入力され、不図示のクリア信号を１走査線毎に入力することによって、１走査線毎の信号ＳＳ３の最大値となる水平最大値ＳＳ１３を得ることができる。
【０７５１】
比較器４６には信号ＳＳ３とラインメモリ４７の出力が入力され、出力はラインメモリ４７に再び入力される。ラインメモリ４７は変換タイミング信号ＳＳ５に同期して内容を１つシフトする。また、１フレーム毎に不図示のクリア信号によって内容がクリアされる。これによりＲＧＢ毎に垂直最大値ＳＳ１４ｒ，ＳＳ１４ｇ，ＳＳ１４ｂを得ることができる。
【０７５２】
乗算器（映像信号書換手段）４８は読み出し信号ＳＳ４と乗算定数ＳＳ１１との乗算結果を表示用の画像信号として出力する。
【０７５３】
制御回路４２での計算ステップは、図７０のフローを以下のように置き換えたものとなる。
【０７５４】
まず、ステップＰ１を省く。
【０７５５】
ステップＰ２では、
「 ＬＨｍ（ｙ）＝ＭＡＸ｛ＳＳ１３，Ｌｍｉｎ｝
として、各行ごとの画像データレベルの最大値ＬＨｍ（１）〜ＬＨｍ（ｍ）を求める。」、
ステップＰ５では、
「 ＬＶｍ（ｘ）＝ＭＡＸ｛（ＳＳ１４ｒ，ＳＳ１４ｇ，ＳＳ１４ｂ），Ｌｍｉｎ｝
として、各列ごとの画像データレベルの最大値ＬＶｍ（１）〜ＬＶｍ（ｎ）を求める。」、
ステップＰ９では、
「 Ａｍの値を乗算定数ＳＳ１１として出力する、」
と流れを修正する。
【０７５６】
その他の装置の構成および演算ステップについては第１０の実施の形態と同様である。
【０７５７】
本実施形態の演算の流れを図７３に示す。
【０７５８】
本実施の形態を適用することにより制御回路４２での計算量を大幅に削減することができる。本実施形態は画素数の多い表示装置で、制御回路４２として演算速度が遅い汎用マイクロコンピュータを用いざるを得ない場合などに有効である。
【０７５９】
（第１３の実施の形態）
上述した第１２の実施の形態において、乗算器４８を用いずに変調回路８に供給するＰＷＭクロックＳＳ１０を変化させることによっても同様の効果を得ることが可能である。
【０７６０】
ＰＷＭクロックＳＳ１０を変化させるためには、発振手段として、例えばＰＬＬを用いた発振回路を用いればよい。
【０７６１】
本実施形態の表示装置の構成を図７４に示す。
【０７６２】
本実施形態の演算のフローチャートを図７５に示す。
【０７６３】
この演算の流れは、図７３の処理フローにおけるステップＰ９を、
「制御回路４２内の不図示のＰＷＭクロックＳＳ１０の発振回路を制御し、ＰＷＭクロックＳＳ１０の発振周波数を１／Ａｍ倍にする」、
と修正したものである。
【０７６４】
こうすることによりパルス幅変調回路の動作速度が変わり、選択された画素の点灯時間が変化して、結果的に全体的に画面の明るさが変化することになる。
【０７６５】
この構成では映像信号書換手段を用いず、読み出し信号ＳＳ４をそのまま表示信号ＳＳ１２として用いる。その他の装置の構成および演算ステップについては第１２の実施の形態と同様である。
【０７６６】
本発明の第１０〜第１３実施の形態によれば、走査時間を有効に利用することによって、輝度の明るい良好な表示画像が得られる。
【０７６７】
また、画像が全体的に明るいときは通常の明るさ、部分的に明るいときまたは全体的に暗いときはより明るくなるように輝度を調整できる。結果的に、ＡＢＬ（自動輝度制限回路）に類似の効果をもたらすので、本実施形態による駆動制御方法をＡＢＬの制御方法として適用することも可能である。
【０７６８】
又、第２の実施形態において、ＤＧＡＩＮを乗ずる代わりに、１／ＤＧＡＩＮの発振周波数をもつクロック信号ＰＷＭＣＬＫを用いることも好ましい。この方法によれば、階調数が減る心配がない。
【０７６９】
【発明の効果】
以上詳述したように本発明によれば、表示する画像のピーク輝度を大きくして、良好な画像を得ることができる。また、無駄な期間の発生を抑制して、良好な画像を得ることができる。
【図面の簡単な説明】
【図１】駆動信号のタイミングチャートを示す図である。
【図２】本発明の表示装置のブロック図である。
【図３】表示装置を示すブロック図である。
【図４】本発明に用いられる表示装置の概観を示す図である。
【図５】表示パネルの配線の抵抗を説明するための模式図である。
【図６】電子放出素子の特性を示す図である。
【図７】本発明の一実施形態による表示器の駆動タイミングチャートを示す図である。
【図８】電圧降下の表示状態への影響を説明する図である。
【図９】電圧降下の縮退モデルを説明する図である。
【図１０】離散的に算出した電圧降下量を示す図である。
【図１１】離散的に算出した放出電流の変化量を示す図である。
【図１２】補正データの算出方法を説明するための図である。
【図１３】補正データの補間方法を説明するための図である。
【図１４】補正データの他の算出方法を説明するための図である。
【図１５】画像データの大きさが１２８の場合の補正データの算出例を示す図である。
【図１６】画像データの大きさが１９２の場合の補正データの算出例を示す図である。
【図１７】本発明に用いられる表示装置の映像信号処理回路の概略を示すブロック図である。
【図１８】本発明の一実施の形態に係る表示装置の駆動制御回路の概略を示すブロック図である。
【図１９】本発明の一実施の形態に係る表示装置の概略を示すブロック図である。
【図２０】逆γ処理部の構成を示すブロック図である。
【図２１】逆γ処理部の入出力特性を示す図である。
【図２２】データ配列変換部の構成を示すブロック図である。
【図２３】補正データ算出手段の構成を示すブロック図である。
【図２４】離散補正データ算出部の構成を示すブロック図である。
【図２５】補正データ補間部の構成を示すブロック図である。
【図２６】補正データ補間部の直線近似手段の構成を示すブロック図である。
【図２７】本発明の一実施形態による水平走査期間の制御方法を説明するための模式図である。
【図２８】本発明の一実施形態に係る水平走査期間を算出するための演算処理のフローチャートである。
【図２９】図２８の演算処理により求めた各走査配線の走査時間の一例を示す表図である。
【図３０】図２８の演算処理により求めた各走査配線の走査時間の一例を示すグラフ図である。
【図３１】表示タイミング発生部の構成を示すブロック図である。
【図３２】本発明に用いられる変調回路の構成を示すブロック図である。
【図３３】画像データと同変調手段の出力パルス幅の関係を示す図である。
【図３４】本発明に用いられる変調信号の出力波形の一例を示す模式図である。
【図３５】本発明に用いられる表示装置の走査駆動回路の構成を示すブロック図である。
【図３６】本発明の第２の実施形態に係る表示装置の概略を示すブロック図である。
【図３７】本発明の第２の実施の形態に係る表示装置の駆動制御回路の概略を示すブロック図である。
【図３８】本発明の第２の実施形態に係る水平走査期間を算出するための演算処理のフローチャートである。
【図３９】本発明の第２の実施形態に係る演算処理の一部のフローチャートである。
【図４０】本発明の第２の実施形態に係る演算処理の一部のフローチャートである。
【図４１】本発明の第２の実施形態による各走査配線の水平走査時間の一例を示す表図である。
【図４２】本発明の第２の実施形態による走査時間演算処理により求めた各走査配線の走査時間の一例を示すグラフ図である。
【図４３】本発明に用いられる変調回路の構成を示すブロック図である。
【図４４】画像データと同変調手段の出力パルス幅の関係を示す説明図である。
【図４５】本発明に用いられる変調信号の出力波形の一例を示す模式図である。
【図４６】本発明の第３の実施形態に係る表示装置の駆動制御回路の概略を示すブロック図である。
【図４７】本発明の第３の実施形態に係る走査期間を算出するための演算処理のフローチャートである。
【図４８】本発明の第３の実施形態に係る演算処理の一部のフローチャートである。
【図４９】本発明の第４の実施形態に係る演算処理の一部のフローチャートである。
【図５０】本発明の第５の実施形態に係る表示装置の信号処理回路の概略を示すブロック図である。
【図５１】本発明の第５の実施形態に係る表示装置の駆動制御回路の概略を示すブロック図である。
【図５２】フレームメモリの構成を示すブロック図である。
【図５３】Ｗアドレス発生部の構成を示すブロック図である。
【図５４】Ｒアドレス発生部の構成を示すブロック図である。
【図５５】本発明に用いられる水平走査期間の制御について説明するための模式図である。
【図５６】表示タイミング発生部の構成を示すブロッグ図である。
【図５７】本発明に用いられる表示タイミング信号の一例を示す説明図である。
【図５８】表示タイミング信号の一例を説明するための表図である。
【図５９】ゲインテーブルの構成を示すブロック図である。
【図６０】本発明に用いられるゲインテーブルの一例を示す説明図である。
【図６１】ゲインテーブルの一例を説明するための表図である。
【図６２】本発明の第５の実施形態による表示装置の各部の動作タイミングを示すタイミングチャートである。
【図６３】表示装置の各部の動作タイミングを示すタイミングチャートである。
【図６４】本発明の第６の実施形態に係る表示装置の信号処理回路の概略を示すブロック図である。
【図６５】本発明の第７の実施形態に係る表示装置の信号処理回路の概略を示すブロック図である。
【図６６】本発明の第８の実施形態に係る表示装置の信号処理回路の概略を示すブロック図である。
【図６７】本発明の第９の実施形態に用いられるリミッタの特性を示す説明図である。
【図６８】本発明の第１０の実施形態による表示装置の概略を示すブロック図である。
【図６９】本発明の第１０の実施形態による表示装置の各部のタイミングチャートを示す図である。
【図７０】演算処理のフローチャートである。
【図７１】本発明の第１１の実施形態による演算処理のフローチャートである。
【図７２】本発明の第１２の実施形態による表示装置の概略を示すブロック図である。
【図７３】演算処理のフローチャートである。
【図７４】本発明の第１３の実施形態による表示装置の概略を示すブロック図である。
【図７５】演算処理のフローチャートである。
【図７６】従来の表示装置の駆動信号波形を示す図である。
【図７７】マトリクス型の表示器を示す模式図である。
【符号の説明】
１ 表示パネル（表示器）
１００１ 基板
１００２ 冷陰極素子
１００３ 行配線（走査配線）
１００４ 列配線（変調配線）
１００５ リアプレート
１００６ 側壁
１００７ フェースプレート
１００８ 蛍光膜
１００９ メタルバック
２，２Ａ，２Ｂ 走査駆動回路
２２１ シフトレジスタ
２２２ 選択電圧Ｖｓの基準電圧源
２２３ 非選択電圧Ｖｎｓの基準電圧源
２２４ スイッチアレイ
３ 変調駆動回路
４ 駆動制御回路
５ シフトレジスタ
６ ラッチ回路
７ ＲＧＢ変換手段
８ 変調回路
８０ カウンタ
８１ コンパレータ
８２ スイッチ
９ データ配列変換部
１０ ゲインテーブル
１１ タイミング発生回路
１２ 加算器
１３ 同期信号分離回路
１４ 補正データ算出手段
１４１ 離散補正データ算出部
１４２ 補正データ補間部
１７ 逆ガンマ処理部
１７Ｒ Ｒ用テーブル
１７Ｇ Ｇ用テーブル
１７Ｂ Ｂ用テーブル
１９ 遅延回路
２１ Ｗアドレス発生部
２１０ Ｖカウンタ
２１１ Ｈ上位カウンタ
２１２ 比較器
２１３ Ｈカウンタ
２２ ライン最大値検出器
２６ メモリＡ
２６０ アドレス制御部
２６１〜２６８ 第１メモリ〜第８メモリ
２７ メモリＢ
２８ Ｒアドレス発生部
２８０ Ｖカウンタ
２８１ 比較器
２８２ Ｈカウンタ
３１ ゲインレジスタ
３３ 表示タイミング発生部
３３０ Ｈカウンタ
３３１ メモリ
３３２ 比較器
３３３ Ｖカウンタ
３３４ １／２分周器
３４ マイコン
４０ 電圧降下補正部
４１ ＡＤコンバータ
４２ 制御回路
４３ フレームメモリ
４４ メモリバス
４５，４６ 比較器
４７ ラインメモリ
４８ 乗算器（映像信号書換手段）
５１ リミッタ
５２ リミットデータメモリ
５３ リミッタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device that displays an image on a display device using an electron-emitting device, an electroluminescence (EL) device, an LED device, a plasma light-emitting device, a liquid crystal device, and the like, and a driving method thereof.
[0002]
In particular, the present invention relates to a multiplexing driving method for a matrix display in which a plurality of self-luminous display elements are arranged in a matrix.
[0003]
[Prior art]
The plurality of display elements described above perform display by controlling signals supplied to a matrix wiring composed of a plurality of row wirings (scanning wirings) and a plurality of column wirings (modulation wirings).
[0004]
Hereinafter, a self-luminous display that forms an image by causing a phosphor to emit light will be described as an example.
[0005]
In this type of display, the phosphor is excited using the energy of particles emitted from an electron-emitting device or the like, but the brightness varies depending on the excitation intensity and / or the excitation time for exciting the phosphor.
[0006]
Such display devices include, for example, JP-A-7-235256 (US Pat. No. 6,313,571), JP-A-8-45415, JP-A 2000-29425 (European Patent Publication 936, 596), JP-A-8-248920, and the like.
[0007]
FIG. 76 shows an example of a drive signal for driving a conventional display device, and FIG. 77 shows a display state of a 3 × 3 matrix display device driven by the drive signal.
[0008]
Here, one vertical scanning period for displaying an image of one frame includes three horizontal scanning periods, and Sy1, Sy2, and Sy3 indicate scanning signals supplied to the scanning wirings, respectively. Here, in each scanning wiring, the selection period in which a negative voltage is applied is a horizontal scanning period, and in each scanning wiring, each selection period has a constant value.
[0009]
Sx1, Sx2, and Sx3 indicate modulation signals (data signals) supplied to the modulation wirings, respectively. Here, an example of a modulation signal by a pulse width modulation method that modulates the pulse width according to the luminance level (gradation level) of the pixel is shown, and the modulation signal Sx1 has luminance levels to be displayed of 1, 1, 3 This signal is supplied to the modulation wiring in time series. Similarly, the modulation signal Sx2 is a signal having luminance levels 1, 2, and 2 to be displayed, and the modulation signal Sx3 is a signal having luminance levels 1, 1, and 1 to be displayed.
[0010]
Thus, the luminance of the three pixels on the selected row is determined in each horizontal scanning period while sequentially selecting the scanning wiring. Here, the pixels on the third row and the first column that are lit at the luminance level 3 are lit brightest.
[0011]
In general, display devices tend to favor bright screens. In particular, in the case where a dark portion includes a bright portion, it is desirable that the brightness (peak luminance) of the bright portion can be displayed relatively brightly in order to display the details of the dark portion of the image with sufficient image quality. .
[0012]
[Problems to be solved by the invention]
However, as described above, in the case of a display device that performs so-called line-sequential scanning in which scanning wirings are sequentially selected in a time division manner, the maximum lighting time of each pixel is generally limited to the selection period within the horizontal scanning period. Therefore, the display brightness of the display device is also limited correspondingly.
[0013]
In addition, the period during which the modulation signal is not applied even though the scanning selection signal is applied does not contribute to the lighting of the pixel except for the blanking period necessary for other processing, but the voltage is applied to the scanning wiring. It is a useless period.
[0014]
An object of the present invention is to provide a display driving method and a display device using the same, which can obtain a good image by increasing the peak luminance of an image to be displayed.
[0015]
An object of the present invention is to provide a display driving method and a display device using the same, which can obtain a good image by suppressing generation of a useless period.
[0016]
[Means for Solving the Problems]
The gist of the present invention is
In a display driving method for driving a display having a plurality of scanning lines and a plurality of modulation lines,
Supplying a scanning selection signal to a scanning wiring selected from the plurality of scanning wirings for each horizontal scanning period;
Supplying a modulation signal modulated based on image data to the plurality of modulation wirings for each horizontal scanning period;
Including
The selection period of the scanning selection signal in at least two horizontal scanning periods is different from each other in the vertical scanning period.
[0017]
In particular, in a display driving method for driving a display having a plurality of scanning lines and a plurality of modulation lines, a scanning selection signal is applied to the scanning lines selected from the plurality of scanning lines for each horizontal scanning period. Supplying a modulation signal modulated based on image data to the plurality of modulation wirings for each horizontal scanning period, and including at least two horizontal scanning periods and the horizontal scanning periods based on the image data In order to make the selection period of the scanning selection signal in the vertical scanning period different from each other, or to make the luminance of the pixels on at least two rows different from each other, at least two horizontal scanning periods corresponding thereto and / or horizontal It is better to make the selection period of the scanning selection signal in the scanning period different from each other in the vertical scanning period.
[0018]
In the present invention, it is also preferable to adopt the following configuration as necessary.
[0019]
The scan selection signal supplied to the scan line during the horizontal scan period so that the duration corresponding to the longest maximum duration among the modulation signals supplied to the modulation lines during the horizontal scan period is the longest duration. Determine the selection period.
[0020]
A selection period of the scanning selection signal supplied to the scanning wiring is set, and a duration of the modulation signal supplied to the modulation wiring is determined in a horizontal scanning period in accordance with the set selection period.
[0021]
A horizontal scanning period is set, and in accordance with the set horizontal scanning period, a selection period of the scanning selection signal supplied to the scanning wiring in the horizontal scanning period and a modulation wiring are supplied in the horizontal scanning period Define the duration of the modulated signal.
[0022]
The selection period of the scanning selection signal supplied to the scanning wiring is determined according to the display luminance or the maximum value of the corrected image data in each pixel on the selected scanning wiring.
[0023]
At least one of the upper limit value and the lower limit value of the horizontal scanning period is determined, and the horizontal scanning period is changed within a variable range determined thereby.
[0024]
The frame scanning period of the display image determined by the sum of the horizontal scanning periods is maintained at a constant value over at least a plurality of frame scanning periods.
[0025]
A lower limit value is set for the horizontal scanning period, and a blanking period is added to the modulation signal when the maximum duration of the modulation signal supplied to the modulation wiring during the horizontal scanning period is less than the lower limit value.
[0026]
A lower limit value is set for the horizontal scanning period, and a blanking period is added to the scanning selection signal when the selection period of the scanning selection signal in the horizontal scanning period is less than the lower limit value.
[0027]
An upper limit value is set in the horizontal scanning period, and a duration time of the modulation signal is determined so that a maximum duration period of the modulation signal supplied to the modulation wiring does not exceed the upper limit value in the horizontal scanning period.
[0028]
The upper limit value is a value obtained by subtracting a predetermined blanking period from the horizontal scanning period.
[0029]
The length of the horizontal scanning period is controlled based on the number of clocks.
[0030]
The image data includes luminance data of the input video signal, and at least the duration of the modulation signal is modulated according to the luminance data.
[0031]
The image data includes luminance data and correction data of the input video signal, and at least the duration of the modulation signal is determined according to the luminance data and correction data.
[0032]
The correction data is correction data for compensating for a difference between desired luminance and display luminance.
[0033]
The correction data is correction data for compensating for a change in voltage applied to the display element due to a voltage drop generated in the scanning wiring.
[0034]
Gain adjustment and / or upper limit adjustment for each horizontal scanning period determined according to the luminance data and correction data of the input video signal are performed.
[0035]
The gain adjustment of each horizontal scanning period determined according to the luminance data and correction data of the input video signal is performed so that the vertical scanning period of the display image determined by the sum of the horizontal scanning periods does not exceed a predetermined value. .
[0036]
The horizontal scanning period of the pixels on the scanning wiring at the center of the screen of the display is at least longer than the horizontal scanning period of the pixels on another scanning wiring above or below the screen.
[0037]
The image data is supplied to a modulation driving circuit after gain adjustment with a magnification set corresponding to each horizontal scanning period.
[0038]
The horizontal scanning period is determined by changing the frequency of the clock signal.
[0039]
Another gist of the present invention is:
In the display device,
A display having a plurality of scanning lines and a plurality of modulation lines;
A scanning drive circuit for supplying a scanning selection signal to a scanning wiring selected from the plurality of scanning wirings for each horizontal scanning period;
A modulation driving circuit for supplying a modulation signal modulated based on image data to the plurality of modulation wirings for each horizontal scanning period;
Have
A drive control circuit for controlling the scan drive circuit is provided so that selection periods of the scan selection signal in at least two horizontal scanning periods are different from each other in a vertical scanning period.
[0040]
In particular, at least two horizontal scanning periods based on image data and the selection period of the scanning selection signal in the horizontal scanning periods are different from each other within the vertical scanning period, or the luminance of pixels on at least two rows is different. Therefore, at least two horizontal scanning periods corresponding thereto and / or driving for controlling the scanning drive circuit so that selection periods of the scanning selection signals in the horizontal scanning periods are different from each other within the vertical scanning period. It is preferable to provide a control circuit.
[0041]
In the present invention, it is also preferable to adopt the following configuration as necessary.
[0042]
The drive control circuit detects the maximum value of the luminance data in each horizontal scanning period from the input video signal, and sets the selection period of the scanning selection signal based on the maximum value.
[0043]
The drive control circuit detects a maximum value of corrected image data obtained by correcting luminance data in each horizontal scanning period from the input video signal, and determines a selection period of the scanning selection signal based on the maximum value. Set.
[0044]
The drive control circuit determines a selection period of the scanning selection signal and a duration of the modulation signal in accordance with a horizontal scanning period set within a variable range in which the horizontal scanning period can be changed.
[0045]
The drive control circuit detects a maximum value of corrected image data obtained by correcting luminance data in each horizontal scanning period from the input video signal, and determines a selection period of the scanning selection signal based on the maximum value. As well as setting
At least one horizontal scanning period is adjusted so that the vertical scanning period of the display image determined by the sum of the horizontal scanning periods becomes a predetermined value.
[0046]
A gain adjuster and / or a limiter for adjusting the at least one horizontal scanning period;
[0047]
The drive control circuit includes a frame memory for storing one frame of corrected image data obtained by correcting luminance data in each horizontal scanning period from an input video signal in order to adjust the horizontal scanning period.
[0048]
The frame memory has two frame memories and is controlled to read data from the other while writing data to one.
[0049]
From the frame memory, the corrected image data of one horizontal scanning period is read out in parallel in a plurality of layers
The data is input to a plurality of shift registers provided corresponding to the respective layers.
[0050]
The drive control circuit determines a selection period of the scanning selection signal and a duration time of the modulation signal in accordance with each set horizontal scanning period.
[0051]
The vertical scanning period of the display image determined by the sum of the horizontal scanning periods is maintained at a constant value at least over a plurality of vertical scanning periods.
[0052]
The horizontal scanning period of the pixels on the scanning wiring at the center of the screen of the display is at least longer than the horizontal scanning period of the pixels on another scanning wiring above or below the screen.
[0053]
The drive control circuit adjusts the image data in accordance with a set horizontal scanning period.
[0054]
After the adjustment of the image data, the modulation drive circuit generates the modulation signal from the image data.
[0055]
The display is a self-luminous display.
[0056]
The display has a plurality of display elements including electron-emitting elements.
[0057]
The horizontal scanning period is determined by changing the frequency of the clock signal.
[0058]
Still another aspect of the present invention is:
In the drive control method used for the display device described above,
A timing signal for determining the horizontal scanning period is generated.
[0059]
In the present invention, it is also preferable to adopt the following configuration as necessary.
[0060]
The timing signal is generated based on the maximum image data within a predetermined scanning period.
[0061]
The image data includes luminance data and correction data.
[0062]
The horizontal scanning period is determined based on the maximum image data and average image data of pixels for each row.
[0063]
The image data is adjusted based on at least the maximum image data for each row or column, and the image data stored in the memory is replaced with the adjusted image data.
[0064]
A horizontal luminance level coefficient (Ah) is obtained from the maximum image data and average image data of pixels for each row,
The minimum value (Am) of the luminance level coefficient is obtained from the horizontal luminance level coefficient (Ah) and the upper limit value (Al) of the coefficient,
The image data of each pixel is adjusted based on the minimum value (Am) of the luminance level coefficient.
[0065]
A horizontal luminance level coefficient (Ah) is obtained from the maximum image data and average image data of pixels for each row,
A vertical luminance level coefficient (Av) is obtained from the maximum image data and average image data of pixels for each column,
From the horizontal luminance level coefficient (Ah), the vertical luminance level coefficient (Av), and the upper limit value (Al) of the coefficient, a minimum value (Am) of the luminance level coefficient is obtained.
The image data of each pixel is adjusted based on the minimum value (Am) of the luminance level coefficient.
[0066]
The image data may be adjusted according to an adjustment clock determined based on the minimum value (Am).
[0067]
The horizontal scanning period is determined by changing the frequency of the clock signal.
[0068]
The drive control method is executed by a program.
[0069]
The drive control method is executed by an integrated circuit.
[0070]
Design assets for designing an integrated circuit that executes the drive control method.
[0071]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1A to FIG. 1F show the forms of drive signals used in the display device, and show the drive signals for exhibiting the display state in the same manner as FIG.
[0072]
FIG. 2 shows a display device of the present invention, in which 1 is a display, 2 is a scanning drive circuit for supplying scanning signals Sy1, Sy2, and Sy3 to the display 1, and 3 is modulation signals Sx1, Sx2, and Sx3. Are supplied to the display 1. These circuits are controlled by a drive control circuit 4 having a 1H control circuit for controlling a selection period of the horizontal scanning period 1H.
[0073]
In short, the display device shown in FIG. 2 supplies a scanning selection signal to the display 1 having a plurality of scanning lines and a plurality of modulation lines, and to a scanning line selected from the plurality of scanning lines every horizontal scanning period 1H. And a modulation driving circuit 3 for supplying a modulation signal modulated on the basis of image data to the plurality of modulation wirings for each horizontal scanning period, and for the at least two horizontal scanning periods. The drive control circuit 4 is provided for controlling the scan drive circuit so that the selection period of the scan selection signal is different in the vertical scanning period 1V.
[0074]
In the form of FIG. 1A, the scanning signals Sy1, Sy2, and Sy3 have a length of a selection period (a period in which the level is low) in which the corresponding scanning wiring is selected in the horizontal scanning period 1H. The low level scanning selection signal is applied only during the period in which the high level modulation signal is applied to any one of the modulation wirings. Here, an example of a modulation signal by a pulse width modulation method that modulates the pulse width according to the luminance level of the pixel is shown. The modulation signal Sx1 is a signal having luminance levels of 1, 1, and 3, and the modulation signal Sx2 is The luminance level is 1, 2, and 2 and the modulation signal Sx3 is a luminance level 1, 1, and 1 signal. During the horizontal scanning period 1H, a period during which no scanning selection signal is applied is a blanking period.
[0075]
In each horizontal scanning period 1H, the selection periods of the scanning selection signals are different from each other in accordance with the modulation signal having the maximum pulse width (duration) among the modulation signals supplied to the three modulation wirings. I understand that. Here, it is preferable to make the horizontal scanning period 1H different in accordance with the luminance level of the pixel determined depending on the input video signal.
[0076]
In the form of FIG. 1B, the low level selection period of the scanning signals Sy1, Sy2, Sy3 to which the scanning selection signal is supplied is the horizontal scanning period 1H. The lengths of the three horizontal scanning periods 1H are different from each other, and are sequentially 1/3, 2/3, and 3/3 as compared with the horizontal scanning period of FIG. The scanning selection signal is applied only during the period in which the modulation signals Sx1, Sx2, and Sx3 are applied to any of the modulation wirings.
[0077]
As described above, in the configuration of FIG. 1B, the period in which the scanning selection signal is not applied is shortened, and one vertical scanning period, that is, one frame period is shortened, thereby increasing the frame frequency and further improving the luminance. I am letting. Further, it is also preferable to adjust each horizontal scanning period to be equal to the original one frame period by extending it at an arbitrary magnification.
[0078]
1C employs the same signals as FIG. 1A as the scanning signals Sy1, Sy2, and Sy3, and the modulation signals Sx1, Sx2, and Sx3 have voltage amplitudes according to the luminance level of the pixel. 2 shows an example of a modulated signal by an amplitude modulation method for modulating the signal. The modulation signal Sx1 is a signal with a luminance level of 1, 1, and 3. The modulation signal Sx2 is a signal with a luminance level of 1, 2, and 2. The modulation signal Sx3 is a signal with a luminance level of 1, 1, and 1. However, since the lengths of the selection periods are different, the difference in luminance is larger. The high level voltage amplitude of the modulation signals Sx1, Sx2, Sx3 synchronized with each selection period is selected from three voltage values according to the luminance level.
[0079]
1D employs the same signals as those in FIG. 1C as the scanning signals Sy1, Sy2, and Sy3, and the modulation signals Sx1, Sx2, and Sx3 have a pulse width corresponding to the luminance level of the pixel. 2 shows an example of a modulation signal by a pulse width modulation method for modulating the signal. The modulation signal Sx1 is a signal with a luminance level of 1, 1, and 3. The modulation signal Sx2 is a signal with a luminance level of 1, 2, and 2. The modulation signal Sx3 is a signal with a luminance level of 1, 1, and 1. However, since the lengths of the selection periods are different, the difference in luminance is larger.
[0080]
In the forms of FIG. 1C and FIG. 1D, even if the same luminance data is displayed, the display luminance of the pixels on a predetermined row according to the user's request and preset specifications. Is more preferably used when increasing the display brightness of the pixels on other rows.
[0081]
The form of FIG. 1 (e) shows an example of a modulation signal by a modulation method that modulates both the pulse width and the voltage amplitude according to the luminance level of the pixel as the modulation signals Sx1, Sx2, and Sx3. The modulation signal Sx1 is a signal with a luminance level of 1, 1, and 3. The modulation signal Sx2 is a signal with a luminance level of 1, 2, and 2. The modulation signal Sx3 is a signal with a luminance level of 1, 1, and 1. , And a signal for presenting the same display state as in FIG. As the luminance level increases, the voltage amplitude is increased in slot units. After it reaches a predetermined amplitude value, the pulse width is increased in slot units, and the pulse width is set to a predetermined number of slots. On the other hand, the scanning signals Sy1, Sy2, and Sy3 define the selection period in accordance with the pulse width of the modulation signal in the horizontal scanning period 1H.
[0082]
Further, the horizontal scanning period is changed by shortening the blanking period in which the scanning selection voltage is not applied as in FIG. 1B by changing the forms of FIGS. 1C to 1E as necessary. It is also preferable to shorten the one frame period, and it is also preferable that each horizontal scanning period has a constant blanking period. Alternatively, after eliminating or shortening the blanking period, a gain is applied to each horizontal scanning period so as to be the same as the original one frame period, or the frequency of the reference clock signal is changed to extend each horizontal scanning period. It is preferable. A waveform obtained by deforming FIG. 1B by this method is shown in FIG. One frame period in the form of FIG. 1 (f) is the same as FIG. 1 (a) and is longer than FIG. 1 (b).
[0083]
As described above, in the present invention, in the display device driving method for driving the display device 1 having a plurality of scanning wirings and a plurality of modulation wirings, the plurality of scanning wirings are separated every horizontal scanning period 1H. Supplying a scanning selection signal to the selected scanning wiring, and supplying a modulation signal modulated based on image data to the plurality of modulation wirings for each horizontal scanning period 1H. The selection period of the scanning selection signal in the scanning period is different from each other in the vertical scanning period 1V.
[0084]
In each of the forms shown in FIGS. 1A to 1F, the horizontal scanning period is determined according to the luminance level to be lit in each pixel, and the selection period of the scanning selection signal and the maximum modulation signal are accordingly determined. It defines the pulse width as the duration. In particular, the configurations of FIGS. 1A to 1F are supplied to the scanning wiring during the horizontal scanning period so as to match the maximum duration (pulse width) of the modulation signal supplied to the modulation wiring during the horizontal scanning period. This is preferably used when the selection period of the scanning selection signal to be set is determined.
[0085]
1C to 1E, the selection period of the scanning selection signal supplied to the scanning wiring is set in advance, and the modulation wiring is used in the horizontal scanning period so as to match the set selection period. This can be preferably used when the maximum duration of the supplied modulation signal is determined.
[0086]
As a display element used in the display of the present invention, a display element in which a surface conduction electron-emitting element or a field-emission electron-emitting element is combined with a phosphor is preferably used. An element, an inorganic EL display element, an organic EL display element, an LED display element, a liquid crystal display element, a plasma addressed liquid crystal display element, a micromirror element, or the like can be used.
[0087]
As an electron-emitting device used in the present invention, a surface conduction electron-emitting device disclosed in US Pat. No. 5,066,883, Japanese Patent Application Laid-Open No. 2-257551, Japanese Patent Application Laid-Open No. 4-28137, etc. Alternatively, BSD type, Spindt type, MIS type, MIM type, diamond particle type, carbon nanotube, graphite nanofiber, and other carbon fiber types can be used.
[0088]
The scanning signal used in the present invention may be any signal that can apply a scanning selection voltage and a scanning non-selection voltage corresponding to the display element to be driven in cooperation with the modulation signal. The waveform is not limited to the waveform illustrated in FIG. 1F or the waveform of an embodiment described later.
[0089]
The modulation signal used in the present invention includes a pulse width modulation signal that increases the duration (pulse width) in which the voltage level for display is applied as the luminance of the pixel to be displayed increases, or the pixel to be displayed. An amplitude modulation signal that increases the voltage amplitude (crest value) as the luminance increases can be used. Alternatively, it is also preferable to use a modulation signal that is a combination of a pulse width modulation signal and an amplitude modulation signal. A modulation method combining a pulse width modulation signal and an amplitude modulation signal is disclosed in, for example, Japanese Patent Laid-Open No. 10-39825.
[0090]
Furthermore, it is possible to use a current modulation signal that increases the current flowing through the display element as the luminance of the pixel to be displayed increases.
[0091]
In the present invention, the length of the selection period in which the scanning selection signal is supplied in the horizontal scanning period can be determined according to the input video signal. Alternatively, it can be determined according to display characteristics separately from the input video signal. That is, in the former case, when the image changes, the selection period in the scanning wiring corresponding to the change, and further, the horizontal scanning period is changed as necessary. In the latter case, since the selection period and further the horizontal scanning period are determined in advance for each scanning wiring, the modulation signal is appropriately modulated within the determined selection period.
[0092]
Furthermore, when the length of the horizontal scanning period in each scanning wiring is determined according to the input video signal, it may be determined by optimization for each scanning wiring, or it is optimal considering the brightness of all pixels. You may do. In these cases, the selection period or the horizontal scanning period is determined according to the modulation signal where the pulse width of the modulation signal to be supplied to the pixel on the selected scanning wiring is maximized. It is not necessary to have a one-to-one correspondence with (gradation level), and a single horizontal scanning period may be assigned to a plurality of continuous luminance levels.
[0093]
It is also preferable to determine at least one of an upper limit value and a lower limit value in the selection period or the horizontal scanning period, and to change the selection period or the horizontal scanning period within a range that does not exceed the value. is there.
[0094]
When one vertical scanning period is made constant, it is also preferable to perform gain adjustment for expanding / contracting the selection period in each scanning wiring by a predetermined magnification. It is also preferable to adjust the horizontal scanning period by adjusting the length of the blanking period in which the pixels are turned off to adjust one vertical scanning period.
[0095]
In actual signal processing, luminance data to be lit in each pixel of the display is extracted directly from the input video signal or by converting the input video signal, and a modulation signal is generated based on the luminance data.
[0096]
The modulated signal used in the present invention is not limited to a signal modulated based only on image data, that is, luminance data, but is modulated based on image data (corrected image data) in consideration of correction data. It may be a thing.
[0097]
When the display luminance of the pixel deviates from a desired luminance to be originally displayed and a difference occurs, it is also preferable to correct the modulation signal so as to compensate for the difference. For example, when the effective drive voltage applied to the elements constituting the pixel decreases due to the voltage drop due to the resistance of the scanning wiring and / or the modulation wiring and the current flowing therethrough, the decrease is compensated. It is preferable to correct the modulation signal in advance. This reduction amount also depends on the display state of the pixels on the same scanning wiring. When compensation is performed by increasing the pulse width of the modulation signal, it is preferable to determine the selection period of the horizontal scanning period according to the corrected modulation signal. Specifically, image data may be corrected before modulation, and modulation may be performed based on the corrected image data.
[0098]
Hereinafter, more specific embodiments will be described.
[0099]
(First embodiment)
A total of N × M cold cathode elements (display elements) of N in the row direction and M in the column direction are two-dimensionally arranged in a matrix, and these are arranged in M row wirings ( There is known a configuration including a multi-electron source formed by simple matrix wiring by (scanning wiring) and N column wirings (modulation wirings) provided in the column direction.
[0100]
As a method of multiplexing and driving a large number of cold cathode elements arranged in a matrix, an element group for one row of the matrix (an element group for one row is connected to one row wiring) is driven simultaneously.
[0101]
That is, a predetermined selection voltage is applied to one row wiring, and a predetermined modulation voltage is applied only to the column wiring connected to the driving target among the N cold cathode elements connected to the row wiring. And a plurality of elements for one row are driven simultaneously by the potential difference between the row wiring potential and the column wiring potential. Then, the selected row wiring is switched one after another to scan all the rows, and a two-dimensional image is formed using the visual afterimage phenomenon.
[0102]
This method has an advantage that the brightness of the image display device can be increased because the driving time allocated to each element is secured N times longer than the method of selecting each element. .
[0103]
By the way, in the said structure, N cold-cathode elements for 1 row are connected to one row wiring, and the connection position differs for each element. Therefore, when simultaneously driving a group of elements for one row, the luminance of each element varies due to the influence of a voltage drop due to wiring resistance. Specifically, in the configuration in which the selection voltage is applied from both ends of the row wiring, the voltage drop increases toward the center of the row wiring and decreases toward both ends. Even when a potential modulation voltage is applied, the luminance near the center becomes darker than the luminance near both ends.
[0104]
For this reason, for example, in JP-A-8-248920, correction data is calculated by statistical calculation in order to compensate for a luminance drop due to a voltage drop due to the wiring resistance of the row wiring, and the input image data and the correction data are obtained. A composition to be synthesized is disclosed. In this publication, as shown in FIG. 3, the correction data output from the memory means 207 is multiplied by image data by a multiplier 208 provided for each column wiring, and the corrected image data is modulated by a modulation circuit. It is configured to transfer to 209.
[0105]
Here, 201 is a display, 202 is a scanning drive circuit, 203 is a control circuit, 204 is an adder, 205 is a shift register, and 206 is a latch circuit.
[0106]
In the correction performed to compensate for the luminance reduction due to the voltage drop of the row wiring, the input image data is multiplied by the correction data or the correction data is added as in the above publication. As disclosed in Japanese Patent No. 248920, an overflow problem peculiar to a digital circuit may occur at this time.
[0107]
That is, if corrected image data obtained by multiplying or adding correction data to image data is directly input to a conventional modulation signal generator, the data width that can be handled by the modulation signal generator has been exceeded. In this case, bit folding or the like occurs, and the display image is inverted.
[0108]
As a specific example, when a circuit is designed with a data width of, for example, 8 bits within one horizontal scanning period, the maximum value of data that can be handled is “255 (decimal number)”. If “250” is input as image data and the correction data to be added is “33”, the corrected image data is “283”, but the pulse width output by the modulation signal generator is “283”. ”, And bit folding occurs, resulting in“ 27 ”. As described above, when the corrected image data is input to the modulation signal generator, a portion that should originally have high luminance is displayed darkly, and the image may be disturbed.
[0109]
In this case, the data value is reduced in advance by providing a limiter for limiting the maximum value of the image data, applying a uniform gain to the image data, or performing correction using a lookup table (LUT). Thus, it is preferable to prevent overflow in advance or to apply a uniform gain to the corrected image data so as not to overflow.
[0110]
As a result of studies by the present inventors, it is possible to prevent the basic problem that bit wrapping or the like causes image distortion such as inversion of the display image. Display is now possible. However, when strictly observing the display image, the limiter method or the LUT correction method displays all the image data exceeding the maximum value with the same luminance. It may become. Also, with the method of applying gain, the luminance may be impaired depending on the image.
[0111]
That is, correcting the voltage drop generated in the scanning wiring is nothing but correcting the decrease in luminance due to the voltage drop by increasing the driving time. However, in contrast to the correction that has to extend the driving time, suppressing the driving time to the maximum time that is limited by the horizontal scanning time that is realistically determined is to reduce the luminance.
[0112]
This embodiment employs a driving method for controlling a horizontal scanning period as a display device suitable for solving the above-described problem. That is, the display device of this embodiment includes a display device in which a plurality of display elements are connected in a matrix by a plurality of scanning wirings and a plurality of modulation wirings, and input image data with respect to resistance of the scanning wirings. Corrected image data calculating means for calculating corrected image data in which the influence of the generated voltage drop is corrected, line maximum value detecting means for detecting the maximum value of the corrected image data for each scanning wiring, and the line maximum value detecting means Selection period control means for determining the selection period of each scanning wiring according to the maximum value of the corrected image data detected by the step, and scanning of each scanning wiring according to the selection period of each scanning wiring determined by the selection period control means And a modulation driving circuit that applies a modulation signal, which is pulse-width modulated in accordance with the corrected image data, to each modulation wiring.
[0113]
The display device driving method according to the present embodiment is a driving method for a display device including a display device in which a plurality of display elements are connected in a matrix by a plurality of scanning wirings and a plurality of modulation wirings. Calculating corrected image data obtained by correcting the influence of a voltage drop caused by the resistance component of the scanning wiring, and detecting a maximum value of the corrected image data for each scanning wiring; A step of determining a selection time of each scanning wiring according to the detected maximum value of the corrected image data, and scanning each scanning wiring according to the determined selection time of each scanning wiring, and a pulse according to the correction image data Applying a width-modulated modulation signal to each modulation wiring.
[0114]
In the correction circuit according to the present embodiment, the deterioration of the quality of the display image caused by the voltage drop is calculated according to the input image data, correction data for compensating for it is obtained, and the image data is corrected.
[0115]
Further, this correction circuit detects the maximum value for each horizontal scanning line of the corrected image data (corrected image data), and assigns a selection time for each scanning wiring according to the maximum value.
[0116]
Hereinafter, an overview of the display panel of the image display device according to the present embodiment, electrical connection of the display panel, characteristics of the surface conduction electron-emitting device, a driving method of the display panel, and an image is displayed by such a display panel After describing the mechanism for lowering the drive voltage due to the electrical resistance of the scanning wiring at that time, a correction method and apparatus for the influence of the voltage drop, which is a feature of this embodiment, will be described in detail.
[0117]
(Overview of image display device)
FIG. 4 is a perspective view of a display panel used in this embodiment, and a part of the panel is cut away to show the internal structure. In the figure, 1005 is a rear plate, 1006 is a side wall, and 1007 is a face plate, and 1005 to 1007 form an airtight container for maintaining the inside of the display panel in a vacuum.
[0118]
A substrate 1001 is fixed to the rear plate 1005, and N × M cold cathode devices 1002 are formed on the substrate. The row wiring (scanning wiring) 1003, the column wiring (modulation wiring) 1004, and the cold cathode elements are connected as shown in FIG.
[0119]
A fluorescent film 1008 is formed on the lower surface of the face plate 1007. Since the image display device according to this embodiment is a color display device, phosphors of three primary colors red, green, and blue used in the field of CRT are separately applied to the fluorescent film 1008. The phosphor is formed in a matrix corresponding to each pixel (picture element) on the rear plate so as to form a pixel at a position irradiated with emitted electrons (emitted current) from the cold cathode element. It is configured.
[0120]
A metal back 1009 is formed on the lower surface of the fluorescent film 1008.
[0121]
Hv is a high-voltage terminal and is electrically connected to the metal back. By applying a high voltage to the Hv terminal, a high voltage is applied between the rear plate and the face plate.
[0122]
In this embodiment, a configuration is employed in which a pixel has a surface conduction electron-emitting device as a cold cathode device.
[0123]
(Characteristics of surface conduction electron-emitting devices)
The surface conduction electron-emitting device has an emission current Ie vs. element applied voltage Vf characteristic and an element current If vs. element applied voltage Vf characteristic as shown in FIG. Since the emission current Ie is remarkably smaller than the device current If and it is difficult to illustrate on the same scale, the two graphs are illustrated on different scales.
[0124]
That is, the emission current Ie has the following three characteristics.
[0125]
First, when a voltage higher than a certain voltage (referred to as a threshold voltage Vth) is applied to the device, the emission current Ie increases rapidly. On the other hand, the emission current Ie is hardly detected at a voltage lower than the threshold voltage Vth. That is, it is a nonlinear element having a clear threshold voltage Vth with respect to the emission current Ie.
[0126]
Second, since the emission current Ie changes depending on the voltage Vf applied to the element, the magnitude of the emission current Ie can be controlled by varying the voltage Vf.
[0127]
Thirdly, since the cold cathode device has high-speed response, the emission time of the emission current Ie can be controlled by the application time of the voltage Vf.
[0128]
In the display device using the display panel shown in FIG. 4, if the first characteristic is used, the display screen can be sequentially scanned and displayed. That is, a voltage equal to or higher than the threshold voltage Vth is appropriately applied to the driven element according to the desired light emission luminance, and a voltage lower than the threshold voltage Vth is applied to the non-selected element. By sequentially switching the elements to be driven, it is possible to perform display by sequentially scanning the display screen.
[0129]
Further, by utilizing the second characteristic, the light emission luminance of the phosphor can be controlled by the voltage Vf applied to the element, and image display can be performed.
[0130]
Further, by utilizing the third characteristic, the light emission time of the phosphor can be controlled by the time during which the voltage Vf is applied to the element, and an image can be displayed.
[0131]
In the display device of this embodiment, the amount of the electron beam of the display panel is modulated using the third characteristic.
[0132]
(Display panel drive method)
A method for driving the display panel of the present embodiment will be specifically described with reference to FIG.
[0133]
FIG. 7 is a timing chart of drive signals for driving the display panel of this embodiment.
[0134]
J, J + 1, J + 2, and J + 3 indicate horizontal scanning periods of the input video signal input from the outside to the display device. On the other hand, the display horizontal scanning period I is a selection period for causing the pixels in the i-th row of the display device to emit light.
[0135]
As will be described in detail later, each display horizontal scanning period is assigned to be longer than the time of the maximum pulse width of the modulation wiring on the corresponding scanning wiring.
[0136]
In order to cause the pixels in the i-th row to emit light, a pulse of the scanning selection voltage Vs is applied to the voltage supply terminal Dxi of the i-th row scanning wiring to select the pixel. Further, the voltage supply terminals Dxk (k = 1, 2,... M, k ≠ i) of the other scanning wirings are set in a non-selected state by applying a pulse of the non-selection voltage Vns.
[0137]
In this example, the selection voltage Vs is set to -0.5 VSEL which is half of the voltage VSEL in FIG. 6, and the potential of the non-selection voltage Vns is set to the ground potential GND.
[0138]
A pulse width modulation signal having a voltage amplitude Vpwm was supplied to the voltage supply terminal of the modulation wiring. The pulse width of the pulse width modulation signal supplied to the jth modulation wiring is determined according to the size (luminance level) of the image data of the pixel in the i-th row and j-th column of the image to be displayed. A pulse width modulation signal corresponding to the size of the image data of each pixel is supplied.
[0139]
In the present embodiment, the voltage Vpwm is set to +0.5 VSEL.
[0140]
The surface conduction electron-emitting device emits electrons when a voltage VSEL is applied to both ends of the device as shown in FIG. 6, but does not emit electrons at all when the applied voltage is lower than the emission threshold Vth.
[0141]
Further, as shown in FIG. 6, the voltage Vth is characterized by being larger than 0.5 VSEL.
[0142]
For this reason, electrons are not emitted from the surface conduction electron-emitting device connected to the scanning wiring to which the non-selection voltage Vns is applied.
[0143]
Similarly, a period in which the output of the pulse width modulation means is at the ground potential (hereinafter referred to as an “L” period) is applied to both ends of the surface conduction electron-emitting device on the selected scanning wiring. Since the voltage pulse voltage is Vs, no electrons are emitted.
[0144]
Electrons are emitted from the surface conduction electron-emitting devices on the scanning wiring to which the selection voltage Vs is applied in accordance with a period in which the output of the pulse width modulation means is Vpwm (hereinafter referred to as an “H” period). The When the electrons are emitted, the above-described phosphor emits light according to the amount of the emitted electron beam, so that the pixel can emit light with a luminance corresponding to the emitted time.
[0145]
Line sequential scanning for sequentially selecting such rows of the display panel is performed, and an image is displayed by performing pulse width modulation.
[0146]
Of the display horizontal scanning period, the selection period in which the selection voltage Vs is applied has a different length depending on the modulation signal, and the period in which the selection voltage Vs is not applied is constant blanking provided as necessary. It is a period.
[0147]
Thus, the display horizontal scanning period I is a period corresponding to the maximum value of the pulse width of the modulation signal supplied to the terminals Dy1 to DyN during the period, and the display horizontal scanning period I + 1 is connected to the terminals Dy1 to DyN. The display horizontal scanning period I + 2 is a short period according to the maximum value of the pulse width of the modulation signal supplied to the terminals Dy1 to DyN. It has become.
[0148]
Therefore, the luminance in the display horizontal scanning period I + 2 is improved.
[0149]
(Voltage drop in scanning wiring)
As described above, the voltage applied to the surface conduction electron-emitting device decreases due to the increase of the potential on the scanning wire due to the voltage drop in the scan wiring of the display panel. May be reduced.
[0150]
Although it differs depending on the design specification and manufacturing method of the surface conduction electron-emitting device, the device current for one device of the surface conduction electron-emitting device is about several hundred μA when the voltage VSEL is applied.
[0151]
For this reason, when only one pixel on the selected scanning wiring is caused to emit light in a certain horizontal scanning period and the other pixels are not allowed to emit light, the element current flowing from the modulation wiring to the scanning wiring of the selected row is equivalent to one pixel. Therefore, the voltage drop hardly occurs, and the light emission luminance does not decrease.
[0152]
However, when all the pixels in the selected row are caused to emit light in a certain horizontal scanning period, the current for all the pixels flows from all the modulation wirings to the scanning wiring in the selected state. 100 mA to several A, and a large voltage drop occurs on the scanning wiring due to the wiring resistance of the scanning wiring.
[0153]
If a voltage drop occurs on the scanning wiring, the voltage applied to both ends of the surface conduction electron-emitting device decreases. For this reason, the emission current emitted from the surface conduction electron-emitting device decreases, and as a result, the light emission luminance decreases.
[0154]
Specifically, when displaying a white cross-shaped pattern on a black background as shown in FIG. 8A as the display image, when selecting row L, the number of pixels to be lit is small. There is almost no voltage drop on the row scan lines. As a result, a desired amount of emission current is emitted from the surface conduction electron-emitting device of each pixel, and light can be emitted with a desired luminance.
[0155]
On the other hand, when driving the row L ′, since all the pixels on the row L ′ are lit, a voltage drop occurs on the scanning wiring, and the emission current from the surface conduction electron-emitting device of each pixel is reduced. To do. As a result, the luminance of the pixels on the row L ′ decreases.
[0156]
As described above, since the influence of the voltage drop changes due to the difference in image data of each line for each scanning wiring, when displaying a cross pattern as shown in FIG. An image like this was displayed.
[0157]
Note that this phenomenon is not limited to the cross pattern, and also occurs when, for example, a window pattern or a natural image is displayed.
[0158]
Further, more complicatedly, the magnitude of the voltage drop has a property of changing even during one horizontal scanning period by performing modulation by pulse width modulation.
[0159]
When the pulse width modulation signal supplied to each column outputs, as shown in FIG. 7, a pulse width modulation signal having a pulse width corresponding to the size of the data and synchronized rise. Depending on the input image data, in general, in one horizontal scanning period, the number of pixels that are lit increases as soon as the pulse rises, and then the light is turned off in order starting from the lower luminance. The number of lit pixels decreases with time in one horizontal scanning period.
[0160]
Therefore, the magnitude of the voltage drop generated on the scanning wiring also tends to decrease gradually as the beginning of one horizontal scanning period.
[0161]
Since the output of the pulse width modulation signal changes every time corresponding to one gradation of modulation, the temporal change of voltage drop also changes every unit time corresponding to one gradation of the pulse width modulation signal.
[0162]
(Voltage drop calculation method)
The voltage drop has the following characteristics.
[0163]
i) At a certain point in one horizontal scanning period, the voltage drop generated on the scanning wiring is a spatially continuous amount on the scanning wiring and is a very smooth curve.
[0164]
ii) Although the magnitude of the voltage drop varies depending on the display image, it changes with time corresponding to one gradation of pulse width modulation, but is roughly larger at the rising edge of the pulse and gradually smaller in time. Either, or keep its size. That is, in the driving method as shown in FIG. 7, since the modulation signals supplied to the respective modulation wirings rise simultaneously, the magnitude of the voltage drop does not increase in one horizontal scanning period.
[0165]
Therefore, we tried to reduce the amount of calculation by simplifying the calculation using the following approximate model.
[0166]
First, from the characteristics of i), when calculating the magnitude of the voltage drop at a certain time, it is approximately simplified by a degenerate model in which thousands of modulation wirings are concentrated on several to tens of modulation wirings. I tried to calculate.
[0167]
In addition, from the characteristics of ii), a plurality of reference times are provided in one horizontal scanning period, and the time change of the voltage drop is roughly predicted by calculating the voltage drop for each reference time.
[0168]
More specifically, the voltage change over time was roughly predicted by calculating the voltage drop based on the degenerate model described below with respect to a plurality of reference times.
[0169]
(Calculation of voltage drop by degenerate model)
FIG. 9A is a diagram for explaining blocks and nodes when performing degeneration according to the present invention.
[0170]
In FIG. 9, for the sake of simplicity, only the selected scanning wiring, each modulation wiring, and the surface conduction electron-emitting device connected to the intersection are described.
[0171]
Now, at a certain time in one horizontal scanning period, the lighting state of each pixel on the selected scanning wiring (that is, whether the output of the modulation means is “H” or “L”) is known. It shall be.
[0172]
In this lighting state, an element current flowing from each modulation wiring to the selected scanning wiring is defined as Ifi (i = 1, 2,... N; i is a column number).
[0173]
Further, as shown in the figure, a block is defined with a group of n-conducting wiring lines and a portion of the selected scanning wiring line that intersects with the surface conduction electron-emitting devices arranged at the intersections. In this example, the block is divided into four blocks.
[0174]
In addition, a position called a node is set at the boundary position of each block. The node is a horizontal position (reference point) for discretely calculating a voltage drop amount generated on the scanning wiring in the degenerate model.
[0175]
In this example, five nodes of node 0 to node 4 are set at the block boundary positions.
[0176]
FIG. 9B is a diagram for explaining a degenerate model.
[0177]
In the degeneration model, n modulation wirings included in one block in FIG. 9A are reduced to one, and one degenerated modulation wiring is connected so as to be positioned at the center of the scanning wiring block. .
[0178]
Further, it is assumed that a current source is connected to the demodulated modulation wiring of each block, and the total current IF0 to IF3 in each block flows from each current source.
[0179]
That is, IFj (j = 0, 1,... 3) is a current expressed as in (Equation 1) of Equation 1.
[Expression 1]

[0180]
In addition, in the example of FIG. 9A, the potential at both ends of the scanning wiring is the same as the output voltage Vs of the row driving circuit, whereas in FIG. 9B, the GND potential is By modeling the current flowing into the scanning wiring selected from the modulation wiring by the current source, the voltage drop amount of each part on the scanning wiring calculates the voltage (potential difference) of each part with the power feeding part as the reference potential (GND). It is because it can calculate by. That is, it was defined as a reference potential for calculating the voltage drop.
[0181]
Further, the surface conduction electron-emitting device is omitted if the equivalent current flows from the modulation wiring when viewed from the selected scanning wiring, regardless of the presence of the surface conduction electron-emitting device. This is because the voltage drop itself does not change. Therefore, here, the surface conduction electron-emitting device is ignored by setting the current value flowing from the current source of each block to the total current value (Equation 1) of the device currents in each block.
[0182]
In addition, the wiring resistance of the scanning wiring of each block is set to n times the wiring resistance r of the scanning wiring in one section. Here, one section refers to the interval between the intersection of the scanning wiring with a certain modulation wiring and the intersection of the adjacent modulation wiring. In this example, the wiring resistance of the scanning wiring in one section is assumed to be uniform.
[0183]
In such a degenerate model, the voltage drop amounts DV0 to DV4 generated at each node on the scanning wiring can be easily calculated by a product-sum formula as shown in Equation 2.
[Expression 2]

[0184]
Equation 2 can be expressed as Equation 3 (Equation 2).
[Equation 3]

[0185]
In (Expression 2), aij is a voltage generated at the i-th node when a unit current is injected only into the j-th block in the degenerate model. (Hereafter, this is defined as aij.) Aij can be easily derived as follows according to Kirchhoff's law.
[0186]
That is, in FIG. 9B, the wiring resistance to the supply terminal on the left side of the scanning wiring viewed from the current source of the block i is rli (i = 0, 1, 2, 3, 4) and the wiring to the supply terminal on the right side. The resistance is defined as ri (i = 0, 1, 2, 3, 4), the wiring resistance between block 0 and the left supply terminal, and the wiring resistance between block 4 and the right supply terminal are all defined as rt. If it does, it will become like number 4.
[Expression 4]

[0187]
Furthermore, when the equation 5 is set, aij can be easily derived as (Equation 3) shown in the equation 6. However, in Equation 5, A // B is a symbol representing the parallel resistance value of the resistor A and the resistor B, and A // B = A × B / (A + B).
[Equation 5]

[Formula 6]

[0188]
Even if the number of blocks is not four, (Equation 2) can be easily calculated by Kirchhoff's law if the definition of aij is taken into consideration. Even in the case where only one side is provided on both sides of the scanning wiring as in this example, it can be easily calculated by calculating according to the definition of aij.
[0189]
The parameter aij defined by (Equation 3) does not need to be recalculated every time it is calculated, but may be calculated once and stored as a table.
[0190]
Furthermore, approximation as shown in (Expression 4) shown in Formula 7 was performed on the total current IF0 to IF3 of each block determined in (Expression 1).
[Expression 7]

[0191]
However, in (Expression 4), Count i is a variable that takes 1 when the i-th pixel on the selected scanning line is in the lit state and takes 0 when it is in the off state. IFS is an amount obtained by multiplying an element current IF that flows when a voltage VSEL is applied to both ends of one surface conduction electron-emitting device by a coefficient α that takes a value between 0 and 1.
[0192]
That is, it was defined as (Equation 5) shown in Equation 8.
[Equation 8]

[0193]
(Equation 4) assumes that an element current proportional to the number of lighting in the block flows from the modulation wiring of each block into the selected scanning wiring. In this case, the element current IFS obtained by multiplying the element current IF of one element by the coefficient α is taken into consideration that the amount of the element current decreases due to the increase of the scanning wiring voltage due to the voltage drop. did.
[0194]
FIG. 9C is an example of a result of calculating the voltage drop amounts DV0 to DV4 of each node using a degenerate model in a certain lighting state.
[0195]
Since the voltage drop becomes a very smooth curve, it is assumed that the voltage drop between the nodes is approximately the value shown by the dotted line in the figure.
[0196]
As described above, by using the degenerate model, it is possible to calculate the voltage drop at the node position at a desired time point for the input image data.
[0197]
As described above, the voltage drop amount in a certain lighting state is simply calculated using the degenerate model.
[0198]
The voltage drop generated on the selected scanning wiring changes with time in one horizontal scanning period. As described above, this is the lighting state at that time for several times in one horizontal scanning period. And predicted by calculating the voltage drop for the lighting state using a degenerate model.
[0199]
Note that the number of lighting in each block at a certain point in one horizontal scanning period can be easily obtained by referring to the image data of each block.
[0200]
As an example, assume that the number of bits of input data to the pulse width modulation circuit is 8 bits, and the pulse width modulation circuit outputs a pulse width linear with respect to the size of the input data.
[0201]
That is, when the input data is 0, the output is “L”, when the input data is 255, “H” is output during one horizontal scanning period, and when the input data is 128, the output is the first in one horizontal scanning period. It is assumed that “H” is output during the half period and “L” is output during the latter half period.
[0202]
In such a case, the number of lighting at the start time of the pulse width modulation signal (the rise time in the example of the modulation signal in this example) can be easily obtained by counting the number of input data to the pulse width modulation circuit that is greater than zero. Can be detected.
[0203]
Similarly, the number of lighting at the center of one horizontal scanning period can be easily detected by counting the number of input data to the pulse width modulation circuit that is greater than 128.
[0204]
Thus, if the image data is compared with respect to a certain threshold and the number of outputs of the comparator being true is counted, the number of lightings at an arbitrary time can be easily calculated.
[0205]
Here, in order to simplify the following explanation, an amount of time called a time slot is defined.
[0206]
That is, the time slot represents the time from the start time of the pulse width modulation signal in one horizontal scanning period (the rise of the pulse in the above example), and “time slot = 0” represents the pulse width modulation. It is defined to represent the time immediately after the start time of the signal.
[0207]
“Time slot = 64” is defined as representing the time when 64 gradations have elapsed from the start time of the pulse width modulation signal.
[0208]
Similarly, “time slot = 128” is defined as representing the time when 128 gradations have elapsed from the start time of the pulse width modulation signal.
[0209]
In this example, the pulse width modulation is shown by using the rise time as a reference, and the pulse width is modulated from the rise time, but similarly, even when the pulse width is modulated using the pulse fall time as a reference, The direction in which the axis advances and the direction in which the time slot advances are opposite, but it goes without saying that the same applies.
[0210]
(Calculation of correction data from voltage drop)
As described above, the time change of the voltage drop during one horizontal scanning period can be calculated approximately and discretely by repeatedly calculating using the degenerate model.
[0211]
FIG. 10 is an example in which the voltage drop is repeatedly calculated for a certain image data, and the time change of the voltage drop in the scanning wiring is calculated (the voltage drop and the time change shown here are the images) It is an example for the data, and the voltage drop for the other image data is naturally subject to other changes.)
[0212]
In the figure, the voltage drop at each time is discretely calculated by applying the degenerate model to each of the four time points of time slots = 0, 64, 128, and 192.
[0213]
In FIG. 10, the amount of voltage drop at each node is connected by a dotted line, but the dotted line is shown for easy viewing of the figure, and the voltage drop calculated by this degenerate model is indicated by □, ○, △. It was calculated discretely at the position of each node.
[0214]
The inventors tried a method of calculating correction data for correcting image data from the amount of voltage drop, as the next stage in which the magnitude of the voltage drop and its change over time can be calculated.
[0215]
FIG. 11 is a graph in which the emission current emitted from the surface conduction electron-emitting device in the lighting state is estimated when the voltage drop shown in FIG. 10 occurs on the selected scanning wiring.
[0216]
The vertical axis represents the amount of emission current at each position in percentage with the magnitude of the emission current emitted when there is no voltage drop as 100%, and the horizontal axis represents the horizontal position.
[0217]
As shown in FIG. 11, at the horizontal position (reference point) of node 2,
The emission current when time slot = 0 is Ie0,
The emission current at time slot = 64 is Ie1,
The emission current at time slot = 128 is Ie2,
The emission current when time slot = 192 is Ie3
And
[0218]
This figure was calculated from the voltage drop amount of FIG. 10 and the graph of “driving voltage versus emission current” of FIG. Specifically, the value of the emission current when a voltage obtained by subtracting the amount of voltage drop from the voltage VSEL is simply mechanically plotted.
[0219]
Therefore, this figure only means the current emitted from the surface conduction electron-emitting device in the lit state, and the surface conduction electron-emitting device in the unlit state does not emit current.
[0220]
Hereinafter, two methods will be described as methods for calculating correction data for correcting image data from the voltage drop amount.
[0221]
A) First correction data calculation method
FIGS. 12A, 12B, and 12C are diagrams for explaining a first method for calculating correction data of a voltage drop from the time change of the emission current of FIG.
[0222]
FIG. 12A is a diagram for explaining a correction data calculation method for image data having a size of 64 at the position of the node 2. The figure schematically shows the pulse waveform of the emission current modulated with pulse width, the pulse height of the pulse waveform shows the amount of emission current, the pulse width of the pulse waveform shows the time of emission current emission, The pulse width of the pulse waveform is a time corresponding to 64 gradations. In order to simplify the description, for example, the pulse width may be described as 64 by simplifying the length corresponding to 64 gradations of the pulse width modulation signal.
[0223]
Here, when a pulse width modulation signal having a pulse width of 64 is output at the node 2 position, the emission current drop Loss caused by the voltage drop is approximately a trapezoid indicated by Loss 1 in FIG. The area was calculated. This calculation formula (Formula 6) is shown in Equation 9.
[Equation 9]

[0224]
Therefore, in order to compensate for the total loss of the emission current, the pulse width to be added to the modulation signal in order to extend the pulse width of the modulation signal, that is, the correction data CDdata to be added to the image data is approximately Calculation was performed as shown in Equation 7).
[Expression 10]

[0225]
The loss Loss is divided by Ie1 in (Equation 7) because the emission current at the time slot of 64 is Ie1, and the amount of emission current during the period when the pulse width is expanded by the correction is Ie1. Approximate to be equal.
[0226]
Similarly, when outputting a pulse width modulation signal having a pulse width of 128 at the position of the node 2, the loss Loss of the emission current amount due to the voltage drop is approximately Loss 1 and Loss 2 in FIG. Calculated as the sum of the two trapezoids shown. That is, the calculation was performed as shown in Equation 11 of Equation 11.
[Expression 11]

[0227]
Accordingly, the correction data CData to be added to the image data of the pulse width to be added, that is, the size 128, is calculated approximately as shown in Equation (9).
[Expression 12]

[0228]
Similarly, when a pulse width modulation signal having a pulse width of 192 is output at the position of the node 2, the loss Loss of the emission current amount due to the voltage drop is approximately Loss 1 and Loss 2 in FIG. Calculation was made as the sum of three trapezoids indicated by Loss3. In other words, the calculation was performed as in (Equation 10) of Equation 13.
[Formula 13]

[0229]
Accordingly, the correction data CData for the image data having the size 192 can be approximately calculated as shown in Equation 11 in Expression 14.
[Expression 14]

[0230]
When the pulse width of the modulation signal is 0, there is no influence of the voltage drop on the emission current, so that the correction data is 0 and the correction data to be added to the image data is also 0.
[0231]
By repeating such operations, correction data for modulation signals having pulse widths of 0, 64, 128, and 192 at all nodes were calculated discretely.
[0232]
In this example, the degenerate model is applied to the four points of time slots 0, 64, 128, and 192, and the voltage drop amount at each time is calculated, so that the correction data also has a pulse width of 0, 64, 128, and 192. It was possible to obtain for 4 points.
[0233]
However, preferably, by making the time interval for calculating the voltage drop finer by the degenerate model, the time change of the voltage drop can be handled more precisely, and the error of the approximate calculation can be reduced.
[0234]
In this case, calculation may be performed by modifying (Equation 6) to (Equation 11) based on the same concept.
[0235]
FIG. 13A shows an example of a result of discretely calculating correction data for image data = 0, 64, 128, and 192 at each node position with respect to certain input data by the above-described method.
[0236]
In the figure, discrete correction data for the same image data is shown connected with a dotted curve for easy viewing.
[0237]
B) Second correction data calculation method
FIGS. 14A, 14B, and 14C are diagrams for explaining a second method for calculating correction data of the voltage drop amount from the time change of the emission current of FIG. The figure shows an example of calculating correction data for image data having a size of 64.
[0238]
The amount of light emission with brightness is nothing but the amount of emitted charge obtained by temporally integrating the emission current caused by the emission current pulse. Therefore, in the following, the description will be made based on the amount of emitted charges when considering the variation in luminance due to the voltage drop.
[0239]
If the emission current when there is no voltage drop is IE and the time corresponding to one gradation of pulse width modulation is Δt, the emission to be emitted by the emission current pulse when the image data is 64 The amount of charge Q0 can be given by (Formula 12) of Formula 15 by multiplying the amplitude IE of the emission current pulse by the pulse width (64 × Δt).
[Expression 15]

[0240]
However, in practice, a phenomenon occurs in which the emission current decreases due to a voltage drop on the scanning wiring.
[0241]
The amount of charge emitted by the emission current pulse considering the influence of the voltage drop can be approximately calculated as follows. That is, if the emission currents at time slot = 0 and 64 of node 2 are Ie0 and Ie1, respectively, and the emission current between 0 and 64 is approximated to change linearly between Ie0 and Ie1, The charge amount Q1 can be calculated as the trapezoidal area in FIG.
[Expression 16]

[0242]
Next, as shown in FIG. 14C, it is assumed that the influence of the voltage drop can be removed when the pulse width is increased by DC1 in order to correct the decrease in the emission current due to the voltage drop.
[0243]
Further, when the voltage drop is corrected and the pulse width is increased, the amount of emission current in each time slot is considered to change, but here, for simplicity, as shown in FIG. When = 0, the emission current is Ie0, and the emission current at time slot = (64 + DC1) is Ie1.
[0244]
Further, the emission current between the time slot 0 and the time slot (64 + DC1) is approximated to take a value on a line obtained by connecting two emission currents with a straight line. Then, the emission charge amount Q2 due to the emission current pulse after correction can be calculated as shown in (Equation 14) of Expression 17.
[Expression 17]

[0245]
If this is equal to the above-mentioned Q0, it will become like the formula (18), and if this formula is solved about DC1, it will become (formula 15) of a formula (19).
[Formula 18]

[Equation 19]

[0246]
In this way, correction data when the image data is 64 was calculated.
[0247]
That is, the correction amount CDdata may be added by CDdata = DC1 as described in (Equation 15) for the image data having the position of the node 2 of 64.
[0248]
FIG. 15 shows an example in which correction data for image data having a size of 128 is calculated from the calculated voltage drop amount.
[0249]
Now, when there is no influence of the voltage drop, the emission charge amount Q3 to be released by the emission current pulse when the image data is 128 can be calculated as in (Equation 16) of Expression 20.
[Expression 20]

[0250]
On the other hand, the input charge amount due to the actual emission current pulse affected by the voltage drop can be approximately calculated as follows.
[0251]
That is, the emission current amounts at time slots = 0, 64, and 128 of node 2 are Ie0, Ie1, and Ie2, respectively. Also, the emission current between 0 and 64 changes linearly between Ie0 and Ie1, and between 64 and 128 is approximated as changing on a line connecting Ie1 and Ie2 with a straight line. The amount of charge Q4 emitted during the time slots up to 128 can be calculated as the sum of the areas of the two trapezoids in FIG.
[Expression 21]

[0252]
On the other hand, the correction amount of the voltage drop was calculated as follows.
[0253]
A period corresponding to time slots 0 to 64 is defined as period 1, and a period corresponding to 64 to 128 is defined as period 2.
[0254]
When correction is performed, it is considered that the period 1 portion is extended by DC1 and extended to the period 1 ', and the period 2 portion is extended by DC2 and extended to the period 2'.
[0255]
At this time, it is assumed that the amount of emitted charges becomes the same as the above-described Q0 by performing correction during each period.
[0256]
In addition, it goes without saying that the emission current at the beginning and end of each period changes as a result of correction, but here it is assumed that it does not change in order to simplify the calculation.
[0257]
That is, the emission current at the beginning of period 1 'is Ie0, the emission current at the end of period 1' is Ie1, the emission current at the beginning of period 2 'is Ie1, and the emission current at the end of period 2' is Ie2. .
[0258]
Then, DC1 can be calculated in the same manner as (Equation 15).
[0259]
Further, DC2 can be calculated as shown in (Equation 18) of Equation 22 based on the same concept.
[Expression 22]

[0260]
As a result, the correction amount CData obtained by (Equation 19) of Expression 23 may be added to the image data whose node 2 has a position size of 128.
[Expression 23]

[0261]
FIG. 16 shows an example in which correction data for image data having a size of 192 is calculated from the calculated voltage drop amount.
[0262]
Now, the emission charge amount Q5 due to the emission current pulse expected when the image data is 192 is expressed by Equation 24.
[Expression 24]

[0263]
On the other hand, the amount of charge emitted by the actual emission current pulse affected by the voltage drop can be approximately calculated as follows.
[0264]
That is, the emission current when the time slot = 0 of the node 2 is Ie0, the emission current when the time slot = 64 is Ie1, the emission current when the time slot = 128, Ie2, and the emission current when the time slot = 192 The emission current between 0 and 64 changes linearly between Ie0 and Ie1, between 64 and 128 changes on the line connecting Ie1 and Ie2 with a straight line, and between 128 and 192. If the interval is approximated to change on a line connecting Ie2 and Ie3 with a straight line, the input charge amount Q6 during the time slot from 0 to 192 is the area of the three trapezoids in FIG. , And can be calculated as in (Equation 20) of Equation 25.
[Expression 25]

[0265]
On the other hand, the correction amount of the voltage drop was calculated as follows.
[0266]
A period corresponding to time slots 0 to 64 is defined as period 1, a period corresponding to 64 to 128 is defined as period 2, and a period corresponding to 128 to 192 is defined as period 3.
[0267]
As before, after the correction, the period 1 part is extended by DC1 and extended to period 1 ', the period 2 part is extended by DC2 and extended to period 2', and the period 3 part is It is assumed that it extends by DC3 and is extended to period 3 '.
[0268]
At this time, it is assumed that the amount of emitted charges becomes the same as the above-described Q0 by performing correction during each period.
[0269]
It was also assumed that the emission current at the beginning and end of each period did not change before and after correction.
[0270]
That is, the emission current at the beginning of period 1 'is Ie0, the emission current at the end of period 1' is Ie1, the emission current at the beginning of period 2 'is Ie1, the emission current at the end of period 2' is Ie2, and the period 3 ' It is assumed that the first emission current is Ie3 and the emission current at the end of the period 3 'is Ie4.
[0271]
Then, DC1 and DC2 can be calculated in the same manner as (Equation 15) and <Equation 18>, respectively.
[0272]
Moreover, about DC3, it can calculate like (Equation 21) of several 26.
[Equation 26]

[0273]
As a result, as the correction data CData to be added to the image data having the position of the node 2 of 192, a value obtained by Equation (22) may be added.
[Expression 27]

[0274]
As described above, the correction data CDdata of the image data 64, 128, and 192 with respect to the position of the node 2 was calculated.
[0275]
When the pulse width is 0, naturally, there is no influence of the voltage drop on the emission current, so that the correction data is 0 and the correction data CData added to the image data is also 0.
[0276]
Heretofore, two methods have been described for calculating correction data for discrete image data sizes at discrete horizontal positions (nodes).
[0277]
In any method, the correction data is calculated for the discrete image data such as 0, 64, 128, and 192 in this way, in order to reduce the calculation amount. .
[0278]
That is, if the same calculation is performed for all arbitrary image data, the amount of calculation becomes very large, and the amount of hardware for performing the calculation becomes very large.
[0279]
On the other hand, at a certain node position, the correction data tends to increase as the image data increases. As a result, when calculating correction data for arbitrary image data, the amount of calculation can be greatly reduced by interpolating the points where correction data has already been calculated in the vicinity of the image data by linear approximation. It is because it can do. This interpolation will be described in detail when the discrete correction data interpolation means is described.
[0280]
Further, if the same concept is applied to all node positions, correction data of image data = 0, 64, 128, and 192 at all node positions can be calculated.
[0281]
The discrete image data for which correction data is calculated in this way is called an image data reference value.
[0282]
In this example, by applying the degeneracy model to the four time slots of 0, 64, 128, and 192 and calculating the voltage drop at each time, the correction data and the image data are 0, 64, 128, Correction data for the four image data reference values 192 could be obtained.
[0283]
However, the time interval for calculating the voltage drop is preferably reduced by the degenerate model, so that the time change of the voltage drop can be handled more precisely, and the number of discrete image data reference values increases, while the approximation Calculation errors can be reduced.
[0284]
Specifically, in FIGS. 14 to 16, the calculation is performed only at four points of time slots 0, 64, 128, and 192 in order to simplify the drawings. When calculation was performed every 16 time slots (that is, the reference value of the image data was set every 16 as the size of the image data), it was preferable.
[0285]
In this case, based on the same idea, calculation may be performed by modifying (Expression 6) to (Expression 11) or (Expression 12) to (Expression 22).
[0286]
When correction data for image data = 0, 64, 128, and 192 at each node position is discretely calculated with respect to certain input data by the above method, the same result as in FIG. 13A is obtained. It was.
[0287]
(Interpolation method for discrete correction data)
The correction data calculated discretely is discrete with respect to the position of each node, and does not give correction data at an arbitrary horizontal position (column wiring number). At the same time, correction data for image data having a predetermined reference value size of image data at each node position and correction data corresponding to the actual image data size is not provided. Absent.
[0288]
Here, the correction data suitable for the size of the input image data in each column wiring is calculated by interpolating the correction data calculated discretely.
[0289]
FIG. 13B is a diagram showing a method for calculating correction data corresponding to the image data Data at a position x located between the node n and the node n + 1.
[0290]
As a premise, it is assumed that the correction data has already been discretely calculated at the positions Xn and Xn + 1 of the nodes n and n + 1.
[0291]
Further, the image data Data is assumed to be a value between the image data reference values Dk and Dk + 1, which is image data for which correction data has already been calculated discretely.
[0292]
Now, if the discrete correction data with respect to the reference value of the k-th image data at the node n is expressed as CData [k] [n], the correction data CA of the pulse width Dk at the position x is CData [k] [n. ] And CData [k] [n + 1] values can be calculated as shown in (Equation 23) of Equation 28 by linear approximation.
[Expression 28]

[0293]
However, Xn and Xn + 1 are the horizontal display positions of the nodes n and (n + 1), respectively, and are constants determined when determining the above-described block.
[0294]
Further, the correction data CB of the image data Dk + 1 at the position x can be calculated as shown in Equation 29 (Equation 24).
[Expression 29]

[0295]
By linearly approximating the correction data of CA and CB, the correction data CD for the image data Data at the position x can be calculated as in (Equation 25) of Equation 30.
[30]

[0296]
As described above, in order to calculate the correction data suitable for the actual position and the size of the image data from the discrete correction data, it can be easily calculated by the method described in Expression 23 to Expression 25.
[0297]
If the correction data calculated in this way is added to the image data to correct the image data, and the pulse width modulation is performed according to the corrected image data (corrected image data), the display image that has been a problem in the past Can reduce the influence of the voltage drop and improve the image quality.
[0298]
In addition, with regard to hardware for correction, which has been a problem for some time, it is possible to reduce the amount of calculation by introducing approximation such as degeneration as described above, so very small hardware There is an excellent merit that it can be configured with wear.
[0299]
By the way, it has been clarified that the above-described correction method can solve the problem of luminance reduction caused by the voltage drop of the scanning wiring. However, there are points to be noted when manufacturing a circuit that realizes such a function.
[0300]
In a digital circuit, the data width (number of bits) that can be handled by the circuit is limited. This data width is generally determined in consideration of the cost of hardware and the like.
[0301]
An increase in corrected image data by adding correction data may cause a so-called overflow problem. That is, when the correction data is simply added to the image data, if the calculation result exceeds the data width that can be handled by the pulse width modulator (modulation circuit 8), bit folding or the like occurs. Image disturbance such as inversion of the display image occurs.
[0302]
Therefore, in this embodiment, a maximum value of corrected image data is calculated in advance, and a pulse width modulator having a bit width corresponding to the maximum value is provided.
[0303]
However, for corrections that require a longer drive time, the drive time is limited to the maximum drive time limited by a practically determined horizontal scan time (horizontal scan time determined by the input image signal). As a result, the brightness of the entire display image is lowered.
[0304]
Therefore, in this embodiment, as described above, the scanning time (selection time) of each scanning wiring is appropriately assigned in units of frames according to the maximum value of the corrected image data for each horizontal scanning line (scanning wiring).
[0305]
(Explanation of functions of the entire system and each part)
Next, the hardware of the image display device incorporating the correction data calculation means will be described.
[0306]
17, 18 and 19 are block diagrams showing an outline of the circuit configuration. 17 shows a signal processing circuit related to input of a video signal and correction of the input video signal, FIG. 18 shows a drive control circuit related to determination of a scanning wiring selection period, that is, a horizontal scanning period, and FIG. 1 shows parts related to a display panel, a scanning drive circuit, and a modulation drive circuit. The output Dout of the circuit shown in FIG. 17 is input to the circuit shown in FIG. Further, outputs SD1 to SD8 of the circuit shown in FIG. 18 are input to the circuit shown in FIG.
[0307]
In FIG. 17, reference numeral 13 denotes a synchronization signal separation circuit that separates an input video signal into a video signal and a synchronization signal, and 11 denotes a timing generation circuit that generates a timing signal of each part based on the synchronization signal separated by the synchronization signal separation circuit 13. Reference numeral 7 denotes RGB conversion means for converting the luminance and color difference signal (YPbPr) separated by the synchronization signal separation circuit 13 into three primary color signals (RGB).
[0308]
Since the video output of the computer is input as parallel three primary color signals (RGB), it is not necessary to go through the RGB conversion means 7 in this case.
[0309]
Reference numeral 17 denotes an inverse γ processing unit that performs inverse γ conversion on RGB signals, 9 denotes a data array conversion unit that converts RGB parallel signals into serial signals, and 14 corrects a voltage drop in the scanning wiring based on input image data. A correction data calculation means for calculating correction data, 19 a delay circuit, and 12 an adder for correcting image data using the correction data calculated by the correction data calculation means 14.
[0310]
In the same figure, R, G, B are RGB parallel input video data, Ra, Ga, Ba are RGB parallel video data subjected to inverse γ conversion processing, and SData is parallel-serial converted by the data array conversion unit 9. Serial image data, Data is delayed serial image data, CD is correction data calculated by the correction data calculating means 14, and Dout is corrected by adding the correction data CD to the serial image data Data by the adder 12. Image data (corrected image data).
[0311]
In FIG. 18, reference numerals 26 and 27 respectively denote memory A and memory B, which are frame memories for temporarily storing corrected image data, W address generation units for generating write address signals for the memories A and B, and 28. R address generators 23, 24, 25, and 29 for generating read address signals from the memories A and B respectively indicate switches that appropriately switch the inputs and outputs of the memories A and B.
[0312]
In the figure, 22 is a line maximum value detector for detecting the maximum value of the corrected image data for each horizontal scanning line (scanning wiring), and 34 is the maximum of the corrected image data detected by the line maximum value detector 22. A microcomputer 33 calculates the scanning time of each horizontal scanning line (scanning wiring) according to the value, and 33 indicates a display timing generating unit that receives a calculation result of the microcomputer 34 and generates a display timing signal.
[0313]
In FIG. 19, 1 is a display panel as shown in FIG. 4, Dx1 to DxM and Dx1 ′ to DxM ′ are voltage supply terminals for scanning wiring of the display panel, Dy1 to DyN are voltage supply terminals for modulation wiring of the display panel, Hv is a high voltage supply terminal for applying an acceleration voltage between the face plate and the rear plate, and Va is a high voltage power source. Reference numerals 2A and 2B denote scanning drive circuits for supplying scanning signals to the respective scanning wirings. Reference numeral 5 denotes eight shift registers to which the outputs SD1 to SD8 from the memory A26 or the memory B27 are respectively input. Reference numeral 6 denotes a latch circuit for one line of image data. Reference numeral 8 denotes a modulation signal that is pulse-width modulated in accordance with the corrected image data. A pulse width modulation circuit that outputs (voltage pulse) to each modulation wiring of the display panel 1 is shown, and a modulation driving circuit is configured by the shift register 5, the latch circuit 6, and the modulation circuit 8.
[0314]
(Synchronous signal separation circuit, timing generation circuit)
The image display device according to the present embodiment can display any of television signals such as NTSC, PAL, SECAM, and HDTV, and VGA that is an output of a computer.
[0315]
FIG. 17 shows an example in which a 720p HDTV system is input.
[0316]
The frame frequency of the input image signal 720p is 60 Hz, and the horizontal frequency is 45 kHz. That is, the total number of scanning lines is 750 lines, of which 720 lines are the number of effective scanning lines.
[0317]
The sync signal Vsync and Hsync are first separated from the input 720p video signal by the sync signal separation circuit 13. The synchronization-separated vertical synchronization signal Vsync and horizontal synchronization signal Hsync are supplied to the timing generation circuit 11, and the synchronization-separated video signal is supplied to the RGB conversion means 7. In addition to the conversion circuit from the luminance and color difference signal YPbPr to the three primary color signals RGB, a low-pass filter (not shown), an A / D converter, and the like are provided in the RGB conversion means 7, and the signal YPbPr is converted into digital RGB. The signal is converted into a signal and supplied to the inverse γ processing unit 17.
[0318]
The timing generation circuit 11 includes a PLL circuit, generates a timing signal synchronized with synchronization signals of various video sources, and generates an operation timing signal for each unit.
[0319]
Examples of timing signals generated by the timing generation circuit 11 include a sampling clock MCLK having a predetermined sampling frequency, a horizontal scanning timing signal HD, and a vertical scanning timing signal VD.
[0320]
In this embodiment, the number of sample clocks in one horizontal scanning period (1H) is designed to be 1648, and 1280 of them are the number of effective pixels. Therefore, the sampling frequency MCLK is generated by dividing the horizontal synchronizing signal by a frequency division ratio of 1: 1648 by the PLL circuit to obtain a sampling clock MCLK having a sampling frequency of 74.16 MHz.
[0321]
(Reverse γ processing part)
The CRT has a light emission characteristic (hereinafter referred to as an inverse γ characteristic) of approximately 2.2 to the input.
[0322]
For this reason, such characteristics of the CRT have already been taken into consideration for the input video signal, and are generally converted in accordance with a γ characteristic of 0.45th power so as to have a linear light emission characteristic when displayed on the CRT.
[0323]
On the other hand, when the display panel of this embodiment modulates according to the application time of the driving voltage, it has a light emission characteristic that is almost linear with respect to the length of the application time. (Hereinafter referred to as inverse γ conversion).
[0324]
FIG. 20 is a block diagram showing a configuration of an inverse γ processing unit 17 for performing inverse γ conversion on an input video signal.
[0325]
The inverse γ processing unit 17 according to the present embodiment configures the inverse γ conversion process using a memory.
[0326]
As shown in FIGS. 17 and 20, the inverse γ processing unit 17 sets the number of bits of the video signals R, G, B to 8 bits, and the bits of the video signals Ra, Ga, Ba that are the output of the inverse γ processing unit 17. Similarly, the number is set to 8 bits, and a memory having an address of 8 bits and data of 8 bits is used for each color.
[0327]
In each memory, the inverse γ characteristic shown in FIG. 21 is stored as an R table 17R, a G table 17G, and a B table 17B. FIG. 21A shows data described in the tables 17R, 17G, and 17B in which the input video signal of this conversion table is in the range of 0 to 255. FIG. 21B shows the input image data in an enlarged range of 0 to 48.
[0328]
In the present embodiment, the inverse γ processing unit 17 is configured as an 8-bit input and 8-bit output memory. However, in order to increase the conversion accuracy of the inverse γ processing, the inverse γ processing unit 17 is inverted with an 8-bit input and 10-bit output memory, for example. A γ processing unit can also be configured. At this time, the memory may store the table of input / output characteristics of 8-bit input and 10-bit output shown in FIG. In FIG. 21, the scale on the left side of the vertical axis of the graph of the 8-bit table is set to the scale on the right side of FIG. 21 so that the 8-bit table and the 10-bit table can be easily compared. Is displayed.
[0329]
(Data array converter)
The data array conversion unit 9 is a circuit that performs parallel / serial conversion on the RGB parallel video signals Ra, Ga, Ba in accordance with the pixel array of the display panel 1. As shown in FIG. 22, the data array conversion unit 9 includes FIFO (First In First Out) memories 2021 R, 2021 G, 2021 B and selectors 2022 for each color of RGB.
[0330]
Although not shown in FIG. 22, the FIFO memory includes two memories each having a horizontal pixel number for odd lines and even lines. When the odd-numbered video data is input, the data is written in the odd-line FIFO, while the image data stored in the previous horizontal scanning period is read from the even-line FIFO memory. When the even-numbered video data is input, the data is written in the even-line FIFO, while the image data stored in the previous horizontal scanning period is read from the odd-line FIFO memory.
[0331]
The data read from the FIFO memory is parallel-serial converted by the selector 2022 in accordance with the pixel arrangement of the display panel, and output as RGB serial image data SData. Although not described in detail, the operation is performed based on a timing control signal from the timing generation circuit 11.
[0332]
(Correction data calculation means)
The correction data calculation means 14 is a circuit that calculates correction data for the voltage drop by the correction data calculation method described above. As shown in FIG. 23, the correction data calculation means includes two blocks, a discrete correction data calculation unit 141 and a correction data interpolation unit 142.
[0333]
The discrete correction data calculation unit 141 is a unit that calculates a voltage drop amount from the input image signal and discretely calculates correction data from the voltage drop amount. In order to reduce the amount of calculation and the amount of hardware, this means introduces the concept of the above-mentioned degenerate model and calculates correction data discretely.
[0334]
The correction data calculated discretely is interpolated by the correction data interpolation unit 142, and correction data CD suitable for the size of the image data and the horizontal display position x is calculated.
[0335]
(Discrete correction data calculation unit)
FIG. 24 is a block diagram illustrating an outline of a circuit configuration of the discrete correction data calculation unit 141 for calculating the discrete correction data according to the present embodiment.
[0336]
As described below, the discrete correction data calculation unit 141 divides the image data into blocks, calculates the statistic (number of lighting) for each block, and changes the voltage drop amount with time at the position of each node from the statistic. A function as a voltage drop amount calculation unit for calculating, a function for converting the voltage drop amount for each time into a light emission luminance amount, a function for calculating the light emission luminance total amount by integrating the light emission luminance amount in the time direction, and It is means for calculating correction data for the reference value of the image data at discrete reference points from them.
[0337]
24A, 100a to 100c are lighting number counting means, 101a to 101c are register groups for storing the number of lighting at each time for each block, 102 is a CPU, 103 is (Expression 2) and (Expression 3). Table memory for storing the described parameters aij, 104 a temporary register for temporarily storing calculation results, 105 a program memory storing a CPU program, and 110 converting a voltage drop amount into an emission current amount A table memory 106 in which conversion data to be written is described is a group of registers for storing the calculation results of the discrete correction data described above.
[0338]
The lighting number counting means 100a to 100c are composed of a comparator and an adder as shown in FIG. The parallel video signals Ra, Ga, and Ba are input to the comparators 107a to 107c, respectively, and sequentially compared with the value of Cval. Cval corresponds to the image data reference value set for the image data described above.
[0339]
The comparators 107a to 107c compare Cval and image data, and output High when the image data is larger, and output Low when the image data is smaller.
[0340]
The outputs of the comparators 107a to 107c are added to each other by the adders 108 and 109, and further added to each block by the adder 110. The addition result for each block is used as the number of lighting for each block to the register groups 101a to 101c. Store.
[0341]
As the comparison value Cval of the comparator, 0, 64, 128, and 192 are input to the lighting number counting means 100a to 100c, respectively. As a result, the lighting number counting means 100a counts the number of image data larger than 0 among the image data, and stores the total for each block in the register 101a.
[0342]
Similarly, the lighting number counting means 100b counts the number of image data larger than 64 of the image data, and stores the total for each block in the register 101b.
[0343]
Similarly, the lighting number counting means 100c counts the number of image data larger than 128 among the image data, and stores the total for each block in the register 101c.
[0344]
Similarly, the lighting number counting means 100d counts the number of image data larger than 192 in the image data, and stores the total for each block in the register 101d.
[0345]
When the number of lightings for each block and time is counted, the CPU 102 reads the parameter table aij stored in the table memory 103 at any time and calculates the voltage drop amount according to (Equation 2) to (Equation 5). The result is stored in the temporary register 104.
[0346]
In this example, the CPU 102 is provided with a product-sum operation function for smoothly performing the calculation of (Equation 2).
[0347]
As a means for realizing the calculation given in (Equation 2), the CPU 102 may not perform the product-sum operation, but may be realized using, for example, a memory in which the calculation result of the product-sum operation is stored in advance. In this case, the number of lighting of each block is used as an input, and the voltage drop amount at each node position is stored in the memory for all possible input patterns.
[0348]
When the calculation of the voltage drop amount is completed, the CPU 102 reads out the voltage drop amount for each block from the temporary register 104 and refers to the table memory 2 (110), and converts the voltage drop amount into the emission current amount. After conversion, discrete correction data was calculated according to (Expression 6) to (Expression 11) (or (Expression 12) to (Expression 22)).
[0349]
The calculated discrete correction data was stored in the register group 106.
[0350]
(Correction data interpolation unit)
FIG. 25 is a diagram for explaining a detailed configuration of the correction data interpolation unit 142 shown in FIG.
[0351]
The correction data interpolation unit 142 is a means for calculating correction data suitable for the position (horizontal position) where the image data is displayed and the size of the image data. The means interpolates discretely calculated correction data, thereby calculating correction data corresponding to the display position (horizontal position) of the image data and the size of the image data.
[0352]
In the figure, reference numeral 123 denotes a decoder for determining the node numbers n and n + 1 of the discrete correction data used for the interpolation from the display position (horizontal position) x of the image data. 23) is a decoder for determining k and k + 1 in (Equation 25).
[0353]
Further, the selectors 125 to 128 are selectors for selecting discrete correction data and supplying it to the linear approximation means.
[0354]
Reference numerals 121 to 123 denote linear approximation means for performing linear approximation of (Equation 23) to (Equation 25), respectively.
[0355]
FIG. 26 shows a configuration example of the straight line approximating means 120. Generally, the linear approximation means can be constituted by a subtracter, an integrator, an adder, a divider, etc., as represented by the operators of (Equation 23) to (Equation 25). The straight line approximation means 121 and 122 have the same configuration as the straight line approximation means 120.
[0356]
However, preferably, the number of column wirings between nodes for calculating discrete correction data and the interval between image data reference values for calculating discrete correction data (that is, the time interval for calculating a voltage drop) are a power of 2. This makes it very easy to configure the hardware. This is because if they are set to a power of 2, in the divider shown in FIG. 26, Xn + 1−Xn becomes a power of 2, and division can be realized by bit shift.
[0357]
Further, if the value of Xn + 1−Xn is always a constant value and is a value represented by a power of 2, the addition result of the adder may be output after being shifted by a power multiplier. There is no need to make a vessel.
[0358]
In addition, by setting the interval between the nodes for calculating the discrete correction data and the interval between the image data to powers of 2 at other locations, for example, the decoders 123 to 124 can be easily manufactured, and FIG. The operation performed by the subtracter can be replaced with a simple bit operation.
[0359]
(Delay circuit 19)
As shown in FIG. 17, the image data SData rearranged by the data array conversion unit 9 is input to the correction data calculation unit 14 and the delay circuit 19. The correction data interpolation unit of the correction data calculation unit 14 refers to the horizontal position information x and the value of the image data SData from the timing control circuit, and calculates correction data CD corresponding to them.
[0360]
The delay circuit 19 is provided to absorb the time required for calculating correction data. When the correction data is added to the image data by the adder 12, the correction data corresponding to the image data is correctly added. It is means for performing such a delay. This means can be configured by using a flip-flop.
[0361]
(Adder 12)
The adder 12 is a means for adding the correction data CD from the correction data calculation means 14 and the image data Data. By performing the addition, the image data Data is corrected and output to the memory A26 or the memory B27 as the corrected image data Dout (see FIGS. 17 and 18).
[0362]
(About control of horizontal scanning period)
In the conventional display device, the same display horizontal scanning time is uniformly assigned to all the scanning wirings based on one horizontal scanning period determined by the horizontal synchronizing signal included in the input video signal.
[0363]
On the other hand, in this embodiment, the voltage drop of the scanning wiring is corrected with high accuracy and the decrease in luminance is suppressed by adaptively assigning the scanning time of each scanning wiring according to the maximum value of the corrected image data. The conflicting requirement of displaying an image can be solved.
[0364]
In reality, even if all the scanning wirings are not scanned in the same display scanning time, the displayed image hardly feels strange.
[0365]
In addition, in a natural image signal such as a TV signal, data with a large value that is likely to overflow due to correction does not often appear. If viewed for each horizontal scanning line, the maximum of each corrected image data is displayed. Since the values vary considerably, it is not efficient to scan all the scanning lines with the same horizontal scanning time as in the prior art.
[0366]
Therefore, there is no display problem even when the driving method of this embodiment is applied. Further, it is possible to suppress a decrease in luminance by scanning in the display horizontal scanning period determined by the maximum value of the pulse width of the modulation signal corresponding to each scanning wiring.
[0367]
FIG. 27 is a schematic diagram for explaining a horizontal scanning period used in the present embodiment. The vertical axis of the graph in the figure corresponds to each horizontal scanning wiring. In the figure, an example of twelve horizontal scanning wirings is given to simplify the description. The horizontal axis of the graph represents time (pulse width). In order to make the explanation easy to understand, the image data width is 8 bits, and the state in which the correction data is added to the luminance data is shown in an easy-to-understand manner.
[0368]
In the graph, the bar graph corresponding to each horizontal scanning line shows the pulse width of the maximum modulation signal in the pixel on the corresponding horizontal scanning line, that is, the maximum corrected image data. A white rectangular portion indicates input image data (luminance data) for one line related to the horizontal scanning wiring, and a hatched rectangular portion indicates correction data for the input image data.
[0369]
As shown in the figure, since there is a variation in the maximum value of the corrected image data for each horizontal scanning wiring, the scanning time is not assigned to all horizontal scanning wirings uniformly, but the correction is made for each horizontal scanning wiring. It can be seen that the display scanning time may be allocated individually so that the maximum value of the image data can be accommodated. If the sum of display horizontal scanning times individually assigned for each horizontal scanning wiring is equal to or shorter than one frame time for display, an image of one frame can be displayed within one frame time. In other words, if the average display horizontal scanning time is the conventional horizontal scanning period (255 + blanking period in FIG. 27), one frame image can be displayed within one frame time. Since the time of one display frame is not significantly different from the time of one frame of the input image, the moving image display is also smooth.
[0370]
Of course, since the display frame time does not necessarily have to be the same as one frame time of the input video, the display frame time can be slightly expanded or contracted. In this case, the sum of the N frames of the display horizontal scanning time individually assigned for each horizontal scanning wiring may be equal to or shorter than the N frame time of the input video data (where N is a natural number of 2 or more).
[0371]
The display horizontal scanning time assigned in this way is indicated by a bold line in the graph. Note that if the scanning line is switched and the modulation line is driven at the same time, the drive waveform in the display panel may be disturbed, and an excessive voltage may be applied to the element. Therefore, a predetermined time margin is exceeded from the maximum value of the corrected image data. It is desirable to set the display horizontal scanning time by giving (non-driving time of the modulation wiring). Further, in order to secure the time required for data transfer of the corrected image data to the modulation driving circuit (data shift time to the shift register 5), etc., a lower limit value of the display horizontal scanning time may be determined as shown in FIG. .
[0372]
The corrected image data obtained by correcting the 8-bit width image data (maximum: 255) when the scanning wiring resistance is about 5Ω, the device current of the surface conduction electron-emitting device is about 0.1 mA, and the number of devices is 720 × 1280 × 3 (RGB). The maximum value is about 350. Therefore, the bit width of the pulse width modulator is designed to be 9 bits.
[0373]
(Line maximum value detector, scanning time calculation processing in microcomputer)
The corrected image data Dout output from the adder 12 is input to the line maximum value detector 22 (FIG. 18). The line maximum value detector 22 performs processing for detecting the maximum value from the corrected image data for one line for each pixel data on each horizontal scanning wiring.
[0374]
Then, the microcomputer 34 uses the maximum value of the corrected image data detected by the line maximum value detector 22 to calculate the scanning time of each scanning wiring according to the flowchart of FIG.
[0375]
The microcomputer 34 performs a loop and waits until the vertical synchronization signal VD appears (step S11). When the vertical synchronization signal VD is received, a loop is performed until the horizontal synchronization signal HD appears (step S12). When the horizontal synchronization signal HD is received, processing for one line is started.
[0376]
First, the maximum value maxDi (i: line number) of the corrected image data of the horizontal scanning wiring is acquired from the line maximum value detector 22 (step S13). Note that maxDi is a value obtained by converting the value of the corrected image data into the number of clocks (Pwmclk number) for pulse width modulation.
[0377]
The maximum value maxDi of the horizontal scanning wiring of the corrected image data acquired in step S13 is compared with Dmin (step S14). If maxDi is smaller than Dmin, maxDi = Dmin (step S15). Otherwise, maxDi Does not change.
[0378]
Here, Dmin is the minimum display scan when considering the display scan time (KHDmin) that must be allocated in consideration of the data transfer time to the modulation drive circuit and the non-drive time described above. This is the value (Pwmclk number) of image data that can be displayed in time (KHDmin).
[0379]
In the present embodiment, the shift clock SCLK of the shift register 5 is MCLK divided by 1/2 (details will be described later), and the outputs of the memory A 26 and the memory B 27 are divided into eight layers and are transferred to the shift register 5. Forward. Therefore, the shift time for transferring data for one line is 1280 × 3 (RGB) / 8 layers = 480 clocks (SCLK number). In addition to the shift time, 40 clocks are expected to be used for other processing, and 520 clocks (SCLK number) are secured as the minimum display scanning time (KHDmin) (hereinafter referred to as the minimum display horizontal scanning period). There is also.)
[0380]
This 520 clock is 0.63 times (= 520 / (1648/2)) of the horizontal scanning time of the input image.
[0381]
In the present embodiment, the clock Pwmclk for pulse width modulation is generated as follows by applying phase lock to the horizontal synchronizing signal of the input video signal (720P).
[0382]
In this embodiment, the number of clocks in one horizontal scanning period (1H) of the clock Pwmclk for pulse width modulation is designed to be 280. In the conventional driving method, pulse width modulation is performed with a time determined by the number of 256 clocks, and the remaining 24 clocks are allocated as time such as driving time in the scanning circuit (non-driving time: 1.9 μSec).
[0383]
Therefore, the frequency of Pwmclk is generated by phase-locking the horizontal synchronization signal with a PLL circuit at a frequency division ratio of 1: 280, and a frequency of 12.6 MHz is obtained.
[0384]
Further, the non-driving time must be taken into account within the display horizontal scanning time. It is desirable to provide about 2 μSec as the non-drive time of the modulation wiring. In the present embodiment, since the cycle of Pwmclk is about 79 nSec, 24 clocks (Pwmclk number) are secured as the non-drive time (the non-drive time is 1.9 μSec). Therefore, the value Dmin of the image data that can be displayed in the minimum display horizontal scanning time (KHDmin) is conveniently 280 × 0.63-24 = 153 clocks (Pwmclk number).
[0385]
In other words, even if the maximum value maxDi of one line of corrected image data is smaller than 153 (Dmin), the display scanning time is at least 177 (= 280 × 0.63) clocks (Pwmclk number) (KHDmin) Must be assigned.
[0386]
Steps S14 and S15 are for ensuring the minimum display horizontal scanning time (KHDmin). That is, the maximum values maxDi and Dmin of the corrected image data of the horizontal scanning line are compared. If maxDi is smaller than Dmin, Dmin is substituted into maxDi, and the minimum display horizontal scanning time (which is the lower limit value of the display horizontal scanning period ( KHDmin).
[0387]
In step S16, the display horizontal scanning time (KHDi) is calculated.
[0388]
That is, the display horizontal scanning time (KHDi) is calculated in MCLK units from maxDi calculated in Pwmclk units. Specifically, the number of clocks in the horizontal scanning period determined by the frequency of the horizontal synchronizing signal of the input video signal is multiplied by 5.89 (= 1648/280) to maxDi in Pwmclk units from the ratio of Pwmclk: 280 and MCLK: 1648. Ask.
[0389]
For reference, the time of one horizontal scanning period based on the input video signal 720p is 1648/2 = 824 clocks (SCLK number).
[0390]
After the processing up to step S16 is completed based on the maximum value maxDi of the corrected image data of the i-th line in this way, whether or not the line is the final line of the image data, that is, maxDi for all scanning wirings is input. It is determined whether or not upDi has been calculated (step S17). If it is determined that the final line has not been reached, the processing in steps S12 to S16 is repeated again, and the display horizontal scanning time (KHDi) in which the minimum display horizontal scanning time (KHDmin) is secured for all the scanning wirings is calculated. .
[0390]
In step S18, a process of adjusting the horizontal scanning time of each scanning wiring is performed so that the total horizontal scanning time of all scanning wirings falls within a predetermined time. This predetermined time is a time corresponding to the frame frequency (60 Hz) of the input video signal 720p.
[0392]
That is, when the horizontal scanning time of each scanning wiring is simply assigned so as to include the maximum value maxDi of the corrected image data detected by the line maximum value detector 22, the total scanning time is sufficient for one frame period of the input video signal. It may not be.
[0393]
The display horizontal scanning time (KHDi) thus calculated is summed in step S18 and compared with the time of one frame of the input video signal. Then, for example, a minimum display horizontal scanning time (KHDmin) is added as a display blanking period (addition of KHD721, KHD722,...) As the display blanking period by an amount less than the time of one frame of the input image signal. Adjust the display frame time.
[0394]
When the calculation of the display horizontal scanning time KHDi for each scanning line is completed in this way, a loop is performed until the vertical synchronization signal VD appears (step S19).
[0395]
When the vertical synchronization signal VD is received and the end of one frame is confirmed, the display horizontal scanning time KHDi of each scanning line is loaded into the display timing generation unit 33 before the start of the next frame (step S20).
[0396]
An example of the display scanning time KHDi of each horizontal scanning line calculated by the above processing is shown in the table of FIG. 29 and FIG.
[0397]
In the present embodiment, the processing performed by the microcomputer 34 may be executed by the CPU 102 of the discrete correction data calculation unit and the microcomputer 34 may be omitted.
[0398]
In this embodiment, since the number of sample clocks (number of MCLK) in one horizontal scanning period is designed to be 1648, the number of MCLK in one frame is 750 × 1648 = 1236000 clocks. The number of Pwmclk is 210,000 clocks that is (280/1648) times that number.
[0399]
As shown in the table of FIG. 29, a value obtained by adding the non-driving time 24 clocks (Pwmclk number) to the maximum value maxDi of the corrected image data in one line, or the time required for the shift time and other processing (minimum display horizontal scanning) Time) 89 clocks (Pwmclk number), whichever is longer, is 1H (display horizontal scanning time).
[0400]
For example, for the first line, the value 120 obtained by adding the non-driving time to maxDi exceeds the minimum display horizontal scanning time (KHDmin): 89, so the display horizontal scanning time is 144 clocks (Pwmclk number). Since the value 60 obtained by adding the non-driving time to maxDi is less than the minimum display horizontal scanning time (KHDmin): 89, the display horizontal scanning time is 89 clocks (Pwmclk number).
[0401]
FIG. 30 is a graph of the table of FIG. A longer display horizontal scanning time is allocated to a line with a larger maximum value of the corrected image data, and a minimum display horizontal scanning time (KHDmin): 89 clocks is secured even for a line with a smaller maximum value of the corrected image data. I understand.
[0402]
In addition, the display blanking period is added to the 721 to 728 lines to provide the minimum display horizontal scanning time (KHDmin). However, the display blanking period is changed depending on the maximum value (maxDi) of each horizontal scanning line of the corrected image data. It is also preferable to make it.
[0403]
In this embodiment, as shown in FIG. 18, two frame memories (memory A26 and memory B27) each capable of storing corrected image data for one frame are provided, and the horizontal scanning time described above is provided. During the calculation process, corrected image data for one frame is temporarily stored.
[0404]
These two frame memories are provided so that data can be read from the other frame memory (memory B27) when data is written to one frame memory (for example, the memory A26). Specifically, the contacts of the switches 23, 24, 25, and 29 are selected as a, a, b, and b, respectively, in the odd frame, and vice versa in the even frame.
[0405]
The corrected image data Dout output from the adder 12 is written in the memory A26 in the case of an odd frame and in the memory B27 in the case of an even frame in accordance with the write address signal generated by the W address generator 21. The W address generation unit 21 determines a write address from the horizontal synchronization signal HD and generates a write address signal in synchronization with MCLK.
[0406]
The corrected image data written in the memory A 26 and the memory B 27 is read according to the read address signal generated by the R address generator 28. The R address generation unit 28 uses the scanning time KHDi (i is the horizontal line number) calculated separately above as the timing for reading the line data for each horizontal scanning line, not the horizontal synchronization signal HD included in the input video signal. I = 0, 1, 2,...
[0407]
The data read timing signal, that is, the display timing signal KHD is generated by the display timing generation unit 33 described below.
[0408]
(Display timing generator)
FIG. 31 is a block diagram schematically showing a circuit configuration of the display timing generation unit 33.
[0409]
As shown in the figure, the display timing generation unit 33 includes an H counter 330, a memory 331, a comparator 332, a V counter 333, and a ½ frequency divider 334.
[0410]
The H counter 330 counts MCLK and outputs the counter value to the comparator 332. The counter value of the H counter 330 is reset upon receiving the vertical synchronization signal VD or the output of the comparator 332.
[0411]
The memory 331 is storage means into which the horizontal scanning time KHDi of each horizontal scanning line is loaded from the microcomputer 34. The memory 331 stores the display horizontal scanning time KHD1 of the first horizontal scanning line at address 0, the horizontal scanning time KHD2 of the second display horizontal scanning line at address 1, and the address (i-1) in the following order. The display horizontal scanning time KHDi of the i-th horizontal scanning line is stored. When the address i is input from the V counter 333, the display horizontal scanning time KHDi is output to the comparator 332.
[0412]
The comparator 332 compares the value input from the H counter 330 (MCLK count value) with the value input from the memory 331 (display horizontal scanning time KHDi), and outputs a signal only when they match. . Further, this output signal is input to the H counter 330, the V counter 333 and the ½ frequency divider 334.
[0413]
The V counter 333 counts the output signal of the comparator 332 and outputs the counter value to the memory 331. The counter value of the V counter 333 is reset upon receiving the vertical synchronization signal VD.
[0414]
The 1/2 divider 334 divides MCLK by 1/2 to generate an operation clock SCLK for the shift register 5. Note that the 1/2 frequency divider 334 is reset by the output signal of the comparator 332.
[0415]
The display timing generation unit 33 configured as described above operates as follows.
[0416]
First, the display horizontal scanning time KHDi of each horizontal scanning line is loaded from the microcomputer 34 into the memory 331 before the start of the next frame (before the vertical synchronization signal VD is input). When the vertical synchronization signal VD is input, the counter values of the H counter 330 and the V counter 333 are reset, and processing for one frame is started.
[0417]
In synchronization with MCLK, the V counter 333 outputs a counter value 0 to the memory 331, and in response to this, the memory 331 outputs the display horizontal scanning time KHD 1 for the first line to the comparator 332. On the other hand, the H counter 330 counts MCLK and outputs the counter value N to the comparator 332.
[0418]
A signal is output from the comparator 332 when the counter value N of the H counter 330 becomes equal to the display horizontal scanning time KHD1. The display horizontal scanning time KHD1 is the number of MCLK, and the comparison process here is performed in synchronization with MCLK. Therefore, the output signal from the comparator 332 corresponds to the end of the first line (or the start of the second line). Display timing signal KHD.
[0419]
When the display timing signal KHD is output, the counter value of the H counter 330 is reset and the counter value of the V counter 333 is incremented. Therefore, from here, the V counter 333 outputs the counter value 1 to the memory 331, and the memory 331 outputs the display horizontal scanning time KHD2 of the second line to the comparator 332. Since the H counter 330 starts counting MCLK from 0 again, when the count value becomes KHD2 in the same manner as described above, the display timing signal KHD (end of the second line (or the third line) is output from the comparator 332. (Corresponding to (start)) is output.
[0420]
This process is sequentially repeated to generate a display timing signal KHD having the number of MCLK according to each display horizontal scanning time KHDi for all lines included in one frame.
[0421]
The display timing signal KHD generated in this way is input to the R address generator 28. The R address generator 28 generates a read address signal in accordance with the display timing signal KHD, and outputs the signal to the read side memory via the switch 25.
[0422]
The total number of lines when reading data from the memory A26 and the memory B27 is desirably 720 or more of the effective scanning lines, and more preferably, about 725 to 750 from the timing design margin. (It goes without saying that if the total number of lines for reading is reduced, the display horizontal scanning time allocated to one line increases and the luminance can be increased). In the present embodiment, the number of read lines in a certain frame is 728. In addition, the display timing signal KHD is generated so that the total number of Pwmclk per frame is constant (so as not to change for each frame).
[0423]
(Shift register, latch circuit)
The outputs of the memory A26 and the memory B27 divide the corrected image data for one line into eight outputs, and output the corrected image data SD1 to SD8 of each layer in parallel. The shift register 5 is composed of eight shift registers, and receives the corrected image data SD1 to SD8 of each layer by separate shift registers (see FIGS. 18 and 19).
[0424]
With this configuration, the data transfer time (shift time) from the memory A 26 and the memory B 27 to the shift register 5 can be shortened. Thereby, the “minimum display horizontal scanning time” (KHDmin) in the scanning time calculation process can be shortened, and the degree of freedom of the display horizontal scanning time allocated to each line can be increased. It is to be noted that the same effect can be obtained even if the frame memory output and the shift register are made one, and the reading time of the frame memory is made shorter than the writing time without performing layering.
[0425]
The shift register 5 performs serial / parallel conversion of the corrected image data SD1 to SD8 input serially into parallel image data (ID1 to IDN) for each modulation wiring, and outputs the parallel image data to the latch circuit 6. The latch circuit 6 latches data from the shift register 5 by the timing signal Dataload immediately before the start of one horizontal scanning period. The output of the latch circuit 6 is supplied to the modulation circuit 8 as parallel image data D1 to DN.
[0426]
In this embodiment, the image data ID1 to IDN and D1 to DN are each 9-bit image data.
[0427]
The operation timing of the shift register 5 is based on the shift clock SCLK from the display timing generator 33.
[0428]
(Details of modulation circuit)
Parallel image data D <b> 1 to DN that are outputs of the latch circuit 6 are supplied to the modulation circuit 8.
[0429]
As shown in FIG. 32, the modulation circuit 8 is a pulse width modulation circuit (PWM circuit) including a PWM counter 80, a comparator 81 and a switch 82 such as an FET for each modulation wiring, and is supplied from the latch circuit 6. A modulation signal (voltage pulse) that is pulse width modulated in accordance with the corrected image data D1 to DN is applied to each modulation wiring.
[0430]
The relationship between the image data D1 to DN and the output pulse width of the modulation circuit 8 is linear as shown in FIG.
[0431]
FIG. 34 shows three examples of the output waveform of the modulation signal output from the modulation circuit 8.
[0432]
In the figure, the upper waveform is a waveform when the input data to the modulation circuit 8 is 0, and the central waveform is 255 input data to the modulation circuit 8 (this is not driven from the horizontal scanning time of the input video signal). The waveform obtained when the time is subtracted and is the maximum value in the horizontal scanning time in the conventional driving method, and the lower waveform are waveforms when the input data to the modulation circuit 8 is 350.
[0433]
It can be clearly seen that when the input data to the modulation circuit 8 is 350, it is longer than the horizontal scanning time of the input video signal.
[0434]
In FIG. 32, D1 to DN are corrected image data corresponding to each column 1 to N of the modulation wiring supplied from the latch circuit 6, Pwmstart is a synchronous clear signal of the PWM counter, and Pwmclk is a clock of the PWM counter. XD1 to XDN represent the outputs of the first to Nth columns (N = 1280 × 3) of the modulation circuit 8.
[0435]
When one horizontal scanning period starts, the latch circuit 6 latches the image data and transfers the data to the modulation circuit 8.
[0436]
The PWM counter 80 starts counting based on Pwmstart and Pwmclk.
[0437]
A comparator 81 provided for each column compares the count value of the PWM counter with the image data of each column, and outputs High when the value of the PWM counter is greater than or equal to the image data, and outputs Low during other periods. To do.
[0438]
The output of the comparator 81 is connected to the gate of a switch comprising CMOS inverters in each column. During the period when the output of the comparator is Low, the pMOS transistor on the upper side (VPWM side) in the figure is ON and the lower side (GND side). The nMOS transistor is turned off, and the modulation wiring is connected to a reference voltage source for applying the voltage VPWM.
[0439]
On the contrary, during the period when the output of the comparator is High, the upper pMOS transistor in the figure is turned off, the lower nMOS transistor is turned on, and the modulation wiring is connected to a reference voltage source that provides the GND potential. As each unit operates as described above, the pulse width modulation signal output from the modulation circuit 8 has a waveform in which the rising edges of the pulses are synchronized as shown in FIG.
[0440]
Although not shown in particular, it goes without saying that the above Dataload and Pwmstart are synchronized with the display timing signal KHD.
[0441]
(Scanning drive circuit)
The scan driving circuits 2A and 2B select or not select the selection voltage Vs supplied from the reference voltage sources 222 and 223 to the connection terminals Dx1 to DxM in order to sequentially scan and display the display panel one row at a time in one horizontal scanning period. This circuit selectively outputs the voltage Vns (see FIG. 35).
[0442]
The scanning drive circuits 2A and 2B sequentially switch the selected scanning wiring every horizontal scanning period in synchronization with the scanning control signal signal Tscan, and all scanning wirings in one frame period, here, one vertical scanning period. The scanning selection drive is performed.
[0443]
The scanning control signal Tscan is a signal synchronized with the display timing signal KHD of each scanning line generated by the display timing generator 33. The display timing signal KHD itself can be used as the scanning control signal Tscan.
[0444]
As shown in FIG. 35, the scanning drive circuits 2A and 2B each include M switch arrays 224, a shift register 221 and the like. These switches are preferably composed of bipolar transistors or FETs.
[0445]
In order to reduce the voltage drop in the scanning wiring, the scanning drive circuit is preferably connected to both ends of the scanning wiring of the display panel 1 and driven from both ends as shown in FIG. In this case, it is preferable to employ a circuit configuration that can reverse the output order of the scanning signals output from the output terminals so that the one-chip integrated circuit can be easily mounted on either end. Such a circuit configuration can be easily designed by using a bidirectional shift register.
[0446]
When an image is displayed using such a display device, it is possible to correct the amount of voltage drop in the scanning wiring, which has been a problem in the past, and to improve the deterioration of the display image caused by the correction.
[0447]
Also, correction data can be calculated discretely, and correction data can be calculated very easily by interpolating between the points calculated discretely. It has a very good effect such as being able to realize it with wear.
[0448]
Then, the voltage drop generated in the scanning wiring is corrected, and the image is displayed with a luminance with respect to the resistance value of the scanning wiring of 0Ω (the luminance is displayed larger than that in the case of driving in a state where the voltage drops due to the scanning wiring resistance). ).
[0449]
(Second Embodiment)
In the first embodiment, in the display scanning time calculation process, as described above, the display horizontal scanning time of each line is assigned so as to include the maximum value maxDi of the corrected image data detected by the line maximum value detector 22. It was. Then, it is possible to correct the voltage drop of the scanning wiring and display an image without lowering the luminance. However, depending on the image, the total display horizontal scanning time, which is the sum of the assigned display horizontal scanning time for one frame, may exceed one frame time of the input video. The present embodiment improves this point.
[0450]
The difference between the present embodiment and the first embodiment is that the display scanning time of each scanning line is simply assigned so as to include the maximum value maxDi of the corrected image data of the scanning wiring of each horizontal scanning line. When the total horizontal scanning time is expected to exceed one frame period of the input video signal, the display horizontal scanning time and the corrected image data are adjusted so as to be within one frame period. It is.
[0451]
The overlapping parts such as the appearance of the display panel of the image display apparatus according to the present embodiment, the electrical connection of the display panel, the characteristics of the surface conduction electron-emitting device, and the driving method of the display panel are the same as those in the first embodiment. is there.
[0452]
Here, in order to reduce the price of the display device, a case where a one-side scanning configuration is used as shown in FIG. 36 will be described as an example.
[0453]
In a digital circuit, the data width (number of bits) that can be handled by the circuit is limited. This data width is generally determined in consideration of the cost of hardware and the like. In particular, in the case of the configuration in which the pulse width modulation is performed according to the corrected image data as in the present embodiment, since the pulse width needs to be modulated so as to be within one horizontal scanning period, the increase in the data width accompanying the correction, In other words, an increase in the number of gradations may require an increase in the operation clock of the modulation circuit. Therefore, although unnecessary radiation and power consumption may increase, the operation clock can be lowered by reducing the data width input to the pulse width modulator by using a dither method or the like as necessary.
[0454]
On the other hand, an increase in the corrected image data may cause a so-called overflow problem. That is, when correction data is simply added to image data, if the result of the calculation exceeds the data width that can be handled by the pulse width modulator, bit wrapping occurs, and the display image is inverted. The image is disturbed.
[0455]
For this reason, in this embodiment, a maximum value of corrected image data is calculated and determined in advance, and a pulse width modulator having a bit width corresponding to the maximum value is provided.
[0456]
Then, the display horizontal scanning time and the corrected image data are adjusted so that the total display horizontal scanning time does not exceed one frame period of the input video signal.
[0457]
(Explanation of functions of the entire system and each part)
The signal processing circuit hardware of the image display apparatus according to the present embodiment incorporating the correction data calculation means will be described.
[0458]
FIG. 37 is a block diagram showing an outline of the circuit configuration. FIG. 37 shows a circuit related to determination of the scanning time of the scanning wiring. The input (I) of the circuit shown in FIG. 37 is an output from the same circuit as that shown in FIG. Also, the output (II) of the circuit shown in FIG. 37 is input (II) to the circuit shown in FIG. The basic configuration is the same as in FIG.
[0459]
Reference numeral 31 denotes a gain register as image data adjusting means for adjusting the corrected image data in response to the calculation result of the microcomputer 34. This part is different from the configuration of FIG.
[0460]
Hereinafter, the configuration of the display device of the present embodiment will be described in detail with reference to FIGS. 17, 37, and 36.
[0461]
(Synchronous signal separation circuit, timing generation circuit, inverse γ processing unit)
This is the same as in the first embodiment.
[0462]
(Data array converter)
This is the same as in the first embodiment.
[0463]
(Correction data calculation means)
This is the same as in the first embodiment.
[0464]
(Discrete correction data calculation unit)
This is the same as in the first embodiment.
[0465]
(Correction data interpolation unit)
This is the same as in the first embodiment.
[0466]
(Delay circuit 19)
This is the same as in the first embodiment.
[0467]
(Adder 12)
This is the same as in the first embodiment.
[0468]
(About control of horizontal scanning period)
36, the scanning wiring resistance is about 5Ω, the device current of the surface conduction electron-emitting device is about 0.5 mA, the number of devices is 720 × 1280 × 3 (RGB), and 8-bit width image data. The maximum value of the corrected image data obtained by correcting (maximum: 255) is about 1000. For this reason, the bit width of the pulse width modulator is designed to be 10 bits. Here, the bit width of the pulse width modulator may be 8 bits as in the past, and the lower 2 bits may be expressed using a dither method or the like.
[0469]
(Line maximum value detector, scanning time calculation processing in microcomputer)
The corrected image data Dout output from the adder 12 is input to the line maximum value detector 22 (FIG. 37). The line maximum value detector 22 performs processing for detecting the maximum value from the corrected image data for one line for each line data.
[0470]
Then, the microcomputer 34 uses the maximum value of the corrected image data detected by the line maximum value detector 22 to calculate the horizontal scanning time of each scanning wiring according to the flowchart of FIG.
[0471]
The microcomputer 34 loops and waits until the vertical synchronization signal VD appears (step S21). When the vertical synchronization signal VD is received, a loop is executed until the horizontal synchronization signal HD appears (step S22). When the horizontal synchronization signal HD is received, processing for one line is started.
[0472]
First, the maximum value maxDi (i: line number) of the corrected image data of the scanning wiring is acquired from the line maximum value detector 22 (step S23), and upDi is calculated (step S24). Note that maxDi is a value obtained by converting the value of the corrected image data into the number of clocks (Pwmclk number) for pulse width modulation.
[0473]
The calculation of upDi is performed according to the flowchart of FIG. The maximum values maxDi and Dmin of the scanning wiring of the corrected image data acquired in step S23 are compared (step S241). If maxDi is larger than Dmin, the difference (maxDi−Dmin) is set to upDi (step S242). In other cases, upDi is set to 0 (step S243).
[0474]
Here, Dmin is the minimum display horizontal when considering the display horizontal scanning time (KHDmin) that must be assigned in consideration of the data transfer time to the modulation means and the non-driving time. This is the value (Pwmclk number) of image data that can be displayed in the scanning time (KHDmin).
[0475]
In the present embodiment, the shift clock SCLK of the shift register 5 is MCLK divided by 1/2 (details will be described later), and the outputs of the memory A 26 and the memory B 27 are divided into eight layers and are transferred to the shift register 5. Forward. Therefore, the shift time for transferring data for one line is 1280 × 3 (RGB) / 8 layers = 480 clocks (SCLK number). In addition to the shift time, 40 clocks are expected to be used for other processing, and 520 clocks (SCLK count) are secured as the minimum display horizontal scanning time (KHDmin) (hereinafter referred to as the minimum display horizontal scanning period). Sometimes). In this embodiment, the clock Pwmclk for pulse width modulation has the same frequency as the shift clock SCLK.
[0476]
Further, the non-driving time must be taken into account within the display horizontal scanning time. It is desirable to provide about 2 μSec as the non-drive time of the modulation wiring. In this embodiment, since the cycle of Pwmclk is about 27 nSec, 74 clocks (Pwmclk number) may be secured as the non-drive time. Therefore, the value Dmin of image data that can be displayed with the minimum display horizontal scanning time (KHDmin) is conveniently 520-74 = 446 clocks (Pwmclk number). That is, even if the maximum value maxDi of one line of corrected image data is smaller than 446 (Dmin), a time (KHDmin) corresponding to a minimum of 520 clocks (Pwmclk number) must be allocated as the display horizontal scanning time.
[0477]
The calculation of the flowchart of FIG. 39 is for ensuring the minimum display scanning time (KHDmin). The upDi obtained here represents the amount by which the maximum value maxDi of the correction image data of the scanning wiring exceeds Dmin (when maxDi is smaller than Dmin, 0 is entered in upDi).
[0478]
For reference, the time of one horizontal scanning period based on the input video signal 720p is 1648/2 = 824 clocks (Pwmclk number).
[0479]
When upDi is calculated based on the maximum value maxDi of the corrected image data of the i-th line in this way, upDi is calculated by inputting whether or not the line is the last line of the image data, that is, maxDi for all scanning lines. It is determined whether or not (step S25). If it is determined that the final line has not been reached, the processes in steps S22 to S25 are repeated again, and the process proceeds to the next step when upDi is calculated for all scan lines.
[0480]
In steps S26 and S27, a process of adjusting the horizontal scanning time of each scanning line is performed so that the total horizontal scanning time of all scanning lines falls within a predetermined time. The predetermined time here is one frame period of the input video signal, and specifically, is a time corresponding to the frame frequency (60 Hz) of the input video signal 720p.
[0481]
That is, when the horizontal scanning time of each scanning line is simply assigned so as to include the maximum value maxDi of the corrected image data detected by the line maximum value detector 22, the total horizontal scanning time is one frame period of the input image signal. In such a case, the gain is adjusted with respect to the horizontal scanning time of each scanning line so as to be within one vertical scanning period (one frame time) as a whole. is there. Since it is necessary to secure the minimum display horizontal scanning time (KHDmin) for each scanning line as described above, this gain adjustment is performed on upDi.
[0482]
Therefore, first, in step S26, a sum SumD of upDi for all scanning lines (720 lines) is calculated. Next, using SumD, gain calculation and calculation of the scanning time of each scanning line are performed (step S27).
[0483]
The gain calculation and the calculation of the scanning time of each scanning line are performed according to the flowchart of FIG.
[0484]
In the flowchart, in steps S271 to S276, a gain YG determination process for uniformly multiplying the corrected image data in the frame from the upDi of each scanning line is performed.
[0485]
First, in step S271, YLD is obtained by dividing ALLD by SumD. In this ALLD, when all scanning wirings are driven with time distribution within one frame period, the minimum display time (KHDmin) for all scanning wirings is calculated from the number of Pwmclk corresponding to the time that the modulation signal driving time can be allocated to the maximum. Is the value obtained by subtracting. Since the number of effective scanning lines of the input video signal 720p is 720, the total number of scanning lines is 750.

And
[0486]
When YG calculated in this way is larger than 1 (step S272), YG is reset to 1 (step S273). The fact that SumD is smaller than ALLD means that even if the horizontal scanning time of each scanning line is simply assigned so as to include the maximum value maxDi of the corrected image data detected by the line maximum value detector 22, the total horizontal scanning time is calculated. This is because it does not exceed one frame period of the input video signal, and it is not necessary to adjust the gain.
[0487]
Next, when the gain YG is smaller than 1, each display scanning time KHDi (i is a horizontal scanning line number, i = 1, 2,...) Is adjusted using the gain YG obtained here (step 1). In step S274, a multiplier (DGAIN) of the corrected image data is calculated so as to be within each display scanning time KHDi after the adjustment. (Step S275). Specifically, the display scanning time (KHDi) is
KHDi = (upDi × YG + KHDmin) × 2-1
The gain DGAIN for the corrected image data is calculated as follows.
[0488]
DGAIN = (upDmax × YG + Dmin) / (upDmax + Dmin)
Here, upDmax is the maximum value of upDi in the frame. Calculate as follows. The KHDi that determines each horizontal scanning time is determined by doubling the number because the number of MCLK is a unit. Here, upDi is based on the number of Pwmclk.
[0489]
The display horizontal scanning time (KHDi) thus calculated is summed in step S276 and compared with the time of one frame of the input video signal. Then, as the display blanking period, for example, a minimum display scanning time (KHDmin) is added (addition of KHD721, KHD722,...) As the display blanking period, and the frame time of the input video is displayed. Match the frame times as much as possible.
[0490]
When the calculation of the gain DGAIN and the display scanning time KHDi of each scanning line is finished in this way (returning to the flowchart of FIG. 38), a loop is performed until the vertical synchronizing signal VD appears (step S28).
[0491]
When the vertical synchronization signal VD is received and the end of one frame is confirmed, the display scanning time KHDi of each scanning line is loaded into the display timing generation unit 33 (step S29) and the gain DGAIN is set to the gain register 31 before the start of the next frame. (Step S30).
[0492]
An example of the display horizontal scanning time KHDi of each scanning wiring calculated by the above processing is shown in FIGS.
[0493]
In the present embodiment, the processing performed by the microcomputer 34 may be executed by the CPU 102 of the discrete correction data calculation unit, and the microcomputer 34 may be omitted.
[0494]
In this embodiment, since the number of sample clocks (the number of MCLK) in one horizontal scanning period is designed to be 1648, the number of MCLKs in one frame is 750 × 1648 = 1236000 clocks (the number of Pwmclk is 618000 clocks that is half that number). ).
[0495]
As shown in the table of FIG. 41, the value obtained by adding the non-drive time 74 clocks (Pwmclk number) to the maximum value maxDi of the corrected image data in one line, or the transfer time (shift time) of image data and other processing The longer one of the required time (minimum display horizontal scanning time) 520 clocks (Pwmclk number) is the one horizontal scanning time of the display panel.
[0496]
For example, since the value 554 obtained by adding the non-driving time to maxDi exceeds the minimum display horizontal scanning time (KHDmin): 520 for the first line, the display horizontal scanning time becomes 554 clocks (Pwmclk number). Since the value 394 obtained by adding the non-driving time to maxDi is less than the minimum display horizontal scanning time (KHDmin): 520, the display horizontal scanning time is 520 clocks (Pwmclk number).
[0497]
FIG. 42 is a graph of the table of FIG. A longer display scanning time is allocated to a line having a larger maximum value of the corrected image data, and a minimum display scanning time (KHDmin): 520 clocks is secured for a line having a smaller maximum value of the corrected image data. Recognize.
[0498]
In addition, the display blanking period is added to provide the minimum display scanning time (KHDmin) for the 721 to 750 lines. However, the display blanking period varies depending on the maximum value (maxDi) of each scanning wiring of the corrected image data.
[0499]
The control method of the two frame memories (memory A26, memory B27) is the same as that in the above-described embodiment. In the case of YG <1, the values of KHDi and DGAIN are obtained by the above-described flow, and the display horizontal scanning period is determined by this.
[0500]
(Display timing generator)
The display timing generation unit 33 of the present embodiment is the same as the display timing generation unit 33 (FIG. 31) of the first embodiment.
[0501]
Similar to the first embodiment, the display timing signal KHD having the number of MCLKs according to each display scanning time KHDi is generated for all lines included in one frame.
[0502]
The display timing signal KHD generated in this way is input to the R address generator 28. The R address generator 28 generates a read address signal in accordance with the display timing signal KHD, and outputs the signal to the read side memory via the switch 25.
[0503]
The total number of lines when reading data from the memory A26 and the memory B27 is preferably 720 or more of the effective scanning lines, and more preferably, about 730 to 750 from the timing design margin. Is good. Needless to say, if the total number of lines at the time of reading is reduced, the display scanning time allocated to one line is increased and the luminance can be increased. In this embodiment, the number of readout lines in one frame is set to 730, and the total number of Pwmclk in one frame is constant and the display timing signal KHD is generated so as not to change for each frame. in this case,
ALLD = 730 (1648 / 2−KHDmin) +20 (1648/2)
It becomes.
[0504]
(Gain register)
As shown in FIG. 37, the corrected image data Dout temporarily stored in the memory A 26 or the memory B 27 is output to the shift register 5 in accordance with the read address signal from the R address generator 28.
[0505]
At this time, the gain register 31 applies a gain to the corrected image data Dout according to the gain DGAIN loaded from the microcomputer 34 in units of frames.
[0506]
The image data is adjusted by applying the gain DGAIN obtained as described above to the corrected image data. Thus, the pulse width is prevented from exceeding the predetermined display horizontal scanning time when modulated by the modulation circuit 8.
[0507]
(Shift register, latch circuit)
The configuration and operation of the shift register and the latch circuit are basically the same as those in the above-described embodiment, but here, the image data ID1 to IDN and D1 to DN are each 10-bit image data instead of 9-bit. .
[0508]
(Details of modulation means)
Parallel image data D1 to DN which are outputs of the latch circuit 6 are supplied to the modulation circuit 8 shown in FIG. The basic configuration of the modulation circuit 8 is the same as that of the above-described embodiment.
[0509]
The relationship between the 10-bit image data D1 to DN and the output pulse width of the modulation circuit 8 is linear as shown in FIG.
[0510]
FIG. 45 shows three examples of output waveforms of the modulation circuit. In the figure, the upper waveform is the waveform when the input data to the modulation circuit 8 is 0, and the center waveform is the input data to the modulation circuit 750 (the non-driving time is subtracted from the horizontal scanning time of the input video signal). Value, the maximum value in the conventional horizontal scanning time), and the lower waveform are waveforms when the input data to the modulation circuit is 1023. In this case, a time modulation signal longer than the horizontal scanning time of the input video signal is output.
[0511]
(Scanning drive circuit)
The configuration and operation of the scan drive circuit 2 of the present embodiment are the same as those of the first embodiment.
[0512]
In addition, as shown in the first embodiment, in order to reduce the voltage drop in the lengthened scan wiring as the display size increases, two sets of scan drive circuits are provided on the display panel 1. It is also preferable to connect to both ends of the scanning wiring and drive from both ends.
[0513]
According to the present embodiment, it is possible to correct the amount of voltage drop in the scanning wiring, and to improve display image degradation caused by the amount of voltage drop.
[0514]
Also, correction data can be calculated discretely, and correction data can be calculated very easily by interpolating between the points calculated discretely. It can be realized with wear.
[0515]
Similarly to the first embodiment, the display horizontal scanning time of each scanning wiring is appropriately allocated according to the maximum value of the corrected image data, thereby correcting the voltage drop generated in the scanning wiring and the luminance. To display images.
[0516]
Further, by securing the minimum display horizontal scanning time KHDmin, the gain YG is applied to adjust the horizontal scanning period, and the corrected image data is adjusted by multiplying the corrected image data by the gain DGAIN. Even corrected image data whose total horizontal scanning time exceeds a predetermined time can be displayed without degrading the image quality.
[0517]
(Third embodiment)
Next, a third embodiment of the present invention will be described.
[0518]
The difference between the present embodiment and the second embodiment is that the display horizontal scanning time of each scanning line is simply assigned so as to include the maximum value maxDi of the corrected image data of the pixels on each scanning wiring. However, the processing method when the total horizontal scanning time exceeds one frame period of the input video signal is different. Other parts are the same as those in the second embodiment.
[0519]
In the second embodiment, the gain DGAIN is added to the corrected image data so that the longest pulse width of the modulation signal corresponding to the display horizontal scanning period KHDi is within the display horizontal scanning time KHDi adjusted by the gain YG. After that, pulse width modulation was performed to generate a modulated signal.
[0520]
In the present embodiment, the correction image data is limited by the limiter so that the corresponding modulation signal falls within the display scanning time KHDi adjusted by the gain YG, and then pulse width modulation is performed.
[0521]
(Explanation of functions of the entire system and each part)
The hardware of the display device according to the present embodiment incorporating the correction data calculation means will be described.
[0522]
FIG. 46 is a block diagram showing an outline of a circuit configuration according to the present embodiment. The circuit relating to the input of the video signal and the correction of the image data is the same as in FIG. 17 shown in the first and second embodiments. The display panel, scan drive circuit, and modulation drive circuit are the same as in the second embodiment.
[0523]
(About limiter operation)
The main parts different from the third embodiment are the parts of the limiter 51 and limit data memory 52 in FIG.
[0524]
The limit data memory 52 stores a limit data value (LimDi) corresponding to an i-th scanning wiring described later. Then, the limit data value (LimDi) stored corresponding to the selected scanning wiring is output to the limiter 51. The limiter 51 replaces the corrected image data having a value equal to or larger than the limit data value (LimDi) output from the limit data memory 52 with the limit data value (LimDi) and outputs it.
[0525]
In the second embodiment, the value of the corrected image data is stored within the display scanning time KHDi by multiplying the corrected image data by the gain DGAIN. In the present embodiment, the same effect is realized by replacing the corrected image data having a value equal to or larger than the limit data value (LimDi) with the limit data value (LimDi) by the limiter 51 and outputting the result.
[0526]
(About scanning time control)
As in the second embodiment, the scanning time of each scanning wiring is adaptively allocated according to the maximum value of the corrected image data.
[0527]
(Maximum line value detector, calculation process of horizontal scanning period in microcomputer)
The corrected image data Dout output from the adder 12 of FIG. 17 is input to the line maximum value detector 22 (see FIG. 46). Similar to the second embodiment, the line maximum value detector 22 performs a process for detecting the maximum value from the corrected image data for one line for each line data.
[0528]
Then, the microcomputer 34 uses the maximum value of the corrected image data detected by the line maximum value detector 22 to calculate the horizontal scanning time of each scanning wiring according to the flowchart of FIG.
[0529]
In FIG. 47, steps S31 to S36 are the same operations as steps S21 to S26 in the flowchart (FIG. 38) of the second embodiment. The operation in step S34 also performs the process shown in the flowchart of FIG.
[0530]
Calculation of the limit data value (LimDi) for each scanning wiring that defines the display horizontal scanning drive time (KHDi) and the maximum value of the corrected image data from the sum SumD of upDi and upDi calculated up to step S36 (step S37) ) Is performed according to the flowchart of FIG.
[0531]
In the flowchart, in steps S371 to S373, the gain YG to be uniformly applied to the upDi of each scanning line within the frame is determined.
[0532]
First, similarly to the second embodiment, YG is obtained by dividing ALLD by SumD in step S371. If the input video signal is 720p,

It becomes.
[0533]
When YG calculated in this way is 1 or more (step S372), YG is reset to 1 (step S373).
[0534]
Next, when YG is smaller than 1, each display horizontal scanning time KHDi is adjusted using the gain YG obtained here (step S374), and corrected so as to be within each adjusted display horizontal scanning time KHDi. A limit data value (LimDi) for the image data is calculated. (Step S375). Specifically, the display horizontal scanning time (KHDi) is
KHDi = (upDi × YG + KHDmin) × 2-1
In addition, the limit data value (LimDi) for the corrected image data is
LimDi = upDi × YG + Dmin
Calculate as follows. The KHDi that determines each scanning time is obtained by doubling the number because the number of MCLK is a unit. This is because upDi uses the number of Pwmclk as a unit.
[0535]
The display horizontal scanning time (KHDi) calculated in this way is summed in step S376 and compared with the time of one frame of the input video. For example, a minimum display horizontal scanning time (KHDmin) is added as a display blanking period by an amount less than the time of one frame of the input image (addition of KHD721, KHD722 ...), and the frame time of the input image And the display frame time.
[0536]
When the calculation of the limit data value LimDi and the display horizontal scanning time KHDi of each scanning line is thus completed, the process returns to the flowchart of FIG. 47 again, and a loop is performed until the vertical synchronization signal VD appears (step S38).
[0537]
When the vertical synchronization signal VD is received and the end of one frame is confirmed, the scan time KHDi of each scan line is loaded into the display timing generation unit 33 (step S39) and the limit data value LimDi is set to the limit data before the start of the next frame. The data is loaded into the memory 52 (step S40).
[0538]
In the present embodiment, the microcomputer 34 can be omitted by causing the CPU 102 of the discrete correction data calculation unit to execute processing performed by the microcomputer 34.
[0539]
(Limit data memory, limiter)
The corrected image data Dout temporarily stored in the memory A26 or the memory B27 is output to the shift register 5 in accordance with the read address signal from the R address generator 28 (see FIG. 46).
[0540]
At this time, the limit data memory 52 limits the value of the corrected image data Dout according to the limit data value LimDi loaded from the microcomputer 34.
[0541]
In the above arithmetic processing, as described above, when the horizontal scanning time of each line is assigned so as to include the maximum value maxDi of the corrected image data detected by the line maximum value detector 22, the total horizontal scanning time is 1 frame. When the period is exceeded, the gain of the scanning time for each line is adjusted.
[0542]
Therefore, when the display scanning time KHDi is adjusted by applying a gain YG smaller than 1, corrected image data to be restricted is generated. The data is a corrected image that generates a modulation signal having a pulse width corresponding to a time equal to or greater than a value obtained by subtracting the non-driving time from the display horizontal scanning time in accordance with the adjustment of the horizontal scanning time by the gain YG. It is data. That is, the limiter 51 limits the corrected image data that is greater than or equal to the limit data value LimDi calculated for each scanning wiring stored in the limit data memory 52.
[0543]
That is, the limit data memory 52 outputs LimD1 for the data of the first scanning wiring, LimD2 for the data of the second scanning wiring, and LimDi for the data of the i-th scanning wiring. This can be realized, for example, by counting an address counter (not shown) with a KHD signal. The limiter 51 replaces the corrected image data having a value equal to or larger than the limit data value (LimDi) output from the limit data memory 52 with the limit data value (LimDi) and outputs it. This is to prevent the pulse width from exceeding the selection period of the horizontal scanning period when modulated by the modulation circuit 8.
[0544]
In this embodiment, with such a configuration, it is possible to correct the voltage drop generated in the scanning wiring and to increase the luminance and display the image.
[0545]
Furthermore, a high-quality image can be displayed by controlling one frame by a limiter for the corrected image data.
[0546]
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described.
[0547]
The difference between the present embodiment and the third embodiment is the scanning time calculation process in the microcomputer. When the display horizontal scanning time of each scanning line is simply assigned so as to include the maximum value maxDi of the corrected image data of the scanning wiring, the total horizontal scanning time may exceed one frame period of the input video signal. When predicted, the display frame period is controlled by devising the calculation processing of the horizontal scanning time in the microcomputer. Other parts are the same as those in the third embodiment.
[0548]
In the third embodiment, the display horizontal scanning time KHDi is adjusted by multiplying the display horizontal scanning time by the gain YG. Further, the corrected image data is limited by the limiter so that the longest time of the modulation signal subjected to pulse width modulation of the corresponding scanning line is equal to or shorter than the display horizontal scanning time KHDi.
[0549]
On the other hand, in this embodiment, when the display horizontal scanning time of each scanning line is simply assigned so as to include the maximum value maxDi of the corrected image data of the scanning wiring, the total scanning time is one frame period of the input video signal. This is a method of limiting the display horizontal scanning time exceeding a predetermined reference so as not to exceed.
[0550]
(Explanation of functions of the entire system and each part)
The circuit configuration of the image display apparatus according to the present embodiment incorporating the correction data calculation means is the same as that shown in the third embodiment (FIGS. 17, 36, and 46).
[0551]
The difference between this embodiment and the third embodiment is the processing content described below.
[0552]
(Maximum line value detector, calculation processing in microcomputer)
The corrected image data Dout output from the adder 12 of FIG. 17 is input to the line maximum value detector 22 (see FIG. 46). Similar to the second embodiment, the line maximum value detector 22 performs a process for detecting the maximum value from the corrected image data for one line for each line data.
[0553]
Then, the microcomputer 34 uses the maximum value of the corrected image data detected by the line maximum value detector 22 to calculate the scanning time of each scanning wiring according to the same flowchart as in FIG.
[0554]
The operation of this embodiment is the same as that of the third embodiment except for step S37 in FIG. The difference from the third embodiment is only the processing content of step S37 (see FIG. 49).
[0555]
47. Calculation of limit data (LimDi) for each scanning wiring defining the display horizontal scanning drive time (KHDi) and the maximum value of the corrected image data from the sum SumD of upDi and upDi calculated up to step S36 in FIG. Step S37) is performed according to the flowchart of FIG.
[0556]
In the flowchart, processing is performed to uniformly limit the upDi of each scanning line within the frame and to limit the corresponding corrected image data.
[0557]
First, in step S471, LimD is set. The value obtained by subtracting Dmin from the maximum value that can be taken as corrected image data as this value, that is, the corrected image corresponding to the minimum scanning time KHDmin from the maximum value of the corrected image data when all the input image data of the scanning wiring is the maximum value. A value obtained by subtracting the data value Dmin, or more, is preferable. Next, in step S472, YLD is obtained by dividing ALLD by SumD as in the third embodiment.
[0558]
When YG calculated in this way is larger than 1 (step S473), the process proceeds to the next process (step S478).
[0559]
Next, when YG is smaller than 1, each display horizontal scanning time KHDi is adjusted as follows.
[0560]
UpDi and LimD corresponding to all scanning wirings are compared, and UpDi and LimD are compared (step S474). If UpDi is larger than LimD, the process proceeds to step S475, and LimD is substituted into UpDi. Therefore, the new UpDi is limited to a value less than or equal to LimD.
[0561]
In step S476, 1 is subtracted from the value of LimD. Next, SumD is newly calculated in step S477.
[0562]
Then, the process returns to step S472 for calculating YG. Next, YG is compared with 1 in S473. If YG is smaller than 1, steps S474 to S477 are repeated until YG becomes larger than 1.
[0563]
UpDi is limited until YG is greater than 1, that is, until the sum of the display horizontal scanning times does not exceed one frame period of the input video signal.
[0564]
When YG is greater than 1, the process moves to step S478. In step S478, each display horizontal scanning time KHDi is determined from the limited upDi.
[0565]
Specifically, the display horizontal scanning time (KHDi) is
KHDi = (upDi + KHDmin) × 2-1
Calculate as follows. That is, calculation is performed by adding upDi adjusted in the above-described flow to the minimum display horizontal scanning time (KHDmin) (an amount obtained by multiplying the correction image data corresponding to the minimum display horizontal scanning time by a value obtained by subtracting the correction image data). .
[0566]
The KHDi that determines each display horizontal scanning time is obtained by doubling it because the number of MCLK is a unit.
[0567]
Next, in step S479, the limit data value (LimDi) for the corrected image data is set so that the duration from the start to the end of the pulse width modulated signal of the modulation circuit 8 falls within each adjusted display horizontal scanning time KHDi. )
LimDi = upDi + Dmin
Calculate as follows.
[0568]
The display horizontal scanning time (KHDi) thus calculated is summed in step S480 and compared with the time of one frame of the input video signal. As a display blanking period, for example, KHD721, KHD722. . . Like KHD730, the minimum display scanning time (KHDmin) is added to match the frame time of the input video signal with the display frame time.
[0569]
When the calculation of the limit data value LimDi and the display horizontal scanning time KHDi of each scanning line is completed in this way, a loop is performed until the vertical synchronization signal VD appears (see step S38 in FIG. 47).
[0570]
When the vertical synchronization signal VD is received and the end of one frame is confirmed, the scan time KHDi of each scan line is loaded into the display timing generation unit 33 (step S39) and the limit data value LimDi is set to the limit data before the start of the next frame. The data is loaded into the memory 52 (step S40).
[0571]
In the present embodiment, the processing performed by the microcomputer 34 may be executed by the CPU 102 of the discrete correction data calculation unit, and the microcomputer 34 may be omitted.
[0572]
(Limit data memory, limiter)
The corrected image data Dout temporarily stored in the memory A26 or the memory B27 is output to the shift register 5 in accordance with the read address signal from the R address generator 28.
[0573]
At this time, the limit data memory 52 limits the value of the corrected image data Dout according to the limit data value LimDi loaded from the microcomputer 34.
[0574]
That is, the limit data memory 52 outputs LimD1 for the data of the first scanning wiring, LimD2 for the data of the second scanning wiring, and LimDi for the data of the i-th scanning wiring. The corrected image data having a value greater than or equal to the limit data value (LimDi) output from the data memory 52 is replaced with the limit data value (LimDi) and output.
[0575]
In this embodiment, with such a configuration, it is possible to correct the voltage drop generated in the scanning wiring and to increase the luminance and display the image.
[0576]
Further, when it is predicted that the total display horizontal scanning time of one frame exceeds a predetermined time, for example, the time of one frame of the input image signal, the display horizontal scanning of one frame is limited from the long display horizontal scanning time. A limiter is applied to the corrected image data so as not to exceed a predetermined display horizontal scanning time after the total time is kept within a predetermined time. Thereby, a high-quality image can be displayed.
[0577]
As described above, according to the first to fourth embodiments of the present invention, the horizontal scanning time of each scanning wiring is appropriately allocated according to the maximum value of the corrected image data. Without lowering the brightness, it is possible to correct the voltage drop of the scanning wiring with high accuracy and perform high brightness display.
[0578]
Further, by adjusting the horizontal scanning time and the corrected image data, the sum of the display horizontal scanning times in one frame can be prevented from exceeding a predetermined time.
[0579]
In the first to fourth embodiments, an example in which the current flowing through the scanning wiring is large and the voltage drop of the scanning wiring is corrected has been described. In the case of an FED or the like in which the voltage drop of the scanning wiring hardly occurs, the voltage drop correction unit 40 in FIG. 17 in the first to fourth embodiments is simply replaced with the inverse gamma processing unit 17, the data array conversion unit 9, and the data array. You may comprise from the multiplication part which multiplies the output of the conversion part 9 by one or more coefficients, and outputs it.
[0580]
Similarly to the case where the corrected image data larger than the image data is generated by the voltage drop correction unit 40 shown in the first to fourth embodiments, the multiplication unit that multiplies the output of the data array conversion unit 9 by one or more coefficients and outputs it. The data larger than the image data input by is output. Then, by determining the scanning time with respect to the pulse width of the modulation signal, the luminance can be increased corresponding to the one or more coefficients.
[0581]
In the embodiment described below, the selection period of the horizontal scanning period in at least two scanning wirings is determined to be different within one frame period, and the modulation signal and the scanning selection signal are determined accordingly. .
[0582]
(Fifth embodiment)
50 and 51 are partial block diagrams of the drive control apparatus according to the present embodiment.
[0583]
In FIG. 50, the gain table 10 is provided, and the gain values stored therein are multiplied by the parallel three primary color signals Ra, Rb, and Rc from the inverse γ processing unit 17.
[0584]
In FIG. 51, a limiter 53 is provided for applying a predetermined limit to the output from the memory A26 or the memory B27.
[0585]
(Gain table)
The gain table 10 in FIG. 50 is a circuit that stores gains for multiplying the video signals Ra, Ga, Ba output from the inverse γ processing unit 17. The gain at this time is not a constant value, but is set to a different value based on the address of the scanning wiring. Details will be described later.
[0586]
(Memory A, Memory B)
The operations of the memory A26 and the memory B27 are the same as those in the above-described embodiments.
[0587]
FIG. 52 is a block diagram schematically showing the circuit configuration of the memory A26 used in the present invention. The memory B27 has a similar circuit configuration. As shown in the figure, the memory A 26 includes an address control unit 260 and eight bank memories including a first memory 261 to an eighth memory 268.
[0588]
The address control unit 260 performs address control of the first memory 261 to the eighth memory 268 based on the write address signal or the read address signal generated by the W address generation unit 21 or the R address generation unit 28.
[0589]
Each of the first memory 261 to the eighth memory 268 has a storage capacity capable of storing 1/8 of the corrected image data for one frame. When 720p is input as an input video signal, the number of effective pixels in the horizontal direction is 1280, and there are three data of R, G, and B for each pixel. Therefore, the data for one line is 3 × There are 1280 = 3840 data. Therefore, each of the first memory 261 to the eighth memory 268 can store 3840/8 = 480 data as the number of data in the horizontal direction. As the number of data in the vertical direction, it is possible to store data for a total of 750 scanning lines.
[0590]
The corrected image data Dout output from the adder 12 is written in the memory A26 in the case of an odd frame and in the memory B27 in the case of an even frame in accordance with a write address signal generated by the W address generator 21.
[0591]
At this time, the address control unit 260 enables the bank memory to be written among the first memory 261 to the eighth memory 268 in accordance with the Hbank address (the Hbank address will be described later) included in the write address signal. (Enable line not shown). Then, the addresses of the first memory 261 to the eighth memory 268 are simultaneously controlled by an address signal having the V address as the higher level and the H address as the lower level.
[0592]
The corrected image data written in the memory A 26 and the memory B 27 is read according to the read address signal generated by the R address generator 28.
[0593]
At this time, the address control unit 260 enables all the bank memories of the first memory 261 to the eighth memory 268 and uses the first memory 261 to the eighth memory in response to an address signal in which the V address is higher and the H address is lower. 268 addresses are controlled simultaneously. Data SD1 to SD8 are read in parallel from each bank memory.
[0594]
The R address generator 28 determines the read timing of the line data for each horizontal scanning line according to the display timing signal KHD generated by the display timing generator 33, not the horizontal synchronization signal HD included in the input image signal. To do. A method for generating the display timing signal KHD will be described later.
[0595]
In the present embodiment, as described above, each of the memory A26 and the memory B27 is composed of a plurality of bank memories, and the corrected image data for one line is divided into eight outputs, so that the shift registers from the memory A26 and the memory B27 are shifted. The data transfer time (shift time) to 5 can be shortened. Note that the same effect can be obtained even if the frame memory output and the shift register are made one to make the frame memory read time shorter than the write time without performing layering.
[0596]
(W address generator)
FIG. 53 is a block diagram schematically showing a circuit configuration of the W address generator 21. As shown in FIG. As shown in the figure, the W address generator 21 includes a V counter 210, an H upper counter 211, a comparator 212, and an H counter 213.
[0597]
The V counter 210 is a counter for generating and outputting an address Vcount indicating a vertical address (scanning wiring number). The V counter 210 is reset by the vertical synchronization signal HD, counts the horizontal synchronization signal HD, and outputs the count value. To do. When 720p is used as an input signal, the number of scanning wirings in the vertical direction is 750, so a 10-bit width counter is used.
[0598]
The H counter 213 is a counter for outputting an address Hcount indicating a horizontal address (data number in one line), is reset by the horizontal synchronization signal HD, counts MCLK, and outputs the count value. As described above, since the number of horizontal data stored in one bank memory is 480, a 9-bit counter is used. Note that the output of the H counter 213 is also input to the comparator 212.
[0599]
The H upper counter 211 is a counter for outputting Hbank indicating a bank memory in which the corrected image data Dout is written. The H upper counter 211 is reset by the vertical synchronization signal HD, and performs counting when MCLK is input in a state where the signal is input to the EN terminal. Since the memory A26 and the memory B27 each have eight banks, a 3-bit wide counter is used as the H upper counter 211.
[0600]
The comparator 212 compares the value stored in advance with the count value input from the H counter 213, and outputs a signal when both values are equal. The output of the comparator 212 is connected to the reset terminal RES1 of the H counter 213 and the EN terminal of the H upper counter 211. The comparator 212 stores a value “479” as a value corresponding to the number of horizontal data (480) of one layer (one bank) of the memory A26 and the memory B27.
[0601]
In the above configuration, when processing of one frame is started, first, the V counter 210 is reset by the vertical synchronization signal VD. Then, the H counter 213 and the H upper counter 211 are reset by the horizontal synchronization signal HD. The H counter 213 counts MCLK and outputs the count value as Hcount.
[0602]
The count value output from the H counter 213 is also input to the comparator 212 and compared with the stored value “479”. When the count value of the H counter 213 reaches 479, a signal is output from the comparator 212, and the count value of the H counter 213 is reset to 0 again. On the other hand, since a signal is also input to the EN terminal of the H upper counter 211, the H upper counter 211 performs counting at the next MCLK and outputs the count value as Hbank.
[0603]
Therefore, the H counter 213 repeatedly counts values from 0 to 479. The H upper counter 211 increments the value of Hbank by 1 for every 480 pieces of data to change the write bank.
[0604]
When the processing for one horizontal line is completed, the V counter 210 counts the horizontal synchronization signal HD and outputs the count value as Vcount. The H upper counter 211 and the H counter 213 are reset by the horizontal synchronization signal HD. Thereafter, the process for the next horizontal scanning line is repeated in the same manner.
[0605]
(R address generator)
FIG. 54 is a block diagram schematically showing a circuit configuration of the R address generator 28. As shown in FIG. As shown in the figure, the R address generator 28 includes a V counter 280, a comparator 281 and an H counter 282.
[0606]
The V counter 280 is a counter for generating and outputting an address Vcount indicating a vertical address (scanning wiring number). The V counter 280 is reset by the vertical synchronization signal HD and is generated by the display timing generation unit 33. Count KHD and output the count value. When 720p is used as an input signal, the number of scanning wirings in the vertical direction is 750, so a 10-bit width counter is used.
[0607]
The H counter 282 is a counter for outputting an address Hcount indicating a horizontal address (data number in one line). The H counter 282 is reset by the display timing signal KHD generated by the display timing generation unit 33 and outputs MCLK. Count and output the count value. As described above, since the number of horizontal data stored in one bank memory is 480, a 9-bit counter is used. Note that the output of the H counter 213 is also input to the comparator 212.
[0608]
The comparator 281 compares the value stored in advance with the count value input from the H counter 282, and outputs a signal when both values are equal. The output of the comparator 281 is connected to the reset terminal RES1 of the H counter 282. The comparator 281 stores a value “479” as a value corresponding to the number of horizontal data (480) of one layer (one bank) of the memory A26 and the memory B27.
[0609]
In the above configuration, when processing of one frame is started, first, the V counter 280 is reset by the vertical synchronization signal VD. Then, the H counter 282 is reset by the display timing signal KHD. The H counter 282 counts MCLK and outputs the count value as Hcount.
[0610]
The count value output from the H counter 282 is also input to the comparator 281 and compared with the stored value “479”. When the count value of the H counter 282 reaches 479, a signal is output from the comparator 281 and the count value of the H counter 282 is reset to 0 again. Therefore, the H counter 282 repeatedly counts values from 0 to 479.
[0611]
When the processing for one horizontal line is completed, the V counter 280 counts the display timing signal KHD and outputs the count value as Vcount. The H counter 282 is reset by the display timing signal KHD. Thereafter, the process for the next horizontal scanning line is repeated in the same manner.
[0612]
Next, a method for generating the display timing signal KHD, that is, a method for controlling the horizontal scanning period will be described.
[0613]
(About control of horizontal scanning period)
In the present embodiment, the horizontal scanning period of each scanning wiring is not set to a constant value, but a long scanning time is assigned to a scanning wiring that requires relatively high luminance, and the scanning wiring that does not require much luminance is used. Assigns a short scan time.
[0614]
FIG. 55 is a schematic diagram illustrating an example of a horizontal scanning period of pixels on a plurality of scanning wirings. The vertical axis of the graph in the figure corresponds to each horizontal scanning line (scanning wiring). In the same figure, 12 horizontal scanning lines are shown for the sake of simplicity. The horizontal axis of the graph represents time (pulse width).
[0615]
In the graph, the bar graph corresponding to each horizontal scanning line shows the corrected image data of the corresponding horizontal scanning line. A white rectangular portion indicates input image data (luminance data) to a certain pixel on the horizontal scanning line, and a hatched rectangular portion indicates correction data for the input image data. The vertical line (solid line) shown on the right side of the bar graph shows the display horizontal scanning time for each horizontal scanning line.
[0616]
As shown in the figure, a display horizontal scanning period different from the scanning wiring at the end is set for the central scanning wiring among the 12 scanning wirings. Here, the pixels on the horizontal scanning line at the center of the screen are set to have a longer display horizontal scanning period, and the pixels on the horizontal scanning lines at the upper and lower ends of the screen are set to have a shorter display horizontal scanning time. The display horizontal scanning time of the line changes in a convex shape to the right in the figure.
[0617]
The corrected image data for each horizontal scanning line is subjected to a predetermined gain conversion for each scanning wiring so that the maximum value thereof falls within each display horizontal scanning time set as described above. In other words, the gain conversion at this time is such that the gain is larger for the pixels on the horizontal scanning line at the center of the screen, and the gain is smaller for the pixels on the horizontal scanning line at the upper and lower end portions of the screen.
[0618]
If the sum of display horizontal scanning times individually assigned for each horizontal scanning line is equal to or shorter than one frame time of the input video signal, an image of one frame can be displayed within one frame time. In other words, if the average of the display horizontal scanning time is equal to the horizontal scanning period obtained from the horizontal synchronizing signal of the input video signal, one frame image can be displayed within one frame time. Further, since the human eye is relatively insensitive to the gentle luminance change that changes from the center of the screen toward the edge of the screen, as shown in FIG. 55, even if the luminance of each line is different, the display image is uncomfortable. There is little to feel.
[0619]
Of course, when the display frame time is slightly changed, the sum of the display horizontal scanning times individually assigned to each horizontal scanning line in units of several frames may be set to be equal to or less than the several frame times of the input video signal.
[0620]
Next, the control of the display scanning time described here will be described in more detail.
[0621]
The corrected image data obtained by correcting the 8-bit width image data (maximum: 255) when the scanning wiring resistance is about 5Ω, the device current of the surface conduction electron-emitting device is about 0.1 mA, and the number of devices is 720 × 1280 × 3 (RGB). The maximum value is about 350. Therefore, the bit width of the pulse width modulator is designed to be 9 bits.
[0622]
(Display timing generator)
FIG. 56 is a block diagram schematically showing a circuit configuration of the display timing generator 33. As shown in FIG. The difference from the configuration shown in FIG. 31 is the control of the memory 331 and the data stored therein.
[0623]
The memory 331 stores the number of MCLKs (1H MCLK number) of each horizontal scanning line in advance in order to set the horizontal scanning period of the pixels on each scanning wiring. The memory 331 subtracts 1 from the MCLK number of the first horizontal scanning line at address 0 (1H MCLK number −1), and subtracts 1 from the MCLK number of the second horizontal scanning line at address 1. The values are stored in the address (i-1) in the following order by subtracting 1 from the number of MCLK of the i-th horizontal scanning line. When the address i is input from the V counter 333, the MCLK number corresponding to the address i is output to the comparator 332.
[0624]
The comparator 332 compares the value input from the H counter 330 (the count value of MCLK) with the value input from the memory 331, that is, a predetermined number of MCLK for each horizontal scanning line, and if both match each other Output signal only to.
[0625]
The display timing generator 33 configured as described above generates the display timing signal KHD as follows.
[0626]
First, when the vertical synchronization signal VD is input, the counter values of the H counter 330 and the V counter 333 are reset, and processing for one frame is started.
[0627]
In synchronization with the MCLK, the V counter 333 outputs a counter value 0 to the memory 331, and the memory 331 receives the counter value 0 in response to the MCLK number of the first horizontal scanning line, actually, “1H MCLK number −1”. Output to the comparator 332. On the other hand, the H counter 330 counts MCLK and outputs the counter value N to the comparator 332.
[0628]
When the counter value N of the H counter 330 becomes equal to the number of MCLK, a signal is output from the comparator 332. Since the comparison processing here is performed in synchronization with MCLK, the output signal from the comparator 332 becomes the display timing signal KHD corresponding to the end of the first line (or the start of the second line).
[0629]
When the display timing signal KHD is output, the counter value of the H counter 330 is reset and the counter value of the V counter 333 is incremented. Therefore, from here, the V counter 333 outputs the counter value 1 to the memory 331, and the memory 331 outputs the MCLK number of the second horizontal scanning line (actually, 1H MCLK number −1) to the comparator 332. It will be. Since the H counter 330 starts counting MCLK from 0 again, when the count value reaches the MCLK number of the horizontal scanning line in the same manner as described above, the display timing signal KHD (end of the second line ( Or (corresponding to the start of the third line) is output.
[0630]
This process is sequentially repeated to generate the display timing signal KHD having the MCLK number according to the MCLK number of each horizontal scanning line stored in the memory 331 in advance for all lines included in one frame.
[0631]
The display timing signal KHD generated in this way is input to the R address generator 28. The R address generator 28 generates a read address signal in accordance with the display timing signal KHD as described above, and outputs the signal to the read side memory via the switch 25.
[0632]
Note that the total number of lines when reading data from the memory A26 and the memory B27 is desirably 720 or more of the effective scanning lines, more preferably 725 to 750, more preferably from the timing design margin. About 730 to 749.
[0633]
57 and 58 show an example in which the H counter 330 and the V counter 333 are reset by the vertical synchronization signal VD during the processing of the 744th line. The graph shown by the solid line in FIG. 57 illustrates a table of 1H MCLK numbers for each horizontal scanning line stored in the memory 331. FIG. 58 is a table showing the 1H MCLK number, the SCLK number (Pwmclk number), and the MAXpwm number for each horizontal scanning line.
[0634]
Thus, in the memory 331, there is a table in which the number of MCLK is increased as the horizontal scanning line is at the center of the screen, and the number of 1H MCLK is decreased as the horizontal scanning line is at the upper end and the lower end of the screen. Stored. Thereby, the display horizontal scanning time of the horizontal scanning line changes to a convex shape, that is, a relatively short state at the top and bottom of the screen and a relatively long state at the center.
[0635]
Here, a table is used in which the 1H MCLK number is set to change stepwise every 60 lines. However, it changes smoothly and convexly for each horizontal scanning line as shown by the dotted line in FIG. It is also preferable to use a table set in (1). As a curve at that time, for example, a curve represented by a quadratic expression or a Gaussian curve can be used.
[0636]
In this embodiment, since 720p is an input video signal and the number of sample clocks (MCLK number) in one horizontal scanning period is designed to be 1648, the number of MCLKs in one frame is 750 × 1648 = 1236000 clocks. 57 and 58, when the number of MCLK for each horizontal scanning line is set, the total number of MCLK from the 1st line to the 743th line is 1535344 clocks, and the total number of MCLK from the 1st line to the 744th line Therefore, the H counter 330 and the V counter 333 are reset by the vertical synchronization signal VD in the middle of the timing of the 744th horizontal scanning line.
[0637]
The MAXpwm number is the maximum value that can be taken by the corrected image data. Specifically, it is a value obtained by converting it into the number of clocks (Pwmclk number) for pulse width modulation.
[0638]
The display timing of each horizontal scanning line is determined by the display timing signal KHD. However, if the switching of the horizontal scanning line and the driving of the vertical modulation line (rising and falling) are performed at the same time, the driving waveform in the panel is disturbed and displayed. An excessive voltage may be applied to the element. Therefore, the time corresponding to 1H MCLK number cannot be all allocated to the PWM drive time.
[0639]
In the present embodiment, the cycle of MCLK is about 13.5 nSec, and the cycle of Pwmclk is about 27 nSec. Since it is sufficient to secure about 2 μSec as the non-drive time for switching the scanning wiring, the convenience 74Pwmclk is set to a time when it is not driven.
[0640]
Therefore, the MAXpwm number is a value obtained by subtracting 74 from the Pwmclk number determined by the display timing signal KHD, and is obtained as shown in the table of FIG.
[0641]
(Gain table)
FIG. 59 is a block diagram schematically showing the circuit configuration of the gain table 10. As shown in FIG. As shown in the figure, the gain table 10 includes a memory 220 and a V counter 221.
[0642]
The memory 220 is a storage unit that stores a data table in which a scanning wiring number and a gain (GAIN) are associated with each other, and the data stored therein determines a modulation signal according to a set horizontal scanning period. It has become.
[0643]
When the processing for one frame is started, first, the V counter 221 is reset by the vertical synchronization signal VD (the count value becomes 0). The V counter 221 counts the horizontal synchronization signal HD and outputs the count value. The output of the V counter 221 is connected to the address of the memory 220, and the memory 220 outputs a gain (GAIN) corresponding to the count value input from the V counter 221. The memory 220 stores a table that outputs the gain of the first line when the count value is zero.
[0644]
The gain GAIN corresponding to each horizontal scanning line is determined as follows from the maximum data value DataMAX of the corrected image data and the MAXpwm corresponding to each horizontal scanning line obtained as described above.
GAIN ≦ MAXpwm / DataMAX
[0645]
Here, DataMAX is obtained by performing the above-described voltage drop correction processing when image data in which all input data of one horizontal scanning line is the maximum value (“255” in the case of 8 bits) is input. This is the value of the corrected image data. That is, when such image data is input, the voltage drop becomes maximum, and the corrected image data takes the maximum value. Therefore, the above GAIN is set so that the corrected image data (DataMAX) at this time does not exceed MAXpwm. To do.
[0646]
60 and 61 show an example of the gain table. The graph shown by the solid line in FIG. 60 illustrates a table of gains (GAIN) of each horizontal scanning line stored in the memory 220. FIG. 61 is obtained by adding gain (GAIN) to the table of FIG.
[0647]
In this way, the memory 220 stores a table in which the gain increases as the horizontal scanning line at the center of the screen increases and decreases as the horizontal scanning line at the upper end and lower end of the screen decreases. Yes. As a result, the corrected image data is subjected to convex gain conversion in accordance with the display horizontal scanning time of the horizontal scanning line, and the corrected image data related to the horizontal scanning lines at the upper and lower ends of the screen is limited to a smaller value, and the display horizontal It will be within the scanning time.
[0648]
Here, the gain table is set so that the gain changes stepwise every 60 lines. However, the gain table changes smoothly and convexly for each horizontal scanning line as shown by the dotted line in FIG. It is more preferable to use a set gain table. As a curve at that time, for example, a curve represented by a quadratic expression or a Gaussian curve can be used. Further, if the horizontal scanning period is stepped and the gain table is set to a smooth convex value, the display luminance change can be displayed smoothly and without a sense of incongruity.
[0649]
(limiter)
In accordance with the display timing signal KHD generated by the display timing generator 33, the corrected image data SD1 to SD8 read from the memory A26 or the memory B27 are input to the limiter 53 of FIG.
[0650]
The limiter 53 is a circuit that performs a limit so that the corrected image data SD1 to SD8 exceed MAXpwm so as to be within a value of MAXpwm. Here, since the value of MAXpwm differs for each horizontal scanning line, the limiter 53 has a different limit value for each horizontal scanning line.
[0651]
The corrected image data SD1 to SD8 output from the limiter 53 are input to separate shift registers 5, respectively.
[0652]
(Shift register, latch circuit)
This is the same as each of the embodiments described above.
[0653]
In this embodiment, the image data ID1 to IDN and D1 to DN are each 9-bit image data.
[0654]
The operation timing of the shift register 5 is based on the shift clock SCLK from the display timing generator 33.
[0655]
(Operation timing of each part)
62 and 63 show timing charts of the operation timing of each part. FIG. 63 is a timing chart partially enlarged from FIG.
[0656]
62 and 63, Hsync (HD) is a horizontal synchronization signal, and DotCLK (MCLK) is a sampling clock generated from the horizontal synchronization signal Hsync by the PLL circuit in the timing generation circuit 11. SRGB is digital image data parallel for each of R, G, and B from the RGB conversion means 7, and 3MCLK is a clock used to convert the parallel data for each of R, G, and B into serial data. It has a frequency three times that of DotCLK (MCLK).
[0657]
Data is image data after data array conversion, Dout is corrected image data, SD1 to SD8 are corrected image data output in multiple layers from the memory A26 or B27, and SCLK is the corrected image data SD1 to SD8 to the shift register 5. Shift clock for transfer, Dataload is a load pulse for latching data to the latch circuit 6, Pwmstart is a start signal of the above-mentioned pulse width modulation, Modulation signal XD1 is a pulse width modulation signal supplied to the modulation wiring 1, Dx1 Is an example of a potential supplied from the scanning drive circuit 2 to the scanning wiring.
[0658]
KHD is an example of a display timing signal for operating the scan driving circuit 2 and the modulation driving circuit in accordance with the determined display horizontal scanning period.
[0659]
With the start of one horizontal scanning period, digital image data RGB is transferred from the input switching circuit. In the figure, in the horizontal scanning period I, input image data is represented by R_I, G_I, and B_I. The image data R_I, G_I, and B_I are multiplied by the gain supplied from the gain table 10. They are stored in the data array conversion unit 9 during one horizontal scanning period, and are output as digital image data Data_I in accordance with the pixel arrangement of the display panel in the horizontal scanning period I + 1.
[0660]
R_I, G_I, and B_I are input to the correction data calculation unit 14 in the horizontal scanning period I. In this means, the number of lighting described above is counted, and the voltage drop amount is calculated as the count ends.
[0661]
Following the calculation of the voltage drop amount, discrete correction data is calculated, and the calculation result is stored in the register.
[0662]
In the scanning period I + 1, the correction data interpolation unit 142 interpolates the discrete correction data and calculates the correction data in synchronization with the output of the image data Data_I one horizontal scanning period before from the data array conversion unit 9. The The interpolated correction data is immediately subjected to gradation number conversion by the gradation number conversion unit and supplied to the adder 12.
[0663]
The adder 12 sequentially adds the image data Data and the correction data CDz, and transfers the corrected image data Dout to the multi-layer device (memory A, B). In the figure, since the contacts of the switches 23, 24, 25, and 29 are a, a, b, and a, respectively, Dout is written in the memory A26. At this time, Dout one frame before is read from the memory B27.
[0664]
The corrected image data SD1 to SD8 divided into eight layers from the memory B27 are subjected to limit processing by the limiter 53 and then transferred to the shift register 5.
[0665]
The eight shift registers 5 store the corrected image data SD1 to SD8 (the entire image data becomes one horizontal scanning period) according to SCLK and perform serial / parallel conversion to latch parallel image data ID1 to IDN. Output to circuit 6. The latch circuit 6 latches the parallel image data ID1 to IDN from the shift register 5 in accordance with the rising edge of Dataload synchronized with the display timing signal KHD, and transfers the latched image data D1 to DN to the pulse width modulation circuit 8.
[0666]
The pulse width modulation circuit 8 outputs a pulse width modulation signal having a pulse width corresponding to the latched image data. In the present embodiment, display control of each horizontal scanning line is performed based on a display timing signal KHD different from the horizontal synchronization signal HD. Therefore, as shown in the figure, the pulse width modulation signal I-1 may be longer than one horizontal scanning period.
[0667]
In this way, it is possible to correct the amount of voltage drop in the scanning wiring, and to improve display image degradation caused by the correction.
[0668]
Also, correction data can be calculated discretely, and correction data can be calculated very easily by interpolating between the points calculated discretely. It can be realized with wear.
[0669]
Then, by appropriately assigning the display scanning time of each scanning wiring, the voltage drop generated in the scanning wiring is corrected, and an image is displayed with a brightness with respect to the resistance value of the scanning wiring of 0Ω, that is, the voltage by the scanning wiring resistance. It is possible to achieve a display with higher brightness than when driven in a descending state.
[0670]
(Sixth embodiment)
FIG. 64 shows a sixth embodiment of the present invention. In the fifth embodiment, the gain is applied to the RGB parallel image data Ra, Ga, Ba subjected to the inverse γ conversion processing by the inverse γ processing unit 17. A gain is applied to the image data R, G, B before the γ conversion processing. Other configurations and operations are the same as those of the fifth embodiment.
[0671]
The gain table 10 is a circuit that multiplies the video signals R, G, and B output from the RGB conversion means 7 by a predetermined gain. The gain at this time is not a constant value, but is set to a different value based on the scanning wiring number associated with the video signal.
[0672]
Specifically, as in the fifth embodiment, there is a table in which the scanning wiring number and the gain (GAIN) are associated with each other, and this table has a larger gain as the horizontal scanning line is at the center of the screen. In addition, the gain is set so as to decrease toward the horizontal scanning lines at the upper and lower end portions of the screen. As a result, the corrected image data undergoes a convex gain conversion in accordance with the display scanning time of the horizontal scanning line, and the corrected image data related to the horizontal scanning lines at the upper and lower ends of the screen is limited to a smaller value, and the display scanning time is reduced. It will fit inside.
[0673]
However, since the image data R, G, B before the inverse γ conversion process has non-linearity, it is preferable to set a larger gain than in the fifth embodiment.
[0674]
Even with this configuration, it is possible to obtain the same effects as those of the fifth embodiment.
[0675]
(Seventh embodiment)
FIG. 65 shows a seventh embodiment of the present invention. In the fifth embodiment, the gain is applied to the image data. However, in the present embodiment, the gain is applied to the correction data for correcting the image data. Other configurations and operations are the same as those of the fifth embodiment.
[0676]
The gain table 10 is a circuit that multiplies the correction data CD output from the correction data calculation means 14 by a predetermined gain. The gain at this time is not a constant value, but is set to a different value based on the scanning wiring number associated with the video signal.
[0677]
Specifically, as in the fifth embodiment, there is a table in which the scanning wiring number and the gain (GAIN) are associated with each other, and this table has a larger gain as the horizontal scanning line is at the center of the screen. In addition, the gain is set so as to decrease toward the horizontal scanning lines at the upper and lower end portions of the screen. As a result, the correction data CD is subjected to convex gain conversion, and the correction data relating to the horizontal scanning lines at the upper and lower ends of the screen is limited to a smaller value.
[0678]
Therefore, the corrected image data Dout obtained by adding the correction data after gain conversion to the image data Data output from the delay circuit 19 is applied to the horizontal scanning lines at the upper and lower ends of the screen in accordance with the display scanning time of the horizontal scanning lines. The corrected image data is limited to a smaller value and falls within the display scanning time.
[0679]
Even with this configuration, it is possible to obtain the same effects as those of the fifth embodiment.
[0680]
(Eighth embodiment)
FIG. 66 shows an eighth embodiment of the present invention. In the fifth embodiment, the gain is applied to the image data. However, in this embodiment, the gain is applied to the corrected image data after correction. Other configurations and operations are the same as those of the fifth embodiment.
[0681]
The gain table 10 is a circuit that multiplies the corrected image data Dout output from the adder 12 by a predetermined gain. The gain at this time is not a constant value, but is set to a different value based on the scanning wiring number associated with the video signal.
[0682]
Specifically, as in the fifth embodiment, there is a table in which the scanning wiring number and the gain (GAIN) are associated with each other, and this table has a larger gain as the horizontal scanning line is at the center of the screen. In addition, the gain is set so as to decrease toward the horizontal scanning lines at the upper and lower end portions of the screen. As a result, the corrected image data Dout is subjected to convex gain conversion in accordance with the display scanning time of the horizontal scanning line, and the corrected image data related to the horizontal scanning lines at the upper and lower ends of the screen is limited to a smaller value. It will fit in time.
[0683]
Even with this configuration, it is possible to obtain the same effects as those of the fifth embodiment.
[0684]
(Ninth embodiment)
In each of the above embodiments, a convex gain conversion that matches the display scanning time with image data, correction data, or correction image data using a gain table having a table in which scanning wiring numbers and gains (GAIN) are associated with each other. However, it is also preferable to use a limiter instead of the gain table.
[0685]
At this time, the limit value of the limiter is not a constant value, but is set to a different value based on the scanning wiring number. For example, if the limit value is set to be larger as the horizontal scanning line is at the center of the screen and the limit value is smaller toward the horizontal scanning line at the upper and lower ends of the screen, the display horizontal scanning time of the horizontal scanning line is reduced. At the same time, the corrected image data relating to the horizontal scanning lines at the upper and lower ends of the screen can be limited to a smaller value so as to be within the display horizontal scanning time.
[0686]
Furthermore, it is even better if the limiter has limiter characteristics as shown in FIG. That is, if the limit value changes gently according to the value of the input data, a high-quality display image can be obtained without impairing the gradation of the image data. The limiter characteristics are not limited to those shown in FIG. 67, and it is sufficient that the limiter characteristics have a point where the slope becomes gentle from the middle. Therefore, the inclination and the position of the point where the inclination changes are appropriately determined.
[0687]
As described above, according to the display devices according to the fifth to ninth embodiments, the voltage drop of the scanning wiring is corrected with high accuracy without causing a decrease in luminance of the entire display image, and high quality. Simple images can be displayed.
[0688]
Further, the drive control method of the present invention described above can be realized by an integrated circuit integrated on one chip together with a video signal processing circuit and the like. In this case, it may be integrated except for the frame memory. The drive control method in this case is preferably an RTL soft IP such as VHDL that can be logically synthesized with another IP core as an IP core (design asset).
[0689]
Alternatively, the drive control method of the present invention may be realized as a program that is loaded into a microcomputer and executed.
[0690]
In the fifth, sixth, eighth, and ninth embodiments, an example in which the current flowing through the scanning wiring is large and the voltage drop of the scanning wiring is corrected has been described. In the case of an FED or the like in which the voltage drop of the scanning wiring hardly occurs, the voltage drop correction unit 40 in FIGS. 50, 64, and 66 in these embodiments is simply replaced with the inverse gamma processing unit 17 and the data array conversion unit 9. The output of the data array conversion unit 9 may be composed of a multiplication unit that multiplies and outputs one or more coefficients.
[0691]
Similarly to the case where the corrected image data larger than the image data is generated by the voltage drop correction unit 40 shown in each of the embodiments, the output of the data array conversion unit 9 is input by a multiplication unit that multiplies and outputs one or more coefficients. Data larger than the image data to be output is output.
[0692]
Then, by determining the scanning time corresponding to the pulse width of the modulation signal, the luminance can be increased corresponding to the one or more coefficients.
[0693]
Further, in the case of this configuration, by multiplying the gain table 10 by the one or more coefficients in advance, it is possible to omit the multiplication unit that outputs the output of the data array conversion unit 9 by multiplying the one or more coefficients. is there.
[0694]
The embodiments described below are:
A display device in which a plurality of display elements are connected in a matrix by a plurality of row wirings and a plurality of column wirings;
A scanning drive circuit that performs horizontal scanning by applying a scanning selection signal to one of the plurality of row wirings, and performs vertical scanning by sequentially switching the selected row wiring;
A modulation driving circuit that applies a modulation signal corresponding to image data, input to each of the plurality of column wirings;
A frame memory capable of storing at least one frame of input video data;
With
According to the input image data, the row wiring selection time corresponding to a portion with a large image data level is lengthened, and the row wiring selection time corresponding to a portion with a small image data level is calculated to calculate an operation timing. The display device includes control means for controlling the scanning drive circuit and the modulation drive circuit at the operation timing.
[0695]
Here, the control means includes multiplication means for multiplying the image data by the calculated coefficient to generate new image data according to the operation timing,
It is also preferable that the modulation driving circuit drives the column wiring according to the new image data.
[0696]
The modulation driving circuit is a pulse width modulation circuit that counts a reference clock (PCLK) with a pulse width corresponding to image data and drives the column wiring,
It is also preferable that the control means includes an oscillating means for generating the reference clock (PCLK) having a period corresponding to the calculated coefficient in accordance with the operation timing.
[0697]
A row maximum value detecting means for detecting a maximum value of each luminance level of the input image data;
It is also preferable that the operation timing is calculated according to the output of the row maximum value detecting means.
[0698]
A row maximum value detecting means for detecting a maximum value of each luminance level row;
Column maximum value detecting means for detecting the maximum value of each luminance level column;
With
It is also preferable that the operation timing is calculated according to the output of the row maximum value detecting means and the output of the column maximum value detecting means.
[0699]
The control means includes
Memory reference means for referring to and rewriting image data stored in the frame memory;
Video signal rewriting means for multiplying the image data by the calculated coefficient to generate new image data according to the operation timing and rewriting the contents of the frame memory with the new image data;
With
It is also preferable that the modulation driving circuit drives the column wiring according to the new image data.
[0700]
It is also preferable that the control means calculates a maximum value for each row of the image data read into the frame memory, and determines the coefficient according to the calculated maximum value.
[0701]
The control means includes
A maximum value for each row of image data read into the frame memory;
A maximum value for each column of image data read into the frame memory;
It is also preferable to determine each of the coefficients and determine the coefficient according to the calculated maximum value.
[0702]
It is also preferable that an upper limit of the coefficient to be multiplied with the image data is determined.
[0703]
The number of row wirings is m rows,
The number of the first row wiring is n rows,
The value for each pixel of the image data is L (x, y),
The upper limit value of the coefficient multiplied by the image data is Al,
Lmin, the lower limit of the maximum value of image data for each row or column
The horizontal scanning period of the input video signal is Th,
In this case, the control means
LHm (y) = MAX {L (1, y) to L (n, y), Lmin}
As the maximum value LHm (1) to LHm (m) of the image data level for each row,
LHa = Σ {LHm (1) to LHm (m)} / m
As an average value LHa of LHm,
Ah = 1 / LHa
To obtain a horizontal image data level coefficient Ah,
LVm (x) = MAX {L (x, 1) to L (x, m), Lmin}
As the maximum value LVm (1) to LVm (n) of the image data level for each column,
LVa = Σ {LVm (1) to LVm (n)} / n
As an average value LVa of LVm,
Av = 1 / LVa
To obtain a vertical image data level coefficient Av,
Am = MIN {Ah, Av, Al}
The image data level coefficient Am is obtained from the minimum value of each image data level coefficient,
L (x, y) = Am · L (x, y)
As for all pixels, the value is multiplied by the image data level coefficient Am. And
Thi (y) = Th · LHm (y) / LHa
It is also preferable to obtain horizontal scanning times Thi (1) to Thi (m) to be assigned to each scanning wiring. This method can display an image without degrading the image quality when displaying an image in which a bar on a straight line rotates on a screen in a dark background.
[0704]
The number of row wirings is m rows,
The number of the first row wiring is n rows,
The value for each pixel of the image data is L (x, y),
The upper limit value of the coefficient multiplied by the image data is Al,
Lmin, the lower limit of the maximum value of image data for each row or column
In this case, the control means
LHm (y) = MAX {L (1, y) to L (n, y), Lmin}
As the maximum value LHm (1) to LHm (m) of the image data level for each row,
LHa = Σ {LHm (1) to LHm (m)} / m
As an average value LHa of LHm,
Ah = 1 / LHa
To obtain a horizontal image data level coefficient Ah,
Am = MIN {Ah, Al}
The image data level coefficient Am is obtained from the minimum value of each image data level coefficient,
L (x, y) = Am · L (x, y)
As a result, the image data level coefficient Am is rewritten for all the pixels,
Thi (y) = Th · LHm (y) / LHa
It is also preferable to obtain horizontal scanning times Thi (1) to Thi (m) to be assigned to each scanning line.
[0705]
It is also preferable that a function equivalent to a part or all of the function of the control means provided in the image display device is realized by an integrated circuit made into one chip or a plurality of integrated circuit chips. Specifically, in order to integrate with or excluding the frame memory, this drive control method is an IP core such as an RTL soft IP such as VHDL that can be logically synthesized with another IP core. Is also preferable.
[0706]
The control means of the image display device is preferably realized by an image display program.
[0707]
In that case, the image display program is preferably stored in a computer-readable recording medium.
[0708]
(Tenth embodiment)
FIG. 68 shows a schematic configuration of a display device according to the tenth embodiment of the present invention.
[0709]
Reference numeral 1 denotes a display panel as an image display unit. The scanning wirings Dx1 to Dxm that are row wirings in the row direction and the modulation wirings Dy1 to Dy3n that are column wirings in the column direction are arranged in a matrix, and display elements (not shown) are arranged on each intersection. A display element having m rows and 3n columns is provided.
[0710]
The pixels of the display element are repeatedly arranged in the row direction in the order of red, green, and blue, and a total of three pixels for each color form a full-color unit pixel. Therefore, the display panel 1 is arranged in a matrix of m rows and n columns for each color, and includes m × n full color unit pixels.
[0711]
Reference numeral 2 denotes a scanning driving circuit as scanning driving means. Reference numeral 3 denotes a modulation driving circuit as modulation driving means. The modulation driving circuit 3 further includes a shift register 5, a latch circuit 6, and a modulation circuit 8 that performs modulation such as pulse width modulation and voltage amplitude modulation. The modulation circuit 8 may have a drive amplifier at its output stage. Reference numeral 13 denotes a synchronization separation circuit. Reference numeral 41 denotes an AD converter. Reference numeral 42 denotes a control circuit composed of a microcomputer or a logic circuit. A frame memory 43 stores image signals for one frame. Reference numeral 44 denotes a memory bus for the control circuit 42 to read the contents of the frame memory 43.
[0712]
SS1 is an analog video signal input to the apparatus. SS2 is a synchronization signal separated from the analog video signal SS1. SS3 is a digital image signal (image data) written to the frame memory 43. SS4 is an image signal (image data) read from the frame memory 43.
[0713]
SS5 is a conversion timing signal supplied to the AD converter 41. SS6 is a write timing signal to the frame memory 43. SS7 is a read timing signal from the frame memory 43.
[0714]
SS8 is a modulation control signal for controlling the operation of the modulation drive circuit 3. SS9 is a scan control signal for controlling the operation of the scan drive circuit 2. SS 10 is a PWM clock that is an operation reference of the modulation circuit 8.
[0715]
A synchronization signal SS2 extracted by the synchronization separation circuit 13 from the analog video signal SS1 input to the apparatus is input to the control circuit 42. The horizontal scanning period of the synchronization signal SS2 extracted here is hereinafter referred to as Th.
[0716]
The control circuit 42 generates various control signals SS6 to SS9 based on the synchronization signal SS2. Further, the contents of the frame memory 43 are read and written through the memory bus 44.
[0717]
The AD converter 41 inputs the analog video signal SS1 in accordance with the conversion timing signal SS5, converts it into a digital signal, and outputs a digital image signal SS3 for writing to the frame memory.
[0718]
The frame memory 43 has a capacity capable of storing a digital image signal for one frame, inputs a digital image signal SS3 in accordance with the write timing signal SS6, stores the digital image signal for one frame, and stores the digital image signal SS4 in accordance with the read timing signal SS7. Is output.
[0719]
The values corresponding to the image data level for each color of each pixel of the image of one frame image stored in the frame memory 43, that is, the luminance level of the input video signal are respectively expressed as Lr (1, 1) to Lr ( n, m), Lg (1,1) to Lg (n, m), and Lb (1,1) to Lb (n, m).
[0720]
The following description will be given assuming that the image data level is normalized to 0 to 1 when converted by the AD converter 41.
[0721]
An operation in which the scanning drive circuit 2 and the modulation drive circuit 3 drive the display panel 1 will be described. FIG. 69 shows a timing chart at this time.
[0722]
The control circuit generates a timing signal (scanning control signal) SS9 and a reading timing signal SS7 for determining a display horizontal scanning period, and further generates a modulation control signal SS8 and a PWM clock SS10.
[0723]
The scanning drive circuit 2 performs driving for sequentially selecting the scanning wirings of the display panel 1 in accordance with the scanning control signal SS9. The scanning wiring selection time is not constant, and can be driven at an arbitrary time and interval by the scanning control signal SS9.
[0724]
The modulation driving circuit 3 sequentially inputs the digital image signal SS4 to the shift register 5 in synchronization with the read timing signal SS7, and holds the image data in the latch circuit 6 by the LOAD signal of the modulation control signal SS8. Then, a modulation signal having a pulse width of a length according to the image data held in the latch circuit 6 with reference to the PWM clock SS10 as a reference by the START signal of the modulation control signal SS8 and a predetermined voltage amplitude is applied to the modulation wiring of the display panel 1. To output and drive the display panel 1.
[0725]
When the image signal SS4 is level 1, the modulation circuit 8 outputs a modulation signal during the same period as the horizontal scanning period Th. Further, the image signal SS4 can be input in a range from level 0 to level 2. When the image signal SS4 is level 2, the modulation signal is output during a period corresponding to 2Th period.
[0726]
This mechanism can be realized by using a counter having a length capable of supporting the image signal SS4 up to level 2 in the modulation circuit 8, and forcibly resetting the counter for each scanning wiring by the RESET signal of the modulation control signal SS8.
[0727]
Next, a method for determining the timing of the scanning control signal SS9 output from the control circuit 42 will be described. The flow of this process is shown in FIG.
[0728]
In the following description, Al is an image data level coefficient limit value. This is a ratio between the maximum value of the signal SS3 output from the AD converter and the maximum value of the signal SS4 that can be input to the modulation drive circuit 3, and is 2 here.
[0729]
Lmin is the lowest image data level. This is a value obtained by converting the time required to input the image signal SS4 for one line to the modulation drive circuit 3 into the video signal level. This is used to prevent the phenomenon that the next scanning starts before the horizontal scanning period becomes too short and the image signal SS4 for one line is input to the modulation driving circuit 3.
[0730]
In FIG. 70, in step P1,
L (x, y) = MAX {Lr (x, y), Lg (x, y), Lb (x, y)}
As described above, the maximum values L (1, 1) to L (n, m) of the image data level for each pixel are obtained.
[0731]
In step P2
LHm (y) = MAX {L (1, y) to L (n, y), Lmin}
As a result, the maximum values LHm (1) to LHm (m) of the image data level for each row are obtained.
[0732]
In step P3
LHa = Σ {LHm (1) to LHm (m)} / m
As a result, an average value LHa of LHm is obtained.
[0733]
In step P4
Ah = 1 / LHa
As a result, a horizontal image data level coefficient Ah is obtained.
[0734]
In step P5
LVm (x) = MAX {L (x, 1) to L (x, m), Lmin}
As a result, the maximum value LVm (1) to LVm (n) of the image data level for each column is obtained.
[0735]
In step P6
LVa = Σ {LVm (1) to LVm (n)} / n
Then, an average value LVa of LVm is obtained.
[0736]
In step P7
Av = 1 / LVa
As a result, a vertical image data level coefficient Av is obtained.
[0737]
In step P8
Am = MIN {Ah, Av, Al}
The image data level coefficient Am is obtained from the minimum value of each image data level coefficient.
[0738]
In step P9
Lr (x, y) = Am · Lr (x, y)
Lg (x, y) = Am · Lg (x, y)
Lb (x, y) = Am · Lb (x, y)
As a result, the multiplication means rewrites all the pixels to values multiplied by the image data level coefficient Am.
[0739]
In step P10
Thi (y) = Th · LHm (y) / LHa
As described above, horizontal scanning times Thi (1) to Thi (m) to be assigned to the respective scanning wirings are obtained. Here, Th is a horizontal scanning period of the input video signal.
[0740]
Since the image data level coefficient limit value Al is provided, the total of the calculated horizontal scanning times Thi (1) to Thi (m) may be shorter than one frame period. In this case, vertical blanking is performed. Since it is only necessary to adjust by extending the period, this is not particularly considered in this step.
[0741]
Further, the sum of horizontal scanning times Thi (1) to Thi (m) assigned to each scanning wiring is m · Th, which is a predetermined value. That is, the horizontal scanning time Thi assigned to each scanning wiring is calculated without changing the sum of the horizontal scanning times of the input video signal. In addition, an upper limit value may be set for the selection time allocated to each scanning wiring so that the sum of horizontal scanning times of the input video signal does not change.
[0741]
As described above, the horizontal scanning time Thi assigned to each scanning wiring is calculated, and the scanning driving circuit 2 and the modulation driving circuit 3 are controlled at a timing based on the horizontal scanning time Thi. The brightness can be automatically adjusted to be brighter when partially bright or totally dark. That is, the selection time of each scanning line is set according to the input video so that the lighting time of the pixels on the scanning wiring in the bright part of the video is lengthened and the lighting time of the pixels on the scanning wiring in the dark part of the video is shortened. By adjusting and driving and effectively utilizing within one frame period, it is possible to sufficiently display the capability of the image display device and provide a display device with a bright peak luminance.
[0743]
(Eleventh embodiment)
In the tenth embodiment described above, it is possible to omit obtaining the vertical image data level coefficient Av.
[0744]
In that case, the operations of Step P5 to Step P7 are omitted, and Step P8 is performed.
Am = MIN {Ah, Al}
And correct. Other device configurations and calculation steps are the same as those in the tenth embodiment.
[0745]
FIG. 71 shows a flowchart of the calculation of this embodiment.
[0746]
When this embodiment is applied, there is a tendency that the luminance change due to the change in the picture of the input video tends to be unstable.
[0747]
(Twelfth embodiment)
When a part of the calculation steps performed by the control circuit 42 in the tenth embodiment described above is implemented in hardware, it can be realized with a substantially similar configuration.
[0748]
FIG. 72 shows the configuration of the image display apparatus according to the twelfth embodiment.
[0749]
45 and 46 are comparators that compare two input signals and output the larger one. A line memory 47 is composed of a shift register capable of storing data for one scanning line of a video signal. Reference numeral 48 denotes a multiplier as video signal rewriting means. Here, the comparators 45 and 46 and the line memory 47 constitute memory reference means. Further, at least the comparators 45 and 46, the line memory 47, and the multiplier 48 may be constituted by a multi-chip integrated circuit or a one-chip integrated circuit.
[0750]
The comparator 45 receives the write signal SS3 and its own output, and inputs a clear signal (not shown) for each scanning line, thereby obtaining the horizontal maximum value SS13 that is the maximum value of the signal SS3 for each scanning line. Obtainable.
[0751]
The comparator 46 receives the signal SS3 and the output of the line memory 47, and the output is input to the line memory 47 again. The line memory 47 shifts the content by one in synchronization with the conversion timing signal SS5. The contents are cleared by a clear signal (not shown) for each frame. Thereby, the vertical maximum values SS14r, SS14g, and SS14b can be obtained for each RGB.
[0752]
The multiplier (video signal rewriting means) 48 outputs the multiplication result of the read signal SS4 and the multiplication constant SS11 as a display image signal.
[0753]
The calculation step in the control circuit 42 is obtained by replacing the flow of FIG. 70 as follows.
[0754]
First, step P1 is omitted.
[0755]
In step P2,
“LHm (y) = MAX {SS13, Lmin}
As a result, the maximum values LHm (1) to LHm (m) of the image data level for each row are obtained. "
In step P5,
“LVm (x) = MAX {(SS14r, SS14g, SS14b), Lmin}
As a result, the maximum value LVm (1) to LVm (n) of the image data level for each column is obtained. "
In Step P9,
“Output the value of Am as a multiplication constant SS11.”
And correct the flow.
[0756]
Other device configurations and calculation steps are the same as those in the tenth embodiment.
[0757]
The calculation flow of this embodiment is shown in FIG.
[0758]
By applying this embodiment, the amount of calculation in the control circuit 42 can be significantly reduced. This embodiment is effective when the display device has a large number of pixels and a general-purpose microcomputer having a low calculation speed must be used as the control circuit 42.
[0759]
(Thirteenth embodiment)
In the twelfth embodiment described above, the same effect can be obtained by changing the PWM clock SS10 supplied to the modulation circuit 8 without using the multiplier 48.
[0760]
In order to change the PWM clock SS10, for example, an oscillation circuit using a PLL may be used as the oscillation means.
[0761]
The configuration of the display device of this embodiment is shown in FIG.
[0762]
FIG. 75 shows a flowchart of the calculation of this embodiment.
[0763]
This calculation flow is the same as step P9 in the processing flow of FIG.
“Controls the oscillation circuit of the PWM clock SS10 (not shown) in the control circuit 42, and makes the oscillation frequency of the PWM clock SS10 1 / Am times”
And amended.
[0764]
As a result, the operation speed of the pulse width modulation circuit changes, the lighting time of the selected pixel changes, and as a result, the overall brightness of the screen changes.
[0765]
In this configuration, the video signal rewriting means is not used, and the read signal SS4 is used as it is as the display signal SS12. Other device configurations and calculation steps are the same as in the twelfth embodiment.
[0766]
According to the tenth to thirteenth embodiments of the present invention, a good display image with high brightness can be obtained by effectively using the scanning time.
[0767]
Further, the brightness can be adjusted so that the normal brightness is obtained when the image is entirely bright, and the brightness is brightened when the image is partially bright or totally dark. As a result, since an effect similar to that of an ABL (automatic brightness limiting circuit) is brought about, the drive control method according to the present embodiment can be applied as an ABL control method.
[0768]
In the second embodiment, it is also preferable to use a clock signal PWMCLK having an oscillation frequency of 1 / DGAIN instead of multiplying by DGAIN. According to this method, there is no worry that the number of gradations is reduced.
[0769]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to increase the peak luminance of an image to be displayed and obtain a good image. In addition, it is possible to suppress generation of a useless period and obtain a good image.
[Brief description of the drawings]
FIG. 1 is a timing chart of drive signals.
FIG. 2 is a block diagram of a display device of the present invention.
FIG. 3 is a block diagram illustrating a display device.
FIG. 4 is a diagram showing an overview of a display device used in the present invention.
FIG. 5 is a schematic diagram for explaining the resistance of the wiring of the display panel.
FIG. 6 is a diagram showing characteristics of the electron-emitting device.
FIG. 7 is a view showing a driving timing chart of the display device according to the embodiment of the present invention.
FIG. 8 is a diagram for explaining an influence of a voltage drop on a display state.
FIG. 9 is a diagram for explaining a voltage drop degeneration model;
FIG. 10 is a diagram illustrating a voltage drop amount calculated discretely.
FIG. 11 is a diagram showing the amount of change in emission current calculated discretely.
FIG. 12 is a diagram for explaining a correction data calculation method;
FIG. 13 is a diagram for explaining a correction data interpolation method;
FIG. 14 is a diagram for explaining another calculation method of correction data;
FIG. 15 is a diagram illustrating a calculation example of correction data when the size of image data is 128;
FIG. 16 is a diagram illustrating a calculation example of correction data when the size of image data is 192;
FIG. 17 is a block diagram showing an outline of a video signal processing circuit of a display device used in the present invention.
FIG. 18 is a block diagram showing an outline of a drive control circuit of a display device according to an embodiment of the present invention.
FIG. 19 is a block diagram showing an outline of a display device according to an embodiment of the present invention.
FIG. 20 is a block diagram illustrating a configuration of an inverse γ processing unit.
FIG. 21 is a diagram illustrating input / output characteristics of an inverse γ processing unit.
FIG. 22 is a block diagram illustrating a configuration of a data array conversion unit.
FIG. 23 is a block diagram showing a configuration of correction data calculation means.
FIG. 24 is a block diagram illustrating a configuration of a discrete correction data calculation unit.
FIG. 25 is a block diagram illustrating a configuration of a correction data interpolation unit.
FIG. 26 is a block diagram showing a configuration of straight line approximation means of the correction data interpolation unit.
FIG. 27 is a schematic diagram for explaining a method of controlling a horizontal scanning period according to an embodiment of the present invention.
FIG. 28 is a flowchart of arithmetic processing for calculating a horizontal scanning period according to an embodiment of the present invention.
29 is a table showing an example of the scanning time of each scanning wiring obtained by the arithmetic processing of FIG. 28. FIG.
30 is a graph showing an example of the scanning time of each scanning wiring obtained by the arithmetic processing of FIG.
FIG. 31 is a block diagram illustrating a configuration of a display timing generation unit.
FIG. 32 is a block diagram showing a configuration of a modulation circuit used in the present invention.
FIG. 33 is a diagram showing the relationship between image data and the output pulse width of the modulation means.
FIG. 34 is a schematic diagram showing an example of an output waveform of a modulation signal used in the present invention.
FIG. 35 is a block diagram showing a configuration of a scan driving circuit of a display device used in the present invention.
FIG. 36 is a block diagram showing an outline of a display device according to a second embodiment of the present invention.
FIG. 37 is a block diagram showing an outline of a drive control circuit of a display device according to a second embodiment of the present invention;
FIG. 38 is a flowchart of arithmetic processing for calculating a horizontal scanning period according to the second embodiment of the present invention.
FIG. 39 is a flowchart illustrating a part of the arithmetic processing according to the second embodiment of the present invention.
FIG. 40 is a flowchart illustrating a part of the arithmetic processing according to the second embodiment of the present invention.
FIG. 41 is a table showing an example of a horizontal scanning time of each scanning wiring according to the second embodiment of the present invention.
FIG. 42 is a graph showing an example of the scanning time of each scanning wiring obtained by the scanning time calculation process according to the second embodiment of the present invention.
FIG. 43 is a block diagram showing a configuration of a modulation circuit used in the present invention.
44 is an explanatory diagram showing a relationship between image data and an output pulse width of the modulation means. FIG.
FIG. 45 is a schematic diagram showing an example of an output waveform of a modulation signal used in the present invention.
FIG. 46 is a block diagram showing an outline of a drive control circuit of a display device according to a third embodiment of the present invention.
FIG. 47 is a flowchart of arithmetic processing for calculating a scanning period according to the third embodiment of the present invention.
FIG. 48 is a flowchart showing a part of the arithmetic processing according to the third embodiment of the present invention.
FIG. 49 is a flowchart showing a part of the arithmetic processing according to the fourth embodiment of the present invention.
FIG. 50 is a block diagram showing an outline of a signal processing circuit of a display device according to a fifth embodiment of the invention.
FIG. 51 is a block diagram schematically showing a drive control circuit of a display device according to a fifth embodiment of the present invention.
FIG. 52 is a block diagram showing a configuration of a frame memory.
FIG. 53 is a block diagram showing a configuration of a W address generation unit.
FIG. 54 is a block diagram showing a configuration of an R address generation unit.
FIG. 55 is a schematic diagram for explaining control of a horizontal scanning period used in the present invention.
FIG. 56 is a blog diagram showing a configuration of a display timing generation unit.
FIG. 57 is an explanatory diagram showing an example of a display timing signal used in the present invention.
FIG. 58 is a table for explaining an example of a display timing signal.
FIG. 59 is a block diagram illustrating a configuration of a gain table.
FIG. 60 is an explanatory diagram showing an example of a gain table used in the present invention.
FIG. 61 is a table for explaining an example of a gain table;
FIG. 62 is a timing chart showing the operation timing of each part of the display device according to the fifth embodiment of the invention.
FIG. 63 is a timing chart showing the operation timing of each part of the display device.
FIG. 64 is a block diagram showing an outline of a signal processing circuit of a display device according to a sixth embodiment of the present invention.
FIG. 65 is a block diagram schematically showing a signal processing circuit of a display device according to a seventh embodiment of the present invention.
FIG. 66 is a block diagram schematically showing a signal processing circuit of a display device according to an eighth embodiment of the present invention.
FIG. 67 is an explanatory diagram showing the characteristics of the limiter used in the ninth embodiment of the present invention.
FIG. 68 is a block diagram schematically showing a display device according to a tenth embodiment of the present invention.
FIG. 69 is a diagram showing a timing chart of each part of the display device according to the tenth embodiment of the present invention;
FIG. 70 is a flowchart of calculation processing.
FIG. 71 is a flowchart of arithmetic processing according to an eleventh embodiment of the present invention.
FIG. 72 is a block diagram schematically showing a display device according to a twelfth embodiment of the present invention.
FIG. 73 is a flowchart of calculation processing;
FIG. 74 is a block diagram schematically showing a display device according to a thirteenth embodiment of the present invention.
FIG. 75 is a flowchart of calculation processing;
FIG. 76 is a diagram showing drive signal waveforms of a conventional display device.
FIG. 77 is a schematic diagram illustrating a matrix display device.
[Explanation of symbols]
1 Display panel (display)
1001 Substrate
1002 Cold cathode devices
1003 Row wiring (scanning wiring)
1004 Column wiring (modulation wiring)
1005 Rear plate
1006 Side wall
1007 Face plate
1008 Fluorescent film
1009 Metal back
2,2A, 2B Scanning drive circuit
221 Shift register
222 Reference voltage source for selection voltage Vs
223 Reference voltage source of non-selection voltage Vns
224 switch array
3 Modulation drive circuit
4 Drive control circuit
5 Shift register
6 Latch circuit
7 RGB conversion means
8 Modulation circuit
80 counter
81 Comparator
82 switch
9 Data array converter
10 Gain table
11 Timing generator
12 Adder
13 Sync signal separation circuit
14 Correction data calculation means
141 Discrete correction data calculation unit
142 Correction data interpolation unit
17 Inverse gamma processing section
17R R table
Table for 17G G
Table for 17B B
19 Delay circuit
21 W address generator
210 V counter
211 H upper counter
212 Comparator
213 H counter
22 line maximum value detector
26 Memory A
260 Address control unit
261-268 1st memory-8th memory
27 Memory B
28 R address generator
280 V counter
281 comparator
282 H counter
31 Gain register
33 Display timing generator
330 H counter
331 memory
332 comparator
333 V counter
334 1/2 divider
34 Microcomputer
40 Voltage drop correction unit
41 AD converter
42 Control circuit
43 frame memory
44 Memory bus
45, 46 comparator
47 line memory
48 Multiplier (Video signal rewriting means)
51 limiter
52 Limit data memory
53 Limiter

Claims (11)

複数の走査配線と複数の変調配線とを有する表示器を駆動するための駆動方法において、
水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する工程と、
水平走査期間毎に、前記複数の変調配線に少なくともパルス幅を変調した変調信号を供給する工程と、を含み、
前記走査配線に前記走査選択信号が供給される期間が、前記変調配線に供給される変調信号の最大継続期間に対応した長さになるように定められ、
前記変調信号は、水平同期信号を分周して得たクロック信号をカウントすることで決まるパルス幅を有することを特徴とする駆動方法。In a driving method for driving a display device having a plurality of scanning lines and a plurality of modulation lines,
Supplying a scanning selection signal to a scanning wiring selected from the plurality of scanning wirings for each horizontal scanning period;
Supplying a modulation signal having at least a pulse width modulated to the plurality of modulation wirings for each horizontal scanning period,
The period during which the scanning selection signal is supplied to the scanning wiring is determined to have a length corresponding to the maximum duration of the modulation signal supplied to the modulation wiring,
The driving method according to claim 1, wherein the modulation signal has a pulse width determined by counting a clock signal obtained by dividing the horizontal synchronizing signal. 前記水平走査期間の和によって定まる表示画像のフレーム走査期間を、少なくとも複数のフレーム走査期間に亘って一定の値に維持する請求項１に記載の駆動方法。  The driving method according to claim 1, wherein a frame scanning period of the display image determined by the sum of the horizontal scanning periods is maintained at a constant value over at least a plurality of frame scanning periods. 前記水平走査期間に下限値を定め、当該水平走査期間に前記変調配線に供給される変調信号の最大継続期間が該下限値に満たない場合に、当該変調信号にブランキング期間を追加する請求項１又は２に記載の駆動方法。  A lower limit value is set in the horizontal scanning period, and a blanking period is added to the modulation signal when a maximum duration of a modulation signal supplied to the modulation wiring in the horizontal scanning period is less than the lower limit value. 3. The driving method according to 1 or 2. 前記水平走査期間に下限値を定め、当該水平走査期間における前記走査選択信号の選択期間が該下限値に満たない場合に、当該走査選択信号にブランキング期間を追加する請求項１又は２に記載の駆動方法。  3. The blanking period is added to the scanning selection signal when a lower limit value is set in the horizontal scanning period and a selection period of the scanning selection signal in the horizontal scanning period is less than the lower limit value. Driving method. 前記水平走査期間に上限値を定め、当該水平走査期間に前記変調配線に供給される変調信号の最大継続期間が該上限値を越えないように、前記変調信号の継続時間を定める請求項１〜４のうち何れかに記載の駆動方法。  The upper limit value is set in the horizontal scanning period, and the duration time of the modulation signal is determined so that the maximum duration period of the modulation signal supplied to the modulation wiring does not exceed the upper limit value in the horizontal scanning period. 4. The driving method according to claim 4. 複数の走査配線と複数の変調配線とを有する表示器を駆動するための表示器の駆動方法において、
水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する工程と、
水平走査期間毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する工程と、を含み、
画像データに基づいて、前記表示器の画面中央の走査配線上の画素の水平走査期間が、少なくとも、前記画面上方又は下方にある別の走査配線上の画素の水平走査期間よりも長くなるよう制御することを特徴とする駆動方法。In a display driving method for driving a display having a plurality of scanning lines and a plurality of modulation lines,
Supplying a scanning selection signal to a scanning wiring selected from the plurality of scanning wirings for each horizontal scanning period;
Supplying a modulation signal modulated based on image data to the plurality of modulation wirings for each horizontal scanning period,
Based on the image data, control is performed so that the horizontal scanning period of the pixel on the scanning wiring at the center of the screen of the display unit is at least longer than the horizontal scanning period of the pixel on another scanning wiring above or below the screen. A driving method characterized by: 画像データを、各水平走査期間に対応して設定された倍率でゲイン調整した後に、変調駆動回路に供給する請求項１〜５のうち何れかに記載の駆動方法。  6. The driving method according to claim 1, wherein the image data is supplied to the modulation driving circuit after gain adjustment with a magnification set corresponding to each horizontal scanning period. 表示装置において、
複数の走査配線と複数の変調配線とを有する表示器と、
水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する走査駆動回路と、
水平走査期間毎に、前記複数の変調配線に少なくともパルス幅を変調した変調信号を供給する変調駆動回路と、
前記走査配線に前記走査選択信号が供給される期間が、前記変調配線に供給される変調信号の最大継続時間に対応した長さになるように制御する駆動制御回路と、を含み、
前記変調駆動回路は、水平同期信号を分周して得たクロック信号をカウントして前記変調信号のパルス幅を決定することを特徴とする表示装置。In the display device,
A display having a plurality of scanning lines and a plurality of modulation lines;
A scanning drive circuit for supplying a scanning selection signal to a scanning wiring selected from the plurality of scanning wirings for each horizontal scanning period;
A modulation driving circuit for supplying a modulation signal obtained by modulating at least a pulse width to the plurality of modulation wirings for each horizontal scanning period;
A drive control circuit that controls the period during which the scanning selection signal is supplied to the scanning wiring to be a length corresponding to the maximum duration of the modulation signal supplied to the modulation wiring;
The display device characterized in that the modulation driving circuit counts a clock signal obtained by dividing a horizontal synchronizing signal to determine a pulse width of the modulation signal. 表示装置において、
複数の走査配線と複数の変調配線とを有する表示器と、
水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する走査駆動回路と、
水平走査期間毎に、前記複数の変調配線に少なくともパルス幅を変調した変調信号を供給する変調駆動回路と、
入力された映像信号に基づいて各々の画素の輝度を補正するための補正画像データを算出する補正画像データ算出部と、
前記補正画像データに基づいて少なくとも２つの前記走査選択信号の選択期間を、垂直走査期間内において、互いに異ならしめるように前記走査駆動回路を制御する駆動制御回路と、を含み、
前記変調駆動回路は、水平同期信号を分周して得たクロック信号をカウントして前記変調信号のパルス幅を決定することを特徴とする表示装置。In the display device,
A display having a plurality of scanning lines and a plurality of modulation lines;
A scanning drive circuit for supplying a scanning selection signal to a scanning wiring selected from the plurality of scanning wirings for each horizontal scanning period;
A modulation driving circuit for supplying a modulation signal obtained by modulating at least a pulse width to the plurality of modulation wirings for each horizontal scanning period;
A corrected image data calculation unit for calculating corrected image data for correcting the luminance of each pixel based on the input video signal;
A drive control circuit that controls the scan drive circuit to make the selection periods of at least two of the scan selection signals different from each other within a vertical scan period based on the corrected image data,
The display device characterized in that the modulation driving circuit counts a clock signal obtained by dividing a horizontal synchronizing signal to determine a pulse width of the modulation signal. 複数の走査配線と複数の変調配線とを有する表示器を備える表示装置の駆動制御方法であって、
水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する工程、
水平走査期間毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する工程、
画像データに基づいて少なくとも２つの水平走査期間及びそれら水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内において、互いに異ならしめるか、
少なくとも２つの行上の画素の輝度を異ならせるべく、それらに対応した少なくとも２つの水平走査期間及び／又はそれら水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内で、互いに異ならしめるように、
前記水平走査期間を決定するためのタイミング信号を生成する工程、
行毎の画素の最大画像データと平均画像データから水平輝度レベル係数（Ａｈ）を求め、
水平輝度レベル係数（Ａｈ）及び係数の上限値（Ａｌ）から輝度レベル係数の最小値（Ａｍ）を求め、
各画素の画像データを前記輝度レベル係数の最小値（Ａｍ）を基に補正する工程、
を含むことを特徴とする駆動制御方法。A drive control method for a display device including a display device having a plurality of scanning lines and a plurality of modulation lines,
Supplying a scanning selection signal to a scanning wiring selected from the plurality of scanning wirings for each horizontal scanning period;
Supplying a modulation signal modulated based on image data to the plurality of modulation wirings for each horizontal scanning period;
Or at least two horizontal scanning periods based on image data and the selection periods of the scanning selection signals in the horizontal scanning periods are different from each other in the vertical scanning period,
In order to make the luminance of pixels on at least two rows different, at least two horizontal scanning periods corresponding to them and / or selection periods of the scanning selection signals in the horizontal scanning periods are made different from each other within the vertical scanning period. like,
Generating a timing signal for determining the horizontal scanning period;
A horizontal luminance level coefficient (Ah) is obtained from the maximum image data and average image data of pixels for each row,
The minimum value (Am) of the luminance level coefficient is obtained from the horizontal luminance level coefficient (Ah) and the upper limit value (Al) of the coefficient,
Correcting the image data of each pixel based on the minimum value (Am) of the luminance level coefficient;
The drive control method characterized by including. 複数の走査配線と複数の変調配線とを有する表示器を備える表示装置の駆動制御方法であって、
水平走査期間毎に、前記複数の走査配線から選択された走査配線に走査選択信号を供給する工程、
水平走査期間毎に、前記複数の変調配線に画像データに基づいて変調された変調信号を供給する工程、
画像データに基づいて少なくとも２つの水平走査期間及びそれら水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内において、互いに異ならしめるか、
少なくとも２つの行上の画素の輝度を異ならせるべく、それらに対応した少なくとも２つの水平走査期間及び／又はそれら水平走査期間における前記走査選択信号の選択期間を、垂直走査期間内で、互いに異ならしめるように、
前記水平走査期間を決定するためのタイミング信号を生成する工程、
行毎の画素の最大画像データと平均画像データから水平輝度レベル係数（Ａｈ）を求め、
列毎の画素の最大画像データと平均画像データから垂直輝度レベル係数（Ａｖ）を求め、
これら水平輝度レベル係数（Ａｈ）、垂直輝度レベル係数（Ａｖ）及び係数の上限値（Ａｌ）から輝度レベル係数の最小値（Ａｍ）を求め、
各画素の画像データを前記輝度レベル係数の最小値（Ａｍ）を基に補正する工程、
を含むことを特徴とする駆動制御方法。A drive control method for a display device including a display device having a plurality of scanning lines and a plurality of modulation lines,
Supplying a scanning selection signal to a scanning wiring selected from the plurality of scanning wirings for each horizontal scanning period;
Supplying a modulation signal modulated based on image data to the plurality of modulation wirings for each horizontal scanning period;
Or at least two horizontal scanning periods based on image data and the selection periods of the scanning selection signals in the horizontal scanning periods are different from each other in the vertical scanning period,
In order to make the luminance of pixels on at least two rows different, at least two horizontal scanning periods corresponding to them and / or selection periods of the scanning selection signals in the horizontal scanning periods are made different from each other within the vertical scanning period. like,
Generating a timing signal for determining the horizontal scanning period;
A horizontal luminance level coefficient (Ah) is obtained from the maximum image data and average image data of pixels for each row,
A vertical luminance level coefficient (Av) is obtained from the maximum image data and average image data of pixels for each column,
From the horizontal luminance level coefficient (Ah), the vertical luminance level coefficient (Av), and the upper limit value (Al) of the coefficient, a minimum value (Am) of the luminance level coefficient is obtained.
Correcting the image data of each pixel based on the minimum value (Am) of the luminance level coefficient;
The drive control method characterized by including.

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