JP3868864B2 - Matched filter for code division multiplexing - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、符号分割多重通信方式のマッチドフィルタに関し、更に詳しくは、電流転送誤差を低減しつつ低消費電力で動作することのできるマッチドフィルタに関する。
【0002】
【従来の技術】
従来から、符号分割多重通信方式(Code Division Multiple Access(CDMA))を用いた通信分野では、ベースバンドデータ(ベースバンドの情報信号)に拡散符号(拡散コード)を乗算し、これにキャリア(無線送出用搬送波)を乗算して送信装置のアンテナから送信している。これにより、ベースバンドの情報信号の有する帯域が予め定められた拡散コードのセットにより、ベースバンドの情報信号が有する帯域よりも更に広い帯域に拡散され、無線送出用搬送波に重畳されて、アンテナから送信される。
【0003】
受信装置には、送信時に用いた拡散符号と同一の位相を有する逆拡散符号が準備され、相関器(マッチドフィルタ)を用いて、ベースバンドデータが復調される。
【0004】
この符号分割多重通信方式は、他の多重通信方式(FDMA、TDMA)がユーザーの数に上限があり、一定数以上のユーザーは許容不可能であるのに対し、符号同期の設定が可能な限り、ユーザーの数を増やすことができ、また、通信品質の劣化が上品で除々である、耐干渉性、信号秘匿性、耐フェージング性に優れているので、広範囲に利用されつつある。
【0005】
その相関器としては、スライディング相関器、SAW(Surface Acoustic Wave)マッチドフィルタ、ディジタルLSIマッチドフィルタ等が知られている。
【0006】
そのスライディング相関器は、拡散符号を受信信号よりも早く巡回させ、DLL(Delay Locked Loop)等を有する判定回路によって同期引き込みを行うものである。このスライディング相関器には、同期検波あるいはこれに準ずる手段によりキャリア成分が除去されたチップレート程度の周波数信号が入力され、チップ同期が必要であるために、同期捕捉に時間がかかるという欠点がある。
【0007】
これに対して、SAWマッチドフィルタは、高速チップ同期が可能であり、RF帯、IF(中間周波数)帯においても使用可能であるが、拡散符号がSAWデバイスの物理的パターンによって決定されるので、符号変更が難しく、また、長い拡散符号に対応しにくいという欠点がある。
【0008】
ディジタルLSIマッチドフィルタは、チップ同期が不要であり、また、拡散符号の変更が容易である利点があるが、消費電力が大きいという欠点がある。更に、従来のCMOS集積回路技術によるディジタルLSIマッチドフィルタは、動作速度が遅いことから、一般にベースバンド帯でしか利用できないという欠点がある。
【0009】
この符号分割多重通信装置では、帯域を拡げて一つの情報信号をより一層長い拡散符号を用いて情報信号を拡散することにより、同一の帯域を多数の通信チャンネルで共有できると同時に、通信路の劣化要因であるマルチパス、フェージングに対する耐性の向上を図り、電波利用効率を向上させることができるという長所があるが、更に、電波環境の急激な変化に追随してセル間のハンドオフを行うために、同期に必要な時間をより一層短くすること、携帯電話等として用いるために消費電力を極力少なくすることが求められている。
【0010】
これらの要求に応えるためには、より広い帯域(より長い拡散符号)を用いて高速で動作し、かつ、消費電力の少ない相関器が必要である。
【0011】
【発明が解決しようとする課題】
これらの課題を解決する手段として、特願平10−7998号では、電流モードのマッチドフィルタ(Switched Current(I) Matched Filter(SIMF))を提案している。この特願平10−7998号に開示のものでは、受信信号を電圧電流変換回路で電流信号に変換し、拡散符号に相当する個数(N個)分の電流フリップフロップ(CDFF)をシリアルに接続し、N個の電流フリップフロップの第1番目の電流フリップフロップ(CDFF)にその電流信号を記憶させ、クロックパルス(クロックパルスの速度)により順次後段の電流フリップフロップ(CDFF)に(N−1)回転送する。
【0012】
この転送と同時に、N個の電流フリップフロップ(CDFF)にそれぞれ記憶されている電流データ(N個)と同じ電流データ(N個)を電流乗算回路に相当するスイッチマトリックスに出力して、拡散符号と乗算して電流加算を行う。
【0013】
この電流乗算回路は、乗算回路を電流経路の切り替えのみで実現できると共に、加算回路を電流経路の接続のみで実現できる特徴があり、乗算回路と加算回路とを非常に簡易な構成で実現できる。
【0014】
従来のディジタルマッチドフィルタの場合、動作周波数の増大、すなわち、クロック周波数の増大に伴って消費電力が増大するが、この特願平10−7998号に開示のディジタルマッチドフィルタの場合には、回路の大部分を占める電流メモリ回路の消費電力が、動作周波数(クロック周波数)が増大してもほとんど増大しない。
【0015】
また、電流モードのマッチドフィルタは、電流モード回路の基本構成としての電流メモリ回路の電流メモリMOSダイオードの寄生容量が非常に小さいので、最大動作周波数が早い。
【0016】
従って、電流メモリ回路の最大周波数に対して動作周波数が低い場合には、この電流モード回路を駆動する電流源を、電流の記憶と電流データの出力とに必要な最低限の時間のみ動作させ、それ以外の時間では、駆動用の定電流源の電流を一時的に停止することにより、消費電力を低減するカレントカットという消費電力低減方法を採用することができる。
【0017】
しかし、この特願平10−7998号に開示の電流モードのマッチドフィルタでは、電流メモリが電流データを記憶して、拡散符号の符号個数(符号長数−1)に相当する回数分だけ、電流データを転送しなければならない。従って、電流データの転送回数が増大すれば増大するほど、一段当たりの電流転送誤差が累積し、最終的に出力される相関電流信号(相関出力データ)が劣化する不具合がある。
【0018】
電流メモリの一段当たりの転送誤差を抑制するために、2−ステージの電流メモリ回路等の構成方法を提案しているが、回路構成が複雑になると同時に、転送を繰り返すことによる誤差の蓄積が起こり、相関値への影響は相変わらず大きい。
【0019】
この電流転送誤差を低減する方法として、電流転送回数を1回とし、電流転送誤差の累積を少なくする提案を、特願平11−251954号(特開2000−224074号公報)で行っている。
【0020】
このものでは、電流転送誤差の累積の低減により、相関電流信号の出力のダイナミックレンジの誤差の低減を図ることができ、電流データを記憶する手段が一個の拡散符号に対して一個の電流メモリであるので、電流フリップフロップを用いる場合に較べて電流源を約1/3に減らすことができ、消費電力の低減も可能である。この電流モードのマッチドフィルタを並列型SIMFという。
【0021】
特願平10−7998号に開示の電流モードマッチドフィルタ、特願平11−251954号に開示の電流モードマッチドフィルタのいずれについても、カレントカット方法を採用して消費電力の低減が可能であるが、いずれの場合にも、相関操作を行う際に拡散符号の符号個数に相当するn×N個の全ての電流メモリを同時に動作させなければならないため、カレントカット率以上の消費電力を低減することはできないという不都合がある。
【0022】
また、拡散符号生成の基礎に用いる短周期の基礎系列Sを複数回繰り返して、長周期の拡散符号を生成する場合にも電力の消費が大きい。
【0023】
本発明は、上記の事情に鑑みて為されたもので、その目的とするところは、電流転送誤差に起因する相関電流信号の出力誤差を低減することができると共に、同時に動作する電流メモリの個数を減少させることによりカレントカット率以上の低消費電力の動作を実現できるマッチドフィルタを提供することにあり、特に短周期の基礎系列の繰り返しにより生成する拡散符号に用いるのに好適なマッチドフィルタを提供することにある。
【0024】
【課題を解決するための手段】
請求項1に記載のマッチドフィルタは、n個の要素からなり所定周期で同一状態を呈する基礎系列をN個組み合わせて構成される拡散符号であってかつ前記基礎系列の符号が正と負とに反転されたものの組み合わせから構成される拡散符号を用いて情報が分散して送信された電波を受信器により受信して情報を復調する符号分割多重通信方式のマッチドフィルタにおいて、
前記受信器により受信された受信出力電圧を受信入力電流に変換する電圧電流変換回路と、
前記基礎系列を構成する要素の個数に対応するn個の電流メモリを有しかつ前記受信入力電流を電流データとしてクロック時間毎に時系列的に記憶する第1電流メモリ回路と、
前記各電圧電流変換回路から受信入力電流をクロック時間毎に時系列的に切り替えて前記第1電流メモリ回路の各電流メモリに時系列的に遅延させて前記電流信号を前記電流データとして記憶させるためのn個の第1入力切り替えスイッチを並列に有する第1入力切り替えスイッチ回路と、
前記第1電流メモリ回路の各電流メモリに記憶されている電流データをそのまま取り出す+側接続線と前記各電流メモリに記憶されている電流データを反転させて取り出す−側接続線とに接続されて前記各電流メモリ回路に記憶されている電流データを同時に取り出して加減算する第1電流加算回路と、
前記+側接続線と前記−側接続線との間に前記基礎系列の逆拡散符号に従ってそれぞれ切り替えられるn個の第1出力切り替えスイッチを有しかつ前記各電流メモリに記憶されている電流データを同時に加算して部分相関電流信号として出力させる第1出力切り替えスイッチ回路と、
前記第1電流加算回路からクロック時間毎に時系列的に出力される部分相関電流信号を時系列的に部分相関データとして記憶するn×N個の電流メモリを有する第2電流メモリ回路と、
前記第1電流加算回路と前記第2電流メモリ回路との間に設けられて前記部分相関電流信号をクロック時間毎に時系列的に切り替えて前記第2電流メモリ回路の各電流メモリに時系列的に遅延させて前記部分相関電流信号を前記部分相関データとして記憶させるためのn×N個の第2入力切り替えスイッチを並列に有する第2入力切り替えスイッチ回路と、
前記第2電流メモリ回路の各電流メモリに記憶されている電流データをそのまま取り出す符号非反転側接続線と前記各電流メモリに記憶されている電流データを反転させて取り出す符号反転側接続線とに接続されて前記各電流メモリ回路に記憶されている電流データを同時に取り出して加減算する第2電流加算回路と、
前記符号非反転側接続線と前記符号反転側接続線との間に前記基礎系列の符号に従ってそれぞれ切り替えられるn×N個の第2出力切り替えスイッチを有しかつ前記各電流メモリに記憶されている部分相関データのうちN個のデータを加算して相関電流信号として出力させる第2出力切り替えスイッチ回路と、
前記第2電流加算回路から出力された相関電流信号を電圧に変換する電流電圧変換回路とを備え、
前記n個の第1入力切り替えスイッチは、それぞれ前記クロック時間の前半のタイミングでかつ前記基礎系列の一周期内に1回のみ、対応する第1電流メモリと前記電圧電流変換回路とを接続するように制御され、
前記n個の第1出力切り替えスイッチは、前記クロック時間の後半のタイミングでかつ前記n個の電流メモリが同時に前記+側接続線と−側接続線とのいずれかに接続されるように前記基礎系列の逆拡散符号に従って制御され、
前記n×N個の第2入力切り替えスイッチは、前記クロック時間の後半のタイミングでかつ前記第1出力切り替えスイッチの接続タイミング以降でしかも前記基礎系列の一周期内に1回のみ、対応する第2電流メモリと前記第1電流加算回路とを接続するように制御 され、
前記n×N個の第2出力切り替えスイッチは、前記クロック時間の前半のタイミングでかつn個おきのN個の第2電流メモリ回路が同時に符号非反転側接続線と符号反転側接続線とのいずれかに接続されるように前記基礎系列の符号に従って制御されることを特徴とする。
【0026】
請求項2に記載のマッチドフィルタは、
前記各電流メモリは、1個の電流源と、1個のメモリMOSトランジスタと、第1オンオフスイッチと、第2オンオフスイッチとを有し、前記電流源はメモリMOSトランジスタのドレインに接続され、前記メモリMOSトランジスタのソースはアースされ、前記各入力切り替えスイッチは前記電圧電流変換回路と前記メモリMOSトランジスタのドレインとの間に設けられ、前記第1オンオフスイッチは前記メモリトランジスタのゲートと前記ドレインとの間に設けられ、前記第2オンオフスイッチは前記ドレインと前記第1出力切り替えスイッチ回路との間に設けられていることを特徴とする。
【0027】
【発明の実施の形態】
ここでは、拡散符号の生成の基礎に用いる短周期の基礎系列Sを以下の要素からなるものとする。
【0028】
すなわち、基礎系列S=(a1,a2,a3,…,ai,…,an)であり、要素ai(iは1からnまでの整数)は、「+1」又は「−1」のいずれかの値とする。また、要素aiの個数はn個とする。
【0029】
拡散符号(相関符号)SNnは、基礎系列Sの複数個の繰り返しからなるものとする。すなわち、基礎系列Sj(jは1からNまでの整数)を要素としてこの基礎系列SjをN個用いて相関符号SNnを生成するものとする。
【0030】
SNn={S1,S2,…,Sj,…,SN}
ここで、{S1,S2,…,Sj,…,SN}は、Sj=(a1i,a2i,…,aji,…,ajn)又はSj=(−a1i,−a2i,…,−aji,…,−ajn)からなるものである。すなわち、基礎系列Sの要素の符号がそのままのものと基礎系列Sの要素の符号が反転されたものとを適宜組み合わせて用いる。
【0031】
例えば、基礎系列Sjの値が(−1,1,−1,…,1,…,−1)のときには、この基礎系列Sjの値の符号を反転させた基礎系列−Sjは(1,−1,1,…,−1,…,1)である。
【0032】
これらは、Golay符号と呼ばれ、符号多重通信方式の同期符号や拡散用符号に用いられる。
【0033】
基礎系列Sjの繰り返しを用いて生成された拡散符号SNnの相関器の回路構成の一例を図1に示す。
【0034】
この図1において、1は相関器の一部を構成する電圧・電流変換回路である。その電圧電流変換回路1は、例えば平成10年特許願第7998号に記載の差動アンプリファイアと電圧フォロワー回路とから構成されている。
【0035】
この基礎系列Sjの繰り返しを用いた相関器を通常の一般的な考え方によって製作すると、以下のような構成となる。
【0036】
この相関器は、N個の基礎系列Sの繰り返しを用いるので、一般に、N個の基礎系列用相関器SCj(jは1からNまでの整数)から構成される。すなわち、その基礎系列用相関器SCjの個数Nは基礎系列Siの繰り返し個数Nに等しい。
【0037】
各基礎系列用相関器SCjは、電流遅延手段2、第1接続状態切り替え手段3、第1電流加算手段4から構成される。
【0038】
各電流遅延手段2はn個の電流遅延フリップフロップSDk(kは1からnまでの整数)から構成される。電流遅延フリップフロップSDkの個数nは基礎系列Sの要素aiの個数nに等しい。各電流遅延フリップフロップSDkは電流信号をサンプルホールドする。
【0039】
第1出力切り替えスイッチ回路3には+側接続線5と−側接続線6とが設けられている。各電流遅延フリップフロップSDkは1個の入力端子7と2個の出力端子8、9とを備え、各入力端子7には前段の電流遅延フリップフロップSDkの一方の出力端子8からの電流信号であって、その前段の電流遅延フリップフロップSDk-1にメモリされている電流信号(電流データ)が入力される。
【0040】
ただし、第1番目の基礎系列用相関器SC1の第1番目の電流遅延フリップフロップSD1の入力端子7には、電圧電流変換回路1からの電流信号が入力される。また、N番目の基礎系列用相関器SCNの第n番目の一方の出力端子8の出力は用いない。
【0041】
各基礎系列用相関器SCjの最終段の電流遅延フリップSDnの一方の出力端子8から出力される電流信号は次段の基礎系列用相関器SCjの第1番目の電流遅延フリップSD1の入力端子7に入力される。
【0042】
各電流遅延フリップフロップSDkの他方の出力端子9は各第1出力切り替えスイッチSWr(rは1からnまでの整数)を介して+側接続線5と−側接続線6との間で切り替え可能である。各第1出力切り替えスイッチSWrの個数nも基礎系列Sjの要素aiの個数に等しい。
【0043】
各第1出力切り替えスイッチSWrは図示を略す制御回路からの逆拡散データの入力によって切り替えられる。各第1出力切り替えスイッチSWrは逆拡散データの「+1」が入力されると+側接続線5に接続され、逆拡散データ「−1」が入力されると−側接続線6に接続される。
【0044】
第1電流加算回路4は反転回路10を有し、−側接続線6の出力は反転されて+側接続線5の出力に加算され、これにより、各基礎系列用相関器SCjについて電流の乗算と加算とが実行され、相関処理に相当する処理が実行され、部分相関信号が出力される。
【0045】
この各基礎系列用相関器SCj毎の相関処理は、基礎系列を繰り返さない場合の相関処理に対応しており、その詳細は、平成10年特許願第7998号(特開平11−205282号公報)の発明の詳細な説明の発明の実施形態に詳述されており、公知であるので、詳細な説明はここでは省略する。
【0046】
各第1電流加算回路4の出力端子11は、後段の第2出力切り替えスイッチ回路12に接続されている。第2出力切り替えスイッチ回路12は、符号非反転用接続線13と符号反転用接続線14とを備えている。第1電流加算回路4の出力端子11は各第2出力切り替えスイッチSWp(pは1からNまでの整数)を介して符号非反転用接続線13と符号反転用接続線14との間で接続可能である。
【0047】
各第2出力切り替えスイッチSWpは図示を略す制御回路からの非反転データ、反転データの入力によって切り替えられる。すなわち、基礎系列SCjが非反転のものの場合には、第1出力切り替えスイッチSWpは符号非反転用接続線13に接続され、基礎系列SCjが反転されたものの場合には、符号反転用接続線14に接続される。
【0048】
符号反転用接続線14の出力は第2電流加算手段15の一部を構成する反転回路16を介してその出力が反転されて、符号非反転用接続線13の出力に加算され、これにより、最終出力としての相関電流信号が得られる。この相関電流信号は、電流電圧変換回路17により電圧に変換され、最終的に相関出力信号として出力される。
【0049】
この通常の相関器の場合、電流遅延フリップフロップSDkの全個数は、基礎系列用相関器SCjの個数がN個で、各基礎系列用相関器SCjの一部を構成する電流遅延フリップフロップSDkの個数がn個であるので、n×N個であり、電流信号をn×N回後段の電流遅延フリップフロップSDkに転送しなければならないために、各電流遅延フリップフロップSDkから次段の電流遅延フリップフロップSDkに電流信号(電流データ)を転送するときの転送誤差が累積する度合いが増し、最終的な相関出力信号が劣化する。
【0050】
以上説明したように、基礎系列Sjの繰り返しに対応する相関器(マッチドフィルタ)を単純に製作する場合には、この基礎系列Sの繰り返し数に対応する個数の相関器を直列に準備して製作することができるが、この場合には、電流転送誤差の累積の度合いが大きい。
【0051】
そこで、短周期の基礎系列Sjの繰り返しに着目し、相関器(マッチドフィルタ)を図2に示すように1個の基礎系列用相関器SC1と第1出力切り替えスイッチ回路3と第1電流加算回路4と電流分配回路20と(N−1個)の電流遅延回路SIqと第2出力切り替えスイッチ回路12と第2電流加算回路15と電流電圧変換手段17とから構成する。
【0052】
基礎系列用相関器SC1、第1出力切り替えスイッチ回路3、第1電流加算回路4、第2出力切り替えスイッチ回路12、第2電流加算回路15の構成は図1と同一なので、図2において、図1の回路要素に対応する回路要素に図1の回路要素と同一符号を付して説明する。電流分配回路20には第1電流加算手段4から出力される部分相関電流が電流データとして入力される。
【0053】
電流分配回路20は、2つの出力端子21、22を有する。この電流分配回路20は同一符号で絶対値の等しい電流データに分配し、一方の出力端子21は切り替えスイッチSW1を介して符号非反転用接続線13と符号反転用接続端子14との間で接続が切り替えられる。
【0054】
電流遅延回路SIqの個数は、(N−1)個であり、この各電流遅延回路SIqは1個の入力端子23と2個の出力端子24、25とを有する。各電流遅延回路SIqは例えばn個の電流遅延フリップフロップの直列接続からなり、クロック信号の周期tのn倍の時間、電流データ(部分相関信号)を遅延させる。この遅延時間n×tは基礎系列Sjの一周期Tに等しい。
【0055】
各電流遅延回路SIq(qは1からnまでの整数)の一方の出力端子24は、切り替えスイッチSWp(p=2からnまでの整数)を介して符号非反転用接続線13と符号反転用接続端子14との間で接続が切り替えられる。各電流遅延回路SIq(p=2からnまでの整数)の他方の出力端子25は次段の各電流遅延回路SIq(p=2からnまでの整数)の入力端子23に接続されている。
【0056】
その第2出力切り替えスイッチ回路12の出力は、第2電流加算回路15に入力され、電流電圧変換回路17によって、最終的な相関出力信号として出力される。
【0057】
この図2に示す構成による相関器も、電流データの転送回数はn+(N−1)×n=n×Nとなり、電流データの転送回数は図1に示す構成の相関器の電流データの転送回数と同一となる。
【0058】
以下に、本発明の実施の形態を図3を参照しつつ説明する。
【0059】
ここでは、基礎系列S1は要素aiの数nは「5」、すなわち、S1=(a1、a2、a3、a4、a5)とする。ここで、例えば、要素a1=1、要素a2=−1、要素a3=1、要素a4=1、要素a5=−1とする。
【0060】
また、拡散符号SNnの個数Nは「2」とする。基礎系列S1と基礎系列S1の符号を反転させた基礎系列−S1の組み合わせからなる信号が時刻t0から到来するものとする。
【0061】
電圧電流信号変換器1には、これらの信号を含む出力電圧が入力される。これらの電圧信号は電圧電流信号変換器1によって入力電流信号に変換される。第1入力切り替えスイッチ回路30は、基礎系列Sの要素の個数n(ここでは、n=5)に対応する個数の第1入力切り替えスイッチSWa1〜SWa(n)を有する。
【0062】
この第1入力切り替えスイッチSWa1〜SWa(n)は、n個の電流メモリCM1、CM2、…、CM(k)、…、CM(n)と電圧電流信号変換器1とを接続する機能を果たす。各電流メモリCM1〜CM(n)は第1電流メモリ回路31を構成している。
【0063】
この各電流メモリCMは、図4に示すように、定電流源32と、二つのオン・オフスイッチSWo1、SWo2、メモリMOSトランジスタ33とを有する。オンオフスイッチSWo1ははメモリMOSトランジスタ33のドレインとゲートとの間に設けられている。入力電流信号Iinは第1入力切り替えスイッチSWaを介してメモリMOSトランジスタ33に入力される。オン・オフスイッチSWo1、第1入力切り替えスイッチSWaは入力電流信号Iinをサンプルするとき、同時にオンされる。オン・オフスイッチSWo2は、メモリMOSトランジスタ33に記憶されている電流信号を電流データとして取り出すとき、オンされる。
【0064】
オン・オフスイッチSWo1と第1入力切り替えスイッチSWaとが同時にオンすると、定電流源32の電流Jに加算されて、図5に示すようにJ+Iinの電流信号がメモリMOSトランジスタ33に流れ込み、これによって、一意のゲート電圧Vgが与えられ、入力電流信号Iinがサンプルされる。なお、このとき、オン・オフスイッチSWo2は、オフ状態である。
【0065】
続いて、第1入力切り替えスイッチSWa、オン・オフスイッチSWo1がオフすると、図6に示すように、ゲート電圧VgがメモリMOSトランジスタ33のゲートとソース間の寄生容量Cpとして記憶される。ここで、メモリMOSトランジスタ33に流す電流源32の電流Jを一時的に停止しても、そのゲート電圧Vgが寄生容量Cpとして記憶保持され、入力電流信号Iinがホールドされる。すなわち、いわゆるカレントカットにより、メモリMOSトランジスタ33に電流Jを流すために要する消費電力の節約を図ることができる。
【0066】
次いで、第1出力切り替えスイッチSWbのオンと同時にオン・オフスイッチSWo2がオンすると、J+Ioutの電流が第1出力切り替えスイッチSWbに流れるが、出力側に理想電流源が接続されている場合には、電流値Ioutを引き込むことができる。これによって、図7に示すように示すように、メモリMOSトランジスタ33に記憶保持された電流データと符号が逆の電流データがオン・オフスイッチSWo2を介して出力されることになる。後述する電流メモリCM’の構成も同様である。
【0067】
その第1入力切り替えスイッチSWa1〜SWa(n)は、図8に示すように、基礎系列S1のクロック時間Δtのn倍の時間毎に各1回のみ時系列的にオンされる。すなわち、基礎系列S1の一周期Tのクロック時間Δtの前半の期間に時系列的に各1回のみオンされ、残余の期間はオフされる。
【0068】
従って、例えば、時刻t=T0+5Δt後には、電流メモリCM1に要素a1に対応する電流信号が記憶保持され、電流メモリCM2に要素a2に対応する電流信号が記憶保持され、電流メモリCM3に要素a3に対応する電流信号が記憶保持され、…、電流信号CM(k)に要素akに対応する電流信号が記憶保持され、…電流メモリCM(n)に要素anに対応する電流信号が記憶保持される。
【0069】
この場合には、電流メモリCM1に最も古いデータが保存され、電流メモリCM2から電流メモリCM(n−1)の順に新しいデータが保存され、電流メモリCM(n)に最も新しいデータが保存されることになる。
【0070】
また、例えば、時刻t=T0+6Δt後には、電流メモリCM1に要素−a1に対応する電流信号が記憶保持され、電流メモリCM2に要素a2に対応する電流信号が記憶保持され、電流メモリCM3に要素a3に対応する電流信号が記憶保持され、…、電流信号CM(k)に要素akに対応する電流信号が記憶保持され、…電流メモリCM(n)に要素anに対応する電流信号が記憶保持されていることになる。この場合には、電流メモリCM1に最も新しいデータが保存されることになる。
【0071】
各電流メモリCM1〜CM2は第1出力切り替えスイッチ回路32を介して第1電流加算回路35に接続される。その第1出力切り替えスイッチ回路32は、電流メモリCM1〜CM(n)の個数に相当するn個の第1出力切り替えスイッチSWb1、SWb2、…、SWb(k)、…、SWb(n)を有する。その各電流メモリCM1〜CM(n)はこの各第1出力切り替えスイッチSWb1、SWb2、…、SWb(k)、…、SWb(n)によって+側接続線33と−側接続線34との間で切り替え接続される。第1電流加算回路35は+側接続線33、−側接続線34、反転回路36によって構成され、−側接続線34は反転回路36を介して+側接続線33に接続されている。
【0072】
各第1出力切り替えスイッチSWb1、SWb2、…、SWb(k)、…、SWb(n)は基礎系列S1の一周期Tのクロック時間Δtの後半の期間に同時にオンされる。その各切り替えスイッチSWb1、SWb2、…、SWb(k)、…、SWb(n)は、逆拡散符号に従って+側接続線33と−側接続線34とに同時に接続される。すなわち、基礎系列S1に基づく電流信号が到来しているときには、基礎系列S1に対応する逆拡散符号に従って+側接続線33と−側接続線34とにそれぞれ接続状態が切り換えられ、基礎系列−S1に基づく電流信号が到来しているときには、基礎系列−S1に対応する逆拡散符号に従って+側接続線33と−側接続線34とにそれぞれ接続状態が切り換えられる。
【0073】
電流メモリCM1〜CM(n)のいずれに保存されているデータが最も新しいデータであるか否かは、第1入力切り替えスイッチSWa1〜SWa(n)のいずれがクロック時間Δt内でオンになっていたか否かによって判断される。また、基礎系列Sと符号反転の基礎系列−Sのいずれであるかは、クロック時間Δtの個数をカウントすれば判定できる。
【0074】
例えば、時刻t0+5Δt後で、電流メモリCM1に最も古いデータ(要素an)が記憶保持され、電流メモリCM(n)に最も新しいデータ記憶保持されている先の例のときには、基礎系列Sの要素a1〜a(n)に対応する逆拡散符号に従って、各第1切り替えスイッチSWb1〜SWb(n)が+側接続線33、−側接続線34のいずれかに同時に接続されるように切り替えられる。
【0075】
また、例えば、時刻t0+6Δt後で、電流メモリCM1に最も新しいデータ(要素−an)が記憶保持されている先の例では、第1切り替えスイッチSWb1は基礎系列−Sの要素(−an)に対応する逆拡散符号に従って+側、−側のいずれかに接続され、残りの第1切り替えスイッチSWb2〜SWb(n)は基礎系列Sの要素a2〜a(n)に対応する逆拡散符号に従って+側接続線33、−側接続線34のいずれかに接続される。
【0076】
従って、第1入力切り替えスイッチSWa1〜SWa(n)のオンオフ関係と第1出力切り替えスイッチSWb1〜SWb(n)の切り替え関係とが保たれるように制御すれば、部分相関電流信号(部分相関データ)を得ることができる。
【0077】
これにより、各電流メモリMa1〜Ma(n)に記憶されている電流データが第1電流加算回路35により加算されて、第1電流加算回路35からクロック時間ΔT毎に部分相関データが後段の第2入力切り替えスイッチ回路37に向けて出力される。
【0078】
第2入力切り替えスイッチ回路37は、n×N個の第2入力切り替えスイッチSWa’1、SWa’2、…、SWa’(k)、…、SWa’(n)、SWa’(n+1)、SWa’(n+2)、…、SWa’(n+k)、…、SWa’(2n)、SWa’{(2n)+1}、…、SWa’{(2n)+k}、…、SWa’{(2n)+n}、…、SWa’{n(N−1)+1}、…、SWa’{n(N−1)+k}、…、SWa’{n(N−1)+n}からなっている。
【0079】
この第2入力切り替えスイッチ回路37は、第2電流メモリ回路38と第1電流加算回路35との間に設けられている。第2電流メモリ回路38は基礎系列Sの要素aの個数nと基礎系列Sの繰り返し数Nとの積n×Nに等しい個数の第2電流メモリCM’1、CM’2、…、CM’(j)、…、CM’(n×N)を有している。
【0080】
第2入力切り替えスイッチSWa’は、図9に示すように基礎系列S1の要素aのクロック時間内に各第1出力切り替えスイッチSWb1〜SWb(n)に同期してオンされ、各第2電流メモリCM’1〜CM’(n×N)には、クロック時間ΔT毎に部分相関電流が時系列的に記憶保持される。
【0081】
その第2電流メモリ回路38と第2電流加算回路39との間には、第2出力切り替えスイッチ回路40’が設けられている。その第2電流加算回路39は符号非反転側接続線40、符号反転側接続線41、反転回路42を有し、符号反転側接続線41は反転回路42を介して符号非反転側接続線40に接続されている。
【0082】
第2出力切り替えスイッチ回路40’は、第2電流メモリCM’の個数に等しい個数の第2出力切り替えスイッチSWb’1、SWb’2、…、SWb’(k)、…、SWb’(n)、SWb’(n+1)、SWb’(n+2)、…、SWb’(n+k)、…、SWb’(2n)、…、SWb’(jn)、…、SWb’(jn+k)、…、SWb’(jn+n)、…、SWb’{n(N−1)+1}、…、SWb’{n(N−1)+2}、…、SWb’{n(N−1)+n}を有する。
【0083】
第2出力切り替えスイッチSWb’は、符号非反転側接続線40への接続状態と、符号反転側接続線41への状態と、切断状態との3種類の状態を有する。
【0084】
例えば、時刻tが時刻t0+10Δtの直後でt0+11Δtの直前であるとすると、電流メモリCM1〜CM5には、それぞれ、−a1、−a2、−a3、−a4、−a5が記憶され、電流メモリCM5に保存されている電流信号が最も新しいデータとなっている。
【0085】
このとき、時刻t0から時刻t0+10Δtの間において、各電流メモリCM1〜CM5に保存されている電流信号(電流データ)は以下に示す表1の通りである。
【0086】
【表1】
【0087】
また、電流メモリCM’1〜CM’5、CM’6〜CM’10に保存されている部分相関電流信号は以下に示す表2の通りである。
【0088】
【表2】
【0089】
従って、例えば、時刻t+11Δt後に、電流メモリCM’5に保存されている部分相関電流信号と電流メモリCM’10に保存されている部分相関電流信号とを、基礎系列Sの符号に従って各切り替えスイッチSWb5’とSWb’10とを符号非反転側接続線40、符号反転側接続線41に切り替え接続して、部分相関電流信号を取り出すと、全ての電流信号a1〜a5、−a1〜−a5に対応する相関が含まれかつ逆拡散データに対応する最も大きな相関信号が得られることになる。なお、残余の切り替えスイッチは切断状態に維持する。
【0090】
ここでは、基礎系列Sの要素の個数をn=5、基礎系列Sの繰り返し回数をN=2として説明したが、一般に、各切り替えスイッチSWb’(n)、SWb’(2n)、…、SWb’(nM)を同時に基礎系列Sの符号に従って符号非反転側接続線40、符号反転側接続線41に接続すれば、最終的な相関電流信号の出力を得ることができる。
【0091】
すなわち、一般に、基礎系列Sの要素の個数n個毎に相関が得られるので、n個おきの第2電流メモリに記憶されている部分相関電流信号をN個加算すれば、基礎系列SをN個組み合わせたものからなる拡散符号の相関信号を得ることができる。
【0092】
この構成によれば、入力された電流信号は、いずれの符号のクロック期間でも2回の転送で、相関信号を出力させることができ、電流信号の転送回数を大幅に削減できる。従って、電流信号の転送誤差の累積による相関信号の劣化を避けることができる。
【0093】
これに対して、図2に示す場合には、相関を取る際に転送回数が異なる電流信号を加算することにより、誤差の累積発生度合いが各電流信号で異なることになるが、この発明の場合には、全ての電流信号を2回のみで転送で相関を取ることができ、かつ、一般的に使用される符号は「+1」、「−1」で数が等しいという性質を有する。従って、各電流メモリで生じる電流オフセットによる電流誤差は、互いにキャンセルすることになり、一つの電流メモリにオフセットによる電流誤差があったとしても、相関電流信号ではこれらがキャンセルされる。
【0094】
また、基本系列の「1」と「−1」の個数と基本系列Sの繰り返し数「+」、「−」の個数が一致しているとき、オフセット誤差もキャンセルされる。
【0095】
この相関器を用いた場合の消費電力は、同時に作動する電流源の個数で推定でき、一クロック時間Δt内に動作する電流源の個数は、電流メモリCMについてn個、電流メモリCM’でN個であり、合計(n+N)個であり、従来は、n×N個の電流源を動作させなければならなかったが、この発明によれば、(n+N)個の電流源を作動させるのみですむので、大幅に消費電力を削減できる。
【0096】
【発明の効果】
本発明に係わるマッチドフィルタは、電流転送誤差に起因する相関電流信号の出力誤差を低減することができると共に、同時に動作する電流メモリの個数を減少させることによりカレントカット率以上の低消費電力の動作を実現でき、特に短周期の基礎系列の繰り返しにより生成する拡散符号に用いるのに好適である。
【図面の簡単な説明】
【図1】 基礎系列の要素個数に対応するn個の電流メモリを有する相関器をN個直列に接続して相関器を構成した例を示す図である。
【図2】 基礎系列の要素個数に対応するn個の電流メモリを有する1個の相関器を遅延回路を用いて遅延させて相関器を構成した例を示す図である。
【図3】 本発明に係わる相関器の発明の実施の形態を示す説明図である。
【図4】 電流メモリの構成の一例を示す図である。
【図5】 電流メモリのサンプリング状態を示す説明図である。
【図6】 電流メモリのホールド状態を示す説明図である。
【図7】 電流メモリの出力状態を示す説明図である。
【図8】 第1電流メモリへの電流保持タイミングと第1電流メモリからの電流出力タイミングと示すタイミングチャートある。
【図9】 第2電流メモリへの電流保持タイミングと第2電流メモリからの電流出力タイミングとを示すタイミングチャートである。
【符号の説明】
30…第1入力切り替えスイッチ回路
31…第1電流メモリ回路
32…第1出力切り替えスイッチ回路
33…+側接続線
34…−側接続線
35…第1電流加算回路
37…第2入力切り替えスイッチ回路
38…第2電流メモリ回路
39…第2電流加算回路
40…符号反転側接続線
40’…第2出力切り替えスイッチ回路
41…符号非反転側接続[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a matched filter of a code division multiplex communication system, and more particularly to a matched filter that can operate with low power consumption while reducing a current transfer error.
[0002]
[Prior art]
Conventionally, in the communication field using Code Division Multiple Access (CDMA), baseband data (baseband information signal) is multiplied by a spreading code (spreading code) and this is multiplied by a carrier (wireless). The transmission carrier is multiplied and transmitted from the antenna of the transmitter. As a result, the band of the baseband information signal is spread to a wider band than the band of the baseband information signal by a predetermined spreading code set, superimposed on the radio transmission carrier, and transmitted from the antenna. Sent.
[0003]
In the receiving apparatus, a despread code having the same phase as the spread code used at the time of transmission is prepared, and baseband data is demodulated using a correlator (matched filter).
[0004]
In this code division multiplex communication system, other multiplex communication systems (FDMA, TDMA) have an upper limit on the number of users, and a certain number of users cannot be allowed. Since the number of users can be increased, and the communication quality is elegantly and gradually deteriorated, it has excellent interference resistance, signal concealment, and fading resistance.
[0005]
As the correlator, a sliding correlator, a SAW (Surface Acoustic Wave) matched filter, a digital LSI matched filter, and the like are known.
[0006]
The sliding correlator circulates the spreading code earlier than the received signal, and performs synchronization pull-in by a determination circuit having a DLL (Delay Locked Loop) or the like. This sliding correlator has a drawback in that it takes time to acquire synchronization because a frequency signal having a chip rate of which carrier component has been removed by synchronous detection or equivalent means is input and chip synchronization is required. .
[0007]
On the other hand, the SAW matched filter can perform high-speed chip synchronization and can be used in the RF band and IF (intermediate frequency) band, but the spreading code is determined by the physical pattern of the SAW device. There are drawbacks that it is difficult to change the code and it is difficult to cope with a long spreading code.
[0008]
The digital LSI matched filter does not require chip synchronization and has an advantage that the spread code can be easily changed, but has a disadvantage of high power consumption. Furthermore, the conventional digital LSI matched filter based on the CMOS integrated circuit technology has a drawback that it is generally usable only in the baseband because of its low operation speed.
[0009]
In this code division multiplexing communication device, the same band can be shared by a number of communication channels by spreading the information signal using a longer spreading code by expanding the band and using a longer spreading code. It has the advantage that it can improve the resistance to multipath and fading, which are degradation factors, and improve the radio wave usage efficiency. In addition, to perform handoff between cells following the rapid change of radio wave environment Therefore, it is required to further shorten the time required for synchronization and to reduce power consumption as much as possible for use as a mobile phone or the like.
[0010]
In order to meet these requirements, a correlator that operates at a high speed using a wider band (longer spreading code) and consumes less power is required.
[0011]
[Problems to be solved by the invention]
As means for solving these problems, Japanese Patent Application No. 10-7998 proposes a current mode matched filter (Switched Current (I) Matched Filter (SIMF)). In the one disclosed in Japanese Patent Application No. 10-7998, a received signal is converted into a current signal by a voltage-current converter, and a number (N) of current flip-flops (CDFFs) corresponding to spreading codes are serially connected. Then, the current signal is stored in the first current flip-flop (CDFF) of the N current flip-flops, and (N-1) ) Transfer times.
[0012]
Simultaneously with this transfer, the same current data (N) as the current data (N) respectively stored in the N current flip-flops (CDFF) is output to the switch matrix corresponding to the current multiplication circuit, and the spreading code is output. Is added to perform current addition.
[0013]
This current multiplication circuit has a feature that the multiplication circuit can be realized only by switching the current path, and the addition circuit can be realized only by connection of the current path, so that the multiplication circuit and the addition circuit can be realized with a very simple configuration.
[0014]
In the case of the conventional digital matched filter, the power consumption increases as the operating frequency increases, that is, the clock frequency increases. In the case of the digital matched filter disclosed in Japanese Patent Application No. 10-7998, the circuit The power consumption of the current memory circuit that occupies the majority hardly increases even if the operating frequency (clock frequency) increases.
[0015]
Also, the current mode matched filter has a fast maximum operating frequency because the parasitic capacitance of the current memory MOS diode of the current memory circuit as the basic configuration of the current mode circuit is very small.
[0016]
Therefore, when the operating frequency is lower than the maximum frequency of the current memory circuit, the current source that drives the current mode circuit is operated only for a minimum time necessary for storing current and outputting current data. At other times, it is possible to adopt a power consumption reduction method called current cut that reduces power consumption by temporarily stopping the current of the driving constant current source.
[0017]
However, in the current mode matched filter disclosed in Japanese Patent Application No. 10-7998, the current memory stores the current data, and the current is only the number of times corresponding to the number of codes of the spread code (the code length is −1). Data must be transferred. Therefore, as the number of current data transfers increases, current transfer errors per stage accumulate, and there is a problem that the correlation current signal (correlation output data) that is finally output deteriorates.
[0018]
In order to suppress the transfer error per stage of the current memory, a configuration method such as a 2-stage current memory circuit has been proposed. However, the circuit configuration becomes complicated, and at the same time, error accumulation occurs due to repeated transfer. The influence on the correlation value is still large.
[0019]
As a method for reducing this current transfer error, Japanese Patent Application No. 11-251954 (Japanese Patent Application Laid-Open No. 2000-224074) has proposed that the number of times of current transfer is one and the accumulation of current transfer errors is reduced.
[0020]
In this case, the accumulated current transfer error can be reduced to reduce the error in the dynamic range of the output of the correlated current signal, and the means for storing the current data is one current memory for one spreading code. As a result, the number of current sources can be reduced to about 1/3 compared to the case of using a current flip-flop, and the power consumption can be reduced. This current mode matched filter is called a parallel SIMF.
[0021]
Both the current mode matched filter disclosed in Japanese Patent Application No. 10-7998 and the current mode matched filter disclosed in Japanese Patent Application No. 11-251954 can reduce power consumption by adopting a current cut method. In any case, when performing the correlation operation, all the current memories of n × N corresponding to the number of codes of the spread code must be operated at the same time, so that the power consumption more than the current cut rate is reduced. There is an inconvenience that cannot be done.
[0022]
Further, power consumption is large even when a long-period spreading code is generated by repeating a short-period basic sequence S used for the basis of spreading code generation a plurality of times.
[0023]
The present invention has been made in view of the above circumstances, and an object of the present invention is to reduce the output error of the correlation current signal due to the current transfer error and to the number of current memories that operate simultaneously. Is to provide a matched filter that can achieve low power consumption operation that is equal to or higher than the current cut rate by reducing the frequency, and in particular, provides a matched filter suitable for use in spreading codes generated by repetition of a short-cycle basic sequence There is to do.
[0024]
[Means for Solving the Problems]
The matched filter according to
A voltage-current conversion circuit that converts a received output voltage received by the receiver into a received input current;
A first current memory circuit having n current memories corresponding to the number of elements constituting the basic sequence and storing the received input current as current data in time series for each clock time;
In order to store the current signal as the current data by switching the received input current from each voltage-current conversion circuit in time series for each clock time and delaying in time in each current memory of the first current memory circuit A first input changeover switch circuit having n first input changeover switches in parallel;
The current data stored in each current memory of the first current memory circuit is directly connected to the + side connection line and the current data stored in each current memory is inverted and taken out. A first current adding circuit for simultaneously taking out and adding / subtracting current data stored in each of the current memory circuits;
Current data stored in each of the current memories is provided with n first output changeover switches that are respectively switched according to the despreading code of the basic sequence between the + side connection line and the − side connection line. A first output changeover switch circuit that simultaneously adds and outputs a partial correlation current signal;
A second current memory circuit having n × N current memories for storing a partial correlation current signal output in time series from the first current addition circuit in time series as partial correlation data;
Provided between the first current adding circuit and the second current memory circuit, the partial correlation current signal is switched in time series for each clock time, and each current memory of the second current memory circuit is time-sequentially A second input changeover switch circuit having n × N second input changeover switches in parallel for storing the partial correlation current signal as the partial correlation data after being delayed
A sign non-inversion side connection line that extracts current data stored in each current memory of the second current memory circuit as it is and a sign inversion side connection line that inverts and extracts current data stored in each current memory. A second current adding circuit connected to the current data stored in each of the current memory circuits for simultaneous extraction, addition and subtraction;
There are n × N second output changeover switches that are respectively switched according to the code of the basic sequence between the non-inversion-side connection line and the inversion-side connection line, and are stored in the current memories. A second output changeover switch circuit for adding N pieces of data out of the partial correlation data and outputting them as a correlation current signal;
Current-voltage conversion circuit for converting the correlation current signal output from the second current addition circuit into a voltageAnd
Each of the n first input changeover switches connects the corresponding first current memory and the voltage-current conversion circuit only once in the first half of the clock time and within one period of the basic sequence. Controlled by
The n first output changeover switches are configured so that the n current memories are simultaneously connected to either the + side connection line or the − side connection line at a timing in the second half of the clock time. Controlled according to the despreading code of the sequence,
The n × N second input change-over switches correspond to second times corresponding to the second half of the clock time and after the connection timing of the first output change-over switch, and only once in one period of the basic sequence. Control to connect a current memory and the first current adding circuit And
The n × N second output changeover switches are configured so that the N second current memory circuits at the first half of the clock time and the n second current memory circuits are connected to the sign non-inversion side connection line and the sign inversion side connection line at the same time. Controlled according to the code of the base sequence to be connected to eitherIt is characterized by that.
[0026]
Claim 2The listed matched filter is
Each current memory includes one current source, one memory MOS transistor, a first on / off switch, and a second on / off switch, and the current source is connected to a drain of the memory MOS transistor, The source of the memory MOS transistor is grounded, the input changeover switches are provided between the voltage-current conversion circuit and the drain of the memory MOS transistor, and the first on / off switch is connected between the gate of the memory transistor and the drain. The second on / off switch is provided between the drain and the first output changeover switch circuit.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Here, it is assumed that a short-cycle basic sequence S used as a basis for generating a spreading code includes the following elements.
[0028]
That is, the basic sequence S = (a1, a2, aThree, ..., ai, ..., an) And element ai(I is an integer from 1 to n) is either “+1” or “−1”. Element aiThe number of is n.
[0029]
Spreading code (correlation code) SNnIs composed of a plurality of repetitions of the basic sequence S. That is, the basic series Sj(J is an integer from 1 to N) as an element.jN correlation codes SNnIs generated.
[0030]
SNn= {S1, S2, ..., Sj, ..., SN}
Where {S1, S2, ..., Sj, ..., SN} Is Sj= (A1i, a2i, ..., aji, ..., ajnOr Sj= (-A1i, -A2i, ...,-aji, ...,-ajn). That is, an element in which the code of the element of the basic sequence S is used as it is and an element in which the code of the element of the basic sequence S is inverted are used in appropriate combination.
[0031]
For example, the basic series SjWhen the value of (−1, 1, −1,..., 1,..., −1) is the basic sequence −S obtained by inverting the sign of the value of the basic sequence Sj.jIs (1, -1,1, ...,-1, ..., 1).
[0032]
These are called Golay codes and are used for code multiplex communication synchronization codes and spreading codes.
[0033]
Basic series SjThe spreading code S generated using the repetition ofNnAn example of the circuit configuration of the correlator is shown in FIG.
[0034]
In FIG. 1,
[0035]
This basic series SjWhen a correlator using the repetition of the above is manufactured according to a general general idea, the following configuration is obtained.
[0036]
Since this correlator uses repetitions of N basic sequences S, in general, N basic sequence correlators SC are used.j(J is an integer from 1 to N). That is, the basic sequence correlator SCjN is the basic sequence SiIs equal to the number of repetitions N.
[0037]
Correlator SC for each basic seriesjComprises a current delay means 2, a first connection state switching means 3, and a first
[0038]
Each current delay means 2 includes n current delay flip-flops SD.k(K is an integer from 1 to n). Current delay flip-flop SDkN is the element a of the basic sequence SiIs equal to n. Each current delay flip-flop SDkSamples and holds the current signal.
[0039]
The first output
[0040]
However, the first basic sequence correlator SC1The first current delay flip-flop SD1The current signal from the voltage-
[0041]
The current signal output from one
[0042]
Each current delay flip-flop SDkThe
[0043]
Each first output selector switch SWrAre switched by input of despread data from a control circuit (not shown). Each first output selector switch SWrWhen the despread data “+1” is input, it is connected to the +
[0044]
The first
[0045]
Correlator SC for each basic seriesjEach correlation process corresponds to the correlation process in the case where the basic sequence is not repeated, and details thereof are described in the invention of the detailed description of the invention of 1998 Patent Application No. 7998 (Japanese Patent Laid-Open No. 11-205282). The detailed description will be omitted here because it is well known in the embodiment.
[0046]
The output terminal 11 of each first
[0047]
Each second output selector switch SWpAre switched by the input of non-inverted data and inverted data from a control circuit (not shown). That is, the basic series SCjIs a non-inverted one, the first output selector switch SWpIs connected to the
[0048]
The output of the sign inverting
[0049]
In the case of this normal correlator, the current delay flip-flop SDkIs the correlator SC for the basic sequencejN is the number of correlators SC for each basic sequencejCurrent delay flip-flop SD constituting a part ofkN × N, so that the current signal is converted into a current delay flip-flop SD in the subsequent stage n × N times.kEach current delay flip-flop SD must be transferred tokTo the next-stage current delay flip-flop SDkThe degree of accumulation of transfer errors when transferring a current signal (current data) to increases, and the final correlation output signal deteriorates.
[0050]
As explained above, the basic sequence SjWhen a correlator (matched filter) corresponding to the repetition of the above is simply manufactured, a number of correlators corresponding to the number of repetitions of the basic sequence S can be prepared and manufactured in series. Has a large accumulation degree of current transfer error.
[0051]
Therefore, a short-cycle basic sequence SjAs shown in FIG. 2, one basic sequence correlator SC is used as a correlator (matched filter).1The first output
[0052]
Correlator SC for basic series1The first output
[0053]
The
[0054]
Current delay circuit SIqThe number of the current delay circuits SI is (N-1).qHas one
[0055]
Each current delay circuit SIqOne output terminal 24 (q is an integer from 1 to n) is connected to the changeover switch SW.pThe connection is switched between the sign
[0056]
The output of the second output
[0057]
Also in the correlator having the configuration shown in FIG. 2, the current data transfer count is n + (N−1) × n = n × N, and the current data transfer count is the current data transfer of the correlator having the configuration shown in FIG. It is the same as the number of times.
[0058]
The embodiment of the present invention will be described below with reference to FIG.
[0059]
Here, the basic series S1Is element aiN is “5”, that is, S1= (A1, a2, a3, a4, a5). Here, for example, element a1= 1, element a2= -1, element aThree= 1, element aFour= 1, element aFive= -1.
[0060]
The spreading code SNnThe number N of “2” is “2”. Basic series S1And basic series S1Basic sequence with the sign of -S reversed1It is assumed that a signal composed of the combination of signals arrives from time t0.
[0061]
An output voltage including these signals is input to the voltage /
[0062]
The first input changeover switches SWa1 to SWa (n) serve to connect the n current memories CM1, CM2,..., CM (k), ..., CM (n) and the voltage /
[0063]
As shown in FIG. 4, each current memory CM includes a constant
[0064]
When the on / off switch SWo1 and the first input changeover switch SWa are simultaneously turned on, the current is added to the current J of the constant
[0065]
Subsequently, when the first input selector switch SWa and the on / off switch SWo1 are turned off, the gate voltage Vg is stored as a parasitic capacitance Cp between the gate and the source of the
[0066]
Next, when the on / off switch SWo2 is turned on simultaneously with the turning on of the first output changeover switch SWb, the current of J + Iout flows to the first output changeover switch SWb, but when an ideal current source is connected to the output side, The current value Iout can be drawn. As a result, as shown in FIG. 7, current data having the opposite sign to the current data stored and held in the
[0067]
The first input changeover switches SWa1 to SWa (n) are connected to the basic series S as shown in FIG.1Are turned on in time series only once every n times the clock time Δt. That is, the basic series S1In the first half of the clock time Δt of one cycle T, it is turned on only once in time series, and the remaining period is turned off.
[0068]
Thus, for example, time t = T0After + 5Δt, the current signal corresponding to the element a1 is stored in the current memory CM1, the current signal corresponding to the element a2 is stored in the current memory CM2, and the current signal corresponding to the element a3 is stored in the current memory CM3. The current signal corresponding to the element ak is stored and held in the current signal CM (k), and the current signal corresponding to the element an is stored and held in the current memory CM (n).
[0069]
In this case, the oldest data is stored in the current memory CM1, new data is stored in the order from the current memory CM2 to the current memory CM (n−1), and the newest data is stored in the current memory CM (n). It will be.
[0070]
For example, after time t = T0 + 6Δt, the current signal corresponding to the element −a1 is stored and held in the current memory CM1, the current signal corresponding to the element a2 is stored and held in the current memory CM2, and the element a3 is stored in the current memory CM3. The current signal corresponding to element an is stored and held in the current signal CM (k), and the current signal corresponding to element an is stored and held in the current memory CM (n). Will be. In this case, the newest data is stored in the current memory CM1.
[0071]
The current memories CM <b> 1 and CM <b> 2 are connected to the first
[0072]
Each of the first output selector switches SWb1, SWb2,..., SWb (k),.1Are simultaneously turned on during the latter half of the clock time Δt of one cycle T. The changeover switches SWb1, SWb2,..., SWb (k),..., SWb (n) are simultaneously connected to the +
[0073]
Which of the current memories CM1 to CM (n) is the newest data is determined based on which of the first input changeover switches SWa1 to SWa (n) is on within the clock time Δt. It is judged by whether or not. Further, whether the basic sequence S or the basic sequence of sign inversion -S can be determined by counting the number of clock times Δt.
[0074]
For example, after the time t0 + 5Δt, in the previous example in which the oldest data (element an) is stored and held in the current memory CM1 and the newest data is stored and held in the current memory CM (n), the element a1 of the basic sequence S In accordance with the despread code corresponding to .about.a (n), the first changeover switches SWb1 to SWb (n) are switched so as to be simultaneously connected to either the +
[0075]
Further, for example, in the previous example in which the latest data (element -an) is stored in the current memory CM1 after the time t0 + 6Δt, the first changeover switch SWb1 corresponds to the element (-an) of the basic sequence -S. The remaining first change-over switches SWb2 to SWb (n) are connected to either the + side or the − side according to the despreading code, and the remaining first change-over switches SWb2 to SWb (n) are set to the + side according to the despreading code corresponding to the elements a2 to a (n) It is connected to either the
[0076]
Accordingly, if the ON / OFF relationship of the first input changeover switches SWa1 to SWa (n) and the changeover relationship of the first output changeover switches SWb1 to SWb (n) are controlled, the partial correlation current signal (partial correlation data) can be maintained. ) Can be obtained.
[0077]
As a result, the current data stored in each of the current memories Ma1 to Ma (n) is added by the first
[0078]
The second input
[0079]
The second input
[0080]
As shown in FIG. 9, the second input changeover switch SWa ′ is turned on in synchronization with each of the first output changeover switches SWb1 to SWb (n) within the clock time of the element a of the basic sequence S1, and each second current memory. In CM′1 to CM ′ (n × N), partial correlation currents are stored and held in time series for each clock time ΔT.
[0081]
A second output
[0082]
The second output changeover switch circuit 40 'has the same number of second output changeover switches SWb'1, SWb'2, ..., SWb' (k), ..., SWb '(n) as the number of second current memories CM'. , SWb '(n + 1), SWb' (n + 2), ..., SWb '(n + k), ..., SWb' (2n), ..., SWb '(jn), ..., SWb' (jn + k), ..., SWb '( , SWb ′ {n (N−1) +1},..., SWb ′ {n (N−1) +2},..., SWb ′ {n (N−1) + n}.
[0083]
The second output changeover switch SWb 'has three types of states: a connection state to the sign non-inversion
[0084]
For example, if the time t is immediately after the time t0 + 10Δt and immediately before t0 + 11Δt, the current memories CM1 to CM5 store −a1, −a2, −a3, −a4, and −a5, respectively, and the current memory CM5 The stored current signal is the newest data.
[0085]
At this time, the current signals (current data) stored in the current memories CM1 to CM5 between time t0 and time t0 + 10Δt are as shown in Table 1 below.
[0086]
[Table 1]
[0087]
The partial correlation current signals stored in the current memories CM′1 to CM′5 and CM′6 to CM′10 are as shown in Table 2 below.
[0088]
[Table 2]
[0089]
Therefore, for example, after the time t + 11Δt, the changeover switch SWb5 is switched between the partial correlation current signal stored in the current memory CM′5 and the partial correlation current signal stored in the current memory CM′10 according to the sign of the basic sequence S. When 'and SWb'10 are switched and connected to the sign non-inversion
[0090]
Here, the number of elements of the basic sequence S is described as n = 5 and the number of repetitions of the basic sequence S is described as N = 2. However, in general, each changeover switch SWb ′ (n), SWb ′ (2n),. If '(nM) is simultaneously connected to the sign non-inversion
[0091]
That is, in general, since a correlation is obtained for every n elements of the basic sequence S, if N partial correlated current signals stored in every second n current memory are added, the basic sequence S is represented as N. It is possible to obtain a correlation signal of a spreading code composed of a combination of these.
[0092]
According to this configuration, the input current signal can output a correlation signal by transferring twice in any clock period, and the number of current signal transfers can be greatly reduced. Accordingly, it is possible to avoid deterioration of the correlation signal due to accumulation of current signal transfer errors.
[0093]
On the other hand, in the case shown in FIG. 2, by adding the current signals having different transfer counts when obtaining the correlation, the accumulated occurrence degree of the error differs for each current signal. Can be correlated by transferring all current signals only twice, and the commonly used codes are “+1”, “−1” and the number is equal. Therefore, the current errors caused by the current offsets generated in the respective current memories cancel each other, and even if there is a current error caused by the offset in one current memory, these are canceled by the correlation current signal.
[0094]
Further, when the number of basic sequences “1” and “−1” and the number of repetitions “+” and “−” of the basic sequence S match, the offset error is also canceled.
[0095]
The power consumption when this correlator is used can be estimated by the number of current sources operating simultaneously. The number of current sources operating within one clock time Δt is n for the current memory CM and N for the current memory CM ′. In total, (n + N) units had to be operated in the past. However, according to the present invention, only (n + N) current sources were operated. Therefore, power consumption can be greatly reduced.
[0096]
【The invention's effect】
The matched filter according to the present invention can reduce the output error of the correlation current signal due to the current transfer error, and reduce the number of current memories that operate at the same time, thereby reducing the power consumption over the current cut rate. This is particularly suitable for use in spreading codes generated by repeating a short-period basic sequence.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example in which N correlators having n current memories corresponding to the number of elements of a basic sequence are connected in series to form a correlator.
FIG. 2 is a diagram illustrating an example in which a correlator is configured by delaying one correlator having n current memories corresponding to the number of elements of a basic sequence using a delay circuit.
FIG. 3 is an explanatory diagram showing an embodiment of a correlator according to the present invention.
FIG. 4 is a diagram illustrating an example of a configuration of a current memory.
FIG. 5 is an explanatory diagram showing a sampling state of a current memory.
FIG. 6 is an explanatory diagram showing a hold state of a current memory.
FIG. 7 is an explanatory diagram showing an output state of a current memory.
FIG. 8 is a timing chart showing a current holding timing to the first current memory and a current output timing from the first current memory.
FIG. 9 is a timing chart showing a current holding timing to the second current memory and a current output timing from the second current memory.
[Explanation of symbols]
30. First input changeover switch circuit
31. First current memory circuit
32. First output changeover switch circuit
33 ... + side connection line
34 ...- side connection line
35. First current adding circuit
37. Second input changeover switch circuit
38. Second current memory circuit
39. Second current adding circuit
40 .. sign inversion side connection line
40 '... second output changeover switch circuit
41 ... Sign non-inversion side connection
Claims (2)
前記受信器により受信された受信出力電圧を受信入力電流に変換する電圧電流変換回路と、
前記基礎系列を構成する要素の個数に対応するn個の電流メモリを有しかつ前記受信入力電流を電流データとしてクロック時間毎に時系列的に記憶する第1電流メモリ回路と、
前記各電圧電流変換回路から受信入力電流をクロック時間毎に時系列的に切り替えて前記第1電流メモリ回路の各電流メモリに時系列的に遅延させて前記電流信号を前記電流データとして記憶させるためのn個の第1入力切り替えスイッチを並列に有する第1入力切り替えスイッチ回路と、
前記第1電流メモリ回路の各電流メモリに記憶されている電流データをそのまま取り出す+側接続線と前記各電流メモリに記憶されている電流データを反転させて取り出す−側接続線とに接続されて前記各電流メモリ回路に記憶されている電流データを同時に取り出して加減算する第1電流加算回路と、
前記+側接続線と前記−側接続線との間に前記基礎系列の逆拡散符号に従ってそれぞれ切り替えられるn個の第1出力切り替えスイッチを有しかつ前記各電流メモリに記憶されている電流データを同時に加算して部分相関電流信号として出力させる第1出力切り替えスイッチ回路と、
前記第1電流加算回路からクロック時間毎に時系列的に出力される部分相関電流信号を時系列的に部分相関データとして記憶するn×N個の電流メモリを有する第2電流メモリ回路と、
前記第1電流加算回路と前記第2電流メモリ回路との間に設けられて前記部分相関電流信号をクロック時間毎に時系列的に切り替えて前記第2電流メモリ回路の各電流メモリに時系列的に遅延させて前記部分相関電流信号を前記部分相関データとして記憶させるためのn×N個の第2入力切り替えスイッチを並列に有する第2入力切り替えスイッチ回路と、
前記第2電流メモリ回路の各電流メモリに記憶されている電流データをそのまま取り出す符号非反転側接続線と前記各電流メモリに記憶されている電流データを反転させて取り出す符号反転側接続線とに接続されて前記各電流メモリ回路に記憶されている電流データを同時に取り出して加減算する第2電流加算回路と、
前記符号非反転側接続線と前記符号反転側接続線との間に前記基礎系列の符号に従ってそれぞれ切り替えられるn×N個の第2出力切り替えスイッチを有しかつ前記各電流メモリに記憶されている部分相関データのうちN個のデータを加算して相関電流信号として出力させる第2出力切り替えスイッチ回路と、
前記第2電流加算回路から出力された相関電流信号を電圧に変換する電流電圧変換回路とを備え、
前記n個の第1入力切り替えスイッチは、それぞれ前記クロック時間の前半のタイミングでかつ前記基礎系列の一周期内に1回のみ、対応する第1電流メモリと前記電圧電流変換回路とを接続するように制御され、
前記n個の第1出力切り替えスイッチは、前記クロック時間の後半のタイミングでかつ前記n個の電流メモリが同時に前記+側接続線と−側接続線とのいずれかに接続されるように前記基礎系列の逆拡散符号に従って制御され、
前記n×N個の第2入力切り替えスイッチは、前記クロック時間の後半のタイミングでかつ前記第1出力切り替えスイッチの接続タイミング以降でしかも前記基礎系列の一周期内に1回のみ、対応する第2電流メモリと前記第1電流加算回路とを接続するように制御され、
前記n×N個の第2出力切り替えスイッチは、前記クロック時間の前半のタイミングで かつn個おきのN個の第2電流メモリ回路が同時に符号非反転側接続線と符号反転側接続線とのいずれかに接続されるように前記基礎系列の符号に従って制御されることを特徴とするマッチドフィルタ。A spread code composed of a combination of N elements composed of N elements and having N basic sequences exhibiting the same state in a predetermined cycle, wherein the codes of the basic sequences are inverted to positive and negative In a matched filter of a code division multiplex communication system that receives a radio wave transmitted by distributing information using a code by a receiver and demodulates the information,
A voltage-current conversion circuit that converts a received output voltage received by the receiver into a received input current;
A first current memory circuit having n current memories corresponding to the number of elements constituting the basic sequence and storing the received input current as current data in time series for each clock time;
In order to store the current signal as the current data by switching the received input current from each voltage-current conversion circuit in time series for each clock time and delaying in time in each current memory of the first current memory circuit A first input changeover switch circuit having n first input changeover switches in parallel;
The current data stored in each current memory of the first current memory circuit is extracted as it is, and connected to the + side connection line and the current data stored in each current memory is inverted and extracted. A first current adding circuit for simultaneously taking out and adding / subtracting current data stored in each of the current memory circuits;
Current data stored in each of the current memories is provided with n first output changeover switches that are respectively switched according to the despreading code of the basic sequence between the + side connection line and the − side connection line. A first output changeover switch circuit that simultaneously adds and outputs a partial correlation current signal;
A second current memory circuit having n × N current memories for storing a partial correlation current signal output in time series from the first current addition circuit in time series as partial correlation data;
Provided between the first current adding circuit and the second current memory circuit, the partial correlation current signal is switched in time series for each clock time, and each current memory of the second current memory circuit is time-sequentially switched. A second input changeover switch circuit having n × N second input changeover switches in parallel for storing the partial correlation current signal as the partial correlation data after being delayed
A sign non-inversion side connection line that extracts current data stored in each current memory of the second current memory circuit as it is and a sign inversion side connection line that inverts and extracts current data stored in each current memory. A second current adding circuit connected to the current data stored in each of the current memory circuits for simultaneous extraction, addition and subtraction;
There are n × N second output changeover switches that are respectively switched according to the code of the basic sequence between the non-inversion-side connection line and the inversion-side connection line, and are stored in the current memories. A second output changeover switch circuit for adding N pieces of data out of the partial correlation data and outputting them as a correlation current signal;
A current-voltage conversion circuit that converts the correlation current signal output from the second current addition circuit into a voltage ;
Each of the n first input changeover switches connects the corresponding first current memory and the voltage-current conversion circuit only once in the first half of the clock time and within one period of the basic sequence. Controlled by
The n first output changeover switches are configured so that the n current memories are simultaneously connected to either the + side connection line or the − side connection line at a timing in the second half of the clock time. Controlled according to the despreading code of the sequence,
The n × N second input change-over switches correspond to second times corresponding to the second half of the clock time and after the connection timing of the first output change-over switch, and only once in one period of the basic sequence. Controlled to connect a current memory and the first current adder circuit;
The n × N second output changeover switches are configured so that the N second current memory circuits at the first half of the clock time and the n second current memory circuits are connected to the sign non-inversion side connection line and the sign inversion side connection line at the same time. The matched filter is controlled according to the code of the basic sequence so as to be connected to any one of them .
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