JP3868660B2 - Semiconductor memory device and driving method thereof - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置にかかわり、特に、不揮発性の強誘電体メモリにおいて、Imprint 、Depolarization等の強誘電体膜の変化、劣化により、ビット線への読み出し信号が減少する問題を解決し、十分な読み出し信号量を確保し信頼性が高い半導体記憶装置を提供する。
【０００２】
【従来の技術】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ）、ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（MaskＲＯＭ）、Flash Ｅ２ＰＲＯＭ（Electricaly Erasable Promgramable ＲＯＭ）等が市場に出まわっている。特に、ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４）、高速性（ FlashＥ２ＰＲＯＭに比べて）の点で優れており、市場の殆どを占めているのが現状である。書き換え可能で不揮発性のFlash Ｅ２ＰＲＯＭは、不揮発で、電源を切ることが可能ではあるが、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印加する必要がある等の欠点があるため、ＤＲＡＭ程は市場がひらけていない。
【０００３】
これに対して、強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性メモリＦＲＡＭ（Ferroelectric RAM)は、１９８０年に提案されて以来、不揮発性で、しかも、書き換え回数が１０の１２乗以上、読みだし書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の長所があるため、全メモリ市場を置き換える可能性があり、各メーカが開発を行っている。
【０００４】
ＦＲＡＭのセルは、開発当初のＳＲＡＭ＋Shadow Memory 構成から、２transistor＋２Capacitor 構成、と、ＤＲＡＭの開発と同じく、時代と共に、セル構成の簡略化、微細化により、セルサイズが縮小されてきた。
【０００５】
図２２に、従来例１のＦＲＡＭの１transistor＋１Capacitor 構成のメモリセルとその動作法を示す。DRAMと同じメモリセル構成であり、異なる点は、（１）ＤＲＡＭでは、capacitor として常誘電体性のものを用いるが、ＦＲＡＭでは、強誘電体性のものを用いる点、（２）ＤＲＡＭでは、メモリセルトランジスタをＯＮすればcapacitor に貯えられた電荷がビット線に読み出されるが、ＦＲＡＭではメモリセルトランジスタをＯＮしただけでは、メモリセルデータが読み出されず、/EQLをHighにしておいて、bit 線をVss にPrecharge しておいて、Active時は/EQLをLow にしてFloatingにした後、メモリセルトランジスタをＯＮし、Plate 線をVss からVdd に上げ、強誘電体キャパシタの両端にVdd の電位を印加して初めて、分極情報がビット線に読み出される仕組みとなる。例えば分極反転して大きな電荷がビット線に読み出されると“１”Ｄａｔａ、分極を伴わずに小さな電荷がビット線に読み出されると“０”Ｄａｔａと言う具合である。その信号をセンスアンプで増幅してデータを読み出す仕組みを取る。
【０００６】
またこの様な従来例１のＦＲＡＭに対して、メモリセルサイズを小さくしつつ、高速動作を実現する新しいメモリセル構成を本発明者は特開平１０−２５５４８３号公報や特願平９−３４６４０４号（未公開）で示している。
【０００７】
図２３は先願である特願平９−３４６４０４号で示している従来例２のメモリセル構成とその動作例を示す。図２３では、１個のセルトランジスタと１個の強誘電体キャパシタを並列接続して１個のメモリセルを構成し、これを直列接続してブロックを構成し、一端にブロック選択トランジスタを介してビット線に接続し、他端をプレート線に接続する構成を取っている。ブロック選択信号を２本（BS0,BS1 ）、プレート線を２本（PL(/BL),PL(BL)）備えることにより、ビット線対（/BL,BL）のどちらかにセルデータを読み出し、他方をReference （参照）ビット線にするFoldedビット線構成が実現出来ている。
【０００８】
動作としては、Standby 中は全てのワード線（WL0 〜WL7 ）をHighレベルにして、セルトランジスタを全てＯＮすることにより強誘電体キャパシタの両端を電気的にshort して、セルデータを保持する。 Standby時に、/EQLをHighにしておいて、bit 線をVss にPrecharge しておいたものを、Active時には/EQLをLow にしてFloatingにした後、或いは前後して、選択した任意のワード線(WL2) のみLow レベルにして、その後、WL2 がLow でビット線がFloatingになってから、ブロック選択トランジスタBS0 をHighにして、Plate 電位をVss からVdd に上げる。これにより、Plate 電位は選択したセルの強誘電体キャパシタの一端に印加され、Floatingになっているビット線の電位がこの強誘電体キャパシタの他端に印加され、分極情報がビット線に読み出される仕組みとなる。これに対して選択ブロックの非選択セルの強誘電体キャパシタはワード線がＨｉｇｈのためShort され、分極情報は保持される。よって、例えば分極反転して大きな電荷がビット線に読み出されると“１”Ｄａｔａ、分極を伴わずに小さな電荷がビット線に読み出されると“０”Ｄａｔａと言う具合であり、先願の発明は回路構成及び特徴も従来ＦＲＡＭと異なるが、強誘電体キャパシタからのデータの読み出しの原理自身は従来のFRAMと同様であることが分かる。その信号をセンスアンプで増幅してデータを読み出すわけである。
【０００９】
以上、強誘電体キャパシタを用いた強誘電体メモリは、主に従来例１及び２の２種類が有るがどちらにおいても、強誘電体キャパシタ膜の特性の悪化により、メモリセルからビット線への読み出し信号が減少してしまう問題点がある。特性の悪化、即ち信頼性がらみの問題として、１）０Ｖバイアスでの残留分極量が時間がたつと減少するDepolarization (Relaxatiionとも言う）、２）強誘電体膜のヒステリス曲線が±の電圧方向にシフトするImprint 、３）Read/Writeを繰り返すと分極量が減少するFatigue 等がある。
【００１０】
図２４は典型的なImprint 特性を示す。図２４(a) の点線のヒステリシス曲線は、Imprint が無い通常の曲線を示す。太いヒステリシス曲線は強誘電体キャパシタに"0"Data を書いて、□の位置で、長時間放置した後のヒステリシス曲線で、電圧が正（右）の方向に、ヒステリシス曲線がシフトしてしまうImprint が発生した曲線を示す。同様に、図２４(b) の点線のヒステリシス曲線は、Imprint が無い通常の曲線を示す。太いヒステリシス曲線は強誘電体キャパシタに"1"Data を書いて、□の位置で、長時間放置した後のヒステリシス曲線で、電圧が負（左）の方向に、ヒステリシス曲線がシフトしてしまうImprint が発生した曲線を示す。
【００１１】
次に、２つのケースで読み出し信号がどう変わるか見てみる。例えば"1"Data のビット線に読み出される電位は、"1"Data の０Ｖバイアスの位置から、ビット線の振幅電位だけ、マイナス（左）にＸ軸に平行に線を引き、この点から、ビット線の負荷容量Ｃｂの値の傾きの負荷曲線を書き、ヒステリシス曲線と交わった値が、読み出し電位と言える。これは、実際の動作で言うと、ビット線がVss で、Plate 線がVss からVdd に上げると、Vdd のセルノード電位が、電荷Ｑを出し下がり、ビット線電位が電荷Ｑをもらい上昇することに対応する。ヒステリシス曲線で言うと、キャパシタはヒステリシス曲線上の０Ｖの位置から、電荷Ｑを出し電位が負の方向に向かい、ビット線は-Vddの位置から、同じ電荷Ｑをもらい、-Vddから上昇して交わった点が、-Vddを実際の動作のVss 電位と見た時の実際の"1"Data のビット線電位となるわけである。
【００１２】
同様に"0"Data のビット線に読み出される電位は、"0"Data の０Ｖバイアスの位置から、ビット線の振幅電位だけ、マイナス（左）にＸ軸に平行に線を引き、この点から、ビット線の負荷容量Ｃｂの値の傾きの負荷曲線を書き、ヒステリシス曲線と交わった値が、読み出し電位と言える。図２４(a),(b) の点線のImprint が起こらない場合の"1","0"Data の読み出し電位は〇で表わされ、２つの〇の差が"1" データと"0" データの差と言える。２Ｔ２Ｃ構成のセルではこれが読み出し電位となり、１Ｔ１Ｃ構成では、この２つの〇の電位の間にReference 電位を持ってくることになる。同様にImprint が起こった場合もヒステリス曲線の軌跡がずれるだけで同じ様に、２つの「黒まる」が"1"Data 、"0"Data に対応する。
【００１３】
図２４(a) に示すような"0"Data 放置後のImprint の場合にはヒステリス曲線が右にずれるだけであるから、"1"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡はより分極反転が起こり急峻な傾きを通り、少しの軌跡の電圧の進みで大きな電荷が放出され、結果として、"1"Data の読み出し電位が上昇する。"0"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡はより分極飽和が大きい緩やかな傾きを通り、大きなの軌跡の電圧の進みで小さな電荷が放出され、結果として、"0"Data の読み出し電位が下がる。結果としてImprint により、読み出し信号が増大する。
【００１４】
これに対して、図２４(b) に示すような"1"Data 放置後のImprint の場合にはヒステリス曲線が左にずれる訳であるから、"1"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡は、最初分極反転が起こり難い領域を通り、負の大きな電圧を印可していったあたりからやっと分極反転による電荷が放出され、結果として、"1"Data の読み出し電位が下がってしまう。"0"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡は、最初分極反転領域から、やっと分極飽和の領域に入るため、小さな電圧で大きな電荷が放出され、結果として、" １"Data の読み出し電位があがる。結果としてImprint により、読み出し信号が大幅に減少して、誤動作、動作マージンの低下、信頼性の劣化等が発生する。
【００１５】
【発明が解決しようとする課題】
このように、従来のＦＲＡＭにおいては、強誘電体キャパシタのImprint が発生すると"1"Data の読み出し電位が下がり、"0"Data の読み出し電位が上がり、結果として１Ｔ１Ｃ構成、２Ｔ２Ｃ構成の両方において、強誘電体キャパシタからビット線への読み出し電位が減少して、誤動作、動作マージンの低下、信頼性の劣化等が発生する問題点があった。
【００１６】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、強誘電体キャパシタにデータを書き放置した場合にImprint が発生しても、読み出し信号の減少を抑え、十分な読み出し信号を確保することにより、より安定で、高信頼の強誘電体メモリを提供することにある。
【００１７】
【課題を解決するための手段】
本願第１の発明は、第１のトランジスタと、このソース電極に一端を、ドレイン電極に他端を接続してなる第１の強誘電体キャパシタとからメモリセルが構成され、このメモリセルが複数個直列接続しメモリセルユニットを構成し、このメモリセルユニットの１端が第２のトランジスタを介してビット線に接続され、他端がプレート線に接続されてメモリセルブロックを構成し、このメモリセルブロックが複数個配置してメモリセルアレイを構成する半導体記憶装置の駆動方法において、前記ビット線を第１の電位に固定しつつ、プレート線電位を第２の電位に上げ、前記第１の強誘電体キャパシタの両端に、第１の電位と第２の電位を印加する第１の動作と、この第１の動作に続いて、前記ビット線をフローティング状態にしつつ、プレート線電位を第２の電位からより高い第３の電位に上げ、前記第１の強誘電体キャパシタの電荷をビット線に読み出す第２の動作を行なうことを特徴とする半導体記憶装置の駆動方法である。
【００１８】
本願第２の発明は、第１のトランジスタと、このソース電極に一端を、ドレイン電極に他端を接続してなる第１の強誘電体キャパシタとからメモリセルが構成され、このメモリセルが複数個直列接続しメモリセルユニットを構成し、このメモリセルユニットの１端が第２のトランジスタを介してビット線に接続され、他端がプレート線に接続されてメモリセルブロックを構成し、このメモリセルブロックが複数個配置してメモリセルアレイを構成する半導体記憶装置において、前記プレート線に第１の電位、前記第１の電位より高い第２の電位又は前記第２の電位より高い第３の電位を順次印加するプレート線電位変換回路を備えることを特徴とする半導体記憶装置である。
【００１９】
本願第３の発明は、第１のトランジスタと、第１の強誘電体キャパシタとからなる複数のメモリセルと、複数のワード線と、複数のビット線と、複数のプレート線から構成されるメモリセルアレイを有する半導体記憶装置の駆動方法において、前記ビット線を第１の電位に固定しつつ、プレート線電位を第２の電位に上げ、前記第１の強誘電体キャパシタの両端に、第１の電位と第２の電位を印加する第１の動作と、この第１の動作に続いて、前記ビット線をフローティング状態にしつつ、プレート線電位を第２の電位からより高い第３の電位に上げ、前記第１の強誘電体キャパシタの電荷をビット線に読み出す第２の動作を行なうことを特徴とする半導体記憶装置の駆動方法である。
【００２０】
本願第４の発明は、第１のトランジスタと、第１の強誘電体キャパシタとからなる複数のメモリセルと、複数のワード線と、複数のビット線と、複数のプレート線から構成されるメモリセルアレイを有する半導体記憶装置の駆動方法において、前記プレート線に第１の電位、前記第１の電位より高い第２の電位又は前記第２の電位より高い第３の電位を順次印加するプレート線電位変換回路を備えることを特徴とする半導体記憶装置である。
【００２１】
本願第５の発明は、強誘電体キャパシタの分極方向の違いで“１”或いは“０”のデータを記憶する半導体記憶装置において、強誘電体キャパシタの両端に印加する電圧の絶対値が、０Ｖより大きな第１の電圧から第１の電圧より大きな第２の電圧までの間に変化した時に読み出される電荷量から“１”或いは“０”データを判断する半導体記憶装置である。
【００２２】
本願第６の発明は、前記第１の電圧は０．３Ｖ以上１Ｖ以下であることを特徴とする本願第５の発明に記載の半導体記憶装置である。
本願第７の発明は、強誘電体キャパシタを用いてダミーセルを構成する半導体記憶装置において、前記強誘電体キャパシタの両端に印加する電圧が、０Ｖより大きな第１の電圧から第１の電圧より大きな第２の電圧までの間に変化した時に読み出される電荷量から参照電位を発生させる半導体記憶装置である。
【００２３】
すなわち、本発明によれば、強誘電体キャパシタを用いた強誘電体メモリにおいて、強誘電体キャパシタのヒステリス曲線の特性の０Ｖバイアスから、０Ｖより大きな第１の電圧までの分極情報を用いないため、Imprint により、ヒステリシス曲線がシフトして、"1"Data にも係らず、このシフトにより、分極反転が小さい部分を読み出し電荷に寄与させず、第１の電圧から第１の電圧より大きな第２の電圧までの間の分極反転量が大きい部分を用いるため、Imprint が発生しても、"1"Data の読み出し電位が高く、信号の劣化を抑制出来る。また、"0"Data にも係らず、このシフトにより、本来分極反転が小さく読み出し電荷が小さいはずが、分極反転し易い部分を含むため、読み出し電荷が多くなるヒステリス曲線の特性が０Ｖバイアスから、０Ｖより大きな第１の電圧までの分極情報を用いないため、第１の電圧から第１の電圧より大きな第２の電圧までの間の分極が飽和し、読み出し信号が小さい部分を用いるため、Imprint が発生しても、"0"Data の読み出し電位が低く、信号の劣化を抑制出来る。
【００２４】
この一連の動作は、ビット線をVss 電位に固定しつつ、プレート線電位を第１の電位に上げることにより、強誘電体キャパシタに、ヒステリシス曲線の０Ｖから第１の電位までを印加して、ビット線に読み出される電荷を捨てることが出来、つぎに、前記ビット線Floating状態にして、プレート線電位を第１の電位からより高い第2 の電位に上げることにより、第１の電位から第二の電位までを、強誘電体キャパシタに印加し、この間の電圧印加により、ビット線に読み出される電荷を読み出し信号とすることが出来、Imprint が発生しても、信号劣化を抑制出来る。
【００２５】
【発明の実施の形態】
以下、図面を参照として、本発明の実施形態を示す。
図１は本発明の第１の実施形態を示す強誘電体メモリの回路構成とその動作図を示す。これは従来型の強誘電体メモリに適用出来る、Imprint の影響低減回路動作方式を示す。セルアレイは、１Ｔ１Ｃ型の従来ＦＲＡＭと等価であり、増幅イコライズ回路は、bit 線間の信号差を増幅するFlip-Flop 回路と、ビット線対(/Bl,BL)をVss にPrecharge ＆Equalizeする３個のトランジスタ（Ｑ１〜Ｑ３）のイコライズ回路がある。動作としては、Standby 時、Plate 電位はVss で、bit 線電位は、イコライズ信号/EQLがHighになっているため、Vss 電位にPrecharge されている。Active Cycle時は、まず第１に、イコライズ信号／ＥＱＬをＨｉｇｈのまま、即ちビット線をVss に固定したまま、ワード線(WL0) を立ち上げ、セルトランジスタをＯＮさせ、Plate 線(PL0) の電位をVoffだけ、具体的には例えば0.5V程度上げる。この動作により、強誘電体キャパシタの両端にはVoffの電圧が印加され、その電荷は、bit 線がVss に固定のため、Vss 線に流れされ消える。第２に、イコライズ信号／ＥＱＬをＬｏｗレベルにし、ビット線をVss の状態でFloatingにし、Plate 線電位をVoffからVdd に上げる。これにより、ビット線容量Ｃｂがある分、強誘電体キャパシタが分極反転し電荷がビット線に読み出され、ビット線電位が上がる。この時、強誘電体キャパシタの両端に印加される電圧は、Voffから、（Vdd-読み出し電位）まで動作する軌跡となる。
【００２６】
図２は、図１の動作軌跡を表す、強誘電体キャパシタのヒステリシス曲線を示す。図２(a) のヒステリシス曲線は強誘電体キャパシタに"0"Data を書いて、□の位置で、長時間放置した後のヒステリシス曲線で、電圧が正（右）の方向に、ヒステリシス曲線がシフトしてしまうImprint が発生した曲線を示す。同様に、図２(b) のヒステリシス曲線は強誘電体キャパシタに"1"Data を書いて、□の位置で、長時間放置した後のヒステリシス曲線で、電圧が負（左）の方向に、ヒステリシス曲線がシフトしてしまうImprint が発生した曲線を示す。点線の動作点解析は従来の読み出し方式の動作点を示し、実線の動作点解析は、本実施形態に係る図１の動作方式の動作点を示す。
【００２７】
図１の方式により、例えば"1"Data のビット線に読み出される電位は、"1"Data のVoffバイアスの位置から、ビット線の振幅電位だけ、マイナス（左）にＸ軸に平行に線を引き、この点から、ビット線の負荷容量Ｃｂの値の傾きの負荷曲線を書き、ヒステリシス曲線と交わった値が、読み出し電位と言える。これは、実際の動作で言うと、ビット線がVss で、Plate 線がVoffからVdd に上げると、（Vdd-Voff）のセルノード電位が、電荷Ｑを出し下がり、ビット線電位が電荷Ｑをもらい上昇することに対応する。ヒステリシス同様に"0"Data のビット線に読み出される電位は、"0"Data のVoffバイアスの位置から、ビット線の振幅電位だけ、マイナス（左）にＸ軸に平行に線を引き、この点から、ビット線の負荷容量Ｃｂの値の傾きの負荷曲線を書きヒステリシス曲線と交わった値が、読み出し電位と言える。図２中、従来方式の最終的な動作点、即ち"1","0"Data の読み出し電位は〇で表わされ、本実施形態に係る図１の方式の最終的な動作点、即ち"1","0"Data の読み出し電位は「黒まる」で表わされる。両者を比較すると、図２(a) "0"Data 放置の場合は、"1"Data の読み出し電位と"0"Data の読み出し電位の差は、図１の方式は従来方式より悪化するが、もともとImprint の影響を受けない方向にヒステリシス曲線がシフトしているため信号量の絶対値が大きい。
【００２８】
これに対して、"1"Data 放置の場合は、"1"Data の読み出し電位と"0"Data の読み出し電位の差は、従来方式では大きく悪化し、減少してしまうのに対して、図１の方式では、この劣化量が抑えられ読み出し信号量を十分に確保出来ていることが分かる。２Ｔ２Ｃ構成のセルではこの「黒まる」と「黒まる」の電位差が読み出し電位となり、１Ｔ１Ｃ構成では、この２つの「黒まる」の電位の間にReference 電位を持ってくることになるが、十分な信号が確保出来る。"1"Data 書込み放置後従来方式の信号が少ない理由は、"1"Data 放置後のImprint の場合にはヒステリス曲線が左にずれる訳であるから、"1"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡は、最初分極反転が起こり難い領域を通り、負の大きな電圧を印加していったあたりからやっと分極反転による電荷が放出され、結果として、"1"Data の読み出し電位が下がってしまう。
【００２９】
これに対して図１の方式では、Voffだけシフトすることにより、最初の分極反転が起こり難い領域を通らずに済み、Voffから、「黒まる」までの分極反転領域の傾きが急な部分の電荷がビット線に読み出されるわけであるから、僅かな電圧の移動の軌跡で大きな電荷、即ちビット線から見ると"1"Data の読み出し電位がより"0"Data の読み出し電位より上昇し、"1"Data の信号が大きくなる。また"0"Data 読み出しで見ると、従来方式では、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡は、最初分極反転領域から、やっと分極飽和の領域に入るため、小さな電圧で大きな電荷が放出され、結果として、" １"Data の読み出し電位があがるが、図１の方式では、この最初の分極反転領域を用いないため、ビット線の読み出し電位があまり上昇せず結果として、"0"Data の信号が大きくなる（低くなる）。結果としてImprint 発生による読み出し信号の減少が抑制出来、より安定で、高信頼の強誘電体メモリが実現出来る。
【００３０】
通常Imprint のずれは最大１Ｖ程度であり、逆に0.3V未満であれば回路的対策を打つほどでは無いことを考えると、Ｖｏｆｆは0.4V以上１Ｖ以下であることが望ましい。
【００３１】
要するに効果があるのは、０ＶからVoffの間のヒステリシス曲線の傾きが、"1"Data より"0"Data の方が大きいとき、信号を減らす原因となるため、この現象が電圧増加で、本来の"0"Data より" １"Data の方が大きくなり始める点にVoffを設定するのが一つの解である。即ち最大Imprint の電圧値をVoffとするわけである。また図２の動作軌跡であればImprint に効果があるため、回路動作方式としては、図１の回路及び動作方式にこだわらない。
【００３２】
図３は、Imprint とDepolarization(Relaxation とも呼ばれている) の両方が発生した場合の、従来方式と図１の方式の場合の動作点解析を示す。通常強誘電体膜は、書込み終了後放置すると０Ｖバイアスでの残量分極量が減少する問題がある。よって、 ImprintとDepolarizationが両方発生した場合でも、本方式が従来方式より最小の読み出し信号になる条件での信号を大きく必要がある。図３はこのあたりを調べるために、Imprint とDepolarizationが発生したばあいのヒステリシス曲線での動作点解析を示す。〇は従来方式での"1" 、"0"Data の読み出し電位、「黒まる」は図１の方式での"1" 、"0"Data の読み出し電位をしめす。最悪の"1"Data 放置後の場合でも図１の方式が従来方式より"1"Data と"0"Data の読み出し電位の差が大きく効果があることが分かる。
【００３３】
図４は、本発明の第２の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図１との違いは、ビット線をVss にPrecharge するトランジスタはあるが、ビット線対を同電位にするイコライズトランジスタが省略されている点のみである。その他回路動作は図１と同じで、効果は図２、図３と同じである。
【００３４】
図５は本発明の第３の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図１との違いは、１本のワード線に対してビット線対の両ビット線にメモリセルが接続される２Ｔ２Ｃ型のメモリセルを適用した点のみである。その他回路動作は図１と同じで、効果は図２、図３と同じである。
【００３５】
図６は本発明の第４の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図１との違いは、ビット線をVss に固定しながらPlate 線をVoffに上げ、その後bit 線をFloatingにしてから、Plate 線をVdd に上げるまでは同じであるが、その後Plate を一旦Vss に下げた後、センス増幅して、その後もう一度Plate 線をVss からVdd 、Vdd からVss に上げ下げする点である。このようにPlate 線を一旦Vss に下げセンスすると、強誘電体キャパシタの常誘電体成分のばらつく成分がキャンセル出来ることが報告されており、この２回Plate を上げ下げする方式に本発明のPlate 線をVss からVoff,Voff からVdd に2 段階に上げる方式を組み合わせ、さらに、図５の２Ｔ２Ｃ構成を組み合わせた例である。その他回路動作は図１と同じで、効果は図２、図３と同じである。
【００３６】
図７は本発明の第５実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。これは先願である特願平９−３４６４０４号の強誘電体メモリに適用出来る、Imprint の影響低減回路動作方式を示す。セルアレイは、１個のセルトランジスタと１個の強誘電体キャパシタを並列接続したメモリセルを、複数個直列接続してセルブロックを構成し、一端をブロック選択トランジスタを解してビット線に接続し、他端をPlate 線に接続する構成の先願ＦＲＡＭと等価であり、増幅イコライズ回路は、bit 線間の信号差を増幅するFlip-Flop 回路と、ビット線対(/Bl,BL)をVss にPrecharge ＆Equalizeする３個のトランジスタ（Ｑ１〜Ｑ３）のイコライズ回路がある。
【００３７】
動作としては、Standby 時、Plate 電位はＶｓｓで、bit 線電位は、イコライズ信号/EQLがＨｉｇｈになっているため、Vss 電位にPrecharge されている。Active Cycle時は、まず第１に、イコライズ信号／ＥＱＬをＨｉｇｈのまま、即ちビット線をVss に固定したまま、選択したワード線(WL ２) を立ち下げ、セルトランジスタをＯＦＦさせ、ブロック選択線ＢＳ０を立ち上げ、ブロック選択トランジスタをＯＮさせ、Plate 線(PL(/BVL))の電位をVoffだけ、具体的には例えば0.5V程度上げる。この動作により、選択したセルの強誘電体キャパシタの両端にはVoffの電圧が印加され、その電荷は、bit 線がVss に固定のため、Vss 線に流れされ消える。この時選択したブロックの非選択のセルの強誘電体キャパシタはShort され保護される。第２に、イコライズ信号／ＥＱＬをＬｏｗレベルにし、ビット線をVss の状態でFloatingにし、Plate 線電位をVoffからVdd に上げる。これにより、ビット線容量Ｃｂがある分、強誘電体キャパシタが分極反転し電荷がビット線に読み出され、ビット線電位が上がる。この時、強誘電体キャパシタの両端に印可される電圧は、Voffから、（Vdd-読み出し電位）まで動作する軌跡となる。このときの選択したセルの強誘電体キャパシタに印加される電位の軌跡は図２、図３と等価であり、結果としてImprint 発生による読み出し信号の減少が抑制出来、より安定で、高信頼の強誘電体メモリが実現出来る。
【００３８】
なお図７の方式では、Foldedビット線構成を用いるため、例えば上のセルブロックを選択する場合は、ＢＳ０とPL(/BL) を選択し、セルデータを/BL 側に読み出し、BL側はreference ビット線となり、例えば下のセルブロックを選択する場合は、ＢＳ１とPL(BL)を選択し、セルデータをBL側に読み出し、/BL 側はreference ビット線となる。
【００３９】
図８は本発明の第６の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図７との違いは、ビット線をVss にPrehargeするトランジスタはあるが、ビット線対を同電位にするイコライズトランジスタが省略されている点のみである。その他回路動作は図７と同じで、効果は図２、図３と同じである。
【００４０】
図９は本発明の第７の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図７との違いは、Plate 電位はstandby 中最初からVoff電位にしておき、WL2 を下げ、BS0 を上げた時点で、bit 線がVss に固定されているから、選択した強誘電体キャパシタには自動的にVoffの電位が印加され、この部分の電荷を捨てることが出来るのは図８と等価である。その後bit 線をFloatingにしてPlate 線をVdd 上げ電荷を読み出し、センス増幅して、さらにPlate を下げ再書込み終了後は、BS0 を下げ、WL2 を上げてから、Plate 線をVoffに戻してPreharge状態に入る点が異なる。その他回路動作は図８と同じで、効果は図２、図３と同じである。本方式は先願の強誘電体メモリの構成では、Standby 中Plate 電位を０Ｖより高く設定していおいても、強誘電体キャパシタはShort しているため、セル分極が破壊されない特徴を利用している。この方法では、第１に、Ｃｈｉｐ内のすべての非選択のセルアレイのPlate 電位がVoffに設定されているため安定化容量として寄与するため、選択したセルアレイのPlate 電位の変動が減少される特徴がある。第２にPrecharge にVoffに上げるため、動作が遅くてもAccess Time に影響しない、図７の様にAccess時に新たにVoffに上げる作業が省略でき高速化出来るメリットがある。
【００４１】
図１０は本発明の第８の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図９との違いは、ビット線をVss にPrehargeするトランジスタはあるが、ビット線対を同電位にするイコライズトランジスタが省略されている点のみである。その他回路動作は図９と同じで、効果は図２、図３と同じである。
【００４２】
図１１は本発明の第９の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図７との違いは、2T2C構成にするため、ブロック選択トランジスタを1 種類、Plate 線を１種類に統合し、／ＢＬ、ＢＬの両方から"1","0" 或いは"0","1" のデータをビット線に読みだしている点である。その他回路動作は図７と同じで、効果は図２、図３と同じである。
【００４３】
図１２は本発明の第１０の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図１２は、図９と、図１１を組み合わせた構成をとり、両方の効果がある。その他回路動作は図７と同じで、効果は図２、図３と同じである。
【００４４】
図１３は本発明の第１１の実施形態を示す、プレート線駆動回路とその動作タイミング図を示す。スタンドバイ時はＣＫ１がＨｉｇｈでPlate 線ＰＬはＶｓｓにしてあり、Active時、ＣＫ１をＬｏｗにして、ＣＫ３をＨｉｇｈ、／ＣＫ３をＬｏｗにし、ビット線をVss に固定しつつ、Voff電源からの電位をＰＬに伝え、Plate 線をVoffにする。その後、bit 線をFloatingにしてから、ＣＫ３をＬｏｗ、/CLK3 をＨｉｇｈにしてVoff電源から遮断して、ＣＫ２をＬｏｗにすることによりVdd 電位をPlate に伝えplate 線をVdd に上げる。その後センス動作させた後、ＣＫ２をＨｉｇｈにして、ＣＫ１をＨｉｇｈにすることによりPlate 電位をVss に戻す。この一連の動作により、図１、図７等に用いられるPlate 線を駆動する回路が実現出来、図２、図３に示した様な効果が発揮出来る。
【００４５】
図１４は本発明の第１２の実施形態を示す、プレート線駆動回路とその動作タイミング図を示す。図１３と異なる点は／ＣＫ３の制御線とそれをゲートに入力するＰＭＯＳトランジスタを省略した場合を示す。Voff電位は0.5V程度と低いため、ＰＭＯＳを省略出来、Plate 駆動回路を小さく出来る。この一連の動作により、図１、図７等に用いられるPlate 線を駆動する回路が実現出来、図２、図３に示した様な効果が発揮出来る。
【００４６】
図１５は本発明の第１３の実施形態を示す、プレート線駆動回路とその動作タイミング図を示す。この回路は、図９等に用いることが出来る。スタンドバイ時はＣＫ３がＨｉｇｈ、／ＣＫ３がＬｏｗでPlate 線ＰＬはＶoff にしてあり、Active時、そのままの状態で、 ビット線をVss に固定しつつ、セルを選択することにより、強誘電体キャパシタにＶｏｆｆの電圧を印加して、電荷を放出する。その後、bit 線をFloatingにしてから、 ＣＫ３をＬｏｗ、／ＣＫ３をＨｉｇｈにしてから、Vdd 電位をPlate に伝えplate 線をVdd に上げる。その後センス動作させた後、ＣＫ２をＨｉｇｈ、ＣＫ１をＨｉｇｈにすることによりPlate 電位をVss に戻す。そしてセルを閉じてから、再度ＣＫ３をＨｉｇｈ、／ＣＫ３をＬｏｗにしてStandby にもどる。この一連の動作により、図９等に用いられるPlate 線を駆動する回路が実現出来、図２、図３に示した様な効果が発揮出来る。
【００４７】
図１６は本発明の第１４の実施形態を示す、Ｖｏｆｆ電源発生回路例を示す。安定用Capacitor と、Vref電位と同じ電位を発生するオペアンプを用いたFeedback回路を備えている。Vref電位は、電圧が0.3V〜1Vと低いため、Band-gap Reference回路等がVrefとなるのみ適している。ＶｒｅｆとVoff電位が異なる場合は、Voff電位を抵抗分割で下げたものをオペアンプの入力にすれば良い。この回路によりPlate 線を駆動する回路の電源が実現出来、図２、図３に示した様な効果が発揮出来る。
【００４８】
図１７は本発明の第１５の実施形態を示す、ダミーセルを示す。ダミーセルに於いても、ビット線電位をVss に固定にしつつ、Plate 電位をVoffに上げ、その後、bit 線をFloatingにしてから、Plate 電位を任意の電位（Vdd 或いはVDPL）にすることによりReference ビット線の電位を発生出来る。Dummy セルと言えど、強誘電体キャパシタを用いる場合はImprint,Depolarizationの影響を受けるわけで、図２、図３に示した様な効果が発揮出来る。この図で上左図は各ビット線毎にダミーセルを備える場合で、上右図はビット線対でダミーセルを共有する場合を示す。DRST信号をＨｉｇｈにしつつPlate 電位をVoffに上げることにより、ダミーセル内で強誘電体キャパシタのＶｓｓからVoffまでの軌跡の電荷を放出できる。その後、ダミーワード線ＤＷＬ０を上げPlate をVDPL或いはVdd に上げることによりReference 電位が発生出来る。
【００４９】
図１８は本発明の第１６の実施形態を示す、ダミーセルを示す。図１７と同様な回路構成で動作が図１７と少しことなる。効果は図１８と同様で、図２、図３に示した様な効果が発揮出来る。ビット線をVss に固定しつつ、DRST信号をＬｏｗにして、DWL0を上げてから、Plate 電位をVoffにして電荷を逃がす点が図１７と異なる点である。
【００５０】
図１９は本発明の第１７の実施形態を示す、先願の強誘電体メモリに適用出来るダミーセルを示す。／ＥＱＬをＨｉｇｈのままビット線をVss に固定にしつつ、ＤＲＳＴをＬｏｗにして、ＤＷＬ２をＬｏｗにして、ＤＢＳ０をＨｉｇｈにしてからダミープレート線をVss からVoffに上げることにより、強誘電体キャパシタ両端にはVoffの電圧が印加され、電荷が放出される。その後、／ＥＱＬをＬｏｗにしてビット線をFloatingにしてからPlate 電位をVdd 或いはVDPLに上げ、Imprint の影響の無い部分でReference 電位を発生させるわけであるから、図２、図３に示した様な効果が発揮出来る。
【００５１】
図２０は本発明の第１８の実施形態を示す、先願の強誘電体メモリに適用出来るダミーセルを示す。ＤＲＳＴをＨｉｇｈにしつつ、ダミープレート線をVss からVoffに上げることにより、ダミーセルブロック内で強誘電体キャパシタ両端にVoffの電圧の印加が可能になり、電荷が放出される。その後、ＤＲＳＴをＬｏｗ、DBS0をＨｉｇｈにしてビット線と接続して、Plate 電位をVdd 或いはVDPLに上げ、Imprint の影響の無い部分でReference 電位を発生させるわけであるから、図２、図３に示した様な効果が発揮出来る。
【００５２】
図２１は本発明の第１９の実施形態を示す、先願の強誘電体メモリに適用出来るダミーセルを示す。ＤＰＬ電位をstandby 中に既にＶｏｆｆにしておき、Active時、ビット線電位をVss に固定にしつつ、DWL2を下げ、DBS0を上げることにより、強誘電体キャパシタ両端にVoffの電圧の印加が可能になり、余分な電荷が放出される。その後、／ＥＱＬを下げ、bit 線をFloatingにしてからＤＰＬ電位をVoffからVdd 或いはＶＤＰＬ電位に上げ、Imprint の影響の無い部分でReference 電位を発生させる。その後DBS0を下げ、ＤＲＳＴをＨｉｇｈにして、ダミーセルの強誘電体キャパシタに“０”電位を書込み、次にＤＰＬをＶｏｆｆに戻し、ＤＲＳＴをＬｏｗにさげ、ＤＷＬ２をＨｉｇｈに戻し、／ＥＱＬをＨｉｇｆにするとStandby 状態と同じになる。この方式でも図２、図３に示した様な効果が発揮出来る。
【００５３】
【発明の効果】
以上詳述してきたように本発明によれば、Imprint が発生しても、Imprint の影響により、読み出し信号が減少するヒステリシス曲線上のバイアス部分を取り除くことが出来、読み出し信号の減少を抑え、十分な読み出し信号を確保することにより、より安定で、高信頼の強誘電体メモリが実現出来る。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図２】 第１の実施形態の効果を示す、Imprint があるヒステリシス曲線上の動作軌跡。
【図３】 第１の実施形態の効果を示す、Imprint とDepolarizationがあるヒステリシス曲線上の動作軌跡。
【図４】 本発明の第２の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図５】 本発明の第３の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図６】 本発明の第４の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図７】 本発明の第５実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図８】 本発明の第６実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図９】 本発明の第７の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１０】 本発明の第８の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。
【図１１】 本発明の第９の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１２】 本発明の第１０の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１３】 本発明の第１１の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１４】 本発明の第１２の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１５】 本発明の第１３の実施形態を示す、プレート線駆動回路とその動作タイミング図。
【図１６】 本発明の第１４の実施形態を示す、プレート線駆動回路とその動作タイミング図。
【図１７】 本発明の第１５の実施形態を示す、プレート線駆動回路とその動作タイミング図。
【図１８】 本発明の第１６の実施形態を示す、Ｖｏｆｆ電源発生回路例を示す。
【図１９】 本発明の第１７の実施形態を示す、ダミーセルを示す。
【図２０】 本発明の第１８の実施形態を示す、ダミーセルを示す。
【図２１】 本発明の第１９の実施形態を示す、ダミーセルを示す。
【図２２】 従来例１のＦＲＡＭの強誘電体メモリの回路構成とその動作図。
【図２３】 従来例２のＦＲＡＭの強誘電体メモリの回路構成とその動作図。
【図２４】 典型的なＩｍｐｒｉｎｔ特性図。
【符号の説明】
／ＢＬ、ＢＬ ビット線
ＰＬ、ＰＬｉ、ＰＬ(/BL),PL(BL) プレート線
ＷＬ、ＷＬｉ ワード線
／ＥＱＬ ビット線Vss Precharge 信号
ＢＳｉ ブロック選択線
ＤＷＬｉ ダミーワード線
ＤＲＳＴ ダミーセルリセット信号
Ｖｏｆｆ 強誘電体キャパシタへのバイアス電圧
CK1 ，CK2 ，ＣＫ３，／ＣＫ３ Ｐｌａｔｅ電位制御信号
Ｖｒｅｆ Reference 電位
Ｃｉ ｃｏｕｐｌｉｎｇ容量
ＤＢＳｉ ダミーセル用ブロック選択線
ＤＷＬｉ ダミーワード線
ＤＰＬ ダミーＰｌａｔｅ線
ＶＤＷＬ ダミーワード線電位
ＶＤＰＬ ダミーＰｌａｔｅ電位[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device, and in particular, in a nonvolatile ferroelectric memory, solves a problem that a read signal to a bit line decreases due to a change or deterioration of a ferroelectric film such as Imprint or Depolarization, Provided is a semiconductor memory device that secures a sufficient amount of read signals and has high reliability.
[0002]
[Prior art]
Today, semiconductor memories are used everywhere from the main memory of large computers to personal computers, home appliances, mobile phones, and the like. As types of semiconductor memory, volatile DRAM (Dynamic RAM), SRAM (Static RAM), nonvolatile MROM (Mask ROM), Flash E2PROM (Electrical Erasable Programmable ROM), and the like are on the market. In particular, although DRAM is a volatile memory, it is excellent in terms of its low cost (cell area 1/4 compared to SRAM) and high speed (compared to FlashE2PROM). Is the current situation. The rewritable and non-volatile Flash E2PROM is non-volatile and can be turned off. However, the number of times of rewriting (the number of times of W / E) is only about 10 6, and writing takes about microseconds. However, the market is not as high as DRAM because of the disadvantage that it is necessary to apply a high voltage (12 V to 22 V).
[0003]
On the other hand, a non-volatile memory FRAM (Ferroelectric RAM) using a ferroelectric capacitor has been non-volatile since it was proposed in 1980, and has been read over 10 12 times. However, since the write time has the advantage of DRAM, 3V-5V operation, etc., there is a possibility of replacing the entire memory market, and each manufacturer is developing.
[0004]
In the FRAM cell, the cell size has been reduced by the simplification and miniaturization of the cell structure along with the times, from the SRAM + Shadow Memory configuration at the time of development to the 2transistor + 2Capacitor configuration, and the development of DRAM.
[0005]
FIG. 22 shows a memory cell having a 1transistor + 1Capacitor configuration of the FRAM of Conventional Example 1 and its operation method. The configuration of the memory cell is the same as that of DRAM. The differences are as follows: (1) A DRAM uses a paraelectric material as a capacitor, while an FRAM uses a ferroelectric material, and (2) a DRAM, When the memory cell transistor is turned on, the electric charge stored in the capacitor is read out to the bit line. However, in the FRAM, memory cell data is not read out only by turning on the memory cell transistor, the / EQL is set to High, and the bit line Is precharged to Vss, and when active, / EQL is set to low and floating, the memory cell transistor is turned on, the plate line is raised from Vss to Vdd, and the potential of Vdd is applied to both ends of the ferroelectric capacitor. Only after application is the polarization information read out to the bit line. For example, “1” Data is obtained when a large charge is read to the bit line after polarization inversion, and “0” Data is obtained when a small charge is read to the bit line without polarization. The signal is amplified by a sense amplifier and data is read out.
[0006]
Further, the present inventor has proposed a new memory cell configuration that realizes a high-speed operation while reducing the memory cell size with respect to the FRAM of the conventional example 1, such as Japanese Patent Application Laid-Open No. 10-255483 and Japanese Patent Application No. 9-346404. (Unpublished).
[0007]
FIG. 23 shows a memory cell configuration and an operation example of the prior art 2 shown in Japanese Patent Application No. 9-346404 which is a prior application. In FIG. 23, one cell transistor and one ferroelectric capacitor are connected in parallel to form one memory cell, which is connected in series to form a block, and one end is connected via a block selection transistor. It is connected to the bit line and the other end is connected to the plate line. By providing two block selection signals (BS0, BS1) and two plate lines (PL (/ BL), PL (BL)), cell data is read to either bit line pair (/ BL, BL). A Folded bit line configuration is realized in which the other is a Reference bit line.
[0008]
In operation, all word lines (WL0 to WL7) are set to high level during standby, and all cell transistors are turned on to electrically short-circuit both ends of the ferroelectric capacitor, thereby holding cell data. When standby, / EQL is set to High and the bit line is precharged to Vss.When active, / EQL is set to Low and Floating, or before or after, any selected word line ( Only WL2) is set to Low level, and then WL2 is Low and the bit line is Floating. Then, the block selection transistor BS0 is set High and the Plate potential is raised from Vss to Vdd. As a result, the plate potential is applied to one end of the ferroelectric capacitor of the selected cell, the potential of the floating bit line is applied to the other end of the ferroelectric capacitor, and the polarization information is read out to the bit line. It becomes a mechanism. On the other hand, the ferroelectric capacitor of the non-selected cell in the selected block is shorted because the word line is high, and polarization information is retained. Therefore, for example, when a large charge is read to the bit line after polarization reversal, it is “1” Data, and when a small charge without polarization is read to the bit line, it is “0” Data. Although the circuit configuration and characteristics are also different from those of the conventional FRAM, it is understood that the principle of reading data from the ferroelectric capacitor is the same as that of the conventional FRAM. The signal is amplified by a sense amplifier and data is read out.
[0009]
As described above, there are mainly two types of ferroelectric memories using the ferroelectric capacitor, the conventional examples 1 and 2. In either case, the deterioration of the characteristics of the ferroelectric capacitor film causes the memory cell to the bit line. There is a problem that the read signal decreases. As a problem of deterioration of characteristics, that is, reliability, 1) Depolarization in which the amount of remanent polarization at 0V bias decreases with time (also called Relaxation), 2) Hysteresis curve of ferroelectric film in the direction of ± voltage Imprint to shift, and 3) Fatigue, etc., that the polarization amount decreases when Read / Write is repeated.
[0010]
FIG. 24 shows typical Imprint characteristics. The dotted hysteresis curve in FIG. 24A shows a normal curve without Imprint. The thick hysteresis curve is a hysteresis curve after writing "0" Data to the ferroelectric capacitor and leaving it for a long time at the position of □. Imprint that shifts the hysteresis curve in the positive (right) direction The curve which generate | occur | produced is shown. Similarly, the dotted hysteresis curve in FIG. 24B is a normal curve without Imprint. The thick hysteresis curve is the hysteresis curve after writing "1" Data on the ferroelectric capacitor and leaving it for a long time at the □ position. Imprint that the hysteresis curve shifts in the negative (left) direction The curve which generate | occur | produced is shown.
[0011]
Next, let's see how the read signal changes in two cases. For example, the potential read out to the bit line of "1" Data is drawn from the position of 0V bias of "1" Data by the amplitude potential of the bit line, minus (left) in parallel to the X axis. A load curve having a slope of the value of the load capacitance Cb of the bit line is written, and a value crossing the hysteresis curve can be said to be a read potential. In actual operation, when the bit line is Vss and the plate line is raised from Vss to Vdd, the cell node potential of Vdd drops the charge Q, and the bit line potential rises by receiving the charge Q. Correspond. In terms of the hysteresis curve, the capacitor outputs the charge Q from the 0V position on the hysteresis curve and goes in the negative direction. The bit line receives the same charge Q from the -Vdd position and rises from -Vdd. The crossing point is the actual bit line potential of "1" Data when -Vdd is regarded as the Vss potential of the actual operation.
[0012]
Similarly, the potential read out to the bit line of "0" Data is drawn from the point of 0V bias of "0" Data to the minus (left) in parallel to the X axis by the amplitude potential of the bit line. A load curve having a slope of the value of the load capacitance Cb of the bit line is written, and a value crossing the hysteresis curve can be said to be a read potential. When the imprint of the dotted line in FIGS. 24A and 24B does not occur, the read potential of “1” and “0” Data is represented by ◯, and the difference between the two ◯ is “1” data and “0”. It can be said that there is a difference in data. In the 2T2C configuration cell, this becomes the read potential, and in the 1T1C configuration, the Reference potential is brought between these two circle potentials. Similarly, when Imprint occurs, two “black circles” correspond to “1” Data and “0” Data just by shifting the locus of the hysteresis curve.
[0013]
In the case of Imprint after leaving "0" Data as shown in Fig. 24 (a), the hysteresis curve only shifts to the right, so when you read "1" Data, the operation starts from the 0V position of the hysteresis curve. The trajectory to the point “black circle” undergoes polarization reversal and passes through a steep slope, and a large charge is released with a slight advance of the voltage of the trajectory. As a result, the read potential of “1” Data rises. Looking at "0" Data readout, the locus from the 0V position of the hysteresis curve to the operating point "blackening" passes through a gentle slope with greater polarization saturation, and a small charge is released with the advance of the voltage of the large locus. As a result, the read potential of “0” Data is lowered. As a result, Imprint increases the read signal.
[0014]
On the other hand, in the case of Imprint after leaving “1” Data as shown in FIG. 24 (b), the hysteresis curve shifts to the left. The trajectory from the position to the operating point “black circle” passes through a region where polarization inversion is unlikely to occur at first, and finally a charge due to polarization inversion is released from the point where a large negative voltage was applied. As a result, 1 "Data read potential drops. Looking at "0" Data readout, the locus from the 0V position of the hysteresis curve to the operating point "black" finally enters the polarization saturation region from the polarization inversion region first, so a large charge is released with a small voltage. As a result, the read potential of “1” Data is raised. As a result, the imprint causes a significant decrease in the read signal, resulting in malfunctions, a decrease in operation margin, deterioration in reliability, and the like.
[0015]
[Problems to be solved by the invention]
As described above, in the conventional FRAM, when the imprint of the ferroelectric capacitor occurs, the read potential of “1” Data decreases and the read potential of “0” Data increases. As a result, in both the 1T1C configuration and the 2T2C configuration, There has been a problem in that the read potential from the ferroelectric capacitor to the bit line is decreased, causing malfunction, a decrease in operation margin, deterioration in reliability, and the like.
[0016]
The present invention has been made in consideration of the above circumstances, and the object of the present invention is to suppress a decrease in readout signal even if Imprint occurs when data is left unwritten in a ferroelectric capacitor. It is an object of the present invention to provide a more stable and highly reliable ferroelectric memory by ensuring a stable read signal.
[0017]
[Means for Solving the Problems]
In the first invention of the present application, a memory cell is composed of a first transistor and a first ferroelectric capacitor having one end connected to the source electrode and the other end connected to the drain electrode. The memory cell units are connected in series to form a memory cell unit. One end of the memory cell unit is connected to the bit line via the second transistor, and the other end is connected to the plate line to form a memory cell block. In a driving method of a semiconductor memory device in which a plurality of cell blocks are arranged to constitute a memory cell array, the plate line potential is raised to a second potential while the bit line is fixed to the first potential, and the first strong A first operation in which a first potential and a second potential are applied to both ends of the dielectric capacitor, and following this first operation, the bit line is set in a floating state while being played. A method for driving a semiconductor memory device, comprising: raising a line potential from a second potential to a higher third potential and performing a second operation of reading the charge of the first ferroelectric capacitor to a bit line. is there.
[0018]
According to a second invention of the present application, a memory cell is composed of a first transistor and a first ferroelectric capacitor having one end connected to the source electrode and the other end connected to the drain electrode. The memory cell units are connected in series to form a memory cell unit. One end of the memory cell unit is connected to the bit line via the second transistor, and the other end is connected to the plate line to form a memory cell block. In a semiconductor memory device in which a plurality of cell blocks are arranged to form a memory cell array, the plate line has a first potential, a second potential higher than the first potential, or a third potential higher than the second potential. Is a semiconductor memory device comprising a plate line potential conversion circuit for sequentially applying.
[0019]
A third invention of the present application is a memory configured by a plurality of memory cells including a first transistor and a first ferroelectric capacitor, a plurality of word lines, a plurality of bit lines, and a plurality of plate lines. In the driving method of the semiconductor memory device having a cell array, the plate line potential is raised to the second potential while the bit line is fixed to the first potential, and the first ferroelectric capacitor is connected to both ends of the first ferroelectric capacitor. Following the first operation of applying the potential and the second potential, and following the first operation, the plate line potential is raised from the second potential to a higher third potential while the bit line is in a floating state. A method for driving a semiconductor memory device is characterized in that a second operation of reading the charge of the first ferroelectric capacitor to a bit line is performed.
[0020]
According to a fourth aspect of the present invention, there is provided a memory comprising a plurality of memory cells comprising a first transistor and a first ferroelectric capacitor, a plurality of word lines, a plurality of bit lines, and a plurality of plate lines. In a driving method of a semiconductor memory device having a cell array, a plate line potential in which a first potential, a second potential higher than the first potential, or a third potential higher than the second potential is sequentially applied to the plate line. A semiconductor memory device including a conversion circuit.
[0021]
According to a fifth aspect of the present invention, in a semiconductor memory device that stores data of “1” or “0” depending on the polarization direction of the ferroelectric capacitor, the absolute value of the voltage applied to both ends of the ferroelectric capacitor is 0V. This is a semiconductor memory device that determines “1” or “0” data from the amount of charge read when the voltage changes between a higher first voltage and a second voltage higher than the first voltage.
[0022]
A sixth invention of the present application is the semiconductor memory device according to the fifth invention, wherein the first voltage is not less than 0.3V and not more than 1V.
According to a seventh aspect of the present invention, in a semiconductor memory device in which a dummy cell is configured using a ferroelectric capacitor, a voltage applied to both ends of the ferroelectric capacitor is greater than the first voltage from the first voltage greater than 0V. This is a semiconductor memory device that generates a reference potential from the amount of charge that is read when the voltage changes up to a second voltage.
[0023]
That is, according to the present invention, in a ferroelectric memory using a ferroelectric capacitor, polarization information from 0 V bias of the hysteresis capacitor characteristic of the ferroelectric capacitor to a first voltage greater than 0 V is not used. , Imprint causes the hysteresis curve to shift, and in spite of “1” Data, this shift does not contribute to the read charge in the portion where the polarization inversion is small, and the second voltage higher than the first voltage from the first voltage. Since the portion with a large amount of polarization inversion up to the voltage of 1 is used, even if Imprint occurs, the read potential of “1” Data is high and signal degradation can be suppressed. In spite of “0” Data, this shift should originally have a small polarization reversal and a small read charge, but includes a portion where the polarization reversal is easy. Since the polarization information up to the first voltage greater than 0V is not used, the polarization between the first voltage and the second voltage greater than the first voltage is saturated, and the read signal is used in a small portion. Even if this occurs, the readout potential of "0" Data is low and signal degradation can be suppressed.
[0024]
In this series of operations, by fixing the bit line to the Vss potential and raising the plate line potential to the first potential, the ferroelectric capacitor is applied with the hysteresis curve from 0 V to the first potential, The charge read out to the bit line can be discarded, and then the bit line is floated and the plate line potential is raised from the first potential to a second potential higher than the first potential to the second potential. By applying a voltage up to the ferroelectric capacitor to the ferroelectric capacitor and applying a voltage during this period, the electric charge read out to the bit line can be used as a read signal, and even if Imprint is generated, signal deterioration can be suppressed.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows a circuit configuration and an operation diagram of a ferroelectric memory according to the first embodiment of the present invention. This shows the Imprint influence reduction circuit operation method that can be applied to conventional ferroelectric memories. The cell array is equivalent to a 1T1C type conventional FRAM, and the amplification and equalization circuit is a Flip-Flop circuit that amplifies the signal difference between the bit lines, and three that precharge and equalize the bit line pair (/ Bl, BL) to Vss There is an equalize circuit of the transistors (Q1 to Q3). In standby mode, the Plate potential is Vss and the bit line potential is precharged to the Vss potential because the equalize signal / EQL is High. In the active cycle, first, the equalization signal / EQL is kept high, that is, the bit line is fixed to Vss, the word line (WL0) is started up, the cell transistor is turned on, and the plate line (PL0) is turned on. The potential is raised by Voff, specifically, for example, about 0.5V. By this operation, a voltage of Voff is applied to both ends of the ferroelectric capacitor, and the charge flows to the Vss line and disappears because the bit line is fixed to Vss. Second, the equalize signal / EQL is set to Low level, the bit line is set to Floating in the state of Vss, and the Plate line potential is raised from Voff to Vdd. As a result, the ferroelectric capacitor is inverted in polarity by the amount of the bit line capacitance Cb, and the charge is read out to the bit line, thereby increasing the bit line potential. At this time, the voltage applied to both ends of the ferroelectric capacitor becomes a locus that operates from Voff to (Vdd-read potential).
[0026]
FIG. 2 shows a hysteresis curve of the ferroelectric capacitor representing the operation locus of FIG. The hysteresis curve in Fig. 2 (a) is a hysteresis curve after writing "0" Data in a ferroelectric capacitor and leaving it for a long time at the position of □. The hysteresis curve is in the positive (right) direction. Shows the curve where the imprint that shifts occurs. Similarly, the hysteresis curve in Fig. 2 (b) is a hysteresis curve after writing "1" Data in the ferroelectric capacitor and leaving it for a long time at the position of □, and the voltage is in the negative (left) direction. Shows the curve where the imprint that shifts the hysteresis curve occurs. The dotted line operating point analysis indicates the operating point of the conventional readout method, and the solid line operating point analysis indicates the operating point of the operating method of FIG. 1 according to the present embodiment.
[0027]
With the method of FIG. 1, for example, the potential read to the bit line of "1" Data is minus (left) from the Voff bias position of "1" Data, minus (left) parallel to the X axis. From this point, the load curve of the slope of the value of the load capacitance Cb of the bit line is written, and the value crossing the hysteresis curve can be said to be the read potential. In actual operation, when the bit line is Vss and the Plate line is raised from Voff to Vdd, the cell node potential of (Vdd-Voff) drops the charge Q, and the bit line potential receives the charge Q. Corresponds to rising. Like the hysteresis, the potential read to the bit line of "0" Data is drawn from the Voff bias position of "0" Data to the negative (left) in parallel to the X axis by the amplitude potential of the bit line. Thus, a read curve is obtained by writing a load curve with a slope of the value of the load capacitance Cb of the bit line and intersecting the hysteresis curve. In FIG. 2, the final operating point of the conventional method, that is, the read potential of “1”, “0” Data is represented by ◯, and the final operating point of the method of FIG. The read potential of 1 "," 0 "Data is expressed as" black ". Comparing the two, Fig. 2 (a) When "0" Data is left untouched, the difference between the read potential of "1" Data and the read potential of "0" Data is worse in the method of Fig. 1 than in the conventional method. Since the hysteresis curve is shifted in the direction that is not affected by Imprint, the absolute value of the signal amount is large.
[0028]
On the other hand, when “1” Data is left unattended, the difference between the read potential of “1” Data and the read potential of “0” Data is greatly deteriorated and decreased in the conventional method. It can be seen that in the method 1, the deterioration amount is suppressed and a sufficient amount of read signal can be secured. In the 2T2C configuration cell, the potential difference between “black” and “black” becomes the read potential, and in the 1T1C configuration, the reference potential is brought between the two “black” potentials. Secure signal. The reason why there are few signals in the conventional method after leaving "1" Data written is that the Hysteris curve shifts to the left in the case of Imprint after leaving "1" Data left. The trajectory from the position of 0V to the operating point “blackening” passes through a region where polarization inversion hardly occurs at first, and finally a charge due to polarization inversion is released around the time when a large negative voltage is applied. , "1" Data read potential will drop.
[0029]
On the other hand, in the method of FIG. 1, by shifting by Voff, it is not necessary to pass through the region where the first polarization inversion hardly occurs, and the inclination of the polarization inversion region from Voff to “blackening” is steep. Since the electric charge is read out to the bit line, a large electric charge with a slight voltage movement trajectory, that is, when viewed from the bit line, the reading potential of “1” Data rises more than the reading potential of “0” Data, 1 "Data signal becomes large. In addition, in the case of "0" Data reading, in the conventional method, the locus from the position of 0V on the hysteresis curve to the operating point "black circle" finally enters the polarization saturation region from the first polarization inversion region, so a small voltage As a result, a large charge is released, and as a result, the read potential of “1” Data rises. However, since the first polarization inversion region is not used in the method of FIG. 1, the read potential of the bit line does not increase so much. , "0" Data signal increases (decreases). As a result, the decrease in read signal due to the occurrence of Imprint can be suppressed, and a more stable and reliable ferroelectric memory can be realized.
[0030]
In general, the Imprint deviation is about 1V at the maximum, and conversely, if it is less than 0.3V, it is desirable that Voff is not less than 0.4V and not more than 1V considering that it is not enough to take circuit measures.
[0031]
In short, the effect is that the hysteresis curve slope between 0V and Voff causes the signal to decrease when “0” Data is larger than “1” Data. One solution is to set Voff at the point where “1” Data starts to become larger than “0” Data. That is, the maximum Imprint voltage value is set to Voff. In addition, since the Imprint is effective in the operation locus shown in FIG. 2, the circuit operation method is not limited to the circuit and operation method shown in FIG.
[0032]
FIG. 3 shows an operating point analysis in the case of both the conventional method and the method of FIG. 1 when both Imprint and Depolarization (also called “Relaxation”) occur. Normally, a ferroelectric film has a problem that the residual polarization amount at 0 V bias is reduced if it is left after the end of writing. Therefore, even when both imprint and depolarization occur, it is necessary to increase the signal under the condition that the present method is the minimum readout signal than the conventional method. In order to investigate this, FIG. 3 shows an operating point analysis with a hysteresis curve when Imprint and Depolarization occur. “O” indicates the read potential of “1” and “0” Data in the conventional method, and “Black” indicates the read potential of “1” and “0” Data in the method of FIG. It can be seen that even when the worst “1” data is left, the method of FIG. 1 is more effective than the conventional method in that the difference in read potential between “1” data and “0” data is greater.
[0033]
FIG. 4 shows a circuit configuration of a ferroelectric memory and an operation diagram thereof showing the second embodiment of the present invention. The only difference from FIG. 1 is that there are transistors that precharge the bit line to Vss, but the equalizing transistors that make the bit line pair the same potential are omitted. Other circuit operations are the same as those in FIG. 1, and the effects are the same as those in FIGS.
[0034]
FIG. 5 shows a circuit configuration and an operation diagram of a ferroelectric memory according to the third embodiment of the present invention. The only difference from FIG. 1 is that a 2T2C type memory cell in which memory cells are connected to both bit lines of a bit line pair is applied to one word line. Other circuit operations are the same as those in FIG. 1, and the effects are the same as those in FIGS.
[0035]
FIG. 6 shows a circuit configuration and an operation diagram of a ferroelectric memory according to the fourth embodiment of the present invention. The difference from Fig. 1 is the same until the Plate line is raised to Voff while the bit line is fixed to Vss, then the bit line is set to Floating, and then the Plate line is raised to Vdd, but then Plate is temporarily set to Vss. Then, sense amplification is performed, and then the plate line is raised and lowered again from Vss to Vdd and from Vdd to Vss. It has been reported that once the plate line is lowered to Vss and sensed, the dispersion component of the paraelectric component of the ferroelectric capacitor can be canceled, and the plate line of the present invention is applied to the method of raising and lowering the plate twice. This is an example in which a method of increasing two steps from Vss to Voff and Voff to Vdd is combined, and further, the 2T2C configuration of FIG. 5 is combined. Other circuit operations are the same as those in FIG. 1, and the effects are the same as those in FIGS.
[0036]
FIG. 7 shows a circuit configuration and an operation diagram of a ferroelectric memory according to the fifth embodiment of the present invention. This shows an Imprint influence reduction circuit operation method applicable to the ferroelectric memory of Japanese Patent Application No. 9-346404, which is a prior application. In the cell array, a plurality of memory cells in which one cell transistor and one ferroelectric capacitor are connected in parallel are connected in series to form a cell block, and one end is connected to a bit line through a block selection transistor. This is equivalent to the prior application FRAM in which the other end is connected to the plate line, and the amplification equalizing circuit includes a flip-flop circuit for amplifying a signal difference between the bit lines, and a bit line pair (/ Bl, BL) as Vss. There is an equalize circuit of three transistors (Q1 to Q3) for precharge & equalize.
[0037]
As for the operation, during standby, the plate potential is Vss and the bit line potential is precharged to the Vss potential because the equalize signal / EQL is high. In the active cycle, first, the equalize signal / EQL remains High, that is, the bit line is fixed to Vss, the selected word line (WL 2) is lowered, the cell transistor is turned OFF, and the block selection line BS0 is started, the block selection transistor is turned on, and the potential of the plate line (PL (/ BVL)) is raised by Voff, specifically, for example, about 0.5V. By this operation, a voltage of Voff is applied to both ends of the ferroelectric capacitor of the selected cell, and the charge flows to the Vss line and disappears because the bit line is fixed to Vss. At this time, the ferroelectric capacitors of the non-selected cells of the selected block are shorted and protected. Second, the equalize signal / EQL is set to Low level, the bit line is set to Floating in the state of Vss, and the Plate line potential is raised from Voff to Vdd. As a result, the ferroelectric capacitor is inverted in polarity by the amount of the bit line capacitance Cb, and the charge is read out to the bit line, thereby increasing the bit line potential. At this time, the voltage applied to both ends of the ferroelectric capacitor becomes a locus that operates from Voff to (Vdd-read potential). The locus of the potential applied to the ferroelectric capacitor of the selected cell at this time is equivalent to that in FIGS. 2 and 3, and as a result, the decrease in the read signal due to the generation of Imprint can be suppressed, and the stable and highly reliable strength can be suppressed. A dielectric memory can be realized.
[0038]
7 uses a Folded bit line configuration. For example, when the upper cell block is selected, BS0 and PL (/ BL) are selected, cell data is read to the / BL side, and the BL side is a reference. For example, when the lower cell block is selected, BS1 and PL (BL) are selected, cell data is read to the BL side, and the / BL side is the reference bit line.
[0039]
FIG. 8 shows a circuit configuration of a ferroelectric memory and an operation diagram thereof according to the sixth embodiment of the present invention. The only difference from FIG. 7 is that although there are transistors that preharge the bit line to Vss, the equalizing transistors that make the bit line pair the same potential are omitted. Other circuit operations are the same as those in FIG. 7, and the effects are the same as those in FIGS.
[0040]
FIG. 9 shows a circuit configuration of a ferroelectric memory and an operation diagram thereof according to the seventh embodiment of the present invention. The difference from Fig. 7 is that the Plate potential is set to Voff potential from the beginning during standby, WL2 is lowered, BS0 is raised, and the bit line is fixed to Vss. It is equivalent to FIG. 8 that the potential of Voff is automatically applied and the charge in this portion can be discarded. After that, the bit line is floated, the plate line is raised to Vdd, the charge is read, sense amplification is performed, the plate is further lowered, and after rewriting is completed, BS0 is lowered, WL2 is raised, the plate line is returned to Voff and the Preharge state The point which enters is different. Other circuit operations are the same as those in FIG. 8, and the effects are the same as those in FIGS. This system uses the feature that the cell polarization is not destroyed because the ferroelectric capacitor is short even if the plate potential during standby is set higher than 0V in the ferroelectric memory configuration of the prior application. Yes. In this method, first, since the plate potentials of all the non-selected cell arrays in the chip are set to Voff, it contributes as a stabilization capacitor, and thus the variation in the plate potential of the selected cell array is reduced. is there. Secondly, since the precharge is increased to Voff, even if the operation is slow, the access time is not affected. As shown in FIG.
[0041]
FIG. 10 shows a circuit configuration of a ferroelectric memory and an operation diagram thereof according to the eighth embodiment of the present invention. The only difference from FIG. 9 is that there are transistors that preharge the bit line to Vss, but the equalizing transistors that bring the bit line pair to the same potential are omitted. Other circuit operations are the same as those in FIG. 9, and the effects are the same as those in FIGS.
[0042]
FIG. 11 shows a circuit configuration of a ferroelectric memory and an operation diagram thereof according to the ninth embodiment of the present invention. The difference from Fig. 7 is that in order to make 2T2C configuration, one type of block selection transistor and one type of plate line are integrated, and from both / BL and BL, "1", "0" or "0", "1 This is the point of reading the data of "" on the bit line. Other circuit operations are the same as those in FIG. 7, and the effects are the same as those in FIGS.
[0043]
FIG. 12 shows a circuit configuration and operation diagram of a ferroelectric memory according to the tenth embodiment of the present invention. FIG. 12 is a combination of FIG. 9 and FIG. 11 and has both effects. Other circuit operations are the same as those in FIG. 7, and the effects are the same as those in FIGS.
[0044]
FIG. 13 shows a plate line driving circuit and its operation timing chart showing the eleventh embodiment of the present invention. During standby, CK1 is High and the Plate line PL is Vss. During Active, CK1 is Low, CK3 is High, / CK3 is Low, and the bit line is fixed at Vss, while the potential from the Voff power supply is maintained. To PL and set the Plate line to Voff. After that, the bit line is set to Floating, CK3 is set to Low, / CLK3 is set to High to shut off from the Voff power source, and CK2 is set to Low to transmit the Vdd potential to Plate and raise the plate line to Vdd. Thereafter, the sensing operation is performed, and then CK2 is set to High and CK1 is set to High to return the Plate potential to Vss. By this series of operations, a circuit for driving the plate line used in FIGS. 1 and 7 can be realized, and the effects shown in FIGS. 2 and 3 can be exhibited.
[0045]
FIG. 14 shows a plate line driving circuit and its operation timing chart showing the twelfth embodiment of the present invention. The difference from FIG. 13 is that the / CK3 control line and the PMOS transistor that inputs it to the gate are omitted. Since the Voff potential is as low as about 0.5V, the PMOS can be omitted and the plate drive circuit can be made smaller. By this series of operations, a circuit for driving the plate line used in FIGS. 1 and 7 can be realized, and the effects shown in FIGS. 2 and 3 can be exhibited.
[0046]
FIG. 15 shows a plate line driving circuit and its operation timing chart showing the thirteenth embodiment of the present invention. This circuit can be used in FIG. In standby mode, CK3 is High, / CK3 is Low, and Plate line PL is Voff. When Active, the ferroelectric capacitor is selected by selecting the cell while fixing the bit line to Vss. A voltage of Voff is applied to the capacitor to release charges. Thereafter, the bit line is set to Floating, CK3 is set to Low, and / CK3 is set to High, then the Vdd potential is transmitted to Plate and the plate line is increased to Vdd. Thereafter, after the sensing operation is performed, the Plate potential is returned to Vss by setting CK2 to High and CK1 to High. Then, after closing the cell, CK3 is set to High and / CK3 is set to Low again to return to Standby. By this series of operations, a circuit for driving the Plate line used in FIG. 9 and the like can be realized, and the effects as shown in FIGS. 2 and 3 can be exhibited.
[0047]
FIG. 16 shows a Voff power generation circuit example showing the fourteenth embodiment of the present invention. It has a feedback circuit using a stabilizing capacitor and an operational amplifier that generates the same potential as the Vref potential. Since the Vref potential is as low as 0.3V to 1V, only the Band-gap Reference circuit or the like is suitable for Vref. When Vref and Voff potentials are different, the input of the operational amplifier may be obtained by lowering the Voff potential by resistance division. With this circuit, a power source for the circuit for driving the plate line can be realized, and the effects shown in FIGS. 2 and 3 can be exhibited.
[0048]
FIG. 17 shows a dummy cell according to the fifteenth embodiment of the present invention. Even in the dummy cell, the bit line potential is fixed to Vss, the plate potential is raised to Voff, the bit line is then floated, and then the plate potential is set to any potential (Vdd or VDPL). The potential of the line can be generated. Even if it is a dummy cell, when a ferroelectric capacitor is used, it is affected by Imprint and Depolarization, and the effects shown in FIGS. 2 and 3 can be exhibited. In the figure, the upper left figure shows a case where a dummy cell is provided for each bit line, and the upper right figure shows a case where a dummy cell is shared by a bit line pair. By raising the Plate potential to Voff while keeping the DRST signal High, the charge on the locus from Vss to Voff of the ferroelectric capacitor can be released in the dummy cell. Thereafter, by raising the dummy word line DWL0 and raising Plate to VDPL or Vdd, the Reference potential can be generated.
[0049]
FIG. 18 shows a dummy cell according to the sixteenth embodiment of the present invention. The operation is slightly different from that of FIG. 17 with the same circuit configuration as that of FIG. The effect is the same as in FIG. 18, and the effect as shown in FIGS. 2 and 3 can be exhibited. 17 is different from FIG. 17 in that the DRST signal is set to Low and DWL0 is raised while the bit line is fixed to Vss and then the Plate potential is set to Voff to release the charge.
[0050]
FIG. 19 shows a dummy cell applicable to the ferroelectric memory of the prior application, showing the seventeenth embodiment of the present invention. / Fix the bit line to Vss while keeping EQL high, set DRST to low, set DWL2 to low, set DBS0 to high, and raise the dummy plate line from Vss to Voff. A voltage of Voff is applied to and a charge is released. After that, the / EQL is set to Low and the bit line is set to Floating, then the Plate potential is raised to Vdd or VDPL, and the Reference potential is generated at the portion not affected by Imprint. Therefore, as shown in FIGS. Can be effective.
[0051]
FIG. 20 shows a dummy cell applicable to the ferroelectric memory of the prior application, showing the eighteenth embodiment of the present invention. By raising the dummy plate line from Vss to Voff while DRST is set to High, it is possible to apply a voltage of Voff across the ferroelectric capacitor in the dummy cell block, and the charge is discharged. After that, DRST is set to Low, DBS0 is set to High and connected to the bit line, the Plate potential is raised to Vdd or VDPL, and the Reference potential is generated in the portion not affected by Imprint. The effect as shown can be demonstrated.
[0052]
FIG. 21 shows a dummy cell applicable to the ferroelectric memory of the prior application, showing the nineteenth embodiment of the present invention. When the DPL potential is already set to Voff during standby and the bit line potential is fixed to Vss during Active, DWL2 is lowered and DBS0 is raised, so that the voltage of Voff can be applied across the ferroelectric capacitor. , Excess charge is released. After that, / EQL is lowered, the bit line is floated, and then the DPL potential is raised from Voff to Vdd or VDPL potential, and the Reference potential is generated at the portion not affected by Imprint. After that, DBS0 is lowered, DRST is set to High, “0” potential is written to the ferroelectric capacitor of the dummy cell, DPL is returned to Voff, DRST is set to Low, DWL2 is returned to High, and / EQL is set to High. Then, it becomes the same as the Standby state. This method can also exhibit the effects as shown in FIGS.
[0053]
【The invention's effect】
As described above in detail, according to the present invention, even if Imprint occurs, the bias portion on the hysteresis curve where the readout signal decreases due to the influence of Imprint can be removed, and the decrease in the readout signal is suppressed sufficiently. By securing a stable read signal, a more stable and highly reliable ferroelectric memory can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit configuration of a ferroelectric memory and an operation diagram thereof showing a first embodiment of the present invention.
FIG. 2 is an operation trajectory on a hysteresis curve with Imprint showing the effect of the first embodiment.
FIG. 3 is an operation locus on a hysteresis curve having Imprint and Depolarization, showing the effect of the first embodiment.
FIG. 4 is a circuit configuration and operation diagram of a ferroelectric memory showing a second embodiment of the present invention.
FIG. 5 is a circuit configuration of a ferroelectric memory and its operation diagram showing a third embodiment of the present invention.
FIG. 6 is a circuit configuration of a ferroelectric memory and its operation diagram showing a fourth embodiment of the present invention.
FIG. 7 is a circuit configuration and operation diagram of a ferroelectric memory according to a fifth embodiment of the present invention.
FIG. 8 is a circuit configuration and operation diagram of a ferroelectric memory according to a sixth embodiment of the present invention.
FIG. 9 is a circuit configuration of a ferroelectric memory and its operation diagram showing a seventh embodiment of the present invention.
FIG. 10 shows a circuit configuration of a ferroelectric memory and an operation diagram thereof according to an eighth embodiment of the present invention.
FIG. 11 is a circuit configuration of a ferroelectric memory and its operation diagram showing a ninth embodiment of the present invention.
FIG. 12 is a circuit configuration of a ferroelectric memory and its operation diagram showing a tenth embodiment of the present invention.
FIG. 13 is a circuit configuration of a ferroelectric memory and its operation diagram showing an eleventh embodiment of the present invention.
FIG. 14 is a circuit diagram of a ferroelectric memory and its operation diagram showing a twelfth embodiment of the present invention.
FIG. 15 is a plate line driving circuit and its operation timing chart showing the thirteenth embodiment of the present invention.
FIG. 16 is a plate line driving circuit and its operation timing chart showing the fourteenth embodiment of the present invention.
FIG. 17 is a plate line driving circuit and its operation timing chart showing the fifteenth embodiment of the present invention.
FIG. 18 shows an example of a Voff power supply generation circuit according to the sixteenth embodiment of the present invention.
FIG. 19 shows a dummy cell according to a seventeenth embodiment of the present invention.
FIG. 20 shows a dummy cell according to the eighteenth embodiment of the present invention.
FIG. 21 shows a dummy cell according to a nineteenth embodiment of the present invention.
FIG. 22 is a circuit configuration of an FRAM ferroelectric memory according to Conventional Example 1 and an operation diagram thereof.
FIG. 23 is a circuit configuration of an FRAM ferroelectric memory according to Conventional Example 2 and its operation diagram;
FIG. 24 is a typical Imprint characteristic diagram.
[Explanation of symbols]
/ BL, BL bit line
PL, PLi, PL (/ BL), PL (BL) Plate wire
WL, WLi Word line
/ EQL bit line Vss Precharge signal
BSi block selection line
DWLi dummy word line
DRST Dummy cell reset signal
Voff Bias voltage to ferroelectric capacitor
CK1, CK2, CK3, / CK3 Plate potential control signal
Vref Reference potential
Ci coupling capacity
Block selection line for DBSi dummy cell
DWLi dummy word line
DPL dummy plate line
VDWL Dummy word line potential
VDPL dummy plate potential

Claims (5)

第１のトランジスタと、このソース電極に一端を、ドレイン電極に他端を接続してなる第１の強誘電体キャパシタとからメモリセルが構成され、このメモリセルが複数個直列接続しメモリセルユニットを構成し、このメモリセルユニットの１端が第２のトランジスタを介してビット線に接続され、他端がプレート線に接続されてメモリセルブロックを構成し、このメモリセルブロックが複数個配置してメモリセルアレイを構成する半導体記憶装置の駆動方法において、前記ビット線を第１の電位に固定しつつ、プレート線電位を第２の電位に上げ、前記第１の強誘電体キャパシタの両端に、第１の電位と第２の電位を印加する第１の動作と、この第１の動作に続いて、前記ビット線をフローティング状態にしつつ、プレート線電位を第２の電位からより高い第３の電位に上げ、前記第１の強誘電体キャパシタの電荷をビット線に読み出す第２の動作を行なうことを特徴とする半導体記憶装置の駆動方法。  A memory cell is composed of a first ferroelectric capacitor and a first ferroelectric capacitor having one end connected to the source electrode and the other end connected to the drain electrode, and a plurality of the memory cells are connected in series. One end of the memory cell unit is connected to the bit line via the second transistor, and the other end is connected to the plate line to form a memory cell block. A plurality of the memory cell blocks are arranged. In the method of driving the semiconductor memory device constituting the memory cell array, the plate line potential is raised to the second potential while fixing the bit line to the first potential, and the both ends of the first ferroelectric capacitor are Following the first operation of applying the first potential and the second potential, and the first operation, the plate line potential is set to the second voltage while the bit line is in a floating state. Higher to raise the third potential, the driving method of the semiconductor memory device and performing a second operation for reading the charges of the first ferroelectric capacitor to the bit line from. 第１のトランジスタと、第１の強誘電体キャパシタとからなる複数のメモリセルと、複数のワード線と、複数のビット線と、複数のプレート線から構成されるメモリセルアレイを有する半導体記憶装置の駆動方法において、前記ビット線を第１の電位に固定しつつ、プレート線電位を第２の電位に上げ、前記第１の強誘電体キャパシタの両端に、第１の電位と第２の電位を印加する第１の動作と、この第１の動作に続いて、前記ビット線をフローティング状態にしつつ、プレート線電位を第２の電位からより高い第３の電位に上げ、前記第１の強誘電体キャパシタの電荷をビット線に読み出す第２の動作を行なうことを特徴とする半導体記憶装置の駆動方法。  A semiconductor memory device having a memory cell array including a plurality of memory cells including a first transistor and a first ferroelectric capacitor, a plurality of word lines, a plurality of bit lines, and a plurality of plate lines. In the driving method, the bit line is fixed to the first potential, the plate line potential is raised to the second potential, and the first potential and the second potential are applied to both ends of the first ferroelectric capacitor. The first operation to be applied and, following the first operation, while raising the bit line, the plate line potential is raised from the second potential to a higher third potential, and the first ferroelectric is applied. A method for driving a semiconductor memory device, comprising: performing a second operation of reading a charge of a body capacitor to a bit line. 強誘電体キャパシタの分極方向の違いで“１”或いは“０”のデータを記憶する半導体記憶装置において、強誘電体キャパシタの両端に印加する電圧の絶対値が、０Ｖより大きな第１の電圧から第１の電圧より大きな第２の電圧までの間に変化した時に読み出される電荷量から“１”或いは“０”データを判断する半導体記憶装置。  In a semiconductor memory device storing “1” or “0” data depending on the polarization direction of the ferroelectric capacitor, the absolute value of the voltage applied to both ends of the ferroelectric capacitor is from a first voltage greater than 0V. A semiconductor memory device that determines “1” or “0” data from a charge amount read when the voltage changes between a second voltage and a second voltage that is greater than the first voltage. 前記第１の電圧は０．３Ｖ以上１Ｖ以下であることを特徴とする請求項３記載の半導体記憶装置。  4. The semiconductor memory device according to claim 3, wherein the first voltage is not less than 0.3V and not more than 1V. 強誘電体キャパシタを用いてダミーセルを構成する半導体記憶装置において、前記強誘電体キャパシタの両端に印加する電圧が、０Ｖより大きな第１の電圧から第１の電圧より大きな第２の電圧までの間に変化した時に読み出される電荷量から参照電位を発生させる半導体記憶装置。  In a semiconductor memory device in which a dummy cell is formed using a ferroelectric capacitor, a voltage applied to both ends of the ferroelectric capacitor is between a first voltage greater than 0 V and a second voltage greater than the first voltage. A semiconductor memory device that generates a reference potential from the amount of charge that is read when it changes.

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