JP3868557B2 - Ic搭載用多層プリント配線板の製造方法 - Google Patents

Ic搭載用多層プリント配線板の製造方法 Download PDF

Info

Publication number
JP3868557B2
JP3868557B2 JP28768296A JP28768296A JP3868557B2 JP 3868557 B2 JP3868557 B2 JP 3868557B2 JP 28768296 A JP28768296 A JP 28768296A JP 28768296 A JP28768296 A JP 28768296A JP 3868557 B2 JP3868557 B2 JP 3868557B2
Authority
JP
Japan
Prior art keywords
laminate
heat sink
mounting
wiring board
printed wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP28768296A
Other languages
English (en)
Other versions
JPH10116932A (ja
Inventor
一 矢津
賢朗 木俣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP28768296A priority Critical patent/JP3868557B2/ja
Publication of JPH10116932A publication Critical patent/JPH10116932A/ja
Application granted granted Critical
Publication of JP3868557B2 publication Critical patent/JP3868557B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、放熱用のヒートシンクを備えるIC搭載用多層プリント配線板の製造方法に関する。
【0002】
【従来の技術】
ICの高周波数化に伴い、高誘電率のために信号伝搬速度の遅いセラミックスからなるICパッケージの代替として、低誘電率で信号伝搬速度の早い樹脂製のプリント配線板からなるICパッケージが多く用いられるようになっている。ここで、ICの高周波数化に伴う発熱量の増大に対応するため、熱を効率的に逃がす金属製のヒートシンク板が、樹脂製ICパッケージにて多く用いられている。また、係るICパッケージにおいて、ICへの電源線上のノイズを除去するためにチップコンデンサ等が取り付けられている。このチップコンデンサは、ICの近傍に取り付けることがノイズ除去の目的から好ましい。
【0003】
ところで、従来のIC搭載用樹脂製多層プリント配線板にあっては、例えば、図9の工程(A)に示すように、上下面に銅製の導体回路114の形成され中央に開口部140の穿設された複数の樹脂基板112A、112B、112Cを積層して積層体112を形成する。そして、工程(B)に示すように、該積層体112のヒートシンクとの接続用の導体回路114aの上に導電性接着剤72をスクリーン印刷により塗布する。なお、ここで接着剤として導電性接着剤72を用いるのは、ヒートシンク46をICのアースライン等に接続した際に、該導体回路114aとの接続を取り得るようするためである。
【0004】
更に、チップコンデンサ取り付け用の導体回路114bの上に半田ペースト74を印刷する。その後、工程(C)に示すように、該接着剤72の上にヒートシンク46を載置し、半田ペースト74の上にチップコンデンサ76を載置する。最後に、該積層体112をリフロー炉を通して加熱することにより、工程(D)に示すように半田ペースト74を溶融し、導体回路114bとチップコンデンサ76とを接続していた。
【0005】
【発明が解決しようとする課題】
ここで、上記製造方法に係るICパッケージにおいて、ヒートシンク46が脱落することがあった。この原因について検討した結果、本発明者は、上述した積層体112をリフロー炉を通して加熱する工程において、積層体にソリが発生していることにあるとの知見を得た。なお、ソリが発生する原因として、樹脂基板は、加熱された際に架橋が進み、一般的に均等に収縮すると見做されているが、各樹脂基板112A、112B、112Cの導体回路114は、ICを載置するヒートシンク46に最も近い樹脂基板112Aにおいて相対的に多く(密に)設けられ、ICから最も近い樹脂基板112Cにおいて相対的に少なく(粗に)設けられており、該導体回路114が樹脂基板と収縮率が異なるためと本発明者は推測している。
【0006】
本発明は、以上の経緯を鑑みてなされたものであり、その解決しようとする課題は、ヒートシンクを接着剤又は半田にて積層体側に強固に固定し得るIC搭載用多層プリント配線板の製造方法を提供することにある。
【0007】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係るIC搭載用多層プリント配線板の製造方法は、開口部の大きさが異なる樹脂製の基板を積層して開口部を有する積層体の表面にヒートシンクを固定するIC搭載用多層プリント配線板の製造方法であって、積層体を予備加熱し開口部の上端が押し上げられるようにソリを発生させた後、積層体にヒートシンク板及び部品を載置する工程と、積層体をさらに加熱して、ヒートシンク板及び部品を積層板へ固定する工程と、を含むことを要旨とする。
【0008】
また、本発明に係るIC搭載用多層プリント配線板の製造方法は、開口部の大きさが異なる樹脂製の基板を積層して開口部を有する積層体の表面にヒートシンクを固定するIC搭載用多層プリント配線板の製造方法であって、積層体を予備加熱し開口部の上端が押し上げられるようにソリを発生させた後、積層体にヒートシンク板取り付け用の接着剤を塗布する工程と、積層体の配線上に部品取り付け用の半田を付ける工程と、積層体の半田上に部品を載置する工程と、積層体の接着剤にヒートシンク板を載置する工程と、積層体を加熱して、接着剤を硬化させヒートシンク板を固定してから、さらに積層体を加熱し半田を溶融させ部品を接続する工程と、を含むことを要旨とする。
【0009】
さらに、本発明に係るIC搭載用多層プリント配線板の製造方法は、開口部の大きさが異なる樹脂製の基板を積層して開口部を有する積層体の配線上にヒートシンク板を接続するIC搭載用多層プリント配線板の製造方法であって、積層体を予備加熱し開口部の上端が押し上げられるようにソリを発生させた後、配線上に半田を付ける工程と、半田に部品及びヒートシンク板を載置する工程と、積層体を加熱して、半田を溶融させ部品及びヒートシンク板を配線上に接続する工程と、を含むことを要旨とする。
【0014】
【発明の実施の形態】
次に本発明に係るIC搭載用多層プリント配線板の製造方法の実施例を図面によって説明する。
図1の工程(A)に示すように、ガラスエポキシ樹脂板11aの両面に銅箔11b、11bをラミネートした銅張積層板11から成る基板12A、12B、12Cを出発材料とし、両面の銅箔11bを常法に従い、パターン状にエッチングすることにより、図1の工程(B)に示すように基板12A、12B、12Cの上下面に導体回路14を形成する。この際に、基板12Cの下面には、ヒートシンクとの接合部となる導体回路14a、及び、チップコンデンサとの接合部となる導体回路14bを形成する。
【0015】
本実施態様では、基板12A、12B、12Cとしてエポキシ樹脂を浸漬したガラス繊維から成るプリプレグを積層して固めたガラスエポキシ樹脂の銅張積層板11を用いるが、基板材料としては、ガラスビスマレイミドトリアジン樹脂、ガラスポリイミド樹脂等の基板やポリエチレンテレフタレート、ポリフェニルスルホン、ポイリミド等のフィルムや射出成形基板等を使用することができる。
【0016】
また、導体回路の形成方法としては、テンティング法、半田剥離法、フルアディティブ法等の常法、予め電解銅めっき等で導体回路を形成し、接着剤やプリプレグに転写させる転写法等が用いることができる。
【0017】
引き続き、図1の工程(C)に示すように、基板12A、12B、12Cの略中央部に金型パンチング加工によりIC搭載用の開口部40を設ける。この開口部40の形成は、金型によるパンチング加工の他にエンドミルによる切削加工等により行なうことができる。また、開口部の穿設は、導体回路の形成前であっても形成後であっても良い。射出成形基板の場合には、射出成形の際に形成しておいてもよい。
【0018】
次に、図2の工程(D)、図2の工程(E)に示すように基板12A、12B、12Cを、予め基板12A、12B、12Cの開口部40に対応する開口部18aを設けた接着剤18を介して貼り合わせる。即ち、基板12Aの上面に形成した導体回路14と、基板12Cの下面に形成した導体回路14とをIC搭載用多層プリント配線板の外層導体回路として露出させるように基板12A、12B、12Cを積層する。ここで、接着材としては接着シートを使用する。この接着剤18には、予め接着剤を印刷し、開口部をパンチング加工等で形成した接着シート、又はプリプレグ等が使われる。望ましくは、基板と同材質のものがよく、ガラスエポキシ樹脂板11aには、ガラスエポキシを浸漬させたプリプレグが望ましい。また、接着剤が張り合わされる導体回路には、回路の凹凸に対してボイドをまき込むこと無く接着させる為、接着剤塗布又は張り合わせ前に予めソルダーレジスト227等の絶縁被膜により回路表面をレベリングすると、更に良好な接着が得られる。
【0019】
次に、基板12A、12B、12Cを積層して成る積層体12の所定位置にドリル孔明け加工により図2の工程(F)に示すようにスルーホール用貫通孔20を設ける。その後、図3の工程(G)に示すように常法により積層体12全体にめっき触媒を付けた後、無電解銅めっきして導体被膜22を、0.1から5.0μm、好ましくは1μm付着する。そして、積層体12の両面にドライフィルムレジストをラミネートした後、図3の工程(H)に示すように露光、現像によって開口部40をめっきレジスト30によりマスクし、図3の工程(I)に示すように貫通孔20及び貫通孔20の開口部の周囲に、銅めっき層26を少なくとも5〜40μm、好ましくは20μm厚付けする。即ち、少なくともスルーホール用貫通孔20内壁の導体被膜の厚さを5から40μmとしてスルーホール24を完成する。この後、めっきレジスト30を水酸化カリウム又は水酸化ナトリウム等により剥膜除去する。そして、図3の工程(J)に示すようにエッチングにより不要な導体被膜22を除去する。なお、工程(J)では、積層体12を上下反転させて示している点に注意されたい。
【0020】
この方法では、スルーホール24完成後に、開口部40に設けられためっきレジスト30を除去し、開口部40内の導体被膜22をエッチングにより除去する。その後、特願平6−293907号にてチオ硫酸ナトリウム等のチオ硫酸塩やチオシアン硫酸、あるいはシアン化合物等の表面処理によって開示されているように基板表面に残存しているめっき触媒も除去されるため、回路間(例えば、ボンディングパッド50間)におけるめっき触媒の残存に起因する絶縁不良が起き難い。
【0021】
引き続き、図4に示す工程(K)にて、積層体12を200°で1時間、加熱炉中で加熱することによりソリを発生させる。工程(K)の積層体12のサークルCで囲んだ開口部40の拡大図を図6(B)に示す。ここで、図6(A)は、上記加熱前の図4の工程(J)における開口部の拡大図、即ち、ソリを発生させる前の状態を示している。図6(B)に示すように、加熱により積層体12は、開口部40の上端が押し上げられるようにソリが加わる。ここで、ヒートシンク46と導体回路14aを介して接触する基板12Cの開口部40側の位置(図6(C)参照)をfとし、ヒートシンクの外端部と接触する位置をhとして測定した結果、ソリ量S1は20μmであった。
【0022】
このソリを予め発生させた後、図4の工程(L)に示すように、ICと電気的に接続されるボンディングパッド50、ヒートシンクが接続される導体回路14a、チップコンデンサの実装部の導電回路14b等を除いてソルダーマスクレジスト36で保護を行い、引き続き、ボンディングパッド50上にニッケル−金めっき又は銀めっき(図示せず)を施す。これは、後述するようにIC52とボンディングパッド50とを金又はアルミワイヤーでワイヤーボンディングする際の接続を容易にするためである。なお、TAB実装やフリップチップ実装する場合には、半田めっきを施す。
【0023】
次に、図4の工程(M)に示すように外部リ一ドピン42をスルーホール24に取り付ける。本実施態様では、IC搭載用多層プリント配線板をマザーボードに実装するに際して、スルーホール実装する。なお、スルーホール実装ではなく、表面実装する場合には、チップキャリアと同様に実装用パッドが基板の外周付近に配役される。また、マルチチップモジュールの様な形態を成す場合には、コネクター接続端子が設けられる。
【0024】
更に、導体回路14aの上に、ヒートシンクを固定するための熱硬化性樹脂製接着剤72をスクリーン印刷を塗布した後、チップコンデンサを固定する導体回路14bの上、及び、スルーホール24内に半田74を印刷により塗布する。該接着剤72は、エポキシ樹脂接着剤に銀ペーストを混入することによって導電性を持たせてある。その後、図5の工程(N)に示すように、該導体回路14aの上にヒートシンク46を載置し、また、導体回路14bの上にチップコンデンサ76を載置する。ここで、工程(N)の開口部40をサークルCで囲んだ拡大図を図6(C)に示す。
【0025】
引き続き、積層体12をリフロー炉に通して加熱する。このリフロー炉では、最初の4乃至5分間を150〜180°Cにて加熱して、熱硬化性樹脂製接着剤72を硬化させて導体回路14aの上にヒートシンク46を固定し、最後の5乃至10秒間にわたって240〜250°Cに加熱し、半田74を溶融させ、チップコンデンサ76と導体回路14bとの接続を取る。加熱後の積層体を図5の工程(O)に示し、工程(O)の開口部40をサークルCで囲んだ拡大図を図6(D)に示す。
【0026】
ここで、150〜180°Cに加熱して、熱硬化性樹脂製接着剤72を硬化させ、導体回路14aにヒートシンク46を固定させた後、240〜250°Cに加熱して半田74を溶融させる際に、積層体12に大きなソリが発生すると、硬化した接着剤72がヒートシンク46から剥離する。しかしながら、本実施態様では、上記図4の工程(K)に於いて加熱により予めソリを発生させてあるため、リフロー炉にて240〜250°Cに加熱した際に発生するソリが、最小に抑えられる。即ち、図6(D)に示すリフロー炉で240〜250°Cに加熱した後の積層体12のソリ量S2は18μmであり、予備加熱にて20μmそった状態から2μmしかそらなかった。このため、ヒートシンク46を接着剤72にて強固に固定することが可能となった。
【0027】
なお、本実施態様ではヒートシンク46として、銅板にニッケルめっき及び金めっき、または、ニッケルめっき及び白金めっきを施したものを用いている。ここで、銅板を用いる理由は、図1を参照して上述した積層体12を構成する基板12A、12B、12Cが、該基板表面上の導体回路14の剥離を防止するため、該導体回路14を構成する銅箔の熱膨張率とほぼ等しいガラスエポキシ樹脂板を用いているため、該ガラスエポキシ樹脂板の熱膨張率(即ち、銅の熱膨張率)に等しい銅板を用いるのである。ここでは、銅板を用いているが、この代わりに放熱性の高いアルミニウム板、或いは、耐腐食性の高いステンレス板等を用いることができる。
【0028】
引き続き、図5の工程(P)に示すように、銀ペーストを含み導電性を有するエポキシ樹脂接着剤56にて、ヒートシンク46上にIC52を固定する。ここで、ヒートシンク46にIC52を接着する樹脂接着剤は、銀ペーストを混入することによって導電性を持たせると共に熱導電性を高めている。これにより、ICとヒートシンク46とを電気的に接続すると共に、ICにて発生した熱を効率的にヒートシンク46側に逃がす。なお、導電性エポキシ樹脂接着剤56は、ヒートシンク46へIC52のアースライン(図示せず)を接続し、樹脂接着剤72を介して導体回路14a側へ連結している。
【0029】
その後、IC52の入出力端子52aとボンディングパッド50との間をボンディングワイヤー54にて接続する。なお、図中に示さないが、ヒートシンク46の下面にアルミニウム、或いは、銅製の放熱フィンが銀等を含む高熱伝導性の樹脂接着剤を介して取り付けられる。
【0030】
次に、予備加熱により発生させるソリ量と、リフローの際に発生するソリ量との関係について実験を行った結果について、図7を参照して説明する。ここでは、予備加熱の際に種々の設定温度で所定時間加熱してから、上述したリフロー炉にて、最初の4乃至5分間150〜180°Cに加熱した後、5乃至10秒間にわたって240〜250°Cで加熱した。図表中のソリ量としては、予備加熱後のソリ量と、リフロー炉での加熱後のソリ量との変化値を表している。即ち、予備加熱後のソリ量からリフロー炉での加熱後のソリ量を引いた値を示している。ここで、図6(B)、図6(D)に示すように、開口部40が上方に上がるソリ量をプラス側に取り、反対に下方に下がるソリ量をマイナス側に取ってある。
【0031】
図表中に示すように予備加熱を行わなかった24個の積層体に対して試験を行ったところ、+2〜+4μmのソリ量のものが2個あり、+4〜+6μmのソリ量のものが7個あり、+4〜+8μmのソリ量のものが10個あり、+8〜+10μmのソリ量のものが4個あり、+10〜+12μmのソリ量のものが1個あり、平均のソリ量は+7.0μmであった。これに対して、150°Cで1時間予備加熱した際の平均ソリ量は+4.8μmであった。また、150°Cで2時間予備加熱した際の平均ソリ量は+2.4μmであった。ここで、150°C以下で予備加熱を行った際には、予備加熱を行わなかった際のソリ量と変わらない値しか得ることができなかった。この試験から、150°C以上に加熱することにより、ソリを抑えれることが判明した。
【0032】
また、175°Cで30分予備加熱した際の平均ソリ量は−0.4μmであり、175°Cで1時間予備加熱した際の平均ソリ量は+0.6μmであり、175°Cで2時間予備加熱した際の平均ソリ量は+0.3μmであった。即ち、175°Cにおいて最良の値を得ることができた。
【0033】
更に、200°Cで30分予備加熱した際の平均ソリ量は−3.7μmであり、200°Cで1時間予備加熱した際の平均ソリ量は−1.7μmであり、200°Cで2時間予備加熱した際の平均ソリ量は−5.4μmであった。ここで、200°を越えて予備加熱を行った際には、予備加熱を行わないときと同様なソリ量になった。即ち、200°C以下で加熱することで、ソリ量を抑えられることが判明した。
【0034】
引き続き、本発明の第2実施態様について図8を参照して説明する。上述した第1実施態様では、ヒートシンクの取り付けに樹脂製接着剤を用いたが、この第2実施態様においては、半田を用いてヒートシンクを固定する。第2実施態様のIC搭載用多層プリント配線板の製造方法のヒートシンク取り付け前の工程は、図1の工程(A)から図3の工程(J)を参照して上述した第1実施態様と同様であるため図示及び説明を省略し、図8の工程図を参照して積層体12への予備加熱から説明を開始する。
【0035】
第1実施態様と同様にして、図8の工程(K)に於いて積層体12を予備加熱することにより予めソリを発生させた後、所定部位にソルダーマスクレジスト36を配設して保護を行う。その後、図8の工程(M)に示すように外部リ一ドピン42をスルーホール24に取り付ける。更に、ヒートシンクを固定する導体回路14aの上、チップコンデンサを固定する導体回路14bの上、及び、スルーホール24内に半田74を印刷により塗布する。その後、図8の工程(N)に示すように、該導体回路14aの上にヒートシンク46を載置し、また、導体回路14bの上にチップコンデンサ76を載置する。
【0036】
引き続き、積層体12をリフロー炉に通して加熱する。このリフロー炉では、最初の4乃至5分において150〜180°Cに加熱した後、5乃至10秒間240〜250°Cで加熱して、半田74を溶融させ、ヒートシンク46と導体回路14a、及び、チップコンデンサ76と導体回路14bとの接続を取る。加熱後の積層体を図8の工程(O)に示す。
【0037】
ここで、リフロー炉にて150〜180°Cに加熱した後、240〜250°Cに加熱して半田74を溶融させる際に、積層体12に大きなソリが発生すると、半田に含まれるフラックスが気化して気泡が発生し、半田が脆くなってヒートシンク46が導体回路14aから剥離し易くなる。しかしながら、本実施態様では、上記図8の工程(K)に於いて加熱により予めソリを発生させているため、リフロー炉にて240〜250°Cに加熱した際に発生するソリを最小に抑えられる。このため、ヒートシンク46を半田74にて強固に固定することができた。
【0038】
以上説明した実施態様では、導電性接着剤又は半田を用い、ICを載置するヒートシンク46と導電回路14aとを電気的に接続させた。ここで、予備加熱を行うことでリフローの際のソリを抑える方法は、導電性を有しない接着剤或いは封止材として半田を用いて、ヒートシンク46と導電回路14aとを電気的に接続させることなく固定する場合にも好適に用いることができる。また、第1実施態様では、ヒートシンクの固定に熱硬化性樹脂接着材を用いたが、本発明の製造方法では、非熱硬化性樹脂接着材を用いることも可能である。
【0039】
【発明の効果】
以上説明したように、本発明に係るIC搭載用多層プリント配線板においては、ヒートシンク板を接着剤又は半田にて積層体側へ強固に固定することができる。
【図面の簡単な説明】
【図1】本発明の第1実施態様に係るIC搭載用多層プリント配線板の製造方法を示す工程図である。
【図2】本発明の第1実施態様に係るIC搭載用多層プリント配線板の製造方法を示す工程図である。
【図3】本発明の第1実施態様に係るIC搭載用多層プリント配線板の製造方法を示す工程図である。
【図4】本発明の第1実施態様に係るIC搭載用多層プリント配線板の製造方法を示す工程図である。
【図5】本発明の第1実施態様に係るIC搭載用多層プリント配線板の製造方法を示す工程図である。
【図6】図6(A)は図3の工程(J)におけるサークルCの拡大図、図6(B)は図4の工程(K)におけるサークルCの拡大図、図6(C)は図5の工程(N)におけるサークルCの拡大図、図6(D)は図5の工程(O)におけるサークルCの拡大図である。
【図7】予備加熱を行った際のソリ量を示す図表である。
【図8】本発明の第2実施態様に係るIC搭載用多層プリント配線板の製造方法を示す工程図である。
【図9】従来技術に係るIC搭載用多層プリント配線板の製造方法を示す工程図である。
【符号の説明】
12 積層体
12A、12B、12C 基板
14a、14b 導体回路
40 開口部
46 ヒートシンク
50 ボンディングパッド
52 IC
72 樹脂接着剤
74 半田
76 チップコンデンサ

Claims (4)

  1. 開口部の大きさが異なる樹脂製の基板を積層して開口部を有する積層体の表面にヒートシンクを固定するIC搭載用多層プリント配線板の製造方法であって、
    前記積層体を予備加熱し前記開口部の上端が押し上げられるようにソリを発生させた後、前記積層体にヒートシンク板及び部品を載置する工程と、
    前記積層体をさらに加熱して、前記ヒートシンク板及び部品を前記積層板へ固定する工程と、
    を含むことを特徴とするIC搭載用多層プリント配線板の製造方法。
  2. 開口部の大きさが異なる樹脂製の基板を積層して開口部を有する積層体の表面にヒートシンクを固定するIC搭載用多層プリント配線板の製造方法であって、
    前記積層体を予備加熱し前記開口部の上端が押し上げられるようにソリを発生させた後、前記積層体にヒートシンク板取り付け用の接着剤を塗布する工程と、
    前記積層体の配線上に部品取り付け用の半田を付ける工程と、
    前記積層体の前記半田上に部品を載置する工程と、
    前記積層体の前記接着剤に前記ヒートシンク板を載置する工程と、
    前記積層体を加熱して、前記接着剤を硬化させ前記ヒートシンク板を固定してから、さらに前記積層体を加熱し前記半田を溶融させ前記部品を接続する工程と、
    を含むことを特徴とするIC搭載用多層プリント配線板の製造方法。
  3. 開口部の大きさが異なる樹脂製の基板を積層して開口部を有する積層体の配線上にヒートシンク板を接続するIC搭載用多層プリント配線板の製造方法であって、前記積層体を予備加熱し前記開口部の上端が押し上げられるようにソリを発生させた後、前記積層体の配線上に半田を付ける工程と、
    前記半田に部品及び前記ヒートシンク板を載置する工程と、
    前記積層体を加熱して、前記半田を溶融させ前記部品及びヒートシンク板を前記配線上に接続する工程と、
    を含むことを特徴とするIC搭載用多層プリント配線板の製造方法。
  4. 前記樹脂製の基板としてプリプレグにエポキシ系樹脂を浸漬して成る基板を用い、前記予備加熱は、175°C〜200°Cにて0.5時間から2時間、或いは、150°C〜175°Cにて1時間から2時間の加熱を行うことを特徴とする請求項1乃至3の何れか1項に記載のIC搭載用多層プリント配線板の製造方法。
JP28768296A 1996-10-09 1996-10-09 Ic搭載用多層プリント配線板の製造方法 Expired - Fee Related JP3868557B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28768296A JP3868557B2 (ja) 1996-10-09 1996-10-09 Ic搭載用多層プリント配線板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28768296A JP3868557B2 (ja) 1996-10-09 1996-10-09 Ic搭載用多層プリント配線板の製造方法

Publications (2)

Publication Number Publication Date
JPH10116932A JPH10116932A (ja) 1998-05-06
JP3868557B2 true JP3868557B2 (ja) 2007-01-17

Family

ID=17720367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28768296A Expired - Fee Related JP3868557B2 (ja) 1996-10-09 1996-10-09 Ic搭載用多層プリント配線板の製造方法

Country Status (1)

Country Link
JP (1) JP3868557B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396796B1 (ko) 2001-07-27 2003-09-02 삼성전기주식회사 고성능 bga 기판의 제조방법 및 상기 방법에 적용되는지그

Also Published As

Publication number Publication date
JPH10116932A (ja) 1998-05-06

Similar Documents

Publication Publication Date Title
US4993148A (en) Method of manufacturing a circuit board
KR100232414B1 (ko) 다층회로기판 및 그 제조방법
JP3619395B2 (ja) 半導体素子内蔵配線基板およびその製造方法
JP2501019B2 (ja) フレキシブル回路ボ―ド
JPWO2010038489A1 (ja) 電子部品内蔵配線板及びその製造方法
JPS60116191A (ja) 電子部品搭載用基板の製造方法
JPH11233678A (ja) Icパッケージの製造方法
TW201405745A (zh) 晶片封裝基板、晶片封裝結構及其製作方法
JP2010171414A (ja) 部品内蔵配線基板の製造方法
KR100257926B1 (ko) 회로기판형성용다층필름 및 이를 사용한 다층회로기판 및 반도체장치용패키지
JP5163806B2 (ja) 部品内蔵モジュールの製造方法及び部品内蔵モジュール
JP2003318327A (ja) プリント配線板および積層パッケージ
JP2005191156A (ja) 電気部品内蔵配線板およびその製造方法
KR20120049144A (ko) 전자부품을 가진 배선기판 및 그 제조방법
US10356909B1 (en) Embedded circuit board and method of making same
JP5176676B2 (ja) 部品内蔵基板の製造方法
KR100699237B1 (ko) 임베디드 인쇄회로기판 제조방법
JP3868557B2 (ja) Ic搭載用多層プリント配線板の製造方法
KR101109287B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP2001077536A (ja) 電子回路内蔵プリント配線板およびその製造方法
JP2020061542A (ja) 部品内蔵パッケージ構造およびその製造方法
JP3877358B2 (ja) Ic搭載用多層プリント配線板
KR101119306B1 (ko) 회로기판의 제조방법
JPH10178122A (ja) Ic搭載用多層プリント配線板
JP2002261186A (ja) 半導体搭載用基板とその製造方法とそれを用いた半導体パッケージ並びにその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050426

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050620

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060801

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061011

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091020

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101020

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121020

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131020

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees