JP3862550B2

JP3862550B2 - Emitter follower circuit

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Publication number: JP3862550B2
Application number: JP2001344793A
Authority: JP
Inventors: 俊一加藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-11-09
Filing date: 2001-11-09
Publication date: 2006-12-27
Anticipated expiration: 2021-11-09
Also published as: JP2003152475A

Description

【０００１】
【発明の属する技術分野】
本発明は、低い電源電圧で動作する高い入力インピーダンスを備えたエミッタフォロワ回路に関するものである。
【０００２】
【従来の技術】
従来、入力インピーダンスの高いエミッタフォロワ回路としては、ダーリントン接続された二つのトランジスタを用いた、図５の回路が考えられる。
【０００３】
図５は、従来のダーリントン接続されたエミッタフォロワ回路の回路図である。図５に示すように、この回路は、ＮＰＮ型の第１のトランジスタ５１と、ＮＰＮ型の第２のトランジスタ５２と、電流源２１とから構成されている。第１のトランジスタ５１は、コレクタが電源端子Ｖccに接続され、ベースが入力端子１００に接続されている。第２のトランジスタ５２は、コレクタが電源端子Ｖccに接続され、エミッタが出力端子１０１に接続され、ベースが第１のトランジスタ５１のエミッタに接続されている。電流源２１は、第２のトランジスタ５２のエミッタと出力端子１０１との間に接続されている。
【０００４】
このように、図５に示す回路では、第１のトランジスタ５１と、第２のトランジスタ５２とが、ダーリントン接続されている。ここで、第１、第２のトランジスタ５１，５２の電流増幅率を共にｈFEとすると、ダーリントン接続されたこのエミッタフォロワ回路の電流増幅率は（ｈFE）²となる。よって、入力端子１００における入力インピーダンスは、出力端子１０１における出力インピーダンスの（ｈFE）²倍となり、高入力インピーダンスを備えるエミッタフォロワ回路として動作する。
【０００５】
また、他の高入力インピーダンスを備えるエミッタフォロワ回路の従来例として、特開平７−３３６１５９号公報のエミッタフォロワ回路の回路図を図６に示す。図６のエミッタフォロワ回路は、ＮＰＮ型の第１のトランジスタ６１と、ＰＮＰ型の第２のトランジスタ６２と、電流源２１とから構成されている。第１のトランジスタ６１は、ベースが入力端子１００に接続され、エミッタが出力端子１０１に接続されている。第２のトランジスタ６２は、エミッタが電源端子Ｖccに接続され、コレクタが出力端子１０１に接続され、ベースが第１のトランジスタ６１のコレクタに接続されている。電流源２１は、第１のトランジスタ６１のエミッタと、第２のトランジスタ６２のコレクタと、出力端子１０１とに接続されている。
【０００６】
図６に示した回路において、第１、第２のトランジスタ６１，６２の電流増幅率をｈFEとし、第１のトランジスタ６１のベース電流をｉB1とすると、第１のトランジスタ６１のエミッタ電流がｉB1・（１＋ｈFE）となり、第２のトランジスタ６２のコレクタ電流がｉB1・（ｈFE）²となる。よって、第１のトランジスタ６１と第２のトランジスタ６２とを一つのＮＰＮ型のトランジスタとして扱うと、等価的に電流増幅率は、
（ｈFE）²＋（１＋ｈFE）
となる。ここで、ｈFEは一般に１よりも、２桁近く異なる大きな値であるので、近似して、
（ｈFE）²＋（１＋ｈFE）≒（ｈFE）²
と表すことができる。よって、図６に示した回路についても、入力端子１００における入力インピーダンスが、出力端子１０１における出力インピーダンスの約（ｈFE）²倍となり、高入力インピーダンスを備えるエミッタフォロワ回路として動作する。
【０００７】
【発明が解決しようとする課題】
ところが、このような従来の高入力インピーダンスを備えるエミッタフォロワ回路においては、以下に示す解決すべき課題が存在した。
【０００８】
図５に示した回路においては、回路を動作させるための入力電圧の下限値は、電流源２１の最低動作電圧と、第１のトランジスタ５１のベースエミッタ間電圧（Ｖbe1 ）と、第２のトランジスタ５２のベースエミッタ間電圧（Ｖbe2 ）との和の電圧値となる。第１のトランジスタ５１と第２のトランジスタ５２とが同じ特性を備えているので、Ｖbe1 ＝Ｖbe2 （＝Ｖbe）となる。また、電流源２１を複数のトランジスタからなるカレントミラー回路で構成することにより、電流源の最低動作電圧は、トランジスタの飽和電圧Ｖce(sat) となる。よって、入力電圧の下限値は、Ｖce(sat) ＋２・Ｖbeとなる。一方、入力電圧の上限値は電源電圧Ｖccとなる。したがって、電源電圧Ｖccが、Ｖce(sat) ＋２・Ｖbeまで低下すると、入力電圧範囲が無くなってしまうため、低い電源電圧仕様の装置には適用することが難しい。
【０００９】
また、図６に示した回路においては、回路を動作させるための入力電圧の下限値は、電流源２１の最低動作電圧と第１のトランジスタ６１のベースエミッタ間電圧（Ｖbe1 ）との和の電圧値となる。この電流源２１についても前述の場合と同様に、カレントミラー回路で構成すると、入力電圧の下限値は、Ｖce(sat) ＋Ｖbe1 （＝Ｖbe）となる。一方、電源電圧をＶcc、第２のトランジスタ６２のベースエミッタ間電圧をＶbe2 （＝Ｖbe）とすると、入力電圧の上限値は、
Ｖcc−Ｖbe2 −Ｖce(sat) ＋Ｖbe1
となり、Ｖbe1 ＝Ｖbe2 であるので、
Ｖcc−Ｖbe2 −Ｖce(sat) ＋Ｖbe1 ＝Ｖcc−Ｖce(sat)
となり、図５に示した回路より、入力電圧範囲は広くなる。
ところで、図６に示した回路における出力電圧範囲は、入力電圧よりＶbe分低い電圧となるため、下限値がＶce(sat) となり、上限値がＶcc−Ｖce(sat) −Ｖbeとなる。このように、入力端子１００と出力端子１０１との間には、電源電圧に依らず、常にＶbeの電位差が生じ、電源電圧が低くなると、Ｖbeの電位は相対的に大きくなる。よって、出力端子１０１に接続される回路ブロックの入力電圧範囲は、入力端子１００に接続される回路ブロックの出力電圧範囲よりも、Ｖbe分、低くして設計しなければ、ダイナミックレンジを広く取ることができない。
【００１０】
そこで、本発明は上記の問題点を解決すべるために創作されたものであり、その目的は、入力電圧範囲と出力電圧範囲との差を無くすことにより、他の回路ブロックとの接続性を高め、高入力インピーダンスを備え、低電源電圧で作動するエミッタフォロワ回路を構成することにある。
【００１１】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
(1) ベースが入力端子に接続されたＮＰＮ型の第１のトランジスタと、該第１のトランジスタのエミッタに接続された第１の電流源と、ベースが上記第１のトランジスタのエミッタに接続され、コレクタがＧＮＤに接続され、エミッタが出力端子に接続されたＰＮＰ型の第２のトランジスタと、エミッタが電源端子に接続され、コレクタが出力端子に接続されたＰＮＰ型の第３のトランジスタと、該第３のトランジスタのベースに接続された第２の電流源とで構成されることを特徴とする。
【００１２】
この構成では、エミッタフォロワ回路は、ＮＰＮ型の第１のトランジスタおよび第１のトランジスタのエミッタに接続された第１の電流源からなるＮＰＮ型の第１のエミッタフォロワ回路と、ＰＮＰ型の第２のトランジスタおよび第３のトランジスタからなる第２のＰＮＰ型のエミッタフォロワ回路とで構成されている。したがって、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善することが可能である。また、このエミッタフォロア回路は、入力インピーダンスを高くするため、初段のエミッタフォロワ回路のバイアス電流を、次段のエミッタフォロワ回路を駆動できる範囲で電流を絞り込んている。したがって、低い電源電圧に適し、高入力インピーダンスを備えることが可能となる。
【００１３】
(2) ベースが入力端子に接続されたＮＰＮ型の第１のトランジスタと、該第１のトランジスタのエミッタに接続された第１の電流源と、ベースが上記第１のトランジスタのエミッタに接続され、コレクタがＧＮＤに接続され、エミッタが出力端子に接続されたＰＮＰ型の第２のトランジスタと、エミッタが電源端子に接続され、コレクタが出力端子に接続されたＰＮＰ型の第３のトランジスタと、該第３のトランジスタのベースに接続された第２の電流源と、エミッタが電源端子に接続され、コレクタがＧＮＤに接続され、ベースが上記第３のトランジスタのベースに接続されたＰＮＰ型の第４のトランジスタとで構成されることを特徴とする。
【００１４】
この構成では、エミッタフォロワ回路は、ＮＰＮ型の第１のトランジスタおよび該第１のトランジスタのエミッタに接続された第１の電流源からなる第１のＮＰＮ型のエミッタフォロワ回路と、ＰＮＰ型の第２、第３、第４のトランジスタからなる第２のＰＮＰ型のエミッタフォロワ回路とから構成されている。したがって、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善することが可能である。また、このエミッタフォロア回路は、入力インピーダンスを高くするため、初段のエミッタフォロワ回路のバイアス電流を、次段のエミッタフォロワ回路を駆動できる範囲で電流を絞り込んている。したがって、低い電源電圧に適し、高入力インピーダンスを備えることが可能となる。また、このエミッタフォロア回路は、特定のトランジスタエミッタ面積を小さくし、このトランジスタに発生する寄生容量を低減する。したがって、高周波回路にも適用することが可能である。
【００１５】
(1) の第１の電流源と、(2) の第１の電流源とでは電流量が異なる。共に、それぞれのエミッタフォロワ回路を作動させるだけの電流量を発生すればよい。そこで、(2) のエミッタフォロワ回路では、第４のトランジスタが挿入されていることにより、第２のトランジスタのベース電流が低減され、第１の電流源の電流量が低くても作動させることができる。よって、第１の電流源をカレントミラー回路で構成すれば、これを構成するトランジスタのエミッタ面積を低減することが可能である。
【００１６】
(3) 上記(1)の構成であって、上記ＮＰＮ型の第１のトランジスタをＰＮＰ型のトランジスタに置き換え、上記ＰＮＰ型の第２のトランジスタと上記ＰＮＰ型の第３のトランジスタとをそれぞれＮＰＮ型のトランジスタに置き換え、上記ＧＮＤと上記電源端子とが入れ替わった回路構成であることを特徴とする。
【００１７】
この構成では、エミッタフォロワ回路は、(1) の構成のＰＮＰ型トランジスタとＮＰＮ型トランジスタとを入れ替え、ＧＮＤと電源端子とを入れ替えて構成されている。したがって、(1) の場合と同様に、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善するとともに、低い電源電圧に適し、高入力インピーダンスを備えることが可能となる。
【００１８】
(4) 上記(2)の構成であって、上記ＮＰＮ型の第１のトランジスタをＰＮＰ型のトランジスタに置き換えて、上記ＰＮＰ型の第２のトランジスタと上記ＰＮＰ型の第３のトランジスタと上記ＰＮＰ型の第４のトランジスタとをＮＰＮ型のトランジスタに置き換えて、上記ＧＮＤと上記電源端子とが入れ替わった回路構成であることを特徴とする。
【００１９】
この構成では、エミッタフォロワ回路は、(2) の構成のＰＮＰ型トランジスタとＮＰＮ型トランジスタとを入れ替え、ＧＮＤと電源端子とを入れ替えて構成されている。したがって、(2) の場合と同様に、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善するとともに、低い電源電圧に適し、高入力インピーダンスを備え、高周波回路にも適用することが可能となる。
【００２０】
【発明の実施の形態】
本発明の第１の実施形態に係るエミッタフォロワ回路を、図１に示す。
ＮＰＮ型の第７のトランジスタ７と、第７のトランジスタ７と同じエミッタ面積を備えるＮＰＮ型の第６のトランジスタ６と、第７のトランジスタ７のエミッタ面積に対して２倍のエミッタ面積を備えるＮＰＮ型の第５のトランジスタ５とが、それぞれのベースで接続されている。第５、第６、第７のトランジスタ５，６，７のエミッタは、ＧＮＤに接続されている。このように接続することにより、カレントミラー回路を構成している。このカレントミラー回路の入力点となる、第７のトランジスタ７のベースとコレクタとの接続点には、電流源２１が接続されている。
【００２１】
ＮＰＮ型の第１のトランジスタ１は、ベースが入力端子１００に接続され、コレクタが電源端子Ｖccに接続され、エミッタが第５のトランジスタ５のコレクタに接続されている。また、このエミッタはＰＮＰ型の第２のトランジスタ２のベースに接続されている。第２のトランジスタ２は、エミッタが出力端子１０１に接続され、コレクタがＧＮＤに接続されている。また、ＰＮＰ型の第３のトランジスタ３は、ベースが第６のトランジスタ６のコレクタに接続され、コレクタが出力端子１０１に接続され、エミッタが電源端子Ｖccに接続されている。第５，第６，第７のトランジスタ５，６，７がカレントミラー回路を構成していることから、第１のトランジスタ１から第５のトランジスタ５のコレクタ側をみると、等価的に電流源（第１の電流源）とみなすことができる。同様に、第３のトランジスタ３から、第６のトランジスタ６のコレクタ側をみると、等価的に電流源（第２の電流源）としてみなすことができる。
【００２２】
このような構造により、第１のトランジスタ１と第５のトランジスタ５とが、入力が入力端子１００で、出力が第２のトランジスタ２のベースである、ＮＰＮ型の第１のエミッタフォロワ回路を構成している。また、第２のトランジスタ２と第３のトランジスタ３とが、入力が第２のトランジスタ２のベースで、出力が出力端子１０１である、ＰＮＰ型の第２のエミッタフォロワ回路を構成している。
【００２３】
図１の回路で、第１、第２、第３のトランジスタ１，２，３の電流増幅率をｈFEとして、第７のトランジスタ７に接続される電流源２１の電流値をｉとする。ここで、第５，第６，第７のトランジスタ５，６，７のベース電流が極微少であるので無視できる。よって、第５，第６，第７のトランジスタ５，６，７がカレントミラー回路を構成しているので、第５のトランジスタのコレクタ電流は２ｉとなり、第６のトランジスタ６のコレクタ電流はｉとなる。第６のトランジスタ６のコレクタ電流がｉであるので、第３のトランジスタ３のコレクタ電流はｉ・ｈFEとなる。
【００２４】
ここで、第２のエミッタフォロワ回路に、出力端子１０１から流れ込む電流をｉ０とすると、第２のトランジスタ２のエミッタ電流は、ｉ・ｈFE＋ｉ０となり、ｈFEが１よりも十分大きい値であるので、ベース電流は、
（ｉ・ｈFE＋ｉ０）／（１＋ｈFE）≒ｉ＋ｉ０／ｈFE
となる。よって、第１のトランジスタのベース電流は、
（ｉ＋ｉ０／ｈFE）／（１＋ｈFE）≒（ｉ・ｈFE−ｉ０）／（（ｈFE）² ）
となる。
【００２５】
したがって、図１に示した２段のエミッタフォロワ回路の入力端子１００の入力インピーダンスは、出力端子１０１の出力インピーダンスの
（ｈFE）²・（ｉ・ｈFE＋ｉ０）／（ｉ・ｈFE−ｉ０）
倍となり、ｉ０がｉ・ｈFEより十分小さければ、（ｈFE）²倍となる。よって、高い入力インピーダンスを備えることができる。
【００２６】
また、このエミッタフォロワ回路を動作させるための入力電圧の下限値は、電流源（カレントミラー回路）の最低動作電圧（Ｖce(sat) ）と、第１のトランジスタ１のベースエミッタ間電圧（Ｖbe）との和の電圧値となる。一方、上限値は、電源電圧Ｖccと、第１のトランジスタ１のベースエミッタ間電圧（Ｖbe）と、第２のトランジスタ２のベースエミッタ間電圧（Ｖbe）と、第３のトランジスタ３の飽和電圧（Ｖce(sat) ）との和となり、
Ｖcc＋Ｖbe−Ｖbe−Ｖce(sat) ＝Ｖcc−Ｖce(sat)
と表される。この値は、従来の図６に示した回路の入力電圧の上限値、下限値と同じである。
【００２７】
ところが、出力電圧の下限値および上限値は、第１のトランジスタ１がＮＰＮ型であり、第２のトランジスタがＰＮＰ型であることから、それぞれのベースエミッタ間電圧が相殺されるとともに、それぞれがエミッタフォロワ回路を構成しているため、入力電圧の下限値、上限値と同じ値を取ることができる。すなわち、入力端子１００に接続される回路ブロックと、出力端子１０１に接続される回路ブロックとを、同じ電圧範囲に設定することができる。
【００２８】
しかし、図１に示したエミッタフォロワ回路では、第５のトランジスタ５のエミッタ面積を、第６，第７のトランジスタ６，７のエミッタ面積の２倍としているため、コレクタに接続される寄生容量が、第６，第７のトランジスタ６，７の略２倍になる可能性が生じる。また、コレクタ電流は、エミッタフォロワ回路の出力電流の１／ｈFE倍程度の電流でしかないので、高周波回路に適用することが難しい。この問題点を解決する回路構成が図２に示すエミッタフォロワ回路である。
【００２９】
次に、本発明の第２の実施形態に係るエミッタフォロワ回路を図２に示す。
図２に示すエミッタフォロワ回路では、第５のトランジスタ５のエミッタ面積が、第６、第７のトランジスタ６，７のエミッタ面積と同じである。また、ベースが第３のトランジスタ３のベースに接続され、エミッタが電源端子に接続され、コレクタがＧＮＤに接続された、ＰＮＰ型の第４のトランジスタ４が付加されており、他の構成は、図１に示した回路と同じである。これにより、ＰＮＰ型の第２のエミッタフォロワ回路が、第２，第３，第４のトランジスタ２，３，４から構成される。
【００３０】
図１の回路で、第１、第２、第３のトランジスタ１，２，３の電流増幅率をｈFEとして、第７のトランジスタ７に接続される電流源２１の電流値をｉとする。前述のように、第５，第６，第７のトランジスタ５，６，７のベース電流が極微少であるので無視できる。
第６のトランジスタ６のコレクタは、第３のトランジスタ３のベースと第４のトランジスタ４のベースとに接続しているので、第６のトランジスタ６のコレクタ電流は、第３のトランジスタ３のベース電流と第４のトランジスタ４のベース電流との和になる。第３、第４のトランジスタ３，４のエミッタとベースとは共通であるので、それぞれのベース電流は同じになる。第６のトランジスタ６のコレクタ電流がｉでありので、第３、第４のトランジスタ３，４のそれぞれのベース電流はｉ／２となる。この第２のエミッタフォロワ回路に出力端子１０１から流れ込む電流をｉ０とすると、第２のトランジスタ２のエミッタ電流は、
ｉ・ｈFE／２＋ｉ０となり、ベース電流は、
（ｉ・ｈFE／２＋ｉ０）／（１＋ｈFE）≒ｉ／２＋ｉ０／ｈFE
となる。よって、第１のトランジスタ１のベース電流は、
（ｉ／２＋ｉ０／ｈFE）／（１＋ｈFE）
≒（ｉ・ｈFE／２−ｉ０）／（（ｈFE）² ）
となる。したがって、図２に示すエミッタフォロワ回路の入力端子１００の入力インピーダンスは、出力端子１０１の出力インピーダンスの
（ｈFE）²・（ｉ・ｈFE／２＋ｉ０）／（ｉ・ｈFE／２−ｉ０）
倍となり、ｉ０がｉ・ｈFE／２より十分小さければ、（ｈFE）²倍となる。よって、高い入力インピーダンスを備えることができる。
【００３１】
また、第５のトランジスタ５のエミッタ面積が、図１に示した場合と比較して略半分まで小さくしたことにより、第５のトランジスタ５のコレクタに接続する寄生容量を減少することができる。よって、図１に示したエミッタフォロワ回路よりも、略２倍の高周波の信号まで動作することができる。
【００３２】
次に、本発明の第３の実施形態に係るエミッタフォロワ回路を図３に示す。
ＰＮＰ型の第７のトランジスタ１７と、第７のトランジスタ１７と同じエミッタ面積を備えるＰＮＰ型の第６のトランジスタ１６と、第７のトランジスタ１７のエミッタ面積に対して２倍のエミッタ面積を備えるＰＮＰ型の第５のトランジスタ１５とが、それぞれのベースで接続されている。第５、第６、第７のトランジスタ１５，１６，１７のエミッタは、電源端子Ｖccに接続されている。このように接続することにより、カレントミラー回路を構成している。このカレントミラー回路の入力点となる、第７のトランジスタ１７のベースとコレクタとの接続点には、電流源２１が接続されている。
【００３３】
ＰＮＰ型の第１のトランジスタ１１は、ベースが入力端子１００に接続され、コレクタがＧＮＤに接続され、エミッタが第５のトランジスタ１５のコレクタに接続されている。また、このエミッタはＮＰＮ型の第２のトランジスタ１２のベースに接続されている。第２のトランジスタ１２は、エミッタが出力端子１０１に接続され、コレクタが電源端子Ｖccに接続されている。また、ＮＰＮ型の第３のトランジスタ１３は、ベースが第６のトランジスタ１６のコレクタに接続され、コレクタが出力端子１０１に接続され、エミッタがＧＮＤに接続されている。
【００３４】
このような構造により、第１のトランジスタ１１と第５のトランジスタ１５とが、入力が入力端子１００で、出力が第２のトランジスタ１２のベースである、ＰＮＰ型の第１のエミッタフォロワ回路を構成している。また、第２のトランジスタ１２と第３のトランジスタ１３とが、入力が第２のトランジスタ１２のベースで、出力が出力端子１０１である、ＮＰＮ型の第２のエミッタフォロワ回路を構成している。
【００３５】
このエミッタフォロワ回路は、第１の実施形態で示した図１のエミッタフォロワ回路におけるＮＰＮ型トランジスタとＰＮＰ型トランジスタとを入れ替え、電源端子ＶccとＧＮＤとを入れ替えたものであり、動作原理は同じとなる。
【００３６】
次に、本発明の第４の実施形態に係るエミッタフォロワ回路を図４に示す。
図４に示すエミッタフォロワ回路では、第５のトランジスタ１５のエミッタ面積が、第６、第７のトランジスタ１６，１７のエミッタ面積と同じである。また、ベースが第３のトランジスタ１３のベースに接続され、エミッタがＧＮＤに接続され、コレクタが電源端子Ｖccに接続された、ＮＰＮ型の第４のトランジスタ１４が付加されており、他の構成は、図３に示した回路と同じである。これにより、ＮＰＮ型の第２のエミッタフォロワ回路が、第２，第３，第４のトランジスタ１２，１３，１４から構成される。
【００３７】
このエミッタフォロワ回路は、第２の実施形態で示した図２のエミッタフォロワ回路におけるＮＰＮ型トランジスタとＰＮＰ型トランジスタとを入れ替え、電源端子ＶccとＧＮＤとを入れ替えたものであり、動作原理は同じとなる。
【００３８】
【発明の効果】
この発明によれば、以下の効果が得られる。
【００３９】
(1) このエミッタフォロワ回路は、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善することができる。また、このエミッタフォロア回路は、入力インピーダンスを高くするため、初段のエミッタフォロワ回路のバイアス電流を、次段のエミッタフォロワ回路を駆動できる範囲で電流を絞り込み、低い電源電圧に適し、高入力インピーダンスを備えることができる。
【００４０】
(2) このエミッタフォロワ回路は、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善することができる。また、このエミッタフォロア回路は、入力インピーダンスを高くするため、初段のエミッタフォロワ回路のバイアス電流を、次段のエミッタフォロワ回路を駆動できる範囲で電流を絞り込んで、低い電源電圧に適し、高入力インピーダンスを備えることができる。また、このエミッタフォロア回路は、特定のトランジスタエミッタ面積を小さくし、このトランジスタに発生する寄生容量を低減し、高周波回路にも適用することができる。
【００４１】
(3) このエミッタフォロワ回路は、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善するとともに、低い電源電圧に適し、高入力インピーダンスを備えることができる。
【００４２】
(4) このエミッタフォロワ回路は、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善するとともに、低い電源電圧に適し、高入力インピーダンスを備え、高周波回路にも適用することができる。
【図面の簡単な説明】
【図１】本発明の請求項１の一実施例を示す図
【図２】本発明の請求項２の一実施例を示す図
【図３】本発明の請求項３の一実施例を示す図
【図４】本発明の請求項４の一実施例を示す図
【図５】従来例を示す図
【図６】他の従来例を示す図
【符号の説明】
１，５，６，７，１２，１３，１４，５１，５２，６１−ＮＰＮ型トランジスタ
２，３，４，１１，１５，１６，１７，６２−ＰＮＰ型トランジスタ
２１−電流源
１００−入力端子
１０１−出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an emitter follower circuit having a high input impedance that operates at a low power supply voltage.
[0002]
[Prior art]
Conventionally, as an emitter follower circuit having a high input impedance, the circuit of FIG. 5 using two Darlington-connected transistors can be considered.
[0003]
FIG. 5 is a circuit diagram of a conventional Darlington-connected emitter follower circuit. As shown in FIG. 5, the circuit includes an NPN-type first transistor 51, an NPN-type second transistor 52, and a current source 21. The first transistor 51 has a collector connected to the power supply terminal Vcc and a base connected to the input terminal 100. The second transistor 52 has a collector connected to the power supply terminal Vcc, an emitter connected to the output terminal 101, and a base connected to the emitter of the first transistor 51. The current source 21 is connected between the emitter of the second transistor 52 and the output terminal 101.
[0004]
Thus, in the circuit shown in FIG. 5, the first transistor 51 and the second transistor 52 are Darlington-connected. Here, if the current amplification factors of the first and second transistors 51 and 52 are both hFE, the current amplification factor of the Darlington-connected emitter follower circuit is (hFE) ² . Therefore, the input impedance at the input terminal 100 is (hFE) ² times the output impedance at the output terminal 101, and operates as an emitter follower circuit having a high input impedance.
[0005]
FIG. 6 shows a circuit diagram of an emitter follower circuit disclosed in Japanese Patent Laid-Open No. 7-336159 as a conventional example of another emitter follower circuit having a high input impedance. The emitter follower circuit of FIG. 6 includes an NPN-type first transistor 61, a PNP-type second transistor 62, and a current source 21. The first transistor 61 has a base connected to the input terminal 100 and an emitter connected to the output terminal 101. The second transistor 62 has an emitter connected to the power supply terminal Vcc, a collector connected to the output terminal 101, and a base connected to the collector of the first transistor 61. The current source 21 is connected to the emitter of the first transistor 61, the collector of the second transistor 62, and the output terminal 101.
[0006]
In the circuit shown in FIG. 6, when the current amplification factor of the first and second transistors 61 and 62 is hFE and the base current of the first transistor 61 is iB1, the emitter current of the first transistor 61 is iB1 · (1 + hFE), and the collector current of the second transistor 62 becomes iB1 · (hFE) ² . Therefore, when the first transistor 61 and the second transistor 62 are treated as one NPN transistor, the current amplification factor is equivalently:
(HFE) ² + (1 + hFE)
It becomes. Here, hFE is generally a large value that differs by nearly two orders of magnitude from unity.
(HFE) ² + (1 + hFE) ≈ (hFE) ²
It can be expressed as. Therefore, the circuit shown in FIG. 6 also operates as an emitter follower circuit having a high input impedance because the input impedance at the input terminal 100 is about (hFE) ² times the output impedance at the output terminal 101.
[0007]
[Problems to be solved by the invention]
However, the conventional emitter follower circuit having a high input impedance has the following problems to be solved.
[0008]
In the circuit shown in FIG. 5, the lower limit value of the input voltage for operating the circuit is the minimum operating voltage of the current source 21, the base-emitter voltage (Vbe1) of the first transistor 51, and the second transistor. The voltage value is the sum of the 52 base-emitter voltage (Vbe2). Since the first transistor 51 and the second transistor 52 have the same characteristics, Vbe1 = Vbe2 (= Vbe). Further, by configuring the current source 21 with a current mirror circuit composed of a plurality of transistors, the minimum operating voltage of the current source becomes the saturation voltage Vce (sat) of the transistor. Therefore, the lower limit value of the input voltage is Vce (sat) + 2 · Vbe. On the other hand, the upper limit value of the input voltage is the power supply voltage Vcc. Therefore, when the power supply voltage Vcc is reduced to Vce (sat) + 2 · Vbe, the input voltage range is lost, so that it is difficult to apply to a device having a low power supply voltage specification.
[0009]
In the circuit shown in FIG. 6, the lower limit value of the input voltage for operating the circuit is the sum of the minimum operating voltage of the current source 21 and the base-emitter voltage (Vbe1) of the first transistor 61. Value. Similarly to the case described above, when the current source 21 is configured by a current mirror circuit, the lower limit value of the input voltage is Vce (sat) + Vbe1 (= Vbe). On the other hand, if the power supply voltage is Vcc and the base-emitter voltage of the second transistor 62 is Vbe2 (= Vbe), the upper limit of the input voltage is
Vcc−Vbe2 −Vce (sat) + Vbe1
Since Vbe1 = Vbe2
Vcc-Vbe2-Vce (sat) + Vbe1 = Vcc-Vce (sat)
Thus, the input voltage range is wider than the circuit shown in FIG.
Incidentally, since the output voltage range in the circuit shown in FIG. 6 is a voltage lower than the input voltage by Vbe, the lower limit value is Vce (sat) and the upper limit value is Vcc−Vce (sat) −Vbe. Thus, a potential difference of Vbe always occurs between the input terminal 100 and the output terminal 101 regardless of the power supply voltage, and when the power supply voltage is lowered, the potential of Vbe is relatively increased. Therefore, if the input voltage range of the circuit block connected to the output terminal 101 is not designed to be lower than the output voltage range of the circuit block connected to the input terminal 100 by Vbe, the dynamic range should be wide. I can't.
[0010]
Therefore, the present invention was created to solve the above problems, and its purpose is to improve the connectivity with other circuit blocks by eliminating the difference between the input voltage range and the output voltage range. An emitter follower circuit having a high input impedance and operating at a low power supply voltage is constructed.
[0011]
[Means for Solving the Problems]
The present invention has the following configuration as means for solving the above problems.
(1) An NPN-type first transistor whose base is connected to the input terminal, a first current source connected to the emitter of the first transistor, and a base connected to the emitter of the first transistor. A PNP-type second transistor having a collector connected to GND and an emitter connected to the output terminal; a PNP-type third transistor having an emitter connected to the power supply terminal and a collector connected to the output terminal; And a second current source connected to the base of the third transistor.
[0012]
In this configuration, the emitter-follower circuit includes an NPN-type first emitter-follower circuit including an NPN-type first transistor and a first current source connected to the emitter of the first transistor, and a PNP-type second follower circuit. And a second PNP-type emitter follower circuit comprising a third transistor and a third transistor. Therefore, it is possible to eliminate the difference between the input voltage range and the output voltage range and improve the connectivity with other circuit blocks connected to them. Further, in this emitter follower circuit, in order to increase the input impedance, the bias current of the first-stage emitter follower circuit is narrowed down within a range in which the next-stage emitter follower circuit can be driven. Therefore, it is suitable for a low power supply voltage and can have a high input impedance.
[0013]
(2) An NPN-type first transistor whose base is connected to the input terminal, a first current source connected to the emitter of the first transistor, and a base connected to the emitter of the first transistor. A PNP-type second transistor having a collector connected to GND and an emitter connected to the output terminal; a PNP-type third transistor having an emitter connected to the power supply terminal and a collector connected to the output terminal; A second current source connected to the base of the third transistor, an emitter connected to the power supply terminal, a collector connected to GND, and a base connected to the base of the third transistor. And 4 transistors.
[0014]
In this configuration, the emitter follower circuit includes a first NPN type emitter follower circuit including an NPN type first transistor and a first current source connected to the emitter of the first transistor, and a PNP type first follower circuit. And a second PNP-type emitter follower circuit composed of second, third, and fourth transistors. Therefore, it is possible to eliminate the difference between the input voltage range and the output voltage range and improve the connectivity with other circuit blocks connected to them. Further, in this emitter follower circuit, in order to increase the input impedance, the bias current of the first-stage emitter follower circuit is narrowed down within a range in which the next-stage emitter follower circuit can be driven. Therefore, it is suitable for a low power supply voltage and can have a high input impedance. In addition, this emitter follower circuit reduces the specific transistor emitter area and reduces the parasitic capacitance generated in the transistor. Therefore, it can be applied to a high frequency circuit.
[0015]
The amount of current is different between the first current source (1) and the first current source (2). In both cases, it is sufficient to generate an amount of current sufficient to operate each emitter follower circuit. Therefore, in the emitter follower circuit of (2), since the fourth transistor is inserted, the base current of the second transistor is reduced, and the emitter follower circuit can be operated even when the current amount of the first current source is low. it can. Therefore, if the first current source is constituted by a current mirror circuit, the emitter area of the transistor constituting the first current source can be reduced.
[0016]
(3) A configuration of the above (1), replacing the first transistor of the NPN type PNP type transistor and a third transistor of the second transistor and the PNP-type of the PNP type respectively NPN A circuit configuration in which the GND and the power supply terminal are replaced with each other is replaced with a type transistor .
[0017]
In this configuration, the emitter follower circuit is configured by replacing the PNP transistor and the NPN transistor configured as in (1), and switching the GND and the power supply terminal. Therefore, as in the case of (1), the difference between the input voltage range and the output voltage range is eliminated, the connectivity with other circuit blocks connected to these is improved, and it is suitable for a low power supply voltage. It becomes possible to provide impedance.
[0018]
(4) a configuration (2), by replacing the first transistor of the NPN type PNP type transistor, the third transistor and the PNP of the second transistor and the PNP-type of said PNP type replacing a fourth transistor of the mold NPN type transistor, characterized in that it is a switched circuit configuration and the GND and the power supply terminal.
[0019]
In this configuration, the emitter follower circuit is configured by exchanging the PNP transistor and the NPN transistor of the configuration (2), and exchanging the GND and the power supply terminal. Therefore, as in (2), it eliminates the difference between the input voltage range and output voltage range, improves the connectivity with other circuit blocks connected to them, and is suitable for low power supply voltages. It has impedance and can be applied to high-frequency circuits.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an emitter follower circuit according to the first embodiment of the present invention.
An NPN-type seventh transistor 7, an NPN-type sixth transistor 6 having the same emitter area as the seventh transistor 7, and an NPN having an emitter area twice as large as the emitter area of the seventh transistor 7 A fifth transistor 5 of the type is connected at the respective bases. The emitters of the fifth, sixth, and seventh transistors 5, 6, and 7 are connected to GND. By connecting in this way, a current mirror circuit is configured. A current source 21 is connected to a connection point between the base and the collector of the seventh transistor 7 which is an input point of the current mirror circuit.
[0021]
The NPN first transistor 1 has a base connected to the input terminal 100, a collector connected to the power supply terminal Vcc, and an emitter connected to the collector of the fifth transistor 5. The emitter is connected to the base of the PNP-type second transistor 2. The second transistor 2 has an emitter connected to the output terminal 101 and a collector connected to GND. The PNP-type third transistor 3 has a base connected to the collector of the sixth transistor 6, a collector connected to the output terminal 101, and an emitter connected to the power supply terminal Vcc. Since the fifth, sixth, and seventh transistors 5, 6, and 7 form a current mirror circuit, when looking at the collector side of the first transistor 1 to the fifth transistor 5, an equivalent current source is obtained. It can be regarded as (first current source). Similarly, when the collector side of the sixth transistor 6 is viewed from the third transistor 3, it can be regarded as equivalently a current source (second current source).
[0022]
With such a structure, the first transistor 1 and the fifth transistor 5 constitute an NPN first emitter follower circuit in which the input is the input terminal 100 and the output is the base of the second transistor 2. is doing. The second transistor 2 and the third transistor 3 constitute a PNP-type second emitter follower circuit in which the input is the base of the second transistor 2 and the output is the output terminal 101.
[0023]
In the circuit of FIG. 1, the current amplification factor of the first, second, and third transistors 1, 2, and 3 is hFE, and the current value of the current source 21 connected to the seventh transistor 7 is i. Here, since the base currents of the fifth, sixth, and seventh transistors 5, 6, and 7 are extremely small, they can be ignored. Therefore, since the fifth, sixth, and seventh transistors 5, 6, and 7 form a current mirror circuit, the collector current of the fifth transistor is 2i, and the collector current of the sixth transistor 6 is i. Become. Since the collector current of the sixth transistor 6 is i, the collector current of the third transistor 3 is i · hFE.
[0024]
Here, if the current flowing from the output terminal 101 into the second emitter follower circuit is i0, the emitter current of the second transistor 2 is i · hFE + i0, and hFE is a value sufficiently larger than 1. The current is
(I · hFE + i0) / (1 + hFE) ≈i + i0 / hFE
It becomes. Therefore, the base current of the first transistor is
(I + i0 / hFE) / (1 + hFE) ≈ (i · hFE−i0) / ((hFE) ² )
It becomes.
[0025]
Therefore, the input impedance of the input terminal 100 of the two-stage emitter follower circuit shown in FIG. 1 is (hFE) ² · (i · hFE + i0) / (i · hFE−i0) of the output impedance of the output terminal 101.
Times and will, i0 is if than sufficiently small i · hFE, is ^twice (hFE). Therefore, a high input impedance can be provided.
[0026]
The lower limit value of the input voltage for operating the emitter follower circuit is the minimum operating voltage (Vce (sat)) of the current source (current mirror circuit) and the base-emitter voltage (Vbe) of the first transistor 1. Is the sum of the voltage values. On the other hand, the upper limit values are the power supply voltage Vcc, the base-emitter voltage (Vbe) of the first transistor 1, the base-emitter voltage (Vbe) of the second transistor 2, and the saturation voltage of the third transistor 3 ( Vce (sat)) and
Vcc + Vbe-Vbe-Vce (sat) = Vcc-Vce (sat)
It is expressed. This value is the same as the upper limit value and lower limit value of the input voltage of the circuit shown in FIG.
[0027]
However, since the first transistor 1 is an NPN type and the second transistor is a PNP type, the base-emitter voltage is canceled and the output voltage is lower and upper limit values. Since the follower circuit is configured, it can take the same value as the lower limit value and the upper limit value of the input voltage. That is, the circuit block connected to the input terminal 100 and the circuit block connected to the output terminal 101 can be set to the same voltage range.
[0028]
However, in the emitter follower circuit shown in FIG. 1, the emitter area of the fifth transistor 5 is twice the emitter area of the sixth and seventh transistors 6 and 7, so that the parasitic capacitance connected to the collector is There is a possibility that it is approximately twice that of the sixth and seventh transistors 6 and 7. Further, since the collector current is only about 1 / hFE times the output current of the emitter follower circuit, it is difficult to apply it to a high frequency circuit. The circuit configuration for solving this problem is the emitter follower circuit shown in FIG.
[0029]
Next, an emitter follower circuit according to a second embodiment of the present invention is shown in FIG.
In the emitter follower circuit shown in FIG. 2, the emitter area of the fifth transistor 5 is the same as the emitter areas of the sixth and seventh transistors 6 and 7. Further, a PNP-type fourth transistor 4 having a base connected to the base of the third transistor 3, an emitter connected to the power supply terminal, and a collector connected to GND is added. The circuit is the same as that shown in FIG. Thus, the PNP-type second emitter follower circuit includes the second, third, and fourth transistors 2, 3, and 4.
[0030]
In the circuit of FIG. 1, the current amplification factor of the first, second, and third transistors 1, 2, and 3 is hFE, and the current value of the current source 21 connected to the seventh transistor 7 is i. As described above, the base currents of the fifth, sixth, and seventh transistors 5, 6, and 7 are extremely small and can be ignored.
Since the collector of the sixth transistor 6 is connected to the base of the third transistor 3 and the base of the fourth transistor 4, the collector current of the sixth transistor 6 is the base current of the third transistor 3. And the base current of the fourth transistor 4. Since the emitters and bases of the third and fourth transistors 3 and 4 are common, the respective base currents are the same. Since the collector current of the sixth transistor 6 is i, the base currents of the third and fourth transistors 3 and 4 are i / 2. If the current flowing from the output terminal 101 into the second emitter follower circuit is i0, the emitter current of the second transistor 2 is
i · hFE / 2 + i0, and the base current is
(I · hFE / 2 + i0) / (1 + hFE) ≈i / 2 + i0 / hFE
It becomes. Therefore, the base current of the first transistor 1 is
(I / 2 + i0 / hFE) / (1 + hFE)
≒ (i · hFE / 2-i0) / ((hFE) ² )
It becomes. Therefore, the input impedance of the input terminal 100 of the emitter follower circuit shown in FIG. 2 is (hFE) ² · (i · hFE / 2 + i0) / (i · hFE / 2−i0) of the output impedance of the output terminal 101.
Times and will, i0 is less satisfactory than i · hFE / 2, a ^2-fold (hFE). Therefore, a high input impedance can be provided.
[0031]
Further, since the emitter area of the fifth transistor 5 is reduced to about half compared with the case shown in FIG. 1, the parasitic capacitance connected to the collector of the fifth transistor 5 can be reduced. Therefore, it is possible to operate up to a signal having a frequency twice as high as that of the emitter follower circuit shown in FIG.
[0032]
Next, an emitter follower circuit according to a third embodiment of the present invention is shown in FIG.
A PNP-type seventh transistor 17, a PNP-type sixth transistor 16 having the same emitter area as the seventh transistor 17, and a PNP having an emitter area twice as large as the emitter area of the seventh transistor 17 A fifth transistor 15 of the type is connected to each base. The emitters of the fifth, sixth, and seventh transistors 15, 16, and 17 are connected to the power supply terminal Vcc. By connecting in this way, a current mirror circuit is configured. A current source 21 is connected to a connection point between the base and the collector of the seventh transistor 17 which is an input point of the current mirror circuit.
[0033]
The PNP type first transistor 11 has a base connected to the input terminal 100, a collector connected to GND, and an emitter connected to the collector of the fifth transistor 15. The emitter is connected to the base of the NPN-type second transistor 12. The second transistor 12 has an emitter connected to the output terminal 101 and a collector connected to the power supply terminal Vcc. The NPN-type third transistor 13 has a base connected to the collector of the sixth transistor 16, a collector connected to the output terminal 101, and an emitter connected to GND.
[0034]
With such a structure, the first transistor 11 and the fifth transistor 15 constitute a PNP-type first emitter follower circuit in which the input is the input terminal 100 and the output is the base of the second transistor 12. is doing. The second transistor 12 and the third transistor 13 constitute an NPN second emitter follower circuit in which the input is the base of the second transistor 12 and the output is the output terminal 101.
[0035]
In this emitter follower circuit, the NPN transistor and the PNP transistor in the emitter follower circuit of FIG. 1 shown in the first embodiment are replaced, and the power supply terminals Vcc and GND are replaced, and the operation principle is the same. Become.
[0036]
Next, an emitter follower circuit according to a fourth embodiment of the present invention is shown in FIG.
In the emitter follower circuit shown in FIG. 4, the emitter area of the fifth transistor 15 is the same as the emitter areas of the sixth and seventh transistors 16 and 17. Further, an NPN-type fourth transistor 14 having a base connected to the base of the third transistor 13, an emitter connected to GND, and a collector connected to the power supply terminal Vcc is added. This is the same as the circuit shown in FIG. As a result, the second emitter follower circuit of the NPN type is composed of the second, third and fourth transistors 12, 13 and 14.
[0037]
In this emitter follower circuit, the NPN transistor and the PNP transistor in the emitter follower circuit of FIG. 2 shown in the second embodiment are replaced, and the power supply terminals Vcc and GND are replaced, and the operation principle is the same. Become.
[0038]
【The invention's effect】
According to the present invention, the following effects can be obtained.
[0039]
(1) This emitter follower circuit eliminates the difference between the input voltage range and the output voltage range, and can improve the connectivity with other circuit blocks connected thereto. In addition, this emitter follower circuit increases the input impedance, so the bias current of the first-stage emitter follower circuit is narrowed down within the range that can drive the next-stage emitter follower circuit, suitable for low power supply voltage, and high input impedance. Can be provided.
[0040]
(2) This emitter follower circuit eliminates the difference between the input voltage range and the output voltage range, and can improve the connectivity with other circuit blocks connected thereto. This emitter follower circuit is also suitable for low power supply voltage and high input impedance by narrowing the bias current of the first-stage emitter follower circuit within the range that can drive the next-stage emitter follower circuit in order to increase the input impedance. Can be provided. In addition, this emitter follower circuit can be applied to a high-frequency circuit by reducing the specific transistor emitter area, reducing the parasitic capacitance generated in this transistor.
[0041]
(3) This emitter-follower circuit eliminates the difference between the input voltage range and the output voltage range, improves the connectivity with other circuit blocks connected to them, is suitable for low power supply voltages, and has a high input impedance. Can be provided.
[0042]
(4) This emitter-follower circuit eliminates the difference between the input voltage range and the output voltage range, improves the connectivity with other circuit blocks connected to them, is suitable for low power supply voltages, and has high input impedance. It can be applied to a high frequency circuit.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment of claim 1 of the present invention. FIG. 2 is a diagram showing an embodiment of claim 2 of the present invention. FIG. 3 is an embodiment of claim 3 of the present invention. FIG. 4 is a diagram showing an embodiment of claim 4 of the present invention. FIG. 5 is a diagram showing a conventional example. FIG. 6 is a diagram showing another conventional example.
1,5,6,7,12,13,14,51,52,61-NPN type transistors 2,3,4,11,15,16,17,62-PNP type transistor 21-current source 100-input terminal 101-Output terminal

Claims

ベースが入力端子に接続されたＮＰＮ型の第１のトランジスタと、該第１のトランジスタのエミッタに接続された第１の電流源と、ベースが上記第１のトランジスタのエミッタに接続され、コレクタがＧＮＤに接続され、エミッタが出力端子に接続されたＰＮＰ型の第２のトランジスタと、エミッタが電源端子に接続され、コレクタが出力端子に接続されたＰＮＰ型の第３のトランジスタと、該第３のトランジスタのベースに接続された第２の電流源とで構成されることを特徴とするエミッタフォロワ回路。 An NPN-type first transistor having a base connected to the input terminal, a first current source connected to the emitter of the first transistor, a base connected to the emitter of the first transistor, and a collector A PNP-type second transistor connected to GND and having an emitter connected to the output terminal; a PNP-type third transistor having an emitter connected to the power supply terminal and a collector connected to the output terminal; An emitter follower circuit comprising a second current source connected to the base of the transistor.

ベースが入力端子に接続されたＮＰＮ型の第１のトランジスタと、該第１のトランジスタのエミッタに接続された第１の電流源と、ベースが上記第１のトランジスタのエミッタに接続され、コレクタがＧＮＤに接続され、エミッタが出力端子に接続されたＰＮＰ型の第２のトランジスタと、エミッタが電源端子に接続され、コレクタが出力端子に接続されたＰＮＰ型の第３のトランジスタと、該第３のトランジスタのベースに接続された第２の電流源と、エミッタが電源端子に接続され、コレクタがＧＮＤに接続され、ベースが上記第３のトランジスタのベースに接続されたＰＮＰ型の第４のトランジスタとで構成されることを特徴とするエミッタフォロワ回路。 An NPN-type first transistor having a base connected to the input terminal, a first current source connected to the emitter of the first transistor, a base connected to the emitter of the first transistor, and a collector A PNP-type second transistor connected to GND and having an emitter connected to the output terminal; a PNP-type third transistor having an emitter connected to the power supply terminal and a collector connected to the output terminal; A second current source connected to the base of the transistor, a PNP-type fourth transistor having an emitter connected to the power supply terminal, a collector connected to GND, and a base connected to the base of the third transistor An emitter follower circuit comprising:

上記ＮＰＮ型の第１のトランジスタをＰＮＰ型のトランジスタに置き換え、上記ＰＮＰ型の第２のトランジスタと上記ＰＮＰ型の第３のトランジスタとをそれぞれＮＰＮ型のトランジスタに置き換え、上記ＧＮＤと上記電源端子とが入れ替わった回路構成である請求項１に記載のエミッタフォロワ回路。 Replacing the first transistor of the NPN type PNP type transistor, replacing the third transistor of the second transistor and the PNP-type of said PNP type transistor of NPN type, respectively, and the GND and the power supply terminal The emitter follower circuit according to claim 1, wherein the circuit configuration is a circuit configuration in which is replaced.

上記ＮＰＮ型の第１のトランジスタをＰＮＰ型のトランジスタに置き換え、上記ＰＮＰ型の第２のトランジスタと上記ＰＮＰ型の第３のトランジスタと上記ＰＮＰ型の第４のトランジスタとをそれぞれＮＰＮ型のトランジスタに置き換え、上記ＧＮＤと上記電源端子とが入れ替わった回路構成である請求項２に記載のエミッタフォロワ回路。The NPN-type first transistor is replaced with a PNP-type transistor, and the PNP-type second transistor, the PNP-type third transistor, and the PNP-type fourth transistor are changed to NPN-type transistors, respectively. replacement, the emitter follower circuit according to claim 2 is swapped circuit configuration and the GND and the power supply terminal.