JP3852006B2

JP3852006B2 - Charge reusable signal line charge / discharge circuit

Info

Publication number: JP3852006B2
Application number: JP2003035562A
Authority: JP
Inventors: 俊司中田; 門　　勇一; 博文森田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2003-02-13
Filing date: 2003-02-13
Publication date: 2006-11-29
Anticipated expiration: 2023-02-13
Also published as: JP2004247956A

Description

【０００１】
【発明の属する技術分野】
本発明は、電荷再利用型信号線充放電回路に係り、特に、信号線充放電回路において、電荷再利用を行うことにより低エネルギー動作を実現するための電荷再利用型信号線充放電回路に関する。
【０００２】
【従来の技術】
従来知られている、ＣＭＯＳ論理の信号線の充放電の動作を図８に示す。同図では、ＣＭＯＳのインバータを用いて充放電を行う例を示しており、Ａ１〜Ａ８は、出力データの例を示している。同図において、Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８として、「１０１１１０００」の時の波形を示している。
次に、この充放電を電荷再利用型電源を用いて動作させる場合の例を図９に示す。また、図９の動作を実現させるための回路を図１０に示す。図１０に示す回路おいて、データが「１」の時には、Ｉ１＝１として、電荷再利用型電源からのパワークロックＰＣＫを出力端子ＯＵＴに接続する。データが「０」の時には、Ｉ１＝０としてＧＮＤを出力端子ＯＵＴに接続する。
【０００３】
断熱論理においては、充電した電荷を再び回収するために、消費電力の削減が実現できるという利点がある（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
W.C. Athas, J.G.Koller and L.J.Svensson,"An Energy-Efficient CMOS Line Driver Using Adiabatic Switching", University of Southern California, Information Science Institute, ACMOS-TR-2(1993).
【０００５】
【発明が解決しようとする課題】
しかしながら、データの活性率が非常に小さい場合に、ＣＭＯＳ論理では、状態を変化させないために、エネルギーを消費しないのに対して、従来の断熱論理では、「１」が連続する場合において、ＣＭＯＳ論理では変化しなくとも良いのに対し、図９に示すように、充放電を行うために、わずかではあるがエネルギーを消費してしまうという問題がある。
【０００６】
本発明は、上記の点に鑑みなされたもので、ＣＭＯＳ論理の場合と同じ活性率を維持することが可能な電荷再利用型信号線充放電回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
図１は、本発明の原理構成図である。
【０００８】
本発明は、電荷再利用を行うことにより低エネルギー動作を行う電荷再利用型信号線充放電回路であって、
接地電源ＧＮＤと、
電源電圧ＶＣＣと、
パワークロックＰＣＫと、
パワークロックＰＣＫの１／２の周期を有し、該パワークロックＰＣＫにどうきしたクロックＣＫと、
接地電源ＧＮＤと出力端子ＯＵＴに接続される第１のトランジスタと、
電源電圧ＶＣＣと出力端子ＯＵＴに接続される第２のトランジスタと、
パワーロックＰＣＫと出力端子に接続される第３のトランジスタと、
を有し、
入力された現在のデータの値とクロックＣＫ信号の１クロック前の時点のデータの値とを記憶し、
パワークロックＰＣＫ信号の立上がりまたは立下りの直前の領域において、現在のデータの値と１クロック前の時点のデータの値とが異なる場合には、第３のトランジスタがＯＮとなり、パワークロックＰＣＫと出力端子ＯＵＴが接続され、
パワークロックＰＣＫ信号の立上がりまたは立下りの直前の領域において、現在のデータの値と１クロック前の時点のデータの値とが等しく、「０」である場合には、第１のトランジスタがＯＮとなり、接地電源ＧＮＤと出力端子ＯＵＴが接続され、
パワークロックＰＣＫ信号の立上がりまたは立下りの直前の領域において、現在のデータの値と１クロック前の時点のデータの値とが等しく、「１」である場合には、第２のトランジスタがＯＮとなり、電源電圧ＶＣＣと出力端子ＯＵＴが接続される。
【０００９】
なお、第１、第２、第３のトラジスタは、Ｉ３，Ｉ２，Ｉ１の入力信号を有しており、Ｉ３，Ｉ２，Ｉ１の信号は、入力信号生成手段１０で生成される。
【００１０】
また、本発明の入力信号生成手段１０は、Ｄ−ＦＦ（Ｄフィリップフロップ）と組み合わせ論理回路で構成される。
【００１１】
上記のように、本発明では、各トランジスタのゲートへの入力信号をデータに基づいて生成する。これにより、信号線充放電回路では、データが変化する時のみ、パワークロックＰＣＫの信号と出力端子ＯＵＴが接続されるため、データが「１１」という１が連続する場合に、従来のように、ＰＣＫの電圧を下げてからまた上げるという動作を行う必要がない。
【００１２】
【発明の実施の形態】
以下、図面と共に本発明の実施の形態を説明する。
【００１３】
図２は、本発明の一実施の形態における電荷再利用型信号線充放電回路の構成を示す。同図に示す充放電回路は、出力端子ＯＵＴに対して、電荷再利用型電源からの出力電圧パワークロックＰＣＫがトランジスタ１３を介して、また、電源電圧ＶＣＣがトランジスタ１２を介して、また、接地電圧ＧＮＤがトランジスタ１１を介して接続されている。
【００１４】
入力信号生成手段（以下に示すＤ−ＦＦと組み合わせ論理回路）から、パワークロックＰＣＫと出力端子ＯＵＴを接続するトランジスタ１３、電源電圧ＶＣＣと出力端子ＯＵＴを接続するトランジスタ１２、接地電圧ＧＮＤと出力端子を接続するトランジスタ１１に入力される信号は、それぞれＩ１，Ｉ２，Ｉ３である。
【００１５】
図３は、本発明の一実施の形態におけるＤ−ＦＦを示す。同図に示すＤ−ＦＦは、上記のトランジスタ１１、１２、１３のゲートに入力される信号を生成する入力信号生成手段の一部として機能する。
【００１６】
Ｄ−ＦＦは、トランジスタ１１〜１３への入力信号を生成するために用いられる。同図では、Ｄ−ＦＦ（Ｄフリップフロップ）は、現在のデータ（状態Ｄ１）と一つ前のデータ（状態Ｄ２）の値を記憶する２つのＤ−ＦＦを示している。また、当該Ｄ−ＦＦのＤ１，Ｄ２によりＩ１，Ｉ２，Ｉ３を生成する組み合わせ論理回路の構成を図４に示す。
【００１７】
図４に示す論理回路は、１つのＸＯＲ回路２１と、１つのＮＯＴ回路２２、及び２つのＡＮＤ回路２３，２４から構成され、ＸＯＲ回路２１は、Ｄ１、Ｄ２からの信号の排他的論理和をとり、Ｉ１としてトランジスタ１３のゲートに出力する。ＮＯＴ回路２２は、ＸＯＲ回路２１からの信号のＮＯＴをとり、ＡＮＤ回路２３へ出力する。ＡＮＤ回路２３は、Ｄ１からの信号とＮＯＴ回路２２からの出力のＡＮＤを取りＩ２を生成する。トランジスタ１２には、このＩ２の反転信号＊Ｉ２を入力する。ＡＮＤ回路２４は、
【００１８】
【数１】

の出力とＮＯＴ回路２２の出力とのＡＮＤを取り、Ｉ３としてトランジスタ１１のゲートに出力する。
【００１９】
図３において、現在のデータがＤ１、一つ前のデータがＤ２の状態を示している。Ｄ１，Ｄ２の値が、「１０」または、「０１」の場合に、Ｉ１，Ｉ２，Ｉ３の状態を「１００」として、出力端子ＯＵＴと、パワークロックＰＣＫのみを接続する。Ｄ１，Ｄ２の値が、「１１」の場合に、Ｉ１，Ｉ２，Ｉ３の状態を「０１０」として、出力端子ＯＵＴと、電源電圧ＶＣＣのみを接続する。Ｄ１，Ｄ２の値が「００」の場合に、Ｉ１，Ｉ２，Ｉ３の状態を「００１」として、出力端子ＯＵＴと、接地電圧ＧＮＤのみを接続する。
【００２０】
図５は、本発明の一実施の形態における動作を説明するための図である。
【００２１】
以下、図５を用いて動作を詳細に説明する。以下では、「１０１１１０００」という信号を出力する場合を考える。信号線は、初期状態として、接地電圧ＧＮＤ電位であり、従って、初期データは「０」であるとする。
【００２２】
まず、領域Ａの動作を説明する。データの「１」を送信するので、Ｄ１＝１であり、また、１つ前のデータは、初期状態「０」であるので、Ｄ２＝０であり、Ｄ１Ｄ２は、「１０」となり、よって、Ｉ１＝１となり、出力端子ＯＵＴがパワークロックＰＣＫに接続され、出力電圧がＰＣＫに同期して上昇する。
【００２３】
次に、領域Ｂの動作を説明する。データの「０」を送信するので、Ｄ１＝０であり、また１つ前のデータは、「１」なので、Ｄ２＝１であるから、Ｄ１Ｄ２は、「０１」となり、よって、Ｉ１＝１となり、出力がパワークロックＰＣＫに接続され、出力電圧がＰＣＫに同期して下降する。
【００２４】
領域Ｃでは、データの「１」を送信するので、Ｄ１Ｄ２は「１０」となり、よってＩ１＝１となり、出力がパワークロックＰＣＫに接続され、出力電圧がパワークロックＰＣＫに同期して上昇する。
【００２５】
領域Ｄでは、データの「１」を送信するので、Ｄ１Ｄ２は「１１」となり、Ｉ２＝１となり、出力端子ＯＵＴと電源電圧ＶＣＣが接続されて、出力電圧がＶＣＣを保持する。
【００２６】
領域Ｇでは、一つ前のデータが「０」であり、現在「０」のデータを送信するので、Ｄ１Ｄ２は「００」となり、Ｉ３＝１となり、出力端子ＯＵＴと接地電圧ＧＮＤが接続されて、出力電圧がＧＮＤを保持する。
【００２７】
図６は、本発明の一実施の形態における異なるデータを送信する場合の動作例を示す。同図は、異なるデータ「１０１０００１０」を送信する場合を示しているが、上記の図５と同様にデータを転送することができる。
【００２８】
上記のように、本発明においては、データが変化するときのみ、ＰＣＫの信号と出力端子ＯＵＴが接続されるために、「１１」のように「１」が連続する場合に、従来のようにＰＣＫの電圧を下げてから上げるという必要がないという利点がある。
【００２９】
また、上記の実施の形態では、入力信号生成手段として、Ｄ−ＦＦを用いた例を示したが、この回路に限定されるものではない。
【００３０】
以下に、従来の方式と本発明の対比を述べる。
【００３１】
従来の方式では、「１０１１１０００」というデータの場合に、図９のように、「１」の出現回数分（この場合は４回）だけ充放電する必要があったが、本発明では、ＣＭＯＳ論理の場合と同じ活性率を維持することが可能である。図５においては、「０」から「１」へと変化する回数は、２回である。よって、図７に示すように、消費電力が１／２となることが分かる。
【００３２】
また、本発明は、図５により、図９に示す従来の回路よりも１／２倍低速な、ＰＣＫを用いればよいことがわかり、電荷の回収がより効率的に行うことができるという利点がある。
【００３３】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
【００３４】
【発明の効果】
上述のように、本発明によれば、外部からの入力データが変化する時のみ、パワークロックＰＣＫの信号と出力端子が接続されるため、データが「１１」という「１」が連続する場合にも、パワークロックの電圧を下げてからまた上げるという必要がなく、消費電力を低減することができる。これによりＣＭＯＳ論理の場合と同じ活性率を維持することができる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明の一実施の形態における回路構成図である。
【図３】本発明の一実施の形態におけるＤ−ＦＦの構成を示す。
【図４】本発明の一実施の形態におけるＤ−ＦＦのＤ１，Ｄ２よりＩ１，Ｉ２，Ｉ３を生成する組み合わせ論理回路の構成図である。
【図５】本発明の一実施の形態における動作を説明するための図である。
【図６】本発明の一実施の形態における異なるデータを送信する場合の動作例である。
【図７】本発明の回路と従来の方式の対比を示す図である。
【図８】ＣＭＯＳ論理の信号線の充放電の動作例である。
【図９】電荷再利用型電源を用いた動作例である。
【図１０】従来の方式の回路構成図である。
【符号の説明】
１０入力信号生成手段
１１第１のトランジスタ、トランジスタ
１２第２のトランジスタ、トランジスタ
１３第３のトランジスタ、トランジスタ
ＣＫクロック
ＧＮＤ接地電圧
ＶＣＣ電源電圧
ＰＣＫパワークロック
ＯＵＴ出力端子
２１ＸＯＲ回路
２２ＮＯＴ回路
２３ＡＮＤ回路
２４ＡＮＤ回路
Ｉ１，Ｉ２，Ｉ３トランジスタゲートへの入力信号
＊Ｉ１Ｉ１の反転信号
＊Ｉ２Ｉ２の反転信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a charge reuse type signal line charge / discharge circuit, and more particularly to a charge reuse type signal line charge / discharge circuit for realizing low energy operation by performing charge reuse in a signal line charge / discharge circuit. .
[0002]
[Prior art]
FIG. 8 shows a known charge / discharge operation of a CMOS logic signal line. In the same figure, the example which charges / discharges using a CMOS inverter is shown, A1-A8 has shown the example of output data. In the same figure, waveforms at “10111000” are shown as A1, A2, A3, A4, A5, A6, A7, and A8.
Next, FIG. 9 shows an example in which this charge / discharge operation is performed using a charge reusable power source. FIG. 10 shows a circuit for realizing the operation of FIG. In the circuit shown in FIG. 10, when the data is “1”, I1 = 1 and the power clock PCK from the charge reusable power supply is connected to the output terminal OUT. When the data is “0”, I1 = 0 and GND is connected to the output terminal OUT.
[0003]
In the adiabatic logic, there is an advantage that power consumption can be reduced in order to collect the charged charge again (see Non-Patent Document 1, for example).
[0004]
[Non-Patent Document 1]
WC Athas, JGKoller and LJSvensson, "An Energy-Efficient CMOS Line Driver Using Adiabatic Switching", University of Southern California, Information Science Institute, ACMOS-TR-2 (1993).
[0005]
[Problems to be solved by the invention]
However, when the data activation rate is very small, CMOS logic does not consume energy because it does not change the state, whereas conventional adiabatic logic uses CMOS logic when “1” continues. However, as shown in FIG. 9, there is a problem that energy is consumed to a slight extent in order to perform charging and discharging.
[0006]
The present invention has been made in view of the above points, and an object of the present invention is to provide a charge reusable signal line charge / discharge circuit capable of maintaining the same activity rate as in the case of CMOS logic.
[0007]
[Means for Solving the Problems]
FIG. 1 is a principle configuration diagram of the present invention.
[0008]
The present invention is a charge reuse type signal line charge / discharge circuit that performs low energy operation by performing charge reuse,
A ground power supply GND;
Power supply voltage VCC;
Power clock PCK,
A clock CK having a period that is 1/2 that of the power clock PCK, and the power clock PCK,
A first transistor connected to the ground power supply GND and the output terminal OUT;
A second transistor connected to the power supply voltage VCC and the output terminal OUT;
A third transistor connected to the power lock PCK and the output terminal;
Have
Storing the value of the data of one clock before the time of the input current data value and the clock CK signal,
In the region immediately before the rising or falling edge of the power clock PCK signal, if the current data value is different from the data value at the time one clock before , the third transistor is turned on, and the power clock PCK and output are output. Terminal OUT is connected,
In the region immediately before the rising or falling edge of the power clock PCK signal, when the current data value is equal to the data value at the time one clock before and is “0” , the first transistor is turned on. The ground power supply GND and the output terminal OUT are connected,
In the area immediately before the rising or falling edge of the power clock PCK signal, if the current data value is equal to the data value at the time one clock before and is “1” , the second transistor is turned on. The power supply voltage VCC and the output terminal OUT are connected.
[0009]
The first, second, and third transistors have I3, I2, and I1 input signals, and the I3, I2, and I1 signals are generated by the input signal generation means 10.
[0010]
The input signal generating means 10 of the present invention is composed of a D-FF (D Philip flop) and a combinational logic circuit.
[0011]
As described above, in the present invention, an input signal to the gate of each transistor is generated based on data. Thereby, in the signal line charging / discharging circuit, the signal of the power clock PCK and the output terminal OUT are connected only when the data changes, so when the data of “11” continues, There is no need to perform the operation of lowering the PCK voltage and then raising it again.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0013]
FIG. 2 shows a configuration of a charge recycle signal line charge / discharge circuit according to an embodiment of the present invention. In the charge / discharge circuit shown in the figure, the output voltage power clock PCK from the charge reusable power supply is supplied to the output terminal OUT via the transistor 13, the power supply voltage VCC is supplied via the transistor 12, and grounded. The voltage GND is connected via the transistor 11.
[0014]
From the input signal generation means (D-FF and combinational logic circuit shown below), the transistor 13 connecting the power clock PCK and the output terminal OUT, the transistor 12 connecting the power supply voltage VCC and the output terminal OUT, the ground voltage GND and the output terminal Signals input to the transistor 11 that connects are I1, I2, and I3, respectively.
[0015]
FIG. 3 shows a D-FF according to an embodiment of the present invention. The D-FF shown in the figure functions as part of an input signal generating means for generating a signal input to the gates of the

transistors

11, 12, and 13.
[0016]
The D-FF is used to generate an input signal to the transistors 11 to 13. In the figure, D-FFs (D flip-flops) indicate two D-FFs that store the values of the current data (state D1) and the previous data (state D2). FIG. 4 shows a configuration of a combinational logic circuit that generates I1, I2, and I3 from D1 and D2 of the D-FF.
[0017]
The logic circuit shown in FIG. 4 includes one XOR circuit 21, one NOT circuit 22, and two AND

circuits

23 and 24. The XOR circuit 21 performs exclusive OR of signals from D1 and D2. Then, it is output to the gate of the transistor 13 as I1. The NOT circuit 22 takes NOT of the signal from the XOR circuit 21 and outputs it to the AND circuit 23. The AND circuit 23 takes the AND of the signal from D1 and the output from the NOT circuit 22 to generate I2. The inverted signal * I2 of I2 is input to the transistor 12. The AND circuit 24
[0018]
[Expression 1]

And the output of the NOT circuit 22 are ANDed and output to the gate of the transistor 11 as I3.
[0019]
In FIG. 3, the current data is D1, and the previous data is D2. When the values of D1 and D2 are “10” or “01”, the states of I1, I2, and I3 are set to “100”, and only the output terminal OUT and the power clock PCK are connected. When the values of D1 and D2 are “11”, the states of I1, I2 and I3 are set to “010”, and only the output terminal OUT and the power supply voltage VCC are connected. When the values of D1 and D2 are “00”, the states of I1, I2 and I3 are set to “001”, and only the output terminal OUT and the ground voltage GND are connected.
[0020]
FIG. 5 is a diagram for explaining the operation in one embodiment of the present invention.
[0021]
Hereinafter, the operation will be described in detail with reference to FIG. In the following, a case where a signal “10111000” is output will be considered. It is assumed that the signal line is at the ground voltage GND potential in the initial state, and therefore the initial data is “0”.
[0022]
First, the operation of region A will be described. Since data “1” is transmitted, D1 = 1, and since the previous data is in the initial state “0”, D2 = 0, and D1D2 becomes “10”. I1 = 1, the output terminal OUT is connected to the power clock PCK, and the output voltage rises in synchronization with PCK.
[0023]
Next, the operation of region B will be described. Since data “0” is transmitted, D1 = 0 and the previous data is “1”, so D2 = 1, so D1D2 becomes “01”, and therefore I1 = 1. The output is connected to the power clock PCK, and the output voltage drops in synchronization with the PCK.
[0024]
In the area C, since data “1” is transmitted, D1D2 becomes “10”, so that I1 = 1, the output is connected to the power clock PCK, and the output voltage rises in synchronization with the power clock PCK.
[0025]
In the region D, since data “1” is transmitted, D1D2 becomes “11”, I2 = 1, the output terminal OUT and the power supply voltage VCC are connected, and the output voltage holds VCC.
[0026]
In area G, the previous data is “0”, and currently “0” data is transmitted, so D1D2 becomes “00”, I3 = 1, and the output terminal OUT and the ground voltage GND are connected. The output voltage is held at GND.
[0027]
FIG. 6 shows an operation example when different data is transmitted in the embodiment of the present invention. This figure shows a case where different data “1010001” is transmitted, but data can be transferred in the same manner as in FIG.
[0028]
As described above, according to the present invention, since the PCK signal and the output terminal OUT are connected only when data changes, when “1” continues like “11”, There is an advantage that it is not necessary to lower the PCK voltage and then increase it.
[0029]
In the above-described embodiment, an example in which the D-FF is used as the input signal generation unit has been described. However, the present invention is not limited to this circuit.
[0030]
The comparison between the conventional method and the present invention will be described below.
[0031]
In the conventional method, in the case of the data “10111000”, as shown in FIG. 9, it is necessary to charge / discharge only the number of times “1” appears (in this case, 4 times). It is possible to maintain the same activity rate as in. In FIG. 5, the number of times of change from “0” to “1” is two. Therefore, as shown in FIG. 7, it turns out that power consumption becomes 1/2.
[0032]
In addition, it can be seen from FIG. 5 that the present invention only needs to use PCK, which is 1/2 times slower than the conventional circuit shown in FIG. 9, and the charge can be collected more efficiently. is there.
[0033]
The present invention is not limited to the above-described embodiment, and various modifications and applications can be made within the scope of the claims.
[0034]
【The invention's effect】
As described above, according to the present invention, since the signal of the power clock PCK and the output terminal are connected only when the input data from the outside changes, when “1” of “11” continues. However, it is not necessary to lower the power clock voltage and then increase it again, and power consumption can be reduced. As a result, the same activity rate as in the case of CMOS logic can be maintained.
[Brief description of the drawings]
FIG. 1 is a principle configuration diagram of the present invention.
FIG. 2 is a circuit configuration diagram according to an embodiment of the present invention.
FIG. 3 shows a configuration of a D-FF in an embodiment of the present invention.
FIG. 4 is a configuration diagram of a combinational logic circuit that generates I1, I2, and I3 from D1 and D2 of a D-FF in an embodiment of the present invention.
FIG. 5 is a diagram for explaining an operation in an embodiment of the present invention.
FIG. 6 shows an operation example when different data is transmitted in the embodiment of the present invention.
FIG. 7 is a diagram showing a comparison between a circuit of the present invention and a conventional system.
FIG. 8 is an operation example of charging and discharging a CMOS logic signal line;
FIG. 9 is an operation example using a charge recycle power source.
FIG. 10 is a circuit configuration diagram of a conventional method.
[Explanation of symbols]
10 input signal generation means 11 first transistor, transistor 12 second transistor, transistor 13 third transistor, transistor CK clock GND ground voltage VCC power supply voltage PCK power clock OUT output terminal 21 XOR circuit 22 NOT circuit 23 AND circuit 24 AND circuit I1, I2, I3 Input signal to transistor gate * I1 Inverted signal of I1 * I2 Inverted signal of I2

Claims

電荷再利用を行うことにより低エネルギー動作を行う電荷再利用型信号線充放電回路であって、
接地電源ＧＮＤと、
電源電圧ＶＣＣと、
パワークロックＰＣＫと、
前記パワークロックＰＣＫの１／２の周期を有し、該パワークロックＰＣＫにどうきしたクロックＣＫと、
前記接地電源ＧＮＤと出力端子ＯＵＴに接続される第１のトランジスタと、
前記電源電圧ＶＣＣと前記出力端子ＯＵＴに接続される第２のトランジスタと、
前記パワーロックＰＣＫと前記出力端子に接続される第３のトランジスタと、
を有し、
入力された現在のデータの値とクロックＣＫ信号の１クロック前の時点のデータの値とを記憶し、
パワークロックＰＣＫ信号の立上がりまたは立下りの直前の領域において、前記現在のデータの値と前記１クロック前の時点のデータの値とが異なる場合には、前記第３のトランジスタがＯＮとなり、前記パワークロックＰＣＫと前記出力端子ＯＵＴが接続され、
パワークロックＰＣＫ信号の立上がりまたは立下りの直前の領域において、前記現在のデータの値と前記１クロック前の時点のデータの値とが等しく、「０」である場合には、前記第１のトランジスタがＯＮとなり、前記接地電源ＧＮＤと前記出力端子ＯＵＴが接続され、
パワークロックＰＣＫ信号の立上がりまたは立下りの直前の領域において、前記現在のデータの値と前記１クロック前の時点のデータの値とが等しく、「１」である場合には、前記第２のトランジスタがＯＮとなり、前記電源電圧ＶＣＣと前記出力端子ＯＵＴが接続される
ことを特徴とする電荷再利用型信号線充放電回路。A charge recycle type signal line charge / discharge circuit that performs low energy operation by performing charge recycle,
A ground power supply GND;
Power supply voltage VCC;
Power clock PCK,
A clock CK having a period of ½ of the power clock PCK and the power clock PCK;
A first transistor connected to the ground power supply GND and the output terminal OUT;
A second transistor connected to the power supply voltage VCC and the output terminal OUT;
A third transistor connected to the power lock PCK and the output terminal;
Have
Storing the value of the data of one clock before the time of the input current data value and the clock CK signal,
If the current data value differs from the data value at the previous clock point in the region immediately before the rising or falling edge of the power clock PCK signal, the third transistor is turned on, and the power The clock PCK and the output terminal OUT are connected,
In the region immediately before the rising or falling of the power clock PCK signal, if the value of the current data is equal to the value of the data at the time before the one clock and is “0”, the first transistor Is turned ON, and the ground power supply GND and the output terminal OUT are connected,
In the region immediately before the rising or falling of the power clock PCK signal, if the value of the current data is equal to the value of the data at the time before one clock and is “1”, the second transistor Is turned on, and the power supply voltage VCC and the output terminal OUT are connected.