JP3849614B2

JP3849614B2 - Oscillator

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Publication number: JP3849614B2
Application number: JP2002247621A
Authority: JP
Inventors: 直樹高橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2006-11-22
Anticipated expiration: 2022-08-27
Also published as: JP2004088496A

Description

【０００１】
【発明の属する技術分野】
本発明は、発振器に関するものである。
【０００２】
【従来の技術】
デジタルPLL（Phase−Locked Loop）回路において採用される方式の一つに、生成される多相クロック信号の中から最適なパルスを選択して該PLL回路の出力信号とするものがある。この場合に、該多相クロック信号を構成するクロック信号間の位相差に差異が生じると、該差異の大きさに応じて上記出力信号のジッタが増加してしまうため、該位相差は高精度に一定とされることが要求される。
【０００３】
また、上記選択を行うための演算はデジタル回路により実現されるが、該多相クロックの相の数が奇数である場合には、該デジタル回路で実行すべき四則演算が複雑となるために回路規模の大きな演算回路が必要とされる。
【０００４】
一方、一般的なクロック信号生成回路としてリング発振器があるが、該リング発振器はインバータを奇数個リング状に連結した構成になっている。なおこのとき、偶数個のインバータをリング状に連結した場合には、全体として安定状態となるため発振しない。そして、上記のような奇数個のインバータを連結したリング発振器において得られる多相クロック信号の相の数は奇数となり、各インバータから出力されるクロック信号間の位相差は奇数分の１周期となる。
【０００５】
ここで、特開平６−２１６７２１号公報や特開平７−２８３６９７号公報には、位相差が偶数分の１周期となる複数の信号を生成する発振器がそれぞれ開示されている。しかしながら、これらの発振器は回路構成において対称性がないと共に、該発振器を構成する素子間を伝達するパルス数が単位期間当たり１個となる場合と２個となる場合が生じるものとなっている。このことから、該発振器においては消費電流が期間毎に変動することにより電源ノイズが発生し、多相クロック信号を構成する各クロック信号間の位相差に差異が生じてしまうという問題がある。
【０００６】
【発明が解決しようとする課題】
一方、上記インバータを差動回路にすることによって、該インバータを偶数個連結させた状態で発振させることもできるが、該インバータを構成要素とするリング発振器は回路規模が大きくなるという問題がある。
【０００７】
本発明は、上記のような問題を解消するためになされたもので、高精度に均一な位相差を持つ偶数相クロック信号を簡易な構成により生成する発振器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の目的は、同じ入力端子数を有する複数の論理回路がリング状に接続された発振器であって、論理回路は偶数個従属接続され、各々の論理回路の出力ノードは入力端子数だけ後段に接続された論理回路までの各々の論理回路の入力ノードに接続されたことを特徴とする発振器を提供することにより達成される。
【０００９】
このような手段によれば、上記複数の論理回路から位相差が高精度に均一化された複数相のクロック信号を出力させることができる。
【００１０】
ここで、上記発振器は、該論理回路の個数が該入力端子数に１を足した数の倍数でないことを条件として発振し、入力端子数に１を足した数と個数との最大公約数の偶数倍とされることにより、偶数相クロック信号を出力することができる。
【００１１】
そして例えば、上記論理回路は、NAND回路やNOR回路からなるものとすることができる。
【００１２】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１３】
本発明の実施の形態に係る発振器は、ＮＡＮＤ回路等の論理回路が偶数段リング状に接続されたリング発振器であって、該段数と該論理回路の入力端子数との適切な組み合わせにより、位相差が高精度に均一化された偶数相クロック信号の生成を実現するものである。
【００１４】
より具体的には、本発明の実施の形態に係る発振器は、以下の３つの条件を満たすものとされる。
【００１５】
第１に、同じ入力端子数を有するＮＡＮＤ回路等の論理回路が４以上の偶数個だけリング状に接続され、各論理回路の出力ノードは該論理回路に対して入力端子数だけ後段（以後、先まで、と記載する）の各論理回路の入力ノードにそれぞれ接続される。
【００１６】
第２に、リング発振器を構成する該論理回路の段数は、該論理回路の入力端子数に１を足した数の倍数とならないものとされる。
【００１７】
第３に、該段数は、該論理回路の入力端子数に１を足した数と該段数との最大公約数の偶数倍とされる。
【００１８】
ここで、上記第２の条件は、該発振器が安定状態にならず発振動作を行うための発振条件であり、生成されるクロック信号の相の数が奇数であるか偶数であるかによらず必要とされる条件となる。
【００１９】
また、上記第３の条件は、発振器が偶数相クロック信号を生成するための条件であり、該段数を該最大公約数で割った商が生成されるクロック信号の相の数となる。なお、上記「入力端子数に１を足した数」を該最大公約数で割った商は、リング発振器から出力されるクロック信号の１周期の間にパルス信号が該リングを周回する数を示す。
【００２０】
以下において、本実施の形態に係る発振器の具体例を説明する。
［実施の形態１］
図１は、本発明の実施の形態１に係る発振器の構成とその動作を説明する図である。図１に示されるように、実施の形態１に係る発振器は８個のＮＡＮＤ回路ＮＤ１〜ＮＤ８が順次リング状に接続されたもので、ＮＡＮＤ回路ＮＤ１〜ＮＤ８の出力ノードからクロック信号Ｐ１〜Ｐ８が出力される。
【００２１】
ここで、図１に示された発振器においては、それぞれ入力端子数が２であるＮＡＮＤ回路が８個リング状に接続され、各ＮＡＮＤ回路ＮＤ１〜ＮＤ８の出力ノードは該ＮＡＮＤ回路に対して入力端子数である２だけ先までの各ＮＡＮＤ回路の入力ノードにそれぞれ接続される。
【００２２】
すなわち、例えばＮＡＮＤ回路ＮＤ１の出力ノードは１つ先に接続されたＮＡＮＤ回路ＮＤ２の入力ノードと、２つ先に接続されたＮＡＮＤ回路ＮＤ３の入力ノードとに接続される。同様に、ＮＡＮＤ回路ＮＤ８の出力ノードは１つ先に接続されたＮＡＮＤ回路ＮＤ１の入力ノードと、２つ先に接続されたＮＡＮＤ回路ＮＤ２の入力ノードとに接続される。これより、図１に示された発振器は、上記第１の条件を満たす。
【００２３】
次に、図１に示されたリング発振器では、段数が８で、ＮＡＮＤ回路ＮＤ１〜ＮＤ８の入力端子数に１を足した数は３となるため、段数が該入力端子数に１を足した数の倍数とはならない。このことから、図１に示された発振器は、上記第２の条件を満たし、発振動作を行う回路であることがわかる。
【００２４】
さらに、図１に示されたリング発振器では、上記入力端子数に１を足した数と段数との最大公約数は１となるため、該段数は該最大公約数の８倍となり偶数倍とされる。
【００２５】
以上より、図１に示された本実施の形態１に係る発振器は、上記第１から第３の条件を全て満たしていることが分かる。
【００２６】
ここで、該段数を該最大公約数で除した商が８となることからも分かるように、図１に示された発振器においては、８相のクロック信号が生成される。また、該入力端子数に１を足した数を該最大公約数で除した商が３であることからも分かるように、出力されるクロック信号の１周期の間にパルス信号は該リングを３周だけ周回することが分かる。
【００２７】
以下において、図１に示された発振器の動作を説明する。初期状態においてＮＡＮＤ回路ＮＤ１から例えば論理値が０の信号が出力されると、該信号はクロック信号Ｐ１として発振器から出力されると共に、ＮＡＮＤ回路ＮＤ２及びＮＡＮＤ回路ＮＤ３へ供給される。これにより、ＮＡＮＤ回路ＮＤ２とＮＡＮＤ回路ＮＤ３からは論理値が１の信号が出力される。従って、図１に示されるように、発振器からは論理値が１のクロック信号Ｐ２及びクロック信号Ｐ３が出力される。
【００２８】
このとき、ＮＡＮＤ回路ＮＤ４へはＮＡＮＤ回路ＮＤ２，ＮＤ３からそれぞれ論理値が１の信号が供給されるため、ＮＡＮＤ回路ＮＤ４からは論理値が０の信号が出力される。これより、図１に示されるように、発振器からは論理値が０のクロック信号Ｐ４が出力される。
【００２９】
また、上記と同様に、ＮＡＮＤ回路ＮＤ４から出力される論理値０の信号は、ＮＡＮＤ回路ＮＤ５及びＮＡＮＤ回路ＮＤ６に供給されるため、ＮＡＮＤ回路ＮＤ５及びＮＡＮＤ回路ＮＤ６からは共に論理値１の信号が出力される。これより、発振器からは論理値が１のクロック信号Ｐ５，Ｐ６が出力される。
【００３０】
さらに、ＮＡＮＤ回路ＮＤ７にはＮＡＮＤ回路ＮＤ５，ＮＤ６から論理値１の信号が供給されるため、論理値０の信号が出力される。これより、発振器からは論理値０のクロック信号Ｐ７が出力される。
【００３１】
以下同様に、ＮＡＮＤ回路ＮＤ８及びＮＡＮＤ回路ＮＤ１からは論理値１のクロック信号Ｐ８，Ｐ１が出力され、ＮＡＮＤ回路ＮＤ２からは論理値０のクロック信号Ｐ２が出力される。
【００３２】
従って、図１に示されるように、クロック信号Ｐ１〜Ｐ８の論理値は（０，１，１）というパターンを順次繰り返すように時間変化する。ここで、クロック信号Ｐ１からクロック信号Ｐ８が順次生成される時間を１サイクルとすれば、図１に示されるように４サイクル目に再びＮＡＮＤ回路ＮＤ１から初期値である論理値０のクロック信号Ｐ１が出力されることになる。これより、４サイクル目から３サイクルの間においては１から３サイクル目までの出力パターンが繰り返される。
【００３３】
以上より、図１に示された発振器は、上記３サイクルを１周期として８相のクロック信号Ｐ１〜Ｐ８を生成し、出力することになる。
【００３４】
なお、上記クロック信号Ｐ１〜Ｐ８の生成タイミングが図２（ａ）〜（ｈ）に示される。図２（ａ）に示されるように、時刻Ｔ１においてクロック信号Ｐ１が論理値０のロウレベル（Ｌ）に遷移すると、図２（ｃ）に示されるように、時刻Ｔ２においてＮＡＮＤ回路ＮＤ３から出力されるクロック信号Ｐ３が論理値１のハイレベル（Ｈ）へ遷移する。これより、ＮＡＮＤ回路ＮＤ４に入力される二つの信号は共にハイレベルとなるため、図２（ｄ）に示されるように、時刻Ｔ３においてクロック信号Ｐ４がロウレベルに遷移する。そして、図２（ｆ）に示されるように、時刻Ｔ４においてクロック信号Ｐ６がハイレベルに遷移する。
【００３５】
このとき、ＮＡＮＤ回路ＮＤ７に入力される二つの信号は共にハイレベルとなるため、図２（ｇ）に示されるように、時刻Ｔ５においてクロック信号Ｐ７がロウレベルに遷移する。これより、ＮＡＮＤ回路ＮＤ１へロウレベルの信号が供給されるため、図２（ａ）に示されるように、時刻Ｔ６においてクロック信号Ｐ１がハイレベルに遷移する。
【００３６】
そして、ＮＡＮＤ回路ＮＤ２へ入力される二つの信号が共にハイレベルとなるため、図２（ｂ）に示されるように時刻Ｔ７においてクロック信号Ｐ２がロウレベルへ遷移する。
【００３７】
以下同様に、図２（ａ）〜（ｈ）に示されるようにクロック信号Ｐ１〜Ｐ８のレベルが所定のタイミングで順次遷移する。そして、例えばクロック信号Ｐ１がロウレベルからハイレベルへ遷移する時刻Ｔ６から時刻Ｔ２２までの１周期Ｔの間においては、期間（Ｔ／８）毎にクロック信号Ｐ４，Ｐ７，Ｐ２，Ｐ５，Ｐ８，Ｐ３，Ｐ６が順次ロウレベルからハイレベルへ遷移する。このことから、本実施の形態１に係る発振器は、高精度に均一な位相差を有する偶数相クロック信号を生成することができる。
【００３８】
なお、図３に上記第２の条件（発振条件）を満たさない発振器の例を示す。図３に示された発振器は、リング状に接続された２入力のＮＡＮＤ回路ＮＤ１〜ＮＤ６を含む。ここで、ＮＡＮＤ回路ＮＤ１の出力ノードはＮＡＮＤ回路ＮＤ２の入力ノードとＮＡＮＤ回路ＮＤ３の入力ノードに接続され、ＮＡＮＤ回路ＮＤ２の出力ノードはＮＡＮＤ回路ＮＤ３の入力ノードとＮＡＮＤ回路ＮＤ４の入力ノードに接続され、ＮＡＮＤ回路ＮＤ３の出力ノードはＮＡＮＤ回路ＮＤ４の入力ノードとＮＡＮＤ回路ＮＤ５の入力ノードに接続される。また、ＮＡＮＤ回路ＮＤ４の出力ノードはＮＡＮＤ回路ＮＤ５の入力ノードとＮＡＮＤ回路ＮＤ６の入力ノードに接続され、ＮＡＮＤ回路ＮＤ５の出力ノードはＮＡＮＤ回路ＮＤ６の入力ノードとＮＡＮＤ回路ＮＤ１の入力ノードに接続され、ＮＡＮＤ回路ＮＤ６の出力ノードはＮＡＮＤ回路ＮＤ１の入力ノードとＮＡＮＤ回路ＮＤ２の入力ノードに接続される。
【００３９】
上記のような構成を有する図３に示された発振器は、該リング発振器を構成する論理回路（ＮＡＮＤ回路）の段数が６で、該論理回路の入力端子数に１を足した数が３となる。従って、上記段数は上記入力端子数に１を足した数の倍数となり発振要件を満たさないため、図３に示された発振器は発振しない。
【００４０】
すなわち、図３に示されるように、初期状態においてＮＡＮＤ回路ＮＤ１から例えば論理値が０の信号が出力されると、該信号はクロック信号Ｐ１として発振器から出力されると共に、ＮＡＮＤ回路ＮＤ２及びＮＡＮＤ回路ＮＤ３へ供給される。これにより、ＮＡＮＤ回路ＮＤ２とＮＡＮＤ回路ＮＤ３からは論理値が１の信号が出力される。従って、図３に示されるように、発振器からは論理値が１のクロック信号Ｐ２及びクロック信号Ｐ３が出力される。
【００４１】
このとき、ＮＡＮＤ回路ＮＤ４へはＮＡＮＤ回路ＮＤ２，ＮＤ３からそれぞれ論理値が１の信号が供給されるため、ＮＡＮＤ回路ＮＤ４からは論理値が０の信号が出力される。これより、図３に示されるように、発振器からは論理値が０のクロック信号Ｐ４が出力される。また、上記と同様に、ＮＡＮＤ回路ＮＤ４から出力される論理値０の信号は、ＮＡＮＤ回路ＮＤ５及びＮＡＮＤ回路ＮＤ６に供給されるため、ＮＡＮＤ回路ＮＤ５及びＮＡＮＤ回路ＮＤ６からは共に論理値１の信号が出力される。これより、発振器からは論理値が１のクロック信号Ｐ５，Ｐ６が出力される。
【００４２】
さらに、ＮＡＮＤ回路ＮＤ１にはＮＡＮＤ回路ＮＤ５，ＮＤ６から論理値１の信号が供給されるため、ＮＡＮＤ回路ＮＤ１からは再度論理値０の信号が出力される。このことから、図３に示されるように、ＮＡＮＤ回路ＮＤ１〜ＮＤ６は上記動作を繰り返すことが分かる。
【００４３】
従って、図３に示された発振器においては、クロック信号Ｐ１〜Ｐ６の論理値が固定されるため、発振動作が実現されない。
【００４４】
以上より、本発明の実施の形態１に係る発振器によれば、高精度に均一な位相差を持つ偶数相（８相）のクロック信号Ｐ１〜Ｐ８を簡易な構成により生成することができるため、該発振器を組み込んだデジタルＰＬＬ回路の回路規模を縮小できると共に、該デジタルＰＬＬ回路の消費電力を低減し、該デジタルＰＬＬ回路から出力されるクロック信号のジッタ増加量を抑えることができる。
［実施の形態２］
図４は、本発明の実施の形態２に係る発振器の構成とその動作を説明する図である。図４に示されるように、実施の形態２に係る発振器は６個のＮＡＮＤ回路ＮＤ１１〜ＮＤ１６が順次リング状に接続されたもので、ＮＡＮＤ回路ＮＤ１１〜ＮＤ１６の出力ノードからクロック信号Ｐ１〜Ｐ６が出力される。
【００４５】
ここで、図４に示された発振器においては、それぞれ入力端子数が３であるＮＡＮＤ回路が６個リング状に接続され、各ＮＡＮＤ回路ＮＤ１１〜ＮＤ１６の出力ノードは該ＮＡＮＤ回路に対して入力端子数である３だけ先までの各ＮＡＮＤ回路の入力ノードにそれぞれ接続される。
【００４６】
すなわち、例えばＮＡＮＤ回路ＮＤ１１の出力ノードは１つ先に接続されたＮＡＮＤ回路ＮＤ１２の入力ノードと、２つ先に接続されたＮＡＮＤ回路ＮＤ１３の入力ノードと、３つ先に接続されたＮＡＮＤ回路ＮＤ１４に接続される。同様に、ＮＡＮＤ回路ＮＤ１６の出力ノードは１つ先に接続されたＮＡＮＤ回路ＮＤ１１の入力ノードと、２つ先に接続されたＮＡＮＤ回路ＮＤ１２の入力ノードと、３つ先に接続されたＮＡＮＤ回路ＮＤ１３の入力ノードに接続される。これより、図４に示された発振器は、上記第１の条件を満たす。
【００４７】
次に、図４に示されたリング発振器では、段数が６で、ＮＡＮＤ回路ＮＤ１１〜ＮＤ１６の入力端子数に１を足した数は４となるため、段数が該入力端子数に１を足した数の倍数とはならない。このことから、図４に示された発振器は、上記第２の条件を満たし、発振動作を行う回路であることがわかる。
【００４８】
また、図４に示されたリング発振器では、上記入力端子数に１を足した数と段数との最大公約数は２となるため、該段数は該最大公約数の３倍となり奇数倍とされる。
【００４９】
以上より、図４に示された本実施の形態２に係る発振器は、上記第１及び第２の条件を満たしているものの、第３の条件は満たしていない。このため、本実施の形態２に係る発振器は、奇数相のクロック信号を生成するものとなる。
【００５０】
具体的には、該段数を該最大公約数で除した商が３となることから、図４に示された発振器においては３相のクロック信号が生成される。また、該入力端子数に１を足した数を該最大公約数で除した商が２であることからも分かるように、出力されるクロック信号の１周期の間にパルス信号は該リングを２周だけ周回することが分かる。
【００５１】
以下において、図４に示された発振器の動作を説明する。初期状態においてＮＡＮＤ回路ＮＤ１１から例えば論理値が０の信号が出力されると、該信号はクロック信号Ｐ１として発振器から出力されると共に、ＮＡＮＤ回路ＮＤ１２とＮＡＮＤ回路ＮＤ１３及びＮＡＮＤ回路ＮＤ１４へ供給される。これにより、ＮＡＮＤ回路ＮＤ１２とＮＡＮＤ回路ＮＤ１３及びＮＡＮＤ回路ＮＤ１４からは論理値が１の信号が出力される。従って、図４に示されるように、発振器からは論理値が１のクロック信号Ｐ２とクロック信号Ｐ３及びクロック信号Ｐ４が出力される。
【００５２】
このとき、ＮＡＮＤ回路ＮＤ１５へはＮＡＮＤ回路ＮＤ１２〜ＮＤ１４からそれぞれ論理値が１の信号が供給されるため、ＮＡＮＤ回路ＮＤ１５からは論理値が０の信号が出力される。これより、図４に示されるように、発振器からは論理値が０のクロック信号Ｐ５が出力される。
【００５３】
また、上記と同様に、ＮＡＮＤ回路ＮＤ１５から出力される論理値０の信号は、ＮＡＮＤ回路ＮＤ１６とＮＡＮＤ回路ＮＤ１１及びＮＡＮＤ回路ＮＤ１２へ供給されるため、ＮＡＮＤ回路ＮＤ１６とＮＡＮＤ回路ＮＤ１１及びＮＡＮＤ回路ＮＤ１２からは共に論理値１の信号が出力される。これより、発振器からは論理値が１のクロック信号Ｐ６，Ｐ１，Ｐ２が出力される。
【００５４】
そしてさらに、ＮＡＮＤ回路ＮＤ１３にはＮＡＮＤ回路ＮＤ１６，ＮＤ１１，ＮＤ１２から論理値１の信号が供給されるため、論理値０の信号が出力される。これより、発振器からは論理値０のクロック信号Ｐ３が出力される。
【００５５】
以下同様に、ＮＡＮＤ回路ＮＤ１４〜ＮＤ１６からは論理値１のクロック信号Ｐ４〜Ｐ６が出力され、ＮＡＮＤ回路ＮＤ１１からは再度論理値０のクロック信号Ｐ１が出力される。
【００５６】
従って、図４に示されるように、クロック信号Ｐ１〜Ｐ６の論理値は（０，１，１，１）というパターンを順次繰り返すように時間変化する。ここで、クロック信号Ｐ１からクロック信号Ｐ６が順次生成される時間を１サイクルとすれば、図４に示されるように３サイクル目に再びＮＡＮＤ回路ＮＤ１１から初期値である論理値０のクロック信号Ｐ１が出力されることになる。これより、３サイクル目から２サイクルの間においては２サイクル目までの出力パターンが繰り返される。
【００５７】
ここで、図４に示されるように、上記クロック信号Ｐ２，Ｐ４，Ｐ６の論理レベルは常に１となり固定されるため、本発振器はクロック信号Ｐ１，Ｐ３，Ｐ５による３相クロック信号を生成し出力するものとされる。
【００５８】
なお、上記クロック信号Ｐ１〜Ｐ６の生成タイミングが図５（ａ）〜（ｆ）に示される。図５（ａ）に示されるように、時刻Ｔ１においてクロック信号Ｐ１がロウレベル（Ｌ）に遷移すると、図５（ｃ）に示されるように、時刻Ｔ２においてＮＡＮＤ回路ＮＤ１３から出力されるクロック信号Ｐ３がハイレベル（Ｈ）に遷移する。これより、ＮＡＮＤ回路ＮＤ１５に入力される三つの信号は共にハイレベルとなるため、図５（ｅ）に示されるように、時刻Ｔ３においてクロック信号Ｐ５がロウレベルに遷移する。そして、図５（ａ）に示されるように、時刻Ｔ４においてクロック信号Ｐ１がハイレベルに遷移する。
【００５９】
このとき、ＮＡＮＤ回路ＮＤ１３に入力される三つの信号は共にハイレベルとなるため、図５（ｃ）に示されるように、時刻Ｔ５においてクロック信号Ｐ３がロウレベルに遷移する。これより、ＮＡＮＤ回路ＮＤ１５へロウレベルの信号が供給されるため、図５（ｅ）に示されるように、時刻Ｔ６においてクロック信号Ｐ５がハイレベルに遷移する。
【００６０】
そして、ＮＡＮＤ回路ＮＤ１へ入力される三つの信号が共にハイレベルとなるため、図５（ａ）に示されるように時刻Ｔ７においてクロック信号Ｐ１がロウレベルへ遷移する。
【００６１】
以下同様に、図５（ａ）〜（ｆ）に示されるようにクロック信号Ｐ１〜Ｐ６のレベルが所定のタイミングで順次遷移する。そして、例えばクロック信号Ｐ１がロウレベルからハイレベルへ遷移する時刻Ｔ４から時刻Ｔ１０までの１周期Ｔの間においては、期間（Ｔ／３）毎にクロック信号Ｐ５，Ｐ３が順次ロウレベルからハイレベルへ遷移する。
【００６２】
以上より、本発明の実施の形態２に係る発振器によれば、高精度に均一な位相差を持つ３相のクロック信号Ｐ１，Ｐ３，Ｐ５を簡易な構成により生成することができる。
［実施の形態３］
図６は、本発明の実施の形態３に係る発振器の構成とその動作を説明する図である。図６に示されるように、実施の形態３に係る発振器は６個のＮＡＮＤ回路ＮＤ２１〜ＮＤ２６が順次リング状に接続されたもので、ＮＡＮＤ回路ＮＤ２１〜ＮＤ２６の出力ノードからクロック信号Ｐ１〜Ｐ６が出力される。
【００６３】
ここで、図６に示された発振器においては、それぞれ入力端子数が４であるＮＡＮＤ回路が６個リング状に接続され、各ＮＡＮＤ回路ＮＤ２１〜ＮＤ２６の出力ノードは該ＮＡＮＤ回路に対して入力端子数である４だけ先までの各ＮＡＮＤ回路の入力ノードにそれぞれ接続される。
【００６４】
すなわち、例えばＮＡＮＤ回路ＮＤ２１の出力ノードは１つ先に接続されたＮＡＮＤ回路ＮＤ２２の入力ノードと、２つ先に接続されたＮＡＮＤ回路ＮＤ２３の入力ノードと、３つ先に接続されたＮＡＮＤ回路ＮＤ２４と、４つ先に接続されたＮＡＮＤ回路ＮＤ２５に接続される。同様に、ＮＡＮＤ回路ＮＤ２６の出力ノードは１つ先に接続されたＮＡＮＤ回路ＮＤ２１の入力ノードと、２つ先に接続されたＮＡＮＤ回路ＮＤ２２の入力ノードと、３つ先に接続されたＮＡＮＤ回路ＮＤ２３の入力ノードと、４つ先に接続されたＮＡＮＤ回路ＮＤ２４に接続される。これより、図６に示された発振器は、上記第１の条件を満たす。
【００６５】
次に、図６に示されたリング発振器では、段数が６で、ＮＡＮＤ回路ＮＤ２１〜ＮＤ２６の入力端子数に１を足した数は５となるため、段数が該入力端子数に１を足した数の倍数とはならない。このことから、図６に示された発振器は、上記第２の条件を満たし、発振動作を行う回路であることがわかる。
【００６６】
また、図６に示されたリング発振器では、上記入力端子数に１を足した数と段数との最大公約数は１となるため、該段数は該最大公約数の６倍となり偶数倍とされる。
【００６７】
以上より、図４に示された本実施の形態２に係る発振器は、上記第１から第３の条件を満たしていることが分かる。
【００６８】
ここで、該段数を該最大公約数で除した商が６となることから、図６に示された発振器においては６相のクロック信号が生成される。また、該入力端子数に１を足した数を該最大公約数で除した商が５であることからも分かるように、出力されるクロック信号の１周期の間にパルス信号は該リングを５周だけ周回することが分かる。
【００６９】
以下において、図６に示された発振器の動作を説明する。初期状態においてＮＡＮＤ回路ＮＤ２１から例えば論理値が０の信号が出力されると、該信号はクロック信号Ｐ１として発振器から出力されると共に、ＮＡＮＤ回路ＮＤ２２からＮＡＮＤ回路ＮＤ２５へ供給される。これにより、ＮＡＮＤ回路ＮＤ２２からＮＡＮＤ回路ＮＤ２５からは論理値が１の信号が出力される。従って、図６に示されるように、発振器からは論理値が１のクロック信号Ｐ２〜Ｐ５が出力される。
【００７０】
このとき、ＮＡＮＤ回路ＮＤ２６へはＮＡＮＤ回路ＮＤ２２〜ＮＤ２５からそれぞれ論理値が１の信号が供給されるため、ＮＡＮＤ回路ＮＤ２６からは論理値が０の信号が出力される。これより、図６に示されるように、発振器からは論理値が０のクロック信号Ｐ６が出力される。
【００７１】
また、上記と同様に、ＮＡＮＤ回路ＮＤ２６から出力される論理値０の信号は、ＮＡＮＤ回路ＮＤ２１からＮＡＮＤ回路ＮＤ２４へ供給されるため、ＮＡＮＤ回路ＮＤ２１〜ＮＤ２４からは共に論理値１の信号が出力される。これより、発振器からは論理値が１のクロック信号Ｐ１〜Ｐ４が出力される。
【００７２】
そしてさらに、ＮＡＮＤ回路ＮＤ２５にはＮＡＮＤ回路ＮＤ２１〜ＮＤ２４から論理値１の信号が供給されるため、論理値０の信号が出力される。これより、発振器からは論理値０のクロック信号Ｐ５が出力される。
【００７３】
従って、図６に示されるように、クロック信号Ｐ１〜Ｐ６の論理値は（０，１，１，１，１）というパターンを順次繰り返すように時間変化する。ここで、クロック信号Ｐ１からクロック信号Ｐ６が順次生成される時間を１サイクルとすれば、図６に示されるように６サイクル目に再びＮＡＮＤ回路ＮＤ２１から初期値である論理値０のクロック信号Ｐ１が出力されることになる。これより、６サイクル目から５サイクルの間においては５サイクル目までの出力パターンが繰り返される。
【００７４】
なお、上記クロック信号Ｐ１〜Ｐ６の生成タイミングが図７（ａ）〜（ｆ）に示される。図７（ａ）に示されるように、時刻Ｔ１においてクロック信号Ｐ１がロウレベル（Ｌ）に遷移すると、図７（ｂ）に示されるように、時刻Ｔ２においてＮＡＮＤ回路ＮＤ２２から出力されるクロック信号Ｐ２がハイレベル（Ｈ）に遷移する。これより、ＮＡＮＤ回路ＮＤ２６に入力される四つの信号は共にハイレベルとなるため、図７（ｆ）に示されるように、時刻Ｔ３においてクロック信号Ｐ６がロウレベルに遷移する。そして、図７（ａ）に示されるように、時刻Ｔ４においてクロック信号Ｐ１がハイレベルに遷移する。
【００７５】
このとき、ＮＡＮＤ回路ＮＤ２５に入力される四つの信号は共にハイレベルとなるため、図７（ｅ）に示されるように、時刻Ｔ５においてクロック信号Ｐ５がロウレベルに遷移する。これより、ＮＡＮＤ回路ＮＤ２６へロウレベルの信号が供給されるため、図７（ｆ）に示されるように、時刻Ｔ６においてクロック信号Ｐ６がハイレベルに遷移する。
【００７６】
そして、ＮＡＮＤ回路ＮＤ２４へ入力される四つの信号が共にハイレベルとなるため、図７（ｄ）に示されるように時刻Ｔ７においてクロック信号Ｐ４がロウレベルへ遷移する。
【００７７】
以下同様に、図７（ａ）〜（ｆ）に示されるようにクロック信号Ｐ１〜Ｐ６のレベルが所定のタイミングで順次遷移する。そして、例えばクロック信号Ｐ１がロウレベルからハイレベルへ遷移する時刻Ｔ４から時刻Ｔ１６までの１周期Ｔの間においては、期間（Ｔ／６）毎にクロック信号Ｐ６，Ｐ５，Ｐ４，Ｐ３，Ｐ２が順次ロウレベルからハイレベルへ遷移する。
【００７８】
以上より、本発明の実施の形態３に係る発振器によれば、高精度に均一な位相差を持つ偶数相（６相）のクロック信号Ｐ１〜Ｐ６を簡易な構成により生成することができ、上記実施の形態１に係る発振器と同様な効果を得ることができる。
［実施の形態４］
図８は、本発明の実施の形態４に係る発振器の構成を示す回路図である。図８に示されるように、本発明の実施の形態４に係る発振器は（２^Ｎ）個のＮＡＮＤ回路ＮＤ１〜ＮＤ（２^Ｎ）が順次リング状に接続されたもので、ＮＡＮＤ回路ＮＤ１〜ＮＤ（２^Ｎ）の出力ノードからクロック信号Ｐ１〜Ｐ（２^Ｎ）が出力される。なお、上記Nは２以上の整数とされる。
【００７９】
ここで、図８に示された発振器においては、それぞれ入力端子数が２であるＮＡＮＤ回路が（２^Ｎ）個リング状に接続され、各ＮＡＮＤ回路ＮＤ１〜ＮＤ（２^Ｎ）の出力ノードは該ＮＡＮＤ回路に対して入力端子数である２だけ先までの各ＮＡＮＤ回路の入力ノードにそれぞれ接続される。
【００８０】
すなわち、例えばＮＡＮＤ回路ＮＤ１の出力ノードは１つ先に接続されたＮＡＮＤ回路ＮＤ２の入力ノードと、２つ先に接続されたＮＡＮＤ回路ＮＤ３の入力ノードとに接続される。同様に、ＮＡＮＤ回路ＮＤ（２^Ｎ）の出力ノードは１つ先に接続されたＮＡＮＤ回路ＮＤ１の入力ノードと、２つ先に接続されたＮＡＮＤ回路ＮＤ２の入力ノードとに接続される。これより、図８に示された発振器は、上記第１の条件を満たす。
【００８１】
次に、図８に示されたリング発振器では、段数が（２^Ｎ）で、ＮＡＮＤ回路ＮＤ１〜ＮＤ（２^Ｎ）の入力端子数に１を足した数は３となるため、段数が該入力端子数に１を足した数の倍数とはならない。このことから、図８に示された発振器は、上記第２の条件を満たし、発振動作を行う回路であることがわかる。
【００８２】
さらに、図８に示されたリング発振器では、上記入力端子数に１を足した数と段数との最大公約数は１となるため、該段数は該最大公約数の（２^Ｎ）倍となり偶数倍とされる。
【００８３】
以上より、図８に示された本実施の形態４に係る発振器は、上記第１から第３の条件を全て満たし、上記実施の形態１に係る発振器と同様な効果を奏する。
【００８４】
なお、該段数を該最大公約数で除した商が（２^Ｎ）となるから、図８に示された発振器においては、（２^Ｎ）相のクロック信号が生成される。また、該入力端子数に１を足した数を該最大公約数で除した商が３であることから、出力されるクロック信号の１周期の間にパルス信号は該リングを３周だけ周回することが分かる。
【００８５】
以上がＮＡＮＤ回路を用いて構成した本発明の実施の形態に係る発振器であるが、ＮＡＮＤ回路により構成された偶数相クロック信号を生成する発振器であって、リング段数とクロック信号の相の数が一致する場合の該発振器の構成例をまとめると以下のようになる。
【００８６】
【表１】

なお、上記表１には、上記第１から第３の条件を満たす発振器を最も簡易な構成により実現するためのＮＡＮＤ回路の入力端子数とリング段数の組み合わせが示される。そして例えば、上記実施の形態１は該入力端子数が２でリング段数が８の場合に相当し、上記実施の形態３は該入力端子数が４でリング段数が６の場合に相当することになる。
【００８７】
ここで、上記組み合わせは、表１の中央に示される（該入力端子数＋１）が左端に示されるリング段数の因数以外で最小の素数となるように選択される。
［実施の形態５］
上記実施の形態１から４に係る発振器は、いずれもＮＡＮＤ回路を用いて構成されたものであるが、本発明の実施の形態に係る発振器は他の論理回路により構成することもできる。すなわち、例えばドモルガンの法則により上記実施の形態におけるＮＡＮＤ回路をＮＯＲ回路に置き換えることによっても、同様な作用及び効果を奏する発振器を実現することができる。以下に、具体例を説明する。
【００８８】
ここで図９は、図１に示されたＮＡＮＤ回路ＮＤ１〜ＮＤ８をＮＯＲ回路ＮＲ１〜ＮＲ８で置き換えることにより得られる実施の形態５に係る発振器の構成及びその動作を示す図である。そして、図９においては、ＮＯＲ回路ＮＲ１から初期値として論理値１のクロック信号Ｐ１が出力される場合の動作が示される。
【００８９】
また、図１０において、図９に示されたＮＯＲ回路ＮＲ１〜ＮＲ８から出力されるクロック信号Ｐ１〜Ｐ８の時間変化が示される。
【００９０】
従って、図９及び図１０に示されるように、本実施の形態５に係る発振器は上記実施の形態１に係る発振器と同様に動作することから、実施の形態１に係る発振器と同様な効果を得ることができる。
［実施の形態６］
図１１は、図６に示されたＮＡＮＤ回路ＮＤ２１〜ＮＤ２６をＮＯＲ回路ＮＲ１１〜ＮＲ１６で置き換えることにより得られる実施の形態６に係る発振器の構成及びその動作を示す図である。そして、図１１においては、ＮＯＲ回路ＮＲ１１から初期値として論理値１のクロック信号Ｐ１が出力される場合の動作が示される。
【００９１】
また、図１２において、図１１に示されたＮＯＲ回路ＮＲ１１〜ＮＲ１６から出力されるクロック信号Ｐ１〜Ｐ６の時間変化が示される。
【００９２】
従って、図１１及び図１２に示されるように、本実施の形態６に係る発振器は上記実施の形態３に係る発振器と同様に動作することから、実施の形態３に係る発振器と同様な効果を得ることができる。
［実施の形態７］
図１３は、図８に示されたＮＡＮＤ回路ＮＤ１〜ＮＤ（２^Ｎ）をＮＯＲ回路ＮＲ１〜ＮＲ（２^Ｎ）で置き換えることにより得られる実施の形態７に係る発振器の構成を示す回路図である。なお、上記Nは２以上の整数とされる。
【００９３】
本実施の形態７に係る発振器は、上記実施の形態４に係る発振器と同様に動作し、実施の形態４に係る発振器と同様な効果を得ることができる。
【００９４】
【発明の効果】
本発明に係る発振器によれば、位相差が高精度に均一化された複数相のクロック信号を簡易な構成により得ることができる。
【００９５】
ここで、発振器を構成する論理回路の個数が該入力端子数に１を足した数の倍数でなく、入力端子数に１を足した数と個数との最大公約数の偶数倍とされることにより、位相差が高精度に均一化された偶数相クロック信号を容易に得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る発振器の構成とその動作を説明する図である。
【図２】図１に示された発振器の動作を示す波形図である。
【図３】本発明の実施の形態に係る発振要件を満たさない発振器の構成とその動作を説明する図である。
【図４】本発明の実施の形態２に係る発振器の構成とその動作を説明する図である。
【図５】図４に示された発振器の動作を示す波形図である。
【図６】本発明の実施の形態３に係る発振器の構成とその動作を説明する図である。
【図７】図６に示された発振器の動作を示す波形図である。
【図８】本発明の実施の形態４に係る発振器の構成を示す回路図である。
【図９】本発明の実施の形態５に係る発振器の構成とその動作を説明する図である。
【図１０】図９に示された発振器の動作を示す波形図である。
【図１１】本発明の実施の形態６に係る発振器の構成とその動作を説明する図である。
【図１２】図１１に示された発振器の動作を示す波形図である。
【図１３】本発明の実施の形態７に係る発振器の構成を示す回路図である。
【符号の説明】
ＮＤ１〜ＮＤ８，ＮＤ１１〜ＮＤ１６，ＮＤ２１〜ＮＤ２６，ＮＤ（２^Ｎ−１），ＮＤ（２^Ｎ）ＮＡＮＤ回路、ＮＲ１〜ＮＲ８，ＮＲ１１〜ＮＲ１６，ＮＲ（２^Ｎ−１），ＮＲ（２^Ｎ）ＮＯＲ回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an oscillator.
[0002]
[Prior art]
One of the methods employed in a digital PLL (Phase-Locked Loop) circuit is to select an optimum pulse from among the generated multiphase clock signals and use it as an output signal of the PLL circuit. In this case, if a difference occurs in the phase difference between the clock signals constituting the multiphase clock signal, the jitter of the output signal increases in accordance with the magnitude of the difference. Is required to be constant.
[0003]
Further, the operation for performing the selection is realized by a digital circuit. However, when the number of phases of the multiphase clock is an odd number, the four arithmetic operations to be executed by the digital circuit are complicated. A large-scale arithmetic circuit is required.
[0004]
On the other hand, there is a ring oscillator as a general clock signal generation circuit, and the ring oscillator has an odd number of inverters connected in a ring shape. At this time, when an even number of inverters are connected in a ring shape, the whole is in a stable state and does not oscillate. Then, the number of phases of the multiphase clock signal obtained in the ring oscillator in which the odd number of inverters are connected as described above is an odd number, and the phase difference between the clock signals output from each inverter is a period of an odd number. .
[0005]
Here, Japanese Patent Application Laid-Open Nos. Hei 6-216721 and Hei 7-283697 each disclose an oscillator that generates a plurality of signals whose phase difference is an even-numbered period. However, these oscillators are not symmetrical in circuit configuration, and there are cases where the number of pulses transmitted between elements constituting the oscillator is one and two per unit period. For this reason, the oscillator has a problem in that power consumption noise occurs due to fluctuations in current consumption from period to period, resulting in a difference in the phase difference between the clock signals constituting the multiphase clock signal.
[0006]
[Problems to be solved by the invention]
On the other hand, by making the inverter a differential circuit, it is possible to oscillate an even number of inverters connected to each other. However, a ring oscillator having the inverter as a constituent element has a problem that the circuit scale becomes large.
[0007]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an oscillator that generates an even-phase clock signal having a uniform phase difference with high accuracy with a simple configuration.
[0008]
[Means for Solving the Problems]
An object of the present invention is an oscillator in which a plurality of logic circuits having the same number of input terminals are connected in a ring shape, and the number of logic circuits is an even number. Subordinate Connected, the output node of each logic circuit is the number of input terminals Latter part This is achieved by providing an oscillator characterized in that it is connected to the input node of each logic circuit up to the logic circuit connected to.
[0009]
According to such means, it is possible to output a clock signal having a plurality of phases in which the phase difference is made uniform with high accuracy from the plurality of logic circuits.
[0010]
Here, the oscillator oscillates on the condition that the number of the logic circuits is not a multiple of the number obtained by adding 1 to the number of input terminals, and the maximum common divisor of the number obtained by adding 1 to the number of input terminals and the number thereof. By setting it to an even multiple, an even-phase clock signal can be output.
[0011]
For example, the logic circuit can be a NAND circuit or a NOR circuit.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
[0013]
An oscillator according to an embodiment of the present invention is a ring oscillator in which logic circuits such as NAND circuits are connected in an even-numbered ring shape, and the level is determined by an appropriate combination of the number of stages and the number of input terminals of the logic circuit. The present invention realizes the generation of an even-numbered clock signal in which the phase difference is made uniform with high accuracy.
[0014]
More specifically, the oscillator according to the embodiment of the present invention satisfies the following three conditions.
[0015]
First, an even number of 4 or more logic circuits such as NAND circuits having the same number of input terminals are connected in a ring shape, and an output node of each logic circuit is equal to the number of input terminals with respect to the logic circuit. Subsequent stage (hereinafter referred to as earlier) ) Are connected to the input nodes of the respective logic circuits.
[0016]
Second, the number of stages of the logic circuit constituting the ring oscillator is not a multiple of the number obtained by adding 1 to the number of input terminals of the logic circuit.
[0017]
Third, the number of stages is an even multiple of the greatest common divisor of the number of input terminals of the logic circuit plus one and the number of stages.
[0018]
Here, the second condition is an oscillation condition for performing the oscillation operation without the oscillator being in a stable state, regardless of whether the number of phases of the generated clock signal is an odd number or an even number. This is a necessary condition.
[0019]
The third condition is a condition for the oscillator to generate an even-numbered clock signal, and is the number of phases of the clock signal for which a quotient obtained by dividing the number of stages by the greatest common divisor is generated. The quotient obtained by dividing the “number of input terminals plus 1” by the greatest common divisor indicates the number of pulse signals that circulate the ring during one cycle of the clock signal output from the ring oscillator. .
[0020]
Hereinafter, a specific example of the oscillator according to the present embodiment will be described.
[Embodiment 1]
FIG. 1 is a diagram for explaining the configuration and operation of an oscillator according to Embodiment 1 of the present invention. As shown in FIG. 1, the oscillator according to the first embodiment has eight NAND circuits ND1 to ND8 sequentially connected in a ring shape. Clock signals P1 to P8 are output from the output nodes of the NAND circuits ND1 to ND8. Is output.
[0021]
Here, in the oscillator shown in FIG. 1, eight NAND circuits each having two input terminals are connected in a ring shape, and the output nodes of the NAND circuits ND1 to ND8 are input terminals to the NAND circuit. Each is connected to the input node of each NAND circuit up to 2 which is the number.
[0022]
That is, for example, the output node of the NAND circuit ND1 is connected to the input node of the NAND circuit ND2 connected one ahead and the input node of the NAND circuit ND3 connected two ahead. Similarly, the output node of the NAND circuit ND8 is connected to the input node of the NAND circuit ND1 connected one ahead and the input node of the NAND circuit ND2 connected two ahead. Thus, the oscillator shown in FIG. 1 satisfies the first condition.
[0023]
Next, in the ring oscillator shown in FIG. 1, the number of stages is 8, and the number of input terminals of the NAND circuits ND1 to ND8 plus 1 is 3, so the number of stages adds 1 to the number of input terminals. It is not a multiple of the number. From this, it can be seen that the oscillator shown in FIG. 1 is a circuit that satisfies the second condition and performs an oscillation operation.
[0024]
Further, in the ring oscillator shown in FIG. 1, since the greatest common divisor of the number of input terminals plus 1 and the number of stages is 1, the number of stages is 8 times the greatest common divisor and is an even multiple. The
[0025]
From the above, it can be seen that the oscillator according to the first embodiment shown in FIG. 1 satisfies all the first to third conditions.
[0026]
Here, as can be seen from the fact that the quotient obtained by dividing the number of stages by the greatest common divisor is 8, the oscillator shown in FIG. 1 generates an 8-phase clock signal. In addition, as can be seen from the fact that the quotient obtained by dividing the number of input terminals plus 1 by the greatest common divisor is 3, the pulse signal has 3 rings in one cycle of the output clock signal. It turns out that it goes around only one lap.
[0027]
Hereinafter, the operation of the oscillator shown in FIG. 1 will be described. For example, when a signal having a logical value of 0 is output from the NAND circuit ND1 in the initial state, the signal is output from the oscillator as the clock signal P1 and also supplied to the NAND circuit ND2 and the NAND circuit ND3. As a result, signals having a logical value of 1 are output from the NAND circuit ND2 and the NAND circuit ND3. Therefore, as shown in FIG. 1, a clock signal P2 and a clock signal P3 having a logical value of 1 are output from the oscillator.
[0028]
At this time, since the NAND circuit ND4 is supplied with signals having a logical value of 1 from the NAND circuits ND2 and ND3, the NAND circuit ND4 outputs a signal having a logical value of 0. As a result, as shown in FIG. 1, a clock signal P4 having a logical value of 0 is output from the oscillator.
[0029]
Similarly to the above, since the signal of logical value 0 output from the NAND circuit ND4 is supplied to the NAND circuit ND5 and NAND circuit ND6, both of the signals of logical value 1 are output from the NAND circuit ND5 and NAND circuit ND6. Is output. Thus, clock signals P5 and P6 having a logical value of 1 are output from the oscillator.
[0030]
Further, since a signal having a logical value 1 is supplied from the NAND circuits ND5 and ND6 to the NAND circuit ND7, a signal having a logical value 0 is output. Thus, a clock signal P7 having a logical value of 0 is output from the oscillator.
[0031]
Similarly, the NAND circuit ND8 and the NAND circuit ND1 output clock signals P8 and P1 having a logical value 1, and the NAND circuit ND2 outputs a clock signal P2 having a logical value 0.
[0032]
Therefore, as shown in FIG. 1, the logical values of the clock signals P1 to P8 change over time so that the pattern (0, 1, 1) is repeated sequentially. Here, assuming that the time for sequentially generating the clock signal P8 from the clock signal P1 is one cycle, as shown in FIG. 1, the clock signal P1 having the logical value 0 which is the initial value from the NAND circuit ND1 again in the fourth cycle. Will be output. Thus, the output pattern from the first to the third cycle is repeated between the fourth and third cycles.
[0033]
From the above, the oscillator shown in FIG. 1 generates and outputs eight-phase clock signals P1 to P8 with the above three cycles as one period.
[0034]
The generation timings of the clock signals P1 to P8 are shown in FIGS. As shown in FIG. 2A, when the clock signal P1 transits to a low level (L) of a logical value 0 at time T1, as shown in FIG. 2C, the signal is output from the NAND circuit ND3 at time T2. The clock signal P3 is shifted to the high level (H) of the logical value 1. As a result, since the two signals input to the NAND circuit ND4 are both at the high level, the clock signal P4 transitions to the low level at time T3 as shown in FIG. 2 (d). Then, as shown in FIG. 2F, the clock signal P6 transitions to a high level at time T4.
[0035]
At this time, since the two signals input to the NAND circuit ND7 are both at the high level, as shown in FIG. 2G, the clock signal P7 transitions to the low level at time T5. As a result, since a low level signal is supplied to the NAND circuit ND1, the clock signal P1 transits to a high level at time T6 as shown in FIG.
[0036]
Then, since the two signals input to the NAND circuit ND2 both become high level, the clock signal P2 transits to low level at time T7 as shown in FIG. 2B.
[0037]
Similarly, as shown in FIGS. 2A to 2H, the levels of the clock signals P1 to P8 sequentially change at a predetermined timing. For example, during one cycle T from time T6 to time T22 when the clock signal P1 transitions from the low level to the high level, the clock signals P4, P7, P2, P5, P8, P3 are provided every period (T / 8). , P6 sequentially transition from the low level to the high level. From this, the oscillator according to the first embodiment can generate an even-phase clock signal having a uniform phase difference with high accuracy.
[0038]
FIG. 3 shows an example of an oscillator that does not satisfy the second condition (oscillation condition). The oscillator shown in FIG. 3 includes two-input NAND circuits ND1 to ND6 connected in a ring shape. Here, the output node of the NAND circuit ND1 is connected to the input node of the NAND circuit ND2 and the input node of the NAND circuit ND3, and the output node of the NAND circuit ND2 is connected to the input node of the NAND circuit ND3 and the input node of the NAND circuit ND4. The output node of the NAND circuit ND3 is connected to the input node of the NAND circuit ND4 and the input node of the NAND circuit ND5. The output node of the NAND circuit ND4 is connected to the input node of the NAND circuit ND5 and the input node of the NAND circuit ND6. The output node of the NAND circuit ND5 is connected to the input node of the NAND circuit ND6 and the input node of the NAND circuit ND1. An output node of the NAND circuit ND6 is connected to an input node of the NAND circuit ND1 and an input node of the NAND circuit ND2.
[0039]
The oscillator shown in FIG. 3 having the above-described configuration has 6 logic circuits (NAND circuits) constituting the ring oscillator, and 3 is obtained by adding 1 to the number of input terminals of the logic circuit. Become. Therefore, the number of stages is a multiple of the number of input terminals plus one and does not satisfy the oscillation requirement, so the oscillator shown in FIG. 3 does not oscillate.
[0040]
That is, as shown in FIG. 3, when a signal having a logical value of 0, for example, is output from the NAND circuit ND1 in the initial state, the signal is output from the oscillator as the clock signal P1, and the NAND circuit ND2 and the NAND circuit Supplied to ND3. As a result, signals having a logical value of 1 are output from the NAND circuit ND2 and the NAND circuit ND3. Therefore, as shown in FIG. 3, a clock signal P2 and a clock signal P3 having a logical value of 1 are output from the oscillator.
[0041]
At this time, since the NAND circuit ND4 is supplied with signals having a logical value of 1 from the NAND circuits ND2 and ND3, the NAND circuit ND4 outputs a signal having a logical value of 0. As a result, as shown in FIG. 3, a clock signal P4 having a logical value of 0 is output from the oscillator. Similarly to the above, since the signal of logical value 0 output from the NAND circuit ND4 is supplied to the NAND circuit ND5 and NAND circuit ND6, both of the signals of logical value 1 are output from the NAND circuit ND5 and NAND circuit ND6. Is output. Thus, clock signals P5 and P6 having a logical value of 1 are output from the oscillator.
[0042]
Further, since the NAND circuit ND1 is supplied with a signal having a logic value 1 from the NAND circuits ND5 and ND6, a signal having a logic value 0 is output again from the NAND circuit ND1. From this, it can be seen that the NAND circuits ND1 to ND6 repeat the above operation as shown in FIG.
[0043]
Therefore, in the oscillator shown in FIG. 3, since the logical values of the clock signals P1 to P6 are fixed, the oscillation operation is not realized.
[0044]
As described above, according to the oscillator according to the first embodiment of the present invention, even-numbered (eight-phase) clock signals P1 to P8 having a uniform phase difference can be generated with a simple configuration. The circuit scale of the digital PLL circuit incorporating the oscillator can be reduced, the power consumption of the digital PLL circuit can be reduced, and the increase in jitter of the clock signal output from the digital PLL circuit can be suppressed.
[Embodiment 2]
FIG. 4 is a diagram for explaining the configuration and operation of an oscillator according to Embodiment 2 of the present invention. As shown in FIG. 4, the oscillator according to the second embodiment has six NAND circuits ND11 to ND16 sequentially connected in a ring shape, and clock signals P1 to P6 are output from the output nodes of the NAND circuits ND11 to ND16. Is output.
[0045]
Here, in the oscillator shown in FIG. 4, six NAND circuits each having three input terminals are connected in a ring shape, and the output nodes of the NAND circuits ND11 to ND16 are input terminals to the NAND circuit. Each is connected to the input node of each NAND circuit up to 3 which is the number.
[0046]
That is, for example, the output node of the NAND circuit ND11 is the input node of the NAND circuit ND12 connected first, the input node of the NAND circuit ND13 connected second, and the NAND circuit ND14 connected third. Connected to. Similarly, the output node of the NAND circuit ND16 is the input node of the NAND circuit ND11 connected first, the input node of the NAND circuit ND12 connected second, and the NAND circuit ND13 connected third. Connected to the input node. Thus, the oscillator shown in FIG. 4 satisfies the first condition.
[0047]
Next, in the ring oscillator shown in FIG. 4, the number of stages is 6, and the number obtained by adding 1 to the number of input terminals of the NAND circuits ND11 to ND16 is 4. Therefore, the number of stages is added to the number of input terminals. It is not a multiple of the number. From this, it can be seen that the oscillator shown in FIG. 4 is a circuit that satisfies the second condition and performs an oscillation operation.
[0048]
In the ring oscillator shown in FIG. 4, since the greatest common divisor of the number of input terminals plus 1 and the number of stages is 2, the number of stages is three times the greatest common divisor and is an odd multiple. The
[0049]
As described above, the oscillator according to the second embodiment shown in FIG. 4 satisfies the first and second conditions, but does not satisfy the third condition. For this reason, the oscillator according to the second embodiment generates an odd-phase clock signal.
[0050]
Specifically, since the quotient obtained by dividing the number of stages by the greatest common divisor is 3, a three-phase clock signal is generated in the oscillator shown in FIG. In addition, as can be seen from the fact that the quotient obtained by dividing the number of input terminals plus 1 by the greatest common divisor is 2, the pulse signal is connected to the ring 2 during one cycle of the output clock signal. It turns out that it goes around only one lap.
[0051]
The operation of the oscillator shown in FIG. 4 will be described below. For example, when a signal having a logical value of 0 is output from the NAND circuit ND11 in the initial state, the signal is output from the oscillator as the clock signal P1 and supplied to the NAND circuit ND12, the NAND circuit ND13, and the NAND circuit ND14. As a result, signals having a logical value of 1 are output from the NAND circuit ND12, the NAND circuit ND13, and the NAND circuit ND14. Therefore, as shown in FIG. 4, the clock signal P2, the clock signal P3, and the clock signal P4 having a logical value of 1 are output from the oscillator.
[0052]
At this time, signals having a logical value of 1 are supplied from the NAND circuits ND12 to ND14 to the NAND circuit ND15, so that a signal having a logical value of 0 is output from the NAND circuit ND15. As a result, as shown in FIG. 4, a clock signal P5 having a logical value of 0 is output from the oscillator.
[0053]
Similarly to the above, since the signal of logical value 0 output from the NAND circuit ND15 is supplied to the NAND circuit ND16, the NAND circuit ND11, and the NAND circuit ND12, the NAND circuit ND16, the NAND circuit ND11, and the NAND circuit ND12 In both cases, a signal of logical value 1 is output. As a result, clock signals P6, P1, and P2 having a logical value of 1 are output from the oscillator.
[0054]
Further, since a signal having a logical value 1 is supplied from the NAND circuits ND16, ND11, and ND12 to the NAND circuit ND13, a signal having a logical value 0 is output. Thus, a clock signal P3 having a logical value of 0 is output from the oscillator.
[0055]
Similarly, the NAND circuits ND14 to ND16 output a clock signal P4 to P6 having a logical value 1, and the NAND circuit ND11 outputs a clock signal P1 having a logical value 0 again.
[0056]
Therefore, as shown in FIG. 4, the logical values of the clock signals P1 to P6 change with time so that the pattern (0, 1, 1, 1) is repeated sequentially. Here, assuming that the time for sequentially generating the clock signal P6 from the clock signal P1 is one cycle, as shown in FIG. 4, the clock signal P1 having the logical value 0 which is the initial value from the NAND circuit ND11 again in the third cycle. Will be output. Thus, the output pattern from the second cycle to the second cycle is repeated between the third cycle and the second cycle.
[0057]
Here, as shown in FIG. 4, since the logic levels of the clock signals P2, P4, and P6 are always fixed at 1, this oscillator generates and outputs a three-phase clock signal based on the clock signals P1, P3, and P5. It is supposed to be.
[0058]
The generation timings of the clock signals P1 to P6 are shown in FIGS. As shown in FIG. 5A, when the clock signal P1 transitions to the low level (L) at time T1, as shown in FIG. 5C, the clock signal P3 output from the NAND circuit ND13 at time T2. Transits to a high level (H). As a result, since the three signals input to the NAND circuit ND15 are both at the high level, as shown in FIG. 5E, the clock signal P5 transitions to the low level at time T3. Then, as shown in FIG. 5A, the clock signal P1 transitions to a high level at time T4.
[0059]
At this time, since the three signals input to the NAND circuit ND13 are both at the high level, the clock signal P3 transitions to the low level at time T5 as shown in FIG. 5C. Thus, since a low level signal is supplied to the NAND circuit ND15, the clock signal P5 transitions to a high level at time T6 as shown in FIG. 5 (e).
[0060]
Since all three signals input to the NAND circuit ND1 are at a high level, the clock signal P1 transitions to a low level at time T7 as shown in FIG. 5A.
[0061]
Similarly, as shown in FIGS. 5A to 5F, the levels of the clock signals P1 to P6 sequentially change at a predetermined timing. For example, during one cycle T from time T4 to time T10 when the clock signal P1 changes from the low level to the high level, the clock signals P5 and P3 sequentially change from the low level to the high level every period (T / 3). To do.
[0062]
As described above, according to the oscillator according to the second embodiment of the present invention, the three-phase clock signals P1, P3, and P5 having a uniform phase difference with high accuracy can be generated with a simple configuration.
[Embodiment 3]
FIG. 6 is a diagram for explaining the configuration and operation of an oscillator according to Embodiment 3 of the present invention. As shown in FIG. 6, the oscillator according to the third embodiment includes six NAND circuits ND21 to ND26 sequentially connected in a ring shape. Clock signals P1 to P6 are output from the output nodes of the NAND circuits ND21 to ND26. Is output.
[0063]
Here, in the oscillator shown in FIG. 6, six NAND circuits each having four input terminals are connected in a ring shape, and the output nodes of the NAND circuits ND21 to ND26 are input terminals to the NAND circuit. Each is connected to the input node of each NAND circuit up to 4 which is the number.
[0064]
That is, for example, the output node of the NAND circuit ND21 is the input node of the NAND circuit ND22 connected first, the input node of the NAND circuit ND23 connected second, and the NAND circuit ND24 connected third. Are connected to the NAND circuit ND25 connected four times ahead. Similarly, the output node of the NAND circuit ND26 is the input node of the NAND circuit ND21 connected first, the input node of the NAND circuit ND22 connected second, and the NAND circuit ND23 connected third. And the NAND circuit ND24 connected four times ahead. Thus, the oscillator shown in FIG. 6 satisfies the first condition.
[0065]
Next, in the ring oscillator shown in FIG. 6, the number of stages is 6, and the number obtained by adding 1 to the number of input terminals of the NAND circuits ND21 to ND26 is 5. Therefore, the number of stages is 1 added to the number of input terminals. It is not a multiple of the number. From this, it can be seen that the oscillator shown in FIG. 6 is a circuit that satisfies the second condition and performs an oscillation operation.
[0066]
In the ring oscillator shown in FIG. 6, since the greatest common divisor of the number of input terminals plus 1 and the number of stages is 1, the number of stages is an even multiple of 6 times the greatest common divisor. The
[0067]
From the above, it can be seen that the oscillator according to the second embodiment shown in FIG. 4 satisfies the first to third conditions.
[0068]
Here, since the quotient obtained by dividing the number of stages by the greatest common divisor is 6, a six-phase clock signal is generated in the oscillator shown in FIG. Further, as can be seen from the fact that the quotient obtained by dividing the number of input terminals plus 1 by the greatest common divisor is 5, the pulse signal has 5 rings during one cycle of the output clock signal. It turns out that it goes around only one lap.
[0069]
In the following, the operation of the oscillator shown in FIG. 6 will be described. When a signal having a logical value of 0, for example, is output from the NAND circuit ND21 in the initial state, the signal is output from the oscillator as the clock signal P1 and supplied from the NAND circuit ND22 to the NAND circuit ND25. As a result, a signal having a logical value of 1 is output from the NAND circuit ND22 to the NAND circuit ND25. Therefore, as shown in FIG. 6, clock signals P2 to P5 having a logical value of 1 are output from the oscillator.
[0070]
At this time, since the NAND circuit ND26 is supplied with signals having a logical value of 1 from the NAND circuits ND22 to ND25, the NAND circuit ND26 outputs a signal having a logical value of 0. As a result, as shown in FIG. 6, a clock signal P6 having a logical value of 0 is output from the oscillator.
[0071]
Similarly to the above, since the signal of logical value 0 output from the NAND circuit ND26 is supplied from the NAND circuit ND21 to the NAND circuit ND24, signals of logical value 1 are output from the NAND circuits ND21 to ND24. The Thus, clock signals P1 to P4 having a logical value of 1 are output from the oscillator.
[0072]
Further, since a signal having a logical value 1 is supplied from the NAND circuits ND21 to ND24 to the NAND circuit ND25, a signal having a logical value 0 is output. Thus, a clock signal P5 having a logical value of 0 is output from the oscillator.
[0073]
Therefore, as shown in FIG. 6, the logical values of the clock signals P1 to P6 change with time so that the pattern (0, 1, 1, 1, 1) is repeated sequentially. Here, assuming that the time for sequentially generating the clock signal P6 from the clock signal P1 is one cycle, as shown in FIG. 6, the clock signal P1 having the logical value 0 which is the initial value from the NAND circuit ND21 again in the sixth cycle. Will be output. Thus, the output pattern up to the fifth cycle is repeated between the sixth cycle and the fifth cycle.
[0074]
The generation timings of the clock signals P1 to P6 are shown in FIGS. As shown in FIG. 7A, when the clock signal P1 transitions to the low level (L) at time T1, as shown in FIG. 7B, the clock signal P2 output from the NAND circuit ND22 at time T2. Transits to a high level (H). As a result, the four signals input to the NAND circuit ND26 are both at the high level, so that the clock signal P6 transitions to the low level at time T3 as shown in FIG. 7 (f). Then, as shown in FIG. 7A, the clock signal P1 transitions to a high level at time T4.
[0075]
At this time, since the four signals input to the NAND circuit ND25 are both at the high level, as shown in FIG. 7E, the clock signal P5 transitions to the low level at time T5. Thus, since the low level signal is supplied to the NAND circuit ND26, the clock signal P6 transitions to the high level at time T6 as shown in FIG. 7 (f).
[0076]
Since the four signals input to the NAND circuit ND24 are both at the high level, the clock signal P4 changes to the low level at time T7 as shown in FIG. 7D.
[0077]
Similarly, as shown in FIGS. 7A to 7F, the levels of the clock signals P1 to P6 sequentially change at a predetermined timing. For example, during one period T from time T4 to time T16 when the clock signal P1 transitions from the low level to the high level, the clock signals P6, P5, P4, P3, and P2 are sequentially generated every period (T / 6). Transition from low level to high level.
[0078]
As described above, according to the oscillator according to the third embodiment of the present invention, the even-numbered (six-phase) clock signals P1 to P6 having a uniform phase difference can be generated with a simple configuration. The same effect as the oscillator according to the first embodiment can be obtained.
[Embodiment 4]
FIG. 8 is a circuit diagram showing a configuration of an oscillator according to Embodiment 4 of the present invention. As shown in FIG. 8, the oscillator according to the fourth embodiment of the present invention is (2 ^N ) NAND circuits ND1 to ND (2 ^N ) Are sequentially connected in a ring shape, and NAND circuits ND1 to ND (2 ^N ) From the output node of the clock signals P1 to P (2 ^N ) Is output. The N is an integer of 2 or more.
[0079]
Here, in the oscillator shown in FIG. 8, each NAND circuit having two input terminals is (2 ^N ) Connected in a ring shape, each NAND circuit ND1 to ND (2 ^N ) Are connected to the input nodes of the NAND circuits up to 2 which is the number of input terminals with respect to the NAND circuit.
[0080]
That is, for example, the output node of the NAND circuit ND1 is connected to the input node of the NAND circuit ND2 connected one ahead and the input node of the NAND circuit ND3 connected two ahead. Similarly, NAND circuit ND (2 ^N ) Are connected to the input node of the NAND circuit ND1 connected one ahead and the input node of the NAND circuit ND2 connected two ahead. Thus, the oscillator shown in FIG. 8 satisfies the first condition.
[0081]
Next, in the ring oscillator shown in FIG. ^N ), NAND circuits ND1 to ND (2 ^N ), The number obtained by adding 1 to the number of input terminals is 3, so the number of stages is not a multiple of the number obtained by adding 1 to the number of input terminals. From this, it can be seen that the oscillator shown in FIG. 8 is a circuit that satisfies the second condition and performs an oscillation operation.
[0082]
Further, in the ring oscillator shown in FIG. 8, since the greatest common divisor of the number of input terminals plus 1 and the number of stages is 1, the number of stages is equal to (2 ^N ) Times and even times.
[0083]
As described above, the oscillator according to the fourth embodiment shown in FIG. 8 satisfies all the first to third conditions, and has the same effect as the oscillator according to the first embodiment.
[0084]
The quotient obtained by dividing the number of steps by the greatest common divisor is (2 ^N Therefore, in the oscillator shown in FIG. ^N ) Phase clock signal is generated. Further, since the quotient obtained by dividing the number of input terminals plus 1 by the greatest common divisor is 3, the pulse signal circulates the ring only three times during one cycle of the output clock signal. I understand that.
[0085]
The above is an oscillator according to an embodiment of the present invention configured using a NAND circuit, but is an oscillator that generates an even-phase clock signal configured by a NAND circuit, and has the number of ring stages and the number of phases of the clock signal. The configuration example of the oscillator in the case of coincidence is summarized as follows.
[0086]
[Table 1]

Table 1 shows combinations of the number of input terminals and the number of ring stages of a NAND circuit for realizing an oscillator satisfying the first to third conditions with the simplest configuration. For example, the first embodiment corresponds to the case where the number of input terminals is 2 and the number of ring stages is 8, and the third embodiment corresponds to the case where the number of input terminals is 4 and the number of ring stages is 6. Become.
[0087]
Here, the combination is selected so that (the number of input terminals + 1) shown in the center of Table 1 is the smallest prime number other than the factor of the number of ring stages shown at the left end.
[Embodiment 5]
Although the oscillators according to the first to fourth embodiments are each configured using a NAND circuit, the oscillator according to the embodiment of the present invention can also be configured with other logic circuits. That is, for example, by replacing the NAND circuit in the above embodiment with a NOR circuit according to Domorgan's law, an oscillator having the same operation and effect can be realized. A specific example will be described below.
[0088]
FIG. 9 is a diagram showing the configuration and operation of the oscillator according to the fifth embodiment obtained by replacing the NAND circuits ND1 to ND8 shown in FIG. 1 with the NOR circuits NR1 to NR8. FIG. 9 shows the operation in the case where the clock signal P1 having the logical value 1 is output from the NOR circuit NR1 as the initial value.
[0089]
Further, FIG. 10 shows time changes of the clock signals P1 to P8 output from the NOR circuits NR1 to NR8 shown in FIG.
[0090]
Therefore, as shown in FIG. 9 and FIG. 10, the oscillator according to the fifth embodiment operates in the same manner as the oscillator according to the first embodiment, and therefore has the same effect as the oscillator according to the first embodiment. Obtainable.
[Embodiment 6]
FIG. 11 is a diagram showing a configuration and operation of an oscillator according to the sixth embodiment obtained by replacing NAND circuits ND21 to ND26 shown in FIG. 6 with NOR circuits NR11 to NR16. FIG. 11 shows an operation when the clock signal P1 having a logical value 1 is output from the NOR circuit NR11 as an initial value.
[0091]
Further, FIG. 12 shows time changes of the clock signals P1 to P6 output from the NOR circuits NR11 to NR16 shown in FIG.
[0092]
Therefore, as shown in FIG. 11 and FIG. 12, the oscillator according to the sixth embodiment operates in the same manner as the oscillator according to the third embodiment, and therefore has the same effect as the oscillator according to the third embodiment. Obtainable.
[Embodiment 7]
13 shows NAND circuits ND1 to ND (2) shown in FIG. ^N ) NOR circuits NR1 to NR (2 ^N ) Is a circuit diagram showing a configuration of the oscillator according to the seventh embodiment obtained by replacing with). The N is an integer of 2 or more.
[0093]
The oscillator according to the seventh embodiment operates in the same manner as the oscillator according to the fourth embodiment, and can obtain the same effect as the oscillator according to the fourth embodiment.
[0094]
【The invention's effect】
According to the oscillator of the present invention, it is possible to obtain a multi-phase clock signal having a uniform phase difference with high accuracy by a simple configuration.
[0095]
Here, the number of logic circuits constituting the oscillator is not a multiple of the number obtained by adding 1 to the number of input terminals, but an even multiple of the greatest common divisor of the number obtained by adding 1 to the number of input terminals and the number. Thus, it is possible to easily obtain an even-phase clock signal in which the phase difference is made uniform with high accuracy.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining the configuration and operation of an oscillator according to a first embodiment of the present invention.
FIG. 2 is a waveform diagram showing an operation of the oscillator shown in FIG.
FIG. 3 is a diagram for explaining the configuration and operation of an oscillator that does not satisfy the oscillation requirements according to the embodiment of the present invention;
FIG. 4 is a diagram for explaining the configuration and operation of an oscillator according to a second embodiment of the present invention.
FIG. 5 is a waveform diagram showing an operation of the oscillator shown in FIG. 4;
FIG. 6 is a diagram for explaining the configuration and operation of an oscillator according to a third embodiment of the present invention.
7 is a waveform diagram showing an operation of the oscillator shown in FIG. 6. FIG.
FIG. 8 is a circuit diagram showing a configuration of an oscillator according to a fourth embodiment of the present invention.
FIG. 9 is a diagram for explaining the configuration and operation of an oscillator according to a fifth embodiment of the present invention.
10 is a waveform diagram showing an operation of the oscillator shown in FIG. 9. FIG.
FIG. 11 is a diagram for explaining the configuration and operation of an oscillator according to a sixth embodiment of the present invention.
12 is a waveform diagram showing an operation of the oscillator shown in FIG. 11. FIG.
FIG. 13 is a circuit diagram showing a configuration of an oscillator according to a seventh embodiment of the present invention.
[Explanation of symbols]
ND1 to ND8, ND11 to ND16, ND21 to ND26, ND (2 ^N -1), ND (2 ^N NAND circuit, NR1 to NR8, NR11 to NR16, NR (2 ^N -1), NR (2 ^N ) NOR circuit.

Claims

同じ入力端子数を有する複数の論理回路がリング状に接続された発振器であって、
前記論理回路は偶数個従属接続され、各々の前記論理回路の出力ノードは前記入力端子数だけ後段に接続された前記論理回路までの各々の前記論理回路の入力ノードに接続されたことを特徴とする発振器。An oscillator in which a plurality of logic circuits having the same number of input terminals are connected in a ring shape,
An even number of the logic circuits are connected in cascade , and an output node of each of the logic circuits is connected to an input node of each of the logic circuits up to the logic circuit connected to the subsequent stage by the number of input terminals. Oscillator.

前記論理回路の個数は、前記入力端子数に１を足した数の倍数でないと共に、前記入力端子数に１を足した数と前記個数との最大公約数の偶数倍とされることを特徴とする請求項１に記載の発振器。The number of the logic circuits is not a multiple of the number obtained by adding 1 to the number of input terminals, and is an even multiple of the greatest common divisor of the number obtained by adding 1 to the number of input terminals and the number. The oscillator according to claim 1.

前記論理回路はNAND回路からなる請求項１に記載の発振器。The oscillator according to claim 1, wherein the logic circuit is a NAND circuit.

前記論理回路はNOR回路からなる請求項１に記載の発振器。The oscillator according to claim 1, wherein the logic circuit comprises a NOR circuit.