JP3849271B2 - １ビットｄ／ａ変換器の入力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換する１ビットＤ／Ａ変換器の入力回路に関する。
【０００２】
【従来の技術】
ＣＤ（Compact Disc) ではオーディオ信号を、あらかじめ、ディジタル化してＣＤに記録するのに、ＰＣＭ(Pulse Code Modulation) 方式を用いている。
ＣＤにオーディオ信号を記録するには、一定のサンプリング周期でオーディオ信号のレベルを検出し、この検出値を整数値に丸め、これを２進数に変換する。次いで、誤り訂正のための冗長ビットを付加し、ＣＤに記録するのに適した信号に変調してＣＤに記録する。
ＣＤからの再生は、ディスクに記録された信号を読み取り、この信号に対して変調規則の逆変換（復調）を行い、誤り訂正回路により誤りを訂正した後、２進数を量子化レベルに戻すＤ／Ａ変換を行なう。
この信号をローパスフィルタに通すことにより、ディスクに記録されたオーディオ信号が復元される。
【０００３】
ＣＤ再生装置では、オーディオ信号の再生速度を遅くしたり速くしたりする可変速再生機能を有するものがあるが、その時のＰＣＭデータは再生速度の変化に応じて周波数が変化する。
このＰＣＭデータの周波数の変化に応じて、再生装置システムのマスタクロックやＬchやＲchを示すＬＲＣＫ信号などの周波数を再生速度の変化に合わせて変化させ、これらをＤ／Ａ変換器に入力してＤ／Ａ変換器の変換レートを変化させれば可変速再生は実現できる。
【０００４】
【発明が解決しようとする課題】
一方、最近においては、ＣＤ再生装置のコスト等の観点から上述のＤ／Ａ変換に用いるＤ／Ａ変換器には、いわゆる１ビットＤ／Ａ変換器が多用されてきている。
この１ビットＤ／Ａ変換器は、構成が簡単であり、ゼロクロス歪みを生じない等の特徴を有し、マルチビットＤ／Ａ変換器よりもいわゆる直線性に優れた変換が可能となる。また、１ビットＤ／Ａ変換器の信号の精度はクロックの精度によって決まる。すなわち、１ビットＤ／Ａ変換器を構成するコンデンサのオン／オフを指示するクロックの精度によって１ビットＤ／Ａ変換器の信号の精度は決まる。
従来においては、１ビットＤ／Ａ変換器を使用したＣＤ再生装置において上述の可変速再生を行なおうとした場合には、１ビットＤ／Ａ変換器には順次シリアルデータが入力されるため、再生装置システムのマスタクロックを水晶発振子ではなく、電圧制御発振器等の可変周波数発振器を利用した回路で生成する必要があった。
この可変周波数発振器は、水晶発振子に比べクロック信号にジッターが多く、精度が劣る。このため、可変周波数発振器を用いた場合には、１ビットＤ／Ａ変換器の出力にホワイトノイズが発生し、Ｓ／Ｎ比性能の劣化を引き起こす。
【０００５】
本発明は、上述の問題に鑑みてなされたものであって、１ビットＤ／Ａ変換器に対する入力信号の入力レートが変化しても１ビットＤ／Ａ変換器のＳ／Ｎ比性能を劣化させることなくＤ／Ａ変換が可能な１ビットＤ／Ａ変換器の入力回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、任意の入力レートで入力されるシリアルデータからなる入力信号を基準クロックの所定倍に分周した第１のクロックに同期してアナログ信号に変換する１ビットＤ／Ａ変換器の入力回路であって、前記入力信号の入力レートに応じて当該入力信号を所定ビット長のパラレルデータに逐次変換しこれを出力するシリアル／パラレル変換手段と、前記入力信号の入力レートに応じて周波数が変化する第２のクロックと該第２のクロックと前記入力信号に同期したチャンネルクロックとから生成された第３のクロックをロード信号として前記シリアル／パラレル変換手段から出力された前記パラレルデータを記憶する保持手段と、前記保持手段に保持されたパラレルデータを、前記基準クロックを所定倍に分周した固定周波数の第４のクロックに同期して記録し、記録したデータをシリアルデータとして前記第１のクロックに同期して前記１ビットＤ／Ａ変換器に順次出力するパラレル／シリアル変換手段と
を有する。
【０００７】
本発明では、シリアルデータである入力信号を入力レートに応じてシリアル／パラレル変換手段によって所定ビット長のパラレルデータに変換して保持手段に出力することにより、保持手段にはパラレルデータが記憶され、入力信号の入力レートに応じて逐次更新されることになる。
一方、パラレル／シリアル変換手段は常に第１のクロックに同期して保持手段からパラレルデータを読み出し、これをシリアルデータとして１ビットＤ／Ａ変換器に出力する。
このため、入力信号の入力レートが変更されても、１ビットＤ／Ａ変換器には一定の入力レートでデータが入力されることになる。
また、入力信号の入力レートが変更されても、１ビットＤ／Ａ変換器は一定の周期でＤ／Ａ変換することができる。
【０００８】
本発明では、前記シリアル／パラレル変換手段は、クロック端子に入力される前記入力信号の入力レートに応じて周波数が変化する第２のクロックに同期して入力端子の入力状態を記憶保持し、次に入力される前記第２のクロックに同期して出力端子にこの記憶データを出力する一時記憶回路を前記パラレルデータのビット長に対応する個数有し、前記一時記憶回路は出力端子と入力端子とが相互に直列接続され、一端の一時記憶回路の入力端子には、前記入力信号が入力され、前記一時記憶回路の各々の出力端子は前記保持手段に接続されている。
【０００９】
本発明は、前記入力信号を前記基準クロックに同期させる同期回路を前記入力回路の前段にさらに有する。
【００１０】
前記同期回路は、クロック端子に入力される前記基準クロックに同期して入力端子の入力状態を記憶保持し、次に入力されるクロックに同期して出力端子にこの記憶データを出力する一時記憶回路からなる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の入力回路を１ビットＤ／Ａ変換器に適用した場合のブロック図である。なお、本実施形態では、１ビットＤ／Ａ変換器３がＣＤ再生装置のディジタルオーディオ信号をアナログ信号に変換する構成部品として使用されている場合について説明する。
図１において、入力回路１には、Ｄ型フリップ−フロップ回路７，８，９を介してＰＣＭ（パルス・コード・モジュレーション）、ＢＣＫ（ビットクロック）、ＬＲＣＫ（左右チャンネルクロック）の各信号が入力されている。
ＰＣＭ信号は、所定のサンプリング間隔でサンプリングしたオーディオ信号のレベルをパルス符号化したデータである。ＣＤに記録されたデータを再生することにより得られる。ＰＣＭ信号は、１サンプリングで１６ビットの分解能を持つ一般的なオーディオフォーマットに対応している。
ＢＣＫ信号は、各ＰＣＭデータが出力される毎にこれに同期して出力される信号である。
ＬＲＣＫ信号は、左右いずれのチャンネルのデータかを指示する信号であって、１６個のＰＣＭデータの出力に同期して変化する信号である。
ＣＤ再生装置が可変速再生を行なった場合には、上記のＰＣＭ信号、ＢＣＫ信号、ＬＲＣＫ信号が再生装置の再生速度に比例して周波数が変化する。
【００１２】
Ｄ型フリップ−フロップ回路７，８，９は、各々のクロック端子に入力されるクロックに同期して、入力端子Ｄの入力状態を記憶保持し、次のクロックに同期して出力端子Ｑに記憶状態を出力する回路である。
したがって、Ｄ型フリップ−フロップ回路７の出力端子Ｑから出力されるＰＣＭＤＴ信号、Ｄ型フリップ−フロップ回路８の出力端子Ｑから出力されるＢＣＫＩ信号およびＤ型フリップ−フロップ回路９から出力されるＬＲＣＫＩ信号は、水晶発振子５から出力される基準クロックＢＣに同期した信号となる。
【００１３】
入力回路１から１ビットＤ／Ａ変換器３に出力される信号は、シリアルデータであるＰＣＭＤＴＯ信号であり、このＰＣＭＤＴＯ信号はＣＤ再生装置の再生速度が変化しても周波数が一定の信号である。
【００１４】
１ビットＤ／Ａ変換器３には、水晶発振子５からの基準クロックＢＣが入力され、この基準クロックＢＣを基準に動作する。
１ビットＤ／Ａ変換器３は、ＰＣＭデータのＲｃｈ，Ｌｃｈについてアナログに変換されたデータを図示しないアンプに出力する。
【００１５】
１／８分周回路１０は、水晶発振子５からの基準クロックＢＣが入力され、基準クロックＢＣを１／８に分周して、ＢＣＫＯ信号として入力回路１および１ビットＤ／Ａ変換器３に出力する。
１ビットＤ／Ａ変換器３は、ＢＣＫＯ信号の有するクロック周期でＤ／Ａ変換を行なう。
１／３２分周回路１０は、１／８分周回路１０からのＢＣＫＯ信号を１／３２に分周して、ＬＲＣＫＯＢ信号として入力回路１に出力する。
したがって、基準クロックＢＣ、ＢＣＫＯ信号およびＬＲＣＫＯＢ信号は常に一定の周波数の信号である。
【００１６】
図２は、上記の入力回路１の具体的な回路の一例である。
図２において、入力回路１は、１６個のＤ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６と、ＲｃｈＰ／Ｐレジスタ１４と、ＬｃｈＰ／Ｐレジスタ１５と、ＲｃｈＰ／Ｓレジスタ１６と、ＬｃｈＰ／Ｓレジスタ１７とを有している。
【００１７】
Ｄ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６は、クロック端子に入力されるクロックに同期して、入力端子Ｄの入力状態を記憶保持し、次のクロックに同期して出力端子Ｑに記憶状態を出力する回路である。
Ｄ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６は、出力端子Ｑと入力端子Ｄとが相互に直列に接続され、各クロック端子には、上述したＢＣＫＩ信号が入力されている。
１６個のＤ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６のうち、一端のＤ型フリップ−フロップ回路ＦＦ１の入力端子Ｄには、ＰＣＭＤＴ信号が入力されている。
１６個のＤ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６の出力端子Ｄは、それぞれＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５の入力端子に接続されている。
したがって、Ｄ型フリップ−フロップ回路ＦＦ１の入力端子Ｄに入力されるシリアルデータからなるＰＣＭＤＴ信号は、Ｄ型フリップ−フロップ回路ＦＦ１からＤ型フリップ−フロップ回路ＦＦ１６に向けて順次シフトしていく。
【００１８】
ＲｃｈＰ／Ｐレジスタ１４は、１６個のＤ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６の各出力端子Ｑの出力データを、ＬＤ端子へのＲＣＬＤＩ信号の入力に応じて１６ビットのパラレルデータとしてロードし保持する。
また、ＲｃｈＰ／Ｐレジスタ１４に保持されたデータは、パラレルデータとしてＲｃｈＰ／Ｓレジスタ１６によって読み出し可能となっている。
ＬｃｈＰ／Ｐレジスタ１５は、ＬＤ端子へのＬＣＬＤＩ信号の入力に応じて１６ビットのパラレルデータとしてロードし保持する。
また、ＬｃｈＰ／Ｐレジスタ１５に保持されたデータは、パラレルデータとしてＬｃｈＰ／Ｓレジスタ１７によって読み出し可能となっている。
なお、ＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５は、クロック端子にＢＣＫＩ信号が入力されており、ＢＣＫＩ信号に同期して駆動される。
【００１９】
ＲｃｈＰ／Ｓレジスタ１６は、ＲｃｈＰ／Ｐレジスタ１４に保持された１６ビットのパラレルデータをＬＤ端子へのＲＣＬＤＯ信号の入力に応じてロードする。
そして、このパラレルデータをクロック端子へ入力されるＢＣＫＯ信号に同期して、シリアルデータとしてアンド回路１９の一方の入力端子に出力する。
したがって、ＲｃｈＰ／Ｓレジスタ１６から出力されるシリアルデータの周波数は、ＢＣＫＯ信号の周波数と同じになる。
なお、ＲＣＬＤＯ信号は後述するように、上述したＬＲＣＫＯＢ信号およびＢＣＫＯ信号から生成される信号である。
【００２０】
ＬｃｈＰ／Ｓレジスタ１７は、ＬｃｈＰ／Ｐレジスタ１５に保持された１６ビットのパラレルデータをＬＤ端子へのＬＣＬＤＯ信号の入力に応じてロードする。
そして、このパラレルデータをクロック端子へ入力されるＢＣＫＯ信号に同期して、シリアルデータとしてアンド回路１８の一方の入力端子に出力する。
したがって、ＬｃｈＰ／Ｓレジスタ１７から出力されるシリアルデータの周波数は、ＢＣＫＯ信号の周波数と同じになる。
なお、ＬＣＬＤＯ信号は後述するように、上述したＬＲＣＫＯＢ信号およびＢＣＫＯ信号から生成される信号である。
【００２１】
アンド回路１８は、一方の入力端子にＬｃｈＰ／Ｓレジスタ１７からのシリアルデータが入力され、他方の入力端子にはＬＲＣＫＯ信号が入力され、これらの論理積をオア回路２０に出力する。
なお、ＬＲＣＫＯ信号は、後述するように、ＬＲＣＫＯＢ信号をＢＣＫＯ信号の一周期分だけディレイさせた信号である。
アンド回路１９は、一方の入力端子にＲｃｈＰ／Ｓレジスタ１６からのシリアルデータが入力され、他方の入力端子にはＬＲＣＫＯ信号をインバータ回路２１によって反転した信号が入力され、これらの論理積をとってオア回路２０に出力する。
オア回路２０は、アンド回路１８およびアンド回路１９の出力の論理和をとって、上述したＰＣＭＤＴＯ信号として１ビットＤ／Ａ変換器３に出力する。
【００２２】
図３は入力回路１がさらに有する回路であって、（ａ）は信号ＬＣＬＤＩおよびＲＣＬＤＩを生成する回路であり、（ｂ）は信号ＬＣＬＤＯおよびＲＣＬＤＯを生成する回路である。
図３（ａ）において、Ｄ型フリップ−フロップ回路２２は、クロック端子に入力されるクロックに同期して、入力端子Ｄの入力状態を記憶保持し、次のクロックに同期して出力端子Ｑに記憶状態を出力し、反転出力端子ＸＱに記憶データの反転を出力する回路である。
Ｄ型フリップ−フロップ回路２２の入力端子には、上述したＬＲＫＣＫＩ信号が入力され、クロック端子にはＢＣＫＩ信号が入力されている。
Ｄ型フリップ−フロップ回路２２の反転出力端子ＸＱは、ノア回路２３およびアンド回路２４の一方の入力端子に接続されている。
ノア回路２３およびアンド回路２４の他方の入力端子には、共にＬＲＣＫＩ信号が入力されている。
ノア回路２３およびアンド回路２４の出力がそれぞれＬＣＬＤＩ信号およびＲＣＬＤＩ信号となり、これらの信号が上述したＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５のＬＤ端子に入力される。
なお、これらのＬＣＬＤＩ信号およびＲＣＬＤＩ信号は、ＣＤ再生装置の再生速度の変化に応じて周波数が変化する信号である。
【００２３】
一方、図３（ｂ）において、Ｄ型フリップ−フロップ回路２５は、クロック端子に入力されるクロックに同期して、入力端子Ｄの入力状態を記憶保持し、次のクロックに同期して出力端子Ｑに記憶データを出力し、反転出力端子ＸＱに記憶データの反転を出力する回路である。
Ｄ型フリップ−フロップ回路２５の入力端子には、ＬＲＣＫＯＢ信号が入力され、クロック端子にはＢＣＫＯ信号が入力されている。
Ｄ型フリップ−フロップ回路２５の出力端子Ｑからの出力がＬＲＣＫＯ信号となる。
Ｄ型フリップ−フロップ回路２５の反転出力端子ＸＱは、ノア回路２６およびアンド回路２７の一方の入力端子にそれぞれ接続されている。
ノア回路２６およびアンド回路２７の他方の入力端子には、ＬＲＣＫＯＢ信号が共に入力されている。
【００２４】
ノア回路２６は、Ｄ型フリップ−フロップ回路２５の反転出力とＬＲＣＫＯＢ信号との排他的論理和をとってＲＣＬＤＯ信号とし、これを上述したＲｃｈＰ／Ｓレジスタ１７に出力する。
アンド回路２７は、Ｄ型フリップ−フロップ回路２５の反転出力とＬＲＣＫＯＢ信号との排他的論理和をとってＬＣＬＤＯ信号とし、これを上述したＬｃｈＰ／Ｓレジスタ１６に出力する。
【００２５】
次に、上記のように構成される入力回路１の動作の一例について、図４に示すタイミングチャートに基づいて説明する。
入力回路１には、図４（ａ）〜（ｃ）に示すようなＢＣＫＩ信号と、このＢＣＫＩ信号に同期したシリアルデータであるＰＣＭＤＴ信号と、ＢＣＫＩ信号の１６周期毎（ＰＣＭＤＴ信号の左右の１６ビットのデータ毎）に交互にハイレベルとローレベルとを繰り返す、すなわち、ＢＣＫＩ信号を１／３２に分周したＬＲＣＫＩ信号とが入力される。
なお、ＢＣＫＩ信号、ＰＣＭＤＴ信号およびＬＲＣＫＩ信号は、水晶発振子５の生成する基準クロックＢＣに同期し、また、基準クロックＢＣの周波数はＢＣＫＩ信号の周波数よりも十分高い。
【００２６】
ＰＣＭＤＴ信号が、図４（ｂ）に示すように、Ｌｃｈの最上位ビットからＲｃｈの最下位ビットに向かう順に入力されると、Ｄ型フリップ−フロップ回路ＦＦ１からＦＦ１６には、図４（ｆ）および（ｇ）に示すような順序で、ＰＣＭデータが一時記憶される。
【００２７】
図３（ａ）に示した回路において、アンド回路２４から出力されるＲＣＬＤＩ信号は、図４（ｄ）に示すように、ＬＲＣＫＩ信号の立ち上がりに同期してＢＣＫＩ信号の１周期分の長さだけハイレベルとなる。
また、ノア回路２３から出力されるＬＣＬＤＩ信号は、図４（ｅ）に示すように、ＬＲＣＫＩ信号の立ち下がりに同期して、ＢＣＫＩ信号の１周期分の長さだけハイレベルとなる。
【００２８】
ＲＣＬＤＩ信号が立ち上がると、図４（ｈ）に示すように、Ｄ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６の出力がＲｃｈＰ／Ｐレジスタ１４にパラレルデータとしてロードされる。
したがって、ＲｃｈＰ／Ｐレジスタ１４にはＲＣＬＤＩ信号の周期でデータが逐次更新される。
ＬＣＬＤＩ信号が立ち上がると、図４（ｉ）に示すように、Ｄ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６の出力がＬｃｈＰ／Ｐレジスタ１５にパラレルデータとしてロードされる。
したがって、ＬｃｈＰ／Ｐレジスタ１５にはＬＣＬＤＩ信号の周期でデータが逐次更新される。
【００２９】
一方、図４（ｏ）および図４（ｊ）に示す、水晶発振子５の基準クロックＢＣを１／８に分周したＢＣＫＯ信号およびこのＢＣＫＯ信号を１／３２に分周したＬＲＣＫＯＢ信号から生成されるＬＲＣＫＯ信号は、図４（ｋ）に示すように、ＬＲＣＫＯＢ信号をＢＣＫＯ信号の一周期分だけ遅延させた信号となる。
【００３０】
また、図３（ｂ）に示した回路では、アンド回路２７から出力されるＬＣＬＤＯ信号は、図４（ｌ）に示すように、１／３２分周回路１１から出力されるＬＲＣＫＯＢ信号の立ち上がりに同期して、ＢＣＫＯ信号の１周期分の長さだけハイレベルとなる。
さらに、ノア回路２６から出力されるＲＣＬＤＯ信号は、図４（ｍ）に示すように、１／３２分周回路１１から出力されるＬＲＣＫＯＢ信号の立ち下がりに同期して、ＢＣＫＯ信号の１周期分の長さだけハイレベルとなる。
【００３１】
ＬＣＬＤＯ信号がハイレベルになると、ＬｃｈＰ／Ｐレジスタ１５に記憶された１６ビットのパラレルデータはＬｃｈＰ／Ｓレジスタ１７にロードされ、ＲＣＬＤＯ信号がハイレベルになると、ＲｃｈＰ／Ｐレジスタ１４に記憶された１６ビットのパラレルデータはＲｃｈＰ／Ｓレジスタ１６にロードされ、図４（ｎ）に示すように、ＢＣＫＯ信号に同期してパラレルデータをシリアルデータとして１ビットＤ／Ａ変換器３に出力する。
【００３２】
したがって、ＬＣＬＤＯ信号、ＲＣＬＤＯ信号およびＢＣＫＯ信号は、常に一定の周波数であり、ＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７には常に一定の周波数でパラレルデータが交互にロードされる。
ＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７にロードされたパラレルデータは、ＢＣＫＯ信号の有するクロック周波数に同期してシリアルデータとして１ビットずつ１ビットＤ／Ａ変換器３に出力される。
１ビットＤ／Ａ変換器３は、１ビットＤ／Ａ変換器３にも入力されるＢＣＫＯ信号のクロックに同期して、入力されるディジタル信号をアナログ信号に順次変換する。
【００３３】
本実施形態の入力回路１では、ＣＤ再生装置の再生速度が基準再生速度よりも速い場合、すなわち、ＢＣＫＩ信号の周波数がＢＣＫＯ信号（周波数一定）よりも高い場合には、１ビットＤ／Ａ変換器３の変換レートが、ＰＣＭ信号の入力レートよりも遅くなる。
このため、入力回路１のＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５に保持されたデータをＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７に読みだす前に、ＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５のデータが更新されることが発生する。
すなわち、１ビットＤ／Ａ変換器３は、何回かおきにＰＣＭデータを取捨することになる。
【００３４】
また、ＣＤ再生装置の再生速度が基準再生速度よりも遅い場合、すなわち、ＢＣＫＩ信号の周波数がＢＣＫＯ信号（周波数一定）よりも低い場合には、１ビットＤ／Ａ変換器３の変換レートが、ＰＣＭ信号の入力レートよりも速くなる。
このため、入力回路１のＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５に保持されたデータをＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７に読みだして１ビットＤ／Ａ変換器３に出力したのち、再度同じデータをＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７に読み出すことが発生する。
すなわち、１ビットＤ／Ａ変換器３は、何回かおきに入力回路１からの前回のデータを連続して変換出力することになる。
【００３５】
たとえば、ＣＤ再生装置の再生速度が徐々に遅くなっていった場合には、図５（ａ）に示すように、ＬＲＣＫＩ信号の周波数は徐々に低くなりパルスの間隔が広がる。
このＬＲＣＫＩ信号の周波数の変化に応じて、ＰＣＭデータおよびＲｃｈＰ／Ｐレジスタ１４，ＬｃｈＰ／Ｐレジスタ１５にロードされるパラレルデータも図５（ｂ）〜（ｄ）に示すようなタイミングで変化する。
【００３６】
一方、ＬＲＣＫＯ信号の周波数は、図５（ｅ）に示すように、ＬＲＣＫＩ信号の周波数の変化に関わらず常に一定である。
したがって、ＬＲＣＫＩ信号の周波数が徐々に低くなると、図５（ｆ），（ｇ）に示すように、ＲｃｈＰ／Ｓレジスタ１６，ＬｃｈＰ／Ｓレジスタ１７に同じデータが続けてロードされる場合が生じる。
このため、１ビットＤ／Ａ変換器３に出力されるシリアルデータであるＰＣＭＤＴＯ信号も、図５（ｈ）に示すように、同じデータを続けて出力する場合が生じる。
【００３７】
上述のＣＤ再生装置の再生速度が徐々に遅くなっていった場合のことを、図形的に考えると、図６に示すようになる。
すなわち、図６のアナログ信号（連続波形）からなる入力波形ＷＩのサンプリングレートを徐々に遅くしていった場合と、ＣＤ再生装置の再生速度を徐々に遅くしていった場合とは等価と考えることができる。
したがって、図６に示すように、サンプリングレートを徐々に遅くなるように入力波形ＷＩをサンプリングして、当該サンプリングレートで本実施形態の入力回路１にデータを入力すると、入力回路１から出力されて１ビットＤ／Ａ変換器３によりＤ／Ａ変換された結果は出力波形ＷＯのようになる。
具体的には、入力波形ＷＩのサンプリングポイントＳＰＩの間隔が比較的狭い場合には、図面左側に示すように、入力波形ＷＩに正確に追従した出力波形ＷＯが得られる。
入力波形ＷＩのサンプリングポイントＳＰＩの間隔が広がってくると、１ビットＤ／Ａ変換器３は、続けて同じデータを出力する場合があり、出力波形ＷＯは入力波形ＷＩからややはずれるが、略追従したものとなる。
すなわち、入力回路１は入力波形ＷＩのサンプリングポイントＳＰＩの間隔が広がってくると、自動的にデータ補間をする。
【００３８】
なお、ＣＤ再生装置の再生速度が徐々に遅くなっていった場合についてのみ説明したが、再生速度が徐々に速くなった場合には、出力波形ＷＯの隣合うサンプリングポイントＳＰＯ間に複数の入力波形ＷＩのサンプリングポイントＳＰＩが存在する場合が生じ、出力波形ＷＯの隣合うサンプリングポイントＳＰＯに直近の入力波形ＷＩのサンプリングポイントＳＰＩの値が出力されることになる。
すなわち、入力回路１は自動的に余分なデータを間引く。
【００３９】
以上のように、本実施形態によれば、１ビットＤ／Ａ変換器３を駆動するクロックに水晶発振器５から発生される基準クロックＢＣを用いているため１ビットＤ／Ａ変換器３の出力信号の精度は良好に保つことができるとともに、ＣＤ再生装置の再生速度が変化してＰＣＭデータの入力レートが変わっても、入力回路１は、自動的にデータ補間したり、自動的に余分なデータを間引いて常に一定のレートで１ビットＤ／Ａ変換器３にデータを出力することができる。
この結果、ＣＤ再生装置の再生速度が変化しても、１ビットＤ／Ａ変換器の出力にホワイトノイズが発生してＳ／Ｎ比性能の劣化を引き起こすことがない。
【００４０】
なお、上述の実施形態では、入力回路１への入力信号がＣＤ再生装置からのものの場合について説明したが、本発明はこれに限定されるわけではなく、他のＭＤ装置、ＤＡＴ装置等においても同様に適用可能である。
【００４１】
【発明の効果】
本発明の入力回路によれば、１ビットＤ／Ａ変換器への入力信号の入力レートが変化しても、Ｓ／Ｎ比性能の劣化を引き起こすことなく、入力信号の入力波形に略近い１ビットＤ／Ａ変換器の出力波形を得ることができる。
【図面の簡単な説明】
【図１】本発明の入力回路を１ビットＤ／Ａ変換器に適用した場合のブロック図である。
【図２】図１の入力回路１の具体的な回路の一例である。
【図３】図１の入力回路１がさらに有する回路であって、（ａ）は信号ＬＣＬＤＩおよびＲＣＬＤＩを生成する回路であり、（ｂ）は信号ＬＣＬＤＯおよびＲＣＬＤＯを生成する回路である。
【図４】入力回路１の動作の一例を示すタイミングチャートである。
【図５】ＣＤ再生装置の再生速度が徐々に遅くなっていった場合の入力回路１の動作を示すタイミングチャートである。
【図６】入力波形のサンプリングレートを徐々に遅くして本発明の入力回路へ入力した場合の出力波形との関係を示す図である。
【符号の説明】
１…入力回路、３…１ビットＤ／Ａ変換器、５…水晶発振器、７，８，９…Ｄ型フリップ−フロップ回路、１０…１／８分周器、１１…１／３２分周器、１４…ＲｃｈＰ／Ｐレジスタ、１５…ＬｃｈＰ／Ｐレジスタ、１６…ＲｃｈＰ／Ｓレジスタ、１７…ＬｃｈＰ／Ｓレジスタ。
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換する１ビットＤ／Ａ変換器の入力回路に関する。
【０００２】
【従来の技術】
ＣＤ（Compact Disc) ではオーディオ信号を、あらかじめ、ディジタル化してＣＤに記録するのに、ＰＣＭ(Pulse Code Modulation) 方式を用いている。
ＣＤにオーディオ信号を記録するには、一定のサンプリング周期でオーディオ信号のレベルを検出し、この検出値を整数値に丸め、これを２進数に変換する。次いで、誤り訂正のための冗長ビットを付加し、ＣＤに記録するのに適した信号に変調してＣＤに記録する。
ＣＤからの再生は、ディスクに記録された信号を読み取り、この信号に対して変調規則の逆変換（復調）を行い、誤り訂正回路により誤りを訂正した後、２進数を量子化レベルに戻すＤ／Ａ変換を行なう。
この信号をローパスフィルタに通すことにより、ディスクに記録されたオーディオ信号が復元される。
【０００３】
ＣＤ再生装置では、オーディオ信号の再生速度を遅くしたり速くしたりする可変速再生機能を有するものがあるが、その時のＰＣＭデータは再生速度の変化に応じて周波数が変化する。
このＰＣＭデータの周波数の変化に応じて、再生装置システムのマスタクロックやＬchやＲchを示すＬＲＣＫ信号などの周波数を再生速度の変化に合わせて変化させ、これらをＤ／Ａ変換器に入力してＤ／Ａ変換器の変換レートを変化させれば可変速再生は実現できる。
【０００４】
【発明が解決しようとする課題】
一方、最近においては、ＣＤ再生装置のコスト等の観点から上述のＤ／Ａ変換に用いるＤ／Ａ変換器には、いわゆる１ビットＤ／Ａ変換器が多用されてきている。
この１ビットＤ／Ａ変換器は、構成が簡単であり、ゼロクロス歪みを生じない等の特徴を有し、マルチビットＤ／Ａ変換器よりもいわゆる直線性に優れた変換が可能となる。また、１ビットＤ／Ａ変換器の信号の精度はクロックの精度によって決まる。すなわち、１ビットＤ／Ａ変換器を構成するコンデンサのオン／オフを指示するクロックの精度によって１ビットＤ／Ａ変換器の信号の精度は決まる。
従来においては、１ビットＤ／Ａ変換器を使用したＣＤ再生装置において上述の可変速再生を行なおうとした場合には、１ビットＤ／Ａ変換器には順次シリアルデータが入力されるため、再生装置システムのマスタクロックを水晶発振子ではなく、電圧制御発振器等の可変周波数発振器を利用した回路で生成する必要があった。
この可変周波数発振器は、水晶発振子に比べクロック信号にジッターが多く、精度が劣る。このため、可変周波数発振器を用いた場合には、１ビットＤ／Ａ変換器の出力にホワイトノイズが発生し、Ｓ／Ｎ比性能の劣化を引き起こす。
【０００５】
本発明は、上述の問題に鑑みてなされたものであって、１ビットＤ／Ａ変換器に対する入力信号の入力レートが変化しても１ビットＤ／Ａ変換器のＳ／Ｎ比性能を劣化させることなくＤ／Ａ変換が可能な１ビットＤ／Ａ変換器の入力回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、任意の入力レートで入力されるシリアルデータからなる入力信号を基準クロックの所定倍に分周した第１のクロックに同期してアナログ信号に変換する１ビットＤ／Ａ変換器の入力回路であって、前記入力信号の入力レートに応じて当該入力信号を所定ビット長のパラレルデータに逐次変換しこれを出力するシリアル／パラレル変換手段と、前記入力信号の入力レートに応じて周波数が変化する第２のクロックと該第２のクロックと前記入力信号に同期したチャンネルクロックとから生成された第３のクロックをロード信号として前記シリアル／パラレル変換手段から出力された前記パラレルデータを記憶する保持手段と、前記保持手段に保持されたパラレルデータを、前記基準クロックを所定倍に分周した固定周波数の第４のクロックに同期して記録し、記録したデータをシリアルデータとして前記第１のクロックに同期して前記１ビットＤ／Ａ変換器に順次出力するパラレル／シリアル変換手段と
を有する。
【０００７】
本発明では、シリアルデータである入力信号を入力レートに応じてシリアル／パラレル変換手段によって所定ビット長のパラレルデータに変換して保持手段に出力することにより、保持手段にはパラレルデータが記憶され、入力信号の入力レートに応じて逐次更新されることになる。
一方、パラレル／シリアル変換手段は常に第１のクロックに同期して保持手段からパラレルデータを読み出し、これをシリアルデータとして１ビットＤ／Ａ変換器に出力する。
このため、入力信号の入力レートが変更されても、１ビットＤ／Ａ変換器には一定の入力レートでデータが入力されることになる。
また、入力信号の入力レートが変更されても、１ビットＤ／Ａ変換器は一定の周期でＤ／Ａ変換することができる。
【０００８】
本発明では、前記シリアル／パラレル変換手段は、クロック端子に入力される前記入力信号の入力レートに応じて周波数が変化する第２のクロックに同期して入力端子の入力状態を記憶保持し、次に入力される前記第２のクロックに同期して出力端子にこの記憶データを出力する一時記憶回路を前記パラレルデータのビット長に対応する個数有し、前記一時記憶回路は出力端子と入力端子とが相互に直列接続され、一端の一時記憶回路の入力端子には、前記入力信号が入力され、前記一時記憶回路の各々の出力端子は前記保持手段に接続されている。
【０００９】
本発明は、前記入力信号を前記基準クロックに同期させる同期回路を前記入力回路の前段にさらに有する。
【００１０】
前記同期回路は、クロック端子に入力される前記基準クロックに同期して入力端子の入力状態を記憶保持し、次に入力されるクロックに同期して出力端子にこの記憶データを出力する一時記憶回路からなる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の入力回路を１ビットＤ／Ａ変換器に適用した場合のブロック図である。なお、本実施形態では、１ビットＤ／Ａ変換器３がＣＤ再生装置のディジタルオーディオ信号をアナログ信号に変換する構成部品として使用されている場合について説明する。
図１において、入力回路１には、Ｄ型フリップ−フロップ回路７，８，９を介してＰＣＭ（パルス・コード・モジュレーション）、ＢＣＫ（ビットクロック）、ＬＲＣＫ（左右チャンネルクロック）の各信号が入力されている。
ＰＣＭ信号は、所定のサンプリング間隔でサンプリングしたオーディオ信号のレベルをパルス符号化したデータである。ＣＤに記録されたデータを再生することにより得られる。ＰＣＭ信号は、１サンプリングで１６ビットの分解能を持つ一般的なオーディオフォーマットに対応している。
ＢＣＫ信号は、各ＰＣＭデータが出力される毎にこれに同期して出力される信号である。
ＬＲＣＫ信号は、左右いずれのチャンネルのデータかを指示する信号であって、１６個のＰＣＭデータの出力に同期して変化する信号である。
ＣＤ再生装置が可変速再生を行なった場合には、上記のＰＣＭ信号、ＢＣＫ信号、ＬＲＣＫ信号が再生装置の再生速度に比例して周波数が変化する。
【００１２】
Ｄ型フリップ−フロップ回路７，８，９は、各々のクロック端子に入力されるクロックに同期して、入力端子Ｄの入力状態を記憶保持し、次のクロックに同期して出力端子Ｑに記憶状態を出力する回路である。
したがって、Ｄ型フリップ−フロップ回路７の出力端子Ｑから出力されるＰＣＭＤＴ信号、Ｄ型フリップ−フロップ回路８の出力端子Ｑから出力されるＢＣＫＩ信号およびＤ型フリップ−フロップ回路９から出力されるＬＲＣＫＩ信号は、水晶発振子５から出力される基準クロックＢＣに同期した信号となる。
【００１３】
入力回路１から１ビットＤ／Ａ変換器３に出力される信号は、シリアルデータであるＰＣＭＤＴＯ信号であり、このＰＣＭＤＴＯ信号はＣＤ再生装置の再生速度が変化しても周波数が一定の信号である。
【００１４】
１ビットＤ／Ａ変換器３には、水晶発振子５からの基準クロックＢＣが入力され、この基準クロックＢＣを基準に動作する。
１ビットＤ／Ａ変換器３は、ＰＣＭデータのＲｃｈ，Ｌｃｈについてアナログに変換されたデータを図示しないアンプに出力する。
【００１５】
１／８分周回路１０は、水晶発振子５からの基準クロックＢＣが入力され、基準クロックＢＣを１／８に分周して、ＢＣＫＯ信号として入力回路１および１ビットＤ／Ａ変換器３に出力する。
１ビットＤ／Ａ変換器３は、ＢＣＫＯ信号の有するクロック周期でＤ／Ａ変換を行なう。
１／３２分周回路１０は、１／８分周回路１０からのＢＣＫＯ信号を１／３２に分周して、ＬＲＣＫＯＢ信号として入力回路１に出力する。
したがって、基準クロックＢＣ、ＢＣＫＯ信号およびＬＲＣＫＯＢ信号は常に一定の周波数の信号である。
【００１６】
図２は、上記の入力回路１の具体的な回路の一例である。
図２において、入力回路１は、１６個のＤ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６と、ＲｃｈＰ／Ｐレジスタ１４と、ＬｃｈＰ／Ｐレジスタ１５と、ＲｃｈＰ／Ｓレジスタ１６と、ＬｃｈＰ／Ｓレジスタ１７とを有している。
【００１７】
Ｄ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６は、クロック端子に入力されるクロックに同期して、入力端子Ｄの入力状態を記憶保持し、次のクロックに同期して出力端子Ｑに記憶状態を出力する回路である。
Ｄ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６は、出力端子Ｑと入力端子Ｄとが相互に直列に接続され、各クロック端子には、上述したＢＣＫＩ信号が入力されている。
１６個のＤ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６のうち、一端のＤ型フリップ−フロップ回路ＦＦ１の入力端子Ｄには、ＰＣＭＤＴ信号が入力されている。
１６個のＤ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６の出力端子Ｄは、それぞれＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５の入力端子に接続されている。
したがって、Ｄ型フリップ−フロップ回路ＦＦ１の入力端子Ｄに入力されるシリアルデータからなるＰＣＭＤＴ信号は、Ｄ型フリップ−フロップ回路ＦＦ１からＤ型フリップ−フロップ回路ＦＦ１６に向けて順次シフトしていく。
【００１８】
ＲｃｈＰ／Ｐレジスタ１４は、１６個のＤ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６の各出力端子Ｑの出力データを、ＬＤ端子へのＲＣＬＤＩ信号の入力に応じて１６ビットのパラレルデータとしてロードし保持する。
また、ＲｃｈＰ／Ｐレジスタ１４に保持されたデータは、パラレルデータとしてＲｃｈＰ／Ｓレジスタ１６によって読み出し可能となっている。
ＬｃｈＰ／Ｐレジスタ１５は、ＬＤ端子へのＬＣＬＤＩ信号の入力に応じて１６ビットのパラレルデータとしてロードし保持する。
また、ＬｃｈＰ／Ｐレジスタ１５に保持されたデータは、パラレルデータとしてＬｃｈＰ／Ｓレジスタ１７によって読み出し可能となっている。
なお、ＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５は、クロック端子にＢＣＫＩ信号が入力されており、ＢＣＫＩ信号に同期して駆動される。
【００１９】
ＲｃｈＰ／Ｓレジスタ１６は、ＲｃｈＰ／Ｐレジスタ１４に保持された１６ビットのパラレルデータをＬＤ端子へのＲＣＬＤＯ信号の入力に応じてロードする。
そして、このパラレルデータをクロック端子へ入力されるＢＣＫＯ信号に同期して、シリアルデータとしてアンド回路１９の一方の入力端子に出力する。
したがって、ＲｃｈＰ／Ｓレジスタ１６から出力されるシリアルデータの周波数は、ＢＣＫＯ信号の周波数と同じになる。
なお、ＲＣＬＤＯ信号は後述するように、上述したＬＲＣＫＯＢ信号およびＢＣＫＯ信号から生成される信号である。
【００２０】
ＬｃｈＰ／Ｓレジスタ１７は、ＬｃｈＰ／Ｐレジスタ１５に保持された１６ビットのパラレルデータをＬＤ端子へのＬＣＬＤＯ信号の入力に応じてロードする。
そして、このパラレルデータをクロック端子へ入力されるＢＣＫＯ信号に同期して、シリアルデータとしてアンド回路１８の一方の入力端子に出力する。
したがって、ＬｃｈＰ／Ｓレジスタ１７から出力されるシリアルデータの周波数は、ＢＣＫＯ信号の周波数と同じになる。
なお、ＬＣＬＤＯ信号は後述するように、上述したＬＲＣＫＯＢ信号およびＢＣＫＯ信号から生成される信号である。
【００２１】
アンド回路１８は、一方の入力端子にＬｃｈＰ／Ｓレジスタ１７からのシリアルデータが入力され、他方の入力端子にはＬＲＣＫＯ信号が入力され、これらの論理積をオア回路２０に出力する。
なお、ＬＲＣＫＯ信号は、後述するように、ＬＲＣＫＯＢ信号をＢＣＫＯ信号の一周期分だけディレイさせた信号である。
アンド回路１９は、一方の入力端子にＲｃｈＰ／Ｓレジスタ１６からのシリアルデータが入力され、他方の入力端子にはＬＲＣＫＯ信号をインバータ回路２１によって反転した信号が入力され、これらの論理積をとってオア回路２０に出力する。
オア回路２０は、アンド回路１８およびアンド回路１９の出力の論理和をとって、上述したＰＣＭＤＴＯ信号として１ビットＤ／Ａ変換器３に出力する。
【００２２】
図３は入力回路１がさらに有する回路であって、（ａ）は信号ＬＣＬＤＩおよびＲＣＬＤＩを生成する回路であり、（ｂ）は信号ＬＣＬＤＯおよびＲＣＬＤＯを生成する回路である。
図３（ａ）において、Ｄ型フリップ−フロップ回路２２は、クロック端子に入力されるクロックに同期して、入力端子Ｄの入力状態を記憶保持し、次のクロックに同期して出力端子Ｑに記憶状態を出力し、反転出力端子ＸＱに記憶データの反転を出力する回路である。
Ｄ型フリップ−フロップ回路２２の入力端子には、上述したＬＲＫＣＫＩ信号が入力され、クロック端子にはＢＣＫＩ信号が入力されている。
Ｄ型フリップ−フロップ回路２２の反転出力端子ＸＱは、ノア回路２３およびアンド回路２４の一方の入力端子に接続されている。
ノア回路２３およびアンド回路２４の他方の入力端子には、共にＬＲＣＫＩ信号が入力されている。
ノア回路２３およびアンド回路２４の出力がそれぞれＬＣＬＤＩ信号およびＲＣＬＤＩ信号となり、これらの信号が上述したＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５のＬＤ端子に入力される。
なお、これらのＬＣＬＤＩ信号およびＲＣＬＤＩ信号は、ＣＤ再生装置の再生速度の変化に応じて周波数が変化する信号である。
【００２３】
一方、図３（ｂ）において、Ｄ型フリップ−フロップ回路２５は、クロック端子に入力されるクロックに同期して、入力端子Ｄの入力状態を記憶保持し、次のクロックに同期して出力端子Ｑに記憶データを出力し、反転出力端子ＸＱに記憶データの反転を出力する回路である。
Ｄ型フリップ−フロップ回路２５の入力端子には、ＬＲＣＫＯＢ信号が入力され、クロック端子にはＢＣＫＯ信号が入力されている。
Ｄ型フリップ−フロップ回路２５の出力端子Ｑからの出力がＬＲＣＫＯ信号となる。
Ｄ型フリップ−フロップ回路２５の反転出力端子ＸＱは、ノア回路２６およびアンド回路２７の一方の入力端子にそれぞれ接続されている。
ノア回路２６およびアンド回路２７の他方の入力端子には、ＬＲＣＫＯＢ信号が共に入力されている。
【００２４】
ノア回路２６は、Ｄ型フリップ−フロップ回路２５の反転出力とＬＲＣＫＯＢ信号との排他的論理和をとってＲＣＬＤＯ信号とし、これを上述したＲｃｈＰ／Ｓレジスタ１７に出力する。
アンド回路２７は、Ｄ型フリップ−フロップ回路２５の反転出力とＬＲＣＫＯＢ信号との排他的論理和をとってＬＣＬＤＯ信号とし、これを上述したＬｃｈＰ／Ｓレジスタ１６に出力する。
【００２５】
次に、上記のように構成される入力回路１の動作の一例について、図４に示すタイミングチャートに基づいて説明する。
入力回路１には、図４（ａ）〜（ｃ）に示すようなＢＣＫＩ信号と、このＢＣＫＩ信号に同期したシリアルデータであるＰＣＭＤＴ信号と、ＢＣＫＩ信号の１６周期毎（ＰＣＭＤＴ信号の左右の１６ビットのデータ毎）に交互にハイレベルとローレベルとを繰り返す、すなわち、ＢＣＫＩ信号を１／３２に分周したＬＲＣＫＩ信号とが入力される。
なお、ＢＣＫＩ信号、ＰＣＭＤＴ信号およびＬＲＣＫＩ信号は、水晶発振子５の生成する基準クロックＢＣに同期し、また、基準クロックＢＣの周波数はＢＣＫＩ信号の周波数よりも十分高い。
【００２６】
ＰＣＭＤＴ信号が、図４（ｂ）に示すように、Ｌｃｈの最上位ビットからＲｃｈの最下位ビットに向かう順に入力されると、Ｄ型フリップ−フロップ回路ＦＦ１からＦＦ１６には、図４（ｆ）および（ｇ）に示すような順序で、ＰＣＭデータが一時記憶される。
【００２７】
図３（ａ）に示した回路において、アンド回路２４から出力されるＲＣＬＤＩ信号は、図４（ｄ）に示すように、ＬＲＣＫＩ信号の立ち上がりに同期してＢＣＫＩ信号の１周期分の長さだけハイレベルとなる。
また、ノア回路２３から出力されるＬＣＬＤＩ信号は、図４（ｅ）に示すように、ＬＲＣＫＩ信号の立ち下がりに同期して、ＢＣＫＩ信号の１周期分の長さだけハイレベルとなる。
【００２８】
ＲＣＬＤＩ信号が立ち上がると、図４（ｈ）に示すように、Ｄ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６の出力がＲｃｈＰ／Ｐレジスタ１４にパラレルデータとしてロードされる。
したがって、ＲｃｈＰ／Ｐレジスタ１４にはＲＣＬＤＩ信号の周期でデータが逐次更新される。
ＬＣＬＤＩ信号が立ち上がると、図４（ｉ）に示すように、Ｄ型フリップ−フロップ回路ＦＦ１〜ＦＦ１６の出力がＬｃｈＰ／Ｐレジスタ１５にパラレルデータとしてロードされる。
したがって、ＬｃｈＰ／Ｐレジスタ１５にはＬＣＬＤＩ信号の周期でデータが逐次更新される。
【００２９】
一方、図４（ｏ）および図４（ｊ）に示す、水晶発振子５の基準クロックＢＣを１／８に分周したＢＣＫＯ信号およびこのＢＣＫＯ信号を１／３２に分周したＬＲＣＫＯＢ信号から生成されるＬＲＣＫＯ信号は、図４（ｋ）に示すように、ＬＲＣＫＯＢ信号をＢＣＫＯ信号の一周期分だけ遅延させた信号となる。
【００３０】
また、図３（ｂ）に示した回路では、アンド回路２７から出力されるＬＣＬＤＯ信号は、図４（ｌ）に示すように、１／３２分周回路１１から出力されるＬＲＣＫＯＢ信号の立ち上がりに同期して、ＢＣＫＯ信号の１周期分の長さだけハイレベルとなる。
さらに、ノア回路２６から出力されるＲＣＬＤＯ信号は、図４（ｍ）に示すように、１／３２分周回路１１から出力されるＬＲＣＫＯＢ信号の立ち下がりに同期して、ＢＣＫＯ信号の１周期分の長さだけハイレベルとなる。
【００３１】
ＬＣＬＤＯ信号がハイレベルになると、ＬｃｈＰ／Ｐレジスタ１５に記憶された１６ビットのパラレルデータはＬｃｈＰ／Ｓレジスタ１７にロードされ、ＲＣＬＤＯ信号がハイレベルになると、ＲｃｈＰ／Ｐレジスタ１４に記憶された１６ビットのパラレルデータはＲｃｈＰ／Ｓレジスタ１６にロードされ、図４（ｎ）に示すように、ＢＣＫＯ信号に同期してパラレルデータをシリアルデータとして１ビットＤ／Ａ変換器３に出力する。
【００３２】
したがって、ＬＣＬＤＯ信号、ＲＣＬＤＯ信号およびＢＣＫＯ信号は、常に一定の周波数であり、ＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７には常に一定の周波数でパラレルデータが交互にロードされる。
ＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７にロードされたパラレルデータは、ＢＣＫＯ信号の有するクロック周波数に同期してシリアルデータとして１ビットずつ１ビットＤ／Ａ変換器３に出力される。
１ビットＤ／Ａ変換器３は、１ビットＤ／Ａ変換器３にも入力されるＢＣＫＯ信号のクロックに同期して、入力されるディジタル信号をアナログ信号に順次変換する。
【００３３】
本実施形態の入力回路１では、ＣＤ再生装置の再生速度が基準再生速度よりも速い場合、すなわち、ＢＣＫＩ信号の周波数がＢＣＫＯ信号（周波数一定）よりも高い場合には、１ビットＤ／Ａ変換器３の変換レートが、ＰＣＭ信号の入力レートよりも遅くなる。
このため、入力回路１のＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５に保持されたデータをＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７に読みだす前に、ＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５のデータが更新されることが発生する。
すなわち、１ビットＤ／Ａ変換器３は、何回かおきにＰＣＭデータを取捨することになる。
【００３４】
また、ＣＤ再生装置の再生速度が基準再生速度よりも遅い場合、すなわち、ＢＣＫＩ信号の周波数がＢＣＫＯ信号（周波数一定）よりも低い場合には、１ビットＤ／Ａ変換器３の変換レートが、ＰＣＭ信号の入力レートよりも速くなる。
このため、入力回路１のＲｃｈＰ／Ｐレジスタ１４およびＬｃｈＰ／Ｐレジスタ１５に保持されたデータをＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７に読みだして１ビットＤ／Ａ変換器３に出力したのち、再度同じデータをＲｃｈＰ／Ｓレジスタ１６およびＬｃｈＰ／Ｓレジスタ１７に読み出すことが発生する。
すなわち、１ビットＤ／Ａ変換器３は、何回かおきに入力回路１からの前回のデータを連続して変換出力することになる。
【００３５】
たとえば、ＣＤ再生装置の再生速度が徐々に遅くなっていった場合には、図５（ａ）に示すように、ＬＲＣＫＩ信号の周波数は徐々に低くなりパルスの間隔が広がる。
このＬＲＣＫＩ信号の周波数の変化に応じて、ＰＣＭデータおよびＲｃｈＰ／Ｐレジスタ１４，ＬｃｈＰ／Ｐレジスタ１５にロードされるパラレルデータも図５（ｂ）〜（ｄ）に示すようなタイミングで変化する。
【００３６】
一方、ＬＲＣＫＯ信号の周波数は、図５（ｅ）に示すように、ＬＲＣＫＩ信号の周波数の変化に関わらず常に一定である。
したがって、ＬＲＣＫＩ信号の周波数が徐々に低くなると、図５（ｆ），（ｇ）に示すように、ＲｃｈＰ／Ｓレジスタ１６，ＬｃｈＰ／Ｓレジスタ１７に同じデータが続けてロードされる場合が生じる。
このため、１ビットＤ／Ａ変換器３に出力されるシリアルデータであるＰＣＭＤＴＯ信号も、図５（ｈ）に示すように、同じデータを続けて出力する場合が生じる。
【００３７】
上述のＣＤ再生装置の再生速度が徐々に遅くなっていった場合のことを、図形的に考えると、図６に示すようになる。
すなわち、図６のアナログ信号（連続波形）からなる入力波形ＷＩのサンプリングレートを徐々に遅くしていった場合と、ＣＤ再生装置の再生速度を徐々に遅くしていった場合とは等価と考えることができる。
したがって、図６に示すように、サンプリングレートを徐々に遅くなるように入力波形ＷＩをサンプリングして、当該サンプリングレートで本実施形態の入力回路１にデータを入力すると、入力回路１から出力されて１ビットＤ／Ａ変換器３によりＤ／Ａ変換された結果は出力波形ＷＯのようになる。
具体的には、入力波形ＷＩのサンプリングポイントＳＰＩの間隔が比較的狭い場合には、図面左側に示すように、入力波形ＷＩに正確に追従した出力波形ＷＯが得られる。
入力波形ＷＩのサンプリングポイントＳＰＩの間隔が広がってくると、１ビットＤ／Ａ変換器３は、続けて同じデータを出力する場合があり、出力波形ＷＯは入力波形ＷＩからややはずれるが、略追従したものとなる。
すなわち、入力回路１は入力波形ＷＩのサンプリングポイントＳＰＩの間隔が広がってくると、自動的にデータ補間をする。
【００３８】
なお、ＣＤ再生装置の再生速度が徐々に遅くなっていった場合についてのみ説明したが、再生速度が徐々に速くなった場合には、出力波形ＷＯの隣合うサンプリングポイントＳＰＯ間に複数の入力波形ＷＩのサンプリングポイントＳＰＩが存在する場合が生じ、出力波形ＷＯの隣合うサンプリングポイントＳＰＯに直近の入力波形ＷＩのサンプリングポイントＳＰＩの値が出力されることになる。
すなわち、入力回路１は自動的に余分なデータを間引く。
【００３９】
以上のように、本実施形態によれば、１ビットＤ／Ａ変換器３を駆動するクロックに水晶発振器５から発生される基準クロックＢＣを用いているため１ビットＤ／Ａ変換器３の出力信号の精度は良好に保つことができるとともに、ＣＤ再生装置の再生速度が変化してＰＣＭデータの入力レートが変わっても、入力回路１は、自動的にデータ補間したり、自動的に余分なデータを間引いて常に一定のレートで１ビットＤ／Ａ変換器３にデータを出力することができる。
この結果、ＣＤ再生装置の再生速度が変化しても、１ビットＤ／Ａ変換器の出力にホワイトノイズが発生してＳ／Ｎ比性能の劣化を引き起こすことがない。
【００４０】
なお、上述の実施形態では、入力回路１への入力信号がＣＤ再生装置からのものの場合について説明したが、本発明はこれに限定されるわけではなく、他のＭＤ装置、ＤＡＴ装置等においても同様に適用可能である。
【００４１】
【発明の効果】
本発明の入力回路によれば、１ビットＤ／Ａ変換器への入力信号の入力レートが変化しても、Ｓ／Ｎ比性能の劣化を引き起こすことなく、入力信号の入力波形に略近い１ビットＤ／Ａ変換器の出力波形を得ることができる。
【図面の簡単な説明】
【図１】本発明の入力回路を１ビットＤ／Ａ変換器に適用した場合のブロック図である。
【図２】図１の入力回路１の具体的な回路の一例である。
【図３】図１の入力回路１がさらに有する回路であって、（ａ）は信号ＬＣＬＤＩおよびＲＣＬＤＩを生成する回路であり、（ｂ）は信号ＬＣＬＤＯおよびＲＣＬＤＯを生成する回路である。
【図４】入力回路１の動作の一例を示すタイミングチャートである。
【図５】ＣＤ再生装置の再生速度が徐々に遅くなっていった場合の入力回路１の動作を示すタイミングチャートである。
【図６】入力波形のサンプリングレートを徐々に遅くして本発明の入力回路へ入力した場合の出力波形との関係を示す図である。
【符号の説明】
１…入力回路、３…１ビットＤ／Ａ変換器、５…水晶発振器、７，８，９…Ｄ型フリップ−フロップ回路、１０…１／８分周器、１１…１／３２分周器、１４…ＲｃｈＰ／Ｐレジスタ、１５…ＬｃｈＰ／Ｐレジスタ、１６…ＲｃｈＰ／Ｓレジスタ、１７…ＬｃｈＰ／Ｓレジスタ。
Claims (6)
- 任意の入力レートで入力されるシリアルデータからなる入力信号を基準クロックの所定倍に分周した第１のクロックに同期してアナログ信号に変換する１ビットＤ／Ａ変換器の入力回路であって、
前記入力信号の入力レートに応じて当該入力信号を所定ビット長のパラレルデータに逐次変換しこれを出力するシリアル／パラレル変換手段と、
前記入力信号の入力レートに応じて周波数が変化する第２のクロックと該第２のクロックと前記入力信号に同期したチャンネルクロックとから生成された第３のクロックをロード信号として前記シリアル／パラレル変換手段から出力された前記パラレルデータを記憶する保持手段と、
前記保持手段に保持されたパラレルデータを、前記基準クロックを所定倍に分周した固定周波数の第４のクロックに同期して記録し、記録したデータをシリアルデータとして前記第１のクロックに同期して前記１ビットＤ／Ａ変換器に順次出力するパラレル／シリアル変換手段と
を有する１ビットＤ／Ａ変換器の入力回路。 - 前記シリアル／パラレル変換手段は、クロック端子に入力される前記入力信号の入力レートに応じて周波数が変化する前記第２のクロックに同期して入力端子の入力状態を記憶保持し、次に入力される前記第２のクロックに同期して出力端子にこの記憶データを出力する一時記憶回路を前記パラレルデータのビット長に対応する個数有し、
前記一時記憶回路は出力端子と入力端子とが相互に直列接続され、
一端の一時記憶回路の入力端子には、前記入力信号が入力され、
前記一時記憶回路の各々の出力端子は前記保持手段に接続されている請求項１に記載の１ビットＤ／Ａ変換器の入力回路。 - 前記入力信号を前記基準クロックに同期させる同期回路を前記入力回路の前段にさらに有する
請求項１に記載の１ビットＤ／Ａ変換器の入力回路。 - 前記同期回路は、クロック端子に入力される前記基準クロックに同期して入力端子の入力状態を記憶保持し、次に入力されるクロックに同期して出力端子にこの記憶データを出力する一時記憶回路からなる
請求項３に記載の１ビットＤ／Ａ変換器の入力回路。 - 前記保持手段は、保持された前記パラレルデータをパラレル出力する第１および第２のロードレジスタからなり、
前記第１および第２のレジスタには、前記入力信号の入力レートに応じて周波数が変化するロード信号が交互に入力される
請求項１に記載の１ビットＤ／Ａ変換器の入力回路。 - 前記パラレル／シリアル変換手段は、前記第１および第２のロードレジスタに保持されたパラレルデータをそれぞれ読み出し、これをシリアルデータとして前記１ビットＤ／Ａ変換器に順次出力する第１および第２の出力レジスタからなり、
前記第１および第２の出力レジスタは、前記第１のクロックおよび前記第１のクロックを分周したクロックに基づいて生成された一定周波数の第１および第２のロード信号が交互に入力されて前記第１および第２のロードレジスタに出力されたデータを読み出す
請求項５に記載の１ビットＤ／Ａ変換器の入力回路。
Priority Applications (1)
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP265298A JP3849271B2 (ja) | 1998-01-08 | 1998-01-08 | １ビットｄ／ａ変換器の入力回路 |
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| JPH11205156A JPH11205156A (ja) | 1999-07-30 |
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Family Applications (1)
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1998
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| JPH11205156A (ja) | 1999-07-30 |
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