JP3849271B2 - 1ビットd/a変換器の入力回路 - Google Patents
1ビットd/a変換器の入力回路 Download PDFInfo
- Publication number
- JP3849271B2 JP3849271B2 JP265298A JP265298A JP3849271B2 JP 3849271 B2 JP3849271 B2 JP 3849271B2 JP 265298 A JP265298 A JP 265298A JP 265298 A JP265298 A JP 265298A JP 3849271 B2 JP3849271 B2 JP 3849271B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- clock
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換する1ビットD/A変換器の入力回路に関する。
【0002】
【従来の技術】
CD(Compact Disc) ではオーディオ信号を、あらかじめ、ディジタル化してCDに記録するのに、PCM(Pulse Code Modulation) 方式を用いている。
CDにオーディオ信号を記録するには、一定のサンプリング周期でオーディオ信号のレベルを検出し、この検出値を整数値に丸め、これを2進数に変換する。次いで、誤り訂正のための冗長ビットを付加し、CDに記録するのに適した信号に変調してCDに記録する。
CDからの再生は、ディスクに記録された信号を読み取り、この信号に対して変調規則の逆変換(復調)を行い、誤り訂正回路により誤りを訂正した後、2進数を量子化レベルに戻すD/A変換を行なう。
この信号をローパスフィルタに通すことにより、ディスクに記録されたオーディオ信号が復元される。
【0003】
CD再生装置では、オーディオ信号の再生速度を遅くしたり速くしたりする可変速再生機能を有するものがあるが、その時のPCMデータは再生速度の変化に応じて周波数が変化する。
このPCMデータの周波数の変化に応じて、再生装置システムのマスタクロックやLchやRchを示すLRCK信号などの周波数を再生速度の変化に合わせて変化させ、これらをD/A変換器に入力してD/A変換器の変換レートを変化させれば可変速再生は実現できる。
【0004】
【発明が解決しようとする課題】
一方、最近においては、CD再生装置のコスト等の観点から上述のD/A変換に用いるD/A変換器には、いわゆる1ビットD/A変換器が多用されてきている。
この1ビットD/A変換器は、構成が簡単であり、ゼロクロス歪みを生じない等の特徴を有し、マルチビットD/A変換器よりもいわゆる直線性に優れた変換が可能となる。また、1ビットD/A変換器の信号の精度はクロックの精度によって決まる。すなわち、1ビットD/A変換器を構成するコンデンサのオン/オフを指示するクロックの精度によって1ビットD/A変換器の信号の精度は決まる。
従来においては、1ビットD/A変換器を使用したCD再生装置において上述の可変速再生を行なおうとした場合には、1ビットD/A変換器には順次シリアルデータが入力されるため、再生装置システムのマスタクロックを水晶発振子ではなく、電圧制御発振器等の可変周波数発振器を利用した回路で生成する必要があった。
この可変周波数発振器は、水晶発振子に比べクロック信号にジッターが多く、精度が劣る。このため、可変周波数発振器を用いた場合には、1ビットD/A変換器の出力にホワイトノイズが発生し、S/N比性能の劣化を引き起こす。
【0005】
本発明は、上述の問題に鑑みてなされたものであって、1ビットD/A変換器に対する入力信号の入力レートが変化しても1ビットD/A変換器のS/N比性能を劣化させることなくD/A変換が可能な1ビットD/A変換器の入力回路を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明は、任意の入力レートで入力されるシリアルデータからなる入力信号を基準クロックの所定倍に分周した第1のクロックに同期してアナログ信号に変換する1ビットD/A変換器の入力回路であって、前記入力信号の入力レートに応じて当該入力信号を所定ビット長のパラレルデータに逐次変換しこれを出力するシリアル/パラレル変換手段と、前記入力信号の入力レートに応じて周波数が変化する第2のクロックと該第2のクロックと前記入力信号に同期したチャンネルクロックとから生成された第3のクロックをロード信号として前記シリアル/パラレル変換手段から出力された前記パラレルデータを記憶する保持手段と、前記保持手段に保持されたパラレルデータを、前記基準クロックを所定倍に分周した固定周波数の第4のクロックに同期して記録し、記録したデータをシリアルデータとして前記第1のクロックに同期して前記1ビットD/A変換器に順次出力するパラレル/シリアル変換手段と
を有する。
【0007】
本発明では、シリアルデータである入力信号を入力レートに応じてシリアル/パラレル変換手段によって所定ビット長のパラレルデータに変換して保持手段に出力することにより、保持手段にはパラレルデータが記憶され、入力信号の入力レートに応じて逐次更新されることになる。
一方、パラレル/シリアル変換手段は常に第1のクロックに同期して保持手段からパラレルデータを読み出し、これをシリアルデータとして1ビットD/A変換器に出力する。
このため、入力信号の入力レートが変更されても、1ビットD/A変換器には一定の入力レートでデータが入力されることになる。
また、入力信号の入力レートが変更されても、1ビットD/A変換器は一定の周期でD/A変換することができる。
【0008】
本発明では、前記シリアル/パラレル変換手段は、クロック端子に入力される前記入力信号の入力レートに応じて周波数が変化する第2のクロックに同期して入力端子の入力状態を記憶保持し、次に入力される前記第2のクロックに同期して出力端子にこの記憶データを出力する一時記憶回路を前記パラレルデータのビット長に対応する個数有し、前記一時記憶回路は出力端子と入力端子とが相互に直列接続され、一端の一時記憶回路の入力端子には、前記入力信号が入力され、前記一時記憶回路の各々の出力端子は前記保持手段に接続されている。
【0009】
本発明は、前記入力信号を前記基準クロックに同期させる同期回路を前記入力回路の前段にさらに有する。
【0010】
前記同期回路は、クロック端子に入力される前記基準クロックに同期して入力端子の入力状態を記憶保持し、次に入力されるクロックに同期して出力端子にこの記憶データを出力する一時記憶回路からなる。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図1は、本発明の入力回路を1ビットD/A変換器に適用した場合のブロック図である。なお、本実施形態では、1ビットD/A変換器3がCD再生装置のディジタルオーディオ信号をアナログ信号に変換する構成部品として使用されている場合について説明する。
図1において、入力回路1には、D型フリップ−フロップ回路7,8,9を介してPCM(パルス・コード・モジュレーション)、BCK(ビットクロック)、LRCK(左右チャンネルクロック)の各信号が入力されている。
PCM信号は、所定のサンプリング間隔でサンプリングしたオーディオ信号のレベルをパルス符号化したデータである。CDに記録されたデータを再生することにより得られる。PCM信号は、1サンプリングで16ビットの分解能を持つ一般的なオーディオフォーマットに対応している。
BCK信号は、各PCMデータが出力される毎にこれに同期して出力される信号である。
LRCK信号は、左右いずれのチャンネルのデータかを指示する信号であって、16個のPCMデータの出力に同期して変化する信号である。
CD再生装置が可変速再生を行なった場合には、上記のPCM信号、BCK信号、LRCK信号が再生装置の再生速度に比例して周波数が変化する。
【0012】
D型フリップ−フロップ回路7,8,9は、各々のクロック端子に入力されるクロックに同期して、入力端子Dの入力状態を記憶保持し、次のクロックに同期して出力端子Qに記憶状態を出力する回路である。
したがって、D型フリップ−フロップ回路7の出力端子Qから出力されるPCMDT信号、D型フリップ−フロップ回路8の出力端子Qから出力されるBCKI信号およびD型フリップ−フロップ回路9から出力されるLRCKI信号は、水晶発振子5から出力される基準クロックBCに同期した信号となる。
【0013】
入力回路1から1ビットD/A変換器3に出力される信号は、シリアルデータであるPCMDTO信号であり、このPCMDTO信号はCD再生装置の再生速度が変化しても周波数が一定の信号である。
【0014】
1ビットD/A変換器3には、水晶発振子5からの基準クロックBCが入力され、この基準クロックBCを基準に動作する。
1ビットD/A変換器3は、PCMデータのRch,Lchについてアナログに変換されたデータを図示しないアンプに出力する。
【0015】
1/8分周回路10は、水晶発振子5からの基準クロックBCが入力され、基準クロックBCを1/8に分周して、BCKO信号として入力回路1および1ビットD/A変換器3に出力する。
1ビットD/A変換器3は、BCKO信号の有するクロック周期でD/A変換を行なう。
1/32分周回路10は、1/8分周回路10からのBCKO信号を1/32に分周して、LRCKOB信号として入力回路1に出力する。
したがって、基準クロックBC、BCKO信号およびLRCKOB信号は常に一定の周波数の信号である。
【0016】
図2は、上記の入力回路1の具体的な回路の一例である。
図2において、入力回路1は、16個のD型フリップ−フロップ回路FF1〜FF16と、RchP/Pレジスタ14と、LchP/Pレジスタ15と、RchP/Sレジスタ16と、LchP/Sレジスタ17とを有している。
【0017】
D型フリップ−フロップ回路FF1〜FF16は、クロック端子に入力されるクロックに同期して、入力端子Dの入力状態を記憶保持し、次のクロックに同期して出力端子Qに記憶状態を出力する回路である。
D型フリップ−フロップ回路FF1〜FF16は、出力端子Qと入力端子Dとが相互に直列に接続され、各クロック端子には、上述したBCKI信号が入力されている。
16個のD型フリップ−フロップ回路FF1〜FF16のうち、一端のD型フリップ−フロップ回路FF1の入力端子Dには、PCMDT信号が入力されている。
16個のD型フリップ−フロップ回路FF1〜FF16の出力端子Dは、それぞれRchP/Pレジスタ14およびLchP/Pレジスタ15の入力端子に接続されている。
したがって、D型フリップ−フロップ回路FF1の入力端子Dに入力されるシリアルデータからなるPCMDT信号は、D型フリップ−フロップ回路FF1からD型フリップ−フロップ回路FF16に向けて順次シフトしていく。
【0018】
RchP/Pレジスタ14は、16個のD型フリップ−フロップ回路FF1〜FF16の各出力端子Qの出力データを、LD端子へのRCLDI信号の入力に応じて16ビットのパラレルデータとしてロードし保持する。
また、RchP/Pレジスタ14に保持されたデータは、パラレルデータとしてRchP/Sレジスタ16によって読み出し可能となっている。
LchP/Pレジスタ15は、LD端子へのLCLDI信号の入力に応じて16ビットのパラレルデータとしてロードし保持する。
また、LchP/Pレジスタ15に保持されたデータは、パラレルデータとしてLchP/Sレジスタ17によって読み出し可能となっている。
なお、RchP/Pレジスタ14およびLchP/Pレジスタ15は、クロック端子にBCKI信号が入力されており、BCKI信号に同期して駆動される。
【0019】
RchP/Sレジスタ16は、RchP/Pレジスタ14に保持された16ビットのパラレルデータをLD端子へのRCLDO信号の入力に応じてロードする。
そして、このパラレルデータをクロック端子へ入力されるBCKO信号に同期して、シリアルデータとしてアンド回路19の一方の入力端子に出力する。
したがって、RchP/Sレジスタ16から出力されるシリアルデータの周波数は、BCKO信号の周波数と同じになる。
なお、RCLDO信号は後述するように、上述したLRCKOB信号およびBCKO信号から生成される信号である。
【0020】
LchP/Sレジスタ17は、LchP/Pレジスタ15に保持された16ビットのパラレルデータをLD端子へのLCLDO信号の入力に応じてロードする。
そして、このパラレルデータをクロック端子へ入力されるBCKO信号に同期して、シリアルデータとしてアンド回路18の一方の入力端子に出力する。
したがって、LchP/Sレジスタ17から出力されるシリアルデータの周波数は、BCKO信号の周波数と同じになる。
なお、LCLDO信号は後述するように、上述したLRCKOB信号およびBCKO信号から生成される信号である。
【0021】
アンド回路18は、一方の入力端子にLchP/Sレジスタ17からのシリアルデータが入力され、他方の入力端子にはLRCKO信号が入力され、これらの論理積をオア回路20に出力する。
なお、LRCKO信号は、後述するように、LRCKOB信号をBCKO信号の一周期分だけディレイさせた信号である。
アンド回路19は、一方の入力端子にRchP/Sレジスタ16からのシリアルデータが入力され、他方の入力端子にはLRCKO信号をインバータ回路21によって反転した信号が入力され、これらの論理積をとってオア回路20に出力する。
オア回路20は、アンド回路18およびアンド回路19の出力の論理和をとって、上述したPCMDTO信号として1ビットD/A変換器3に出力する。
【0022】
図3は入力回路1がさらに有する回路であって、(a)は信号LCLDIおよびRCLDIを生成する回路であり、(b)は信号LCLDOおよびRCLDOを生成する回路である。
図3(a)において、D型フリップ−フロップ回路22は、クロック端子に入力されるクロックに同期して、入力端子Dの入力状態を記憶保持し、次のクロックに同期して出力端子Qに記憶状態を出力し、反転出力端子XQに記憶データの反転を出力する回路である。
D型フリップ−フロップ回路22の入力端子には、上述したLRKCKI信号が入力され、クロック端子にはBCKI信号が入力されている。
D型フリップ−フロップ回路22の反転出力端子XQは、ノア回路23およびアンド回路24の一方の入力端子に接続されている。
ノア回路23およびアンド回路24の他方の入力端子には、共にLRCKI信号が入力されている。
ノア回路23およびアンド回路24の出力がそれぞれLCLDI信号およびRCLDI信号となり、これらの信号が上述したRchP/Pレジスタ14およびLchP/Pレジスタ15のLD端子に入力される。
なお、これらのLCLDI信号およびRCLDI信号は、CD再生装置の再生速度の変化に応じて周波数が変化する信号である。
【0023】
一方、図3(b)において、D型フリップ−フロップ回路25は、クロック端子に入力されるクロックに同期して、入力端子Dの入力状態を記憶保持し、次のクロックに同期して出力端子Qに記憶データを出力し、反転出力端子XQに記憶データの反転を出力する回路である。
D型フリップ−フロップ回路25の入力端子には、LRCKOB信号が入力され、クロック端子にはBCKO信号が入力されている。
D型フリップ−フロップ回路25の出力端子Qからの出力がLRCKO信号となる。
D型フリップ−フロップ回路25の反転出力端子XQは、ノア回路26およびアンド回路27の一方の入力端子にそれぞれ接続されている。
ノア回路26およびアンド回路27の他方の入力端子には、LRCKOB信号が共に入力されている。
【0024】
ノア回路26は、D型フリップ−フロップ回路25の反転出力とLRCKOB信号との排他的論理和をとってRCLDO信号とし、これを上述したRchP/Sレジスタ17に出力する。
アンド回路27は、D型フリップ−フロップ回路25の反転出力とLRCKOB信号との排他的論理和をとってLCLDO信号とし、これを上述したLchP/Sレジスタ16に出力する。
【0025】
次に、上記のように構成される入力回路1の動作の一例について、図4に示すタイミングチャートに基づいて説明する。
入力回路1には、図4(a)〜(c)に示すようなBCKI信号と、このBCKI信号に同期したシリアルデータであるPCMDT信号と、BCKI信号の16周期毎(PCMDT信号の左右の16ビットのデータ毎)に交互にハイレベルとローレベルとを繰り返す、すなわち、BCKI信号を1/32に分周したLRCKI信号とが入力される。
なお、BCKI信号、PCMDT信号およびLRCKI信号は、水晶発振子5の生成する基準クロックBCに同期し、また、基準クロックBCの周波数はBCKI信号の周波数よりも十分高い。
【0026】
PCMDT信号が、図4(b)に示すように、Lchの最上位ビットからRchの最下位ビットに向かう順に入力されると、D型フリップ−フロップ回路FF1からFF16には、図4(f)および(g)に示すような順序で、PCMデータが一時記憶される。
【0027】
図3(a)に示した回路において、アンド回路24から出力されるRCLDI信号は、図4(d)に示すように、LRCKI信号の立ち上がりに同期してBCKI信号の1周期分の長さだけハイレベルとなる。
また、ノア回路23から出力されるLCLDI信号は、図4(e)に示すように、LRCKI信号の立ち下がりに同期して、BCKI信号の1周期分の長さだけハイレベルとなる。
【0028】
RCLDI信号が立ち上がると、図4(h)に示すように、D型フリップ−フロップ回路FF1〜FF16の出力がRchP/Pレジスタ14にパラレルデータとしてロードされる。
したがって、RchP/Pレジスタ14にはRCLDI信号の周期でデータが逐次更新される。
LCLDI信号が立ち上がると、図4(i)に示すように、D型フリップ−フロップ回路FF1〜FF16の出力がLchP/Pレジスタ15にパラレルデータとしてロードされる。
したがって、LchP/Pレジスタ15にはLCLDI信号の周期でデータが逐次更新される。
【0029】
一方、図4(o)および図4(j)に示す、水晶発振子5の基準クロックBCを1/8に分周したBCKO信号およびこのBCKO信号を1/32に分周したLRCKOB信号から生成されるLRCKO信号は、図4(k)に示すように、LRCKOB信号をBCKO信号の一周期分だけ遅延させた信号となる。
【0030】
また、図3(b)に示した回路では、アンド回路27から出力されるLCLDO信号は、図4(l)に示すように、1/32分周回路11から出力されるLRCKOB信号の立ち上がりに同期して、BCKO信号の1周期分の長さだけハイレベルとなる。
さらに、ノア回路26から出力されるRCLDO信号は、図4(m)に示すように、1/32分周回路11から出力されるLRCKOB信号の立ち下がりに同期して、BCKO信号の1周期分の長さだけハイレベルとなる。
【0031】
LCLDO信号がハイレベルになると、LchP/Pレジスタ15に記憶された16ビットのパラレルデータはLchP/Sレジスタ17にロードされ、RCLDO信号がハイレベルになると、RchP/Pレジスタ14に記憶された16ビットのパラレルデータはRchP/Sレジスタ16にロードされ、図4(n)に示すように、BCKO信号に同期してパラレルデータをシリアルデータとして1ビットD/A変換器3に出力する。
【0032】
したがって、LCLDO信号、RCLDO信号およびBCKO信号は、常に一定の周波数であり、RchP/Sレジスタ16およびLchP/Sレジスタ17には常に一定の周波数でパラレルデータが交互にロードされる。
RchP/Sレジスタ16およびLchP/Sレジスタ17にロードされたパラレルデータは、BCKO信号の有するクロック周波数に同期してシリアルデータとして1ビットずつ1ビットD/A変換器3に出力される。
1ビットD/A変換器3は、1ビットD/A変換器3にも入力されるBCKO信号のクロックに同期して、入力されるディジタル信号をアナログ信号に順次変換する。
【0033】
本実施形態の入力回路1では、CD再生装置の再生速度が基準再生速度よりも速い場合、すなわち、BCKI信号の周波数がBCKO信号(周波数一定)よりも高い場合には、1ビットD/A変換器3の変換レートが、PCM信号の入力レートよりも遅くなる。
このため、入力回路1のRchP/Pレジスタ14およびLchP/Pレジスタ15に保持されたデータをRchP/Sレジスタ16およびLchP/Sレジスタ17に読みだす前に、RchP/Pレジスタ14およびLchP/Pレジスタ15のデータが更新されることが発生する。
すなわち、1ビットD/A変換器3は、何回かおきにPCMデータを取捨することになる。
【0034】
また、CD再生装置の再生速度が基準再生速度よりも遅い場合、すなわち、BCKI信号の周波数がBCKO信号(周波数一定)よりも低い場合には、1ビットD/A変換器3の変換レートが、PCM信号の入力レートよりも速くなる。
このため、入力回路1のRchP/Pレジスタ14およびLchP/Pレジスタ15に保持されたデータをRchP/Sレジスタ16およびLchP/Sレジスタ17に読みだして1ビットD/A変換器3に出力したのち、再度同じデータをRchP/Sレジスタ16およびLchP/Sレジスタ17に読み出すことが発生する。
すなわち、1ビットD/A変換器3は、何回かおきに入力回路1からの前回のデータを連続して変換出力することになる。
【0035】
たとえば、CD再生装置の再生速度が徐々に遅くなっていった場合には、図5(a)に示すように、LRCKI信号の周波数は徐々に低くなりパルスの間隔が広がる。
このLRCKI信号の周波数の変化に応じて、PCMデータおよびRchP/Pレジスタ14,LchP/Pレジスタ15にロードされるパラレルデータも図5(b)〜(d)に示すようなタイミングで変化する。
【0036】
一方、LRCKO信号の周波数は、図5(e)に示すように、LRCKI信号の周波数の変化に関わらず常に一定である。
したがって、LRCKI信号の周波数が徐々に低くなると、図5(f),(g)に示すように、RchP/Sレジスタ16,LchP/Sレジスタ17に同じデータが続けてロードされる場合が生じる。
このため、1ビットD/A変換器3に出力されるシリアルデータであるPCMDTO信号も、図5(h)に示すように、同じデータを続けて出力する場合が生じる。
【0037】
上述のCD再生装置の再生速度が徐々に遅くなっていった場合のことを、図形的に考えると、図6に示すようになる。
すなわち、図6のアナログ信号(連続波形)からなる入力波形WIのサンプリングレートを徐々に遅くしていった場合と、CD再生装置の再生速度を徐々に遅くしていった場合とは等価と考えることができる。
したがって、図6に示すように、サンプリングレートを徐々に遅くなるように入力波形WIをサンプリングして、当該サンプリングレートで本実施形態の入力回路1にデータを入力すると、入力回路1から出力されて1ビットD/A変換器3によりD/A変換された結果は出力波形WOのようになる。
具体的には、入力波形WIのサンプリングポイントSPIの間隔が比較的狭い場合には、図面左側に示すように、入力波形WIに正確に追従した出力波形WOが得られる。
入力波形WIのサンプリングポイントSPIの間隔が広がってくると、1ビットD/A変換器3は、続けて同じデータを出力する場合があり、出力波形WOは入力波形WIからややはずれるが、略追従したものとなる。
すなわち、入力回路1は入力波形WIのサンプリングポイントSPIの間隔が広がってくると、自動的にデータ補間をする。
【0038】
なお、CD再生装置の再生速度が徐々に遅くなっていった場合についてのみ説明したが、再生速度が徐々に速くなった場合には、出力波形WOの隣合うサンプリングポイントSPO間に複数の入力波形WIのサンプリングポイントSPIが存在する場合が生じ、出力波形WOの隣合うサンプリングポイントSPOに直近の入力波形WIのサンプリングポイントSPIの値が出力されることになる。
すなわち、入力回路1は自動的に余分なデータを間引く。
【0039】
以上のように、本実施形態によれば、1ビットD/A変換器3を駆動するクロックに水晶発振器5から発生される基準クロックBCを用いているため1ビットD/A変換器3の出力信号の精度は良好に保つことができるとともに、CD再生装置の再生速度が変化してPCMデータの入力レートが変わっても、入力回路1は、自動的にデータ補間したり、自動的に余分なデータを間引いて常に一定のレートで1ビットD/A変換器3にデータを出力することができる。
この結果、CD再生装置の再生速度が変化しても、1ビットD/A変換器の出力にホワイトノイズが発生してS/N比性能の劣化を引き起こすことがない。
【0040】
なお、上述の実施形態では、入力回路1への入力信号がCD再生装置からのものの場合について説明したが、本発明はこれに限定されるわけではなく、他のMD装置、DAT装置等においても同様に適用可能である。
【0041】
【発明の効果】
本発明の入力回路によれば、1ビットD/A変換器への入力信号の入力レートが変化しても、S/N比性能の劣化を引き起こすことなく、入力信号の入力波形に略近い1ビットD/A変換器の出力波形を得ることができる。
【図面の簡単な説明】
【図1】本発明の入力回路を1ビットD/A変換器に適用した場合のブロック図である。
【図2】図1の入力回路1の具体的な回路の一例である。
【図3】図1の入力回路1がさらに有する回路であって、(a)は信号LCLDIおよびRCLDIを生成する回路であり、(b)は信号LCLDOおよびRCLDOを生成する回路である。
【図4】入力回路1の動作の一例を示すタイミングチャートである。
【図5】CD再生装置の再生速度が徐々に遅くなっていった場合の入力回路1の動作を示すタイミングチャートである。
【図6】入力波形のサンプリングレートを徐々に遅くして本発明の入力回路へ入力した場合の出力波形との関係を示す図である。
【符号の説明】
1…入力回路、3…1ビットD/A変換器、5…水晶発振器、7,8,9…D型フリップ−フロップ回路、10…1/8分周器、11…1/32分周器、14…RchP/Pレジスタ、15…LchP/Pレジスタ、16…RchP/Sレジスタ、17…LchP/Sレジスタ。
Claims (6)
- 任意の入力レートで入力されるシリアルデータからなる入力信号を基準クロックの所定倍に分周した第1のクロックに同期してアナログ信号に変換する1ビットD/A変換器の入力回路であって、
前記入力信号の入力レートに応じて当該入力信号を所定ビット長のパラレルデータに逐次変換しこれを出力するシリアル/パラレル変換手段と、
前記入力信号の入力レートに応じて周波数が変化する第2のクロックと該第2のクロックと前記入力信号に同期したチャンネルクロックとから生成された第3のクロックをロード信号として前記シリアル/パラレル変換手段から出力された前記パラレルデータを記憶する保持手段と、
前記保持手段に保持されたパラレルデータを、前記基準クロックを所定倍に分周した固定周波数の第4のクロックに同期して記録し、記録したデータをシリアルデータとして前記第1のクロックに同期して前記1ビットD/A変換器に順次出力するパラレル/シリアル変換手段と
を有する1ビットD/A変換器の入力回路。 - 前記シリアル/パラレル変換手段は、クロック端子に入力される前記入力信号の入力レートに応じて周波数が変化する前記第2のクロックに同期して入力端子の入力状態を記憶保持し、次に入力される前記第2のクロックに同期して出力端子にこの記憶データを出力する一時記憶回路を前記パラレルデータのビット長に対応する個数有し、
前記一時記憶回路は出力端子と入力端子とが相互に直列接続され、
一端の一時記憶回路の入力端子には、前記入力信号が入力され、
前記一時記憶回路の各々の出力端子は前記保持手段に接続されている請求項1に記載の1ビットD/A変換器の入力回路。 - 前記入力信号を前記基準クロックに同期させる同期回路を前記入力回路の前段にさらに有する
請求項1に記載の1ビットD/A変換器の入力回路。 - 前記同期回路は、クロック端子に入力される前記基準クロックに同期して入力端子の入力状態を記憶保持し、次に入力されるクロックに同期して出力端子にこの記憶データを出力する一時記憶回路からなる
請求項3に記載の1ビットD/A変換器の入力回路。 - 前記保持手段は、保持された前記パラレルデータをパラレル出力する第1および第2のロードレジスタからなり、
前記第1および第2のレジスタには、前記入力信号の入力レートに応じて周波数が変化するロード信号が交互に入力される
請求項1に記載の1ビットD/A変換器の入力回路。 - 前記パラレル/シリアル変換手段は、前記第1および第2のロードレジスタに保持されたパラレルデータをそれぞれ読み出し、これをシリアルデータとして前記1ビットD/A変換器に順次出力する第1および第2の出力レジスタからなり、
前記第1および第2の出力レジスタは、前記第1のクロックおよび前記第1のクロックを分周したクロックに基づいて生成された一定周波数の第1および第2のロード信号が交互に入力されて前記第1および第2のロードレジスタに出力されたデータを読み出す
請求項5に記載の1ビットD/A変換器の入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP265298A JP3849271B2 (ja) | 1998-01-08 | 1998-01-08 | 1ビットd/a変換器の入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP265298A JP3849271B2 (ja) | 1998-01-08 | 1998-01-08 | 1ビットd/a変換器の入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11205156A JPH11205156A (ja) | 1999-07-30 |
JP3849271B2 true JP3849271B2 (ja) | 2006-11-22 |
Family
ID=11535295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP265298A Expired - Fee Related JP3849271B2 (ja) | 1998-01-08 | 1998-01-08 | 1ビットd/a変換器の入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3849271B2 (ja) |
-
1998
- 1998-01-08 JP JP265298A patent/JP3849271B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11205156A (ja) | 1999-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4568912A (en) | Method and system for translating digital signal sampled at variable frequency | |
JP3596827B2 (ja) | ディジタルpll回路 | |
JPH0551982B2 (ja) | ||
RU2369036C2 (ru) | Устройство воспроизведения данных с ивс, система записи/воспроизведения и фильтр интерполяции | |
US6791482B2 (en) | Method and apparatus for compression, method and apparatus for decompression, compression/decompression system, record medium | |
US7659843B2 (en) | Digitizing an analog signal, and reconstituting an analog signal from a digitized version of the analog signal | |
JPH05153557A (ja) | クロツク再生回路および時間軸誤差補正装置 | |
US4992792A (en) | Digital-analog converter for converting digital audio signals | |
US6747586B2 (en) | Signal processing device having a D/A converter with a reduced circuit area without sacrificing the resolution | |
KR0141126B1 (ko) | 디지탈 기록재생시스템에 있어서 코드변환제어장치 및 방법 | |
JP3849271B2 (ja) | 1ビットd/a変換器の入力回路 | |
JP4055577B2 (ja) | クロック信号再生pll回路 | |
JP3312538B2 (ja) | 音響信号処理装置 | |
US5815419A (en) | Data interpolating circuit | |
JP3289462B2 (ja) | 標本化周波数変換装置 | |
US6483451B1 (en) | Sampling function waveform data generating device | |
JP2708994B2 (ja) | デルタ・シグマ型d/a変換器 | |
JP3336823B2 (ja) | 音響信号処理装置 | |
JPS5850608A (ja) | 音響信号の再生装置 | |
KR20030005315A (ko) | 압축 방법 및 장치, 압축 해제 방법 및 장치, 압축/압축해제 시스템, 기록매체 | |
JPH07264069A (ja) | アナログ−デジタル変換ユニット及びそれを用いた信号処理システム | |
JPH0258427A (ja) | A/d・d/a変換装置 | |
JPH0626315B2 (ja) | デジタルアナログ変換方式 | |
JPS6123591B2 (ja) | ||
JPS61188781A (ja) | デイジタル磁気記録再生装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060808 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060821 |
|
LAPS | Cancellation because of no payment of annual fees |