JP3845734B2 - Non-volatile memory - Google Patents

Non-volatile memory Download PDF

Info

Publication number
JP3845734B2
JP3845734B2 JP2004331688A JP2004331688A JP3845734B2 JP 3845734 B2 JP3845734 B2 JP 3845734B2 JP 2004331688 A JP2004331688 A JP 2004331688A JP 2004331688 A JP2004331688 A JP 2004331688A JP 3845734 B2 JP3845734 B2 JP 3845734B2
Authority
JP
Japan
Prior art keywords
memory
resistance
resistance change
sram circuit
change memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004331688A
Other languages
Japanese (ja)
Other versions
JP2006146983A (en
Inventor
章夫 北川
雅史 高田
和也 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kanazawa University NUC
Original Assignee
Kanazawa University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kanazawa University NUC filed Critical Kanazawa University NUC
Priority to JP2004331688A priority Critical patent/JP3845734B2/en
Publication of JP2006146983A publication Critical patent/JP2006146983A/en
Application granted granted Critical
Publication of JP3845734B2 publication Critical patent/JP3845734B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells

Description

本発明は、電源を切っても記憶内容が失われない、相変化メモリなどの抵抗変化を起こすメモリ素子を用いた不揮発性メモリに関するものである。   The present invention relates to a nonvolatile memory using a memory element that causes a resistance change such as a phase change memory, in which stored contents are not lost even when the power is turned off.

ＣＭＯＳ製造技術が発達し、製造プロセスの微細化により、１チップにより多くのトランジスタが集積可能となってきている。これにより、既存システムと同様の構成を、以前に比べ、高性能・コンパクトにチップ上に収めることができるようになってきている。そして、チップ上の空いた部分に新しい回路を載せることで、さらに複雑な処理も行うことが可能となっている。しかし、実際は、機能を担うロジック部では、開発期間等の要因を含め、大幅な改良を行なったとしても、面積的には大幅に変化することはない。そこで、最も手軽にシステムの性能を上げるためには、空いた面積に大容量なメモリを搭載することが多い。最近は、ロジック部とメモリ部の面積の割合は、メモリ部が７０％程度にもなっている。今後、メモリ部の割合が増えることが予想される。しかし、この微細化は、性能の向上と同時に、トランジスタがオフの場合でも電流が漏れてしまう、リーク電流の増加を招いている。このため、動作を行っていない場合でも大きい消費電力を必要としてしまう。これは、回路規模が大きくなるほど顕著となる。   With the development of CMOS manufacturing technology, more transistors can be integrated on a single chip due to miniaturization of the manufacturing process. As a result, a configuration similar to that of an existing system can be accommodated on a chip with higher performance and compactness than before. Further, a more complicated process can be performed by placing a new circuit in an empty part on the chip. However, in reality, the logic unit responsible for the function does not change significantly in terms of area even if significant improvements are made including factors such as the development period. Therefore, in order to improve the performance of the system most easily, a large-capacity memory is often mounted in the vacant area. Recently, the ratio of the area of the logic unit and the memory unit is about 70% in the memory unit. In the future, it is expected that the proportion of memory units will increase. However, this miniaturization leads to an improvement in performance and an increase in leakage current that causes current to leak even when the transistor is off. For this reason, even when the operation is not performed, large power consumption is required. This becomes more prominent as the circuit scale increases.

そのため、不揮発性メモリの導入が考えられている。不揮発性メモリは、動作を行っていないときの保持電力が必要ないものである。これにより、動作を行っていないときには、メモリの消費電力をなくすことができる。電源を落としても状態を保持するためには、電源を落とすときに、メモリの内容を記憶状態が保持できるものに移す必要がある。これまでは、例えば強誘電体メモリを用いたものがある（非特許文献１参照）。しかしながら、この強誘電体には、ＣＭＯＳによるメモリ製造技術との親和性が低く特別の製造ラインが必要である。
このため、ＣＭＯＳによるメモリ製造技術との整合性が高い、抵抗変化による不揮発性のメモリ素子である相変化メモリ等を用いた不揮発性メモリが待たれていた。 Therefore, introduction of a nonvolatile memory is considered. A nonvolatile memory is one that does not require holding power when it is not operating. Thereby, the power consumption of the memory can be eliminated when the operation is not performed. In order to maintain the state even when the power is turned off, it is necessary to move the contents of the memory to one that can maintain the storage state when the power is turned off. Until now, for example, there has been one using a ferroelectric memory (see Non-Patent Document 1). However, this ferroelectric has a low affinity with CMOS memory manufacturing technology and requires a special manufacturing line.
For this reason, a non-volatile memory using a phase change memory or the like, which is a non-volatile memory element due to a resistance change, having high consistency with a CMOS memory manufacturing technology has been awaited.

相変化メモリについて、図１，図２を用いて説明する。
図１に示すように、相変化メモリとは、結晶状態（低抵抗）と非晶質（アモルファス）状態（高抵抗）との間や結晶状態間，非晶質状態間で変化（相変化）する物質（例えば、カルコゲナイド半導体）を用いて、その変化した状態により抵抗値が変化して、記憶するメモリのことである。この変化は、この物質に例えば電流を流し、発熱等を電流により制御することでできる。非晶質状態から結晶状態とするときは、融点より低い結晶化温度となってから一定時間（結晶化するための時間）その温度を保つような電流を流し、結晶状態から非晶質状態とするときは融点以上に熱して急冷するような電流を流すことで、相変化を起こすことができる。この２つの電流をそれぞれイニシャライズ電流，ストア電流と定義する。 The phase change memory will be described with reference to FIGS.
As shown in FIG. 1, a phase change memory is a change between a crystalline state (low resistance) and an amorphous (amorphous) state (high resistance), between crystalline states, and between amorphous states (phase change). This is a memory in which a resistance value is changed according to a changed state using a substance (for example, a chalcogenide semiconductor) to be stored. This change can be made by, for example, passing an electric current through the substance and controlling the heat generation or the like by the electric current. When changing from the amorphous state to the crystalline state, a current that maintains the temperature for a certain period of time after the crystallization temperature lower than the melting point (time for crystallization) is passed to change the crystalline state to the amorphous state. When doing so, a phase change can be caused by passing an electric current that rapidly heats above the melting point and rapidly cools. These two currents are defined as an initialization current and a store current, respectively.

この２つの状態は、図２に示すように、発明者らが得た、カルコゲナイド半導体の場合の完全に結晶化したときの電気伝導率５．２Ω−１ｃｍ−１と、非晶質化（アモルファス）状態のときの電気伝導率１．３×１０−３Ω−１ｃｍ−１の値をとる。結晶化状態と非晶質状態の伝導率は、２桁も異なっており、その差は大きい。これは、状態を検出することが容易になることを意味している。この電気伝導率の値は、素子へ印加する電流の大きさや時間により、結晶状態と非晶質状態との割合を変化させることで、変えることもできる。 As shown in FIG. 2, these two states are obtained by the inventors, such as a conductivity of 5.2 Ω −1 cm −1 when fully chased in the case of a chalcogenide semiconductor, and an amorphous state ( The electric conductivity in the state of (amorphous) is 1.3 × 10 −3 Ω −1 cm −1 . The conductivity between the crystallized state and the amorphous state differs by two orders of magnitude, and the difference is large. This means that it becomes easy to detect the state. The value of the electrical conductivity can be changed by changing the ratio between the crystalline state and the amorphous state depending on the magnitude and time of the current applied to the element.

二野宮鼓他「強誘電体メモリを利用した不揮発性ＳＲＡＭとＦＦの設計と応用−読出し回数・書換え回数無制限の実現−」信学技報２００３−１２ ｐｐ．５１−５６Ninomiya Ko et al. “Design and application of non-volatile SRAM and FF using ferroelectric memory-Realization of unlimited number of reading and rewriting-” IEICE Tech. 51-56 特願２００３−３６５１４６号出願Application for Japanese Patent Application No. 2003-365146 特願２００３−３３５１３３号出願Application for Japanese Patent Application No. 2003-335133

本発明の目的は、相変化メモリ等の、抵抗変化により不揮発性で記憶する素子を用いた不揮発性メモリを提供することである。   An object of the present invention is to provide a non-volatile memory using an element that stores in a non-volatile manner by resistance change, such as a phase change memory.

上記発明の目的を達成するために、本発明は、抵抗変化により不揮発性記憶を行う抵抗変化メモリ素子を用いた不揮発性メモリであって、第１の能動素子と第２の能動素子との入出力を互に接続したＳＲＡＭ回路部（フリップフロップ回路）と、前記第１，第２の能動素子のそれぞれと、電源との間に直列に接続した第１，第２の抵抗変化メモリ素子と、前記第２の能動素子と前記第２の抵抗変化メモリ素子との接続点とストア線との間に接続されたスイッチング素子であって、該スイッチング素子のスイッチングを制御する入力は、前記第１の能動素子の出力に接続されており、前記スイッチング素子により、前記不揮発性メモリの電源をオフする直前に、前記ＳＲＡＭ回路部の記憶内容を、前記スイッチング素子から前記第２の抵抗変化メモリ素子に電流を流して抵抗変化を起こして記憶させ、前記不揮発性メモリの電源をオンしたとき、前記第２の抵抗変化メモリ素子の記憶内容を前記ＳＲＡＭ回路部に移し、前記ＳＲＡＭ回路部に記憶データの書き込み、読み出しを行うことを特徴とする。   In order to achieve the object of the present invention, the present invention provides a nonvolatile memory using a resistance change memory element that performs nonvolatile storage by resistance change, and includes a first active element and a second active element. SRAM circuit units (flip-flop circuits) having outputs connected to each other, first and second active memory elements connected in series between the first and second active elements, and a power source, A switching element connected between a connection point of the second active element and the second resistance change memory element and a store line, and an input for controlling switching of the switching element is the first element Immediately before turning off the power source of the nonvolatile memory by the switching element, the storage content of the SRAM circuit unit is changed from the switching element to the second resistance change. When a current is passed through the memory element to cause a resistance change and stored, and when the power source of the nonvolatile memory is turned on, the storage content of the second resistance change memory element is transferred to the SRAM circuit section, and the SRAM circuit section The storage data is written and read.

前記第１の抵抗変化メモリ素子は、前記第２の抵抗変化メモリ素子の記憶内容による抵抗値変化の中間値の抵抗値に設定するとよく、前記第２の抵抗変化メモリ素子は、前記電源をオンしたときに前記第２の抵抗変化メモリ素子の記憶内容を前記ＳＲＡＭ回路部に移した後、前記スイッチング素子を介して流す電流により、低抵抗値とするとよい。
前記第１，第２の抵抗変化メモリ素子は、相変化メモリとしてもよく、前記ＳＲＡＭ回路部をＣＭＯＳで構成し、前記スイッチング素子をゲート・トランジスタとしてのＭＯＳトランジスタで構成してもよい。相変化メモリ素子とＭＯＳトランジスタを用いることで、ＣＭＯＳ回路の上に相変化メモリ素子を作成し、整合性がよい不揮発性メモリを作成することができる。 The first resistance change memory element may be set to a resistance value that is an intermediate value of the resistance change according to the stored contents of the second resistance change memory element, and the second resistance change memory element turns on the power supply. In this case, after the stored contents of the second resistance change memory element are transferred to the SRAM circuit portion, the resistance value may be reduced by a current flowing through the switching element.
The first and second resistance change memory elements may be phase change memories, the SRAM circuit part may be constituted by CMOS, and the switching element may be constituted by a MOS transistor as a gate transistor. By using a phase change memory element and a MOS transistor, a phase change memory element can be created on a CMOS circuit, and a non-volatile memory with good consistency can be created.

上述した本発明の構成により、通常の動作はＳＲＡＭと同じように高速ででき、相変化メモリ等の抵抗変化メモリ素子への書き込み可能回数は有限ではあるが、この書き込み回数を事実上無限大とすることができる。また、ＣＭＯＳとの整合性が高い不揮発性メモリを実現することができる。このような不揮発性メモリを用いることで、待機電力を大幅に低減することが可能となる。   According to the configuration of the present invention described above, normal operation can be performed at high speed as in the case of SRAM, and the number of possible writes to a resistance change memory element such as a phase change memory is limited, but this number of writes is virtually infinite. can do. In addition, it is possible to realize a non-volatile memory having high compatibility with CMOS. By using such a nonvolatile memory, standby power can be significantly reduced.

図を用いて、本発明の実施形態について説明する。
抵抗変化メモリ素子を用いて、不揮発性メモリを構成する場合、物質の状態を変えているために、読み書きの動作が遅い、書き換え回数が有限である、書込み時の諸費電力が大きい等の不利益がある。このために、ＳＲＡＭの回路構成を基礎として、電源を消すときのみＳＲＡＭ回路の記憶内容を、抵抗変化メモリ素子に対してバックアップを行うための簡単な回路を付加した構成とした。この不揮発性メモリを、図１，図２で示した相変化メモリ素子とＣＭＯＳとを用いて、基本構成である１セル分（１ビット分）の回路とした構成例を図３に示す。 Embodiments of the present invention will be described with reference to the drawings.
When configuring a non-volatile memory using a resistance change memory element, there are disadvantages such as slow read / write operations, finite number of rewrites, and high power consumption during writing because the state of the substance is changed There is. Therefore, based on the SRAM circuit configuration, a simple circuit for backing up the memory contents of the SRAM circuit is added only when the power is turned off. FIG. 3 shows a configuration example in which this nonvolatile memory is formed as a circuit for one cell (one bit), which is the basic configuration, using the phase change memory element and the CMOS shown in FIGS.

図３において、直列に接続された、Ｐ型ＭＯＳトランジスタＰ０，Ｎ型ＭＯＳトランジスタＮ０とＰ型ＭＯＳトランジスタＰ１，Ｎ型ＭＯＳトランジスタＮ１は、各トランジスタのゲート（入力）と出力（Ｓ０，Ｓ１）とを互に接続して、通常のＣＭＯＳによるＳＲＡＭの１ビット分の回路（フリップフロップ回路）を構成している。これに相変化メモリ素子（この実施形態の場合、カルコゲナイド半導体で構成している）Ｒｒ，Ｒｍをそれぞれ、Ｐ０，Ｎ０及びＰ１，部Ｎ１に直列に接続している。
この図３の回路で、Ｎａ０，Ｎａ１は、ワード線ＷＬに接続されているゲート回路を構成しているＮ型ＭＯＳトランジスタであり、各ＳＲＡＭ回路部への入出力制御を行っている。ＰＷＲは電源線であり、電源がオンになると電圧がＶＤＤとなる。
さて、相変化メモリ素子の一方（Ｒｒ）は参照（リファレンス）抵抗であり、他の一方の相変化メモリ（論理記憶抵抗Ｒｍ）が変化する高抵抗（論理値１）と低抵抗（論理値０）との間の抵抗値に予め設定されている。
論理記憶抵抗Ｒｍは、電源線ＰＷＲ，スイッチング素子（Ｎ型ＭＯＳトランジスタＮｓ），ストア線ＳＴＲにより、相変化を起こす電流を印加される。 In FIG. 3, a P-type MOS transistor P0, an N-type MOS transistor N0, a P-type MOS transistor P1, and an N-type MOS transistor N1, connected in series, have a gate (input) and an output (S0, S1) of each transistor. Are connected to each other to constitute a circuit (flip-flop circuit) for one bit of a normal SRAM. In addition, phase change memory elements (in the case of this embodiment, composed of chalcogenide semiconductors) Rr, Rm are connected in series to P0, N0 and P1, part N1, respectively.
In the circuit of FIG. 3, Na0 and Na1 are N-type MOS transistors constituting a gate circuit connected to the word line WL, and perform input / output control to each SRAM circuit section. PWR is a power line, and when the power is turned on, the voltage becomes VDD.
Now, one of the phase change memory elements (Rr) is a reference (reference) resistance, and the other one of the phase change memory (logical storage resistance Rm) changes with a high resistance (logical value 1) and a low resistance (logical value 0). ) Is set in advance.
The logic memory resistor Rm is applied with a current causing a phase change by the power supply line PWR, the switching element (N-type MOS transistor Ns), and the store line STR.

読み出し書き込み時は、点線で示したＳＲＡＭ回路部は通常のＳＲＡＭとして動作させている。この動作のときの論理記憶抵抗Ｒｍは低抵抗値に設定されている。そして、電源が消える前に、ストア線ＳＴＲの電圧を変化させ、トランジスタＮｓにより論理記憶抵抗Ｒｍに電流を流すことで、ＳＲＡＭ回路部に記憶されている論理値を移す（ストア）。電源が入ると、相変化メモリ素子Ｒｍに移された記憶内容を、ＳＲＡＭ回路部に戻す（リコール）。
このように電源がオフ（ＯＦＦ）するときとオン（ＯＮ）するときに、相変化メモリの論理記憶抵抗ＲｍとＳＲＡＭ回路部とで記憶内容を移したり戻したりすることで、不揮発性メモリとして動作する。 At the time of reading and writing, the SRAM circuit portion indicated by the dotted line is operated as a normal SRAM. The logical storage resistance Rm during this operation is set to a low resistance value. Then, before the power is turned off, the voltage of the store line STR is changed, and a current is passed through the logic storage resistor Rm by the transistor Ns, thereby transferring the logic value stored in the SRAM circuit portion (store). When the power is turned on, the stored contents transferred to the phase change memory element Rm are returned to the SRAM circuit section (recall).
As described above, when the power is turned off (OFF) and turned on (ON), the memory contents are transferred and returned by the logical storage resistor Rm of the phase change memory and the SRAM circuit unit, thereby operating as a nonvolatile memory. To do.

論理記憶抵抗Ｒｍには、結晶化する（低抵抗とする）場合は上述のイニシャライズ電流として、結晶化温度としてから一定時間その温度を保つように、長パルス電流を印加する。非晶質とする（高抵抗とする）場合は、上述のストア電流として、融点以上に熱して急冷するように、短パルスで高出力の電流を論理記憶抵抗Ｒｍに印加する（図１参照）。
論理記憶抵抗Ｒｍに対するストア電流／イニシャライズ電流の伝達を制御しているトランジスタＮｓは、論理記憶抵抗Ｒｍを相変化させて記憶値をストアするために、ストア電流として十分な電流を流すことができるサイズを有することが必要である。
以下に、図４〜図９を用いて、図３に示した回路の動作を詳しく説明する。 In the case of crystallization (low resistance), a long pulse current is applied to the logic memory resistor Rm as the above-described initialization current so as to maintain the crystallization temperature for a certain period of time. In the case of amorphous (high resistance), a short pulse and high output current is applied to the logical memory resistor Rm as the above-mentioned store current so as to be heated to the melting point or higher and rapidly cooled (see FIG. 1). .
The transistor Ns that controls the transmission of the store current / initialization current to the logical storage resistor Rm can store a stored value by changing the phase of the logical storage resistor Rm, so that a sufficient current can flow as a store current. It is necessary to have
Hereinafter, the operation of the circuit shown in FIG. 3 will be described in detail with reference to FIGS.

＜参照抵抗初期化＞
上述したように、図３の実施態様の回路では、参照抵抗Ｒｒは予め論理記憶抵抗の中間抵抗値に設定されている。これは、例えば、不揮発性メモリのチップを作成した後に、チップ全体に結晶化条件を満たす温度を所定時間印加して、全て参照抵抗Ｒｒの抵抗値を均一に初期化することで設定することができる。
なお、読み出し書き込み動作するときには、後で説明するように論理記憶抵抗Ｒｍが低抵抗となっているので、参照抵抗Ｒｒの抵抗値は、ＳＲＡＭを構成する回路部分の動作になるべく影響がないように、中間値よりは低く設定することが望ましい。 <Reference resistor initialization>
As described above, in the circuit of the embodiment shown in FIG. 3, the reference resistance Rr is set in advance to an intermediate resistance value of the logic memory resistance. This can be set, for example, by creating a nonvolatile memory chip, applying a temperature satisfying the crystallization condition to the entire chip for a predetermined time, and uniformly initializing the resistance value of the reference resistor Rr. it can.
Note that when the read / write operation is performed, the logic memory resistor Rm has a low resistance as will be described later, so that the resistance value of the reference resistor Rr does not affect the operation of the circuit portion constituting the SRAM as much as possible. It is desirable to set it lower than the intermediate value.

＜リコール動作（電源オン時）＞
電源がオン（ＯＮ）するときは、論理記憶抵抗Ｒｍに記憶されている論理値をＳＲＡＭ回路部に移す。これをリコールといい、このリコール動作を図４，図５を用いて説明する。図４は論理記憶抵抗Ｒｍが高抵抗（論理値１）の場合、図５は論理記憶抵抗Ｒｍが低抵抗（論理値０）の場合である。このリコール動作は全セルに対して、同時に行うことができる。 <Recall operation (when power is on)>
When the power is turned on, the logical value stored in the logical storage resistor Rm is transferred to the SRAM circuit unit. This is called recall, and this recall operation will be described with reference to FIGS. FIG. 4 shows a case where the logical memory resistance Rm is a high resistance (logical value 1), and FIG. 5 shows a case where the logical memory resistance Rm is a low resistance (logical value 0). This recall operation can be performed simultaneously on all cells.

図４において、電源線ＰＷＲがオンすると、ＳＲＡＭを構成する、トランジスタＰ０，Ｎ０とＰ１，Ｎ１とに電流が流れ始める。ワード線ＷＬは接地電圧（Ｌｏｗ）のままであるので、Ｎａ０とＮａ１は閉じている。また、ストア線ＳＴＲは電源線ＰＷＲと同時かそれ以前にＶＤＤ（電源電圧：Ｈｉｇｈ）となる。論理記憶抵抗Ｒｍが参照抵抗Ｒｒより高抵抗であるので、Ｐ０とＰ１とを比較するとＰ０に電流が大きく流れ、Ｓ０とＳ１の電圧は、比較的にＳ１が低く（Ｌ）、Ｓ０が高く（Ｈ）なる。このために、Ｐ０：オン，Ｎ１：オフ及びＰ１：オフ，Ｎ０：オンの傾向となり、それが正のフィードバックされて、ＳＲＡＭ回路部の安定状態となる。そのために、この論理記憶抵抗の状態（高抵抗：論理値１）がＳＲＡＭ回路部に記憶される（リコールされる）。   In FIG. 4, when the power supply line PWR is turned on, current starts to flow through the transistors P0, N0 and P1, N1 constituting the SRAM. Since the word line WL remains at the ground voltage (Low), Na0 and Na1 are closed. Further, the store line STR becomes VDD (power supply voltage: High) simultaneously with or before the power supply line PWR. Since the logical memory resistance Rm is higher than the reference resistance Rr, when comparing P0 and P1, a large current flows through P0, and the voltages of S0 and S1 are relatively low in S1 (L) and high in S0 ( H). For this reason, there is a tendency of P0: on, N1: off and P1: off, N0: on, which are fed back positively, and the SRAM circuit unit becomes stable. For this purpose, the state of the logical storage resistance (high resistance: logical value 1) is stored (recalled) in the SRAM circuit section.

図５では、論理記憶抵抗Ｒｍが参照抵抗Ｒｒより低抵抗なので、Ｐ１に大きい電流が流れ、上述の動作の逆となり、Ｓ０の電圧が低く（Ｌ）、Ｓ１の電圧が高く（Ｈ）なって安定する。これで、この論理記憶抵抗Ｒｍの状態（低抵抗：論理値０）がＳＲＡＭ回路部に記憶される（リコールされる）。
なお、ストア線ＳＴＲは電源線ＰＷＲと同電位であるので、トランジスタＮｓが導通していてもいなくても、上述の動作に対しては影響がない。 In FIG. 5, since the logic memory resistor Rm is lower than the reference resistor Rr, a large current flows through P1, the reverse of the above operation, the voltage at S0 is low (L), and the voltage at S1 is high (H). Stabilize. As a result, the state (low resistance: logical value 0) of the logical storage resistor Rm is stored (recalled) in the SRAM circuit unit.
Since the store line STR has the same potential as the power supply line PWR, the above-described operation is not affected even if the transistor Ns is conductive.

＜論理記憶抵抗の初期化＞
さて、論理記憶抵抗Ｒｍと参照記憶抵抗Ｒｒの抵抗値があまりにも異なっていると、ＳＲＡＭ回路部の読み出し書き込み動作に支障が生じる。このために、参照記憶抵抗Ｒｒの抵抗値をあまり高くなく設定しておき、論理記憶抵抗Ｒｍは、セルの読み出し書き込み動作のとき、低抵抗としておく（結晶化する）必要がある。
このため、論理記憶抵抗Ｒｍが高抵抗（論理値１）の場合は、低抵抗とする必要がある。これを「論理記憶抵抗の初期化」という。この動作を行うのは、上述のリコールを行った後であり、リコールを行った後に必ず行う必要がある。
この論理記憶抵抗の初期化動作の説明を、図６を用いて行う。
図６において、論理記憶抵抗Ｒｍは論理値１即ち高抵抗であって、リコールの動作が終了し、ＳＲＡＭ回路部は論理値１（Ｓ０：Ｈ，Ｓ１：Ｌ）となって安定している。この状態ではトランジスタＮｓのゲートに高い電圧が印加され、Ｎ型ＭＯＳトランジスタＮｓが導通しているので、ストア線ＳＴＲを低電圧Ｖｌｏｗとして、電源線ＰＷＲからイニシャライズ電流を論理記憶抵抗Ｒｍに印加する。ここで印加する電圧Ｖｌｏｗは、接地電圧（ｌｏｗ）までは至らない電圧で、結晶化を起こすためのイニシャライズ電流を流すための電圧である。このイニシャライズ電流は長パルス電流であり、結晶化を行う電流が一定時間論理記憶抵抗Ｒｍに流れ、相変化を起こし、結晶化される。
なお、論理記憶抵抗Ｒｍが論理値０即ち低抵抗の場合は、リコールの動作が終了すると、ＳＲＡＭ回路部が論理値０（Ｓ０：Ｌ，Ｓ１：Ｈ）となる。そのため、トランジスタＮｓは非導通であり、ストア線ＳＴＲの変化は、論理記憶抵抗Ｒｍに影響を与えない。
この論理記憶抵抗の初期化は、上述したように、論理記憶抵抗Ｒｍが論理値１（高抵抗）の場合のみ低抵抗に変化するので、全セル同時に行うことができる。 <Initialization of logic memory resistance>
Now, if the resistance values of the logic memory resistor Rm and the reference memory resistor Rr are too different, the read / write operation of the SRAM circuit unit will be hindered. Therefore, the resistance value of the reference memory resistor Rr must be set not so high, and the logic memory resistor Rm needs to have a low resistance (crystallize) at the time of cell read / write operation.
For this reason, when the logic memory resistance Rm is a high resistance (logic value 1), it is necessary to make it low resistance. This is called “initialization of logic memory resistance”. This operation is performed after the above-described recall, and must be performed after the recall.
The initialization operation of the logical memory resistor will be described with reference to FIG.
In FIG. 6, the logic memory resistor Rm has a logic value 1, that is, a high resistance, the recall operation is completed, and the SRAM circuit portion is stable at a logic value 1 (S0: H, S1: L). In this state, since a high voltage is applied to the gate of the transistor Ns and the N-type MOS transistor Ns is conductive, the store line STR is set to the low voltage V low and an initialization current is applied from the power supply line PWR to the logical storage resistor Rm. . The voltage V low applied here is a voltage that does not reach the ground voltage (low) and flows an initialization current for causing crystallization. This initialization current is a long pulse current, and a current for crystallization flows through the logic memory resistor Rm for a certain period of time, causing a phase change and crystallization.
When the logical memory resistance Rm is a logical value 0, that is, a low resistance, when the recall operation is completed, the SRAM circuit portion becomes a logical value 0 (S0: L, S1: H). Therefore, the transistor Ns is non-conductive, and the change in the store line STR does not affect the logical storage resistance Rm.
As described above, the initialization of the logical storage resistance can be performed simultaneously for all the cells because the logical storage resistance Rm changes to a low resistance only when the logical storage resistance Rm is 1 (high resistance).

＜読み出し／書き込み動作＞
各セルへの読み出し／書き込みは、論理記憶抵抗Ｒｍの初期化を行った後に、図７に示すように、ストア線ＳＴＲを電源線ＰＷＲと同じ電圧（ＶＤＤ）として行う。
各セルへの読み出し／書き込みは、上述のように、参照抵抗Ｒｒと論理記憶抵抗ＲｍをＳＲＡＭ回路部の動作に影響がないような抵抗値に設定しているので、通常のＳＲＡＭと変わりなく行うことができる。 <Read / write operation>
Reading / writing to each cell is performed with the storage line STR set to the same voltage (VDD) as the power supply line PWR as shown in FIG.
As described above, reading / writing to each cell is performed as in a normal SRAM because the reference resistance Rr and the logical storage resistance Rm are set to resistance values that do not affect the operation of the SRAM circuit section. be able to.

＜ストア動作＞
電源をオフする前に、ＳＲＡＭ回路部に記憶されている内容を論理記憶抵抗Ｒｍに移して、電源をオフしているときでも、各セルの記憶内容を保持するようにする動作をストア動作と呼ぶ。この動作を、図８を用いて説明する。
図８は、ＳＲＡＭ回路部に論理値１（Ｓ０：Ｈ，Ｓ１：Ｌ）が記憶されているときのストア動作を説明するための図である。ストア動作する前は、電源線ＰＷＲはＶＤＤであり、ストア線ＳＴＲはＶＤＤで、論理記憶抵抗Ｒｍは低抵抗である。また、ワード線ＷＬはセルの選択を行っていない。このとき、Ｓ０の電圧が高いために、トランジスタＮｓは導通状態である。 <Store operation>
Before turning off the power, the operation stored in the SRAM circuit section is transferred to the logical storage resistor Rm so that the stored content of each cell is retained even when the power is turned off. Call. This operation will be described with reference to FIG.
FIG. 8 is a diagram for explaining the store operation when the logical value 1 (S0: H, S1: L) is stored in the SRAM circuit section. Before the store operation, the power supply line PWR is VDD, the store line STR is VDD, and the logical storage resistance Rm is low resistance. The word line WL does not select a cell. At this time, since the voltage of S0 is high, the transistor Ns is in a conductive state.

さて、論理記憶抵抗ＲｍにＳＲＡＭ回路部の論理値１を移すためには、相変化をして、論理記憶抵抗Ｒｍを高抵抗とする（非晶質化する）必要がある。このため、ストア線ＳＴＲを０（接地電圧）として、電源線ＰＷＲ→論理記憶抵抗Ｒｍ→トランジスタＮｓ→ストア線ＳＴＲにストア電流が流れるようにする。このストア電流は、短パルスで高出力の電流である。このために、ＳＴＲ線は接地電圧（Ｌｏｗ）とする。これは、上述の初期化のときのストア線ＳＴＲの電圧より低い。そして、ストア線ＳＴＲの電圧をＶＤＤ（Ｈｉｇｈ）に早く戻す。これで、短パルスで高出力の電流を論理記憶抵抗Ｒｍに印加することができる。
ＳＲＡＭ回路部に論理値０（Ｓ０：Ｌ，Ｓ１：Ｈ）が記憶されているときは、Ｓ０の電圧が低いために、トランジスタＮｓは非導通状態である。このために、ストア線ＳＴＲの電圧の変化は、論理記憶抵抗Ｒｍに対して影響しない。このために、ストア線ＳＴＲの電圧が変化しても、論理記憶抵抗Ｒｍは低抵抗のままの状態を保つ。 Now, in order to transfer the logical value 1 of the SRAM circuit portion to the logical memory resistor Rm, it is necessary to change the phase to make the logical memory resistor Rm high resistance (amorphization). Therefore, the store line STR is set to 0 (ground voltage) so that the store current flows from the power supply line PWR → the logic storage resistor Rm → the transistor Ns → the store line STR. This store current is a short pulse and high output current. Therefore, the STR line is set to the ground voltage (Low). This is lower than the voltage of the store line STR at the time of initialization described above. Then, the voltage of the store line STR is quickly returned to VDD (High). Thus, a short pulse and high output current can be applied to the logic memory resistor Rm.
When the logic value 0 (S0: L, S1: H) is stored in the SRAM circuit portion, the transistor Ns is non-conductive because the voltage of S0 is low. For this reason, the change in the voltage of the store line STR does not affect the logical storage resistance Rm. For this reason, even if the voltage of the store line STR changes, the logic memory resistor Rm remains in a low resistance state.

このストア動作は、上述したように、ＳＲＡＭ回路部に論理値１（Ｓ０：Ｈ，Ｓ１：Ｌ）が記憶されている場合のみ、論理記憶抵抗Ｒｍが高抵抗に変化するので、全セル同時に行うことができる。
この後に、電源をオフとしても、論理記憶抵抗ＲｍにＳＲＡＭ回路部の記憶内容が保持されている。この論理記憶抵抗Ｒｍに保持されている記憶内容は、電源をオンとしたときにＳＲＡＭ回路部に移される。 As described above, the store operation is performed simultaneously for all the cells because the logical storage resistance Rm changes to a high resistance only when the logical value 1 (S0: H, S1: L) is stored in the SRAM circuit portion. be able to.
Thereafter, even if the power is turned off, the memory contents of the SRAM circuit section are held in the logical memory resistor Rm. The stored contents held in the logical storage resistor Rm are transferred to the SRAM circuit section when the power is turned on.

＜動作のまとめ＞
図９に、各動作のときの電源線ＰＷＲ，入出力線ＢＬ０，ＢＬ１，ワード線ＷＬ，ストア線ＳＴＲの状態をまとめてある。各線の状態は、オン（Ｏｎ），オフ（ＯＦＦ），電源電圧（Ｈｉｇｈ），低電圧（Ｖｌｏｗ），接地電圧（Ｌｏｗ）で示している。
図３に示したセルで構成された不揮発性メモリは、電源がオンとなると、リコール動作で、電源オフ前の状態を保持している論理記憶抵抗Ｒｍの値をＳＲＡＭ回路部に移し、初期化動作で、論理値１の論理記憶抵抗Ｒｍを低抵抗とする。そして、通常のＳＲＡＭと同様に、ＳＲＡＭ回路部への読み出し書き込みを行う。
電源がオフとなる前にストア動作で、論理記憶抵抗ＲｍにＳＲＡＭ回路部の記憶内容が保持される。この論理記憶抵抗Ｒｍに保持されている記憶内容は、電源をオンとしたときに、リコール動作によりＳＲＡＭ回路部に移される。
なお、ストア線ＳＴＲは、初期化のとき、低電圧（Ｖｌｏｗ）で、結晶化温度とする電流が流れるような電源線との電圧差が得られるものである。また、電流を制御しているトランジスタＮｓは、ストア線ＳＴＲが接地電圧（Ｌｏｗ）としたとき、電源線ＰＷＲから、論理記憶抵抗Ｒｍを融点以上にすることができる電流を流すことができる性能を有している。 <Summary of operation>
FIG. 9 summarizes the states of the power supply line PWR, the input / output lines BL0 and BL1, the word line WL, and the store line STR in each operation. The state of each line is indicated by ON (OFF), OFF (OFF), power supply voltage (High), low voltage (V low ), and ground voltage (Low).
The nonvolatile memory composed of the cells shown in FIG. 3 is initialized by transferring the value of the logical storage resistor Rm holding the state before the power is turned off to the SRAM circuit section by a recall operation when the power is turned on. In operation, the logical storage resistance Rm having a logical value of 1 is set to a low resistance. Then, similarly to a normal SRAM, reading and writing to the SRAM circuit portion are performed.
The stored contents of the SRAM circuit section are held in the logical storage resistor Rm by the store operation before the power is turned off. The stored contents held in the logical storage resistor Rm are transferred to the SRAM circuit section by a recall operation when the power is turned on.
Note that the store line STR has a low voltage (V low ) at the time of initialization, and a voltage difference from the power supply line through which a current at a crystallization temperature flows can be obtained. In addition, the transistor Ns that controls the current has a performance capable of flowing a current that can make the logical storage resistance Rm higher than the melting point from the power supply line PWR when the store line STR is set to the ground voltage (Low). Have.

＜ブロック化＞
上述した不揮発性メモリでは、ストアと初期化のときに大きな電流が流れる。例えば、初期化に１ｂｉｔあたり５０μＡが必要とすると、３２ｋｂｉｔのメモリブロック内の全セルを一度に初期化すると、１．６Ａという巨大な電流が流れる。しかしながら、１ｂｉｔづつストアや初期化していたのでは、長い時間がかかる。
これを解決するためには、図３に示した１ビット単位の不揮発性メモリを電流が大きくなり過ぎない程度の小さな単位のブロックにまとめて、ブロック単位でストアと初期化の動作を制御することが必要となる。 <Blockization>
In the above-described nonvolatile memory, a large current flows during storage and initialization. For example, if 50 μA per bit is required for initialization, a huge current of 1.6 A flows when all cells in a 32 kbit memory block are initialized at once. However, it takes a long time to store or initialize one bit at a time.
In order to solve this, the 1-bit unit non-volatile memory shown in FIG. 3 is grouped into small unit blocks so that the current does not become too large, and the store and initialization operations are controlled in units of blocks. Is required.

＜ＣＭＯＳ回路と相変化メモリとの関係＞
図１０（ａ）は、チップ１００上にＣＭＯＳによりシステムを構成するとき、その一部に図３の回路構成の不揮発性メモリを作成する場合を示している。この場合、基本となるＳＲＡＭ回路部の１１０の上に、相変化メモリ層１２０を設けて、図３の相変化メモリ素子Ｒｒ，Ｒｍを構成し、その上に電源等の配線層１３０を設けることを示している。
図１０（ｂ）は、図１０（ａ）に示した構成で、図３の回路における相変化メモリＲｍとＭＯＳトランジスタＮｓの部分のチップにおける模式図（断面）を示している。
図１０（ａ），（ｂ）に示すように、ＣＭＯＳ構造のチップ上に相変化メモリのための層を付加しているために、１ビット単位の面積が大きくなることもない。また、ＣＭＯＳ構造のチップに対して、相変化メモリを作成するための少ない工程を付加するだけで、ＣＭＯＳのＳＲＡＭを不揮発性とすることが、構造的に容易にできる。
その上、図１０に示されているように、ＭＯＳ構造のチップと相変化メモリの製造過程が分離されているために、相変化記録材料の組成を変えた場合でも、簡単に製造工程を変更することが可能である。 <Relationship between CMOS circuit and phase change memory>
FIG. 10A shows a case where a nonvolatile memory having the circuit configuration shown in FIG. 3 is created as a part of a system formed by CMOS on the chip 100. In this case, the phase change memory layer 120 is provided on the basic SRAM circuit section 110 to form the phase change memory elements Rr and Rm in FIG. 3, and the wiring layer 130 such as a power source is provided thereon. Is shown.
FIG. 10B is a schematic diagram (cross section) of the phase change memory Rm and the MOS transistor Ns portion in the circuit of FIG. 3 having the configuration shown in FIG.
As shown in FIGS. 10A and 10B, since a layer for a phase change memory is added on a chip having a CMOS structure, the area in units of 1 bit is not increased. Further, it is structurally easy to make a CMOS SRAM non-volatile by adding a few steps for creating a phase change memory to a CMOS structure chip.
In addition, as shown in FIG. 10, since the manufacturing process of the MOS structure chip and the phase change memory is separated, the manufacturing process can be easily changed even when the composition of the phase change recording material is changed. Is possible.

＜使用する素子について＞
上述の図３に示した回路構成は、相変化メモリとＣＭＯＳで構成しているが、抵抗変化により不揮発性で記憶する他の素子と他の能動素子で構成してもよい。 <About the elements used>
The circuit configuration shown in FIG. 3 is composed of a phase change memory and a CMOS, but may be composed of other elements that are stored in a nonvolatile manner by resistance change and other active elements.

相変化メモリの動作を説明する図である。It is a figure explaining operation | movement of a phase change memory. 相変化を起こしたときの抵抗値の変化を示す図である。It is a figure which shows the change of resistance value when a phase change is raise | generated. ＣＭＯＳで構成した相変化メモリの回路を示す図である。It is a figure which shows the circuit of the phase change memory comprised by CMOS. リコールの動作を説明する図である。It is a figure explaining operation | movement of a recall. リコールの他の動作を説明する図である。It is a figure explaining other operation | movement of a recall. 初期化の動作を説明する図である。It is a figure explaining the operation | movement of initialization. 読み出し／書き込みの動作を説明する図である。It is a figure explaining operation | movement of read / write. ストアの動作を説明する図である。It is a figure explaining operation | movement of a store. 各動作における回路の状態を示す図である。It is a figure which shows the state of the circuit in each operation | movement. ＣＭＯＳで作成した場合のチップ構成を示す図である。It is a figure which shows the chip | tip structure at the time of producing with CMOS. ＣＭＯＳで作成した場合のチップの具体的な構成を示す図である。It is a figure which shows the specific structure of the chip | tip at the time of producing with CMOS.

Claims (5)

抵抗変化により不揮発性記憶を行う抵抗変化メモリ素子を用いた不揮発性メモリであって、
第１の能動素子と第２の能動素子との入出力を互に接続したＳＲＡＭ回路部と、
前記第１，第２の能動素子のそれぞれと、電源との間に直列に接続した第１，第２の抵抗変化メモリ素子と、
前記第２の能動素子と前記第２の抵抗変化メモリ素子との接続点とストア線との間に接続されたスイッチング素子であって、該スイッチング素子のスイッチングを制御する入力は、前記第１の能動素子の出力に接続されており、
前記スイッチング素子により、前記不揮発性メモリの電源をオフする直前に、前記ＳＲＡＭ回路部の記憶内容を、前記スイッチング素子から前記第２の抵抗変化メモリ素子に電流を流して抵抗変化を起こして記憶させ、前記不揮発性メモリの電源をオンしたとき、前記第２の抵抗変化メモリ素子の記憶内容を前記ＳＲＡＭ回路部に移し、
前記ＳＲＡＭ回路部に記憶データの書き込み、読み出しを行うことを特徴とする不揮発性メモリ。 A nonvolatile memory using a resistance change memory element that performs nonvolatile storage by resistance change,
An SRAM circuit unit in which the input and output of the first active element and the second active element are connected to each other;
First and second resistance change memory elements connected in series between each of the first and second active elements and a power source;
A switching element connected between a connection point of the second active element and the second resistance change memory element and a store line, and an input for controlling switching of the switching element is the first element Connected to the output of the active element,
Immediately before the non-volatile memory is turned off by the switching element, the memory contents of the SRAM circuit section are stored by causing a current to flow from the switching element to the second resistance change memory element. When the power source of the nonvolatile memory is turned on, the storage content of the second resistance change memory element is moved to the SRAM circuit unit,
A nonvolatile memory which writes and reads stored data to and from the SRAM circuit portion. 請求項１に記載の不揮発性メモリにおいて、
前記第１の抵抗変化メモリ素子は、前記第２の抵抗変化メモリ素子の記憶内容による抵抗値変化の中間値の抵抗値に設定されていることを特徴とする不揮発性メモリ。 The non-volatile memory according to claim 1.
The nonvolatile memory according to claim 1, wherein the first resistance change memory element is set to a resistance value that is an intermediate value of a change in resistance value depending on the stored contents of the second resistance change memory element. 請求項２に記載の不揮発性メモリにおいて、
前記第２の抵抗変化メモリ素子は、前記電源をオンしたときに前記第２の抵抗変化メモリ素子の記憶内容を前記ＳＲＡＭ回路部に移した後、前記スイッチング素子を介して流す電流により、低抵抗値とされることを特徴とする不揮発性メモリ。 The non-volatile memory according to claim 2.
The second resistance change memory element has a low resistance due to a current flowing through the switching element after the stored content of the second resistance change memory element is transferred to the SRAM circuit portion when the power is turned on. A non-volatile memory characterized in that it is a value. 請求項１〜３に記載の不揮発性メモリにおいて、
前記第１，第２の抵抗変化メモリ素子は、相変化メモリであることを特徴とする不揮発性メモリ。 The nonvolatile memory according to claim 1,
The nonvolatile memory according to claim 1, wherein the first and second resistance change memory elements are phase change memories. 請求項１〜４に記載の不揮発性メモリにおいて、
前記ＳＲＡＭ回路部をＣＭＯＳで構成し、前記スイッチング素子をＭＯＳトランジスタで構成することを特徴とする不揮発性メモリ。 The nonvolatile memory according to claim 1,
A non-volatile memory characterized in that the SRAM circuit portion is constituted by a CMOS and the switching element is constituted by a MOS transistor.
JP2004331688A 2004-11-16 2004-11-16 Non-volatile memory Active JP3845734B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004331688A JP3845734B2 (en) 2004-11-16 2004-11-16 Non-volatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004331688A JP3845734B2 (en) 2004-11-16 2004-11-16 Non-volatile memory

Publications (2)

Publication Number Publication Date
JP2006146983A JP2006146983A (en) 2006-06-08
JP3845734B2 true JP3845734B2 (en) 2006-11-15

Family

ID=36626491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004331688A Active JP3845734B2 (en) 2004-11-16 2004-11-16 Non-volatile memory

Country Status (1)

Country Link
JP (1) JP3845734B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011081896A (en) * 2009-10-12 2011-04-21 Numonyx Bv Non-volatile sram cell that incorporates phase-change memory into cmos process

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110057601A (en) 2009-11-24 2011-06-01 삼성전자주식회사 Nonvolatile logic circuit, integrated circuit including the nonvolatile logic circuit and method of operating the integrated circuit
JP5454784B2 (en) * 2010-03-05 2014-03-26 国立大学法人金沢大学 Nonvolatile memory element and control method thereof
FR2970593B1 (en) * 2011-01-19 2013-08-02 Centre Nat Rech Scient COMPATIBLE VOLATILE / NON-VOLATILE MEMORY CELL
US9142292B2 (en) 2011-02-02 2015-09-22 Panasonic Intellectual Property Management Co., Ltd. Method for reading data from nonvolatile storage element, and nonvolatile storage device
KR102149882B1 (en) * 2012-01-01 2020-08-31 고쿠리츠다이가쿠호진 도호쿠다이가쿠 Integrated circuit
US9437298B1 (en) * 2015-03-25 2016-09-06 Intel Corporation Self-storing and self-restoring non-volatile static random access memory
JP6753138B2 (en) * 2016-05-16 2020-09-09 ソニー株式会社 Semiconductor circuits, drive methods, and electronics

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011081896A (en) * 2009-10-12 2011-04-21 Numonyx Bv Non-volatile sram cell that incorporates phase-change memory into cmos process

Also Published As

Publication number Publication date
JP2006146983A (en) 2006-06-08

Similar Documents

Publication Publication Date Title
TWI239013B (en) Nonvolatile memory device
JP4524684B2 (en) Memory reading circuit and method
JP5010700B2 (en) Semiconductor integrated circuit
TWI402846B (en) Semiconductor integrated circuit device
JP5197448B2 (en) Resistance change memory device
JP4191211B2 (en) Nonvolatile memory and control method thereof
US7307451B2 (en) Field programmable gate array device
JP4428284B2 (en) Semiconductor memory device and writing method thereof
WO2004040582A1 (en) Method for driving non-volatile flip-flop circuit using resistance change element
JP2011081896A (en) Non-volatile sram cell that incorporates phase-change memory into cmos process
JP2004103174A (en) Semiconductor memory device
TW200402731A (en) Non-volatile memory circuit, its driving method and semiconductor device using the memory circuit
US9053782B2 (en) Memory cell with volatile and non-volatile storage
US9666276B2 (en) Non-volatile memory using bi-directional resistive elements
US7436694B2 (en) Nonvolatile memory cell
US9224463B2 (en) Compact volatile/non-volatile memory cell
TW202008353A (en) Memory device and method of driving write current
ITTO20080647A1 (en) COLUMN DECODER FOR NON-VOLATILE MEMORY DEVICES, IN PARTICULAR OF THE PHASE CHANGE TYPE
JP3845734B2 (en) Non-volatile memory
JP2012048805A (en) Nonvolatile memory device
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device
TW202127443A (en) Memory device and operation method thereof
US10811093B2 (en) Method of real-time access to a differential memory, differential memory and electronic system
US9401198B1 (en) Non-volatile dynamic random access memory (NVDRAM)
CN214377681U (en) Write circuit for STT-MRAM

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060428

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20060428

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20060612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060725

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150