JP3845033B2 - Semiconductor package and manufacturing method thereof - Google Patents

Semiconductor package and manufacturing method thereof Download PDF

Info

Publication number
JP3845033B2
JP3845033B2 JP2002075020A JP2002075020A JP3845033B2 JP 3845033 B2 JP3845033 B2 JP 3845033B2 JP 2002075020 A JP2002075020 A JP 2002075020A JP 2002075020 A JP2002075020 A JP 2002075020A JP 3845033 B2 JP3845033 B2 JP 3845033B2
Authority
JP
Japan
Prior art keywords
leads
heat spreader
semiconductor package
package according
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002075020A
Other languages
Japanese (ja)
Other versions
JP2002359332A (en
Inventor
哲二 堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002075020A priority Critical patent/JP3845033B2/en
Publication of JP2002359332A publication Critical patent/JP2002359332A/en
Application granted granted Critical
Publication of JP3845033B2 publication Critical patent/JP3845033B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、縦型のＭＯＳトランジスタを組込んだ半導体パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】
図１７（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ従来の半導体パッケージを示す平面線図である。図１７（ｂ）、（ｃ）は、図１７（ａ）図示の半導体パッケージの長手方向及びそれに直交する方向に沿った断面線図である。
【０００３】
図１７（ａ）〜（ｃ）図示の如く、リードフレーム１０１のデバイス搭載部（ベッド部）１１０に、パワー半導体チップ１０２が半田１０３を介して装着される。リードフレーム１０１は、Ｃｕ、Ｃｕ合金、Ｆｅ−４２Ｎｉ合金等の材料からなる。リードフレーム１０１は、ベッド部１１０、第１リード１１１、第２リード１１２、及びベッド部１１０に連続的につながる第３リード１１３を有する。チップ１０２は、ソース領域、ベース領域、ドレイン領域、及びゲート電極等により形成されるＭＯＳトランジスタを有する。
【０００４】
チップ１０２の上側表面には、Ａｌ等の金属電極１０７ａ、及び金もしくはＡｌ等の金属電極１０７ｂが配設される。金属電極１０７ａはソース電極（ソース引き出し電極を含む）を介してソース領域及びベース領域に電気的に接続される。金属電極１０７ｂはゲート電極（ゲート引き出し電極を含む）に電気的に接続される。
【０００５】
チップ１０２の金属電極１０７ａ、１０７ｂと、第１及び第２リード１１１、１１２とはＡｕワイヤ等のボンディングワイヤ１１６、１１４を介して電気的に接続される。チップ１０２と、ベッド部１１０、第１、第２及び第３リード１１１〜１１３の基部、ボンディングワイヤ１１６、１１４は、エポキシ樹脂等の樹脂封止体１０５により樹脂封止される。
【０００６】
【発明が解決しようとする課題】
図１７（ａ）〜（ｃ）に示す従来の半導体パッケージには次のような問題がある。パワー半導体デバイス例えば、縦型のＭＯＳトランジスタ等を含むチップに対しては、Ａｕワイヤの配線抵抗を低減するため、複数本のＡｕワイヤで接続を行う。この場合、電極パッド数を増やし、Ａｕワイヤの接続本数を増やすほど組み立て工程のインデックスが増加する。また、設計上も、ワイヤ長の関係に起因して配線抵抗を更に低減するのが難しくなる。
【０００７】
また、パワー半導体チップにおいては、放熱特性の確保が重要である。放熱特性向上の点からはデバイスが装着されるリードフレームのベッド部を厚くする方が有利である。この場合、リードフレームそのものを厚くする必要があり、半導体パッケー全体が大型となってしまう。また、リードフレームのベッド部のみを厚くすることは部品コストが大幅にアップとなる。従って、このようなリードフレームを製品に使用することは実際的でない。
【０００８】
米国特許第６，０４０，６２６（特開２０００−１１４４４５号公報に対応）には、配線抵抗を低減するため、縦型のＭＯＳトランジスタの半導体チップに第１リードを導電性接着剤を介して直接接合する構造が開示される。この構造では、しかし、半導体チップの放熱特性は改善されず、また、リードが樹脂封止体から突出するので小型化が難しい。
【０００９】
このような背景から、縦型のＭＯＳトランジスタを含むパワー半導体チップのような、より定格の大きい大電流半導体チップを組込んだ場合であっても、全体のサイズを増加させなくて済むような、半導体パッケージが求められている。
【００１０】
【課題を解決するための手段】
本発明の第１の視点は、半導体パッケージであって、
上側に配設されたソース電極及びゲート電極と、底側に配設されたドレイン電極と、を含む縦型のＭＯＳトランジスタと、
前記ドレイン電極に接合され且つ前記縦型のＭＯＳトランジスタと共にダイシングされたヒートスプレッダと、前記ヒートスプレッダは前記ドレイン電極に電気的に接続されて第３リードとして機能することと、
前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して電気的に接続された導電性の第１及び第２リードと、前記第１及び第２リードの夫々は、下端部において横方向に延び且つ前記ヒートスプレッダの第１側に並べて配置された足部を有することと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの少なくとも前記足部の一部までを埋め包んで封止する絶縁性の封止体と、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする。
【００１１】
本発明の第２の視点は、半導体パッケージの製造方法であって、
半導体ウエハに、夫々が上側に配設されたソース電極及びゲート電極と底側に配設されたドレイン電極とを有する複数の半導体デバイスを形成する工程と、
前記複数の半導体デバイスの前記ドレイン電極に接合するように、前記半導体ウエハにヒートスプレッダ用の板を接合する工程と、
前記半導体ウエハを前記ヒートスプレッダ用の板と共にダイシングし、前記複数の半導体デバイスの夫々をヒートスプレッダが接合された縦型のＭＯＳトランジスタとして切り離す工程と、前記ヒートスプレッダは前記ドレイン電極に電気的に接続されて第３リードとして機能することと、
前記縦型のＭＯＳトランジスタの前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して導電性の第１及び第２リードを電気的に接続する工程と、前記第１及び第２リードの夫々は、下端部において横方向に延び且つ前記ヒートスプレッダの第１側に並べて配置された足部を有することと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの少なくとも前記足部の一部までを、絶縁性の封止体で埋め包んで封止する工程と、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする。
【００１２】
本発明の第３の視点は、半導体パッケージであって、
上側に配設されたソース電極及びゲート電極と、底側に配設されたドレイン電極と、を含む縦型のＭＯＳトランジスタと、
前記ドレイン電極に接合された導電性のヒートスプレッダと、前記ヒートスプレッダは前記ドレイン電極に導電性の第３接合部材を介して電気的に接続されて第３リードとして機能することと、前記ヒートスプレッダ及び前記第３接合部材は、前記縦型のＭＯＳトランジスタと共にダイシングされたものであることと、
前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して電気的に接続された導電性の第１及び第２リードと、前記第１及び第２リードの夫々は導電性ストリップにより形成され、ここで、前記ヒートスプレッダは厚さｔ１を有する一方、前記導電性ストリップは厚さｔ２を有し、厚さ比の条件１＜ｔ１／ｔ２≦３を満足することと、前記第１及び第２リードの夫々は、前記縦型のＭＯＳトランジスタの前記上側に対向する基部と、前記基部から曲がって前記縦型のＭＯＳトランジスタ及び前記ヒートスプレッダの脇に沿って延びる脚部と、前記脚部から曲がって前記ヒートスプレッダから離れる側に延びる足部と、を具備することと、前記第１及び第２リードの前記足部は、前記ヒートスプレッダの第１側に並べて配置されることと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの前記基部及び前記脚部の全体と、前記第１及び第２リードの前記足部の少なくとも一部を埋め包んで封止する絶縁性の封止体と、前記封止体はエポキシ樹脂を含む熱硬化性樹脂からなる群から選択された材料から実質的になることと、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする。
【００１３】
更に、本発明の実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１４】
【発明の実施の形態】
本発明の実施の形態について図面を参照して以下に説明する。
【００１５】
（第１の実施の形態）
図１（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第１の実施の形態に係る半導体パッケージを示す平面図である。図１（ｂ）、（ｃ）は、図１（ａ）図中のIB−IB線に沿った断面図、及びIC−IC線に沿った断面図である。図２（ａ）、（ｂ）は、図１（ａ）図示の半導体パッケージの底面図及びリードが形成された側の側面図である。
【００１６】
この実施の形態の半導体パッケージ１０は、縦型のＭＯＳトランジスタを含むパワー半導体チップ２を有する。後述するように、チップ２の上側にソース電極（ソース引き出し電極を含む）及びゲート引き出し電極８が配設される。また、チップ２の底側にドレイン電極が配設される。半導体チップ２は、半田（導電性の接合部材）３を介して導電性のヒートスプレッダ６上に装着される。
【００１７】
ソース電極及びゲート引き出し電極８上には、Ａｕ等の導電性材料からなるバンプコンタクト（導電性の接合部材）７ａ、７ｂが夫々配設される。バンプコンタクト７ａ、７ｂには、導電性ストリップからなる第１及び第２リード１１、１２が夫々接合される。従って、第１リード１１はバンプコンタクト７ａを介してソース電極に電気的に接続される。第２リード１２はバンプコンタクト７ｂを介してゲート電極引き出し電極８に電気的に接続される。なお、ヒートスプレッダ６は、半田３を介して半導体チップ２の底部のドレイン電極に電気的に接続されているため、第３リードとして機能する。
【００１８】
ヒートスプレッダ６は、Ｃｕ、Ｍｏ、Ｗ等の板部材や板部材の貼合せ構造、例えばＣＫＣ材（Ｃｕ／Ｋｏｖａｒ／Ｃｕ）から形成される。第１及び第２リード１１、１２の導電性ストリップはＣｕ、Ｃｕ合金等から形成される。ヒートスプレッダ６の厚さｔ１は、第１及び第２リード１１、１２の導電性ストリップの厚さｔ２より厚い（ｔ１＞ｔ２）。ヒートスプレッダ６の厚さｔ１は０．１５〜０．５ｍｍ、望ましくは０．１５〜０．３ｍｍに設定される。リードの導電性ストリップの厚さｔ２は０．１〜０．３ｍｍ、望ましくは０．１２〜０．１５ｍｍに設定される。リードの導電性ストリップの厚さｔ２に対するヒートスプレッダ６の厚さｔ１の比（ｔ１／ｔ２）は、１＜ｔ１／ｔ２≦３に設定される。これにより、ヒートスプレッダ６を介するチップ２の放熱特性が高いものとなる。なお、本実施の形態において、例えば、リードの導電性ストリップの厚さは約０．１５ｍｍで、ヒートスプレッダ６の厚さは約０．３ｍｍである。
【００１９】
第１及び第２リード１１、１２の夫々は、基部Ｌ１、脚部Ｌ２、及び足部Ｌ３を有する。基部Ｌ１はチップ２の上側の面に対して平行（水平）に対向する。脚部Ｌ２は基部Ｌ１から曲がって半導体チップ２及びヒートスプレッダ６の脇に沿って垂直に延びる。足部Ｌ３は脚部Ｌ２から曲がってヒートスプレッダ６から離れる側に水平に延びる。第１及び第２リード１１、１２のヒートスプレッダ６の１つの側のみに引出され、それらの足部Ｌ３は同側において横に並べて配置される。
【００２０】
本実施の形態において、基部Ｌ１、脚部Ｌ２、及び足部Ｌ３の屈曲角度は略９０度に設定される。この構成は、半導体パッケージ１０の小型化に寄与する。従来の半導体パッケージでは、リードに支持機能を持たせているため、リードの脚部（図１（ｂ）図示の脚部Ｌ２に対応）は水平面（パッケージの実装面）に対して大きな角度をなすように形成される。これに対して、本実施の形態に係る半導体パッケージ１においては、リードの脚部Ｌ２は、水平面（パッケージの実装面）に対して、９０°±１０°、望ましくは９０°±５°の角度をなすように配設される。
【００２１】
半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２、バンプコンタクト７ａ、７ｂを埋め包んで封止するように絶縁性の封止体５が形成される。封止体５はエポキシ樹脂等の熱硬化性樹脂からなる群から選択された材料から実質的になる。ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面は、封止体５の底面から露出する。部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００２２】
なお、第１及び第２リード１１、１２の足部Ｌ３のつま先は、封止体５の側面上で露出させることができる。これにより、半導体パッケージ１０を実装した際に、回路基板に対する第１及び第２リード１１、１２の接合状態を視認することができる。但し、足部Ｌ３のつま先の突出長さｄ（図４参照）は、０〜０．３ｍｍ、望ましくは０．１〜０．２ｍｍとする。この構成に代え、透明な樹脂等からなる封止体を使用しても、第１及び第２リード１１、１２の接合状態を視認することができる。
【００２３】
図３は半導体パッケージ１０の半導体チップ２の内部構造を示す断面図である。図４は半導体チップ２と、ヒートスプレッダ６、第１リード１１との関係を示す断面図である。
【００２４】
チップ２は、例えば、ｎ型シリコン半導体基板Ｓｕｂを用いて形成される。基板Ｓｕｂの表面内にはｐ型ベース領域４２が形成される。ｐ型ベース領域４２の表面内にはｎ型ソース領域４３が形成される。ｐ型ベース領域４２の表面内にはまたｐ型コンタクト領域４２ａが形成される。ｐ型ベース領域４２が形成されていない基板Ｓｕｂの裏面側は、ｎ型ドレイン領域４１となる。
【００２５】
基板Ｓｕｂの表面から垂直下方に向かって複数のトレンチ４０が形成される。トレンチ４０はｎ型ソース領域４３、ｐ型ベース領域４２を貫通してドレイン領域４１の所定の深さまでに達する。即ち、トレンチ４０の底面は、ドレイン領域４１中に形成される。トレンチ４０の内側壁上には、例えば、熱酸化により形成されたシリコン酸化膜等のゲート絶縁膜４４が形成される。ゲート絶縁膜４４は、実質的にトレンチ４０の開口端まで形成される。ゲート絶縁膜４４は、エッチング処理により基板Ｓｕｂの主面より幾分下に形成されることもある。トレンチ４０内には更に、ゲート絶縁膜４４に被覆された状態でポリシリコン等からなるゲート電極４５が埋め込まれる。トレンチ４０の入口を閉鎖するように、即ちゲート電極４５及びゲート絶縁膜４４の頂部を覆うように、基板Ｓｕｂ上に層間絶縁膜４６が形成される。層間絶縁膜４６は、例えば、リフロー性の高いＢＰＳＧ等の材料からなり、リフローにより表面が平坦化される。
【００２６】
ゲート電極４５は、基板Ｓｕｂの主面上に形成されたアルミニウム等のからなるゲート引き出し電極８に電気的に接続される。層間絶縁膜４６上にアルミニウム等からなるソース電極１５が配設される。ソース電極１５は、層間絶縁膜４６に形成されたコンタクトホールを通してｎ型ソース領域４３及びｐ型コンタクト領域４２ａに電気的に接続される。なお、ソース電極１５と、ｎ型ソース領域４３及びｐ型コンタクト領域４２ａとの間には、ＴｉＷ膜等のバリアメタル層を介在させることもできる。ソース電極１５及びゲート引き出し電極８上には、チップ２を被覆保護するシリコン窒化膜等からなるパッシベーション膜４が配設される。一方、基板Ｓｕｂの裏面上には、ドレイン領域４１と電気的に接続されるようにドレイン電極１６が配設される。
【００２７】
なお、上述の如く、ソース電極１５及びゲート引き出し電極８には、バンプコンタクト７ａ、７ｂを介して第１及び第２リード１１、１２が電気的に接続される。また、ドレイン電極１６には半田３を介してヒートスプレッダ６が電気的に接続される。図４図示の如く、バンプコンタクト７ａ、７ｂは、パッシベーション膜４の開口部を通してソース電極１５及びゲート引き出し電極８に接合され、パッシベーション膜４の上側に突出する。バンプコンタクト７ａ、７ｂの夫々は０．００７〜０．０７ｍｍ2 の横断面積を有する。第１及び第２リード１１、１２の基部Ｌ１の端部は、バンプコンタクト７ａ、７ｂを越えてチップ２の中心側まで延在する。
【００２８】
図５は第１の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。図６（ａ）〜（e）は同製造方法における加工品の変化を順に示す図である。
【００２９】
まず、シリコン等の半導体ウエハＷを用意する。ウエハＷに、上述の構造を有する半導体デバイス、即ち縦型のＭＯＳトランジスタとなる部分を多数形成する（工程Ｓ１）。次に、多数の半導体デバイスのソース電極及びゲート引き出し電極に対応するウエハＷの部分上に、Ａｕ等の導電性材料からなるバンプコンタクト７ａ、７ｂを夫々形成する（工程Ｓ２：図６（ａ））。バンプコンタクト７ａ、７ｂは、スタッドバンプボンダーを用いる方法、メッキを用いる方法等により形成することができる。
【００３０】
次に、ウエハＷの底部、即ち半導体デバイスのドレイン電極とヒートスプレッダ用の円板ＨＳとを半田により接合する（工程Ｓ３：図６（ｂ））。この時、半田は、ウエハＷの裏面にあらかじめ蒸着しておくこともできるし、ヒートスプレッダ用の円板ＨＳの表面にメッキしておくこともできる。また、接合の形態としては、例えば、ウエハレベルでの接合の他に、ダイシング後のチップレベルでの接合を行うこともできる。
【００３１】
次に、ウエハＷをヒートスプレッダ用の円板ＨＳと共にダイシングする。これにより、半田３を介してヒートスプレッダ６に半導体チップ２が装着された中間構造ＭＳを多数切り出す（工程Ｓ４：図６（ｃ））。
【００３２】
次に、第１及び第２リード１１、１２の材料となるリードフレームに対して、中間構造ＭＳを接合する（工程Ｓ５：図６（ｄ））。この際、チップ２を逆さにして、即ちチップ２の主面（バンプコンタクト７ａ、７ｂが配設された側）を下にして、フェイスダウンボンディングを行う。図７は、フェイスダウンボンディングの際の、第１及び第２リード１１、１２の材料となるリードフレーム１とチップ２との関係を示す底面図である。この際、ボンディングの方法として、例えば超音波熱圧着法等を用いる。この場合、リードフレーム１には、例えば、メッキを施したＰＰＦ（Pre-Plating Lead Frame）等を用いる。メッキはＮｉ／Ｐｄ／Ａｕ等の材料からなる。
【００３３】
次に、上記工程で得られた構造に対して、絶縁性の封止体５を、例えば、モールディングにより形成する（工程Ｓ６：図６（e））。封止体５の材料は、例えば、エポキシ樹脂等の熱硬化性樹脂からなる群から選択する。このようにして形成した封止体５により、半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２を埋め包んで封止する。なお、樹脂封止後の状態において、ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面が、封止体５の底面から露出する。また、部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００３４】
上述のように、第１の実施の形態に係る半導体パッケージ１０の製造方法においては、半導体チップ２をヒートスプレッダ６上へ装着し、その後、バンプコンタクト７ａ、７ｂを介してリードフレーム１上へフェイスダウンボンディングする。これにより、半導体チップをリードフレーム上へ装着する従来の半導体パッケージにおいて特性上のネックとなっていた、配線抵抗や熱抵抗を低減することが可能となる。
【００３５】
また、第１の実施の形態に係る半導体パッケージ１０においては、ヒートスプレッダ６が形成する第３リード（ドレインリード）の端子部分と、ヒートスプレッダ６の片側に並べられた第１及び第２リード（ソースリード、ゲートリード）１１、１２の端子部分とが、封止体５の底面において実質的に同一の水平面（パッケージの実装面）上に配置される。これにより、複数のリードを樹脂封止体の両側面より取り出す従来の半導体パッケージに比べて、サイズを大幅に小型化することができる。また、より定格の大きい大電流半導体チップを複数個同一のパッケージに収めることも可能となり、面積効率の向上を図ることがきる。
【００３６】
（第２の実施の形態）
図８は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第２の実施の形態に係る半導体パッケージを示す断面図である。図９は図８図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【００３７】
この実施の形態の半導体パッケージ５０は、第１の実施の形態と同様の縦型のＭＯＳトランジスタを含むパワー半導体チップ２を有する。即ち、図９図示の如く、チップ２の上側にソース電極（ソース引き出し電極を含む）１５及びゲート引き出し電極８が配設される。また、チップ２の底側にドレイン電極１６が配設される。半導体チップ２は、半田（導電性の接合部材）３を介して導電性のヒートスプレッダ６上に装着される。
【００３８】
ソース電極１５及びゲート引き出し電極８上には、半田からなるバンプコンタクト（導電性の接合部材）２７ａ、２７ｂが夫々配設される。バンプコンタクト２７ａ、２７ｂとソース電極１５及びゲート引き出し電極８との間には、Ｐｄ層（又はＡｕ層）２３／Ｎｉ層２２／Ｔｉ層２１からなるバリアメタル積層構造２０が配設される。ソース電極１５及びゲート引き出し電極８がアルミニウム膜からなる場合、通常、直接半田接続はしない（場合によっては直接接続をすることもできる）。そこで、両者の間にバリアメタル積層構造２０を介在させることにより、両者の接続状態を良好なものとする。バリアメタル層２１、２２、２３は、例えば、真空蒸着法等により形成される。バンプコンタクト２７ａ、２７ｂは、Ｐｄ層更にはこの層を越えてＮｉ層に接合する。
【００３９】
バンプコンタクト２７ａ、２７ｂには、導電性ストリップからなる第１及び第２リード１１、１２が夫々接合される。従って、第１リード１１はバンプコンタクト２７ａを介してソース電極１５に電気的に接続される。第２リード１２はバンプコンタクト２７ｂを介してゲート電極引き出し電極８に電気的に接続される。なお、ヒートスプレッダ６は、半田３を介してドレイン電極１６に電気的に接続されているため、第３リードとして機能する。
【００４０】
半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２、バンプコンタクト２７ａ、２７ｂを埋め包んで封止するように絶縁性の封止体５が形成される。ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面は、封止体５の底面から露出する。部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００４１】
図１０は第２の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。この製造方法における加工品の変化は図６（ａ）〜（e）に示すものと同じである。
【００４２】
まず、シリコン等の半導体ウエハＷを用意する。ウエハＷに、上述の構造を有する半導体デバイス、即ち縦型のＭＯＳトランジスタとなる部分を多数形成する（工程Ｓ１１）。次に、多数の半導体デバイスのソース電極及びゲート引き出し電極に対応するウエハＷの部分上に、バリアメタル層２１、２２、２３を順に形成する（工程Ｓ１２）。バリアメタル層２１、２２、２３は、例えば、真空蒸着法等を利用して形成することができる。
【００４３】
次に、バリアメタル層２３上に半田からなるバンプコンタクト２７ａ、２７ｂを夫々形成する（工程Ｓ１３：図６（ａ））。バンプコンタクト２７ａ、２７ｂは、例えば、半田印刷法、半田メッキ法、半田ボール搭載法等を用いて形成することができる。
【００４４】
以降は、前述のように、工程Ｓ３〜Ｓ６に従って、ヒートスプレッダ用の円板ＨＳの半田付け、ダイシング、フェイスダウンボンディング、モールディングを行い、図８及び図９図示の半導体パッケージ５０を形成する。なお、第２の実施の形態においては、バンプコンタクト２７ａ、２７ｂが半田からなるため、工程Ｓ５フェイスダウンボンディングにおいて、例えば、パルスヒート法を用いることができる。
【００４５】
第２の実施の形態に係る半導体パッケージ５０の製造方法においても、従来特性上のネックとなっていた、配線抵抗や熱抵抗を低減することが可能となる。また、第２の実施の形態に係る半導体パッケージ５０においても従来に比べてパッケージサイズを大幅に小型化することができる。
【００４６】
（第３の実施の形態）
図１１（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第３の実施の形態に係る半導体パッケージを示す平面図である。図１１（ｂ）、（ｃ）は、図１１（ａ）図中のXIB −XIB 線に沿った断面図、及びXIC −XIC 線に沿った断面図である。図１２は図１１（ａ）図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【００４７】
この実施の形態の半導体パッケージ６０は、第１及び第２の実施の形態と同様の縦型のＭＯＳトランジスタを含むパワー半導体チップ２を有する。即ち、図１２図示の如く、チップ２の上側にソース電極（ソース引き出し電極を含む）１５及びゲート引き出し電極８が配設される。また、チップ２の底側にドレイン電極１６が配設される。半導体チップ２は、半田（導電性の接合部材）３を介して導電性のヒートスプレッダ６上に装着される。
【００４８】
ソース電極１５及びゲート引き出し電極８に対応して、チップ２を被覆保護するシリコン窒化膜等からなるパッシベーション膜４に大きな開口が形成される。これらの開口内で電極に接続され且つ上方に突出するように、半田からなる接合部材（導電性の接合部材）６２ａ、６２ｂが夫々配設される。ソース電極１５上の接合部材６２ａは、０．２ｍｍ2 以上の横断面積を有し、通常のバンプコンタクトよりもかなり大きなものとなっている。
【００４９】
接合部材６２ａ、６２ｂには、導電性ストリップからなる第１及び第２リード１１、１２が夫々接合される。従って、第１リード１１は接合部材６２ａを介してソース電極１５に電気的に接続される。第２リード１２は接合部材６２ｂを介してゲート電極引き出し電極８に電気的に接続される。なお、ヒートスプレッダ６は、半田３を介してドレイン電極１６に電気的に接続されているため、第３リードとして機能する。
【００５０】
半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２、接合部材６２ａ、６２ｂを埋め包んで封止するように絶縁性の封止体５が形成される。ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面は、封止体５の底面から露出する。部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００５１】
図１３は第３の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【００５２】
まず、シリコン等の半導体ウエハを用意する。ウエハに、上述の構造を有する半導体デバイス、即ち縦型のＭＯＳトランジスタとなる部分を多数形成する（工程Ｓ２１）。この際、各半導体デバイスの接合部材６２ａ、６２ｂを形成する対応する位置には、パッシベーション膜４に大きな開口を形成しておく。
【００５３】
次に、ウエハの底部、即ち半導体デバイスのドレイン電極とヒートスプレッダ用の円板とを半田により接合する（工程Ｓ２２）。この時、半田は、ウエハの裏面にあらかじめ蒸着しておくこともできるし、ヒートスプレッダ用の円板の表面にメッキしておくこともできる。また、接合の形態としては、例えば、ウエハレベルでの接合の他に、ダイシング後のチップレベルでの接合を行うこともできる。
【００５４】
次に、ウエハをヒートスプレッダ用の円板と共にダイシングする。これにより、半田３を介してヒートスプレッダ６に半導体チップ２が装着された中間構造を多数切り出す（工程Ｓ２３）。
【００５５】
次に、第１及び第２リード１１、１２の材料となるリードフレームに対して、中間構造を接合する（工程Ｓ２４）。この際、まず、リードフレーム上に接合部材６２ａ、６２ｂの材料となる半田を配置する。次に、チップ２を逆さにしてリードフレームに対して位置合せを行い、接合部材６２ａ、６２ｂの材料となる半田をリフローさせる。このようにして、リードフレームに対して、チップ２のフェイスダウンボンディングを行う。
【００５６】
次に、上記工程で得られた構造に対して、絶縁性の封止体５を、例えば、モールディングにより形成する（工程Ｓ２５）。このようにして形成した封止体５により、半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２を埋め包んで封止する。
【００５７】
第３の実施の形態に係る半導体パッケージ６０の製造方法においても、従来特性上のネックとなっていた、配線抵抗や熱抵抗を低減することが可能となる。また、第１及び第２リード１１、１２を接続する接合部材６２ａ、６２ｂの半田をフェイスダウンボンディングの工程において直接供給するため、第１の実施の形態に比べて製造方法の簡略化が図ることができる。また、第３の実施の形態に係る半導体パッケージ６０においても従来に比べてパッケージサイズを大幅に小型化することができる。
【００５８】
（第４の実施の形態）
図１４は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第４の実施の形態に係る半導体パッケージを示す断面図である。図１５は図１４図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【００５９】
この実施の形態の半導体パッケージ７０は、第１乃至第３の実施の形態と同様の縦型のＭＯＳトランジスタを含むパワー半導体チップ２を有する。即ち、図１５図示の如く、チップ２の上側にソース電極（ソース引き出し電極を含む）１５及びゲート引き出し電極８が配設される。また、チップ２の底側にドレイン電極１６が配設される。半導体チップ２は、半田（導電性の接合部材）３を介して導電性のヒートスプレッダ６上に装着される。
【００６０】
ソース電極１５及びゲート引き出し電極８に対応して、チップ２を被覆保護するシリコン窒化膜等からなるパッシベーション膜４に大きな開口が形成される。これらの開口内で電極に接続され且つ上方に突出するように、半田からなる接合部材（導電性の接合部材）７２ａ、７２ｂが夫々配設される。ソース電極１５上の接合部材７２ａは、０．２ｍｍ2 以上の横断面積を有し、通常のバンプコンタクトよりもかなり大きなものとなっている。
【００６１】
接合部材７２ａ、７２ｂとソース電極１５及びゲート引き出し電極８との間には、Ｐｄ層（又はＡｕ層）２３／Ｎｉ層２２／Ｔｉ層２１からなるバリアメタル積層構造２０が配設される。ソース電極１５及びゲート引き出し電極８がアルミニウム膜からなる場合、通常、直接半田接続はしない（場合によっては直接接続をすることもできる）。そこで、両者の間にバリアメタル積層構造２０を介在させることにより、両者の接続状態を良好なものとする。バリアメタル層２１、２２、２３は、例えば、真空蒸着法等により形成される。接合部材７２ａ、７２ｂは、Ｐｄ層更にはこの層を越えてＮｉ層に接合する。
【００６２】
接合部材７２ａ、７２ｂには、導電性ストリップからなる第１及び第２リード１１、１２が夫々接合される。従って、第１リード１１は接合部材７２ａを介してソース電極１５に電気的に接続される。第２リード１２は接合部材７２ｂを介してゲート電極引き出し電極８に電気的に接続される。なお、ヒートスプレッダ６は、半田３を介してドレイン電極１６に電気的に接続されているため、第３リードとして機能する。
【００６３】
半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２、接合部材７２ａ、７２ｂを埋め包んで封止するように絶縁性の封止体５が形成される。ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面は、封止体５の底面から露出する。部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００６４】
図１６は第４の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【００６５】
まず、シリコン等の半導体ウエハＷを用意する。ウエハＷに、上述の構造を有する半導体デバイス、即ち縦型のＭＯＳトランジスタとなる部分を多数形成する（工程Ｓ３１）。この際、各半導体デバイスの接合部材７２ａ、７２ｂを形成する対応する位置には、パッシベーション膜４に大きな開口を形成しておく。次に、パッシベーション膜４に大きな開口に対応する位置に、バリアメタル層２１、２２、２３を順に形成する（工程Ｓ３２）。バリアメタル層２１、２２、２３は、例えば、真空蒸着法等を利用して形成することができる。
【００６６】
以降は、前述のように、工程Ｓ２２〜Ｓ２５に従って、ヒートスプレッダ用の円板の半田付け、ダイシング、フェイスダウンボンディング、モールディングを行い、図１４及び図１５図示の半導体パッケージ７０を形成する。
【００６７】
第４の実施の形態に係る半導体パッケージ７０の製造方法においても、従来特性上のネックとなっていた、配線抵抗や熱抵抗を低減することが可能となる。また、第１及び第２リード１１、１２を接続する接合部材７２ａ、７２ｂの半田をフェイスダウンボンディングの工程において直接供給するため、第２の実施の形態に比べて製造方法の簡略化が図ることができる。また、第４の実施の形態に係る半導体パッケージ７０においても従来に比べてパッケージサイズを大幅に小型化することができる。
【００６８】
なお、第１乃至第４の実施の形態においては、パワー半導体チップ内の半導体デバイスとして縦型のＭＯＳトランジスタを説明したが、この半導体デバイスはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他のデバイスであってもよい。
【００６９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、従来に比べてパッケージサイズを大幅に小型化することができる。
【図面の簡単な説明】
【図１】（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第１の実施の形態に係る半導体パッケージを示す平面図であり、（ｂ）、（ｃ）は、図１（ａ）図中のIB−IB線に沿った断面図、及びIC−IC線に沿った断面図である。
【図２】（ａ）、（ｂ）は、図１（ａ）図示の半導体パッケージの底面図及びリードが形成された側の側面図である。
【図３】図１（ａ）図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【図４】図１（ａ）図示の半導体パッケージにおける半導体チップと、ヒートスプレッダ、第１リードとの関係を示す断面図である。
【図５】第１の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【図６】（ａ）〜（e）は図５図示のフローチャートの製造方法における加工品の変化を順に示す図である。
【図７】フェイスダウンボンディングの際の、第１及び第２リードの材料となるリードフレームとチップとの関係を示す底面図である。
【図８】縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第２の実施の形態に係る半導体パッケージを示す断面図である。
【図９】図８図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【図１０】第２の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【図１１】（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第３の実施の形態に係る半導体パッケージを示す平面図であり、（ｂ）、（ｃ）は、図１１（ａ）図中のXIB −XIB 線に沿った断面図、及びXIC −XIC 線に沿った断面図である。
【図１２】図１１（ａ）図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【図１３】第３の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【図１４】縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第４の実施の形態に係る半導体パッケージを示す断面図である。
【図１５】図１４図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【図１６】第４の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【図１７】（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ従来の半導体パッケージを示す平面線図であり、（ｂ）、（ｃ）は、図１７（ａ）図示の半導体パッケージの長手方向及びそれに直交する方向に沿った断面線図である。
【符号の説明】
１０、５０、６０、７０…半導体パッケージ
２…半導体チップ
３…半田（導電性の接合部材）
４…パッシベーション膜
５…樹脂封止体
６…ヒートスプレッダ
８…ゲート引き出し電極
１１、１２…リード
１５…ソース電極
１６…ドレイン電極
２０…バリアメタル積層構造
７ａ、７ｂ、２７ａ、２７ｂ…バンプコンタクト（導電性の接合部材）
６２ａ、６２ｂ、７２ａ、７２ｂ…接合部材（導電性の接合部材）[0001]
BACKGROUND OF THE INVENTION
  The present invention is a vertical MOS transistor.GroupThe present invention relates to an embedded semiconductor package and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 17A is a plan view showing a conventional semiconductor package in which a power semiconductor chip including a vertical MOS transistor is incorporated. 17B and 17C are cross-sectional diagrams along the longitudinal direction of the semiconductor package shown in FIG. 17A and the direction perpendicular thereto.
[0003]
As shown in FIGS. 17A to 17C, the power semiconductor chip 102 is attached to the device mounting portion (bed portion) 110 of the lead frame 101 via the solder 103. The lead frame 101 is made of a material such as Cu, Cu alloy, or Fe-42Ni alloy. The lead frame 101 includes a bed part 110, a first lead 111, a second lead 112, and a third lead 113 that is continuously connected to the bed part 110. The chip 102 has a MOS transistor formed by a source region, a base region, a drain region, a gate electrode, and the like.
[0004]
On the upper surface of the chip 102, a metal electrode 107a such as Al and a metal electrode 107b such as gold or Al are disposed. The metal electrode 107a is electrically connected to the source region and the base region through a source electrode (including a source lead electrode). The metal electrode 107b is electrically connected to a gate electrode (including a gate lead electrode).
[0005]
The metal electrodes 107a and 107b of the chip 102 and the first and second leads 111 and 112 are electrically connected via bonding wires 116 and 114 such as Au wires. The chip 102, the bed 110, the bases of the first, second and third leads 111 to 113, and the bonding wires 116 and 114 are resin-sealed by a resin sealing body 105 such as an epoxy resin.
[0006]
[Problems to be solved by the invention]
The conventional semiconductor package shown in FIGS. 17A to 17C has the following problems. A power semiconductor device, for example, a chip including a vertical MOS transistor or the like is connected with a plurality of Au wires in order to reduce the wiring resistance of the Au wires. In this case, the index of the assembly process increases as the number of electrode pads is increased and the number of connected Au wires is increased. Further, in terms of design, it becomes difficult to further reduce the wiring resistance due to the relationship of the wire length.
[0007]
In power semiconductor chips, it is important to ensure heat dissipation characteristics. From the viewpoint of improving the heat dissipation characteristics, it is advantageous to make the bed portion of the lead frame to which the device is mounted thicker. In this case, the lead frame itself needs to be thick, and the entire semiconductor package becomes large. In addition, increasing the thickness of only the bed portion of the lead frame significantly increases the component cost. Therefore, it is not practical to use such a lead frame in a product.
[0008]
In US Pat. No. 6,040,626 (corresponding to Japanese Patent Laid-Open No. 2000-114445), in order to reduce wiring resistance, a first lead is directly connected to a semiconductor chip of a vertical MOS transistor via a conductive adhesive. A joining structure is disclosed. However, with this structure, the heat dissipation characteristics of the semiconductor chip are not improved, and the lead protrudes from the resin sealing body, so it is difficult to reduce the size.
[0009]
From such a background, even when a larger current semiconductor chip having a higher rating, such as a power semiconductor chip including a vertical MOS transistor, is incorporated, it is not necessary to increase the overall size. There is a need for semiconductor packages.
[0010]
[Means for Solving the Problems]
  A first aspect of the present invention is a semiconductor package,
  Arranged on the upper sideSource electrode and gate electrodeAnd arranged on the bottom sideDrain electrodeAnd includingVertical MOS transistorWhen,
  SaidDrain electrodeAnd saidVertical MOS transistorA heat spreader diced with,The heat spreader is electrically connected to the drain electrode and functions as a third lead;
  SaidSource electrode and gate electrodeThe conductive first and second leads electrically connected to each of the first and second conductive members through the first and second joining members, and the first and second leads are laterally arranged at the lower end portion. Extending and having legs disposed side by side on the first side of the heat spreader;
  SaidVertical MOS transistorAn insulating sealing body that embeds and seals at least a part of the feet of the heat spreader and the first and second leads;Functions as the third leadThe bottom surface of the heat spreader and the bottom surfaces of the feet of the first and second leads are exposed from the bottom surface of the sealing body and arranged on substantially the same plane;
It is characterized by comprising.
[0011]
  A second aspect of the present invention is a method of manufacturing a semiconductor package,
Forming a plurality of semiconductor devices on a semiconductor wafer, each having a source electrode and a gate electrode disposed on the upper side and a drain electrode disposed on the bottom side;
Bonding a heat spreader plate to the semiconductor wafer so as to bond to the drain electrodes of the plurality of semiconductor devices;
Dicing the semiconductor wafer together with the heat spreader plate to separate each of the plurality of semiconductor devices as a vertical MOS transistor to which a heat spreader is bonded; and the heat spreader is electrically connected to the drain electrode and connected to the drain electrode. Function as 3 leads,
  SaidVertical MOS transistorOf the aboveSource electrode and gate electrodeElectrically connecting the conductive first and second leads to the first and second conductive members through the first and second conductive members, respectively, and the first and second leads are laterally arranged at the lower end. And having a foot portion arranged side by side on the first side of the heat spreader;
  SaidVertical MOS transistorA step of embedding and sealing at least a part of the feet of the heat spreader and the first and second leads with an insulating sealing body; andAct as third leadThe bottom surface of the heat spreader and the bottom surfaces of the feet of the first and second leads are exposed from the bottom surface of the sealing body and arranged on substantially the same plane;
It is characterized by comprising.
[0012]
  A third aspect of the present invention is a semiconductor package,
  Arranged on the upper sideSource electrode and gate electrodeAnd arranged on the bottom sideDrain electrodeAnd includingVertical MOS transistorWhen,
  SaidDrain electrodeA conductive heat spreader joined to the heat spreader, and the heat spreaderDrain electrodeAre electrically connected to each other through a conductive third joining member.FirstFunction as 3 leads,The heat spreader and the third joining member are diced together with the vertical MOS transistor;
  SaidSource electrode and gate electrodeConductive first and second leads electrically connected to each of the first and second conductive members through the first and second joining members, and each of the first and second leads is formed by a conductive strip, Here, the heat spreader has a thickness t1, while the conductive strip has a thickness t2, and satisfies a thickness ratio condition 1 <t1 / t2 ≦ 3, and the first and second leads. Each of the aboveVertical MOS transistorA base portion that is opposed to the upper side, and a bent portion from the base portion,Vertical MOS transistorAnd a leg portion extending along the side of the heat spreader, and a foot portion bent from the leg portion and extending away from the heat spreader, and the foot portions of the first and second leads are Arranged side by side on the first side of the heat spreader;
  SaidVertical MOS transistorInsulating sealing that embeds and seals at least a part of the legs of the first and second leads and the entire base and legs of the heat spreader and the first and second leads. The body and the sealing body substantially consist of a material selected from the group consisting of a thermosetting resin including an epoxy resin;Functions as the third leadThe bottom surface of the heat spreader and the bottom surfaces of the feet of the first and second leads are exposed from the bottom surface of the sealing body and arranged on substantially the same plane;
It is characterized by comprising.
[0013]
Further, the embodiments of the present invention include various stages of the invention, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, when an invention is extracted by omitting some constituent elements from all the constituent elements shown in the embodiment, when the extracted invention is carried out, the omitted part is appropriately supplemented by a well-known common technique. It is what is said.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0015]
(First embodiment)
FIG. 1A is a plan view showing a semiconductor package according to a first embodiment of the present invention in which a power semiconductor chip including a vertical MOS transistor is incorporated. 1B and 1C are a cross-sectional view taken along line IB-IB in FIG. 1A and a cross-sectional view taken along line IC-IC. 2A and 2B are a bottom view of the semiconductor package shown in FIG. 1A and a side view on the side where leads are formed.
[0016]
The semiconductor package 10 of this embodiment has a power semiconductor chip 2 including a vertical MOS transistor. As will be described later, a source electrode (including a source lead electrode) and a gate lead electrode 8 are disposed on the upper side of the chip 2. A drain electrode is disposed on the bottom side of the chip 2. The semiconductor chip 2 is mounted on a conductive heat spreader 6 via solder (conductive bonding member) 3.
[0017]
On the source electrode and the gate lead electrode 8, bump contacts (conductive bonding members) 7a and 7b made of a conductive material such as Au are disposed. First and second leads 11 and 12 made of a conductive strip are joined to the bump contacts 7a and 7b, respectively. Accordingly, the first lead 11 is electrically connected to the source electrode via the bump contact 7a. The second lead 12 is electrically connected to the gate electrode lead electrode 8 through the bump contact 7b. Since the heat spreader 6 is electrically connected to the drain electrode at the bottom of the semiconductor chip 2 via the solder 3, it functions as a third lead.
[0018]
The heat spreader 6 is formed of a plate member such as Cu, Mo, W, or a laminated structure of the plate member, for example, a CKC material (Cu / Kovar / Cu). The conductive strips of the first and second leads 11 and 12 are made of Cu, Cu alloy or the like. The thickness t1 of the heat spreader 6 is thicker than the thickness t2 of the conductive strip of the first and second leads 11 and 12 (t1> t2). The thickness t1 of the heat spreader 6 is set to 0.15 to 0.5 mm, preferably 0.15 to 0.3 mm. The thickness t2 of the conductive strip of the lead is set to 0.1 to 0.3 mm, preferably 0.12 to 0.15 mm. The ratio (t1 / t2) of the thickness t1 of the heat spreader 6 to the thickness t2 of the conductive strip of the lead is set to 1 <t1 / t2 ≦ 3. Thereby, the heat dissipation characteristic of the chip 2 through the heat spreader 6 is improved. In the present embodiment, for example, the thickness of the conductive strip of the lead is about 0.15 mm, and the thickness of the heat spreader 6 is about 0.3 mm.
[0019]
Each of the first and second leads 11 and 12 has a base L1, a leg L2, and a foot L3. The base portion L1 is parallel (horizontal) to the upper surface of the chip 2. The leg L2 is bent from the base L1 and extends vertically along the sides of the semiconductor chip 2 and the heat spreader 6. The foot L3 is bent from the leg L2 and extends horizontally to the side away from the heat spreader 6. The first and second leads 11 and 12 are drawn out to only one side of the heat spreader 6 and their leg portions L3 are arranged side by side on the same side.
[0020]
In the present embodiment, the bending angle of the base L1, the leg L2, and the foot L3 is set to approximately 90 degrees. This configuration contributes to downsizing of the semiconductor package 10. In the conventional semiconductor package, since the lead has a supporting function, the leg portion of the lead (corresponding to the leg portion L2 shown in FIG. 1B) forms a large angle with respect to the horizontal plane (mounting surface of the package). Formed as follows. On the other hand, in the semiconductor package 1 according to the present embodiment, the leg portion L2 of the lead has an angle of 90 ° ± 10 °, preferably 90 ° ± 5 ° with respect to the horizontal plane (package mounting surface). It arrange | positions so that.
[0021]
An insulating sealing body 5 is formed so as to embed and seal the semiconductor chip 2, the solder 3, the heat spreader 6, the first and second leads 11 and 12, and the bump contacts 7a and 7b. The sealing body 5 is substantially made of a material selected from the group consisting of thermosetting resins such as epoxy resins. The bottom surface of the heat spreader 6 and the bottom surfaces of the legs L3 of the first and second leads 11 and 12 are exposed from the bottom surface of the sealing body 5. The bottom surfaces of the members 6, L3, and 5 are disposed on substantially the same horizontal plane (package mounting surface).
[0022]
Note that the toes of the foot L3 of the first and second leads 11 and 12 can be exposed on the side surface of the sealing body 5. Thereby, when the semiconductor package 10 is mounted, the bonding state of the first and second leads 11 and 12 to the circuit board can be visually recognized. However, the protrusion length d (see FIG. 4) of the toe of the foot L3 is 0 to 0.3 mm, preferably 0.1 to 0.2 mm. Even if a sealed body made of a transparent resin or the like is used instead of this configuration, the joined state of the first and second leads 11 and 12 can be visually recognized.
[0023]
FIG. 3 is a cross-sectional view showing the internal structure of the semiconductor chip 2 of the semiconductor package 10. FIG. 4 is a cross-sectional view showing the relationship between the semiconductor chip 2, the heat spreader 6, and the first lead 11.
[0024]
The chip 2 is formed using, for example, an n-type silicon semiconductor substrate Sub. A p-type base region 42 is formed in the surface of the substrate Sub. An n-type source region 43 is formed in the surface of the p-type base region 42. A p-type contact region 42 a is also formed in the surface of the p-type base region 42. The back side of the substrate Sub where the p-type base region 42 is not formed becomes an n-type drain region 41.
[0025]
A plurality of trenches 40 are formed vertically downward from the surface of the substrate Sub. The trench 40 penetrates through the n-type source region 43 and the p-type base region 42 and reaches a predetermined depth of the drain region 41. That is, the bottom surface of the trench 40 is formed in the drain region 41. On the inner side wall of the trench 40, for example, a gate insulating film 44 such as a silicon oxide film formed by thermal oxidation is formed. The gate insulating film 44 is formed substantially up to the opening end of the trench 40. The gate insulating film 44 may be formed somewhat below the main surface of the substrate Sub by an etching process. Further, a gate electrode 45 made of polysilicon or the like is buried in the trench 40 while being covered with the gate insulating film 44. An interlayer insulating film 46 is formed on the substrate Sub so as to close the entrance of the trench 40, that is, to cover the tops of the gate electrode 45 and the gate insulating film 44. The interlayer insulating film 46 is made of, for example, a material having high reflow characteristics such as BPSG, and the surface is flattened by reflow.
[0026]
The gate electrode 45 is electrically connected to the gate lead electrode 8 made of aluminum or the like formed on the main surface of the substrate Sub. A source electrode 15 made of aluminum or the like is disposed on the interlayer insulating film 46. Source electrode 15 is electrically connected to n-type source region 43 and p-type contact region 42 a through a contact hole formed in interlayer insulating film 46. A barrier metal layer such as a TiW film can be interposed between the source electrode 15 and the n-type source region 43 and the p-type contact region 42a. A passivation film 4 made of a silicon nitride film or the like for covering and protecting the chip 2 is disposed on the source electrode 15 and the gate lead electrode 8. On the other hand, the drain electrode 16 is disposed on the back surface of the substrate Sub so as to be electrically connected to the drain region 41.
[0027]
As described above, the first and second leads 11 and 12 are electrically connected to the source electrode 15 and the gate lead electrode 8 via the bump contacts 7a and 7b. Further, the heat spreader 6 is electrically connected to the drain electrode 16 via the solder 3. As shown in FIG. 4, the bump contacts 7 a and 7 b are joined to the source electrode 15 and the gate lead-out electrode 8 through the opening of the passivation film 4, and protrude above the passivation film 4. Each of the bump contacts 7a and 7b is 0.007 to 0.07 mm.2Having a cross-sectional area of The ends of the base L1 of the first and second leads 11 and 12 extend to the center side of the chip 2 beyond the bump contacts 7a and 7b.
[0028]
FIG. 5 is a flowchart showing a method of manufacturing a semiconductor package according to the first embodiment. 6 (a) to 6 (e) are diagrams sequentially showing changes of processed products in the manufacturing method.
[0029]
First, a semiconductor wafer W such as silicon is prepared. A large number of semiconductor devices having the above-described structure, that is, portions to be vertical MOS transistors are formed on the wafer W (step S1). Next, bump contacts 7a and 7b made of a conductive material such as Au are formed on the portions of the wafer W corresponding to the source electrodes and gate lead electrodes of many semiconductor devices (step S2: FIG. 6A). ). The bump contacts 7a and 7b can be formed by a method using a stud bump bonder, a method using plating, or the like.
[0030]
Next, the bottom of the wafer W, that is, the drain electrode of the semiconductor device and the disk HS for the heat spreader are joined by solder (step S3: FIG. 6B). At this time, the solder can be vapor-deposited in advance on the back surface of the wafer W, or can be plated on the surface of the heat spreader disk HS. As a bonding mode, for example, bonding at the chip level after dicing can be performed in addition to bonding at the wafer level.
[0031]
Next, the wafer W is diced together with the heat spreader disk HS. Thereby, a large number of intermediate structures MS in which the semiconductor chip 2 is mounted on the heat spreader 6 are cut out via the solder 3 (step S4: FIG. 6C).
[0032]
Next, the intermediate structure MS is bonded to the lead frame that is the material of the first and second leads 11 and 12 (step S5: FIG. 6D). At this time, face-down bonding is performed by turning the chip 2 upside down, that is, with the main surface of the chip 2 (the side where the bump contacts 7a and 7b are disposed) facing down. FIG. 7 is a bottom view showing the relationship between the lead frame 1 and the chip 2 that are the materials of the first and second leads 11 and 12 in face-down bonding. At this time, as a bonding method, for example, an ultrasonic thermocompression bonding method or the like is used. In this case, for example, PPF (Pre-Plating Lead Frame) plated is used for the lead frame 1. The plating is made of a material such as Ni / Pd / Au.
[0033]
Next, the insulating sealing body 5 is formed by molding, for example, with respect to the structure obtained in the above step (step S6: FIG. 6E). The material of the sealing body 5 is selected from the group which consists of thermosetting resins, such as an epoxy resin, for example. The sealing body 5 thus formed embeds and seals the semiconductor chip 2, the solder 3, the heat spreader 6, and the first and second leads 11 and 12. In the state after resin sealing, the bottom surface of the heat spreader 6 and the bottom surfaces of the foot portions L3 of the first and second leads 11 and 12 are exposed from the bottom surface of the sealing body 5. The bottom surfaces of the members 6, L3, and 5 are disposed on substantially the same horizontal plane (package mounting surface).
[0034]
As described above, in the method of manufacturing the semiconductor package 10 according to the first embodiment, the semiconductor chip 2 is mounted on the heat spreader 6 and then face-down onto the lead frame 1 via the bump contacts 7a and 7b. Bond. As a result, it is possible to reduce wiring resistance and thermal resistance, which have become a bottleneck in characteristics in a conventional semiconductor package in which a semiconductor chip is mounted on a lead frame.
[0035]
In the semiconductor package 10 according to the first embodiment, the terminal portion of the third lead (drain lead) formed by the heat spreader 6 and the first and second leads (source leads) arranged on one side of the heat spreader 6 are also provided. , Gate leads) 11 and 12 are arranged on substantially the same horizontal plane (package mounting surface) on the bottom surface of the sealing body 5. Thereby, compared with the conventional semiconductor package which takes out a some lead from the both sides | surfaces of a resin sealing body, size can be reduced significantly. In addition, it becomes possible to accommodate a plurality of high-current semiconductor chips having higher ratings in the same package, and the area efficiency can be improved.
[0036]
(Second Embodiment)
FIG. 8 is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention in which a power semiconductor chip including a vertical MOS transistor is incorporated. 9 is a cross-sectional view showing the internal structure of the semiconductor chip in the semiconductor package shown in FIG.
[0037]
The semiconductor package 50 of this embodiment has a power semiconductor chip 2 including a vertical MOS transistor similar to that of the first embodiment. That is, as shown in FIG. 9, the source electrode (including the source lead electrode) 15 and the gate lead electrode 8 are disposed on the upper side of the chip 2. A drain electrode 16 is disposed on the bottom side of the chip 2. The semiconductor chip 2 is mounted on a conductive heat spreader 6 via solder (conductive bonding member) 3.
[0038]
On the source electrode 15 and the gate lead electrode 8, bump contacts (conductive joint members) 27a and 27b made of solder are disposed, respectively. Between the bump contacts 27 a, 27 b and the source electrode 15 and the gate lead electrode 8, a barrier metal laminated structure 20 comprising a Pd layer (or Au layer) 23 / Ni layer 22 / Ti layer 21 is disposed. When the source electrode 15 and the gate extraction electrode 8 are made of an aluminum film, the direct solder connection is not usually performed (in some cases, the direct connection can also be made). Therefore, by interposing the barrier metal laminated structure 20 between them, the connection state between them is improved. The barrier metal layers 21, 22, and 23 are formed by, for example, vacuum deposition. The bump contacts 27a and 27b are bonded to the Ni layer beyond the Pd layer and further to this layer.
[0039]
First and second leads 11 and 12 made of a conductive strip are joined to the bump contacts 27a and 27b, respectively. Accordingly, the first lead 11 is electrically connected to the source electrode 15 via the bump contact 27a. The second lead 12 is electrically connected to the gate electrode lead electrode 8 through the bump contact 27b. The heat spreader 6 functions as a third lead because it is electrically connected to the drain electrode 16 via the solder 3.
[0040]
An insulating sealing body 5 is formed so as to embed and seal the semiconductor chip 2, the solder 3, the heat spreader 6, the first and second leads 11 and 12, and the bump contacts 27a and 27b. The bottom surface of the heat spreader 6 and the bottom surfaces of the legs L3 of the first and second leads 11 and 12 are exposed from the bottom surface of the sealing body 5. The bottom surfaces of the members 6, L3, and 5 are disposed on substantially the same horizontal plane (package mounting surface).
[0041]
FIG. 10 is a flowchart showing a method for manufacturing a semiconductor package according to the second embodiment. Changes in the processed product in this manufacturing method are the same as those shown in FIGS.
[0042]
First, a semiconductor wafer W such as silicon is prepared. A large number of semiconductor devices having the above-described structure, that is, portions to be vertical MOS transistors are formed on the wafer W (step S11). Next, barrier metal layers 21, 22, and 23 are sequentially formed on portions of the wafer W corresponding to the source electrodes and gate lead electrodes of many semiconductor devices (step S <b> 12). The barrier metal layers 21, 22, and 23 can be formed using, for example, a vacuum evaporation method.
[0043]
Next, bump contacts 27a and 27b made of solder are formed on the barrier metal layer 23 (step S13: FIG. 6A). The bump contacts 27a and 27b can be formed using, for example, a solder printing method, a solder plating method, a solder ball mounting method, or the like.
[0044]
Thereafter, as described above, the semiconductor package 50 shown in FIGS. 8 and 9 is formed by performing soldering, dicing, face-down bonding, and molding of the heat spreader disc HS according to steps S3 to S6. In the second embodiment, since the bump contacts 27a and 27b are made of solder, in the step S5 face-down bonding, for example, a pulse heat method can be used.
[0045]
Also in the method of manufacturing the semiconductor package 50 according to the second embodiment, it is possible to reduce wiring resistance and thermal resistance, which have been a bottleneck in the conventional characteristics. Further, the package size of the semiconductor package 50 according to the second embodiment can be greatly reduced as compared with the conventional package.
[0046]
(Third embodiment)
FIG. 11A is a plan view showing a semiconductor package according to a third embodiment of the present invention in which a power semiconductor chip including a vertical MOS transistor is incorporated. 11B and 11C are a cross-sectional view along the XIB-XIB line in FIG. 11A and a cross-sectional view along the XIC-XIC line. FIG. 12 is a cross-sectional view showing the internal structure of the semiconductor chip in the semiconductor package shown in FIG.
[0047]
The semiconductor package 60 of this embodiment has a power semiconductor chip 2 including a vertical MOS transistor similar to that of the first and second embodiments. That is, as shown in FIG. 12, the source electrode (including the source lead electrode) 15 and the gate lead electrode 8 are disposed on the upper side of the chip 2. A drain electrode 16 is disposed on the bottom side of the chip 2. The semiconductor chip 2 is mounted on a conductive heat spreader 6 via solder (conductive bonding member) 3.
[0048]
Corresponding to the source electrode 15 and the gate lead electrode 8, a large opening is formed in the passivation film 4 made of a silicon nitride film or the like that covers and protects the chip 2. Bonding members (conductive bonding members) 62a and 62b made of solder are disposed so as to be connected to the electrodes and project upward in these openings. The joining member 62a on the source electrode 15 is 0.2 mm.2It has the above cross-sectional area and is considerably larger than a normal bump contact.
[0049]
The first and second leads 11 and 12 made of a conductive strip are joined to the joining members 62a and 62b, respectively. Accordingly, the first lead 11 is electrically connected to the source electrode 15 through the bonding member 62a. The second lead 12 is electrically connected to the gate electrode lead electrode 8 through the bonding member 62b. The heat spreader 6 functions as a third lead because it is electrically connected to the drain electrode 16 via the solder 3.
[0050]
An insulating sealing body 5 is formed so as to embed and seal the semiconductor chip 2, the solder 3, the heat spreader 6, the first and second leads 11 and 12, and the joining members 62 a and 62 b. The bottom surface of the heat spreader 6 and the bottom surfaces of the legs L3 of the first and second leads 11 and 12 are exposed from the bottom surface of the sealing body 5. The bottom surfaces of the members 6, L3, and 5 are disposed on substantially the same horizontal plane (package mounting surface).
[0051]
FIG. 13 is a flowchart showing a semiconductor package manufacturing method according to the third embodiment.
[0052]
First, a semiconductor wafer such as silicon is prepared. A large number of semiconductor devices having the above-described structure, that is, portions to be vertical MOS transistors are formed on the wafer (step S21). At this time, a large opening is formed in the passivation film 4 at a corresponding position where the bonding members 62a and 62b of each semiconductor device are formed.
[0053]
Next, the bottom of the wafer, that is, the drain electrode of the semiconductor device and the disk for the heat spreader are joined by solder (step S22). At this time, the solder can be pre-deposited on the back surface of the wafer, or can be plated on the surface of a heat spreader disk. As a bonding mode, for example, bonding at the chip level after dicing can be performed in addition to bonding at the wafer level.
[0054]
Next, the wafer is diced together with a heat spreader disk. As a result, a large number of intermediate structures in which the semiconductor chip 2 is mounted on the heat spreader 6 are cut out via the solder 3 (step S23).
[0055]
Next, the intermediate structure is bonded to the lead frame that is the material of the first and second leads 11 and 12 (step S24). At this time, first, solder as a material for the joining members 62a and 62b is disposed on the lead frame. Next, the chip 2 is turned upside down to align with the lead frame, and the solder used as the material for the joining members 62a and 62b is reflowed. In this manner, face-down bonding of the chip 2 is performed on the lead frame.
[0056]
Next, an insulating sealing body 5 is formed on the structure obtained in the above step by, for example, molding (step S25). The sealing body 5 thus formed embeds and seals the semiconductor chip 2, the solder 3, the heat spreader 6, and the first and second leads 11 and 12.
[0057]
Also in the method of manufacturing the semiconductor package 60 according to the third embodiment, it is possible to reduce wiring resistance and thermal resistance, which have been a bottleneck in the conventional characteristics. In addition, since the solder of the joining members 62a and 62b connecting the first and second leads 11 and 12 is directly supplied in the face-down bonding process, the manufacturing method can be simplified as compared with the first embodiment. Can do. Further, the package size of the semiconductor package 60 according to the third embodiment can be significantly reduced as compared with the conventional package.
[0058]
(Fourth embodiment)
FIG. 14 is a sectional view showing a semiconductor package according to a fourth embodiment of the present invention in which a power semiconductor chip including a vertical MOS transistor is incorporated. 15 is a sectional view showing the internal structure of the semiconductor chip in the semiconductor package shown in FIG.
[0059]
The semiconductor package 70 of this embodiment has a power semiconductor chip 2 including a vertical MOS transistor similar to that of the first to third embodiments. That is, as shown in FIG. 15, the source electrode (including the source lead electrode) 15 and the gate lead electrode 8 are disposed on the upper side of the chip 2. A drain electrode 16 is disposed on the bottom side of the chip 2. The semiconductor chip 2 is mounted on a conductive heat spreader 6 via solder (conductive bonding member) 3.
[0060]
Corresponding to the source electrode 15 and the gate lead electrode 8, a large opening is formed in the passivation film 4 made of a silicon nitride film or the like that covers and protects the chip 2. Bonding members (conductive bonding members) 72a and 72b made of solder are arranged so as to be connected to the electrodes and project upward in these openings. The joining member 72a on the source electrode 15 is 0.2 mm.2It has the above cross-sectional area and is considerably larger than a normal bump contact.
[0061]
Between the bonding members 72a and 72b and the source electrode 15 and the gate lead electrode 8, a barrier metal laminated structure 20 composed of a Pd layer (or Au layer) 23 / Ni layer 22 / Ti layer 21 is disposed. When the source electrode 15 and the gate extraction electrode 8 are made of an aluminum film, the direct solder connection is not usually performed (in some cases, the direct connection can also be made). Therefore, by interposing the barrier metal laminated structure 20 between them, the connection state between them is improved. The barrier metal layers 21, 22, and 23 are formed by, for example, vacuum deposition. The joining members 72a and 72b are joined to the Ni layer beyond the Pd layer and beyond this layer.
[0062]
The first and second leads 11 and 12 made of conductive strips are joined to the joining members 72a and 72b, respectively. Accordingly, the first lead 11 is electrically connected to the source electrode 15 through the bonding member 72a. The second lead 12 is electrically connected to the gate electrode lead electrode 8 through the bonding member 72b. The heat spreader 6 functions as a third lead because it is electrically connected to the drain electrode 16 via the solder 3.
[0063]
An insulating sealing body 5 is formed so as to embed and seal the semiconductor chip 2, the solder 3, the heat spreader 6, the first and second leads 11 and 12, and the joining members 72 a and 72 b. The bottom surface of the heat spreader 6 and the bottom surfaces of the legs L3 of the first and second leads 11 and 12 are exposed from the bottom surface of the sealing body 5. The bottom surfaces of the members 6, L3, and 5 are disposed on substantially the same horizontal plane (package mounting surface).
[0064]
FIG. 16 is a flowchart showing a method of manufacturing a semiconductor package according to the fourth embodiment.
[0065]
First, a semiconductor wafer W such as silicon is prepared. A large number of semiconductor devices having the above-described structure, that is, portions to be vertical MOS transistors are formed on the wafer W (step S31). At this time, a large opening is formed in the passivation film 4 at a corresponding position where the bonding members 72a and 72b of each semiconductor device are formed. Next, barrier metal layers 21, 22, and 23 are sequentially formed in the passivation film 4 at positions corresponding to the large openings (step S32). The barrier metal layers 21, 22, and 23 can be formed using, for example, a vacuum evaporation method.
[0066]
Thereafter, as described above, the semiconductor package 70 shown in FIGS. 14 and 15 is formed by performing soldering, dicing, face-down bonding, and molding of the disk for the heat spreader according to steps S22 to S25.
[0067]
Also in the method of manufacturing the semiconductor package 70 according to the fourth embodiment, it is possible to reduce wiring resistance and thermal resistance, which have been a bottleneck in the conventional characteristics. In addition, since the solder of the joining members 72a and 72b connecting the first and second leads 11 and 12 is directly supplied in the face-down bonding process, the manufacturing method can be simplified as compared with the second embodiment. Can do. Also in the semiconductor package 70 according to the fourth embodiment, the package size can be significantly reduced as compared with the conventional one.
[0068]
In the first to fourth embodiments, the vertical MOS transistor has been described as the semiconductor device in the power semiconductor chip. However, this semiconductor device is another device such as an IGBT (Insulated Gate Bipolar Transistor). May be.
[0069]
In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .
[0070]
【The invention's effect】
As described above, according to the present invention, the package size can be greatly reduced as compared with the prior art.
[Brief description of the drawings]
FIG. 1A is a plan view showing a semiconductor package according to a first embodiment of the present invention in which a power semiconductor chip including a vertical MOS transistor is incorporated, and FIGS. FIG. 1A is a cross-sectional view taken along line IB-IB in FIG. 1A and a cross-sectional view taken along line IC-IC.
2A and 2B are a bottom view of the semiconductor package shown in FIG. 1A and a side view on the side where leads are formed.
3 is a cross-sectional view showing an internal structure of a semiconductor chip in the semiconductor package shown in FIG.
4 is a cross-sectional view showing a relationship between a semiconductor chip, a heat spreader, and a first lead in the semiconductor package shown in FIG.
FIG. 5 is a flowchart showing a method of manufacturing a semiconductor package according to the first embodiment.
FIGS. 6A to 6E are diagrams sequentially showing changes in a processed product in the manufacturing method of the flowchart shown in FIG.
FIG. 7 is a bottom view showing the relationship between a lead frame, which is a material of first and second leads, and a chip during face-down bonding.
FIG. 8 is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention in which a power semiconductor chip including a vertical MOS transistor is incorporated.
9 is a cross-sectional view showing the internal structure of a semiconductor chip in the semiconductor package shown in FIG. 8;
FIG. 10 is a flowchart showing a method of manufacturing a semiconductor package according to the second embodiment.
FIG. 11A is a plan view showing a semiconductor package according to a third embodiment of the present invention in which a power semiconductor chip including a vertical MOS transistor is incorporated, and FIG. 11B and FIG. FIG. 11A is a sectional view taken along line XIB-XIB in FIG. 11A and a sectional view taken along line XIC-XIC.
12 is a cross-sectional view showing an internal structure of a semiconductor chip in the semiconductor package shown in FIG.
FIG. 13 is a flowchart showing a method for manufacturing a semiconductor package according to a third embodiment.
FIG. 14 is a cross-sectional view showing a semiconductor package according to a fourth embodiment of the present invention in which a power semiconductor chip including a vertical MOS transistor is incorporated.
15 is a cross-sectional view showing an internal structure of a semiconductor chip in the semiconductor package shown in FIG. 14;
FIG. 16 is a flowchart showing a method of manufacturing a semiconductor package according to the fourth embodiment.
17A is a plan view showing a conventional semiconductor package in which a power semiconductor chip including a vertical MOS transistor is incorporated, and FIGS. 17B and 17C are views of FIG. 17A. It is sectional drawing along the longitudinal direction of a semiconductor package, and the direction orthogonal to it.
[Explanation of symbols]
10, 50, 60, 70 ... Semiconductor package
2 ... Semiconductor chip
3. Solder (conductive joint member)
4 ... Passivation film
5 ... Resin sealing body
6 ... Heat spreader
8 ... Gate lead electrode
11, 12 ... Lead
15 ... Source electrode
16 ... Drain electrode
20. Barrier metal laminated structure
7a, 7b, 27a, 27b ... bump contact (conductive bonding member)
62a, 62b, 72a, 72b ... Joining member (conductive joining member)

Claims (26)

上側に配設されたソース電極及びゲート電極と、底側に配設されたドレイン電極と、を含む縦型のＭＯＳトランジスタと、
前記ドレイン電極に接合され且つ前記縦型のＭＯＳトランジスタと共にダイシングされたヒートスプレッダと、前記ヒートスプレッダは前記ドレイン電極に電気的に接続されて第３リードとして機能することと、
前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して電気的に接続された導電性の第１及び第２リードと、前記第１及び第２リードの夫々は、下端部において横方向に延び且つ前記ヒートスプレッダの第１側に並べて配置された足部を有することと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの少なくとも前記足部の一部までを埋め包んで封止する絶縁性の封止体と、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする半導体パッケージ。A vertical MOS transistor including a source electrode and a gate electrode disposed on the upper side, and a drain electrode disposed on the bottom side;
A heat spreader joined to the drain electrode and diced together with the vertical MOS transistor , and the heat spreader is electrically connected to the drain electrode and functions as a third lead;
Conductive first and second leads electrically connected to the source electrode and the gate electrode via conductive first and second joining members, respectively, and the first and second leads, Having a foot portion extending laterally at the lower end and arranged side by side on the first side of the heat spreader;
An insulating sealing body that embeds and seals at least a part of the foot portion of the vertical MOS transistor , the heat spreader, and the first and second leads, and the third lead. The bottom surface of the heat spreader and the bottom surfaces of the feet of the first and second leads are exposed from the bottom surface of the sealing body and are disposed on substantially the same plane;
A semiconductor package comprising: 前記ヒートスプレッダは導電性であり、且つ前記ドレイン電極に導電性の第３接合部材を介して電気的に接続され、第３リードとして機能することを特徴とする請求項１に記載の半導体パッケージ。2. The semiconductor package according to claim 1, wherein the heat spreader is conductive and electrically connected to the drain electrode via a conductive third bonding member and functions as a third lead. 前記縦型のＭＯＳトランジスタの前記上側に接続された、前記第１及び第２リードを含む全てのリードの足部は、前記ヒートスプレッダの第１側のみに並べて配置されることを特徴とする請求項１に記載の半導体パッケージ。The foot portions of all leads including the first and second leads connected to the upper side of the vertical MOS transistor are arranged side by side only on the first side of the heat spreader. 2. The semiconductor package according to 1. 前記第１及び第２リードは、前記縦型のＭＯＳトランジスタに印加される第１及び第２電圧を夫々受ける唯一の端子であることを特徴とする請求項１に記載の半導体パッケージ。2. The semiconductor package according to claim 1, wherein the first and second leads are the only terminals for receiving the first and second voltages applied to the vertical MOS transistor , respectively. 前記第１及び第２リードの夫々は導電性ストリップにより形成されることを特徴とする請求項１に記載の半導体パッケージ。  The semiconductor package according to claim 1, wherein each of the first and second leads is formed of a conductive strip. 前記ヒートスプレッダは厚さｔ１を有する一方、前記導電性ストリップは厚さｔ２を有し、厚さ比の条件１＜ｔ１／ｔ２≦３を満足することを特徴とする請求項５に記載の半導体パッケージ。6. The semiconductor package according to claim 5 , wherein the heat spreader has a thickness t1, and the conductive strip has a thickness t2, and satisfies a thickness ratio condition 1 <t1 / t2 ≦ 3. . 前記封止体は、前記第１及び第２リードの前記足部の実質的に全体を埋め包んで封止し、しかし、前記足部のつま先は、前記封止体の側面上で露出することを特徴とする請求項１に記載の半導体パッケージ。  The sealing body embeds and seals substantially the entirety of the feet of the first and second leads, but the toes of the feet are exposed on the side surfaces of the sealing body. The semiconductor package according to claim 1. 前記足部の前記つま先は、前記封止体の側面から０〜０．３ｍｍだけ突出することを特徴とする請求項７に記載の半導体パッケージ。The semiconductor package according to claim 7 , wherein the toes of the foot part protrude from the side surface of the sealing body by 0 to 0.3 mm. 前記第１及び第２リードの夫々は、前記縦型のＭＯＳトランジスタの前記上側に対向する基部と、前記基部から曲がって前記縦型のＭＯＳトランジスタ及び前記ヒートスプレッダの脇に沿って延びる脚部と、前記脚部から曲がって前記ヒートスプレッダから離れる側に延びる前記足部と、を具備することを特徴とする請求項１に記載の半導体パッケージ。Said first and second leads respectively, the said facing the base to the upper, bent from said base portion and extending along the side of the vertical MOS transistor and the heat spreader legs of the vertical MOS transistor, The semiconductor package according to claim 1, further comprising: the leg portion that bends from the leg portion and extends to a side away from the heat spreader. 前記封止体は、前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの前記基部及び前記脚部の全体と、前記第１及び第２リードの前記足部の少なくとも一部を埋め包んで封止することを特徴とする請求項９に記載の半導体パッケージ。The sealing body includes at least a part of the vertical MOS transistor , the heat spreader, the base and the legs of the first and second leads, and the legs of the first and second leads. The semiconductor package according to claim 9 , which is embedded and sealed. 前記脚部は、前記平面に対して９０°±１０°の角度をなすことを特徴とする請求項９に記載の半導体パッケージ。The semiconductor package according to claim 9 , wherein the leg portion forms an angle of 90 ° ± 10 ° with respect to the plane. 前記第１及び第２接合部材の夫々は、０．００７〜０．０７ｍｍ2 の横断面積を有する接合部材を具備することを特徴とする請求項１に記載の半導体パッケージ。2. The semiconductor package according to claim 1, wherein each of the first and second bonding members includes a bonding member having a cross-sectional area of 0.007 to 0.07 mm 2 . 前記第１及び第２接合部材の少なくとも一方は、０．２ｍｍ2 以上の横断面積を有する接合部材を具備することを特徴とする請求項１に記載の半導体パッケージ。2. The semiconductor package according to claim 1, wherein at least one of the first and second bonding members includes a bonding member having a cross-sectional area of 0.2 mm 2 or more. 前記封止体はエポキシ樹脂を含む熱硬化性樹脂からなる群から選択された材料から実質的になることを特徴とする請求項１に記載の半導体パッケージ。  The semiconductor package according to claim 1, wherein the sealing body is substantially made of a material selected from the group consisting of a thermosetting resin including an epoxy resin. 前記第１及び第２接合部材の夫々は、金及び半田からなる群から選択された材料から実質的になることを特徴とする請求項１に記載の半導体パッケージ。  2. The semiconductor package according to claim 1, wherein each of the first and second joining members is substantially made of a material selected from the group consisting of gold and solder. 前記ソース電極及びゲート電極と前記第１及び第２接合部材との間に夫々介在するバリアメタル層を更に具備し、前記第１及び第２接合部材の夫々は半田から実質的になることを特徴とする請求項１５に記載の半導体パッケージ。A barrier metal layer interposed between the source electrode and the gate electrode and the first and second bonding members is further provided, and each of the first and second bonding members is substantially made of solder. The semiconductor package according to claim 15 . 前記ヒートスプレッダは、前記第１及び第２リードとは異なる材料から実質的になることを特徴とする請求項１に記載の半導体パッケージ。  The semiconductor package according to claim 1, wherein the heat spreader is substantially made of a material different from that of the first and second leads. 半導体ウエハに、夫々が上側に配設されたソース電極及びゲート電極と底側に配設されたドレイン電極とを有する複数の半導体デバイスを形成する工程と、
前記複数の半導体デバイスの前記ドレイン電極に接合するように、前記半導体ウエハにヒートスプレッダ用の板を接合する工程と、
前記半導体ウエハを前記ヒートスプレッダ用の板と共にダイシングし、前記複数の半導体デバイスの夫々をヒートスプレッダが接合された縦型のＭＯＳトランジスタとして切り離す工程と、前記ヒートスプレッダは前記ドレイン電極に電気的に接続されて第３リードとして機能することと、
前記縦型のＭＯＳトランジスタの前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して導電性の第１及び第２リードを電気的に接続する工程と、前記第１及び第２リードの夫々は、下端部において横方向に延び且つ前記ヒートスプレッダの第１側に並べて配置された足部を有することと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの少なくとも前記足部の一部までを、絶縁性の封止体で埋め包んで封止する工程と、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする半導体パッケージの製造方法。Forming a plurality of semiconductor devices on a semiconductor wafer, each having a source electrode and a gate electrode disposed on the upper side and a drain electrode disposed on the bottom side;
Bonding a heat spreader plate to the semiconductor wafer so as to bond to the drain electrodes of the plurality of semiconductor devices;
Dicing the semiconductor wafer together with the heat spreader plate to separate each of the plurality of semiconductor devices as a vertical MOS transistor to which a heat spreader is bonded; and the heat spreader is electrically connected to the drain electrode and connected to the drain electrode. Function as 3 leads,
Electrically connecting conductive first and second leads to the source electrode and the gate electrode of the vertical MOS transistor via conductive first and second bonding members, respectively, And each of the second leads has a foot portion extending in a lateral direction at a lower end portion and arranged side by side on the first side of the heat spreader;
Filling the vertical MOS transistor , the heat spreader, and at least a part of the feet of the first and second leads with an insulating sealing body, and sealing as the third lead The bottom surface of the functioning heat spreader and the bottom surfaces of the feet of the first and second leads are exposed from the bottom surface of the sealing body and arranged on substantially the same plane;
A method of manufacturing a semiconductor package, comprising: 前記第１及び第２リードを電気的に接続する前で且つ前記ヒートスプレッダを接合する前に、前記ソース電極及びゲート電極上に前記第１及び第２接合部材の材料を配置する工程を更に具備することを特徴とする請求項１８に記載の半導体パッケージの製造方法。Before electrically connecting the first and second leads and before joining the heat spreader, the method further includes disposing a material of the first and second joining members on the source electrode and the gate electrode. The method of manufacturing a semiconductor package according to claim 18 . 前記第１及び第２リードを電気的に接続する工程は、フェイスダウンボンディングにより行うことを特徴とする請求項１８に記載の半導体パッケージの製造方法。19. The method of manufacturing a semiconductor package according to claim 18 , wherein the step of electrically connecting the first and second leads is performed by face-down bonding. 前記第１及び第２リードを電気的に接続する前に、前記第１及び第２リード上に前記第１及び第２接合部材の材料を配置する工程を更に具備することを特徴とする請求項２０に記載の半導体パッケージの製造方法。2. The method of claim 1 , further comprising disposing a material of the first and second joining members on the first and second leads before electrically connecting the first and second leads. 20. A method for manufacturing a semiconductor package according to 20 . 前記ヒートスプレッダは導電性であり、且つ前記ドレイン電極に導電性の第３接合部材を介して電気的に接続され、第３リードとして機能することを特徴とする請求項１８に記載の半導体パッケージの製造方法。19. The manufacturing method of a semiconductor package according to claim 18 , wherein the heat spreader is electrically conductive and electrically connected to the drain electrode via a conductive third bonding member and functions as a third lead. Method. 前記第１及び第２リードはリードフレームの一部であり、前記方法は、前記ソース電極及びゲート電極の夫々に前記第１及び第２リードを接続した後、前記リードフレームから前記第１及び第２リードを切り離す工程を更に具備することを特徴とする請求項１８に記載の半導体パッケージの製造方法。The first and second leads are part of a lead frame, and the method includes connecting the first and second leads to the source electrode and the gate electrode , respectively, and then connecting the first and second leads from the lead frame. The method of manufacturing a semiconductor package according to claim 18 , further comprising a step of separating the two leads. 上側に配設されたソース電極及びゲート電極と、底側に配設されたドレイン電極と、を含む縦型のＭＯＳトランジスタと、
前記ドレイン電極に接合された導電性のヒートスプレッダと、前記ヒートスプレッダは前記ドレイン電極に導電性の第３接合部材を介して電気的に接続されて第３リードとして機能することと、前記ヒートスプレッダ及び前記第３接合部材は、前記縦型のＭＯＳトランジスタと共にダイシングされたものであることと、
前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して電気的に接続された導電性の第１及び第２リードと、前記第１及び第２リードの夫々は導電性ストリップにより形成され、ここで、前記ヒートスプレッダは厚さｔ１を有する一方、前記導電性ストリップは厚さｔ２を有し、厚さ比の条件１＜ｔ１／ｔ２≦３を満足することと、前記第１及び第２リードの夫々は、前記縦型のＭＯＳトランジスタの前記上側に対向する基部と、前記基部から曲がって前記縦型のＭＯＳトランジスタ及び前記ヒートスプレッダの脇に沿って延びる脚部と、前記脚部から曲がって前記ヒートスプレッダから離れる側に延びる足部と、を具備することと、前記第１及び第２リードの前記足部は、前記ヒートスプレッダの第１側に並べて配置されることと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの前記基部及び前記脚部の全体と、前記第１及び第２リードの前記足部の少なくとも一部を埋め包んで封止する絶縁性の封止体と、前記封止体はエポキシ樹脂を含む熱硬化性樹脂からなる群から選択された材料から実質的になることと、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする半導体パッケージ。A vertical MOS transistor including a source electrode and a gate electrode disposed on the upper side, and a drain electrode disposed on the bottom side;
A conductive heat spreader bonded to the drain electrode, and said heat spreader functioning as a third lead is electrically connected via the third joining member of conductivity to the drain electrode, the heat spreader and the The third bonding member is diced together with the vertical MOS transistor ;
Conductive first and second leads electrically connected to the source electrode and the gate electrode through conductive first and second joining members, respectively, and the first and second leads are electrically conductive. Wherein the heat spreader has a thickness t1, while the conductive strip has a thickness t2, satisfying a thickness ratio condition 1 <t1 / t2 ≦ 3, the respective first and second leads, a base portion opposed to the upper side of the vertical MOS transistor, and a leg portion extending bent from the base portion along the side of the vertical MOS transistor and the heat spreader, the A leg portion bent from the leg portion and extending away from the heat spreader, and the foot portions of the first and second leads are arranged side by side on the first side of the heat spreader. And that is,
The vertical MOS transistor , the heat spreader, and the base and leg portions of the first and second leads, and at least a part of the foot portions of the first and second leads are embedded and sealed. An insulating sealing body, and the sealing body is substantially made of a material selected from the group consisting of a thermosetting resin including an epoxy resin, and a bottom surface of the heat spreader functioning as the third lead , The bottom surfaces of the foot portions of the first and second leads are exposed from the bottom surface of the sealing body and disposed on substantially the same plane;
A semiconductor package comprising: 前記第１及び第２リードは、前記縦型のＭＯＳトランジスタに印加される第１及び第２電圧を夫々受ける唯一の端子であることを特徴とする請求項２４に記載の半導体パッケージ。25. The semiconductor package of claim 24 , wherein the first and second leads are the only terminals that receive the first and second voltages applied to the vertical MOS transistor , respectively. 前記封止体は、前記第１及び第２リードの前記足部の実質的に全体を埋め包んで封止し、しかし、前記足部のつま先は、前記封止体の側面上で露出することを特徴とする請求項２４に記載の半導体パッケージ。The sealing body embeds and seals substantially the entirety of the feet of the first and second leads, but the toes of the feet are exposed on the side surfaces of the sealing body. The semiconductor package according to claim 24 .
JP2002075020A 2001-03-29 2002-03-18 Semiconductor package and manufacturing method thereof Expired - Fee Related JP3845033B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002075020A JP3845033B2 (en) 2001-03-29 2002-03-18 Semiconductor package and manufacturing method thereof

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001-96280 2001-03-29
JP2001096280 2001-03-29
JP2002075020A JP3845033B2 (en) 2001-03-29 2002-03-18 Semiconductor package and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2002359332A JP2002359332A (en) 2002-12-13
JP3845033B2 true JP3845033B2 (en) 2006-11-15

Family

ID=26612573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002075020A Expired - Fee Related JP3845033B2 (en) 2001-03-29 2002-03-18 Semiconductor package and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP3845033B2 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100976A (en) * 2001-09-27 2003-04-04 Sanyo Electric Co Ltd Semiconductor device
US8884361B2 (en) 2002-07-19 2014-11-11 Renesas Electronics Corporation Semiconductor device
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
JP2004349331A (en) 2003-05-20 2004-12-09 Renesas Technology Corp Power mosfet, application device thereof and method for manufacturing the same
JP4645406B2 (en) * 2005-10-13 2011-03-09 富士電機システムズ株式会社 Semiconductor device
JP2013070101A (en) * 2013-01-10 2013-04-18 Renesas Electronics Corp Semiconductor device
JP2017069569A (en) * 2016-11-16 2017-04-06 三菱電機株式会社 Semiconductor device

Also Published As

Publication number Publication date
JP2002359332A (en) 2002-12-13

Similar Documents

Publication Publication Date Title
US9824949B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
US10043736B2 (en) Hybrid packaged lead frame based multi-chip semiconductor device with multiple interconnecting structures
US7443014B2 (en) Electronic module and method of assembling the same
US8890296B2 (en) Wafer level chip scale package
US7646079B2 (en) Semiconductor device, method of manufacturing the same, circuit board, and method of manufacturing the same
JP5492367B2 (en) Package for gallium nitride semiconductor devices
US8466548B2 (en) Semiconductor device including excess solder
US20160268185A1 (en) PACKAGING SOLUTIONS FOR DEVICES AND SYSTEMS COMPRISING LATERAL GaN POWER TRANSISTORS
TWI459536B (en) Multi-die package
TWI421997B (en) Electronic package having down-set leads and method
KR20080096483A (en) Semiconductor device
CN101040386B (en) Semiconductor device and its manufacturing method
CN111244041B (en) Package comprising chip contact elements of two different conductive materials
JP2008518445A (en) Solderable top metal for silicon carbide devices
JP2008258499A (en) Electrode structure and semiconductor device
KR100477568B1 (en) A semiconductor package and method for manufacturing the same
US8354692B2 (en) Vertical semiconductor power switch, electronic component and methods of producing the same
CN110246823B (en) Semiconductor device including bond pads and bond wires or clips
JP7319808B2 (en) Semiconductor equipment and semiconductor packages
JP2010205814A (en) Semiconductor device and method of manufacturing same
TW201015686A (en) Package and fabricating method thereof
JP3845033B2 (en) Semiconductor package and manufacturing method thereof
CN109698181B (en) Chip packaging structure
JP2020202313A (en) Semiconductor device and manufacturing method of the same
CN114026684A (en) Semiconductor device with a plurality of transistors

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040315

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040319

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20040430

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060705

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060817

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090825

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100825

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100825

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110825

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110825

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120825

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120825

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130825

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees