JP3844806B2

JP3844806B2 - Solid-state image sensor

Info

Publication number: JP3844806B2
Application number: JP10825096A
Authority: JP
Inventors: 誠一郎水野
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 2006-11-15
Anticipated expiration: 2016-04-26
Also published as: JPH09298694A

Description

【０００１】
【発明の属する技術分野】
本発明は、光電変換素子における受光量をデジタルデータとして出力する固体撮像素子に関するものである。
【０００２】
【従来の技術】
近年、画像処理技術の普及に伴い光電変換機能を有するＭＯＳ型固体撮像デバイスなどが開発されており、これらを利用した種々の固体撮像装置が知られている。そして、画像の高解像度化の要請に伴い、撮像時の画素を構成するフォトダイオードを微細化するとともに、撮像面積の確保のために多数のフォトダイオードを使用する傾向にある。
【０００３】
しかし、フォトダイオードの数が増加すると、高速処理のためには、フォトダイオードの受光量というアナログ値を、画像処理演算にあたって好適なデータ形態であるデジタル値に変換するアナログデジタル変換器（以後、ＡＤ変換器と呼ぶ）が必然的に増大することになる。
【０００４】
そこで、フォトダイオードから電流信号として出力される電荷を増幅する電荷増幅器やＡＤ変換器を集積してアレイ化して、低コスト化および小型化を目指す提案がなされている。電荷増幅器の回路方式はほぼ確立されているので、集積化にあたっての工夫は、ＡＤ変換器の回路方式に集中している。
【０００５】
こうした提案の１つが、「S.L.Garverick et al., Journal of Solid-State Circuits, Vol.30, No.5, May 1995, pp.533-541」（以後、従来例１と呼ぶ）になされている。従来例１では、受光の結果としてフォトダイオードで発生した電荷を、電荷増幅器を使用し、帰還容量素子に蓄積して電圧信号に変換し、この電圧値をホールドする。この後、全アレイに共通な階段状に変化する電圧信号の電圧値との比較を逐次行うことにより（いわゆる、デュアルスロープＡＤ変換方式により）、ＡＤ変換を行っている。
【０００６】
また、Ｂｕｒｒ−Ｂｒｏｗｎ社から、ＣＴ（Computer Tomography）用フォトダイオード読み出し専用のＡＤ変換器として、型名「ＤＤＣ１０１」（以後、従来例２と呼ぶ）が発表されている。従来例２は、ＡＤ変換にΔ変調器の原理を応用したものであり、各動作は、積分時間に比べて数十分の１から数百分の１という周期の高速クロックに同期して行われる。
【０００７】
すなわち、高速クロック信号のクロック周期の切り替わりごとに、小刻みにステップ電圧を発生して容量素子に印加する。その結果として生じる容量の蓄積電荷の変化量をフォトダイオードからの電荷量と比較し、電荷の過不足分を次回のクロック周期で補正していく。そして、各クロック周期での比較の結果に応じて「０」または「１」のデジタル信号パルス列を発生する。そして、このデジタル信号パルス列をデジタルフィルタ（ＦＩＲフィルタ等）を通過させて、高精度のＡＤ変換結果を得ている。
【０００８】
また、ＡＤ変換にΣΔ変調器の原理を応用した技術が、「R.H.Nixon et al., Proc. SPIE, vol.1900, 1993, pp.31-39」（以後、従来例３と呼ぶ）に開示されている。従来例３では、各画素に対応するフォトダイオードで発生した電荷量を電圧信号に変換した上でホールドする。このホールド結果に、１段のΣΔ変調器で１次のΣΔ変調を施し、変調結果である「０」または「１」のデジタル信号パルス列の「１」のパルスの総数をカウンタで計数して、ＡＤ変換値を得ている。
【０００９】
また、ΣΔ変調器の原理を応用したＡＤ変換器の技術が、特開平６−２３７１７５号公報（以後、従来例４と呼ぶ）に開示されている。従来例４では、電圧信号を入力して、２段のΣΔ変調器で２次のΣΔ変調を施し、変調結果である「０」または「１」のデジタル信号パルス列を出力するとともに、ＡＤ変換結果であるデジタル信号パルス列の「１」のパルスの総数に対応した電圧信号をデジタルアナログ変換器で発生して、ΣΔ変調器の基準電圧に加えることで、ΣΔ変調器のオフセットを除去している。
【００１０】
【発明が解決しようとする課題】
従来の固体撮像素子は上記のように構成されるので、以下のような問題点があった。
【００１１】
従来例１では、比較対象となる階段状の電圧信号にノイズが重畳した場合には、その影響を除去することが出来ないので、安定して変換精度を維持することが困難である。
【００１２】
また、従来例１では、変換精度、すなわち、ＡＤ変換の分解能を向上しようとすると、変換時間を長くする必要があるが、Ｘ線ＣＴ用フォトダイオード読み出し専用のＡＤ変換器として用いられる場合、撮像対象への曝射量を下げる必要性を考慮すると、むやみには変換時間を長くすることができない。結果として、変換精度が制約されることになる。
【００１３】
従来例２の方式では、ステップ電圧が印加される容量に如何に正確にステップ電荷量を付与するかが技術的なポイントとなるが、従来例２では、電荷蓄積量に相当する値をデジタル値として保存するとともに、当該容量を構成する容量素子アレイに電荷蓄積量を付与するため、回路サイズが大きくなってしまう。すなわち、従来例２は、本来、単素子のフォトダイオードを目的として提案されている技術であり、多素子の集積化には向いていない。
【００１４】
また、従来例２では、Δ変調を採用するが故に、光電変換素子からの電流値の変化量が小さい場合には高精度を実現できるが、光電変換素子からの電流値の変化量が大きい場合には、変換の直線性が悪くなってしまう。
【００１５】
従来例３では、フォトダイオードで発生した電荷量を、一旦、電圧に変換してホールドした後、ΣΔ変調器へ入力するので、ホールドされた直流電圧に対してしかオーバサンプリングが行われない。この結果、積分期間の最中に発生したノイズはそのまま蓄積されることになり、安定して変換精度を維持することが困難である。
【００１６】
また、従来例３では、一般にΣΔ変調器にはオフセット電圧が存在するので、積分にあたっては、このオフセット電位が一緒に積分されることとなるため、変換精度が低下してしまう。
【００１７】
こうした、オフセット電圧に関する問題点は、従来例４のΣΔ変調型ＡＤ変換器では解消しているが、解消手段にＤＡ変換器を使用するため、回路規模が大きくなり、集積化には向いていない。
【００１８】
本発明は、上記を鑑みてなされたものであり、簡易な回路構成で、光電変換素子での受光量に応じて、高精度のデジタルデータを出力する固体撮像素子を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の固体撮像素子は、ΣΔ変調方式を採用するとともに、信号入力時にΣΔ変調器のオフセット電位が本来的には問題とならない、直接電流入力方式を採用して、高精度のデジタルデータを出力する固体撮像素子を実現するものである。
【００２０】
すなわち、本発明の固体撮像素子は、（ａ）第１の基準電位と第２の基準電位との間の第３の基準電位に第１の端子が設定され、受光量に応じた電荷を発生するとともに第２の端子から電荷を流出する、少なくとも１つの光電変換素子と、（ｂ）光電変換素子の第２の端子と第１の端子とが直接電気的に接続される第１の帰還容量素子と、（ｃ）光電変換素子の第２の端子と信号入力端子とが直接電気的に接続され、出力端子が第１の帰還容量素子の第２の端子と接続された第１の電荷増幅器と、（ｄ）第１の基準電位と第２の基準電位とから、ステップ電荷を発生し、第１の帰還容量素子にステップ電荷を供給する第１のステップ電荷発生器と、（ｅ）第１の電荷増幅器から出力された第１の積分電圧信号を入力し、第１の積分電圧信号の電位と第３の基準電位とを比較し、比較結果に応じた比較結果信号を出力する電位比較器と、（ｆ）比較結果信号を入力し、比較結果信号を２値サンプルする２値サンプル回路と、（ｇ）第１のクロック信号と、第１のクロック信号が有意レベルでは非有意であり、第１のクロック信号の非有意レベル期間の一部の期間で有意となる第２のクロック信号とを発生し、第１のステップ電荷発生器へ向けて前記第１のクロック信号と第２のクロック信号とを出力するとともに、２値サンプル回路に向けて前記第１のクロック信号を出力する基本タイミング発生回路と、（ｈ）２値サンプル回路からの出力信号を入力し、２値サンプル回路からの出力信号と２値サンプル回路からの出力信号の反転信号を、ステップ電荷発生指示として第１のステップ電荷発生器へ向けて出力するステップ電荷発生制御回路と、を備えることを特徴とする。
【００２２】
本発明の固体撮像素子では、光電変換素子が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。そして、この電流信号は、第１の帰還容量素子と第１の電荷増幅器とで構成される第１の積分回路に入力し、時間積分される。
【００２３】
ここで、光電変換素子の第２の端子と第１の帰還容量素子の第１の端子および第１の電荷増幅器の信号入力端子とは直接電気的に接続されており、電流の積分作用自体はオフセット電圧の影響を本来的に受けないものなので、上記の積分動作の結果出力される電圧値は、オフセット電圧の影響を一切受けない。
【００２４】
なお、上記の「直接電気的に接続される」とは、信号伝達経路に信号の態様を変化させる部品（抵抗素子、インダクタ素子、容量素子、増幅器、減衰器など）が存在しないことをいい、信号伝達経路に一切の部品がないこと、および、スイッチ素子のみが信号伝達にあたって介在することをいう。
【００２５】
一方、第１のステップ電荷発生器には、基本タイミング発生回路から供給された第１のクロック信号および第２のクロック信号に応じて、第１の基準電位または第２の基準電位の一方に応じた電荷を発生して、クロック信号に同期して第１の帰還容量素子に電荷を注入する（あるいは、第１の帰還容量素子から電荷を抜き取る）。ここで、電荷の発生については、２値サンプル回路から供給された２値サンプル回路の出力信号およびその反転信号に応じて、第１の基準電位または第２の基準電位の一方に応じた電荷を発生することが好適である。
【００２６】
こうして、第１の積分回路で、第１の帰還容量素子に光電変換素子で発生した電荷を蓄積して積分動作を実行しつつ、基本タイミング発生回路が発生するタイミングの周期ごとに第１の帰還容量素子に更に電荷を蓄積したり、第１の帰還容量素子から電荷を抜き取ったりして、ΣΔ変調を実行する。ΣΔ変調の結果は、第１の帰還容量素子に蓄積された電荷量に応じた第１の電荷増幅器の出力電圧である第１の積分回路の出力信号として得られる。すなわち、第１の積分回路と第１のステップ電荷発生器とで、オフセット電圧の影響の無い、電流入力の第１のΣΔ変調器を構成している。
【００２７】
第１の電荷増幅器から出力された第１の積分電圧信号は、電位比較器に入力する。電位比較器は、入力した第１の積分電圧信号の電位と第３の基準電位とを比較し、比較結果に応じた、２値化された比較結果信号を出力する。この比較信号は、２値サンプル回路に入力し、基本タイミング発生回路が発生するタイミングの周期と同一の周期で（例えば、第１のクロック信号に同期して）サンプルされて、「０」または「１」を表すデジタル信号列として出力される。このデジタル信号列を処理する（例えば、積分期間の「１」の数を計数する）ことによりＡＤ変換結果を得ることができる。
【００２８】
本発明の固体撮像素子では、第１のステップ電荷発生器を、（i）第１の基準電位を第１の端子から入力し、前記２値サンプル回路からの出力信号に応じて開閉する第１のスイッチ素子と、（ii）第２の基準電位を第１の端子から入力し、２値サンプル回路からの出力信号の反転信号に応じて開閉する第２のスイッチ素子と、（iii）第３の基準電位を第１の端子から入力し、第１のクロック信号に応じて開閉する第３のスイッチ素子と、（iv）第３の基準電位を第１の端子から入力し、第１のクロック信号に応じて開閉する第４のスイッチ素子と、（v）第３のスイッチ素子の第２の端子に第１の端子が接続され、第４のスイッチ素子の第２の端子に第２の端子が接続された第１のステップ電荷発生用容量素子と、（vi）第１のステップ電荷発生用容量素子の第１の端子と第１の端子が接続され、第１の電荷増幅器の入力端子と第２の端子が接続されるとともに、第２のクロック信号に応じて開閉する第５のスイッチ素子と、（vii）第１のスイッチ素子の第２の端子および第２のスイッチ素子の第２の端子と第１の端子が接続され、第１のステップ電荷発生用容量素子の第２の端子と第２の端子が接続されるとともに、第２のクロック信号に応じて開閉する第６のスイッチ素子とを備えて好適に構成される。
【００２９】
上記の第１のステップ電荷発生器によれば、第１のクロック信号が有意になると、第３のスイッチ素子および第４のスイッチ素子が閉じて、第１のステップ電荷発生用容量素子の両端の電位が第３の基準電位となるので、第１のステップ電荷発生用容量素子に蓄積される電荷は零となる。第１のクロック信号が非有意となり、第３のスイッチ素子および第４のスイッチ素子が開いた後に第２のクロック信号が有意となると、第５のスイッチ素子および第６のスイッチ素子が閉じる。この結果、第１のステップ電荷発生用容量素子には、第１の基準電位または第２の基準電位のいずれか一方に応じたステップ電荷が発生することとなる。
【００３０】
ステップの電荷の発生に応じて、第１の帰還容量素子にステップ電荷分だけ電荷が付与されたり、第１の帰還容量素子からステップ電荷分だけ電荷が除去されたりする。この結果、上記の第１の積分回路と共働して、好適にΣΔ変調を実行する。
【００３１】
本発明の固体撮像素子は、第１の電荷増幅器と電位比較器との間に、（ａ）第１の積分信号を指示されたタイミングでサンプルし、交流成分を出力する信号サンプル回路と、（ｂ）信号サンプル回路から出力された信号を第１の端子から入力する第２の帰還容量素子を有する帰還容量回路と、（ｃ）信号サンプル回路から出力された信号を入力端子から入力し、出力端子が第２の帰還容量回路と接続された第２の電荷増幅器と、（ｄ）第１の基準電位と第２の基準電位とから、ステップ電荷を発生し、第２の帰還容量素子にステップ電荷を供給する第２のステップ電荷発生器とを更に備え、電位比較器は、第２の電荷増幅器から出力された第２の積分信号を入力するのが好適である。
【００３２】
ここで、ステップ電荷発生制御回路は、２値サンプル回路からの出力信号を入力し、２値サンプル回路からの出力信号と２値サンプル回路からの出力信号の反転信号とを、ステップ電荷発生指示として第１のステップ電荷発生器および第２のステップ電荷発生器へ向けて出力することが好適である。
【００３３】
本発明の固体撮像素子では、帰還増幅回路および第２の電荷増幅器とからなる第２の積分回路と第２のステップ電荷発生器とで、電圧入力の第２のΣΔ変調器を構成している。
【００３４】
そして、第１のΣΔ変調器から出力された変調結果を、更に、第２のΣΔ変調器でΣΔ変調する。この結果、通常は１段のΣΔ変調で発生する、光電変換素子の電流放出に伴う出力基準電位の変化を解消する。この結果、後の第３の基準電位との比較により、精度良くＡＤ変化値を得ることができる。
【００３５】
本発明の固体撮像素子では、第１のΣΔ変調器から出力信号を、信号サンプル回路で、第１のクロック信号および第２のクロック信号に同期してサンプルし、サンプル結果として発生した電荷を第２の積分回路で蓄積して積分する。
【００３６】
一方、第２のステップ電荷発生器には、基本タイミング発生回路から供給された第１のクロック信号および第２のクロック信号に応じて、第１の基準電位または第２の基準電位の一方に応じた電荷を発生して、クロック信号に同期して第２の帰還容量素子に電荷を注入する（あるいは、第２の帰還容量素子から電荷を抜き取る）。ここで、電荷の発生については、２値サンプル回路から供給された２値サンプル回路の出力信号およびその反転信号に応じて、第１の基準電位または第２の基準電位の一方に応じた電荷を発生することが好適である。
【００３７】
こうして、第２の積分回路で、第２の帰還容量素子に第１のΣΔ変調器の出力のサンプルで発生した電荷を蓄積して積分動作を実行しつつ、基本タイミング発生回路が発生するタイミングの周期ごとに第２の帰還容量素子に更に電荷を蓄積したり、第２の帰還容量素子から電荷を抜き取ったりして、ΣΔ変調を実行する。ΣΔ変調の結果は、第２の帰還容量素子に蓄積された電荷量に応じた第２の電荷増幅器の出力電圧である第２の積分回路の出力信号として得られる。
【００３８】
第２の電荷増幅器から出力された第２の積分電圧信号は、電位比較器に入力する。電位比較器は、入力した第２の積分電圧信号の電位と第３の基準電位とを比較し、比較結果に応じた、２値化された比較結果信号を出力する。この比較信号は、２値サンプル回路に入力し、基本タイミング発生回路が発生するタイミングの周期と同一の周期で（例えば、第１のクロック信号に同期して）サンプルされて、「０」または「１」を表すデジタル信号列として出力される。このデジタル信号列を処理する（例えば、積分期間の「１」の数を計数する）ことによりＡＤ変換結果を得ることができる。
【００３９】
本発明の固体撮像素子では、信号サンプル回路を、（i）第１の電荷増幅器の出力端子と第１の端子が接続され、第１のクロック信号に応じて開閉する第７のスイッチ素子と、（ii）第７のスイッチ素子の第２の端子と第１の端子が接続され、第２の電荷増幅器の入力端子と第２の端子が接続された信号伝達用容量素子とを備えて構成することが可能である。
【００４０】
この場合、第２のステップ電荷発生器は、（i）第１の基準電位を第１の端子から入力し、２値サンプル回路からの出力信号に応じて開閉する第８のスイッチ素子と、（ii）第２の基準電位を第１の端子から入力し、２値サンプル回路からの出力信号の反転信号に応じて開閉する第９のスイッチ素子と、（iii）第８のスイッチ素子の第２の端子および第９のスイッチ素子の第２の端子と第１の端子が接続され、信号伝達用容量素子の第１の端子と第２の端子が接続されるとともに、第２のクロック信号に応じて開閉する第１０のスイッチ素子とを備え、帰還容量回路は、（i）第２の電荷増幅器の信号入力端子に第１の端子が接続された第２の帰還容量素子と、（ii）第２の帰還容量素子の第２の端子と第１の端子が接続され、第２の電荷増幅器の出力端子と第２の端子が接続されるとともに、第１のクロック信号の反転信号に応じて開閉する第１１のスイッチ素子と、（iii）第２の電荷増幅器の信号入力端子に第１の端子が接続され、第２の電荷増幅器の出力端子に第２の端子が接続されるとともに、第１のクロック信号に応じて開閉する第１２のスイッチ素子とを備えることが好適である。
【００４１】
上記の信号サンプル回路と第２のステップ電荷発生器と帰還容量回路との組合せによれば、第１のクロック信号に応じて、第１のΣΔ変調器の出力信号を信号サンプル回路でサンプルしている間には、第１２のスイッチ素子が閉じて第２の電荷増幅器の入力端子と出力端子とは短絡しており、オフセット電圧が発生している。しかし、この期間では、第１１のスイッチ素子は開いているので、第２の帰還容量素子に蓄積された電荷はそのまま保存されている。また、信号伝達用容量素子の第２の端子は第２の電荷増幅器の入力端子に接続されたままであるので、オフセット電圧が印加されたままである。したがって、第１２のスイッチ素子が開いた後、第２のクロック信号に応じて第１１のスイッチ素子が閉じ、第２の帰還容量素子に電荷を蓄積する状態に遷移しても、オフセット電圧の影響は現れない。こうして、オフセット影響の無いΣΔ変調が実行される。
【００４２】
また、本発明の固体撮像素子では、信号サンプル回路を、（i）第１の電荷増幅器の出力端子と第１の端子が接続され、第１のクロック信号に応じて開閉する第１３のスイッチ素子と、（ii）第１３のスイッチ素子の第２の端子と第１の端子が接続された信号伝達用容量素子と、（iii）信号伝達用容量素子の第２の端子と第１の端子が接続され、第２の電荷増幅器の信号入力端子に第２の端子が接続されるとともに、第２のクロック信号に応じて開閉する第１４のスイッチ素子と、（iv）第３の基準電位を第１の端子から入力し、信号伝達用容量素子の第１の端子と第２の端子が接続されるとともに、第２のクロック信号に応じて開閉する第１５のスイッチ素子と、（v）第３の基準電位を第１の端子から入力し、信号伝達用容量素子の第２の端子と第２の端子が接続されるとともに、第１のクロック信号に応じて開閉する第１６のスイッチ素子とを備えて構成することができる。
【００４３】
この場合、第２のステップ電荷発生器は、（i）第１の基準電位を第１の端子から入力し、２値サンプル回路からの出力信号に応じて開閉する第１７のスイッチ素子と、（ii）第２の基準電位を第１の端子から入力し、２値サンプル回路からの出力信号の反転信号に応じて開閉する第１８のスイッチ素子と、（iii）第３の基準電位を第１の端子から入力し、第１のクロック信号に応じて開閉する第１９のスイッチ素子と、（iv）第３の基準電位を第１の端子から入力し、第１のクロック信号に応じて開閉する第２０のスイッチ素子と、（v）第１９のスイッチ素子の第２の端子に第１の端子が接続され、第２０のスイッチ素子の第２の端子に第２の端子が接続された第２のステップ電荷発生用容量素子と、（vi）第２のステップ電荷発生用容量素子の第１の端子と第１の端子が接続され、第２の電荷増幅器の入力端子と第２の端子が接続されるとともに、第２のクロック信号に応じて開閉する第２１のスイッチ素子と、（vii）第１７のスイッチ素子の第２の端子および第１８のスイッチ素子の第２の端子と第１の端子が接続され、第２のステップ電荷発生用容量素子の第２の端子と第２の端子が接続されるとともに、第２のクロック信号に応じて開閉する第２２のスイッチ素子とを備え、帰還容量回路は、前記第２の電荷増幅器の信号入力端子に第１の端子が接続され、前記第２の電荷増幅器の出力端子に第２の端子が接続された前記第２の帰還容量素子を備えることが好適である。
【００４４】
上記の信号サンプル回路と第２のステップ電荷発生器と帰還容量回路との組合せによれば、信号サンプル回路で、第１のクロック信号に応じて第１３のスイッチ素子と第１６のスイッチ素子が閉じて、第１のΣΔ変調器の出力信号をサンプルする時には、信号伝達用容量素子の第２の端子は第３の基準電位に設定されている。また、第１３のスイッチ素子と第１６のスイッチ素子が開いた後、第２のクロック信号に応じて第１４のスイッチ素子と第１５のスイッチ素子とが閉じて、第２の帰還容量素子へ電荷を転送している間は、信号伝達用容量素子の第１の端子は第３の基準電位に設定されている。したがって、サンプル時と電荷転送時の間でオフセット電圧差は発生せず、オフセット電圧に影響されないΣΔ変調が実行される。
【００４５】
本発明の固体撮像素子は、２値サンプル回路から出力された、デジタルデータ信号列を入力して、デジタルフィルタリングを施したデータ信号を出力する、デジタルフィルタ回路を更に備えるのが好適である。
【００４６】
本発明の固体撮像素子によれば、２値サンプル回路から出力された、デジタルデータ信号列にデジタルフィルリングを施した後、データとして得るので、精度の良いＡＤ変換を実行できる。
【００４７】
本発明の固体撮像素子は、第１の帰還容量素子の容量値と第１のステップ電荷発生用容量素子の容量値とは、前記光電変換素子の出力電流の時間変化特性に応じて選択されるのが好適である。
【００４８】
本発明の固体撮像素子によれば、採用する光電変換素子の電流レンジに応じて、変換精度と変換速度との観点から、第１の帰還容量素子の容量値と第１のステップ電荷発生用容量素子の容量値が選択されるので、最適な変換精度と変換速度とを達成できる。なお、第１の帰還容量素子の容量値と第１のステップ電荷発生用容量素子の容量値との比を一定として、種類の異なる第１の帰還容量素子と第１のステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。
【００４９】
本発明の固体撮像素子は、光電変換素子は複数、かつ、１次元または２次元状に配列されるとともに、第１の帰還容量素子の第１の端子に接続される、１つの前記光電変換素子を選択する選択回路を更に備えるのが好適である。
【００５０】
ここで、選択回路は、（i）光電変換素子を所定の順序、または、（ii）ランダムな順序で選択することとすることが可能である。
【００５１】
本発明の固体撮像素子によれば、１つのＡＤ変換器で、複数の光電変換素子に関するＡＤ変換を行うので、実装するＡＤ変換器を低減でき、集積化が容易となる。
【００５２】
【発明の実施の形態】
以下、添付図面を参照して本発明の固体撮像素子の実施の形態を説明する。なお、図面の説明にあたって同一の要素には同一の符号を付し、重複する説明を省略する。
【００５３】
（第１実施形態）
図１は、本発明の固体撮像素子の第１の実施形態の回路構成図である。本実施形態では、１段のΣΔ変調を行ってＡＤ変換を実行する。図１に示すように、本実施例の固体撮像素子は、（ａ）カソードが接地され、受光量に応じた電荷を発生し、アノードから電荷を流出するフォトダイオード１００と、（ｂ）フォトダイオード１００から出力された電流信号を入力し、流入した電荷を積分するとともに、ΣΔ変調をするΣΔ変調器２１０と、（ｃ）ΣΔ変調器２１０から出力された変調信号ＭＳを入力し、変調信号ＭＳの電位と接地電位とを比較し、比較結果に応じた２値の比較結果信号ＣＭＰを出力する比較器３００と、（ｄ）比較結果信号ＣＭＰを入力し、クロックＣＬＫ１に同期してサンプルし、２値のデジタル信号Ｄ１を出力する２値サンプル回路４００と、（ｅ）信号Ｄ１を入力し、信号Ｄ１と信号Ｄ１の反転信号Ｄ１＊とを、ΣΔ変調器２１０へ向けて出力するステップ電荷発生制御回路４６０と、（ｆ）デジタル信号Ｄ１を入力し、デジタルフィルタリングを施した後、ＡＤ変換結果を得るデジタルフィルタ回路５００と、（ｇ）クロック信号ＣＬＫ１と、クロック信号ＣＬＫ１が有意レベルでは非有意であり、クロック信号ＣＬＫ１の非有意レベル期間の一部の期間で有意となるクロック信号ＣＬＫ２とを発生し、ΣΔ変調器２１０へ向けてクロック信号ＣＬＫ１とクロック信号ＣＬＫ２とを出力するとともに、２値サンプル回路４００およびデジタルフィルタ回路５００に向けてクロック信号ＣＬＫ１を出力し、リセット信号を出力する基本タイミング発生回路６１０とを備える。
【００５４】
ΣΔ変調器２１０は、（i）フォトダイオード１００からの電荷を蓄積して積分する積分回路２２０と、（ii）基準電位＋Ｖｒｅｆと基準電位−Ｖｒｅｆとに基づいて、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に同期してステップ電荷を発生し、積分回路２２０に供給するステップ電荷発生器２３０とを備える。
【００５５】
積分回路２２０は、（i）フォトダイオード１００の電流出力端子と第１の端子とが直接電気的に接続される帰還容量素子２２１（容量値＝Ｃ１１）と、（ii）フォトダイオード１００の電流出力端子と信号入力端子（以後、単に入力端子とも呼ぶ）である負入力端子とが直接電気的に接続されるとともに、正入力端子がフォトダイオード１００のカソードの電位と同一電位とすべく接地され、出力端子が帰還容量素子２２１の第２の端子と接続された電荷増幅器２２２と、（iii）電荷増幅器２２２の入力端子と第１の端子が接続され、電荷増幅器２２２の出力端子と第２の端子が接続されるとともに、リセット信号ＲＳＴに応じて開閉するスイッチ素子２２３とを備える。
【００５６】
ステップ電荷発生器２３０は、（i）基準電位＋Ｖｒｅｆを第１の端子から入力し、信号Ｄ１に応じて開閉するスイッチ素子２３１と、（ii）基準電位−Ｖｒｅｆを第１の端子から入力し、反転信号Ｄ１＊に応じて開閉するスイッチ素子２３２と、（iii）第１の端子が接地され、クロック信号ＣＬＫ１に応じて開閉するスイッチ素子２３３と、（iv）第１の端子が接地され、クロック信号ＣＬＫ１に応じて開閉するスイッチ素子２３４と、（v）スイッチ素子２３３の第２の端子に第１の端子が接続され、スイッチ素子２３４の第２の端子に第２の端子が接続されたステップ電荷発生用容量素子２３５（容量値＝Ｃ１２）と、（vi）ステップ電荷発生用容量素子２３５の第１の端子と第１の端子が接続され、電荷増幅器２２２の入力端子と第２の端子が接続されるとともに、クロック信号ＣＬＫ２に応じて開閉するスイッチ素子２３６と、（vii）スイッチ素子２３１の第２の端子およびスイッチ素子２３２の第２の端子と第１の端子が接続され、ステップ電荷発生用容量素子２３５の第２の端子と第２の端子が接続されるとともに、クロック信号ＣＬＫ２に応じて開閉するスイッチ素子２３７とを備える。
【００５７】
２値サンプル回路４００は、データ入力端子に比較結果信号ＣＭＰを入力するとともに、トリガ端子にクロック信号ＣＬＫ１を入力し、クロック信号ＣＬＫ１の立ち上がり時に比較結果信号ＣＭＰをサンプルして、データ出力端子から出力するとともに、リセット信号ＲＳＴによってデータ出力端子をリセット可能なＤ型フリップフロップを備える。
【００５８】
ステップ電荷発生制御回路４６０は、信号Ｄ１を入力して反転出力するインバータを備える。
【００５９】
図２は、デジタルフィルタ回路５００の回路構成図である。図２に示すように、デジタルフィルタ回路５００は、（i）クロック信号ＣＬＫ１をトリガ端子に入力し、クロック信号ＣＬＫ１を計数し、計数値を出力する、リセット信号ＲＳＴによってリセット可能なカウンタ５１０と、（ii）カウンタ５１０から出力された計数値信号ＣＮＴを入力し、計数値に応じた重み付けデータＤＷＴを出力するデータテーブル５２０と、（iii）重み付けデータＤＷＴと信号Ｄ１とを入力し、計数値と信号Ｄ１の値との積を演算して積信号Ｄ２を出力する乗算器５３０と、（iv）第１のデータ入力端子から積データ信号Ｄ２を入力し、第２のデータ入力端子から入力したデータ信号Ｄ３との和を演算して和信号ＤＳを出力する加算器５４０と、（v）和信号ＤＳをラッチし、データ信号Ｄ３を出力する保持回路５５０とを備える。
【００６０】
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード１００での受光量に応じたデジタルデータを得る。図３は、本実施形態の固体撮像素子の動作のタイミングチャートである。
【００６１】
受光量の測定に先立って、基本タイミング発生回路６１０がリセット信号ＲＳＴを有意として、スイッチ素子２２３を閉じて、帰還容量素子２２１の蓄積電荷を除去するとともに、カウンタ５１０の出力する計数値を０とする。
【００６２】
また、２値サンプル回路４００をリセットする。この結果、スイッチ素子２３２が閉じる。
【００６３】
次に、リセット信号ＲＳＴを非有意として、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に同期して、以後のフォトダイオードでの受光量を計測する。
【００６４】
本実施形態の固体撮像素子では、フォトダイオード１００が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。そして、この電流信号は、帰還容量素子２２１と電荷増幅器２２２とで構成される積分回路２２０に入力し、蓄積され、積分される。
【００６５】
ここで、フォトダイオード１００の信号出力端子と帰還容量素子２２１の第１の端子および電荷増幅器２２２の信号入力端子とは直接電気的に接続されており、電流の積分作用自体はオフセット電圧の影響を本来的に受けないものなので、積分動作の結果出力される電圧値は、オフセット電圧の影響を一切受けない。
【００６６】
一方、ステップ電荷発生器２３０には、基本タイミング発生回路６１０から供給されるクロック信号ＣＬＫ１が有意になると、スイッチ素子２３３およびスイッチ素子２３４が閉じて、ステップ電荷発生用容量素子２３５の両端の電位が接地電位となるので、ステップ電荷発生用容量素子２３５に蓄積される電荷は零となる。クロック信号ＣＬＫ１が非有意となり、スイッチ素子２３３およびスイッチ素子２３４が開いた後にクロック信号ＣＬＫ２が有意となると、スイッチ素子２３６およびスイッチ素子２３７が閉じる。この結果、ステップ電荷発生用容量素子２３５には、基準電位−Ｖｒｅｆに応じたステップ電荷Ｑ２１が発生し、帰還容量素子２２１に付与される。ここで、
Ｑ２１＝Ｃ１２・（−Ｖｒｅｆ） …（１）
となる。
【００６７】
この電荷Ｑ２１と、クロック信号ＣＬＫ１が２回目の有意となるまでにフォトダイオード１００から流入した電荷Ｑ１１とが、帰還容量素子２２１に蓄積され、電荷Ｑ２１と電荷Ｑ１１との和の電荷Ｑ０１に応じて、
Ｖ１１＝Ｑ０１／Ｃ１１
で表される電位Ｖ１１が、クロック信号ＣＬＫ１が２回目の有意となる時点で出力される。
【００６８】
電位Ｖ１１は比較器３００に入力し、０電位と比較される。Ｖ１１＞０であると、比較器３００からは比較結果信号ＣＭＰとして「１」が出力され、２値サンプル回路４００へ入力する。一方、Ｖ１１≦０であると、比較器３００からは比較結果信号ＣＭＰとして「０」が出力され、２値サンプル回路４００へ入力する。
【００６９】
２値サンプル回路４００は、クロック信号ＣＬＫ１の立ち上がり時の比較結果信号ＣＭＰをサンプルして、デジタル信号Ｄ１を出力する。
【００７０】
信号Ｄ１は、ステップ電荷発生制御回路４６０に入力する。ステップ電荷発生制御回路４６０は信号Ｄ１をそのままの値で出力するとともに、反転信号Ｄ１＊を出力する。つまり、いずれか一方が有意となる１対の信号を出力する。この１対の信号が、夫々、スイッチ２３１、２３２を閉じる指示を行う。すなわち、比較結果信号ＣＭＰが「０」の場合には反転信号Ｄ１＊が有意となり、基準電位−Ｖｒｅｆがステップ電荷発生の基準電位となり、比較結果信号ＣＭＰが「１」の場合には信号Ｄ１が有意となり、基準電位＋Ｖｒｅｆがステップ電荷発生の基準電位となる。
【００７１】
以下、クロック信号ＣＬＫ１が２回目の有意となる時点で、Ｖ１１＞０であるとして説明を続ける。
【００７２】
信号Ｄ１（＝「１」）は、デジタルフィルタ回路５００に入力する。カウンタ５１０はクロック信号ＣＬＫ１を計数しており、データテーブル５２０からは、この時点での信号Ｄ１に対する重み付けデータＤＷＴが出力されている。乗算器５３０は、重み付けデータＤＷＴと信号Ｄ１の値である１との積を演算し、積値として重み付けデータＤＷＴの値の積値信号Ｄ２を出力する。積値信号Ｄ２は、加算器５４０に入力し、積値と保持回路５５０に保持されている前回の加算結果との和を演算し、和信号ＤＳとして出力する。そして、保持回路５５０に演算結果を保持し、信号Ｄ３として出力する。
【００７３】
クロック信号ＣＬＫ１が２回目の有意となると、スイッチ素子２３３およびスイッチ素子２３４が閉じて、ステップ電荷発生用容量素子２３５の両端の電位が接地電位となるので、ステップ電荷発生用容量素子２３５に蓄積される電荷は零となる。第１のクロック信号が非有意となり、スイッチ素子２３３およびスイッチ素子２３４が開いた後にクロック信号ＣＬＫ２が有意となると、スイッチ素子２３６およびスイッチ素子２３７が閉じる。この結果、ステップ電荷発生用容量素子２３５には、基準電位＋Ｖｒｅｆに応じたステップ電荷Ｑ２２が発生し、帰還容量素子２２１に付与される。ここで、
Ｑ２２＝Ｃ１２・（＋Ｖｒｅｆ） …（２）
となる。
【００７４】
そして、電荷Ｑ０１に加えて、電荷Ｑ２２と、クロック信号ＣＬＫ１が２回目の有意後、３回目の有意となるまでにフォトダイオード１００から流入した電荷Ｑ１２とが、帰還容量素子２２１に蓄積され、以上の電荷の総和の電荷Ｑ０２に応じて、
Ｖ１２＝Ｑ０２／Ｃ１１
で表される電位Ｖ１２が、クロック信号ＣＬＫ１が３回目の有意となる時点で出力される。
【００７５】
信号Ｄ１は、ステップ電荷発生制御回路４６０に入力する。ステップ電荷発生制御回路４６０は信号Ｄ１をそのままの値で出力するとともに、反転信号Ｄ１＊を出力する。
【００７６】
以下、クロック信号ＣＬＫ１が３回目の有意となる時点で、Ｖ１１≦０であるとして説明を続ける。
【００７７】
信号Ｄ１（＝「０」）は、デジタルフィルタ回路５００に入力する。カウンタ５１０はクロック信号ＣＬＫ１を計数しており、データテーブル５２０からは、この時点での信号Ｄ１に対する重み付けデータＤＷＴが出力されている。乗算器５３０は、重み付けデータＤＷＴと信号Ｄ１の値である０との積を演算し、積値として０の値の積値信号Ｄ２を出力する。積値信号Ｄ２は、加算器５４０に入力し、積値と保持回路５５０に保持されている前回の加算結果との和を演算し、和信号ＤＳとして出力する。そして、保持回路５５０に演算結果を保持し、信号Ｄ３として出力する。
【００７８】
以下同様にして、ＡＤ変換結果の所望の分解能に応じた期間にわたって、フォトダイオード１００から入力する電流信号を、ΣΔ変調器２１０でΣΔ変調し、変調結果を比較器３００で２値化後に、２値サンプル回路でサンプルして得られたシリアルデジタル信号にデジタルフィルタ回路５００で、デジタルフィルタリングを施すとともに処理して、ＡＤ変換結果を得る。こうして、オフセット電圧の影響の無い、ＡＤ変換結果を得る。
【００７９】
なお、ＡＤ変換結果の所望の分解能に応じた期間とは、Ｎビットの分解能が所望であればクロック信号ＣＬＫ１の周期の２^N倍の時間である。
【００８０】
また、容量値Ｃ１１および容量値Ｃ１２は、フォトダイオード１００の電流レンジに応じて、変換精度と変換速度との観点から選択される。なお、容量値Ｃ１１と容量値Ｃ１２との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。
【００８１】
以上は、フォトダイオードが１個の場合についての実施形態であるが、フォトダイオードが複数であり、１次元または２次元状に配列されていてもよい。この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。または、上記に述べたフォトダイオードとＡＤ変換部を１対として、これを複数並列に並べて構成することも可能である。
【００８２】
（第２実施形態）
図４は、本発明の固体撮像素子の第２の実施形態の回路構成図である。本実施形態では、２段のΣΔ変調を行ってＡＤ変換を実行する。図４に示すように、本実施例の固体撮像素子は、（ａ）カソードが接地され、受光量に応じた電荷を発生し、アノードから電荷を流出するフォトダイオード１００と、（ｂ）フォトダイオード１００から出力された電流信号を入力し、流入した電荷を積分するとともに、ΣΔ変調をするΣΔ変調器２１０と、（ｃ）ΣΔ変調器２１０から出力された変調信号ＭＳ１を入力し、サンプルする信号サンプル回路２４０と、（ｄ）信号サンプル回路２４０から出力されたサンプル信号を積分するとともに、ΣΔ変調をするとΣΔ変調器２５１、（ｅ）ΣΔ変調器２５１から出力された変調信号ＭＳ２の電位と接地電位とを比較し、比較結果に応じた２値の比較結果信号ＣＭＰを出力する比較器３００と、（ｆ）比較結果信号ＣＭＰを入力し、クロックＣＬＫ１に同期してサンプルし、２値のデジタル信号Ｄ１を出力する２値サンプル回路４００と、（ｇ）信号Ｄ１を入力し、信号Ｄ１と信号Ｄ１の反転信号Ｄ１＊とを、ΣΔ変調器２１０およびΣΔ変調器２５１へ向けて出力するステップ電荷発生制御回路４７０と、（ｆ）デジタル信号Ｄ１を入力し、デジタルフィルタリングを施した後、ＡＤ変換結果を得るデジタルフィルタ回路５００と、（ｇ）クロック信号ＣＬＫ１と、クロック信号ＣＬＫ１が有意レベルでは非有意であり、クロック信号ＣＬＫ１の非有意レベル期間の一部の期間で有意となるクロック信号ＣＬＫ２とを発生し、ΣΔ変調器２１０、信号サンプル回路２４０、およびΣΔ変調器２５１へ向けてクロック信号ＣＬＫ１とクロック信号ＣＬＫ２とを出力するとともに、２値サンプル回路４００に向けてクロック信号ＣＬＫ１を出力し、リセット信号を出力する基本タイミング発生回路６２０とを備える。
【００８３】
本実施形態の固体撮像装置の構成は、第１実施形態と比べて、ΣΔ変調器２１０と比較器３００との間に、信号サンプル回路２４０とΣΔ変調器２５１とを更に備える点が異なる。
【００８４】
信号サンプル回路２４０は、（i）ΣΔ変調器２１０の出力端子と第１の端子が接続され、クロック信号ＣＬＫ１に応じて開閉するスイッチ素子２４１と、（ii）スイッチ素子２４１の第２の端子と第１の端子が接続され、ΣΔ変調器２５１の入力端子と第２の端子が接続された信号伝達用容量素子２４２（容量値＝Ｃ２１）とを備える。
【００８５】
ΣΔ変調器２５１は、（i）信号サンプル回路２４０からの電荷を蓄積して積分する積分回路２６０と、（ii）基準電位＋Ｖｒｅｆと基準電位−Ｖｒｅｆとに基づいて、クロック信号ＣＬＫ２に同期してステップ電荷を発生し、積分回路２６０に供給するステップ電荷発生器２７０とを備える。
【００８６】
積分回路２６０は、（i）信号サンプル回路２４０の信号出力端子と第１の端子が接続される帰還容量回路２６１と、（ii）信号サンプル回路２４０の信号出力端子と信号入力端子である負入力端子とが接続されるとともに、正入力端子が接地され、帰還容量回路２６１の第２の端子と出力端子が接続された電荷増幅器２６２とを備える。
【００８７】
帰還容量回路２６１は、（i）電荷増幅器２６２の信号入力端子に第１の端子が接続された帰還容量素子２６３（容量値＝Ｃ２２）と、（ii）帰還容量素子２６３の第２の端子と第１の端子が接続され、電荷増幅器２６２の出力端子と第２の端子が接続されるとともに、クロック信号ＣＬＫ１の反転信号ＣＬＫ１＊またはリセット信号ＲＳＴに応じて開閉するスイッチ素子２６４と、（iii）電荷増幅器２６２の信号入力端子に第１の端子が接続され、電荷増幅器２６２の出力端子に第２の端子が接続されるとともに、クロック信号ＣＬＫ１またはリセット信号に応じて開閉するスイッチ素子２６５とを備える。
【００８８】
ステップ電荷発生器２７０は、（i）基準電位＋Ｖｒｅｆを第１の端子から入力し、２値サンプル回路４００からの出力信号Ｄ１に応じて開閉するスイッチ素子２７１と、（ii）基準電位−Ｖｒｅｆを第１の端子から入力し、２値サンプル回路４００からの出力信号の反転信号Ｄ１＊に応じて開閉するスイッチ素子２７２と、（iii）スイッチ素子２７１の第２の端子およびスイッチ素子２７２の第２の端子と第１の端子が接続され、信号伝達用容量素子２４２の第１の端子と第２の端子が接続されるとともに、クロック信号ＣＬＫ２に応じて開閉するスイッチ素子２７３とを備える。
【００８９】
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード１００での受光量に応じたデジタルデータを得る。図５は、本実施形態の固体撮像素子の動作のタイミングチャートである。
【００９０】
受光量の測定に先立って、基本タイミング発生回路６２０がリセット信号ＲＳＴを有意として、スイッチ素子２２３、スイッチ素子２６４、およびスイッチ素子２６５を閉じて、帰還容量素子２２１および帰還容量素子２６３の蓄積電荷を除去するとともに、カウンタ５１０の出力する計数値を０とする。
【００９１】
また、２値サンプル回路４００をリセットする。この結果、スイッチ素子２３２が閉じる。
【００９２】
次に、リセット信号ＲＳＴを非有意として、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に同期して、以後のフォトダイオードでの受光量を計測する。
【００９３】
本実施形態の固体撮像素子では、フォトダイオード１００が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。そして、この電流信号が、第１実施形態で説明したように、ΣΔ変調器２１０でΣΔ変調され、変調信号ＭＳ１が出力される。
【００９４】
通常は１段のΣΔ変調では、光電変換素子の電流放出に伴う出力基準電位の変化が発生する。
【００９５】
変調信号ＭＳ１は信号サンプル回路２４０に入力する。信号サンプル回路２４０のスイッチ素子２４１は、クロック信号ＣＬＫ１が有意となると閉じ、変調信号ＭＳ１の電位値に応じた電荷Ｑ３１を信号伝達用容量素子２４２に蓄積する。クロック信号ＣＬＫ１が有意の間、スイッチ素子２６５は閉じており、電荷増幅器２６２の入力端子と出力端子とは短絡しているが、スイッチ素子２６４は開いているので、帰還容量素子２６３に蓄積された電荷はそのまま保存される。
【００９６】
クロック信号ＣＬＫ１が非有意となると、反転信号ＣＬＫ１＊が有意となり、スイッチ素子２４１およびスイッチ素子２６５が開くとともに、スイッチ素子２６４が閉じる。
【００９７】
この後、クロック信号ＣＬＫ２が有意となると、スイッチ素子２７３が閉じ、ステップ電荷Ｑ３２が発生する。ステップ電荷Ｑ３２は、信号Ｄ１が「０」の場合には、スイッチ素子２７２が閉じ、−Ｖｒｅｆが選択されているので、
Ｑ３２＝Ｃ２１・（−Ｖｒｅｆ） …（３）
であり、信号Ｄ１が「１」の場合には、スイッチ素子２７１が閉じ、＋Ｖｒｅｆが選択されているので、
Ｑ３２＝Ｃ２１・（＋Ｖｒｅｆ） …（４）
である。
【００９８】
こうして、電荷Ｑ３１とステップ電荷Ｑ３２との和の電荷Ｑ０３が帰還容量素子２６３に供給される。電荷Ｑ０３とそれまで帰還容量素子２６３に蓄積されていた電荷との和である電荷Ｑ０４に応じて、
Ｖ２１＝Ｑ０４／Ｃ２２
で表される電位Ｖ２１が変調信号ＭＳ２として出力される。
【００９９】
ところで、変調信号ＭＳ１を信号サンプル回路２４０でサンプルしている期間、すなわち、クロック信号ＣＬＫ１が有意の期間は、スイッチ素子２６５が閉じ、電荷増幅器２６２の入力端子と出力端子とは短絡しており、オフセット電圧が発生している。しかし、この期間では、スイッチ素子２６４は開いているので、帰還容量素子２６３に蓄積された電荷はそのまま保存されている。また、信号伝達用容量素子２４２の第２の端子は電荷増幅器２６２の入力端子に接続されたままであるので、オフセット電圧が印加されたままである。したがって、スイッチ素子２６５が開いた後、反転信号ＣＬＫ１＊に応じてスイッチ素子２６４が閉じ、帰還容量素子２６３に電荷を蓄積する状態に遷移しても、オフセット電圧の影響は現れない。こうして、オフセット影響の無いΣΔ変調が実行される。
【０１００】
ΣΔ変調器２５１から出力された変調信号ＭＳ２は、比較器３００に入力し、以後、第１実施形態と同様にして、オフセット電圧の影響の無く、ＡＤ変換結果を得る。
【０１０１】
なお、第１実施形態と同様に、容量値Ｃ１１および容量値Ｃ１２は、フォトダイオード１００の電流レンジに応じて、変換精度と変換速度との観点から選択される。なお、容量値Ｃ１１と容量値Ｃ１２との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。
【０１０２】
以上は、フォトダイオードが１個の場合についての実施形態であるが、第１実施形態と同様に、フォトダイオードが複数であり、１次元または２次元状に配列されていてもよい。この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。または、上記に述べたフォトダイオードとＡＤ変換部を１対として、これを複数並列に並べて構成することも可能である。
【０１０３】
また、複数の本実施形態の固体撮像素子をアレイ化して１チップした場合には、出力選択回路を新たに設け、各デジタルフィルタ回路の出力を順次選択して読み出すことが、１チップのピン数や、後段の回路規模の観点から好適である。
【０１０４】
（第３実施形態）
図６は、本発明の固体撮像素子の第３の実施形態の回路構成図である。本実施形態では、第２実施形態と同様に、２段のΣΔ変調を行ってＡＤ変換を実行する。図６に示すように、本実施例の固体撮像素子は、信号サンプル回路２４４とΣΔ変調器２５２とを使用することが第２実施形態と異なる。
【０１０５】
信号サンプル回路２４４は、（i）ΣΔ変調器２１０の出力端子と第１の端子が接続され、クロック信号ＣＬＫ１に応じて開閉するスイッチ素子２４５と、（ii）スイッチ素子２４５の第２の端子と第１の端子が接続された信号伝達用容量素子２４６と、（iii）信号伝達用容量素子２４６の第２の端子と第１の端子が接続され、ΣΔ変調器２５２の信号入力端子に第２の端子が接続されるとともに、クロック信号ＣＬＫ２に応じて開閉するスイッチ素子２４７と、（iv）第１の端子が接地され、信号伝達用容量素子２４６の第１の端子と第２の端子が接続されるとともに、クロック信号ＣＬＫ２に応じて開閉するスイッチ素子２４８と、（v）第１の端子が接地され、信号伝達用容量素子２４６の第２の端子と第２の端子が接続されるとともに、クロック信号ＣＬＫ１に応じて開閉するスイッチ素子２４９とを備える。
【０１０６】
ΣΔ変調器２５２は、（i）信号サンプル回路２４４からの電荷を蓄積して積分する積分回路２８０と、（ii）基準電位＋Ｖｒｅｆと基準電位−Ｖｒｅｆとに基づいて、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に同期してステップ電荷を発生し、積分回路２８０に供給するステップ電荷発生器２９０とを備える。
【０１０７】
積分回路２８０は、（i）信号サンプル回路２４４の出力端子と第１の端子とが接続される帰還容量素子２８１（容量値＝Ｃ２３）と、（ii）信号サンプル回路２４４の出力端子と信号入力端子である負入力端子とが接続されるとともに、正入力端子が接地され、出力端子が帰還容量素子２８１の第２の端子と接続された電荷増幅器２８２と、（iii）電荷増幅器２８２の入力端子と第１の端子が接続され、電荷増幅器２８２の出力端子と第２の端子が接続されるとともに、リセット信号ＲＳＴに応じて開閉するスイッチ素子２８３とを備える。
【０１０８】
ステップ電荷発生器２９０は、（i）基準電位＋Ｖｒｅｆを第１の端子から入力し、信号Ｄ１に応じて開閉するスイッチ素子２９１と、（ii）基準電位−Ｖｒｅｆを第１の端子から入力し、反転信号Ｄ１＊に応じて開閉するスイッチ素子２９２と、（iii）第１の端子が接地され、クロック信号ＣＬＫ１に応じて開閉するスイッチ素子２９３と、（iv）第１の端子が接地され、クロック信号ＣＬＫ１に応じて開閉するスイッチ素子２９４と、（v）スイッチ素子２９３の第２の端子に第１の端子が接続され、スイッチ素子２９４の第２の端子に第２の端子が接続されたステップ電荷発生用容量素子２９５（容量値＝Ｃ２４）と、（vi）ステップ電荷発生用容量素子２９５の第１の端子と第１の端子が接続され、電荷増幅器２８２の入力端子と第２の端子が接続されるとともに、クロック信号ＣＬＫ２に応じて開閉するスイッチ素子２９６と、（vii）スイッチ素子２９１の第２の端子およびスイッチ素子２９２の第２の端子と第１の端子が接続され、ステップ電荷発生用容量素子２９５の第２の端子と第２の端子が接続されるとともに、クロック信号ＣＬＫ２に応じて開閉するスイッチ素子２９７とを備える。
【０１０９】
すなわち、ΣΔ変調器２１０とΣΔ変調器２５２とは、同様の回路構成を有するΣΔ変調器であり、信号サンプル回路２４４を介して直列に接続され、２次のΣΔ変調を行う。
【０１１０】
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード１００での受光量に応じたデジタルデータを得る。図７は、本実施形態の固体撮像素子の動作のタイミングチャートである。
【０１１１】
受光量の測定に先立って、基本タイミング発生回路６１０がリセット信号ＲＳＴを有意として、スイッチ素子２２３およびスイッチ素子２８３を閉じて、帰還容量素子２２１および帰還容量素子２８１の蓄積電荷を除去するとともに、カウンタ５１０の出力する計数値を０とする。
【０１１２】
また、２値サンプル回路４００をリセットする。この結果、スイッチ素子２３２が閉じる。
【０１１３】
次に、リセット信号ＲＳＴを非有意として、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に同期して、以後のフォトダイオードでの受光量を計測する。
【０１１４】
本実施形態の固体撮像素子では、フォトダイオード１００が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。そして、この電流信号が、第１実施形態で説明したように、ΣΔ変調器２１０でΣΔ変調され、変調信号ＭＳ１が出力される。
【０１１５】
変調信号ＭＳ１は信号サンプル回路２４４に入力する。信号サンプル回路２４４のスイッチ素子２４５およびスイッチ素子２４９は、クロック信号ＣＬＫ１が有意となると閉じ、変調信号ＭＳ１の電位値に応じた電荷Ｑ４１を信号伝達用容量素子２４６に蓄積する。
【０１１６】
また、クロック信号ＣＬＫ１が有意となると、スイッチ素子２９３およびスイッチ素子２９４が閉じ、ステップ電荷発生用容量素子２９５の電荷が０となる。
【０１１７】
クロック信号ＣＬＫ１が非有意となり、スイッチ素子２４５およびスイッチ素子２４９が開いた後、クロック信号ＣＬＫ２が有意となると、スイッチ素子２４７およびスイッチ素子２４８が閉じ、電荷Ｑ４１が帰還容量素子２８１に伝達される。また、クロック信号ＣＬＫ１が非有意となり、スイッチ素子２９３およびスイッチ素子２９４が開いた後、クロック信号ＣＬＫ２が有意となると、スイッチ素子２９６およびスイッチ素子２９７が閉じ、ステップ電荷発生用容量素子２９５にステップ電荷Ｑ４２が発生する。ステップ電荷Ｑ４２は、信号Ｄ１が「０」の場合には、スイッチ素子２９２が閉じ、−Ｖｒｅｆが選択されているので、
Ｑ４２＝Ｃ２４・（−Ｖｒｅｆ） …（５）
であり、信号Ｄ１が「１」の場合には、スイッチ素子２９１が閉じ、＋Ｖｒｅｆが選択されているので、
Ｑ４２＝Ｃ２４・（＋Ｖｒｅｆ） …（６）
である。
【０１１８】
こうして、電荷Ｑ４１とステップ電荷Ｑ４２との和の電荷Ｑ０５が帰還容量素子２８１に供給される。電荷Ｑ０５とそれまで帰還容量素子２８１に蓄積されていた電荷との和である電荷Ｑ０６に応じて、
Ｖ３１＝Ｑ０６／Ｃ２３
で表される電位Ｖ３１が変調信号ＭＳ２として出力される。
【０１１９】
ところで、変調信号ＭＳ１を信号サンプル回路２４４でサンプルしている期間、すなわち、クロック信号ＣＬＫ１が有意の期間は、信号サンプル回路２４４で、クロック信号ＣＬＫ１に応じてスイッチ素子２４５とスイッチ素子２４９が閉じて、ΣΔ変調器２１０の出力信号ＭＳ１をサンプルする時には、信号伝達用容量素子２４６の第２の端子は接地されている。また、スイッチ素子２４５とスイッチ素子２４９が開いた後、クロック信号ＣＬＫ２に応じてスイッチ素子２４７とスイッチ素子２４８とが閉じて、帰還容量素子２８１へ電荷を転送している間は、信号伝達用容量素子２４６の第１の端子は接地されている。したがって、サンプル時と電荷転送時の間でオフセット電圧差は発生せず、オフセット電圧に影響されないΣΔ変調が実行される。
【０１２０】
ΣΔ変調器２５２から出力された変調信号ＭＳ２は、比較器３００に入力し、以後、第１実施形態と同様にして、オフセット電圧の影響の無く、ＡＤ変換結果を得る。
【０１２１】
なお、第１実施形態と同様に、容量値Ｃ１１および容量値Ｃ１２は、フォトダイオード１００の電流レンジに応じて、変換精度と変換速度との観点から選択される。なお、容量値Ｃ１１と容量値Ｃ１２との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子と対を用意しておき、これらの対の中から選択できる構成とすることが好適である。
【０１２２】
以上は、フォトダイオードが１個の場合についての実施形態であるが、第１実施形態と同様に、フォトダイオードが複数であり、１次元または２次元状に配列されていてもよい。この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。または、上記に述べたフォトダイオードとＡＤ変換部を１対として、これを複数並列に並べて構成することも可能である。
【０１２３】
また、複数の本実施形態の固体撮像素子をアレイ化して１チップした場合には、出力選択回路を新たに設け、各デジタルフィルタ回路の出力を順次選択して読み出すことすることが、１チップのピン数や、後段の回路規模の観点から好適である。
【０１２４】
以上の実施形態では、フォトダイオード、比較器の正入力端子、電荷増幅器の正入力端子、スイッチ素子２３３、２３４の第１の端子は接地されているが、基準電位＋Ｖｒｅｆと基準電位−Ｖｒｅｆとの間の電位であればよい。
【０１２５】
【発明の効果】
以上、詳細に説明した通り、本発明の固体撮像素子によれば、ΣΔ変調器を電流入力にするとともに、フォトダイオードなどの光電変換素子からの電流信号をそのままの形態で直接的に入力してＡＤ変換することとしたので、ΣΔ変調器におけるオフセット電圧の影響無しに、集積化に適した簡易な回路構成で、光電変換素子での受光量に応じて、高精度のデジタルデータを得ることができる。
【０１２６】
また、本発明の固体撮像素子によれば、ΣΔ変調器を直列的に２段配置し、２次のΣΔ変調を実施することとしたので、第１段目のΣΔ変調器の性能では除去しきれない、光電変換素子の特性に由来する精度低下要因を除去することが可能となり、光電変換素子での受光量に応じて、高精度のデジタルデータを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の固体撮像素子の構成図である。
【図２】デジタルフィルタ回路の構成図である。
【図３】本発明の第１実施形態の固体撮像素子の動作のタイミングチャートである。
【図４】本発明の第２実施形態の固体撮像素子の構成図である。
【図５】本発明の第２実施形態の固体撮像素子の動作のタイミングチャートである。
【図６】本発明の第３実施形態の固体撮像素子の構成図である。
【図７】本発明の第３実施形態の固体撮像素子の動作のタイミングチャートである。
【符号の説明】
１００…フォトダイオード、２１０，２５１，２５２…ΣΔ変調器、２２０，２６０，２８０…積分回路、２２１，２６３，２８１…帰還容量素子、２２２，２６２，２８２…電荷増幅器、２２３，２６４，２６５，２８３…スイッチ素子、２６１…帰還容量回路、２３０，２７０，２９０…ステップ電荷発生器、２３１，２３２，２３３，２３４，２３６，２３７，２７１，２７２，２７３，２９１，２９２，２９３，２９４，２９６，２９７…スイッチ素子、２３５，２９５…ステップ電荷発生用容量素子、２４０，２４４…信号サンプル回路、２４１，２４５，２４７，２４８，２４９…スイッチ素子、２４２，２４６…信号伝達用容量素子、３００…比較器、４００…２値サンプル回路、４６０，４７０…ステップ電荷発生制御回路、５００…デジタルフィルタ回路、５１０…カウンタ、５２０…データテーブル、５３０…乗算器、５４０…加算器、５５０…保持回路、６１０，６２０…基本タイミング発生回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device that outputs the amount of light received by a photoelectric conversion device as digital data.
[0002]
[Prior art]
In recent years, with the spread of image processing technology, MOS type solid-state imaging devices having a photoelectric conversion function have been developed, and various solid-state imaging devices using these have been known. Along with the demand for higher resolution of images, the photodiodes constituting the pixels at the time of imaging tend to be miniaturized and a large number of photodiodes tend to be used to secure the imaging area.
[0003]
However, as the number of photodiodes increases, for high-speed processing, an analog-digital converter (hereinafter referred to as AD) that converts an analog value, which is the amount of light received by the photodiode, into a digital value that is a suitable data format for image processing calculations. Will inevitably increase).
[0004]
Therefore, proposals have been made to reduce the cost and size by integrating charge amplifiers and AD converters that amplify charges output as current signals from photodiodes into an array. Since the circuit system of the charge amplifier is almost established, the device for integration is concentrated on the circuit system of the AD converter.
[0005]
One of these proposals has been made in “SLGarverick et al., Journal of Solid-State Circuits, Vol. 30, No. 5, May 1995, pp. 533-541” (hereinafter referred to as Conventional Example 1). In Conventional Example 1, the charge generated in the photodiode as a result of light reception is accumulated in a feedback capacitance element using a charge amplifier, converted into a voltage signal, and this voltage value is held. Thereafter, AD conversion is performed by sequentially comparing the voltage values of voltage signals that change in a stepwise manner common to all the arrays (in a so-called dual slope AD conversion method).
[0006]
Also, Burr-Brown has announced a model name “DDC101” (hereinafter referred to as Conventional Example 2) as an AD converter dedicated to reading out a CT (Computer Tomography) photodiode. Conventional example 2 applies the principle of a Δ modulator to AD conversion, and each operation is performed in synchronization with a high-speed clock having a period of several tenths to one hundredths compared to the integration time. Is called.
[0007]
That is, every time the clock cycle of the high-speed clock signal is switched, a step voltage is generated in small increments and applied to the capacitive element. The resulting change in the accumulated charge of the capacitor is compared with the amount of charge from the photodiode, and the excess or deficiency of the charge is corrected in the next clock cycle. Then, a digital signal pulse train of “0” or “1” is generated according to the comparison result in each clock cycle. The digital signal pulse train is passed through a digital filter (such as an FIR filter) to obtain a highly accurate AD conversion result.
[0008]
Also, a technique that applies the principle of the ΣΔ modulator to AD conversion is disclosed in “RHNixon et al., Proc. SPIE, vol.1900, 1993, pp.31-39” (hereinafter referred to as Conventional Example 3). ing. In Conventional Example 3, the charge amount generated in the photodiode corresponding to each pixel is converted into a voltage signal and then held. The hold result is subjected to first-order ΣΔ modulation by a one-stage ΣΔ modulator, and the total number of “1” pulses in the digital signal pulse train of “0” or “1” as a modulation result is counted by a counter, An AD conversion value is obtained.
[0009]
A technique of an AD converter that applies the principle of the ΣΔ modulator is disclosed in Japanese Patent Laid-Open No. 6-237175 (hereinafter referred to as Conventional Example 4). In Conventional Example 4, a voltage signal is input, second-order ΣΔ modulation is performed by a two-stage ΣΔ modulator, a modulation result “0” or “1” digital signal pulse train is output, and an AD conversion result A voltage signal corresponding to the total number of “1” pulses in the digital signal pulse train is generated by a digital-to-analog converter and added to the reference voltage of the ΣΔ modulator, thereby removing the offset of the ΣΔ modulator.
[0010]
[Problems to be solved by the invention]
Since the conventional solid-state imaging device is configured as described above, there are the following problems.
[0011]
In Conventional Example 1, when noise is superimposed on the stepped voltage signal to be compared, the influence cannot be removed, and it is difficult to stably maintain the conversion accuracy.
[0012]
In addition, in the conventional example 1, in order to improve the conversion accuracy, that is, the resolution of AD conversion, it is necessary to lengthen the conversion time. Considering the need to reduce the exposure to the subject, the conversion time cannot be lengthened. As a result, the conversion accuracy is limited.
[0013]
In the method of Conventional Example 2, the technical point is how to accurately apply the step charge amount to the capacitance to which the step voltage is applied. In Conventional Example 2, the value corresponding to the charge accumulation amount is a digital value. As a result, and a charge accumulation amount is given to the capacitor element array constituting the capacitor, the circuit size becomes large. That is, Conventional Example 2 is a technique originally proposed for the purpose of a single-element photodiode, and is not suitable for multi-element integration.
[0014]
Further, in the conventional example 2, since Δ modulation is employed, high accuracy can be realized when the change amount of the current value from the photoelectric conversion element is small, but the change amount of the current value from the photoelectric conversion element is large. In this case, the linearity of the conversion becomes worse.
[0015]
In Conventional Example 3, since the charge amount generated in the photodiode is once converted into a voltage and held, and then input to the ΣΔ modulator, oversampling is performed only on the held DC voltage. As a result, noise generated during the integration period is accumulated as it is, and it is difficult to stably maintain the conversion accuracy.
[0016]
Further, in the conventional example 3, since an offset voltage generally exists in the ΣΔ modulator, this offset potential is integrated together in integration, so that the conversion accuracy is lowered.
[0017]
Such problems relating to the offset voltage have been solved in the conventional ΣΔ modulation type AD converter, but since the DA converter is used as the solution means, the circuit scale becomes large and is not suitable for integration. .
[0018]
The present invention has been made in view of the above, and an object of the present invention is to provide a solid-state imaging element that outputs high-precision digital data according to the amount of light received by a photoelectric conversion element with a simple circuit configuration. .
[0019]
[Means for Solving the Problems]
The solid-state imaging device of the present invention adopts the ΣΔ modulation method and outputs the high-precision digital data by adopting the direct current input method, in which the offset potential of the ΣΔ modulator does not inherently become a problem at the time of signal input. Thus, a solid-state imaging device is realized.
[0020]
That is, Of the present invention In the solid-state imaging device, (a) a first terminal is set at a third reference potential between the first reference potential and the second reference potential, and a charge corresponding to the amount of received light is generated and the second reference potential is generated. At least one photoelectric conversion element that discharges charge from the terminal; and (b) the photoelectric conversion element Second terminal And a first feedback capacitive element in which the first terminal and the first terminal are directly connected, and (c) the photoelectric conversion element Second terminal And a signal input terminal are electrically connected directly, and a first charge amplifier whose output terminal is connected to a second terminal of the first feedback capacitive element, and (d) a first reference potential and a second reference potential A first step charge generator for generating a step charge from the reference potential and supplying the step charge to the first feedback capacitive element; and (e) a first integrated voltage signal output from the first charge amplifier. , And a potential comparator that compares the potential of the first integrated voltage signal with the third reference potential and outputs a comparison result signal according to the comparison result; and (f) a comparison result signal is input and compared. A binary sampling circuit for binary-sampling the result signal; (g) the first clock signal; the first clock signal is insignificant at a significant level; and part of the insignificant level period of the first clock signal And a second clock signal that becomes significant in a period of Together toward the step charge generator for outputting a first clock signal and the second clock signal, and a basic timing generating circuit for outputting the first clock signal to the binary sampling circuit (H) The first step charge generator receives the output signal from the binary sample circuit and uses the output signal from the binary sample circuit and the inverted signal of the output signal from the binary sample circuit as a step charge generation instruction. A step charge generation control circuit for output to It is characterized by providing.
[0022]
Of the present invention In the solid-state imaging device, when the photoelectric conversion element receives light, a charge corresponding to the amount of received light is generated and output as a current signal. This current signal is input to a first integration circuit composed of a first feedback capacitance element and a first charge amplifier, and is integrated over time.
[0023]
Here, the photoelectric conversion element Second terminal And the first terminal of the first feedback capacitive element and the signal input terminal of the first charge amplifier are directly electrically connected, and the current integration itself is not essentially affected by the offset voltage. Therefore, the voltage value output as a result of the integration operation is not affected by the offset voltage at all.
[0024]
The above-mentioned “directly connected” means that there are no components (resistive element, inductor element, capacitive element, amplifier, attenuator, etc.) that change the signal mode in the signal transmission path. It means that there are no parts in the signal transmission path and that only the switch element is interposed for signal transmission.
[0025]
On the other hand, according to the first clock signal and the second clock signal supplied from the basic timing generation circuit, the first step charge generator corresponds to one of the first reference potential and the second reference potential. The charge is generated and injected into the first feedback capacitor in synchronization with the clock signal (or the charge is extracted from the first feedback capacitor). Here, regarding the generation of electric charge, the electric charge corresponding to one of the first reference potential or the second reference potential is set in accordance with the output signal of the binary sampling circuit supplied from the binary sampling circuit and its inverted signal. It is preferable to generate.
[0026]
Thus, the first integration circuit accumulates the electric charge generated by the photoelectric conversion element in the first feedback capacitance element and executes the integration operation, while performing the first feedback for each cycle of the timing generated by the basic timing generation circuit. The ΣΔ modulation is executed by further accumulating electric charge in the capacitive element or extracting the electric charge from the first feedback capacitive element. The result of the ΣΔ modulation is obtained as an output signal of the first integration circuit that is the output voltage of the first charge amplifier corresponding to the amount of charge accumulated in the first feedback capacitive element. That is, the first integration circuit and the first step charge generator constitute a current input first ΣΔ modulator that is not affected by the offset voltage.
[0027]
The first integrated voltage signal output from the first charge amplifier is input to the potential comparator. The potential comparator compares the input potential of the first integrated voltage signal with the third reference potential, and outputs a binarized comparison result signal corresponding to the comparison result. This comparison signal is input to the binary sampling circuit, sampled at the same cycle as the timing cycle generated by the basic timing generation circuit (for example, in synchronization with the first clock signal), and “0” or “ 1 "is output as a digital signal sequence. By processing this digital signal sequence (for example, counting the number of “1” s in the integration period), an AD conversion result can be obtained.
[0028]
Of the present invention In the solid-state imaging device, the first step charge generator includes: (i) a first switch element that receives a first reference potential from a first terminal and opens and closes in response to an output signal from the binary sample circuit. (Ii) a second reference element that receives a second reference potential from the first terminal and opens and closes in response to an inverted signal of the output signal from the binary sampling circuit; and (iii) a third reference potential Is input from the first terminal and opens and closes in response to the first clock signal, and (iv) a third reference potential is input from the first terminal and in response to the first clock signal. A fourth switch element that opens and closes, and (v) a first terminal connected to the second terminal of the third switch element, and a second terminal connected to the second terminal of the fourth switch element. A first step charge generating capacitive element; and (vi) a first step charge generating capacitive element. The first terminal and the first terminal of the first charge amplifier, the input terminal of the first charge amplifier and the second terminal are connected, and a fifth switch element that opens and closes in response to the second clock signal; (Vii) The second terminal of the first switch element, the second terminal of the second switch element, and the first terminal are connected, and the second terminal of the first step charge generation capacitor element and the second terminal And a sixth switch element that opens and closes in response to the second clock signal.
[0029]
According to the first step charge generator, when the first clock signal becomes significant, the third switch element and the fourth switch element are closed, and the first step charge generator capacitive element Since the potential becomes the third reference potential, the charge accumulated in the first step charge generation capacitive element becomes zero. The first clock signal is Insignificant When the second clock signal becomes significant after the third switch element and the fourth switch element are opened, the fifth switch element and the sixth switch element are closed. As a result, a step charge corresponding to either the first reference potential or the second reference potential is generated in the first step charge generation capacitive element.
[0030]
Depending on the generation of the step charge, the first feedback capacitive element is given a charge corresponding to the step charge, or the charge is removed from the first feedback capacitive element by the step charge. As a result, the ΣΔ modulation is preferably executed in cooperation with the first integration circuit.
[0031]
Of the present invention The solid-state imaging device includes: (a) a signal sample circuit that samples the first integration signal at an instructed timing and outputs an AC component between the first charge amplifier and the potential comparator; and (b) a signal. A feedback capacitance circuit having a second feedback capacitance element that inputs a signal output from the sample circuit from the first terminal; and (c) a signal output from the signal sample circuit is input from the input terminal, and the output terminal is A second charge amplifier connected to the second feedback capacitance circuit; and (d) generating a step charge from the first reference potential and the second reference potential and supplying the step charge to the second feedback capacitance element And a potential comparator receives the second integrated signal output from the second charge amplifier. Is preferred .
[0032]
here, Step charge generation control circuit The output signal from the binary sampling circuit is input, and the output signal from the binary sampling circuit and the inverted signal of the output signal from the binary sampling circuit are used as a step charge generation instruction to generate the first step charge generator and the second step charge generator. Output to the step charge generator To do Is preferred.
[0033]
Of the present invention In the solid-state imaging device, the second integration circuit including the feedback amplifier circuit and the second charge amplifier and the second step charge generator constitute a voltage input second ΣΔ modulator.
[0034]
The modulation result output from the first ΣΔ modulator is further ΣΔ modulated by the second ΣΔ modulator. As a result, the change in the output reference potential accompanying the current emission of the photoelectric conversion element, which normally occurs in one-stage ΣΔ modulation, is eliminated. As a result, the AD change value can be obtained with high accuracy by comparison with the third reference potential later.
[0035]
Of the present invention In the solid-state imaging device, the output signal from the first ΣΔ modulator is sampled in synchronization with the first clock signal and the second clock signal by the signal sampling circuit, and the electric charge generated as a sampling result is second integrated. Accumulate and integrate in the circuit.
[0036]
On the other hand, the second step charge generator has a first reference potential or a second reference potential according to the first clock signal and the second clock signal supplied from the basic timing generation circuit. The charge is generated and injected into the second feedback capacitor in synchronization with the clock signal (or the charge is extracted from the second feedback capacitor). Here, regarding the generation of electric charge, the electric charge corresponding to one of the first reference potential or the second reference potential is set in accordance with the output signal of the binary sampling circuit supplied from the binary sampling circuit and its inverted signal. It is preferable to generate.
[0037]
Thus, in the second integration circuit, the charge generated in the sample of the output of the first ΣΔ modulator is accumulated in the second feedback capacitance element and the integration operation is performed, and the timing generated by the basic timing generation circuit is determined. The ΣΔ modulation is executed by accumulating charges in the second feedback capacitive element every period or extracting charges from the second feedback capacitive element. The result of the ΣΔ modulation is obtained as an output signal of the second integration circuit that is the output voltage of the second charge amplifier according to the amount of charge accumulated in the second feedback capacitive element.
[0038]
The second integrated voltage signal output from the second charge amplifier is input to the potential comparator. The potential comparator compares the potential of the input second integrated voltage signal with the third reference potential, and outputs a binarized comparison result signal corresponding to the comparison result. This comparison signal is input to the binary sampling circuit, sampled at the same cycle as the timing cycle generated by the basic timing generation circuit (for example, in synchronization with the first clock signal), and “0” or “ 1 "is output as a digital signal sequence. By processing this digital signal sequence (for example, counting the number of “1” s in the integration period), an AD conversion result can be obtained.
[0039]
Of the present invention In the solid-state imaging device, the signal sample circuit includes: (i) a seventh switch element that is connected to the output terminal of the first charge amplifier and the first terminal and opens and closes in response to the first clock signal; and (ii) It is possible to include a signal transmission capacitive element in which the second terminal and the first terminal of the seventh switch element are connected, and the input terminal of the second charge amplifier and the second terminal are connected. It is.
[0040]
In this case, the second step charge generator includes (i) an eighth switch element that receives the first reference potential from the first terminal and opens and closes according to the output signal from the binary sample circuit; ii) a ninth switch element that inputs a second reference potential from the first terminal and opens / closes in response to an inverted signal of the output signal from the binary sampling circuit; and (iii) a second switch element of the eighth switch element. And the second terminal of the ninth switch element and the first terminal are connected, the first terminal and the second terminal of the signal transmission capacitive element are connected, and in response to the second clock signal. A feedback capacitance circuit comprising: (i) a second feedback capacitance element having a first terminal connected to a signal input terminal of the second charge amplifier; and (ii) a first capacitance element. The second charge amplifier is connected to the second terminal and the first terminal of the two feedback capacitance elements. An eleventh switch element connected to the output terminal and the second terminal and opened / closed in response to an inverted signal of the first clock signal, and (iii) a first terminal as a signal input terminal of the second charge amplifier Are connected, the second terminal is connected to the output terminal of the second charge amplifier, and a twelfth switch element that opens and closes in response to the first clock signal is preferably provided.
[0041]
According to the combination of the signal sampling circuit, the second step charge generator, and the feedback capacitance circuit, the output signal of the first ΣΔ modulator is sampled by the signal sampling circuit according to the first clock signal. During this time, the twelfth switch element is closed and the input terminal and output terminal of the second charge amplifier are short-circuited, and an offset voltage is generated. However, since the eleventh switch element is open during this period, the charge accumulated in the second feedback capacitance element is stored as it is. In addition, since the second terminal of the signal transmission capacitive element remains connected to the input terminal of the second charge amplifier, the offset voltage remains applied. Therefore, even if the eleventh switch element is closed in response to the second clock signal after the twelfth switch element is opened and the state is changed to a state where charges are accumulated in the second feedback capacitor element, the influence of the offset voltage is exerted. Does not appear. In this way, ΣΔ modulation having no offset effect is executed.
[0042]
Also, Of the present invention In the solid-state imaging device, the signal sample circuit includes: (i) a thirteenth switch element that is connected to the output terminal of the first charge amplifier and the first terminal and opens and closes in response to the first clock signal; A capacitive element for signal transmission in which the second terminal and the first terminal of the thirteenth switch element are connected; (iii) a second terminal and a first terminal of the capacitive element for signal transmission are connected; A second terminal connected to the signal input terminal of the charge amplifier, and a fourteenth switch element that opens and closes in response to the second clock signal; and (iv) a third reference potential is input from the first terminal. A first terminal and a second terminal of the signal transmission capacitive element, and a fifteenth switch element that opens and closes in response to the second clock signal; and (v) a third reference potential The second terminal and the second terminal of the signal transmission capacitive element Is connected, it can be constructed and a sixteenth switching element that opens and closes in response to the first clock signal.
[0043]
In this case, the second step charge generator includes (i) a seventeenth switch element that receives the first reference potential from the first terminal and opens and closes in response to an output signal from the binary sample circuit; ii) an 18th switch element that receives the second reference potential from the first terminal and opens / closes in response to the inverted signal of the output signal from the binary sampling circuit; and (iii) the third reference potential is the first A nineteenth switch element that is input from the first terminal and opens and closes in response to the first clock signal; and (iv) a third reference potential is input from the first terminal and opens and closes in accordance with the first clock signal. A second terminal in which a first terminal is connected to the twentieth switch element and (v) a second terminal of the nineteenth switch element, and a second terminal is connected to the second terminal of the twentieth switch element. A step charge generating capacitive element, and (vi) a second step charge generating capacitive element The first terminal and the first terminal, the input terminal of the second charge amplifier and the second terminal are connected, and a twenty-first switching element that opens and closes in response to the second clock signal; (Vii) The second terminal of the seventeenth switch element and the second terminal and the first terminal of the eighteenth switch element are connected, and the second terminal and the second terminal of the second step charge generation capacitor element And a twenty-second switching element that opens and closes in response to a second clock signal, and the feedback capacitance circuit has a first terminal connected to the signal input terminal of the second charge amplifier. It is preferable that the second feedback capacitive element having a second terminal connected to an output terminal of the second charge amplifier is provided.
[0044]
According to the combination of the signal sample circuit, the second step charge generator, and the feedback capacitor circuit, the signal sample circuit closes the thirteenth switch element and the sixteenth switch element in response to the first clock signal. Thus, when sampling the output signal of the first ΣΔ modulator, the second terminal of the signal transmission capacitive element is set to the third reference potential. In addition, after the thirteenth switch element and the sixteenth switch element are opened, the fourteenth switch element and the fifteenth switch element are closed in accordance with the second clock signal, and charge is supplied to the second feedback capacitor element. Is transferred, the first terminal of the signal transmission capacitive element is set to the third reference potential. Therefore, an offset voltage difference does not occur between sampling and charge transfer, and ΣΔ modulation that is not affected by the offset voltage is executed.
[0045]
Of the present invention The solid-state imaging device further includes a digital filter circuit that inputs a digital data signal sequence output from the binary sampling circuit and outputs a data signal subjected to digital filtering. Is preferred .
[0046]
Of the present invention According to the solid-state imaging device, the digital data signal sequence output from the binary sample circuit is digitally filtered and then obtained as data, so that AD conversion with high accuracy can be executed.
[0047]
Of the present invention In the solid-state imaging device, the capacitance value of the first feedback capacitive element and the capacitance value of the first step charge generation capacitive element are selected according to the time-varying characteristics of the output current of the photoelectric conversion element. Is preferred .
[0048]
Of the present invention According to the solid-state imaging device, the capacitance value of the first feedback capacitive element and the capacitance of the first step charge generating capacitive element from the viewpoint of conversion accuracy and conversion speed according to the current range of the photoelectric conversion element to be employed. Since values are selected, optimal conversion accuracy and conversion speed can be achieved. The first feedback capacitive element and the first step charge generating capacitive element of different types are set with a constant ratio between the capacitance value of the first feedback capacitive element and the capacitance value of the first step charge generating capacitive element. Are preferably prepared in pairs and can be selected from these pairs.
[0049]
Of the present invention In the solid-state imaging device, a plurality of photoelectric conversion elements are arranged in a one-dimensional or two-dimensional manner, and the one photoelectric conversion element connected to the first terminal of the first feedback capacitance element is selected. Further comprising a selection circuit Is preferred .
[0050]
Here, the selection circuit can select (i) the photoelectric conversion elements in a predetermined order or (ii) a random order.
[0051]
Of the present invention According to the solid-state imaging device, AD conversion related to a plurality of photoelectric conversion devices is performed by one AD converter, so that the number of AD converters to be mounted can be reduced, and integration is facilitated.
[0052]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the solid-state imaging device of the present invention will be described below with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.
[0053]
(First embodiment)
FIG. 1 is a circuit configuration diagram of a first embodiment of a solid-state imaging device of the present invention. In this embodiment, AD conversion is performed by performing one-stage ΣΔ modulation. As shown in FIG. 1, the solid-state imaging device of the present embodiment includes (a) a photodiode whose ground is connected to the cathode, generates a charge corresponding to the amount of received light, and flows out from the anode, and (b) a photodiode. 100, the current signal output from 100 is input, the inflowed charge is integrated, and the ΣΔ modulator 210 that performs ΣΔ modulation, and (c) the modulation signal MS output from the ΣΔ modulator 210 is input, and the modulation signal MS A comparator 300 that compares the potential of the first and the ground potential and outputs a binary comparison result signal CMP according to the comparison result; and (d) inputs the comparison result signal CMP, samples in synchronization with the clock CLK1, A binary sampling circuit 400 that outputs a binary digital signal D1, and (e) a step that inputs the signal D1 and outputs the signal D1 and the inverted signal D1 * of the signal D1 to the ΣΔ modulator 210. The charge generation control circuit 460, (f) a digital filter circuit 500 that receives a digital signal D1 and performs digital filtering and obtains an AD conversion result, (g) the clock signal CLK1 and the clock signal CLK1 are at a significant level. Is not significant and generates a clock signal CLK2 that becomes significant during a part of the non-significant level period of the clock signal CLK1, and outputs the clock signal CLK1 and the clock signal CLK2 to the ΣΔ modulator 210. A basic timing generation circuit 610 that outputs a clock signal CLK1 to the binary sample circuit 400 and the digital filter circuit 500 and outputs a reset signal.
[0054]
The ΣΔ modulator 210 generates (i) an integration circuit 220 that accumulates and integrates the charge from the photodiode 100, and (ii) the clock signal CLK1 and the clock signal CLK2 based on the reference potential + Vref and the reference potential −Vref. A step charge generator 230 that generates a step charge in synchronization and supplies the step charge to the integration circuit 220.
[0055]
The integrating circuit 220 includes (i) a feedback capacitive element 221 (capacitance value = C11) in which the current output terminal of the photodiode 100 and the first terminal are directly electrically connected, and (ii) a current output of the photodiode 100. The terminal and a negative input terminal which is a signal input terminal (hereinafter also simply referred to as an input terminal) are directly electrically connected, and the positive input terminal is grounded so as to have the same potential as the cathode of the photodiode 100, A charge amplifier 222 whose output terminal is connected to the second terminal of the feedback capacitor 221; and (iii) an input terminal and a first terminal of the charge amplifier 222 are connected, and an output terminal and a second terminal of the charge amplifier 222 are connected. And a switch element 223 that opens and closes in response to a reset signal RST.
[0056]
The step charge generator 230 has (i) a reference potential + Vref input from the first terminal, a switch element 231 that opens and closes in response to the signal D1, and (ii) a reference potential −Vref input from the first terminal. The switch element 232 that opens and closes in response to the inverted signal D1 *, (iii) the first terminal is grounded, the switch element 233 that opens and closes in response to the clock signal CLK1, and (iv) the first terminal is grounded, and the clock (V) a step in which the first terminal is connected to the second terminal of the switch element 233 and the second terminal is connected to the second terminal of the switch element 234; The charge generation capacitive element 235 (capacitance value = C12) and (vi) the first terminal and the first terminal of the step charge generation capacitive element 235 are connected, and the input terminal of the charge amplifier 222 and the second terminal A switch element 236 that opens and closes in response to the clock signal CLK2, and (vii) a second terminal of the switch element 231 and a second terminal of the switch element 232 and the first terminal are connected, A second terminal and a second terminal of the charge generation capacitive element 235 are connected to each other, and a switch element 237 that opens and closes in response to the clock signal CLK2 is provided.
[0057]
The binary sample circuit 400 inputs the comparison result signal CMP to the data input terminal, inputs the clock signal CLK1 to the trigger terminal, samples the comparison result signal CMP at the rising edge of the clock signal CLK1, and outputs it from the data output terminal In addition, a D-type flip-flop capable of resetting the data output terminal by the reset signal RST is provided.
[0058]
The step charge generation control circuit 460 includes an inverter that inputs and inverts the signal D1.
[0059]
FIG. 2 is a circuit configuration diagram of the digital filter circuit 500. As shown in FIG. 2, the digital filter circuit 500 includes: (i) a counter 510 that can be reset by a reset signal RST, which inputs a clock signal CLK1 to a trigger terminal, counts the clock signal CLK1, and outputs a count value; (Ii) The count value signal CNT output from the counter 510 is input, the data table 520 that outputs the weighting data DWT corresponding to the count value, (iii) the weighting data DWT and the signal D1 are input, and the count value A multiplier 530 that calculates the product of the value of the signal D1 and outputs the product signal D2, and (iv) data that is input from the first data input terminal and is input from the second data input terminal An adder 540 that calculates the sum with the signal D3 and outputs the sum signal DS; and (v) a holding circuit 550 that latches the sum signal DS and outputs the data signal D3. Equipped with a.
[0060]
The solid-state imaging device of the present embodiment obtains digital data corresponding to the amount of light received by the photodiode 100 as follows. FIG. 3 is a timing chart of the operation of the solid-state imaging device of the present embodiment.
[0061]
Prior to the measurement of the amount of received light, the basic timing generation circuit 610 makes the reset signal RST significant, closes the switch element 223, removes the accumulated charge of the feedback capacitive element 221, and sets the count value output by the counter 510 to 0. To do.
[0062]
Further, the binary sample circuit 400 is reset. As a result, the switch element 232 is closed.
[0063]
Next, the reset signal RST is made insignificant, and the amount of light received by the subsequent photodiodes is measured in synchronization with the clock signal CLK1 and the clock signal CLK2.
[0064]
In the solid-state imaging device of the present embodiment, when the photodiode 100 receives light, an electric charge corresponding to the amount of received light is generated and output as a current signal. This current signal is input to an integration circuit 220 including a feedback capacitive element 221 and a charge amplifier 222, and is accumulated and integrated.
[0065]
Here, the signal output terminal of the photodiode 100, the first terminal of the feedback capacitive element 221, and the signal input terminal of the charge amplifier 222 are directly electrically connected, and the current integration function itself is affected by the offset voltage. Since it is not inherently affected, the voltage value output as a result of the integration operation is not affected by the offset voltage at all.
[0066]
On the other hand, when the clock signal CLK1 supplied from the basic timing generation circuit 610 becomes significant, the step charge generator 230 closes the switch element 233 and the switch element 234, and the potentials at both ends of the step charge generation capacitive element 235 are set. Since it becomes the ground potential, the charge accumulated in the step charge generation capacitor element 235 becomes zero. When the clock signal CLK1 becomes insignificant and the clock signal CLK2 becomes significant after the switch element 233 and the switch element 234 are opened, the switch element 236 and the switch element 237 are closed. As a result, a step charge Q 21 corresponding to the reference potential −Vref is generated in the step charge generation capacitor element 235 and is given to the feedback capacitor element 221. here,
Q21 = C12 · (−Vref) (1)
It becomes.
[0067]
The charge Q21 and the charge Q11 that has flowed in from the photodiode 100 until the clock signal CLK1 becomes significant for the second time are accumulated in the feedback capacitive element 221, and according to the charge Q01 that is the sum of the charge Q21 and the charge Q11. ,
V11 = Q01 / C11
Is output when the clock signal CLK1 becomes significant for the second time.
[0068]
The potential V11 is input to the comparator 300 and compared with the zero potential. If V11> 0, the comparator 300 outputs “1” as the comparison result signal CMP and inputs it to the binary sample circuit 400. On the other hand, when V11 ≦ 0, the comparator 300 outputs “0” as the comparison result signal CMP and inputs it to the binary sample circuit 400.
[0069]
The binary sample circuit 400 samples the comparison result signal CMP when the clock signal CLK1 rises, and outputs a digital signal D1.
[0070]
The signal D1 is input to the step charge generation control circuit 460. The step charge generation control circuit 460 outputs the signal D1 as it is and outputs the inverted signal D1 *. That is, a pair of signals in which either one becomes significant is output. The pair of signals instructs to close the switches 231 and 232, respectively. That is, when the comparison result signal CMP is “0”, the inverted signal D1 * becomes significant, the reference potential −Vref becomes the reference potential for generating the step charge, and when the comparison result signal CMP is “1”, the signal D1 is It becomes significant, and the reference potential + Vref becomes the reference potential for generating the step charge.
[0071]
Hereinafter, the description will be continued assuming that V11> 0 when the clock signal CLK1 becomes significant for the second time.
[0072]
The signal D1 (= “1”) is input to the digital filter circuit 500. The counter 510 counts the clock signal CLK1, and weight data DWT for the signal D1 at this time is output from the data table 520. Multiplier 530 calculates the product of weighted data DWT and 1 which is the value of signal D1, and outputs product value signal D2 of the value of weighted data DWT as the product value. The product value signal D2 is input to the adder 540, calculates the sum of the product value and the previous addition result held in the holding circuit 550, and outputs it as a sum signal DS. Then, the calculation result is held in the holding circuit 550 and output as a signal D3.
[0073]
When the clock signal CLK1 becomes significant for the second time, the switch element 233 and the switch element 234 are closed, and the potentials at both ends of the step charge generation capacitor element 235 become the ground potential, so that they are stored in the step charge generation capacitor element 235. The charge is zero. When the first clock signal becomes insignificant and the clock signal CLK2 becomes significant after the switch element 233 and the switch element 234 are opened, the switch element 236 and the switch element 237 are closed. As a result, a step charge Q22 corresponding to the reference potential + Vref is generated in the step charge generation capacitor element 235 and is given to the feedback capacitor element 221. here,
Q22 = C12 · (+ Vref) (2)
It becomes.
[0074]
In addition to the charge Q01, the charge Q22 and the charge Q12 flowing from the photodiode 100 until the clock signal CLK1 becomes significant after the second time become significant are accumulated in the feedback capacitor 221. Depending on the total charge Q02 of
V12 = Q02 / C11
Is output when the clock signal CLK1 becomes significant for the third time.
[0075]
The signal D1 is input to the step charge generation control circuit 460. The step charge generation control circuit 460 outputs the signal D1 as it is and outputs the inverted signal D1 *.
[0076]
Hereinafter, the description will be continued assuming that V11 ≦ 0 when the clock signal CLK1 becomes significant for the third time.
[0077]
The signal D1 (= “0”) is input to the digital filter circuit 500. The counter 510 counts the clock signal CLK1, and weight data DWT for the signal D1 at this time is output from the data table 520. Multiplier 530 calculates the product of weighted data DWT and 0, which is the value of signal D1, and outputs a product value signal D2 having a value of 0 as the product value. The product value signal D2 is input to the adder 540, calculates the sum of the product value and the previous addition result held in the holding circuit 550, and outputs it as a sum signal DS. Then, the calculation result is held in the holding circuit 550 and output as a signal D3.
[0078]
Similarly, the current signal input from the photodiode 100 is ΣΔ modulated by the ΣΔ modulator 210 over a period corresponding to the desired resolution of the AD conversion result, and the modulation result is binarized by the comparator 300, and then 2 The digital filter circuit 500 applies digital filtering to the serial digital signal obtained by sampling with the value sample circuit and processes it to obtain an AD conversion result. In this way, an AD conversion result without the influence of the offset voltage is obtained.
[0079]
Note that the period corresponding to the desired resolution of the AD conversion result is 2 of the cycle of the clock signal CLK1 if N-bit resolution is desired. ^N Double time.
[0080]
Further, the capacitance value C11 and the capacitance value C12 are selected from the viewpoint of conversion accuracy and conversion speed according to the current range of the photodiode 100. The ratio between the capacitance value C11 and the capacitance value C12 is constant, different types of feedback capacitance elements and step charge generation capacitance elements are prepared in pairs, and a configuration that can be selected from these pairs is used. Is preferred.
[0081]
The above is an embodiment for a single photodiode, but a plurality of photodiodes may be arranged in a one-dimensional or two-dimensional manner. In this case, a photodiode selection circuit is newly provided and the above operation may be executed after selecting the photodiodes in a predetermined order or a random order. Alternatively, a plurality of photodiodes and AD conversion units described above may be arranged in parallel as a pair.
[0082]
(Second Embodiment)
FIG. 4 is a circuit configuration diagram of the second embodiment of the solid-state imaging device of the present invention. In this embodiment, AD conversion is performed by performing two-stage ΣΔ modulation. As shown in FIG. 4, the solid-state imaging device of the present embodiment includes (a) a photodiode whose ground is connected to the ground, generates a charge corresponding to the amount of received light, and flows out of the anode, and (b) a photodiode. 100, the current signal output from 100 is input, the charge that has flowed in is integrated, and the ΣΔ modulator 210 that performs ΣΔ modulation and (c) the modulation signal MS1 output from the ΣΔ modulator 210 are input and sampled The sample circuit 240, (d) integrating the sample signal output from the signal sample circuit 240 and performing ΣΔ modulation, ΣΔ modulator 251, (e) the potential of the modulation signal MS2 output from the ΣΔ modulator 251, and the ground A comparator 300 that compares the potential and outputs a binary comparison result signal CMP according to the comparison result; and (f) a comparison result signal CMP is input, and the clock CLK (G) the signal D1 is input, and the signal D1 and the inverted signal D1 * of the signal D1 are converted into the ΣΔ modulator 210 and the binary sampling circuit 400 that samples the signal D1 in synchronization with the signal D1. A step charge generation control circuit 470 that outputs to the ΣΔ modulator 251; (f) a digital filter circuit 500 that obtains an AD conversion result after inputting the digital signal D1 and applying digital filtering; and (g) a clock signal. CLK1 and a clock signal CLK2 that is insignificant at the significant level of the clock signal CLK1 and significant during a part of the insignificant level period of the clock signal CLK1 are generated, and the ΣΔ modulator 210, the signal sample circuit 240, The clock signal CLK1 and the clock signal CLK2 are output to the ΣΔ modulator 251 and the binary sampling times are output. Outputs the clock signal CLK1 towards 400, and a basic timing generating circuit 620 for outputting a reset signal.
[0083]
The configuration of the solid-state imaging device of this embodiment is different from that of the first embodiment in that a signal sample circuit 240 and a ΣΔ modulator 251 are further provided between the ΣΔ modulator 210 and the comparator 300.
[0084]
The signal sample circuit 240 includes (i) a switch element 241 that is connected to the output terminal of the ΣΔ modulator 210 and a first terminal and opens / closes in response to the clock signal CLK1, and (ii) a second terminal of the switch element 241. A signal transmission capacitive element 242 (capacitance value = C21) connected to the first terminal and connected to the input terminal of the ΣΔ modulator 251 and the second terminal is provided.
[0085]
The ΣΔ modulator 251 is synchronized with the clock signal CLK2 based on (i) an integration circuit 260 that accumulates and integrates the charge from the signal sampling circuit 240, and (ii) a reference potential + Vref and a reference potential −Vref. And a step charge generator 270 that generates step charges and supplies them to the integration circuit 260.
[0086]
The integration circuit 260 includes (i) a feedback capacitance circuit 261 to which the signal output terminal of the signal sampling circuit 240 and the first terminal are connected, and (ii) a negative input that is a signal output terminal and a signal input terminal of the signal sampling circuit 240. And a charge amplifier 262 having a positive input terminal connected to ground and a second terminal of the feedback capacitance circuit 261 connected to the output terminal.
[0087]
The feedback capacitance circuit 261 includes (i) a feedback capacitance element 263 (capacitance value = C22) in which the first terminal is connected to the signal input terminal of the charge amplifier 262, and (ii) a second terminal of the feedback capacitance element 263. A switch element 264 connected to the first terminal, the output terminal of the charge amplifier 262 connected to the second terminal, and opened and closed in response to the inverted signal CLK1 * of the clock signal CLK1 or the reset signal RST; and (iii) A first terminal is connected to the signal input terminal of the charge amplifier 262, a second terminal is connected to the output terminal of the charge amplifier 262, and a switch element 265 that opens and closes in response to the clock signal CLK1 or the reset signal is provided. .
[0088]
The step charge generator 270 includes (i) a switch element 271 that receives a reference potential + Vref from a first terminal and opens / closes in response to an output signal D1 from the binary sample circuit 400, and (ii) a reference potential −Vref. A switch element 272 that is input from the first terminal and opens and closes in response to an inverted signal D1 * of the output signal from the binary sampling circuit 400; and (iii) a second terminal of the switch element 271 and a second of the switch element 272 And the first terminal, the first terminal and the second terminal of the signal transmission capacitive element 242 are connected, and a switch element 273 that opens and closes in response to the clock signal CLK2 is provided.
[0089]
The solid-state imaging device of the present embodiment obtains digital data corresponding to the amount of light received by the photodiode 100 as follows. FIG. 5 is a timing chart of the operation of the solid-state imaging device of the present embodiment.
[0090]
Prior to the measurement of the amount of received light, the basic timing generation circuit 620 makes the reset signal RST significant, closes the switch element 223, the switch element 264, and the switch element 265, and stores the accumulated charge in the feedback capacitor element 221 and the feedback capacitor element 263. At the same time, the count value output from the counter 510 is set to zero.
[0091]
Further, the binary sample circuit 400 is reset. As a result, the switch element 232 is closed.
[0092]
Next, the reset signal RST is made insignificant, and the amount of light received by the subsequent photodiodes is measured in synchronization with the clock signal CLK1 and the clock signal CLK2.
[0093]
In the solid-state imaging device of the present embodiment, when the photodiode 100 receives light, an electric charge corresponding to the amount of received light is generated and output as a current signal. Then, as described in the first embodiment, this current signal is ΣΔ modulated by the ΣΔ modulator 210, and a modulated signal MS1 is output.
[0094]
Normally, in the one-stage ΣΔ modulation, a change in the output reference potential occurs due to the current emission of the photoelectric conversion element.
[0095]
The modulation signal MS1 is input to the signal sample circuit 240. The switch element 241 of the signal sample circuit 240 is closed when the clock signal CLK1 becomes significant, and charges Q31 corresponding to the potential value of the modulation signal MS1 are accumulated in the signal transmission capacitive element 242. While the clock signal CLK1 is significant, the switch element 265 is closed, and the input terminal and the output terminal of the charge amplifier 262 are short-circuited, but the switch element 264 is open, so that it is accumulated in the feedback capacitor element 263. The charge is stored as it is.
[0096]
When the clock signal CLK1 becomes insignificant, the inverted signal CLK1 * becomes significant, the switch element 241 and the switch element 265 are opened, and the switch element 264 is closed.
[0097]
Thereafter, when the clock signal CLK2 becomes significant, the switch element 273 is closed and a step charge Q32 is generated. When the signal D1 is “0”, the step charge Q32 is because the switch element 272 is closed and −Vref is selected.
Q32 = C21 · (−Vref) (3)
When the signal D1 is “1”, the switch element 271 is closed and + Vref is selected.
Q32 = C21 · (+ Vref) (4)
It is.
[0098]
In this way, the sum charge Q03 of the charge Q31 and the step charge Q32 is supplied to the feedback capacitor 263. In accordance with the charge Q04 that is the sum of the charge Q03 and the charge accumulated in the feedback capacitor 263 until then,
V21 = Q04 / C22
Is output as a modulation signal MS2.
[0099]
By the way, during the period when the modulation signal MS1 is sampled by the signal sampling circuit 240, that is, during the period when the clock signal CLK1 is significant, the switch element 265 is closed, and the input terminal and the output terminal of the charge amplifier 262 are short-circuited. An offset voltage is generated. However, since the switch element 264 is open during this period, the charge accumulated in the feedback capacitance element 263 is stored as it is. In addition, since the second terminal of the signal transmission capacitive element 242 remains connected to the input terminal of the charge amplifier 262, the offset voltage remains applied. Therefore, even when the switch element 265 is opened and then the switch element 264 is closed in accordance with the inverted signal CLK1 * and the state is changed to a state where charges are accumulated in the feedback capacitor element 263, the influence of the offset voltage does not appear. In this way, ΣΔ modulation having no offset effect is executed.
[0100]
The modulation signal MS2 output from the ΣΔ modulator 251 is input to the comparator 300, and thereafter, an AD conversion result is obtained without being affected by the offset voltage, as in the first embodiment.
[0101]
As in the first embodiment, the capacitance value C11 and the capacitance value C12 are selected from the viewpoint of conversion accuracy and conversion speed according to the current range of the photodiode 100. The ratio between the capacitance value C11 and the capacitance value C12 is constant, different types of feedback capacitance elements and step charge generation capacitance elements are prepared in pairs, and a configuration that can be selected from these pairs is used. Is preferred.
[0102]
The above is an embodiment in the case where there is one photodiode, but as in the first embodiment, a plurality of photodiodes may be arranged in a one-dimensional or two-dimensional manner. In this case, a photodiode selection circuit is newly provided and the above operation may be executed after selecting the photodiodes in a predetermined order or a random order. Alternatively, a plurality of photodiodes and AD conversion units described above may be arranged in parallel as a pair.
[0103]
In addition, when a plurality of solid-state imaging devices according to the present embodiment are arrayed into one chip, an output selection circuit is newly provided, and the output of each digital filter circuit is sequentially selected and read out. Moreover, it is suitable from the viewpoint of the circuit scale of the latter stage.
[0104]
(Third embodiment)
FIG. 6 is a circuit configuration diagram of a third embodiment of the solid-state imaging device of the present invention. In the present embodiment, as in the second embodiment, AD conversion is performed by performing two-stage ΣΔ modulation. As shown in FIG. 6, the solid-state imaging device of the present embodiment is different from the second embodiment in that a signal sample circuit 244 and a ΣΔ modulator 252 are used.
[0105]
The signal sample circuit 244 includes (i) a switch element 245 that is connected to the output terminal of the ΣΔ modulator 210 and a first terminal and opens / closes in response to the clock signal CLK1, and (ii) a second terminal of the switch element 245. (Iii) the second terminal of the signal transmission capacitive element 246 and the first terminal are connected, and the signal input terminal of the ΣΔ modulator 252 is connected to the second signal input terminal. And (iv) the first terminal is grounded, and the first terminal and the second terminal of the signal transmission capacitive element 246 are connected to each other. And (v) the first terminal is grounded, the second terminal and the second terminal of the signal transmission capacitive element 246 are connected, and the switch element 248 that opens and closes in response to the clock signal CLK2. The Tsu and a switch element 249 to be opened or closed in response to click signal CLK1.
[0106]
The ΣΔ modulator 252 includes (i) an integration circuit 280 that accumulates and integrates charges from the signal sample circuit 244, and (ii) a clock signal CLK1 and a clock signal CLK2 based on the reference potential + Vref and the reference potential −Vref. A step charge generator 290 that generates a step charge in synchronization with and supplies the step charge to the integration circuit 280.
[0107]
The integrating circuit 280 includes (i) a feedback capacitive element 281 (capacitance value = C23) to which the output terminal and the first terminal of the signal sampling circuit 244 are connected, and (ii) an output terminal and a signal input of the signal sampling circuit 244. A charge amplifier 282 having a negative input terminal as a terminal connected thereto, a positive input terminal grounded, and an output terminal connected to the second terminal of the feedback capacitive element 281, and (iii) an input terminal of the charge amplifier 282 And a first terminal, an output terminal of the charge amplifier 282 and a second terminal are connected, and a switching element 283 that opens and closes in response to a reset signal RST is provided.
[0108]
The step charge generator 290 has (i) a reference potential + Vref input from the first terminal, a switch element 291 that opens and closes in response to the signal D1, and (ii) a reference potential −Vref input from the first terminal. A switch element 292 that opens and closes in response to the inverted signal D1 *, (iii) a first terminal that is grounded, a switch element 293 that opens and closes in response to the clock signal CLK1, and (iv) a first terminal that is grounded. (V) a step in which the first terminal is connected to the second terminal of the switch element 293, and the second terminal is connected to the second terminal of the switch element 294; The charge generation capacitive element 295 (capacitance value = C24) and (vi) the first terminal and the first terminal of the step charge generation capacitive element 295 are connected, and the input terminal of the charge amplifier 282 and the second terminal And a switch element 296 that opens and closes in response to the clock signal CLK2, (vii) a second terminal of the switch element 291, and a second terminal of the switch element 292 and the first terminal are connected, A second terminal and a second terminal of the charge generation capacitive element 295 are connected, and a switch element 297 that opens and closes in response to the clock signal CLK2 is provided.
[0109]
That is, the ΣΔ modulator 210 and the ΣΔ modulator 252 are ΣΔ modulators having a similar circuit configuration, and are connected in series via the signal sample circuit 244 to perform second-order ΣΔ modulation.
[0110]
The solid-state imaging device of the present embodiment obtains digital data corresponding to the amount of light received by the photodiode 100 as follows. FIG. 7 is a timing chart of the operation of the solid-state imaging device of the present embodiment.
[0111]
Prior to the measurement of the amount of received light, the basic timing generation circuit 610 makes the reset signal RST significant, closes the switch element 223 and the switch element 283, removes the accumulated charge of the feedback capacitor element 221 and the feedback capacitor element 281, and The count value output by 510 is set to 0.
[0112]
Further, the binary sample circuit 400 is reset. As a result, the switch element 232 is closed.
[0113]
Next, the reset signal RST is made insignificant, and the amount of light received by the subsequent photodiodes is measured in synchronization with the clock signal CLK1 and the clock signal CLK2.
[0114]
In the solid-state imaging device of the present embodiment, when the photodiode 100 receives light, an electric charge corresponding to the amount of received light is generated and output as a current signal. Then, as described in the first embodiment, this current signal is ΣΔ modulated by the ΣΔ modulator 210, and a modulated signal MS1 is output.
[0115]
The modulation signal MS1 is input to the signal sample circuit 244. The switch element 245 and the switch element 249 of the signal sample circuit 244 are closed when the clock signal CLK1 becomes significant, and charges Q41 corresponding to the potential value of the modulation signal MS1 are accumulated in the signal transmission capacitive element 246.
[0116]
When the clock signal CLK1 becomes significant, the switch element 293 and the switch element 294 are closed, and the charge of the step charge generation capacitor element 295 becomes zero.
[0117]
When the clock signal CLK1 becomes significant after the clock signal CLK1 becomes insignificant and the switch element 245 and the switch element 249 are opened, the switch element 247 and the switch element 248 are closed, and the charge Q41 is transmitted to the feedback capacitor element 281. Further, when the clock signal CLK1 becomes significant after the clock signal CLK1 becomes insignificant and the switch element 293 and the switch element 294 are opened, the switch element 296 and the switch element 297 are closed, and the step charge generation capacitor element 295 is supplied with the step charge. Q42 is generated. When the signal D1 is “0”, the step charge Q42 is because the switch element 292 is closed and −Vref is selected.
Q42 = C24 · (−Vref) (5)
When the signal D1 is “1”, the switch element 291 is closed and + Vref is selected.
Q42 = C24 · (+ Vref) (6)
It is.
[0118]
In this way, the sum charge Q05 of the charge Q41 and the step charge Q42 is supplied to the feedback capacitive element 281. According to the charge Q06 which is the sum of the charge Q05 and the charge accumulated in the feedback capacitor 281 until then,
V31 = Q06 / C23
Is output as a modulation signal MS2.
[0119]
By the way, during the period when the modulation signal MS1 is sampled by the signal sample circuit 244, that is, during the period when the clock signal CLK1 is significant, the signal sample circuit 244 closes the switch element 245 and the switch element 249 according to the clock signal CLK1. When the output signal MS1 of the ΣΔ modulator 210 is sampled, the second terminal of the signal transmission capacitive element 246 is grounded. In addition, after the switch element 245 and the switch element 249 are opened, the switch element 247 and the switch element 248 are closed according to the clock signal CLK2, and the charge transfer capacitance is transferred to the feedback capacitor element 281. The first terminal of the element 246 is grounded. Therefore, an offset voltage difference does not occur between sampling and charge transfer, and ΣΔ modulation that is not affected by the offset voltage is executed.
[0120]
The modulation signal MS2 output from the ΣΔ modulator 252 is input to the comparator 300, and thereafter, an AD conversion result is obtained without being affected by the offset voltage, as in the first embodiment.
[0121]
As in the first embodiment, the capacitance value C11 and the capacitance value C12 are selected from the viewpoint of conversion accuracy and conversion speed according to the current range of the photodiode 100. It is to be noted that the ratio between the capacitance value C11 and the capacitance value C12 is constant, and pairs of different types of feedback capacitance elements and step charge generation capacitance elements are prepared, and a configuration in which a pair can be selected from these pairs is prepared. Is preferred.
[0122]
The above is an embodiment in the case where there is one photodiode, but as in the first embodiment, a plurality of photodiodes may be arranged in a one-dimensional or two-dimensional manner. In this case, a photodiode selection circuit is newly provided and the above operation may be executed after selecting the photodiodes in a predetermined order or a random order. Alternatively, a plurality of photodiodes and AD conversion units described above may be arranged in parallel as a pair.
[0123]
When a plurality of solid-state imaging devices according to the present embodiment are arrayed into one chip, an output selection circuit is newly provided to sequentially select and read out the output of each digital filter circuit. This is preferable from the viewpoint of the number of pins and the circuit scale of the subsequent stage.
[0124]
In the above embodiment, the photodiode, the positive input terminal of the comparator, the positive input terminal of the charge amplifier, and the first terminals of the switch elements 233 and 234 are grounded, but the reference potential + Vref and the reference potential −Vref Any potential may be used.
[0125]
【The invention's effect】
As explained in detail above, Of the present invention According to the solid-state imaging device, the ΣΔ modulator is used as a current input, and a current signal from a photoelectric conversion device such as a photodiode is directly input as it is to perform AD conversion. With the simple circuit configuration suitable for integration, high-precision digital data can be obtained according to the amount of light received by the photoelectric conversion element without being affected by the offset voltage.
[0126]
Also, Of the present invention According to the solid-state imaging device, two stages of ΣΔ modulators are arranged in series and the second-order ΣΔ modulation is performed, so the photoelectric conversion that cannot be completely removed by the performance of the first stage ΣΔ modulator. It is possible to remove the cause of the deterioration in accuracy derived from the characteristics of the element, and high-accuracy digital data can be obtained according to the amount of light received by the photoelectric conversion element.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a solid-state imaging element according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a digital filter circuit.
FIG. 3 is a timing chart of the operation of the solid-state imaging device according to the first embodiment of the present invention.
FIG. 4 is a configuration diagram of a solid-state imaging device according to a second embodiment of the present invention.
FIG. 5 is a timing chart of the operation of the solid-state imaging device according to the second embodiment of the present invention.
FIG. 6 is a configuration diagram of a solid-state imaging element according to a third embodiment of the present invention.
FIG. 7 is a timing chart of the operation of the solid-state imaging device according to the third embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100 ... Photodiode, 210, 251, 252 ... Sigma-delta modulator, 220, 260, 280 ... Integration circuit, 221, 263, 281 ... Feedback capacitance element, 222, 262, 282 ... Charge amplifier, 223, 264, 265, 283 ... Switch element, 261 ... Feedback capacitance circuit, 230,270,290 ... Step charge generator, 231,232,233,234,236,237,271,272,273,291,292,293,294,296,297 ... switch elements, 235, 295 ... capacitance elements for generating step charges, 240,244 ... signal sampling circuits, 241,245,247,248,249 ... switch elements, 242,246 ... capacitance elements for signal transmission, 300 ... comparators , 400 ... Binary sampling circuit, 460, 470 ... Step charge generation control circuit, 500 ... Digital filter circuit, 510 ... Counter, 520 ... Data table, 530 ... Multiplier, 540 ... Adder, 550 ... Holding circuit, 610,620 ... Basic timing generation circuit.

Claims

第１の基準電位と第２の基準電位との間の第３の基準電位に第１の端子が設定され、受光量に応じた電荷を発生するとともに第２の端子から電荷を流出する、少なくとも１つの光電変換素子と、
前記光電変換素子の第２の端子と第１の端子とが直接電気的に接続される第１の帰還容量素子と、
前記光電変換素子の第２の端子と入力端子とが直接電気的に接続され、出力端子が前記第１の帰還容量素子の第２の端子と接続された第１の電荷増幅器と、
前記第１の基準電位と前記第２の基準電位とから、ステップ電荷を発生し、前記第１の帰還容量素子に前記ステップ電荷を供給する第１のステップ電荷発生器と、
前記第１の電荷増幅器から出力された第１の積分電圧信号を入力し、前記第１の積分電圧信号の電位と前記第３の基準電位とを比較し、比較結果に応じた比較結果信号を出力する電位比較器と、
前記比較結果信号を入力し、前記比較結果信号を２値サンプルする２値サンプル回路と、
第１のクロック信号と、前記第１のクロック信号が有意レベルでは非有意であり、前記第１のクロック信号の非有意レベル期間の一部の期間で有意となる第２のクロック信号とを発生し、前記第１のステップ電荷発生器へ向けて前記第１のクロック信号と前記第２のクロック信号とを出力するとともに、前記２値サンプル回路に向けて前記第１のクロック信号を出力する基本タイミング発生回路と、
前記２値サンプル回路からの出力信号を入力し、前記２値サンプル回路からの出力信号と前記２値サンプル回路からの出力信号の反転信号とを、ステップ電荷発生指示として前記第１のステップ電荷発生器へ向けて出力するステップ電荷発生制御回路と、
を備えることを特徴とする固体撮像素子。The first terminal is set at a third reference potential between the first reference potential and the second reference potential, generates charges according to the amount of received light, and flows out charges from the second terminal, at least One photoelectric conversion element;
A first feedback capacitive element in which a second terminal and a first terminal of the photoelectric conversion element are directly electrically connected;
A first charge amplifier in which a second terminal and an input terminal of the photoelectric conversion element are directly electrically connected and an output terminal is connected to a second terminal of the first feedback capacitance element;
A first step charge generator that generates a step charge from the first reference potential and the second reference potential and supplies the step charge to the first feedback capacitor;
The first integrated voltage signal output from the first charge amplifier is input, the potential of the first integrated voltage signal is compared with the third reference potential, and a comparison result signal corresponding to the comparison result is obtained. An output potential comparator;
A binary sample circuit that inputs the comparison result signal and binary samples the comparison result signal;
Generating a first clock signal and a second clock signal that is insignificant when the first clock signal is insignificant and becomes significant during part of the insignificant level period of the first clock signal And outputting the first clock signal and the second clock signal to the first step charge generator, and outputting the first clock signal to the binary sample circuit. A timing generation circuit ;
An output signal from the binary sample circuit is input, and the first step charge generation is performed by using an output signal from the binary sample circuit and an inverted signal of the output signal from the binary sample circuit as a step charge generation instruction. A step charge generation control circuit for output to the device,
A solid-state imaging device comprising:

前記第１のステップ電荷発生器は、
前記第１の基準電位を第１の端子から入力し、前記２値サンプル回路からの出力信号に応じて開閉する第１のスイッチ素子と、
前記第２の基準電位を第１の端子から入力し、前記２値サンプル回路からの出力信号の反転信号に応じて開閉する第２のスイッチ素子と、
前記第３の基準電位を第１の端子から入力し、前記第１のクロック信号に応じて開閉する第３のスイッチ素子と、
前記第３の基準電位を第１の端子から入力し、前記第１のクロック信号に応じて開閉する第４のスイッチ素子と、
前記第３のスイッチ素子の第２の端子に第１の端子が接続され、前記第４のスイッチ素子の第２の端子に第２の端子が接続された第１のステップ電荷発生用容量素子と、
前記第１のステップ電荷発生用容量素子の第１の端子と第１の端子が接続され、前記第１の電荷増幅器の入力端子と第２の端子が接続されるとともに、前記第２のクロック信号に応じて開閉する第５のスイッチ素子と、
前記第１のスイッチ素子の第２の端子および前記第２のスイッチ素子の第２の端子と第１の端子が接続され、前記第１のステップ電荷発生用容量素子の第２の端子と第２の端子が接続されるとともに、前記第２のクロック信号に応じて開閉する第６のスイッチ素子と、
を備えることを特徴とする請求項１記載の固体撮像素子。The first step charge generator is
A first switch element that receives the first reference potential from a first terminal and opens and closes in response to an output signal from the binary sampling circuit;
A second switch element that receives the second reference potential from a first terminal and opens and closes in response to an inverted signal of an output signal from the binary sampling circuit;
A third switch element that receives the third reference potential from a first terminal and opens and closes in response to the first clock signal;
A fourth switch element that receives the third reference potential from a first terminal and opens and closes in response to the first clock signal;
A first step charge generation capacitive element having a first terminal connected to the second terminal of the third switch element and a second terminal connected to the second terminal of the fourth switch element; ,
A first terminal and a first terminal of the first step charge generation capacitive element are connected, an input terminal and a second terminal of the first charge amplifier are connected, and the second clock signal A fifth switch element that opens and closes in response to
The second terminal of the first switch element, the second terminal of the second switch element, and the first terminal are connected, and the second terminal of the first step charge generation capacitor element and the second terminal And a sixth switch element that opens and closes in response to the second clock signal;
The solid-state imaging device according to claim 1, further comprising:

前記第１の電荷増幅器と前記電位比較器との間に、
前記第１の積分信号を指示されたタイミングでサンプルし、交流成分を出力するする信号サンプル回路と、
前記信号サンプル回路から出力された信号を第１の端子から入力する第２の帰還容量素子を有する帰還容量回路と、
前記信号サンプル回路から出力された信号を入力端子から入力し、出力端子が前記帰還容量回路と接続された第２の電荷増幅器と、
第１の基準電位と第２の基準電位とから、ステップ電荷を発生し、前記第２の帰還容量素子にステップ電荷を供給する第２のステップ電荷発生器と
を更に備え、
前記電位比較器は、前記第２の電荷増幅器から出力された第２の積分信号を入力する
ことを特徴とする請求項１記載の固体撮像素子。Between the first charge amplifier and the potential comparator,
A signal sampling circuit that samples the first integration signal at an instructed timing and outputs an AC component;
A feedback capacitance circuit having a second feedback capacitance element that inputs a signal output from the signal sample circuit from a first terminal;
A second charge amplifier in which a signal output from the signal sampling circuit is input from an input terminal, and an output terminal is connected to the feedback capacitance circuit;
A second step charge generator that generates a step charge from the first reference potential and the second reference potential and supplies the step charge to the second feedback capacitance element;
The solid-state imaging device according to claim 1, wherein the potential comparator receives the second integration signal output from the second charge amplifier.

前記ステップ電荷発生制御回路は、前記２値サンプル回路からの出力信号を入力し、前記２値サンプル回路からの出力信号と前記２値サンプル回路からの出力信号の反転信号とを、ステップ電荷発生指示として前記第１のステップ電荷発生器および前記第２のステップ電荷発生器へ向けて出力することを特徴とする請求項３記載の固体撮像素子。 The step charge generation control circuit receives an output signal from the binary sample circuit, and outputs an output signal from the binary sample circuit and an inverted signal of the output signal from the binary sample circuit as a step charge generation instruction. 4. The solid-state imaging device according to claim 3 , wherein the solid-state imaging device outputs the signal to the first step charge generator and the second step charge generator.

前記信号サンプル回路は、
前記第１の電荷増幅器の出力端子と第１の端子が接続され、前記第１のクロック信号に応じて開閉する第７のスイッチ素子と、
前記第７のスイッチ素子の第２の端子と第１の端子が接続され、前記第２の電荷増幅器の入力端子と第２の端子が接続された信号伝達用容量素子と、
を備えることを特徴とする請求項４記載の固体撮像素子。The signal sample circuit includes:
A seventh switch element connected between the output terminal of the first charge amplifier and the first terminal, and opened and closed according to the first clock signal;
A signal transmission capacitive element in which a second terminal and a first terminal of the seventh switch element are connected, and an input terminal and a second terminal of the second charge amplifier are connected;
The solid-state imaging device according to claim 4, further comprising:

前記第２のステップ電荷発生器は、
前記第１の基準電位を第１の端子から入力し、前記２値サンプル回路からの出力信号に応じて開閉する第８のスイッチ素子と、
前記第２の基準電位を第１の端子から入力し、前記２値サンプル回路からの出力信号の反転信号に応じて開閉する第９のスイッチ素子と、
前記第８のスイッチ素子の第２の端子および前記第９のスイッチ素子の第２の端子と第１の端子が接続され、前記信号伝達用容量素子の第１の端子と第２の端子が接続されるとともに、前記第２のクロック信号に応じて開閉する第１０のスイッチ素子と、
を備え、
前記帰還容量回路は、
前記第２の電荷増幅器の信号入力端子に第１の端子が接続された前記第２の帰還容量素子と、
前記第２の帰還容量素子の第２の端子と第１の端子が接続され、前記第２の電荷増幅器の出力端子と第２の端子が接続されるとともに、前記第１のクロック信号の反転信号に応じて開閉する第１１のスイッチ素子と、
前記第２の電荷増幅器の信号入力端子に第１の端子が接続され、前記第２の電荷増幅器の出力端子に第２の端子が接続されるとともに、前記第１のクロック信号に応じて開閉する第１２のスイッチ素子と、
を備える
ことを特徴とする請求項５記載の固体撮像素子。The second step charge generator is
An eighth switch element that inputs the first reference potential from a first terminal and opens and closes in response to an output signal from the binary sample circuit;
A ninth switch element that inputs the second reference potential from a first terminal and opens and closes in response to an inverted signal of an output signal from the binary sampling circuit;
The second terminal of the eighth switch element and the second terminal of the ninth switch element are connected to the first terminal, and the first terminal and the second terminal of the signal transmission capacitive element are connected to each other. A tenth switching element that opens and closes in response to the second clock signal;
With
The feedback capacitance circuit is
The second feedback capacitive element having a first terminal connected to a signal input terminal of the second charge amplifier;
A second terminal and a first terminal of the second feedback capacitive element are connected, an output terminal and a second terminal of the second charge amplifier are connected, and an inverted signal of the first clock signal An eleventh switch element that opens and closes in response to
The first terminal is connected to the signal input terminal of the second charge amplifier, the second terminal is connected to the output terminal of the second charge amplifier, and opens and closes according to the first clock signal. A twelfth switch element;
The solid-state imaging device according to claim 5, comprising:

前記信号サンプル回路は、
前記第１の電荷増幅器の出力端子と第１の端子が接続され、前記第１のクロック信号に応じて開閉する第１３のスイッチ素子と、
前記第１３のスイッチ素子の第２の端子と第１の端子が接続された信号伝達用容量素子と、
前記信号伝達用容量素子の第２の端子と第１の端子が接続され、前記第２の電荷増幅器の信号入力端子に第２の端子が接続されるとともに、前記第２のクロック信号に応じて開閉する第１４のスイッチ素子と、
前記第３の基準電位を第１の端子から入力し、前記信号伝達用容量素子の第１の端子と第２の端子が接続されるとともに、前記第２のクロック信号に応じて開閉する第１５のスイッチ素子と、
前記第３の基準電位を第１の端子から入力し、前記信号伝達用容量素子の第２の端子と第２の端子が接続されるとともに、前記第１のクロック信号に応じて開閉する第１６のスイッチ素子と、
を備えることを特徴とする請求項４記載の固体撮像素子。The signal sample circuit includes:
A thirteenth switch element connected between the output terminal of the first charge amplifier and the first terminal, and opened and closed according to the first clock signal;
A capacitive element for signal transmission in which the second terminal and the first terminal of the thirteenth switch element are connected;
A second terminal and a first terminal of the signal transmission capacitive element are connected, a second terminal is connected to a signal input terminal of the second charge amplifier, and according to the second clock signal A fourteenth switch element that opens and closes;
The third reference potential is inputted from the first terminal, and the first terminal and the second terminal of the signal transmission capacitive element are connected, and the fifteenth is opened and closed according to the second clock signal. Switch elements of
The third reference potential is inputted from the first terminal, and the second terminal and the second terminal of the signal transmission capacitive element are connected, and the sixteenth is opened and closed according to the first clock signal. Switch elements of
The solid-state imaging device according to claim 4, further comprising:

前記第２のステップ電荷発生器は、
前記第１の基準電位を第１の端子から入力し、前記２値サンプル回路からの出力信号に応じて開閉する第１７のスイッチ素子と、
前記第２の基準電位を第１の端子から入力し、前記２値サンプル回路からの出力信号の反転信号に応じて開閉する第１８のスイッチ素子と、
前記第３の基準電位を第１の端子から入力し、前記第１のクロック信号に応じて開閉する第１９のスイッチ素子と、
前記第３の基準電位を第１の端子から入力し、前記第１のクロック信号に応じて開閉する第２０のスイッチ素子と、
前記第１９のスイッチ素子の第２の端子に第１の端子が接続され、前記第２０のスイッチ素子の第２の端子に第２の端子が接続された第２のステップ電荷発生用容量素子と、
前記第２のステップ電荷発生用容量素子の第１の端子と第１の端子が接続され、前記第２の電荷増幅器の入力端子と第２の端子が接続されるとともに、前記第２のクロック信号に応じて開閉する第２１のスイッチ素子と、
前記第１７のスイッチ素子の第２の端子および前記第１８のスイッチ素子の第２の端子と第１の端子が接続され、前記第２のステップ電荷発生用容量素子の第２の端子と第２の端子が接続されるとともに、前記第２のクロック信号に応じて開閉する第２２のスイッチ素子と、
を備え、
前記帰還容量回路は、前記第２の電荷増幅器の信号入力端子に第１の端子が接続され、前記第２の電荷増幅器の出力端子に第２の端子が接続された前記第２の帰還容量素子を備える、
ことを特徴とする請求項７記載の固体撮像素子。The second step charge generator is
A seventeenth switching element that inputs the first reference potential from a first terminal and opens and closes in response to an output signal from the binary sampling circuit;
An eighteenth switching element that inputs the second reference potential from a first terminal and opens and closes in response to an inverted signal of the output signal from the binary sampling circuit;
A nineteenth switch element that inputs the third reference potential from a first terminal and opens and closes in response to the first clock signal;
A twentieth switch element that receives the third reference potential from a first terminal and opens and closes in response to the first clock signal;
A second step charge generation capacitive element having a first terminal connected to a second terminal of the nineteenth switch element and a second terminal connected to a second terminal of the twentieth switch element; ,
A first terminal and a first terminal of the second step charge generation capacitive element are connected, an input terminal and a second terminal of the second charge amplifier are connected, and the second clock signal A twenty-first switching element that opens and closes in response to
The second terminal of the seventeenth switch element, the second terminal of the eighteenth switch element and the first terminal are connected, and the second terminal of the second step charge generation capacitor element and the second terminal And a 22nd switch element that opens and closes in response to the second clock signal,
With
The feedback capacitance circuit includes a second feedback capacitance element in which a first terminal is connected to a signal input terminal of the second charge amplifier, and a second terminal is connected to an output terminal of the second charge amplifier. Comprising
The solid-state imaging device according to claim 7 .

前記２値サンプル回路から出力された、デジタルデータ信号列を入力して、デジタルフィルタリングを施したデータ信号を出力する、デジタルフィルタ回路を更に備える、ことを特徴とする請求項１記載の固体撮像素子。 2. The solid-state imaging device according to claim 1, further comprising a digital filter circuit that inputs a digital data signal sequence output from the binary sampling circuit and outputs a digital signal subjected to digital filtering. .

前記第１の帰還容量素子の容量値と前記第１のステップ電荷発生用容量素子の容量値とは、前記光電変換素子の出力電流の時間変化特性に応じて選択される、ことを特徴とする請求項１記載の固体撮像素子。 The capacitance value of the first feedback capacitance element and the capacitance value of the first step charge generation capacitance element are selected according to a time change characteristic of an output current of the photoelectric conversion element. The solid-state imaging device according to claim 1.

前記光電変換素子は複数、かつ、１次元または２次元状に配列されるとともに、前記第１の帰還容量素子の第１の端子に接続される、１つの前記光電変換素子を選択する選択回路を更に備える、ことを特徴とする請求項１記載の固体撮像素子。 A plurality of photoelectric conversion elements arranged in a one-dimensional or two-dimensional manner, and a selection circuit for selecting one photoelectric conversion element connected to the first terminal of the first feedback capacitance element; The solid-state imaging device according to claim 1, further comprising:

前記選択回路は、前記光電変換素子を所定の順序およびランダムな順序のいずれか一方の順序で選択する、ことを特徴とする請求項１１記載の固体撮像素子。The solid-state imaging device according to claim 11 , wherein the selection circuit selects the photoelectric conversion elements in one of a predetermined order and a random order.