JP3844806B2 - Solid-state image sensor - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、光電変換素子における受光量をデジタルデータとして出力する固体撮像素子に関するものである。
【0002】
【従来の技術】
近年、画像処理技術の普及に伴い光電変換機能を有するMOS型固体撮像デバイスなどが開発されており、これらを利用した種々の固体撮像装置が知られている。そして、画像の高解像度化の要請に伴い、撮像時の画素を構成するフォトダイオードを微細化するとともに、撮像面積の確保のために多数のフォトダイオードを使用する傾向にある。
【0003】
しかし、フォトダイオードの数が増加すると、高速処理のためには、フォトダイオードの受光量というアナログ値を、画像処理演算にあたって好適なデータ形態であるデジタル値に変換するアナログデジタル変換器(以後、AD変換器と呼ぶ)が必然的に増大することになる。
【0004】
そこで、フォトダイオードから電流信号として出力される電荷を増幅する電荷増幅器やAD変換器を集積してアレイ化して、低コスト化および小型化を目指す提案がなされている。電荷増幅器の回路方式はほぼ確立されているので、集積化にあたっての工夫は、AD変換器の回路方式に集中している。
【0005】
こうした提案の1つが、「S.L.Garverick et al., Journal of Solid-State Circuits, Vol.30, No.5, May 1995, pp.533-541」(以後、従来例1と呼ぶ)になされている。従来例1では、受光の結果としてフォトダイオードで発生した電荷を、電荷増幅器を使用し、帰還容量素子に蓄積して電圧信号に変換し、この電圧値をホールドする。この後、全アレイに共通な階段状に変化する電圧信号の電圧値との比較を逐次行うことにより(いわゆる、デュアルスロープAD変換方式により)、AD変換を行っている。
【0006】
また、Burr−Brown社から、CT(Computer Tomography)用フォトダイオード読み出し専用のAD変換器として、型名「DDC101」(以後、従来例2と呼ぶ)が発表されている。従来例2は、AD変換にΔ変調器の原理を応用したものであり、各動作は、積分時間に比べて数十分の1から数百分の1という周期の高速クロックに同期して行われる。
【0007】
すなわち、高速クロック信号のクロック周期の切り替わりごとに、小刻みにステップ電圧を発生して容量素子に印加する。その結果として生じる容量の蓄積電荷の変化量をフォトダイオードからの電荷量と比較し、電荷の過不足分を次回のクロック周期で補正していく。そして、各クロック周期での比較の結果に応じて「0」または「1」のデジタル信号パルス列を発生する。そして、このデジタル信号パルス列をデジタルフィルタ(FIRフィルタ等)を通過させて、高精度のAD変換結果を得ている。
【0008】
また、AD変換にΣΔ変調器の原理を応用した技術が、「R.H.Nixon et al., Proc. SPIE, vol.1900, 1993, pp.31-39」(以後、従来例3と呼ぶ)に開示されている。従来例3では、各画素に対応するフォトダイオードで発生した電荷量を電圧信号に変換した上でホールドする。このホールド結果に、1段のΣΔ変調器で1次のΣΔ変調を施し、変調結果である「0」または「1」のデジタル信号パルス列の「1」のパルスの総数をカウンタで計数して、AD変換値を得ている。
【0009】
また、ΣΔ変調器の原理を応用したAD変換器の技術が、特開平6−237175号公報(以後、従来例4と呼ぶ)に開示されている。従来例4では、電圧信号を入力して、2段のΣΔ変調器で2次のΣΔ変調を施し、変調結果である「0」または「1」のデジタル信号パルス列を出力するとともに、AD変換結果であるデジタル信号パルス列の「1」のパルスの総数に対応した電圧信号をデジタルアナログ変換器で発生して、ΣΔ変調器の基準電圧に加えることで、ΣΔ変調器のオフセットを除去している。
【0010】
【発明が解決しようとする課題】
従来の固体撮像素子は上記のように構成されるので、以下のような問題点があった。
【0011】
従来例1では、比較対象となる階段状の電圧信号にノイズが重畳した場合には、その影響を除去することが出来ないので、安定して変換精度を維持することが困難である。
【0012】
また、従来例1では、変換精度、すなわち、AD変換の分解能を向上しようとすると、変換時間を長くする必要があるが、X線CT用フォトダイオード読み出し専用のAD変換器として用いられる場合、撮像対象への曝射量を下げる必要性を考慮すると、むやみには変換時間を長くすることができない。結果として、変換精度が制約されることになる。
【0013】
従来例2の方式では、ステップ電圧が印加される容量に如何に正確にステップ電荷量を付与するかが技術的なポイントとなるが、従来例2では、電荷蓄積量に相当する値をデジタル値として保存するとともに、当該容量を構成する容量素子アレイに電荷蓄積量を付与するため、回路サイズが大きくなってしまう。すなわち、従来例2は、本来、単素子のフォトダイオードを目的として提案されている技術であり、多素子の集積化には向いていない。
【0014】
また、従来例2では、Δ変調を採用するが故に、光電変換素子からの電流値の変化量が小さい場合には高精度を実現できるが、光電変換素子からの電流値の変化量が大きい場合には、変換の直線性が悪くなってしまう。
【0015】
従来例3では、フォトダイオードで発生した電荷量を、一旦、電圧に変換してホールドした後、ΣΔ変調器へ入力するので、ホールドされた直流電圧に対してしかオーバサンプリングが行われない。この結果、積分期間の最中に発生したノイズはそのまま蓄積されることになり、安定して変換精度を維持することが困難である。
【0016】
また、従来例3では、一般にΣΔ変調器にはオフセット電圧が存在するので、積分にあたっては、このオフセット電位が一緒に積分されることとなるため、変換精度が低下してしまう。
【0017】
こうした、オフセット電圧に関する問題点は、従来例4のΣΔ変調型AD変換器では解消しているが、解消手段にDA変換器を使用するため、回路規模が大きくなり、集積化には向いていない。
【0018】
本発明は、上記を鑑みてなされたものであり、簡易な回路構成で、光電変換素子での受光量に応じて、高精度のデジタルデータを出力する固体撮像素子を提供することを目的とする。
【0019】
【課題を解決するための手段】
本発明の固体撮像素子は、ΣΔ変調方式を採用するとともに、信号入力時にΣΔ変調器のオフセット電位が本来的には問題とならない、直接電流入力方式を採用して、高精度のデジタルデータを出力する固体撮像素子を実現するものである。
【0020】
すなわち、本発明の固体撮像素子は、(a)第1の基準電位と第2の基準電位との間の第3の基準電位に第1の端子が設定され、受光量に応じた電荷を発生するとともに第2の端子から電荷を流出する、少なくとも1つの光電変換素子と、(b)光電変換素子の第2の端子と第1の端子とが直接電気的に接続される第1の帰還容量素子と、(c)光電変換素子の第2の端子と信号入力端子とが直接電気的に接続され、出力端子が第1の帰還容量素子の第2の端子と接続された第1の電荷増幅器と、(d)第1の基準電位と第2の基準電位とから、ステップ電荷を発生し、第1の帰還容量素子にステップ電荷を供給する第1のステップ電荷発生器と、(e)第1の電荷増幅器から出力された第1の積分電圧信号を入力し、第1の積分電圧信号の電位と第3の基準電位とを比較し、比較結果に応じた比較結果信号を出力する電位比較器と、(f)比較結果信号を入力し、比較結果信号を2値サンプルする2値サンプル回路と、(g)第1のクロック信号と、第1のクロック信号が有意レベルでは非有意であり、第1のクロック信号の非有意レベル期間の一部の期間で有意となる第2のクロック信号とを発生し、第1のステップ電荷発生器へ向けて前記第1のクロック信号と第2のクロック信号とを出力するとともに、2値サンプル回路に向けて前記第1のクロック信号を出力する基本タイミング発生回路と、(h)2値サンプル回路からの出力信号を入力し、2値サンプル回路からの出力信号と2値サンプル回路からの出力信号の反転信号を、ステップ電荷発生指示として第1のステップ電荷発生器へ向けて出力するステップ電荷発生制御回路と、を備えることを特徴とする。
【0022】
本発明の固体撮像素子では、光電変換素子が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。そして、この電流信号は、第1の帰還容量素子と第1の電荷増幅器とで構成される第1の積分回路に入力し、時間積分される。
【0023】
ここで、光電変換素子の第2の端子と第1の帰還容量素子の第1の端子および第1の電荷増幅器の信号入力端子とは直接電気的に接続されており、電流の積分作用自体はオフセット電圧の影響を本来的に受けないものなので、上記の積分動作の結果出力される電圧値は、オフセット電圧の影響を一切受けない。
【0024】
なお、上記の「直接電気的に接続される」とは、信号伝達経路に信号の態様を変化させる部品(抵抗素子、インダクタ素子、容量素子、増幅器、減衰器など)が存在しないことをいい、信号伝達経路に一切の部品がないこと、および、スイッチ素子のみが信号伝達にあたって介在することをいう。
【0025】
一方、第1のステップ電荷発生器には、基本タイミング発生回路から供給された第1のクロック信号および第2のクロック信号に応じて、第1の基準電位または第2の基準電位の一方に応じた電荷を発生して、クロック信号に同期して第1の帰還容量素子に電荷を注入する(あるいは、第1の帰還容量素子から電荷を抜き取る)。ここで、電荷の発生については、2値サンプル回路から供給された2値サンプル回路の出力信号およびその反転信号に応じて、第1の基準電位または第2の基準電位の一方に応じた電荷を発生することが好適である。
【0026】
こうして、第1の積分回路で、第1の帰還容量素子に光電変換素子で発生した電荷を蓄積して積分動作を実行しつつ、基本タイミング発生回路が発生するタイミングの周期ごとに第1の帰還容量素子に更に電荷を蓄積したり、第1の帰還容量素子から電荷を抜き取ったりして、ΣΔ変調を実行する。ΣΔ変調の結果は、第1の帰還容量素子に蓄積された電荷量に応じた第1の電荷増幅器の出力電圧である第1の積分回路の出力信号として得られる。すなわち、第1の積分回路と第1のステップ電荷発生器とで、オフセット電圧の影響の無い、電流入力の第1のΣΔ変調器を構成している。
【0027】
第1の電荷増幅器から出力された第1の積分電圧信号は、電位比較器に入力する。電位比較器は、入力した第1の積分電圧信号の電位と第3の基準電位とを比較し、比較結果に応じた、2値化された比較結果信号を出力する。この比較信号は、2値サンプル回路に入力し、基本タイミング発生回路が発生するタイミングの周期と同一の周期で(例えば、第1のクロック信号に同期して)サンプルされて、「0」または「1」を表すデジタル信号列として出力される。このデジタル信号列を処理する(例えば、積分期間の「1」の数を計数する)ことによりAD変換結果を得ることができる。
【0028】
本発明の固体撮像素子では、第1のステップ電荷発生器を、(i)第1の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号に応じて開閉する第1のスイッチ素子と、(ii)第2の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号の反転信号に応じて開閉する第2のスイッチ素子と、(iii)第3の基準電位を第1の端子から入力し、第1のクロック信号に応じて開閉する第3のスイッチ素子と、(iv)第3の基準電位を第1の端子から入力し、第1のクロック信号に応じて開閉する第4のスイッチ素子と、(v)第3のスイッチ素子の第2の端子に第1の端子が接続され、第4のスイッチ素子の第2の端子に第2の端子が接続された第1のステップ電荷発生用容量素子と、(vi)第1のステップ電荷発生用容量素子の第1の端子と第1の端子が接続され、第1の電荷増幅器の入力端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第5のスイッチ素子と、(vii)第1のスイッチ素子の第2の端子および第2のスイッチ素子の第2の端子と第1の端子が接続され、第1のステップ電荷発生用容量素子の第2の端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第6のスイッチ素子とを備えて好適に構成される。
【0029】
上記の第1のステップ電荷発生器によれば、第1のクロック信号が有意になると、第3のスイッチ素子および第4のスイッチ素子が閉じて、第1のステップ電荷発生用容量素子の両端の電位が第3の基準電位となるので、第1のステップ電荷発生用容量素子に蓄積される電荷は零となる。第1のクロック信号が非有意となり、第3のスイッチ素子および第4のスイッチ素子が開いた後に第2のクロック信号が有意となると、第5のスイッチ素子および第6のスイッチ素子が閉じる。この結果、第1のステップ電荷発生用容量素子には、第1の基準電位または第2の基準電位のいずれか一方に応じたステップ電荷が発生することとなる。
【0030】
ステップの電荷の発生に応じて、第1の帰還容量素子にステップ電荷分だけ電荷が付与されたり、第1の帰還容量素子からステップ電荷分だけ電荷が除去されたりする。この結果、上記の第1の積分回路と共働して、好適にΣΔ変調を実行する。
【0031】
本発明の固体撮像素子は、第1の電荷増幅器と電位比較器との間に、(a)第1の積分信号を指示されたタイミングでサンプルし、交流成分を出力する信号サンプル回路と、(b)信号サンプル回路から出力された信号を第1の端子から入力する第2の帰還容量素子を有する帰還容量回路と、(c)信号サンプル回路から出力された信号を入力端子から入力し、出力端子が第2の帰還容量回路と接続された第2の電荷増幅器と、(d)第1の基準電位と第2の基準電位とから、ステップ電荷を発生し、第2の帰還容量素子にステップ電荷を供給する第2のステップ電荷発生器とを更に備え、電位比較器は、第2の電荷増幅器から出力された第2の積分信号を入力するのが好適である。
【0032】
ここで、ステップ電荷発生制御回路は、2値サンプル回路からの出力信号を入力し、2値サンプル回路からの出力信号と2値サンプル回路からの出力信号の反転信号とを、ステップ電荷発生指示として第1のステップ電荷発生器および第2のステップ電荷発生器へ向けて出力することが好適である。
【0033】
本発明の固体撮像素子では、帰還増幅回路および第2の電荷増幅器とからなる第2の積分回路と第2のステップ電荷発生器とで、電圧入力の第2のΣΔ変調器を構成している。
【0034】
そして、第1のΣΔ変調器から出力された変調結果を、更に、第2のΣΔ変調器でΣΔ変調する。この結果、通常は1段のΣΔ変調で発生する、光電変換素子の電流放出に伴う出力基準電位の変化を解消する。この結果、後の第3の基準電位との比較により、精度良くAD変化値を得ることができる。
【0035】
本発明の固体撮像素子では、第1のΣΔ変調器から出力信号を、信号サンプル回路で、第1のクロック信号および第2のクロック信号に同期してサンプルし、サンプル結果として発生した電荷を第2の積分回路で蓄積して積分する。
【0036】
一方、第2のステップ電荷発生器には、基本タイミング発生回路から供給された第1のクロック信号および第2のクロック信号に応じて、第1の基準電位または第2の基準電位の一方に応じた電荷を発生して、クロック信号に同期して第2の帰還容量素子に電荷を注入する(あるいは、第2の帰還容量素子から電荷を抜き取る)。ここで、電荷の発生については、2値サンプル回路から供給された2値サンプル回路の出力信号およびその反転信号に応じて、第1の基準電位または第2の基準電位の一方に応じた電荷を発生することが好適である。
【0037】
こうして、第2の積分回路で、第2の帰還容量素子に第1のΣΔ変調器の出力のサンプルで発生した電荷を蓄積して積分動作を実行しつつ、基本タイミング発生回路が発生するタイミングの周期ごとに第2の帰還容量素子に更に電荷を蓄積したり、第2の帰還容量素子から電荷を抜き取ったりして、ΣΔ変調を実行する。ΣΔ変調の結果は、第2の帰還容量素子に蓄積された電荷量に応じた第2の電荷増幅器の出力電圧である第2の積分回路の出力信号として得られる。
【0038】
第2の電荷増幅器から出力された第2の積分電圧信号は、電位比較器に入力する。電位比較器は、入力した第2の積分電圧信号の電位と第3の基準電位とを比較し、比較結果に応じた、2値化された比較結果信号を出力する。この比較信号は、2値サンプル回路に入力し、基本タイミング発生回路が発生するタイミングの周期と同一の周期で(例えば、第1のクロック信号に同期して)サンプルされて、「0」または「1」を表すデジタル信号列として出力される。このデジタル信号列を処理する(例えば、積分期間の「1」の数を計数する)ことによりAD変換結果を得ることができる。
【0039】
本発明の固体撮像素子では、信号サンプル回路を、(i)第1の電荷増幅器の出力端子と第1の端子が接続され、第1のクロック信号に応じて開閉する第7のスイッチ素子と、(ii)第7のスイッチ素子の第2の端子と第1の端子が接続され、第2の電荷増幅器の入力端子と第2の端子が接続された信号伝達用容量素子とを備えて構成することが可能である。
【0040】
この場合、第2のステップ電荷発生器は、(i)第1の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号に応じて開閉する第8のスイッチ素子と、(ii)第2の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号の反転信号に応じて開閉する第9のスイッチ素子と、(iii)第8のスイッチ素子の第2の端子および第9のスイッチ素子の第2の端子と第1の端子が接続され、信号伝達用容量素子の第1の端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第10のスイッチ素子とを備え、帰還容量回路は、(i)第2の電荷増幅器の信号入力端子に第1の端子が接続された第2の帰還容量素子と、(ii)第2の帰還容量素子の第2の端子と第1の端子が接続され、第2の電荷増幅器の出力端子と第2の端子が接続されるとともに、第1のクロック信号の反転信号に応じて開閉する第11のスイッチ素子と、(iii)第2の電荷増幅器の信号入力端子に第1の端子が接続され、第2の電荷増幅器の出力端子に第2の端子が接続されるとともに、第1のクロック信号に応じて開閉する第12のスイッチ素子とを備えることが好適である。
【0041】
上記の信号サンプル回路と第2のステップ電荷発生器と帰還容量回路との組合せによれば、第1のクロック信号に応じて、第1のΣΔ変調器の出力信号を信号サンプル回路でサンプルしている間には、第12のスイッチ素子が閉じて第2の電荷増幅器の入力端子と出力端子とは短絡しており、オフセット電圧が発生している。しかし、この期間では、第11のスイッチ素子は開いているので、第2の帰還容量素子に蓄積された電荷はそのまま保存されている。また、信号伝達用容量素子の第2の端子は第2の電荷増幅器の入力端子に接続されたままであるので、オフセット電圧が印加されたままである。したがって、第12のスイッチ素子が開いた後、第2のクロック信号に応じて第11のスイッチ素子が閉じ、第2の帰還容量素子に電荷を蓄積する状態に遷移しても、オフセット電圧の影響は現れない。こうして、オフセット影響の無いΣΔ変調が実行される。
【0042】
また、本発明の固体撮像素子では、信号サンプル回路を、(i)第1の電荷増幅器の出力端子と第1の端子が接続され、第1のクロック信号に応じて開閉する第13のスイッチ素子と、(ii)第13のスイッチ素子の第2の端子と第1の端子が接続された信号伝達用容量素子と、(iii)信号伝達用容量素子の第2の端子と第1の端子が接続され、第2の電荷増幅器の信号入力端子に第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第14のスイッチ素子と、(iv)第3の基準電位を第1の端子から入力し、信号伝達用容量素子の第1の端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第15のスイッチ素子と、(v)第3の基準電位を第1の端子から入力し、信号伝達用容量素子の第2の端子と第2の端子が接続されるとともに、第1のクロック信号に応じて開閉する第16のスイッチ素子とを備えて構成することができる。
【0043】
この場合、第2のステップ電荷発生器は、(i)第1の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号に応じて開閉する第17のスイッチ素子と、(ii)第2の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号の反転信号に応じて開閉する第18のスイッチ素子と、(iii)第3の基準電位を第1の端子から入力し、第1のクロック信号に応じて開閉する第19のスイッチ素子と、(iv)第3の基準電位を第1の端子から入力し、第1のクロック信号に応じて開閉する第20のスイッチ素子と、(v)第19のスイッチ素子の第2の端子に第1の端子が接続され、第20のスイッチ素子の第2の端子に第2の端子が接続された第2のステップ電荷発生用容量素子と、(vi)第2のステップ電荷発生用容量素子の第1の端子と第1の端子が接続され、第2の電荷増幅器の入力端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第21のスイッチ素子と、(vii)第17のスイッチ素子の第2の端子および第18のスイッチ素子の第2の端子と第1の端子が接続され、第2のステップ電荷発生用容量素子の第2の端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第22のスイッチ素子とを備え、帰還容量回路は、前記第2の電荷増幅器の信号入力端子に第1の端子が接続され、前記第2の電荷増幅器の出力端子に第2の端子が接続された前記第2の帰還容量素子を備えることが好適である。
【0044】
上記の信号サンプル回路と第2のステップ電荷発生器と帰還容量回路との組合せによれば、信号サンプル回路で、第1のクロック信号に応じて第13のスイッチ素子と第16のスイッチ素子が閉じて、第1のΣΔ変調器の出力信号をサンプルする時には、信号伝達用容量素子の第2の端子は第3の基準電位に設定されている。また、第13のスイッチ素子と第16のスイッチ素子が開いた後、第2のクロック信号に応じて第14のスイッチ素子と第15のスイッチ素子とが閉じて、第2の帰還容量素子へ電荷を転送している間は、信号伝達用容量素子の第1の端子は第3の基準電位に設定されている。したがって、サンプル時と電荷転送時の間でオフセット電圧差は発生せず、オフセット電圧に影響されないΣΔ変調が実行される。
【0045】
本発明の固体撮像素子は、2値サンプル回路から出力された、デジタルデータ信号列を入力して、デジタルフィルタリングを施したデータ信号を出力する、デジタルフィルタ回路を更に備えるのが好適である。
【0046】
本発明の固体撮像素子によれば、2値サンプル回路から出力された、デジタルデータ信号列にデジタルフィルリングを施した後、データとして得るので、精度の良いAD変換を実行できる。
【0047】
本発明の固体撮像素子は、第1の帰還容量素子の容量値と第1のステップ電荷発生用容量素子の容量値とは、前記光電変換素子の出力電流の時間変化特性に応じて選択されるのが好適である。
【0048】
本発明の固体撮像素子によれば、採用する光電変換素子の電流レンジに応じて、変換精度と変換速度との観点から、第1の帰還容量素子の容量値と第1のステップ電荷発生用容量素子の容量値が選択されるので、最適な変換精度と変換速度とを達成できる。なお、第1の帰還容量素子の容量値と第1のステップ電荷発生用容量素子の容量値との比を一定として、種類の異なる第1の帰還容量素子と第1のステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。
【0049】
本発明の固体撮像素子は、光電変換素子は複数、かつ、1次元または2次元状に配列されるとともに、第1の帰還容量素子の第1の端子に接続される、1つの前記光電変換素子を選択する選択回路を更に備えるのが好適である。
【0050】
ここで、選択回路は、(i)光電変換素子を所定の順序、または、(ii)ランダムな順序で選択することとすることが可能である。
【0051】
本発明の固体撮像素子によれば、1つのAD変換器で、複数の光電変換素子に関するAD変換を行うので、実装するAD変換器を低減でき、集積化が容易となる。
【0052】
【発明の実施の形態】
以下、添付図面を参照して本発明の固体撮像素子の実施の形態を説明する。なお、図面の説明にあたって同一の要素には同一の符号を付し、重複する説明を省略する。
【0053】
(第1実施形態)
図1は、本発明の固体撮像素子の第1の実施形態の回路構成図である。本実施形態では、1段のΣΔ変調を行ってAD変換を実行する。図1に示すように、本実施例の固体撮像素子は、(a)カソードが接地され、受光量に応じた電荷を発生し、アノードから電荷を流出するフォトダイオード100と、(b)フォトダイオード100から出力された電流信号を入力し、流入した電荷を積分するとともに、ΣΔ変調をするΣΔ変調器210と、(c)ΣΔ変調器210から出力された変調信号MSを入力し、変調信号MSの電位と接地電位とを比較し、比較結果に応じた2値の比較結果信号CMPを出力する比較器300と、(d)比較結果信号CMPを入力し、クロックCLK1に同期してサンプルし、2値のデジタル信号D1を出力する2値サンプル回路400と、(e)信号D1を入力し、信号D1と信号D1の反転信号D1*とを、ΣΔ変調器210へ向けて出力するステップ電荷発生制御回路460と、(f)デジタル信号D1を入力し、デジタルフィルタリングを施した後、AD変換結果を得るデジタルフィルタ回路500と、(g)クロック信号CLK1と、クロック信号CLK1が有意レベルでは非有意であり、クロック信号CLK1の非有意レベル期間の一部の期間で有意となるクロック信号CLK2とを発生し、ΣΔ変調器210へ向けてクロック信号CLK1とクロック信号CLK2とを出力するとともに、2値サンプル回路400およびデジタルフィルタ回路500に向けてクロック信号CLK1を出力し、リセット信号を出力する基本タイミング発生回路610とを備える。
【0054】
ΣΔ変調器210は、(i)フォトダイオード100からの電荷を蓄積して積分する積分回路220と、(ii)基準電位+Vrefと基準電位−Vrefとに基づいて、クロック信号CLK1およびクロック信号CLK2に同期してステップ電荷を発生し、積分回路220に供給するステップ電荷発生器230とを備える。
【0055】
積分回路220は、(i)フォトダイオード100の電流出力端子と第1の端子とが直接電気的に接続される帰還容量素子221(容量値=C11)と、(ii)フォトダイオード100の電流出力端子と信号入力端子(以後、単に入力端子とも呼ぶ)である負入力端子とが直接電気的に接続されるとともに、正入力端子がフォトダイオード100のカソードの電位と同一電位とすべく接地され、出力端子が帰還容量素子221の第2の端子と接続された電荷増幅器222と、(iii)電荷増幅器222の入力端子と第1の端子が接続され、電荷増幅器222の出力端子と第2の端子が接続されるとともに、リセット信号RSTに応じて開閉するスイッチ素子223とを備える。
【0056】
ステップ電荷発生器230は、(i)基準電位+Vrefを第1の端子から入力し、信号D1に応じて開閉するスイッチ素子231と、(ii)基準電位−Vrefを第1の端子から入力し、反転信号D1*に応じて開閉するスイッチ素子232と、(iii)第1の端子が接地され、クロック信号CLK1に応じて開閉するスイッチ素子233と、(iv)第1の端子が接地され、クロック信号CLK1に応じて開閉するスイッチ素子234と、(v)スイッチ素子233の第2の端子に第1の端子が接続され、スイッチ素子234の第2の端子に第2の端子が接続されたステップ電荷発生用容量素子235(容量値=C12)と、(vi)ステップ電荷発生用容量素子235の第1の端子と第1の端子が接続され、電荷増幅器222の入力端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子236と、(vii)スイッチ素子231の第2の端子およびスイッチ素子232の第2の端子と第1の端子が接続され、ステップ電荷発生用容量素子235の第2の端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子237とを備える。
【0057】
2値サンプル回路400は、データ入力端子に比較結果信号CMPを入力するとともに、トリガ端子にクロック信号CLK1を入力し、クロック信号CLK1の立ち上がり時に比較結果信号CMPをサンプルして、データ出力端子から出力するとともに、リセット信号RSTによってデータ出力端子をリセット可能なD型フリップフロップを備える。
【0058】
ステップ電荷発生制御回路460は、信号D1を入力して反転出力するインバータを備える。
【0059】
図2は、デジタルフィルタ回路500の回路構成図である。図2に示すように、デジタルフィルタ回路500は、(i)クロック信号CLK1をトリガ端子に入力し、クロック信号CLK1を計数し、計数値を出力する、リセット信号RSTによってリセット可能なカウンタ510と、(ii)カウンタ510から出力された計数値信号CNTを入力し、計数値に応じた重み付けデータDWTを出力するデータテーブル520と、(iii)重み付けデータDWTと信号D1とを入力し、計数値と信号D1の値との積を演算して積信号D2を出力する乗算器530と、(iv)第1のデータ入力端子から積データ信号D2を入力し、第2のデータ入力端子から入力したデータ信号D3との和を演算して和信号DSを出力する加算器540と、(v)和信号DSをラッチし、データ信号D3を出力する保持回路550とを備える。
【0060】
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード100での受光量に応じたデジタルデータを得る。図3は、本実施形態の固体撮像素子の動作のタイミングチャートである。
【0061】
受光量の測定に先立って、基本タイミング発生回路610がリセット信号RSTを有意として、スイッチ素子223を閉じて、帰還容量素子221の蓄積電荷を除去するとともに、カウンタ510の出力する計数値を0とする。
【0062】
また、2値サンプル回路400をリセットする。この結果、スイッチ素子232が閉じる。
【0063】
次に、リセット信号RSTを非有意として、クロック信号CLK1およびクロック信号CLK2に同期して、以後のフォトダイオードでの受光量を計測する。
【0064】
本実施形態の固体撮像素子では、フォトダイオード100が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。そして、この電流信号は、帰還容量素子221と電荷増幅器222とで構成される積分回路220に入力し、蓄積され、積分される。
【0065】
ここで、フォトダイオード100の信号出力端子と帰還容量素子221の第1の端子および電荷増幅器222の信号入力端子とは直接電気的に接続されており、電流の積分作用自体はオフセット電圧の影響を本来的に受けないものなので、積分動作の結果出力される電圧値は、オフセット電圧の影響を一切受けない。
【0066】
一方、ステップ電荷発生器230には、基本タイミング発生回路610から供給されるクロック信号CLK1が有意になると、スイッチ素子233およびスイッチ素子234が閉じて、ステップ電荷発生用容量素子235の両端の電位が接地電位となるので、ステップ電荷発生用容量素子235に蓄積される電荷は零となる。クロック信号CLK1が非有意となり、スイッチ素子233およびスイッチ素子234が開いた後にクロック信号CLK2が有意となると、スイッチ素子236およびスイッチ素子237が閉じる。この結果、ステップ電荷発生用容量素子235には、基準電位−Vrefに応じたステップ電荷Q21が発生し、帰還容量素子221に付与される。ここで、
Q21=C12・(−Vref) …(1)
となる。
【0067】
この電荷Q21と、クロック信号CLK1が2回目の有意となるまでにフォトダイオード100から流入した電荷Q11とが、帰還容量素子221に蓄積され、電荷Q21と電荷Q11との和の電荷Q01に応じて、
V11=Q01/C11
で表される電位V11が、クロック信号CLK1が2回目の有意となる時点で出力される。
【0068】
電位V11は比較器300に入力し、0電位と比較される。V11>0であると、比較器300からは比較結果信号CMPとして「1」が出力され、2値サンプル回路400へ入力する。一方、V11≦0であると、比較器300からは比較結果信号CMPとして「0」が出力され、2値サンプル回路400へ入力する。
【0069】
2値サンプル回路400は、クロック信号CLK1の立ち上がり時の比較結果信号CMPをサンプルして、デジタル信号D1を出力する。
【0070】
信号D1は、ステップ電荷発生制御回路460に入力する。ステップ電荷発生制御回路460は信号D1をそのままの値で出力するとともに、反転信号D1*を出力する。つまり、いずれか一方が有意となる1対の信号を出力する。この1対の信号が、夫々、スイッチ231、232を閉じる指示を行う。すなわち、比較結果信号CMPが「0」の場合には反転信号D1*が有意となり、基準電位−Vrefがステップ電荷発生の基準電位となり、比較結果信号CMPが「1」の場合には信号D1が有意となり、基準電位+Vrefがステップ電荷発生の基準電位となる。
【0071】
以下、クロック信号CLK1が2回目の有意となる時点で、V11>0であるとして説明を続ける。
【0072】
信号D1(=「1」)は、デジタルフィルタ回路500に入力する。カウンタ510はクロック信号CLK1を計数しており、データテーブル520からは、この時点での信号D1に対する重み付けデータDWTが出力されている。乗算器530は、重み付けデータDWTと信号D1の値である1との積を演算し、積値として重み付けデータDWTの値の積値信号D2を出力する。積値信号D2は、加算器540に入力し、積値と保持回路550に保持されている前回の加算結果との和を演算し、和信号DSとして出力する。そして、保持回路550に演算結果を保持し、信号D3として出力する。
【0073】
クロック信号CLK1が2回目の有意となると、スイッチ素子233およびスイッチ素子234が閉じて、ステップ電荷発生用容量素子235の両端の電位が接地電位となるので、ステップ電荷発生用容量素子235に蓄積される電荷は零となる。第1のクロック信号が非有意となり、スイッチ素子233およびスイッチ素子234が開いた後にクロック信号CLK2が有意となると、スイッチ素子236およびスイッチ素子237が閉じる。この結果、ステップ電荷発生用容量素子235には、基準電位+Vrefに応じたステップ電荷Q22が発生し、帰還容量素子221に付与される。ここで、
Q22=C12・(+Vref) …(2)
となる。
【0074】
そして、電荷Q01に加えて、電荷Q22と、クロック信号CLK1が2回目の有意後、3回目の有意となるまでにフォトダイオード100から流入した電荷Q12とが、帰還容量素子221に蓄積され、以上の電荷の総和の電荷Q02に応じて、
V12=Q02/C11
で表される電位V12が、クロック信号CLK1が3回目の有意となる時点で出力される。
【0075】
信号D1は、ステップ電荷発生制御回路460に入力する。ステップ電荷発生制御回路460は信号D1をそのままの値で出力するとともに、反転信号D1*を出力する。
【0076】
以下、クロック信号CLK1が3回目の有意となる時点で、V11≦0であるとして説明を続ける。
【0077】
信号D1(=「0」)は、デジタルフィルタ回路500に入力する。カウンタ510はクロック信号CLK1を計数しており、データテーブル520からは、この時点での信号D1に対する重み付けデータDWTが出力されている。乗算器530は、重み付けデータDWTと信号D1の値である0との積を演算し、積値として0の値の積値信号D2を出力する。積値信号D2は、加算器540に入力し、積値と保持回路550に保持されている前回の加算結果との和を演算し、和信号DSとして出力する。そして、保持回路550に演算結果を保持し、信号D3として出力する。
【0078】
以下同様にして、AD変換結果の所望の分解能に応じた期間にわたって、フォトダイオード100から入力する電流信号を、ΣΔ変調器210でΣΔ変調し、変調結果を比較器300で2値化後に、2値サンプル回路でサンプルして得られたシリアルデジタル信号にデジタルフィルタ回路500で、デジタルフィルタリングを施すとともに処理して、AD変換結果を得る。こうして、オフセット電圧の影響の無い、AD変換結果を得る。
【0079】
なお、AD変換結果の所望の分解能に応じた期間とは、Nビットの分解能が所望であればクロック信号CLK1の周期の2N倍の時間である。
【0080】
また、容量値C11および容量値C12は、フォトダイオード100の電流レンジに応じて、変換精度と変換速度との観点から選択される。なお、容量値C11と容量値C12との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。
【0081】
以上は、フォトダイオードが1個の場合についての実施形態であるが、フォトダイオードが複数であり、1次元または2次元状に配列されていてもよい。この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。または、上記に述べたフォトダイオードとAD変換部を1対として、これを複数並列に並べて構成することも可能である。
【0082】
(第2実施形態)
図4は、本発明の固体撮像素子の第2の実施形態の回路構成図である。本実施形態では、2段のΣΔ変調を行ってAD変換を実行する。図4に示すように、本実施例の固体撮像素子は、(a)カソードが接地され、受光量に応じた電荷を発生し、アノードから電荷を流出するフォトダイオード100と、(b)フォトダイオード100から出力された電流信号を入力し、流入した電荷を積分するとともに、ΣΔ変調をするΣΔ変調器210と、(c)ΣΔ変調器210から出力された変調信号MS1を入力し、サンプルする信号サンプル回路240と、(d)信号サンプル回路240から出力されたサンプル信号を積分するとともに、ΣΔ変調をするとΣΔ変調器251、(e)ΣΔ変調器251から出力された変調信号MS2の電位と接地電位とを比較し、比較結果に応じた2値の比較結果信号CMPを出力する比較器300と、(f)比較結果信号CMPを入力し、クロックCLK1に同期してサンプルし、2値のデジタル信号D1を出力する2値サンプル回路400と、(g)信号D1を入力し、信号D1と信号D1の反転信号D1*とを、ΣΔ変調器210およびΣΔ変調器251へ向けて出力するステップ電荷発生制御回路470と、(f)デジタル信号D1を入力し、デジタルフィルタリングを施した後、AD変換結果を得るデジタルフィルタ回路500と、(g)クロック信号CLK1と、クロック信号CLK1が有意レベルでは非有意であり、クロック信号CLK1の非有意レベル期間の一部の期間で有意となるクロック信号CLK2とを発生し、ΣΔ変調器210、信号サンプル回路240、およびΣΔ変調器251へ向けてクロック信号CLK1とクロック信号CLK2とを出力するとともに、2値サンプル回路400に向けてクロック信号CLK1を出力し、リセット信号を出力する基本タイミング発生回路620とを備える。
【0083】
本実施形態の固体撮像装置の構成は、第1実施形態と比べて、ΣΔ変調器210と比較器300との間に、信号サンプル回路240とΣΔ変調器251とを更に備える点が異なる。
【0084】
信号サンプル回路240は、(i)ΣΔ変調器210の出力端子と第1の端子が接続され、クロック信号CLK1に応じて開閉するスイッチ素子241と、(ii)スイッチ素子241の第2の端子と第1の端子が接続され、ΣΔ変調器251の入力端子と第2の端子が接続された信号伝達用容量素子242(容量値=C21)とを備える。
【0085】
ΣΔ変調器251は、(i)信号サンプル回路240からの電荷を蓄積して積分する積分回路260と、(ii)基準電位+Vrefと基準電位−Vrefとに基づいて、クロック信号CLK2に同期してステップ電荷を発生し、積分回路260に供給するステップ電荷発生器270とを備える。
【0086】
積分回路260は、(i)信号サンプル回路240の信号出力端子と第1の端子が接続される帰還容量回路261と、(ii)信号サンプル回路240の信号出力端子と信号入力端子である負入力端子とが接続されるとともに、正入力端子が接地され、帰還容量回路261の第2の端子と出力端子が接続された電荷増幅器262とを備える。
【0087】
帰還容量回路261は、(i)電荷増幅器262の信号入力端子に第1の端子が接続された帰還容量素子263(容量値=C22)と、(ii)帰還容量素子263の第2の端子と第1の端子が接続され、電荷増幅器262の出力端子と第2の端子が接続されるとともに、クロック信号CLK1の反転信号CLK1*またはリセット信号RSTに応じて開閉するスイッチ素子264と、(iii)電荷増幅器262の信号入力端子に第1の端子が接続され、電荷増幅器262の出力端子に第2の端子が接続されるとともに、クロック信号CLK1またはリセット信号に応じて開閉するスイッチ素子265とを備える。
【0088】
ステップ電荷発生器270は、(i)基準電位+Vrefを第1の端子から入力し、2値サンプル回路400からの出力信号D1に応じて開閉するスイッチ素子271と、(ii)基準電位−Vrefを第1の端子から入力し、2値サンプル回路400からの出力信号の反転信号D1*に応じて開閉するスイッチ素子272と、(iii)スイッチ素子271の第2の端子およびスイッチ素子272の第2の端子と第1の端子が接続され、信号伝達用容量素子242の第1の端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子273とを備える。
【0089】
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード100での受光量に応じたデジタルデータを得る。図5は、本実施形態の固体撮像素子の動作のタイミングチャートである。
【0090】
受光量の測定に先立って、基本タイミング発生回路620がリセット信号RSTを有意として、スイッチ素子223、スイッチ素子264、およびスイッチ素子265を閉じて、帰還容量素子221および帰還容量素子263の蓄積電荷を除去するとともに、カウンタ510の出力する計数値を0とする。
【0091】
また、2値サンプル回路400をリセットする。この結果、スイッチ素子232が閉じる。
【0092】
次に、リセット信号RSTを非有意として、クロック信号CLK1およびクロック信号CLK2に同期して、以後のフォトダイオードでの受光量を計測する。
【0093】
本実施形態の固体撮像素子では、フォトダイオード100が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。そして、この電流信号が、第1実施形態で説明したように、ΣΔ変調器210でΣΔ変調され、変調信号MS1が出力される。
【0094】
通常は1段のΣΔ変調では、光電変換素子の電流放出に伴う出力基準電位の変化が発生する。
【0095】
変調信号MS1は信号サンプル回路240に入力する。信号サンプル回路240のスイッチ素子241は、クロック信号CLK1が有意となると閉じ、変調信号MS1の電位値に応じた電荷Q31を信号伝達用容量素子242に蓄積する。クロック信号CLK1が有意の間、スイッチ素子265は閉じており、電荷増幅器262の入力端子と出力端子とは短絡しているが、スイッチ素子264は開いているので、帰還容量素子263に蓄積された電荷はそのまま保存される。
【0096】
クロック信号CLK1が非有意となると、反転信号CLK1*が有意となり、スイッチ素子241およびスイッチ素子265が開くとともに、スイッチ素子264が閉じる。
【0097】
この後、クロック信号CLK2が有意となると、スイッチ素子273が閉じ、ステップ電荷Q32が発生する。ステップ電荷Q32は、信号D1が「0」の場合には、スイッチ素子272が閉じ、−Vrefが選択されているので、
Q32=C21・(−Vref) …(3)
であり、信号D1が「1」の場合には、スイッチ素子271が閉じ、+Vrefが選択されているので、
Q32=C21・(+Vref) …(4)
である。
【0098】
こうして、電荷Q31とステップ電荷Q32との和の電荷Q03が帰還容量素子263に供給される。電荷Q03とそれまで帰還容量素子263に蓄積されていた電荷との和である電荷Q04に応じて、
V21=Q04/C22
で表される電位V21が変調信号MS2として出力される。
【0099】
ところで、変調信号MS1を信号サンプル回路240でサンプルしている期間、すなわち、クロック信号CLK1が有意の期間は、スイッチ素子265が閉じ、電荷増幅器262の入力端子と出力端子とは短絡しており、オフセット電圧が発生している。しかし、この期間では、スイッチ素子264は開いているので、帰還容量素子263に蓄積された電荷はそのまま保存されている。また、信号伝達用容量素子242の第2の端子は電荷増幅器262の入力端子に接続されたままであるので、オフセット電圧が印加されたままである。したがって、スイッチ素子265が開いた後、反転信号CLK1*に応じてスイッチ素子264が閉じ、帰還容量素子263に電荷を蓄積する状態に遷移しても、オフセット電圧の影響は現れない。こうして、オフセット影響の無いΣΔ変調が実行される。
【0100】
ΣΔ変調器251から出力された変調信号MS2は、比較器300に入力し、以後、第1実施形態と同様にして、オフセット電圧の影響の無く、AD変換結果を得る。
【0101】
なお、第1実施形態と同様に、容量値C11および容量値C12は、フォトダイオード100の電流レンジに応じて、変換精度と変換速度との観点から選択される。なお、容量値C11と容量値C12との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。
【0102】
以上は、フォトダイオードが1個の場合についての実施形態であるが、第1実施形態と同様に、フォトダイオードが複数であり、1次元または2次元状に配列されていてもよい。この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。または、上記に述べたフォトダイオードとAD変換部を1対として、これを複数並列に並べて構成することも可能である。
【0103】
また、複数の本実施形態の固体撮像素子をアレイ化して1チップした場合には、出力選択回路を新たに設け、各デジタルフィルタ回路の出力を順次選択して読み出すことが、1チップのピン数や、後段の回路規模の観点から好適である。
【0104】
(第3実施形態)
図6は、本発明の固体撮像素子の第3の実施形態の回路構成図である。本実施形態では、第2実施形態と同様に、2段のΣΔ変調を行ってAD変換を実行する。図6に示すように、本実施例の固体撮像素子は、信号サンプル回路244とΣΔ変調器252とを使用することが第2実施形態と異なる。
【0105】
信号サンプル回路244は、(i)ΣΔ変調器210の出力端子と第1の端子が接続され、クロック信号CLK1に応じて開閉するスイッチ素子245と、(ii)スイッチ素子245の第2の端子と第1の端子が接続された信号伝達用容量素子246と、(iii)信号伝達用容量素子246の第2の端子と第1の端子が接続され、ΣΔ変調器252の信号入力端子に第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子247と、(iv)第1の端子が接地され、信号伝達用容量素子246の第1の端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子248と、(v)第1の端子が接地され、信号伝達用容量素子246の第2の端子と第2の端子が接続されるとともに、クロック信号CLK1に応じて開閉するスイッチ素子249とを備える。
【0106】
ΣΔ変調器252は、(i)信号サンプル回路244からの電荷を蓄積して積分する積分回路280と、(ii)基準電位+Vrefと基準電位−Vrefとに基づいて、クロック信号CLK1およびクロック信号CLK2に同期してステップ電荷を発生し、積分回路280に供給するステップ電荷発生器290とを備える。
【0107】
積分回路280は、(i)信号サンプル回路244の出力端子と第1の端子とが接続される帰還容量素子281(容量値=C23)と、(ii)信号サンプル回路244の出力端子と信号入力端子である負入力端子とが接続されるとともに、正入力端子が接地され、出力端子が帰還容量素子281の第2の端子と接続された電荷増幅器282と、(iii)電荷増幅器282の入力端子と第1の端子が接続され、電荷増幅器282の出力端子と第2の端子が接続されるとともに、リセット信号RSTに応じて開閉するスイッチ素子283とを備える。
【0108】
ステップ電荷発生器290は、(i)基準電位+Vrefを第1の端子から入力し、信号D1に応じて開閉するスイッチ素子291と、(ii)基準電位−Vrefを第1の端子から入力し、反転信号D1*に応じて開閉するスイッチ素子292と、(iii)第1の端子が接地され、クロック信号CLK1に応じて開閉するスイッチ素子293と、(iv)第1の端子が接地され、クロック信号CLK1に応じて開閉するスイッチ素子294と、(v)スイッチ素子293の第2の端子に第1の端子が接続され、スイッチ素子294の第2の端子に第2の端子が接続されたステップ電荷発生用容量素子295(容量値=C24)と、(vi)ステップ電荷発生用容量素子295の第1の端子と第1の端子が接続され、電荷増幅器282の入力端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子296と、(vii)スイッチ素子291の第2の端子およびスイッチ素子292の第2の端子と第1の端子が接続され、ステップ電荷発生用容量素子295の第2の端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子297とを備える。
【0109】
すなわち、ΣΔ変調器210とΣΔ変調器252とは、同様の回路構成を有するΣΔ変調器であり、信号サンプル回路244を介して直列に接続され、2次のΣΔ変調を行う。
【0110】
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード100での受光量に応じたデジタルデータを得る。図7は、本実施形態の固体撮像素子の動作のタイミングチャートである。
【0111】
受光量の測定に先立って、基本タイミング発生回路610がリセット信号RSTを有意として、スイッチ素子223およびスイッチ素子283を閉じて、帰還容量素子221および帰還容量素子281の蓄積電荷を除去するとともに、カウンタ510の出力する計数値を0とする。
【0112】
また、2値サンプル回路400をリセットする。この結果、スイッチ素子232が閉じる。
【0113】
次に、リセット信号RSTを非有意として、クロック信号CLK1およびクロック信号CLK2に同期して、以後のフォトダイオードでの受光量を計測する。
【0114】
本実施形態の固体撮像素子では、フォトダイオード100が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。そして、この電流信号が、第1実施形態で説明したように、ΣΔ変調器210でΣΔ変調され、変調信号MS1が出力される。
【0115】
変調信号MS1は信号サンプル回路244に入力する。信号サンプル回路244のスイッチ素子245およびスイッチ素子249は、クロック信号CLK1が有意となると閉じ、変調信号MS1の電位値に応じた電荷Q41を信号伝達用容量素子246に蓄積する。
【0116】
また、クロック信号CLK1が有意となると、スイッチ素子293およびスイッチ素子294が閉じ、ステップ電荷発生用容量素子295の電荷が0となる。
【0117】
クロック信号CLK1が非有意となり、スイッチ素子245およびスイッチ素子249が開いた後、クロック信号CLK2が有意となると、スイッチ素子247およびスイッチ素子248が閉じ、電荷Q41が帰還容量素子281に伝達される。また、クロック信号CLK1が非有意となり、スイッチ素子293およびスイッチ素子294が開いた後、クロック信号CLK2が有意となると、スイッチ素子296およびスイッチ素子297が閉じ、ステップ電荷発生用容量素子295にステップ電荷Q42が発生する。ステップ電荷Q42は、信号D1が「0」の場合には、スイッチ素子292が閉じ、−Vrefが選択されているので、
Q42=C24・(−Vref) …(5)
であり、信号D1が「1」の場合には、スイッチ素子291が閉じ、+Vrefが選択されているので、
Q42=C24・(+Vref) …(6)
である。
【0118】
こうして、電荷Q41とステップ電荷Q42との和の電荷Q05が帰還容量素子281に供給される。電荷Q05とそれまで帰還容量素子281に蓄積されていた電荷との和である電荷Q06に応じて、
V31=Q06/C23
で表される電位V31が変調信号MS2として出力される。
【0119】
ところで、変調信号MS1を信号サンプル回路244でサンプルしている期間、すなわち、クロック信号CLK1が有意の期間は、信号サンプル回路244で、クロック信号CLK1に応じてスイッチ素子245とスイッチ素子249が閉じて、ΣΔ変調器210の出力信号MS1をサンプルする時には、信号伝達用容量素子246の第2の端子は接地されている。また、スイッチ素子245とスイッチ素子249が開いた後、クロック信号CLK2に応じてスイッチ素子247とスイッチ素子248とが閉じて、帰還容量素子281へ電荷を転送している間は、信号伝達用容量素子246の第1の端子は接地されている。したがって、サンプル時と電荷転送時の間でオフセット電圧差は発生せず、オフセット電圧に影響されないΣΔ変調が実行される。
【0120】
ΣΔ変調器252から出力された変調信号MS2は、比較器300に入力し、以後、第1実施形態と同様にして、オフセット電圧の影響の無く、AD変換結果を得る。
【0121】
なお、第1実施形態と同様に、容量値C11および容量値C12は、フォトダイオード100の電流レンジに応じて、変換精度と変換速度との観点から選択される。なお、容量値C11と容量値C12との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子と対を用意しておき、これらの対の中から選択できる構成とすることが好適である。
【0122】
以上は、フォトダイオードが1個の場合についての実施形態であるが、第1実施形態と同様に、フォトダイオードが複数であり、1次元または2次元状に配列されていてもよい。この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。または、上記に述べたフォトダイオードとAD変換部を1対として、これを複数並列に並べて構成することも可能である。
【0123】
また、複数の本実施形態の固体撮像素子をアレイ化して1チップした場合には、出力選択回路を新たに設け、各デジタルフィルタ回路の出力を順次選択して読み出すことすることが、1チップのピン数や、後段の回路規模の観点から好適である。
【0124】
以上の実施形態では、フォトダイオード、比較器の正入力端子、電荷増幅器の正入力端子、スイッチ素子233、234の第1の端子は接地されているが、基準電位+Vrefと基準電位−Vrefとの間の電位であればよい。
【0125】
【発明の効果】
以上、詳細に説明した通り、本発明の固体撮像素子によれば、ΣΔ変調器を電流入力にするとともに、フォトダイオードなどの光電変換素子からの電流信号をそのままの形態で直接的に入力してAD変換することとしたので、ΣΔ変調器におけるオフセット電圧の影響無しに、集積化に適した簡易な回路構成で、光電変換素子での受光量に応じて、高精度のデジタルデータを得ることができる。
【0126】
また、本発明の固体撮像素子によれば、ΣΔ変調器を直列的に2段配置し、2次のΣΔ変調を実施することとしたので、第1段目のΣΔ変調器の性能では除去しきれない、光電変換素子の特性に由来する精度低下要因を除去することが可能となり、光電変換素子での受光量に応じて、高精度のデジタルデータを得ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態の固体撮像素子の構成図である。
【図2】デジタルフィルタ回路の構成図である。
【図3】本発明の第1実施形態の固体撮像素子の動作のタイミングチャートである。
【図4】本発明の第2実施形態の固体撮像素子の構成図である。
【図5】本発明の第2実施形態の固体撮像素子の動作のタイミングチャートである。
【図6】本発明の第3実施形態の固体撮像素子の構成図である。
【図7】本発明の第3実施形態の固体撮像素子の動作のタイミングチャートである。
【符号の説明】
100…フォトダイオード、210,251,252…ΣΔ変調器、220,260,280…積分回路、221,263,281…帰還容量素子、222,262,282…電荷増幅器、223,264,265,283…スイッチ素子、261…帰還容量回路、230,270,290…ステップ電荷発生器、231,232,233,234,236,237,271,272,273,291,292,293,294,296,297…スイッチ素子、235,295…ステップ電荷発生用容量素子、240,244…信号サンプル回路、241,245,247,248,249…スイッチ素子、242,246…信号伝達用容量素子、300…比較器、400…2値サンプル回路、460,470…ステップ電荷発生制御回路、500…デジタルフィルタ回路、510…カウンタ、520…データテーブル、530…乗算器、540…加算器、550…保持回路、610,620…基本タイミング発生回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device that outputs the amount of light received by a photoelectric conversion device as digital data.
[0002]
[Prior art]
In recent years, with the spread of image processing technology, MOS type solid-state imaging devices having a photoelectric conversion function have been developed, and various solid-state imaging devices using these have been known. Along with the demand for higher resolution of images, the photodiodes constituting the pixels at the time of imaging tend to be miniaturized and a large number of photodiodes tend to be used to secure the imaging area.
[0003]
However, as the number of photodiodes increases, for high-speed processing, an analog-digital converter (hereinafter referred to as AD) that converts an analog value, which is the amount of light received by the photodiode, into a digital value that is a suitable data format for image processing calculations. Will inevitably increase).
[0004]
Therefore, proposals have been made to reduce the cost and size by integrating charge amplifiers and AD converters that amplify charges output as current signals from photodiodes into an array. Since the circuit system of the charge amplifier is almost established, the device for integration is concentrated on the circuit system of the AD converter.
[0005]
One of these proposals has been made in “SLGarverick et al., Journal of Solid-State Circuits, Vol. 30, No. 5, May 1995, pp. 533-541” (hereinafter referred to as Conventional Example 1). In Conventional Example 1, the charge generated in the photodiode as a result of light reception is accumulated in a feedback capacitance element using a charge amplifier, converted into a voltage signal, and this voltage value is held. Thereafter, AD conversion is performed by sequentially comparing the voltage values of voltage signals that change in a stepwise manner common to all the arrays (in a so-called dual slope AD conversion method).
[0006]
Also, Burr-Brown has announced a model name “DDC101” (hereinafter referred to as Conventional Example 2) as an AD converter dedicated to reading out a CT (Computer Tomography) photodiode. Conventional example 2 applies the principle of a Δ modulator to AD conversion, and each operation is performed in synchronization with a high-speed clock having a period of several tenths to one hundredths compared to the integration time. Is called.
[0007]
That is, every time the clock cycle of the high-speed clock signal is switched, a step voltage is generated in small increments and applied to the capacitive element. The resulting change in the accumulated charge of the capacitor is compared with the amount of charge from the photodiode, and the excess or deficiency of the charge is corrected in the next clock cycle. Then, a digital signal pulse train of “0” or “1” is generated according to the comparison result in each clock cycle. The digital signal pulse train is passed through a digital filter (such as an FIR filter) to obtain a highly accurate AD conversion result.
[0008]
Also, a technique that applies the principle of the ΣΔ modulator to AD conversion is disclosed in “RHNixon et al., Proc. SPIE, vol.1900, 1993, pp.31-39” (hereinafter referred to as Conventional Example 3). ing. In Conventional Example 3, the charge amount generated in the photodiode corresponding to each pixel is converted into a voltage signal and then held. The hold result is subjected to first-order ΣΔ modulation by a one-stage ΣΔ modulator, and the total number of “1” pulses in the digital signal pulse train of “0” or “1” as a modulation result is counted by a counter, An AD conversion value is obtained.
[0009]
A technique of an AD converter that applies the principle of the ΣΔ modulator is disclosed in Japanese Patent Laid-Open No. 6-237175 (hereinafter referred to as Conventional Example 4). In Conventional Example 4, a voltage signal is input, second-order ΣΔ modulation is performed by a two-stage ΣΔ modulator, a modulation result “0” or “1” digital signal pulse train is output, and an AD conversion result A voltage signal corresponding to the total number of “1” pulses in the digital signal pulse train is generated by a digital-to-analog converter and added to the reference voltage of the ΣΔ modulator, thereby removing the offset of the ΣΔ modulator.
[0010]
[Problems to be solved by the invention]
Since the conventional solid-state imaging device is configured as described above, there are the following problems.
[0011]
In Conventional Example 1, when noise is superimposed on the stepped voltage signal to be compared, the influence cannot be removed, and it is difficult to stably maintain the conversion accuracy.
[0012]
In addition, in the conventional example 1, in order to improve the conversion accuracy, that is, the resolution of AD conversion, it is necessary to lengthen the conversion time. Considering the need to reduce the exposure to the subject, the conversion time cannot be lengthened. As a result, the conversion accuracy is limited.
[0013]
In the method of Conventional Example 2, the technical point is how to accurately apply the step charge amount to the capacitance to which the step voltage is applied. In Conventional Example 2, the value corresponding to the charge accumulation amount is a digital value. As a result, and a charge accumulation amount is given to the capacitor element array constituting the capacitor, the circuit size becomes large. That is, Conventional Example 2 is a technique originally proposed for the purpose of a single-element photodiode, and is not suitable for multi-element integration.
[0014]
Further, in the conventional example 2, since Δ modulation is employed, high accuracy can be realized when the change amount of the current value from the photoelectric conversion element is small, but the change amount of the current value from the photoelectric conversion element is large. In this case, the linearity of the conversion becomes worse.
[0015]
In Conventional Example 3, since the charge amount generated in the photodiode is once converted into a voltage and held, and then input to the ΣΔ modulator, oversampling is performed only on the held DC voltage. As a result, noise generated during the integration period is accumulated as it is, and it is difficult to stably maintain the conversion accuracy.
[0016]
Further, in the conventional example 3, since an offset voltage generally exists in the ΣΔ modulator, this offset potential is integrated together in integration, so that the conversion accuracy is lowered.
[0017]
Such problems relating to the offset voltage have been solved in the conventional ΣΔ modulation type AD converter, but since the DA converter is used as the solution means, the circuit scale becomes large and is not suitable for integration. .
[0018]
The present invention has been made in view of the above, and an object of the present invention is to provide a solid-state imaging element that outputs high-precision digital data according to the amount of light received by a photoelectric conversion element with a simple circuit configuration. .
[0019]
[Means for Solving the Problems]
The solid-state imaging device of the present invention adopts the ΣΔ modulation method and outputs the high-precision digital data by adopting the direct current input method, in which the offset potential of the ΣΔ modulator does not inherently become a problem at the time of signal input. Thus, a solid-state imaging device is realized.
[0020]
That is, Of the present invention In the solid-state imaging device, (a) a first terminal is set at a third reference potential between the first reference potential and the second reference potential, and a charge corresponding to the amount of received light is generated and the second reference potential is generated. At least one photoelectric conversion element that discharges charge from the terminal; and (b) the photoelectric conversion element Second terminal And a first feedback capacitive element in which the first terminal and the first terminal are directly connected, and (c) the photoelectric conversion element Second terminal And a signal input terminal are electrically connected directly, and a first charge amplifier whose output terminal is connected to a second terminal of the first feedback capacitive element, and (d) a first reference potential and a second reference potential A first step charge generator for generating a step charge from the reference potential and supplying the step charge to the first feedback capacitive element; and (e) a first integrated voltage signal output from the first charge amplifier. , And a potential comparator that compares the potential of the first integrated voltage signal with the third reference potential and outputs a comparison result signal according to the comparison result; and (f) a comparison result signal is input and compared. A binary sampling circuit for binary-sampling the result signal; (g) the first clock signal; the first clock signal is insignificant at a significant level; and part of the insignificant level period of the first clock signal And a second clock signal that becomes significant in a period of Together toward the step charge generator for outputting a first clock signal and the second clock signal, and a basic timing generating circuit for outputting the first clock signal to the binary sampling circuit (H) The first step charge generator receives the output signal from the binary sample circuit and uses the output signal from the binary sample circuit and the inverted signal of the output signal from the binary sample circuit as a step charge generation instruction. A step charge generation control circuit for output to It is characterized by providing.
[0022]
Of the present invention In the solid-state imaging device, when the photoelectric conversion element receives light, a charge corresponding to the amount of received light is generated and output as a current signal. This current signal is input to a first integration circuit composed of a first feedback capacitance element and a first charge amplifier, and is integrated over time.
[0023]
Here, the photoelectric conversion element Second terminal And the first terminal of the first feedback capacitive element and the signal input terminal of the first charge amplifier are directly electrically connected, and the current integration itself is not essentially affected by the offset voltage. Therefore, the voltage value output as a result of the integration operation is not affected by the offset voltage at all.
[0024]
The above-mentioned “directly connected” means that there are no components (resistive element, inductor element, capacitive element, amplifier, attenuator, etc.) that change the signal mode in the signal transmission path. It means that there are no parts in the signal transmission path and that only the switch element is interposed for signal transmission.
[0025]
On the other hand, according to the first clock signal and the second clock signal supplied from the basic timing generation circuit, the first step charge generator corresponds to one of the first reference potential and the second reference potential. The charge is generated and injected into the first feedback capacitor in synchronization with the clock signal (or the charge is extracted from the first feedback capacitor). Here, regarding the generation of electric charge, the electric charge corresponding to one of the first reference potential or the second reference potential is set in accordance with the output signal of the binary sampling circuit supplied from the binary sampling circuit and its inverted signal. It is preferable to generate.
[0026]
Thus, the first integration circuit accumulates the electric charge generated by the photoelectric conversion element in the first feedback capacitance element and executes the integration operation, while performing the first feedback for each cycle of the timing generated by the basic timing generation circuit. The ΣΔ modulation is executed by further accumulating electric charge in the capacitive element or extracting the electric charge from the first feedback capacitive element. The result of the ΣΔ modulation is obtained as an output signal of the first integration circuit that is the output voltage of the first charge amplifier corresponding to the amount of charge accumulated in the first feedback capacitive element. That is, the first integration circuit and the first step charge generator constitute a current input first ΣΔ modulator that is not affected by the offset voltage.
[0027]
The first integrated voltage signal output from the first charge amplifier is input to the potential comparator. The potential comparator compares the input potential of the first integrated voltage signal with the third reference potential, and outputs a binarized comparison result signal corresponding to the comparison result. This comparison signal is input to the binary sampling circuit, sampled at the same cycle as the timing cycle generated by the basic timing generation circuit (for example, in synchronization with the first clock signal), and “0” or “ 1 "is output as a digital signal sequence. By processing this digital signal sequence (for example, counting the number of “1” s in the integration period), an AD conversion result can be obtained.
[0028]
Of the present invention In the solid-state imaging device, the first step charge generator includes: (i) a first switch element that receives a first reference potential from a first terminal and opens and closes in response to an output signal from the binary sample circuit. (Ii) a second reference element that receives a second reference potential from the first terminal and opens and closes in response to an inverted signal of the output signal from the binary sampling circuit; and (iii) a third reference potential Is input from the first terminal and opens and closes in response to the first clock signal, and (iv) a third reference potential is input from the first terminal and in response to the first clock signal. A fourth switch element that opens and closes, and (v) a first terminal connected to the second terminal of the third switch element, and a second terminal connected to the second terminal of the fourth switch element. A first step charge generating capacitive element; and (vi) a first step charge generating capacitive element. The first terminal and the first terminal of the first charge amplifier, the input terminal of the first charge amplifier and the second terminal are connected, and a fifth switch element that opens and closes in response to the second clock signal; (Vii) The second terminal of the first switch element, the second terminal of the second switch element, and the first terminal are connected, and the second terminal of the first step charge generation capacitor element and the second terminal And a sixth switch element that opens and closes in response to the second clock signal.
[0029]
According to the first step charge generator, when the first clock signal becomes significant, the third switch element and the fourth switch element are closed, and the first step charge generator capacitive element Since the potential becomes the third reference potential, the charge accumulated in the first step charge generation capacitive element becomes zero. The first clock signal is Insignificant When the second clock signal becomes significant after the third switch element and the fourth switch element are opened, the fifth switch element and the sixth switch element are closed. As a result, a step charge corresponding to either the first reference potential or the second reference potential is generated in the first step charge generation capacitive element.
[0030]
Depending on the generation of the step charge, the first feedback capacitive element is given a charge corresponding to the step charge, or the charge is removed from the first feedback capacitive element by the step charge. As a result, the ΣΔ modulation is preferably executed in cooperation with the first integration circuit.
[0031]
Of the present invention The solid-state imaging device includes: (a) a signal sample circuit that samples the first integration signal at an instructed timing and outputs an AC component between the first charge amplifier and the potential comparator; and (b) a signal. A feedback capacitance circuit having a second feedback capacitance element that inputs a signal output from the sample circuit from the first terminal; and (c) a signal output from the signal sample circuit is input from the input terminal, and the output terminal is A second charge amplifier connected to the second feedback capacitance circuit; and (d) generating a step charge from the first reference potential and the second reference potential and supplying the step charge to the second feedback capacitance element And a potential comparator receives the second integrated signal output from the second charge amplifier. Is preferred .
[0032]
here, Step charge generation control circuit The output signal from the binary sampling circuit is input, and the output signal from the binary sampling circuit and the inverted signal of the output signal from the binary sampling circuit are used as a step charge generation instruction to generate the first step charge generator and the second step charge generator. Output to the step charge generator To do Is preferred.
[0033]
Of the present invention In the solid-state imaging device, the second integration circuit including the feedback amplifier circuit and the second charge amplifier and the second step charge generator constitute a voltage input second ΣΔ modulator.
[0034]
The modulation result output from the first ΣΔ modulator is further ΣΔ modulated by the second ΣΔ modulator. As a result, the change in the output reference potential accompanying the current emission of the photoelectric conversion element, which normally occurs in one-stage ΣΔ modulation, is eliminated. As a result, the AD change value can be obtained with high accuracy by comparison with the third reference potential later.
[0035]
Of the present invention In the solid-state imaging device, the output signal from the first ΣΔ modulator is sampled in synchronization with the first clock signal and the second clock signal by the signal sampling circuit, and the electric charge generated as a sampling result is second integrated. Accumulate and integrate in the circuit.
[0036]
On the other hand, the second step charge generator has a first reference potential or a second reference potential according to the first clock signal and the second clock signal supplied from the basic timing generation circuit. The charge is generated and injected into the second feedback capacitor in synchronization with the clock signal (or the charge is extracted from the second feedback capacitor). Here, regarding the generation of electric charge, the electric charge corresponding to one of the first reference potential or the second reference potential is set in accordance with the output signal of the binary sampling circuit supplied from the binary sampling circuit and its inverted signal. It is preferable to generate.
[0037]
Thus, in the second integration circuit, the charge generated in the sample of the output of the first ΣΔ modulator is accumulated in the second feedback capacitance element and the integration operation is performed, and the timing generated by the basic timing generation circuit is determined. The ΣΔ modulation is executed by accumulating charges in the second feedback capacitive element every period or extracting charges from the second feedback capacitive element. The result of the ΣΔ modulation is obtained as an output signal of the second integration circuit that is the output voltage of the second charge amplifier according to the amount of charge accumulated in the second feedback capacitive element.
[0038]
The second integrated voltage signal output from the second charge amplifier is input to the potential comparator. The potential comparator compares the potential of the input second integrated voltage signal with the third reference potential, and outputs a binarized comparison result signal corresponding to the comparison result. This comparison signal is input to the binary sampling circuit, sampled at the same cycle as the timing cycle generated by the basic timing generation circuit (for example, in synchronization with the first clock signal), and “0” or “ 1 "is output as a digital signal sequence. By processing this digital signal sequence (for example, counting the number of “1” s in the integration period), an AD conversion result can be obtained.
[0039]
Of the present invention In the solid-state imaging device, the signal sample circuit includes: (i) a seventh switch element that is connected to the output terminal of the first charge amplifier and the first terminal and opens and closes in response to the first clock signal; and (ii) It is possible to include a signal transmission capacitive element in which the second terminal and the first terminal of the seventh switch element are connected, and the input terminal of the second charge amplifier and the second terminal are connected. It is.
[0040]
In this case, the second step charge generator includes (i) an eighth switch element that receives the first reference potential from the first terminal and opens and closes according to the output signal from the binary sample circuit; ii) a ninth switch element that inputs a second reference potential from the first terminal and opens / closes in response to an inverted signal of the output signal from the binary sampling circuit; and (iii) a second switch element of the eighth switch element. And the second terminal of the ninth switch element and the first terminal are connected, the first terminal and the second terminal of the signal transmission capacitive element are connected, and in response to the second clock signal. A feedback capacitance circuit comprising: (i) a second feedback capacitance element having a first terminal connected to a signal input terminal of the second charge amplifier; and (ii) a first capacitance element. The second charge amplifier is connected to the second terminal and the first terminal of the two feedback capacitance elements. An eleventh switch element connected to the output terminal and the second terminal and opened / closed in response to an inverted signal of the first clock signal, and (iii) a first terminal as a signal input terminal of the second charge amplifier Are connected, the second terminal is connected to the output terminal of the second charge amplifier, and a twelfth switch element that opens and closes in response to the first clock signal is preferably provided.
[0041]
According to the combination of the signal sampling circuit, the second step charge generator, and the feedback capacitance circuit, the output signal of the first ΣΔ modulator is sampled by the signal sampling circuit according to the first clock signal. During this time, the twelfth switch element is closed and the input terminal and output terminal of the second charge amplifier are short-circuited, and an offset voltage is generated. However, since the eleventh switch element is open during this period, the charge accumulated in the second feedback capacitance element is stored as it is. In addition, since the second terminal of the signal transmission capacitive element remains connected to the input terminal of the second charge amplifier, the offset voltage remains applied. Therefore, even if the eleventh switch element is closed in response to the second clock signal after the twelfth switch element is opened and the state is changed to a state where charges are accumulated in the second feedback capacitor element, the influence of the offset voltage is exerted. Does not appear. In this way, ΣΔ modulation having no offset effect is executed.
[0042]
Also, Of the present invention In the solid-state imaging device, the signal sample circuit includes: (i) a thirteenth switch element that is connected to the output terminal of the first charge amplifier and the first terminal and opens and closes in response to the first clock signal; A capacitive element for signal transmission in which the second terminal and the first terminal of the thirteenth switch element are connected; (iii) a second terminal and a first terminal of the capacitive element for signal transmission are connected; A second terminal connected to the signal input terminal of the charge amplifier, and a fourteenth switch element that opens and closes in response to the second clock signal; and (iv) a third reference potential is input from the first terminal. A first terminal and a second terminal of the signal transmission capacitive element, and a fifteenth switch element that opens and closes in response to the second clock signal; and (v) a third reference potential The second terminal and the second terminal of the signal transmission capacitive element Is connected, it can be constructed and a sixteenth switching element that opens and closes in response to the first clock signal.
[0043]
In this case, the second step charge generator includes (i) a seventeenth switch element that receives the first reference potential from the first terminal and opens and closes in response to an output signal from the binary sample circuit; ii) an 18th switch element that receives the second reference potential from the first terminal and opens / closes in response to the inverted signal of the output signal from the binary sampling circuit; and (iii) the third reference potential is the first A nineteenth switch element that is input from the first terminal and opens and closes in response to the first clock signal; and (iv) a third reference potential is input from the first terminal and opens and closes in accordance with the first clock signal. A second terminal in which a first terminal is connected to the twentieth switch element and (v) a second terminal of the nineteenth switch element, and a second terminal is connected to the second terminal of the twentieth switch element. A step charge generating capacitive element, and (vi) a second step charge generating capacitive element The first terminal and the first terminal, the input terminal of the second charge amplifier and the second terminal are connected, and a twenty-first switching element that opens and closes in response to the second clock signal; (Vii) The second terminal of the seventeenth switch element and the second terminal and the first terminal of the eighteenth switch element are connected, and the second terminal and the second terminal of the second step charge generation capacitor element And a twenty-second switching element that opens and closes in response to a second clock signal, and the feedback capacitance circuit has a first terminal connected to the signal input terminal of the second charge amplifier. It is preferable that the second feedback capacitive element having a second terminal connected to an output terminal of the second charge amplifier is provided.
[0044]
According to the combination of the signal sample circuit, the second step charge generator, and the feedback capacitor circuit, the signal sample circuit closes the thirteenth switch element and the sixteenth switch element in response to the first clock signal. Thus, when sampling the output signal of the first ΣΔ modulator, the second terminal of the signal transmission capacitive element is set to the third reference potential. In addition, after the thirteenth switch element and the sixteenth switch element are opened, the fourteenth switch element and the fifteenth switch element are closed in accordance with the second clock signal, and charge is supplied to the second feedback capacitor element. Is transferred, the first terminal of the signal transmission capacitive element is set to the third reference potential. Therefore, an offset voltage difference does not occur between sampling and charge transfer, and ΣΔ modulation that is not affected by the offset voltage is executed.
[0045]
Of the present invention The solid-state imaging device further includes a digital filter circuit that inputs a digital data signal sequence output from the binary sampling circuit and outputs a data signal subjected to digital filtering. Is preferred .
[0046]
Of the present invention According to the solid-state imaging device, the digital data signal sequence output from the binary sample circuit is digitally filtered and then obtained as data, so that AD conversion with high accuracy can be executed.
[0047]
Of the present invention In the solid-state imaging device, the capacitance value of the first feedback capacitive element and the capacitance value of the first step charge generation capacitive element are selected according to the time-varying characteristics of the output current of the photoelectric conversion element. Is preferred .
[0048]
Of the present invention According to the solid-state imaging device, the capacitance value of the first feedback capacitive element and the capacitance of the first step charge generating capacitive element from the viewpoint of conversion accuracy and conversion speed according to the current range of the photoelectric conversion element to be employed. Since values are selected, optimal conversion accuracy and conversion speed can be achieved. The first feedback capacitive element and the first step charge generating capacitive element of different types are set with a constant ratio between the capacitance value of the first feedback capacitive element and the capacitance value of the first step charge generating capacitive element. Are preferably prepared in pairs and can be selected from these pairs.
[0049]
Of the present invention In the solid-state imaging device, a plurality of photoelectric conversion elements are arranged in a one-dimensional or two-dimensional manner, and the one photoelectric conversion element connected to the first terminal of the first feedback capacitance element is selected. Further comprising a selection circuit Is preferred .
[0050]
Here, the selection circuit can select (i) the photoelectric conversion elements in a predetermined order or (ii) a random order.
[0051]
Of the present invention According to the solid-state imaging device, AD conversion related to a plurality of photoelectric conversion devices is performed by one AD converter, so that the number of AD converters to be mounted can be reduced, and integration is facilitated.
[0052]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the solid-state imaging device of the present invention will be described below with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.
[0053]
(First embodiment)
FIG. 1 is a circuit configuration diagram of a first embodiment of a solid-state imaging device of the present invention. In this embodiment, AD conversion is performed by performing one-stage ΣΔ modulation. As shown in FIG. 1, the solid-state imaging device of the present embodiment includes (a) a photodiode whose ground is connected to the cathode, generates a charge corresponding to the amount of received light, and flows out from the anode, and (b) a photodiode. 100, the current signal output from 100 is input, the inflowed charge is integrated, and the
[0054]
The
[0055]
The integrating
[0056]
The
[0057]
The
[0058]
The step charge
[0059]
FIG. 2 is a circuit configuration diagram of the
[0060]
The solid-state imaging device of the present embodiment obtains digital data corresponding to the amount of light received by the
[0061]
Prior to the measurement of the amount of received light, the basic
[0062]
Further, the
[0063]
Next, the reset signal RST is made insignificant, and the amount of light received by the subsequent photodiodes is measured in synchronization with the clock signal CLK1 and the clock signal CLK2.
[0064]
In the solid-state imaging device of the present embodiment, when the
[0065]
Here, the signal output terminal of the
[0066]
On the other hand, when the clock signal CLK1 supplied from the basic
Q21 = C12 · (−Vref) (1)
It becomes.
[0067]
The charge Q21 and the charge Q11 that has flowed in from the
V11 = Q01 / C11
Is output when the clock signal CLK1 becomes significant for the second time.
[0068]
The potential V11 is input to the
[0069]
The
[0070]
The signal D1 is input to the step charge
[0071]
Hereinafter, the description will be continued assuming that V11> 0 when the clock signal CLK1 becomes significant for the second time.
[0072]
The signal D1 (= “1”) is input to the
[0073]
When the clock signal CLK1 becomes significant for the second time, the
Q22 = C12 · (+ Vref) (2)
It becomes.
[0074]
In addition to the charge Q01, the charge Q22 and the charge Q12 flowing from the
V12 = Q02 / C11
Is output when the clock signal CLK1 becomes significant for the third time.
[0075]
The signal D1 is input to the step charge
[0076]
Hereinafter, the description will be continued assuming that V11 ≦ 0 when the clock signal CLK1 becomes significant for the third time.
[0077]
The signal D1 (= “0”) is input to the
[0078]
Similarly, the current signal input from the
[0079]
Note that the period corresponding to the desired resolution of the AD conversion result is 2 of the cycle of the clock signal CLK1 if N-bit resolution is desired. N Double time.
[0080]
Further, the capacitance value C11 and the capacitance value C12 are selected from the viewpoint of conversion accuracy and conversion speed according to the current range of the
[0081]
The above is an embodiment for a single photodiode, but a plurality of photodiodes may be arranged in a one-dimensional or two-dimensional manner. In this case, a photodiode selection circuit is newly provided and the above operation may be executed after selecting the photodiodes in a predetermined order or a random order. Alternatively, a plurality of photodiodes and AD conversion units described above may be arranged in parallel as a pair.
[0082]
(Second Embodiment)
FIG. 4 is a circuit configuration diagram of the second embodiment of the solid-state imaging device of the present invention. In this embodiment, AD conversion is performed by performing two-stage ΣΔ modulation. As shown in FIG. 4, the solid-state imaging device of the present embodiment includes (a) a photodiode whose ground is connected to the ground, generates a charge corresponding to the amount of received light, and flows out of the anode, and (b) a photodiode. 100, the current signal output from 100 is input, the charge that has flowed in is integrated, and the
[0083]
The configuration of the solid-state imaging device of this embodiment is different from that of the first embodiment in that a
[0084]
The
[0085]
The
[0086]
The
[0087]
The
[0088]
The
[0089]
The solid-state imaging device of the present embodiment obtains digital data corresponding to the amount of light received by the
[0090]
Prior to the measurement of the amount of received light, the basic
[0091]
Further, the
[0092]
Next, the reset signal RST is made insignificant, and the amount of light received by the subsequent photodiodes is measured in synchronization with the clock signal CLK1 and the clock signal CLK2.
[0093]
In the solid-state imaging device of the present embodiment, when the
[0094]
Normally, in the one-stage ΣΔ modulation, a change in the output reference potential occurs due to the current emission of the photoelectric conversion element.
[0095]
The modulation signal MS1 is input to the
[0096]
When the clock signal CLK1 becomes insignificant, the inverted signal CLK1 * becomes significant, the
[0097]
Thereafter, when the clock signal CLK2 becomes significant, the
Q32 = C21 · (−Vref) (3)
When the signal D1 is “1”, the
Q32 = C21 · (+ Vref) (4)
It is.
[0098]
In this way, the sum charge Q03 of the charge Q31 and the step charge Q32 is supplied to the
V21 = Q04 / C22
Is output as a modulation signal MS2.
[0099]
By the way, during the period when the modulation signal MS1 is sampled by the
[0100]
The modulation signal MS2 output from the
[0101]
As in the first embodiment, the capacitance value C11 and the capacitance value C12 are selected from the viewpoint of conversion accuracy and conversion speed according to the current range of the
[0102]
The above is an embodiment in the case where there is one photodiode, but as in the first embodiment, a plurality of photodiodes may be arranged in a one-dimensional or two-dimensional manner. In this case, a photodiode selection circuit is newly provided and the above operation may be executed after selecting the photodiodes in a predetermined order or a random order. Alternatively, a plurality of photodiodes and AD conversion units described above may be arranged in parallel as a pair.
[0103]
In addition, when a plurality of solid-state imaging devices according to the present embodiment are arrayed into one chip, an output selection circuit is newly provided, and the output of each digital filter circuit is sequentially selected and read out. Moreover, it is suitable from the viewpoint of the circuit scale of the latter stage.
[0104]
(Third embodiment)
FIG. 6 is a circuit configuration diagram of a third embodiment of the solid-state imaging device of the present invention. In the present embodiment, as in the second embodiment, AD conversion is performed by performing two-stage ΣΔ modulation. As shown in FIG. 6, the solid-state imaging device of the present embodiment is different from the second embodiment in that a
[0105]
The
[0106]
The
[0107]
The integrating
[0108]
The
[0109]
That is, the
[0110]
The solid-state imaging device of the present embodiment obtains digital data corresponding to the amount of light received by the
[0111]
Prior to the measurement of the amount of received light, the basic
[0112]
Further, the
[0113]
Next, the reset signal RST is made insignificant, and the amount of light received by the subsequent photodiodes is measured in synchronization with the clock signal CLK1 and the clock signal CLK2.
[0114]
In the solid-state imaging device of the present embodiment, when the
[0115]
The modulation signal MS1 is input to the
[0116]
When the clock signal CLK1 becomes significant, the
[0117]
When the clock signal CLK1 becomes significant after the clock signal CLK1 becomes insignificant and the
Q42 = C24 · (−Vref) (5)
When the signal D1 is “1”, the
Q42 = C24 · (+ Vref) (6)
It is.
[0118]
In this way, the sum charge Q05 of the charge Q41 and the step charge Q42 is supplied to the
V31 = Q06 / C23
Is output as a modulation signal MS2.
[0119]
By the way, during the period when the modulation signal MS1 is sampled by the
[0120]
The modulation signal MS2 output from the
[0121]
As in the first embodiment, the capacitance value C11 and the capacitance value C12 are selected from the viewpoint of conversion accuracy and conversion speed according to the current range of the
[0122]
The above is an embodiment in the case where there is one photodiode, but as in the first embodiment, a plurality of photodiodes may be arranged in a one-dimensional or two-dimensional manner. In this case, a photodiode selection circuit is newly provided and the above operation may be executed after selecting the photodiodes in a predetermined order or a random order. Alternatively, a plurality of photodiodes and AD conversion units described above may be arranged in parallel as a pair.
[0123]
When a plurality of solid-state imaging devices according to the present embodiment are arrayed into one chip, an output selection circuit is newly provided to sequentially select and read out the output of each digital filter circuit. This is preferable from the viewpoint of the number of pins and the circuit scale of the subsequent stage.
[0124]
In the above embodiment, the photodiode, the positive input terminal of the comparator, the positive input terminal of the charge amplifier, and the first terminals of the
[0125]
【The invention's effect】
As explained in detail above, Of the present invention According to the solid-state imaging device, the ΣΔ modulator is used as a current input, and a current signal from a photoelectric conversion device such as a photodiode is directly input as it is to perform AD conversion. With the simple circuit configuration suitable for integration, high-precision digital data can be obtained according to the amount of light received by the photoelectric conversion element without being affected by the offset voltage.
[0126]
Also, Of the present invention According to the solid-state imaging device, two stages of ΣΔ modulators are arranged in series and the second-order ΣΔ modulation is performed, so the photoelectric conversion that cannot be completely removed by the performance of the first stage ΣΔ modulator. It is possible to remove the cause of the deterioration in accuracy derived from the characteristics of the element, and high-accuracy digital data can be obtained according to the amount of light received by the photoelectric conversion element.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a solid-state imaging element according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a digital filter circuit.
FIG. 3 is a timing chart of the operation of the solid-state imaging device according to the first embodiment of the present invention.
FIG. 4 is a configuration diagram of a solid-state imaging device according to a second embodiment of the present invention.
FIG. 5 is a timing chart of the operation of the solid-state imaging device according to the second embodiment of the present invention.
FIG. 6 is a configuration diagram of a solid-state imaging element according to a third embodiment of the present invention.
FIG. 7 is a timing chart of the operation of the solid-state imaging device according to the third embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF
Claims (12)
前記光電変換素子の第2の端子と第1の端子とが直接電気的に接続される第1の帰還容量素子と、
前記光電変換素子の第2の端子と入力端子とが直接電気的に接続され、出力端子が前記第1の帰還容量素子の第2の端子と接続された第1の電荷増幅器と、
前記第1の基準電位と前記第2の基準電位とから、ステップ電荷を発生し、前記第1の帰還容量素子に前記ステップ電荷を供給する第1のステップ電荷発生器と、
前記第1の電荷増幅器から出力された第1の積分電圧信号を入力し、前記第1の積分電圧信号の電位と前記第3の基準電位とを比較し、比較結果に応じた比較結果信号を出力する電位比較器と、
前記比較結果信号を入力し、前記比較結果信号を2値サンプルする2値サンプル回路と、
第1のクロック信号と、前記第1のクロック信号が有意レベルでは非有意であり、前記第1のクロック信号の非有意レベル期間の一部の期間で有意となる第2のクロック信号とを発生し、前記第1のステップ電荷発生器へ向けて前記第1のクロック信号と前記第2のクロック信号とを出力するとともに、前記2値サンプル回路に向けて前記第1のクロック信号を出力する基本タイミング発生回路と、
前記2値サンプル回路からの出力信号を入力し、前記2値サンプル回路からの出力信号と前記2値サンプル回路からの出力信号の反転信号とを、ステップ電荷発生指示として前記第1のステップ電荷発生器へ向けて出力するステップ電荷発生制御回路と、
を備えることを特徴とする固体撮像素子。The first terminal is set at a third reference potential between the first reference potential and the second reference potential, generates charges according to the amount of received light, and flows out charges from the second terminal, at least One photoelectric conversion element;
A first feedback capacitive element in which a second terminal and a first terminal of the photoelectric conversion element are directly electrically connected;
A first charge amplifier in which a second terminal and an input terminal of the photoelectric conversion element are directly electrically connected and an output terminal is connected to a second terminal of the first feedback capacitance element;
A first step charge generator that generates a step charge from the first reference potential and the second reference potential and supplies the step charge to the first feedback capacitor;
The first integrated voltage signal output from the first charge amplifier is input, the potential of the first integrated voltage signal is compared with the third reference potential, and a comparison result signal corresponding to the comparison result is obtained. An output potential comparator;
A binary sample circuit that inputs the comparison result signal and binary samples the comparison result signal;
Generating a first clock signal and a second clock signal that is insignificant when the first clock signal is insignificant and becomes significant during part of the insignificant level period of the first clock signal And outputting the first clock signal and the second clock signal to the first step charge generator, and outputting the first clock signal to the binary sample circuit. A timing generation circuit ;
An output signal from the binary sample circuit is input, and the first step charge generation is performed by using an output signal from the binary sample circuit and an inverted signal of the output signal from the binary sample circuit as a step charge generation instruction. A step charge generation control circuit for output to the device,
A solid-state imaging device comprising:
前記第1の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号に応じて開閉する第1のスイッチ素子と、
前記第2の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号の反転信号に応じて開閉する第2のスイッチ素子と、
前記第3の基準電位を第1の端子から入力し、前記第1のクロック信号に応じて開閉する第3のスイッチ素子と、
前記第3の基準電位を第1の端子から入力し、前記第1のクロック信号に応じて開閉する第4のスイッチ素子と、
前記第3のスイッチ素子の第2の端子に第1の端子が接続され、前記第4のスイッチ素子の第2の端子に第2の端子が接続された第1のステップ電荷発生用容量素子と、
前記第1のステップ電荷発生用容量素子の第1の端子と第1の端子が接続され、前記第1の電荷増幅器の入力端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第5のスイッチ素子と、
前記第1のスイッチ素子の第2の端子および前記第2のスイッチ素子の第2の端子と第1の端子が接続され、前記第1のステップ電荷発生用容量素子の第2の端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第6のスイッチ素子と、
を備えることを特徴とする請求項1記載の固体撮像素子。The first step charge generator is
A first switch element that receives the first reference potential from a first terminal and opens and closes in response to an output signal from the binary sampling circuit;
A second switch element that receives the second reference potential from a first terminal and opens and closes in response to an inverted signal of an output signal from the binary sampling circuit;
A third switch element that receives the third reference potential from a first terminal and opens and closes in response to the first clock signal;
A fourth switch element that receives the third reference potential from a first terminal and opens and closes in response to the first clock signal;
A first step charge generation capacitive element having a first terminal connected to the second terminal of the third switch element and a second terminal connected to the second terminal of the fourth switch element; ,
A first terminal and a first terminal of the first step charge generation capacitive element are connected, an input terminal and a second terminal of the first charge amplifier are connected, and the second clock signal A fifth switch element that opens and closes in response to
The second terminal of the first switch element, the second terminal of the second switch element, and the first terminal are connected, and the second terminal of the first step charge generation capacitor element and the second terminal And a sixth switch element that opens and closes in response to the second clock signal;
The solid-state imaging device according to claim 1, further comprising:
前記第1の積分信号を指示されたタイミングでサンプルし、交流成分を出力するする信号サンプル回路と、
前記信号サンプル回路から出力された信号を第1の端子から入力する第2の帰還容量素子を有する帰還容量回路と、
前記信号サンプル回路から出力された信号を入力端子から入力し、出力端子が前記帰還容量回路と接続された第2の電荷増幅器と、
第1の基準電位と第2の基準電位とから、ステップ電荷を発生し、前記第2の帰還容量素子にステップ電荷を供給する第2のステップ電荷発生器と
を更に備え、
前記電位比較器は、前記第2の電荷増幅器から出力された第2の積分信号を入力する
ことを特徴とする請求項1記載の固体撮像素子。Between the first charge amplifier and the potential comparator,
A signal sampling circuit that samples the first integration signal at an instructed timing and outputs an AC component;
A feedback capacitance circuit having a second feedback capacitance element that inputs a signal output from the signal sample circuit from a first terminal;
A second charge amplifier in which a signal output from the signal sampling circuit is input from an input terminal, and an output terminal is connected to the feedback capacitance circuit;
A second step charge generator that generates a step charge from the first reference potential and the second reference potential and supplies the step charge to the second feedback capacitance element;
The solid-state imaging device according to claim 1, wherein the potential comparator receives the second integration signal output from the second charge amplifier.
前記第1の電荷増幅器の出力端子と第1の端子が接続され、前記第1のクロック信号に応じて開閉する第7のスイッチ素子と、
前記第7のスイッチ素子の第2の端子と第1の端子が接続され、前記第2の電荷増幅器の入力端子と第2の端子が接続された信号伝達用容量素子と、
を備えることを特徴とする請求項4記載の固体撮像素子。The signal sample circuit includes:
A seventh switch element connected between the output terminal of the first charge amplifier and the first terminal, and opened and closed according to the first clock signal;
A signal transmission capacitive element in which a second terminal and a first terminal of the seventh switch element are connected, and an input terminal and a second terminal of the second charge amplifier are connected;
The solid-state imaging device according to claim 4, further comprising:
前記第1の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号に応じて開閉する第8のスイッチ素子と、
前記第2の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号の反転信号に応じて開閉する第9のスイッチ素子と、
前記第8のスイッチ素子の第2の端子および前記第9のスイッチ素子の第2の端子と第1の端子が接続され、前記信号伝達用容量素子の第1の端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第10のスイッチ素子と、
を備え、
前記帰還容量回路は、
前記第2の電荷増幅器の信号入力端子に第1の端子が接続された前記第2の帰還容量素子と、
前記第2の帰還容量素子の第2の端子と第1の端子が接続され、前記第2の電荷増幅器の出力端子と第2の端子が接続されるとともに、前記第1のクロック信号の反転信号に応じて開閉する第11のスイッチ素子と、
前記第2の電荷増幅器の信号入力端子に第1の端子が接続され、前記第2の電荷増幅器の出力端子に第2の端子が接続されるとともに、前記第1のクロック信号に応じて開閉する第12のスイッチ素子と、
を備える
ことを特徴とする請求項5記載の固体撮像素子。The second step charge generator is
An eighth switch element that inputs the first reference potential from a first terminal and opens and closes in response to an output signal from the binary sample circuit;
A ninth switch element that inputs the second reference potential from a first terminal and opens and closes in response to an inverted signal of an output signal from the binary sampling circuit;
The second terminal of the eighth switch element and the second terminal of the ninth switch element are connected to the first terminal, and the first terminal and the second terminal of the signal transmission capacitive element are connected to each other. A tenth switching element that opens and closes in response to the second clock signal;
With
The feedback capacitance circuit is
The second feedback capacitive element having a first terminal connected to a signal input terminal of the second charge amplifier;
A second terminal and a first terminal of the second feedback capacitive element are connected, an output terminal and a second terminal of the second charge amplifier are connected, and an inverted signal of the first clock signal An eleventh switch element that opens and closes in response to
The first terminal is connected to the signal input terminal of the second charge amplifier, the second terminal is connected to the output terminal of the second charge amplifier, and opens and closes according to the first clock signal. A twelfth switch element;
The solid-state imaging device according to claim 5, comprising:
前記第1の電荷増幅器の出力端子と第1の端子が接続され、前記第1のクロック信号に応じて開閉する第13のスイッチ素子と、
前記第13のスイッチ素子の第2の端子と第1の端子が接続された信号伝達用容量素子と、
前記信号伝達用容量素子の第2の端子と第1の端子が接続され、前記第2の電荷増幅器の信号入力端子に第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第14のスイッチ素子と、
前記第3の基準電位を第1の端子から入力し、前記信号伝達用容量素子の第1の端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第15のスイッチ素子と、
前記第3の基準電位を第1の端子から入力し、前記信号伝達用容量素子の第2の端子と第2の端子が接続されるとともに、前記第1のクロック信号に応じて開閉する第16のスイッチ素子と、
を備えることを特徴とする請求項4記載の固体撮像素子。The signal sample circuit includes:
A thirteenth switch element connected between the output terminal of the first charge amplifier and the first terminal, and opened and closed according to the first clock signal;
A capacitive element for signal transmission in which the second terminal and the first terminal of the thirteenth switch element are connected;
A second terminal and a first terminal of the signal transmission capacitive element are connected, a second terminal is connected to a signal input terminal of the second charge amplifier, and according to the second clock signal A fourteenth switch element that opens and closes;
The third reference potential is inputted from the first terminal, and the first terminal and the second terminal of the signal transmission capacitive element are connected, and the fifteenth is opened and closed according to the second clock signal. Switch elements of
The third reference potential is inputted from the first terminal, and the second terminal and the second terminal of the signal transmission capacitive element are connected, and the sixteenth is opened and closed according to the first clock signal. Switch elements of
The solid-state imaging device according to claim 4, further comprising:
前記第1の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号に応じて開閉する第17のスイッチ素子と、
前記第2の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号の反転信号に応じて開閉する第18のスイッチ素子と、
前記第3の基準電位を第1の端子から入力し、前記第1のクロック信号に応じて開閉する第19のスイッチ素子と、
前記第3の基準電位を第1の端子から入力し、前記第1のクロック信号に応じて開閉する第20のスイッチ素子と、
前記第19のスイッチ素子の第2の端子に第1の端子が接続され、前記第20のスイッチ素子の第2の端子に第2の端子が接続された第2のステップ電荷発生用容量素子と、
前記第2のステップ電荷発生用容量素子の第1の端子と第1の端子が接続され、前記第2の電荷増幅器の入力端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第21のスイッチ素子と、
前記第17のスイッチ素子の第2の端子および前記第18のスイッチ素子の第2の端子と第1の端子が接続され、前記第2のステップ電荷発生用容量素子の第2の端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第22のスイッチ素子と、
を備え、
前記帰還容量回路は、前記第2の電荷増幅器の信号入力端子に第1の端子が接続され、前記第2の電荷増幅器の出力端子に第2の端子が接続された前記第2の帰還容量素子を備える、
ことを特徴とする請求項7記載の固体撮像素子。The second step charge generator is
A seventeenth switching element that inputs the first reference potential from a first terminal and opens and closes in response to an output signal from the binary sampling circuit;
An eighteenth switching element that inputs the second reference potential from a first terminal and opens and closes in response to an inverted signal of the output signal from the binary sampling circuit;
A nineteenth switch element that inputs the third reference potential from a first terminal and opens and closes in response to the first clock signal;
A twentieth switch element that receives the third reference potential from a first terminal and opens and closes in response to the first clock signal;
A second step charge generation capacitive element having a first terminal connected to a second terminal of the nineteenth switch element and a second terminal connected to a second terminal of the twentieth switch element; ,
A first terminal and a first terminal of the second step charge generation capacitive element are connected, an input terminal and a second terminal of the second charge amplifier are connected, and the second clock signal A twenty-first switching element that opens and closes in response to
The second terminal of the seventeenth switch element, the second terminal of the eighteenth switch element and the first terminal are connected, and the second terminal of the second step charge generation capacitor element and the second terminal And a 22nd switch element that opens and closes in response to the second clock signal,
With
The feedback capacitance circuit includes a second feedback capacitance element in which a first terminal is connected to a signal input terminal of the second charge amplifier, and a second terminal is connected to an output terminal of the second charge amplifier. Comprising
The solid-state imaging device according to claim 7 .
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EP97302837A EP0804038B1 (en) | 1996-04-26 | 1997-04-25 | Solid-state image sensing device |
DE69729767T DE69729767T2 (en) | 1996-04-26 | 1997-04-25 | The solid state imaging device |
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