JP3844465B2 - イベント・ベクトル・テーブルのオーバーライド - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はパイプライン方式のプロセッサに関し、さらに詳しくは、パイプライン方式のプロセッサ内における多重に定義された割込みに関する。
【０００２】
【発明の背景】
デジタル信号処理は、デジタル形式の信号表現および数値演算を用いたかかる信号表現の変換または処理と関連する。デジタル信号処理は、ワイヤレス通信、ネットワーキング、マルチメディア等の分野における今日の多くの先端技術製品に広く用いられる技術である。デジタル信号処理技術が普及した理由の１つは、低価格でパワフルなデジタル信号プロセッサ（ＤＳＰ）が開発され、これが、これらの製品を安く効率的に生産するための信頼できる演算能力を提供したことである。最初のＤＳＰが開発されて以来、ＤＳＰのアーキテクチャや設計は、ビデオ伝送順序のような複雑なリアルタイム処理でさえ行なうことができる段階にまで発展した。
【０００３】
ＤＳＰは、デジタル・ビデオ、イメージング、オーディオのような様々なマルチメディア・アプリケーションにしばしば用いられる。ＤＳＰは、かかるマルチメディア・ファイルを作成して開くためのデジタル信号を操作する。
【０００４】
ＭＰＥＧ−１（Motion Picture Expert Group）、ＭＰＥＧ−２、ＭＰＥＧ−４およびＨ．２６３は、デジタル・ビデオ圧縮標準規格およびファイル形式である。これらの標準規格は、個々のフレーム全体を格納する代わりに、主としてあるビデオ・フレームから他のフレームへの変化を格納することにより、デジタル・ビデオ信号の高い圧縮率を達成する。ビデオ情報は、多くの異なる技術を用いて、さらに圧縮することができる。
【０００５】
ＤＳＰは、圧縮している間に、ビデオ情報に対して様々な動作を実行するために用いられる。これらの動作は、動き探索および空間補間アルゴリズムを含む。第１の目的は、隣接したフレーム内のブロック間の歪みを測定することである。これらの動作は演算が集中的であるので、高度なデータ処理能力が要求される。
【０００６】
標準規格のＭＰＥＧファミリーは、マルチメディア・アプリケーションおよびファイルの帯域幅を拡大する要求と歩調を合わせて発展している。標準規格の各新バージョンは、ＭＰＥＧ準拠のビデオ処理デバイス内で使用されるＤＳＰにさらに大きな処理要求を出すより複雑なアルゴリズムを提供する。
【０００７】
ビデオ処理デバイスの製造者は、ＭＰＥＧおよびＨ．２６３標準規格に従ってビデオ符号化のためにカスタマイズされた特定用途向け集積回路（ＡＳＩＣ）に依存することが多い。しかしながら、ＡＳＩＣは設計が複雑で、生産コストが高く、それらのアプリケーションにおいて汎用ＤＳＰよりも柔軟性がない。
【０００８】
【実施例の詳細な説明】
本発明のこれらおよび他の特徴および利点は、次の詳細な記述を読み、かつ、添付図面を参照することによって、さらに明らかになるだろう。
【０００９】
図１は、発明の実施例に従った、プロセッサを含むモバイル・ビデオデバイス１００を示す。モバイル・ビデオデバイス１００は、アンテナ１０５から、あるいは、デジタル・ビデオ・ディスク（ＤＶＤ）やメモリ・カードのようなデジタル・ビデオ記憶媒体１２０から受信した、符号化されたビデオ信号により生成されたビデオ画像を表示する携帯デバイスである。プロセッサ１１０は、プロセッサの動作のために命令およびデータを格納するキャッシュ・メモリ１１５と通信する。プロセッサ１１０は、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、スレーブＤＳＰを制御するマイクロプロセッサ、またはハイブリッド・マイクロプロセッサ／ＤＳＰアーキテクチャを備えたプロセッサでもよい。本アプリケーションにおいては、プロセッサ１１０は、以下ＤＳＰ１１０と呼ぶ。
【００１０】
ＤＳＰ１１０は、符号化されたビデオ信号によって、例えば、アナログ対デジタル変換、復調、フィルタリング、データ回復、符号解読等を含む様々な動作を行なう。ＤＳＰ１１０は、標準規格のＭＰＥＧファミリーおよびＨ．２６３標準規格のような種々のデジタル・ビデオ圧縮標準規格の１つによって圧縮したデジタル・ビデオ信号を解読する。そして、解読されたビデオ信号は、ディスプレイ１２５上にビデオ画像を生成するために、ディスプレイ・ドライバ１３０に入力される。
【００１１】
携帯デバイスは、一般的に電源による制約を受ける。さらに、ビデオ解読動作は演算が集中的である。従って、そのようなデバイス内で使用されるプロセッサとしては、比較的高速で低電力のデバイスが好都合である。
【００１２】
ＤＳＰ１１０は、巧妙なパイプライン方式のロード／格納アーキテクチャを有する。パイプライン方式を用いることによって、ＤＳＰの性能は、パイプライン方式でないＤＳＰに比べて増強される。第１命令を取り出して第１命令を実行し、次に第２命令を取り出す代わりに、パイプライン方式のＤＳＰ１１０では、第１命令の実行と同時に第２の命令を取り出すので、これによって命令処理能力が改善する。さらに、パイプライン方式のＤＳＰのクロック・サイクルは、パイプライン方式でないＤＳＰより短く、そこで命令が同じクロック・サイクル内で取り出されて実行される。
【００１３】
このようなＤＳＰ１１０は、ビデオ・カムコーダ、電話会議、ＰＣビデオ・カード、および高品位テレビ（ＨＤＴＶ）に使用することができる。さらに、ＤＳＰ１１０は、モバイル電話方式、音声認識、および他のアプリケーション内で使用される音声処理のようなデジタル信号処理を利用する他の技術と関連して使用できる。
【００１４】
図２は、１つの実施例に従って、ＤＳＰ１１０を含む信号処理システム２００のブロック図を示す。１またはそれ以上のアナログ信号が、例えばアンテナ１０５のような外部ソースによって、シグナル・コンディショナ２０２に提供される。シグナル・コンディショナ２０２は、アナログ信号によって一定の前処理機能を実行する。典型的な前処理機能は、いくつかのアナログ信号を共に混合し、濾波し、増幅するなどの段階を含む。アナログ−デジタル変換器（ＡＤＣ）２０４は、上記のように、シグナル・コンディショナ２０２から前処理されたアナログ信号を受信し、かつ、前処理されたアナログ信号をサンプルから構成されるデジタル信号に変換するために結合される。サンプルは、シグナル・コンディショナ２０２によって受信されたアナログ信号の性質によって決定されるサンプリング率によって得られる。ＤＳＰ１１０は、ＡＤＣ２０４の出力でデジタル信号を受信するために結合される。ＤＳＰ１１０は、受信デジタル信号によって望ましい信号変換を実行し、１またはそれ以上の出力デジタル信号を生成する。デジタル−アナログ変換器（ＤＡＣ）２０６は、ＤＳＰ１１０から出力デジタル信号を受信するために結合される。ＤＡＣ２０６は、出力デジタル信号を出力アナログ信号に変換する。そして、出力アナログ信号は、他のシグナル・コンディショナ２０８に伝達される。シグナル・コンディショナ２０８は、出力アナログ信号によって後処理機能を実行する。典型的な後処理機能は、上記の前処理機能に類似する。これらのデバイスの適切なアレンジメントであれば、どのようなものでもＤＳＰ１１０を用いた信号処理システム２００への結合が可能である。
【００１５】
図３には、別の実施例に従った信号処理システム３００が示される。本実施例において、デジタル受信機３０２は、１またはそれ以上のデジタル信号を受信し、かつ、ＤＳＰ１１０に受信デジタル信号を伝達するために配置される。図２に示される実施例のように、ＤＳＰ１１０は、受信デジタル信号によって望ましい信号変換を実行し、１またはそれ以上の出力デジタル信号を生成する。
デジタル信号送信機３０４は、出力デジタル信号を受信するために結合される。１つの典型的なアプリケーションにおいて、信号処理システム３００はデジタル・オーディオデバイスであり、そこでデジタル受信機３０２が、ＤＳＰ１１０へ、デジタル記憶デバイス１２０上に格納されたデータを示すデジタル信号を伝える。次に、ＤＳＰ１１０は、デジタル信号を処理し、結果としての出力デジタル信号をデジタル送信機３０４に伝達する。そして、デジタル送信機３０４は、出力デジタル信号の値を、ディスプレイ１２５上にビデオ画像を生成するディスプレイドライバ１３０に送信する。
【００１６】
図４に図示されたパイプラインは８つのステージを含み、それは、命令取り出し４０２−４０３、デコード４０４、アドレス演算４０５、実行４０６−４０８、および書き戻し４０９のステージを含む。命令ｉがあるクロック・サイクルで取り出され、そして、例えばｉ＋１、ｉ＋２のような新たな命令を取り出すと同時に、次のクロック・サイクルでパイプライン上で動作され、実行される。
【００１７】
パイプライン方式は、プロセッサの性能に、追加の協調問題やハザードをもたらすことがある。プログラムの流れにおけるジャンプは、パイプライン内に空スロットまたは「バブル」を生成する。条件付き分岐を生じたり、例外や中断を発生する状況は、命令の連続的な流れを変更する。それらが発生した後は、新しい命令は、連続的なプログラム流れの外で取り出され、パイプライン内の残りの命令を無関係にする。データ・フォワーディング、分岐予測、パイプライン内の命令アドレスと有効なビットを関連付けるといった方法が、これらの複雑さに対処するために用いられることがある。
【００１８】
図５は、ＤＳＰ１１０を制御するシステム・コントローラ５０２、およびＤＳＰ１１０と通信する多くの他のデバイス５０５−５２０を含むシステム５００を図示する。デバイス５０５−５２０は、例えば、マイクロプロセッサまたは周辺コンポーネント相互接続（ＰＣＩ）コントローラを含んでもよい。
【００１９】
ＤＳＰ１１０内のプログラムの流れは、あるイベントによって中断されることがある。これらのイベントは、システム内のデバイス５０５−５２０によって開始される割込みを含み、ＤＳＰ１１０によるサービスを要求する。これらのイベントはまた、エミュレーションおよびリセットのような、システムによって利用される割込みに類似したイベントを含むことがある。システムがイベントに拘わったとき、パイプライン内の命令が消去されることがあり、イベント・サービス・ルーチンのための１セットの命令が、そのイベントがパイプラインへ取り込まれて導入されるために割り当てられる。
【００２０】
これらのイベントは、異なる優先順位を有することがある。実施例によれば、エミュレーションはリセットよりも高い優先順位を有してもよく、また、リセットは、デバイス５０５−５２０によって生じる割込みよも高い優先順位を有してもよい。その割込みは、固定されることがあるエミュレーションおよびリセットのイベントとは異なり、システム５００内で異なるデバイス５０５−５２０に割り当てられる汎用割込み（ＧＰＩ）を含む。ＧＰＩは、ＤＳＰ１１０を利用するシステムの設計において柔軟性を提供する。ＧＰＩはまた、異なる優先順位を有することがあり、それによって、システム５００内であるデバイスに他のデバイスに勝る優先順位を与える。
【００２１】
図６は、同一のＧＰＩが２またはそれ以上のデバイスに割り当てられるシステム５００内で割込みを処理する実施例による回路６００を図示する。ＤＳＰ１１０は、異なる優先順位を有する１６個のイベントを認識できる。所定のサイクル内で生じるイベントは、ラッチ６０２からの１６ビットのイベント・ワード出力によって識別される。イベントのタイプは、１６ビットのワード中の特定のビットによって表示される。例えば、２番目に高い優先順位を有するイベント１は、イベント・ワード中のビット１で表示される。実施例によれば、イベント１は、リセットに割り当てられる。ＧＰＩのためにリザーブされるイベント７から１５は、イベント・ワード中のビット７から１５でそれぞれ表示される。
【００２２】
イベント・ワードは、マスキングおよびプライオリティ検出（ＭＰＤ）回路６０４へ入力される。ＭＤＰ回路６０４は、システム・パラメータに基づいて特定の割込みのマスクを外し、同一サイクル内で生じる異なるイベント間の優先順位を解決する。ＭＰＤ回路６０４は、ラッチ６０６、イベント・ベクトル・テーブル（ＥＶＴ）６１０に接続されたマルチプレクサ（ＭＵＸ）６０８、およびＡＮＤゲート６１２へ、マスクのない優先イベントを識別する新しい１６ビットのイベント・ワードを出力する。
【００２３】
ＥＶＴ６１０は、イベント２から１５へのエントリを含む。それらのエントリは、特定のイベント番号に対応する、イベント・サービス・ルーチン内の第１命令のアドレスを含む。
【００２４】
イベント２から１５へのエントリのアドレスは、ＥＶＴ６１０に書き込まれる。ＤＳＰ１１０に電源が入れられたとき、ＥＶＴ６１０内のアドレスが変更されることがあり、その結果信頼性が低下する。ＤＳＰ１１０に電源が入れられるたびに、リセットが実行される。リセット・サービス・ルーチンのためのアドレスが正確であることを保証するために、リセット・サービス・ルーチン内の第１命令のためのアドレスは、ＥＶＴ６１０内に格納されない。より正確に言うと、アドレスは、ＤＳＰ１１０内の３２のリセット・ベクトル・ピン６１４を介して提供される。リセット・サービス・ルーチンは、ＥＶＴへのイベント・サービス・ルーチン・アドレスの書き込みを含むことがある。
【００２５】
上述のように、イベント７から１５は、ＧＰＩに割り振られる。ＤＳＰ１１０資源に対して競合する９つのデバイスを備えたシステムでは、デバイスが異なるＧＰＩを割り当てられる。しかしながら、９つを越えるデバイスを備えたシステム５００では、いくつかのＧＰＩが１つを越えるデバイスに割り当てられることがある。これらのＧＰＩは、多重に定義されていること（ｏｖｅｒｌｏａｄ）が考慮される。
【００２６】
実施例によれば、多重に定義されたＧＰＩへのＥＶＴエントリが書き換えられる（ｏｖｅｒｒｉｄｅ）。ＧＰＩのためにＥＶＴエントリ内のアドレスを使用するのではなく、特定のデバイスに割り当てるイベント・サービス・ルーチンのためのアドレスが、システム・コントローラ５０２によってリセット・ベクトル・ピンに提供される。
【００２７】
例えば、６つのデバイス５０５−５１０がイベント１３に割り当てられることがある。これらのデバイスは、異なるイベント・サービス・ルーチンを要求する。この例では、エントリ１３でＥＶＴに格納されたアドレスは、デバイス５０５−５１０の少なくとも５つのに対しては適当でない。ある実施例によれば、デバイス５０５−５１０のうちの１つが割込みを要求するとき、ＥＶＴ６１０は書き換えられ、適切なアドレスが、リセット・ベクトル・ピン６１４でシステム・コントローラ５０２によって提供される。
【００２８】
これらのデバイス５０５−５１０の１つ以上、例えば５０５，５０６が、サイクル内で割込みを要求する場合、デバイス・プライオリティ・ハンドラ５０４が２つのデバイス５０５，５０６間の優先順位を解決し、システム・コントローラ５０２へ結果を送信する。そして、システム・コントローラ５０２は、リセット・ベクトル・ピン６１４で優先順位を獲得するデバイスに対応するアドレスを提供する。
【００２９】
多重に定義されたＧＰＩは、ＥＶＴオーバーライド・レジスタ６１６内のｎ−ビット・オーバーライド・ワードによって識別されることがある。ｎの値はＧＰＩの数に対応する。ｎ−ビット・ワードのビットは、特定のイベント番号に対応する。多重に定義されたＧＰＩに対応するビットはＨＩＧＨにセットされ、他のビットはＬＯＷにセットされる。
【００３０】
ＥＶＴ６１０およびＥＶＴオーバーライド・レジスタ６１６の双方は、メモリ・マップ・レジスタ（ＭＭＲ）であってもよい。ＭＭＲにおいて、所定のアドレスへの格納動作は、メモリ・ロケーションではなくＭＭＲ内のレジスタへ直接マップされる。
【００３１】
図７は、ある実施例に従って、ＥＶＴエントリを書き換えるためのオペレーション７００について説明するフローチャートである。以下の記述は、単に、オペレーション７００を実行するための１つの実施例である。他の実施例では、状態が異なる順序でスキップされたり、実行されたりすることがある。オペレーションは図６の回路６００を用いて説明されるが、オペレーション７００は、他の実施例に従った回路を用いて実行することもできる。
【００３２】
ラッチ６０６からのｎ−ビット・イベント・ワードの出力は、状態７０２の所定のサイクル内におけるイベントの発生を識別する。ＭＰＤ回路６０４は、状態７０４の一定のイベントのマスクを外し、状態７０６内の複数のイベント間の優先順位を解決する。ＭＰＤ回路６０４は、新しい直交イベント・ワード、すなわち、そのビットの１つをＨＩＧＨにセットする、あるいは、いずれのビットもＨＩＧＨにセットしないワード、をＥＶＴＭＵＸ６０８に出力する。ＥＶＴ ＭＵＸ６０８は、新しい直交イベント・ワードによって識別されたプライオリティ・イベントに対応する、イベント・ベクトル・テーブル６１０内のエントリを選択する。新しい直交イベント・ワードはまた、ＡＮＤゲート６１２へ入力される。ＡＮＤゲート６１２は、ＭＰＤ回路６０４からの新しい直交イベント・ワードのビット−ワイズ・プロダクトからｎ−ビット・ワードを、および、状態７０８内のＥＶＴオーバーライド・レジスタ６１６からｎ−ビット・オーバーライド・ワードを生成する。そのビットに対応するイベント番号がそのサイクル内で発生し、イベント番号が多重に定義されたＧＰＩに対応する場合は、ＡＮＤゲート６１４からのｎ−ビット・ワード出力は、ビット・ロケーション内でＨＩＧＨ値を有する。ＯＲゲート６１８は、ワード内で１６ビットから１ビットの合計を生成し、状態７１０内でシングル・ビットを出力する。出力ビットは、ＥＶＴエントリが書き換えられるべきかどうかを示す。このビットは、ＭＵＸ６２０へ入力される。ＯＲゲート６１８からのビット出力がＬＯＷ値である場合、状態７１２内のＥＶＴＭＵＸ６０８で３２ビットをアドレスに選択する。ビットがＨＩＧＨ値である場合、ＭＵＸ６２０は、状態７１４内のリセット・ベクトル・ピン６１４で、システム・コントローラ５０２によって供給された３２ビットの命令アドレスを選択する。選択されたアドレスは、ラッチ６２２に格納される。このアドレスは、状態７１６内の適切なイベント・サービス・ルーチンのための命令を取り出すために使用されてもよい。
【００３３】
本発明の多くの実施例が述べられた。しかしながら、様々な修正が、発明の精神および範囲から逸脱することなく行われることが理解されるであろう。例えば、イベントおよびオーバーライド・ワードおよび命令アドレスの幅は、上述されたものに限定されない。従って、他の実施例も本発明の請求項の範囲内である。
【図面の簡単な説明】
【図１】 実施例に従った、プロセッサを利用するモバイル・ビデオ・デバイスのブロック図である。
【図２】 実施例に従った信号処理システムのブロック図である。
【図３】 実施例に従った他の信号処理システムのブロック図である。
【図４】 実施例に従った、図１中のプロセッサの典型的なパイプライン・ステージを図示する。
【図５】 実施例に従った、図１中のプロセッサを含むシステムのブロック図である。
【図６】 実施例に従った、イベント・ベクトル・テーブルをオーバーライドするための回路のブロック図である。
【図７】 実施例に従った、イベント・ベクトル・テーブルをオーバーライドするためのオペレーションについて説明するフローチャートである。
【発明の属する技術分野】
本発明はパイプライン方式のプロセッサに関し、さらに詳しくは、パイプライン方式のプロセッサ内における多重に定義された割込みに関する。
【０００２】
【発明の背景】
デジタル信号処理は、デジタル形式の信号表現および数値演算を用いたかかる信号表現の変換または処理と関連する。デジタル信号処理は、ワイヤレス通信、ネットワーキング、マルチメディア等の分野における今日の多くの先端技術製品に広く用いられる技術である。デジタル信号処理技術が普及した理由の１つは、低価格でパワフルなデジタル信号プロセッサ（ＤＳＰ）が開発され、これが、これらの製品を安く効率的に生産するための信頼できる演算能力を提供したことである。最初のＤＳＰが開発されて以来、ＤＳＰのアーキテクチャや設計は、ビデオ伝送順序のような複雑なリアルタイム処理でさえ行なうことができる段階にまで発展した。
【０００３】
ＤＳＰは、デジタル・ビデオ、イメージング、オーディオのような様々なマルチメディア・アプリケーションにしばしば用いられる。ＤＳＰは、かかるマルチメディア・ファイルを作成して開くためのデジタル信号を操作する。
【０００４】
ＭＰＥＧ−１（Motion Picture Expert Group）、ＭＰＥＧ−２、ＭＰＥＧ−４およびＨ．２６３は、デジタル・ビデオ圧縮標準規格およびファイル形式である。これらの標準規格は、個々のフレーム全体を格納する代わりに、主としてあるビデオ・フレームから他のフレームへの変化を格納することにより、デジタル・ビデオ信号の高い圧縮率を達成する。ビデオ情報は、多くの異なる技術を用いて、さらに圧縮することができる。
【０００５】
ＤＳＰは、圧縮している間に、ビデオ情報に対して様々な動作を実行するために用いられる。これらの動作は、動き探索および空間補間アルゴリズムを含む。第１の目的は、隣接したフレーム内のブロック間の歪みを測定することである。これらの動作は演算が集中的であるので、高度なデータ処理能力が要求される。
【０００６】
標準規格のＭＰＥＧファミリーは、マルチメディア・アプリケーションおよびファイルの帯域幅を拡大する要求と歩調を合わせて発展している。標準規格の各新バージョンは、ＭＰＥＧ準拠のビデオ処理デバイス内で使用されるＤＳＰにさらに大きな処理要求を出すより複雑なアルゴリズムを提供する。
【０００７】
ビデオ処理デバイスの製造者は、ＭＰＥＧおよびＨ．２６３標準規格に従ってビデオ符号化のためにカスタマイズされた特定用途向け集積回路（ＡＳＩＣ）に依存することが多い。しかしながら、ＡＳＩＣは設計が複雑で、生産コストが高く、それらのアプリケーションにおいて汎用ＤＳＰよりも柔軟性がない。
【０００８】
【実施例の詳細な説明】
本発明のこれらおよび他の特徴および利点は、次の詳細な記述を読み、かつ、添付図面を参照することによって、さらに明らかになるだろう。
【０００９】
図１は、発明の実施例に従った、プロセッサを含むモバイル・ビデオデバイス１００を示す。モバイル・ビデオデバイス１００は、アンテナ１０５から、あるいは、デジタル・ビデオ・ディスク（ＤＶＤ）やメモリ・カードのようなデジタル・ビデオ記憶媒体１２０から受信した、符号化されたビデオ信号により生成されたビデオ画像を表示する携帯デバイスである。プロセッサ１１０は、プロセッサの動作のために命令およびデータを格納するキャッシュ・メモリ１１５と通信する。プロセッサ１１０は、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、スレーブＤＳＰを制御するマイクロプロセッサ、またはハイブリッド・マイクロプロセッサ／ＤＳＰアーキテクチャを備えたプロセッサでもよい。本アプリケーションにおいては、プロセッサ１１０は、以下ＤＳＰ１１０と呼ぶ。
【００１０】
ＤＳＰ１１０は、符号化されたビデオ信号によって、例えば、アナログ対デジタル変換、復調、フィルタリング、データ回復、符号解読等を含む様々な動作を行なう。ＤＳＰ１１０は、標準規格のＭＰＥＧファミリーおよびＨ．２６３標準規格のような種々のデジタル・ビデオ圧縮標準規格の１つによって圧縮したデジタル・ビデオ信号を解読する。そして、解読されたビデオ信号は、ディスプレイ１２５上にビデオ画像を生成するために、ディスプレイ・ドライバ１３０に入力される。
【００１１】
携帯デバイスは、一般的に電源による制約を受ける。さらに、ビデオ解読動作は演算が集中的である。従って、そのようなデバイス内で使用されるプロセッサとしては、比較的高速で低電力のデバイスが好都合である。
【００１２】
ＤＳＰ１１０は、巧妙なパイプライン方式のロード／格納アーキテクチャを有する。パイプライン方式を用いることによって、ＤＳＰの性能は、パイプライン方式でないＤＳＰに比べて増強される。第１命令を取り出して第１命令を実行し、次に第２命令を取り出す代わりに、パイプライン方式のＤＳＰ１１０では、第１命令の実行と同時に第２の命令を取り出すので、これによって命令処理能力が改善する。さらに、パイプライン方式のＤＳＰのクロック・サイクルは、パイプライン方式でないＤＳＰより短く、そこで命令が同じクロック・サイクル内で取り出されて実行される。
【００１３】
このようなＤＳＰ１１０は、ビデオ・カムコーダ、電話会議、ＰＣビデオ・カード、および高品位テレビ（ＨＤＴＶ）に使用することができる。さらに、ＤＳＰ１１０は、モバイル電話方式、音声認識、および他のアプリケーション内で使用される音声処理のようなデジタル信号処理を利用する他の技術と関連して使用できる。
【００１４】
図２は、１つの実施例に従って、ＤＳＰ１１０を含む信号処理システム２００のブロック図を示す。１またはそれ以上のアナログ信号が、例えばアンテナ１０５のような外部ソースによって、シグナル・コンディショナ２０２に提供される。シグナル・コンディショナ２０２は、アナログ信号によって一定の前処理機能を実行する。典型的な前処理機能は、いくつかのアナログ信号を共に混合し、濾波し、増幅するなどの段階を含む。アナログ−デジタル変換器（ＡＤＣ）２０４は、上記のように、シグナル・コンディショナ２０２から前処理されたアナログ信号を受信し、かつ、前処理されたアナログ信号をサンプルから構成されるデジタル信号に変換するために結合される。サンプルは、シグナル・コンディショナ２０２によって受信されたアナログ信号の性質によって決定されるサンプリング率によって得られる。ＤＳＰ１１０は、ＡＤＣ２０４の出力でデジタル信号を受信するために結合される。ＤＳＰ１１０は、受信デジタル信号によって望ましい信号変換を実行し、１またはそれ以上の出力デジタル信号を生成する。デジタル−アナログ変換器（ＤＡＣ）２０６は、ＤＳＰ１１０から出力デジタル信号を受信するために結合される。ＤＡＣ２０６は、出力デジタル信号を出力アナログ信号に変換する。そして、出力アナログ信号は、他のシグナル・コンディショナ２０８に伝達される。シグナル・コンディショナ２０８は、出力アナログ信号によって後処理機能を実行する。典型的な後処理機能は、上記の前処理機能に類似する。これらのデバイスの適切なアレンジメントであれば、どのようなものでもＤＳＰ１１０を用いた信号処理システム２００への結合が可能である。
【００１５】
図３には、別の実施例に従った信号処理システム３００が示される。本実施例において、デジタル受信機３０２は、１またはそれ以上のデジタル信号を受信し、かつ、ＤＳＰ１１０に受信デジタル信号を伝達するために配置される。図２に示される実施例のように、ＤＳＰ１１０は、受信デジタル信号によって望ましい信号変換を実行し、１またはそれ以上の出力デジタル信号を生成する。
デジタル信号送信機３０４は、出力デジタル信号を受信するために結合される。１つの典型的なアプリケーションにおいて、信号処理システム３００はデジタル・オーディオデバイスであり、そこでデジタル受信機３０２が、ＤＳＰ１１０へ、デジタル記憶デバイス１２０上に格納されたデータを示すデジタル信号を伝える。次に、ＤＳＰ１１０は、デジタル信号を処理し、結果としての出力デジタル信号をデジタル送信機３０４に伝達する。そして、デジタル送信機３０４は、出力デジタル信号の値を、ディスプレイ１２５上にビデオ画像を生成するディスプレイドライバ１３０に送信する。
【００１６】
図４に図示されたパイプラインは８つのステージを含み、それは、命令取り出し４０２−４０３、デコード４０４、アドレス演算４０５、実行４０６−４０８、および書き戻し４０９のステージを含む。命令ｉがあるクロック・サイクルで取り出され、そして、例えばｉ＋１、ｉ＋２のような新たな命令を取り出すと同時に、次のクロック・サイクルでパイプライン上で動作され、実行される。
【００１７】
パイプライン方式は、プロセッサの性能に、追加の協調問題やハザードをもたらすことがある。プログラムの流れにおけるジャンプは、パイプライン内に空スロットまたは「バブル」を生成する。条件付き分岐を生じたり、例外や中断を発生する状況は、命令の連続的な流れを変更する。それらが発生した後は、新しい命令は、連続的なプログラム流れの外で取り出され、パイプライン内の残りの命令を無関係にする。データ・フォワーディング、分岐予測、パイプライン内の命令アドレスと有効なビットを関連付けるといった方法が、これらの複雑さに対処するために用いられることがある。
【００１８】
図５は、ＤＳＰ１１０を制御するシステム・コントローラ５０２、およびＤＳＰ１１０と通信する多くの他のデバイス５０５−５２０を含むシステム５００を図示する。デバイス５０５−５２０は、例えば、マイクロプロセッサまたは周辺コンポーネント相互接続（ＰＣＩ）コントローラを含んでもよい。
【００１９】
ＤＳＰ１１０内のプログラムの流れは、あるイベントによって中断されることがある。これらのイベントは、システム内のデバイス５０５−５２０によって開始される割込みを含み、ＤＳＰ１１０によるサービスを要求する。これらのイベントはまた、エミュレーションおよびリセットのような、システムによって利用される割込みに類似したイベントを含むことがある。システムがイベントに拘わったとき、パイプライン内の命令が消去されることがあり、イベント・サービス・ルーチンのための１セットの命令が、そのイベントがパイプラインへ取り込まれて導入されるために割り当てられる。
【００２０】
これらのイベントは、異なる優先順位を有することがある。実施例によれば、エミュレーションはリセットよりも高い優先順位を有してもよく、また、リセットは、デバイス５０５−５２０によって生じる割込みよも高い優先順位を有してもよい。その割込みは、固定されることがあるエミュレーションおよびリセットのイベントとは異なり、システム５００内で異なるデバイス５０５−５２０に割り当てられる汎用割込み（ＧＰＩ）を含む。ＧＰＩは、ＤＳＰ１１０を利用するシステムの設計において柔軟性を提供する。ＧＰＩはまた、異なる優先順位を有することがあり、それによって、システム５００内であるデバイスに他のデバイスに勝る優先順位を与える。
【００２１】
図６は、同一のＧＰＩが２またはそれ以上のデバイスに割り当てられるシステム５００内で割込みを処理する実施例による回路６００を図示する。ＤＳＰ１１０は、異なる優先順位を有する１６個のイベントを認識できる。所定のサイクル内で生じるイベントは、ラッチ６０２からの１６ビットのイベント・ワード出力によって識別される。イベントのタイプは、１６ビットのワード中の特定のビットによって表示される。例えば、２番目に高い優先順位を有するイベント１は、イベント・ワード中のビット１で表示される。実施例によれば、イベント１は、リセットに割り当てられる。ＧＰＩのためにリザーブされるイベント７から１５は、イベント・ワード中のビット７から１５でそれぞれ表示される。
【００２２】
イベント・ワードは、マスキングおよびプライオリティ検出（ＭＰＤ）回路６０４へ入力される。ＭＤＰ回路６０４は、システム・パラメータに基づいて特定の割込みのマスクを外し、同一サイクル内で生じる異なるイベント間の優先順位を解決する。ＭＰＤ回路６０４は、ラッチ６０６、イベント・ベクトル・テーブル（ＥＶＴ）６１０に接続されたマルチプレクサ（ＭＵＸ）６０８、およびＡＮＤゲート６１２へ、マスクのない優先イベントを識別する新しい１６ビットのイベント・ワードを出力する。
【００２３】
ＥＶＴ６１０は、イベント２から１５へのエントリを含む。それらのエントリは、特定のイベント番号に対応する、イベント・サービス・ルーチン内の第１命令のアドレスを含む。
【００２４】
イベント２から１５へのエントリのアドレスは、ＥＶＴ６１０に書き込まれる。ＤＳＰ１１０に電源が入れられたとき、ＥＶＴ６１０内のアドレスが変更されることがあり、その結果信頼性が低下する。ＤＳＰ１１０に電源が入れられるたびに、リセットが実行される。リセット・サービス・ルーチンのためのアドレスが正確であることを保証するために、リセット・サービス・ルーチン内の第１命令のためのアドレスは、ＥＶＴ６１０内に格納されない。より正確に言うと、アドレスは、ＤＳＰ１１０内の３２のリセット・ベクトル・ピン６１４を介して提供される。リセット・サービス・ルーチンは、ＥＶＴへのイベント・サービス・ルーチン・アドレスの書き込みを含むことがある。
【００２５】
上述のように、イベント７から１５は、ＧＰＩに割り振られる。ＤＳＰ１１０資源に対して競合する９つのデバイスを備えたシステムでは、デバイスが異なるＧＰＩを割り当てられる。しかしながら、９つを越えるデバイスを備えたシステム５００では、いくつかのＧＰＩが１つを越えるデバイスに割り当てられることがある。これらのＧＰＩは、多重に定義されていること（ｏｖｅｒｌｏａｄ）が考慮される。
【００２６】
実施例によれば、多重に定義されたＧＰＩへのＥＶＴエントリが書き換えられる（ｏｖｅｒｒｉｄｅ）。ＧＰＩのためにＥＶＴエントリ内のアドレスを使用するのではなく、特定のデバイスに割り当てるイベント・サービス・ルーチンのためのアドレスが、システム・コントローラ５０２によってリセット・ベクトル・ピンに提供される。
【００２７】
例えば、６つのデバイス５０５−５１０がイベント１３に割り当てられることがある。これらのデバイスは、異なるイベント・サービス・ルーチンを要求する。この例では、エントリ１３でＥＶＴに格納されたアドレスは、デバイス５０５−５１０の少なくとも５つのに対しては適当でない。ある実施例によれば、デバイス５０５−５１０のうちの１つが割込みを要求するとき、ＥＶＴ６１０は書き換えられ、適切なアドレスが、リセット・ベクトル・ピン６１４でシステム・コントローラ５０２によって提供される。
【００２８】
これらのデバイス５０５−５１０の１つ以上、例えば５０５，５０６が、サイクル内で割込みを要求する場合、デバイス・プライオリティ・ハンドラ５０４が２つのデバイス５０５，５０６間の優先順位を解決し、システム・コントローラ５０２へ結果を送信する。そして、システム・コントローラ５０２は、リセット・ベクトル・ピン６１４で優先順位を獲得するデバイスに対応するアドレスを提供する。
【００２９】
多重に定義されたＧＰＩは、ＥＶＴオーバーライド・レジスタ６１６内のｎ−ビット・オーバーライド・ワードによって識別されることがある。ｎの値はＧＰＩの数に対応する。ｎ−ビット・ワードのビットは、特定のイベント番号に対応する。多重に定義されたＧＰＩに対応するビットはＨＩＧＨにセットされ、他のビットはＬＯＷにセットされる。
【００３０】
ＥＶＴ６１０およびＥＶＴオーバーライド・レジスタ６１６の双方は、メモリ・マップ・レジスタ（ＭＭＲ）であってもよい。ＭＭＲにおいて、所定のアドレスへの格納動作は、メモリ・ロケーションではなくＭＭＲ内のレジスタへ直接マップされる。
【００３１】
図７は、ある実施例に従って、ＥＶＴエントリを書き換えるためのオペレーション７００について説明するフローチャートである。以下の記述は、単に、オペレーション７００を実行するための１つの実施例である。他の実施例では、状態が異なる順序でスキップされたり、実行されたりすることがある。オペレーションは図６の回路６００を用いて説明されるが、オペレーション７００は、他の実施例に従った回路を用いて実行することもできる。
【００３２】
ラッチ６０６からのｎ−ビット・イベント・ワードの出力は、状態７０２の所定のサイクル内におけるイベントの発生を識別する。ＭＰＤ回路６０４は、状態７０４の一定のイベントのマスクを外し、状態７０６内の複数のイベント間の優先順位を解決する。ＭＰＤ回路６０４は、新しい直交イベント・ワード、すなわち、そのビットの１つをＨＩＧＨにセットする、あるいは、いずれのビットもＨＩＧＨにセットしないワード、をＥＶＴＭＵＸ６０８に出力する。ＥＶＴ ＭＵＸ６０８は、新しい直交イベント・ワードによって識別されたプライオリティ・イベントに対応する、イベント・ベクトル・テーブル６１０内のエントリを選択する。新しい直交イベント・ワードはまた、ＡＮＤゲート６１２へ入力される。ＡＮＤゲート６１２は、ＭＰＤ回路６０４からの新しい直交イベント・ワードのビット−ワイズ・プロダクトからｎ−ビット・ワードを、および、状態７０８内のＥＶＴオーバーライド・レジスタ６１６からｎ−ビット・オーバーライド・ワードを生成する。そのビットに対応するイベント番号がそのサイクル内で発生し、イベント番号が多重に定義されたＧＰＩに対応する場合は、ＡＮＤゲート６１４からのｎ−ビット・ワード出力は、ビット・ロケーション内でＨＩＧＨ値を有する。ＯＲゲート６１８は、ワード内で１６ビットから１ビットの合計を生成し、状態７１０内でシングル・ビットを出力する。出力ビットは、ＥＶＴエントリが書き換えられるべきかどうかを示す。このビットは、ＭＵＸ６２０へ入力される。ＯＲゲート６１８からのビット出力がＬＯＷ値である場合、状態７１２内のＥＶＴＭＵＸ６０８で３２ビットをアドレスに選択する。ビットがＨＩＧＨ値である場合、ＭＵＸ６２０は、状態７１４内のリセット・ベクトル・ピン６１４で、システム・コントローラ５０２によって供給された３２ビットの命令アドレスを選択する。選択されたアドレスは、ラッチ６２２に格納される。このアドレスは、状態７１６内の適切なイベント・サービス・ルーチンのための命令を取り出すために使用されてもよい。
【００３３】
本発明の多くの実施例が述べられた。しかしながら、様々な修正が、発明の精神および範囲から逸脱することなく行われることが理解されるであろう。例えば、イベントおよびオーバーライド・ワードおよび命令アドレスの幅は、上述されたものに限定されない。従って、他の実施例も本発明の請求項の範囲内である。
【図面の簡単な説明】
【図１】 実施例に従った、プロセッサを利用するモバイル・ビデオ・デバイスのブロック図である。
【図２】 実施例に従った信号処理システムのブロック図である。
【図３】 実施例に従った他の信号処理システムのブロック図である。
【図４】 実施例に従った、図１中のプロセッサの典型的なパイプライン・ステージを図示する。
【図５】 実施例に従った、図１中のプロセッサを含むシステムのブロック図である。
【図６】 実施例に従った、イベント・ベクトル・テーブルをオーバーライドするための回路のブロック図である。
【図７】 実施例に従った、イベント・ベクトル・テーブルをオーバーライドするためのオペレーションについて説明するフローチャートである。
Claims (27)
- 複数のピンを有するプロセッサにおいてイベント・ベクトル・テーブル内のイベント・エントリを書き換える方法であって、
イベントの発生を識別する段階と、
前記イベントに対応するイベント番号を前記イベント・ベクトル・テーブル内の１またはそれ以上の多重に定義されたイベント番号と比較する段階であって、前記多重に定義されたイベント番号のそれぞれは２以上のイベントと関連している、段階と、
前記１またはそれ以上の多重に定義されたイベント番号の少なくとも１つの番号と一致しない前記イベント番号に応答して、前記イベント・ベクトル・テーブルから前記イベント番号に対応するイベント・エントリの第１アドレスを選択する段階と、
前記１またはそれ以上の多重に定義されたイベント番号の少なくとも１つの番号と一致する前記イベント番号に応答して、前記プロセッサの複数のピンから第２アドレスを選択することにより前記イベント・ベクトル・テーブル内のイベント番号に対応する前記イベント・エントリを書き換える段階と、
から成ることを特徴とする方法。 - 前記第１アドレスを選択する段階に応答して、前記第１アドレスでイベント・サービス・ルーチンのための第１命令を取り出す段階と、
前記第２アドレスを選択する段階に応答して、前記第２アドレスでイベント・サービス・ルーチンのための第１命令を取り出す段階と、
をさらに含むことを特徴とする請求項１記載の方法。 - 前記複数のピンがリセット・ベクトル・ピンを含むことを特徴とする請求項１記載の方法。
- 前記イベント・ベクトル・テーブルが、１６個のイベント・エントリを含むことを特徴とする請求項１記載の方法。
- 前記１またはそれ以上の多重に定義されたイベント番号が、１またはそれ以上の汎用割込みに対応することを特徴とする請求項１記載の方法。
- 複数のピンを有するプロセッサ中のイベント・ベクトル・テーブル内のイベント・エントリを書き換えるための命令を格納するプロセッサ読み取り可能な媒体であって、前記命令によって前記プロセッサは、
イベントの発生を識別し、
前記イベントに対応するイベント番号を前記イベント・ベクトル・テーブル内の１またはそれ以上の多重に定義されたイベント番号と比較し、前記多重に定義されたイベント番号のそれぞれは２以上のイベントと関連しており、
前記１またはそれ以上の多重に定義されたイベント番号の少なくとも１つの番号と一致しない前記イベント番号に応答して、前記イベント・ベクトル・テーブルから前記イベント番号に対応するイベント・エントリの第１アドレスを選択し、
前記１またはそれ以上の多重に定義されたイベント番号の少なくとも１つの番号と一致する前記イベント番号に応答して、複数のピンから第２アドレスを選択することにより前記イベント・ベクトル・テーブルの前記イベント番号に対応する前記イベント・エントリを書き換える、
ことを特徴とするプロセッサ読み取り可能な媒体。 - 前記命令によって前記プロセッサは、
前記第１アドレスを選択することに応答して、イベント・サービス・ルーチンのための第１命令を前記第１アドレスで取り込み、
前記第２アドレスを選択することに応答して、イベント・サービス・ルーチンのための第１命令を前記第２アドレスで取り込む、
ことをさらに含むことを特徴とする請求項６記載の媒体。 - 前記複数のピンが、リセット・ベクトル・ピンを含むことを特徴とする請求項６記載の媒体。
- 前記イベント・ベクトル・テーブルが、１６個のイベント・エントリを含むことを特徴とする請求項６記載の媒体。
- 前記１またはそれ以上の多重に定義されたイベント番号が、１またはそれ以上の汎用割込みに対応することを特徴とする請求項６記載の媒体。
- 複数のエントリを含むイベント・ベクトル・テーブルであって、各エントリが特定のイベント番号に対応する、イベント・サービス・ルーチン命令のためのアドレスを含む、イベント・ベクトル・テーブルと、
アドレスを受信するために適合された複数のピンと、
少なくとも１つの多重に定義されたイベント番号と一致する入力イベント番号に応答して、オーバーライド信号を出力するためのオーバーライド回路であって、前記多重に定義されたイベント番号は複数のイベントに関連している、オーバーライド回路と、
前記オーバーライド回路、前記イベント・ベクトル・テーブル、および、前記複数のピンに接続された選択回路であって、前記選択回路は前記オーバーライド信号に応答して前記複数のピンでのアドレスを選択するために動作する、選択回路と、
から構成されることを特徴とするプロセッサ。 - 前記複数のピンで前記アドレスが、多重に定義されたイベント番号を有するイベントに対応する、イベント・サービス・ルーチン内の第１命令のためのアドレスを含むことを特徴とする請求項１１記載のプロセッサ。
- 前記少なくとも１つの多重に定義されたイベント番号を格納するためのオーバーライド・レジスタをさらに含むことを特徴とする請求項１１記載のプロセッサ。
- 前記選択回路は、マルチプレクサを含むことを特徴とする請求項１１記載のプロセッサ。
- 前記多重に定義されたイベント番号が、汎用割込みに対応することを特徴とする請求項１２記載のプロセッサ。
- 前記オーバーライド・レジスタが複数の多重に定義されたイベント番号を格納するために適合され、前記オーバーライド回路が、前記入力イベント番号を前記複数の多重に定義されたイベント番号の各々と比較するために適合されることを特徴とする請求項１３記載のプロセッサ。
- 前記オーバーライド・レジスタは、少なくとも１つの前記多重に定義されたイベント番号を識別する第１のｎビット・ワードを出力するために適合され、前記オーバーライド回路は、
前記第１のｎビット・ワードおよびｎビット・イベント・ワードのビット−ワイズ・プロダクトからの第２のｎビット・ワードを生成するＡＮＤゲートと、
前記第２のｎビット・オーバーライド・ワード内のビットの合計からオーバーライド信号を生成するＯＲゲートと、
を含むことを特徴とする請求項１３記載のプロセッサ。 - 前記複数ピンが、複数のリセット・ベクトル・ピンを含むことを特徴とする請求項１１記載のプロセッサ。
- 前記オーバーライド・レジスタが、メモリ・マップ・レジスタを含むことを特徴とする請求項１３記載のプロセッサ。
- システム・コントローラと、
前記システム・コントローラに接続された複数の装置と、
前記システム・コントローラに接続されたプロセッサと、
から構成され、前記プロセッサが、
複数のエントリを含むイベント・ベクトル・テーブルであって、各エントリが、特定のイベント番号に対応する、イベント・サービス・ルーチン命令のためのアドレスを含むイベント・ベクトル・テーブルと、
前記システム・コントローラからアドレスを受信するために適合された複数のピンと、
少なくとも１つの多重に定義されたイベント番号と一致する入力イベント番号に応答してオーバーライド信号を出力するためのオーバーライド回路であって、前記多重に定義されたイベント番号は複数のイベントに関連している、オーバーライド回路と、
前記オーバーライド回路、前記イベント・ベクトル・テーブル、および、前記複数のピンに接続された選択回路であって、前記選択回路は前記オーバーライド信号に応答して前記複数のピンでのアドレスを選択するために動作する、選択回路と、
を含むことを特徴とするシステム。 - システム・コントローラに接続されたデバイス・プライオリティ・ハンドラをさらに含み、前記デバイス・プライオリティ・ハンドラが、同一のイベント番号を有する複数のデバイス間の優先順位を解決するために適合されることを特徴とする請求項２０記載のシステム。
- 少なくとも１つの多重に定義されたイベント番号を格納するためのオーバーライド・レジスタをさらに含むことを特徴とする請求項２０記載のシステム。
- 前記複数のピンで前記システム・コントローラからの前記アドレスが、多重に定義されたイベント番号を有するイベントに対応する、イベント・サービス・ルーチンのための第１アドレスを含むことを特徴とする請求項２０記載のシステム。
- スタティック・ランダム・アクセス・メモリと、
前記スタティック・ランダム・アクセス・メモリに結合したプロセッサであって、前記プロセッサは、
複数のイベント・エントリを含むイベント・ベクトル・テーブルであって、各エントリはイベントに関連すると共にアドレスを含む、イベント・ベクトル・テーブルと、
複数のピンと、
少なくとも１つの多重に定義されたイベント番号に一致する入力イベント番号に応答するオーバーライド信号を出力するイベント・ベクトル・テーブル・オーバーライド回路であって、前記多重に定義されたイベント番号は複数のイベントに関連する、イベント・ベクトル・テーブル・オーバーライド回路と、
前記オーバーライド回路、前記イベント・ベクトル・テーブル、および、前記複数のピンに接続された選択回路であって、前記選択回路は前記オーバーライド信号に応答して前記複数のピンでのアドレスを選択するために動作する、選択回路と、を含む、プロセッサと、
から構成されることを特徴とするシステム。 - イベントの発生を識別する段階と、
前記イベントに対応するイベント番号を１またはそれ以上の多重に定義されたイベント番号と比較する段階であって、前記多重に定義されたイベント番号のそれぞれは２以上のイベントと関連している、段階と、
前記１またはそれ以上の多重に定義されたイベント番号の少なくとも１つの番号と一致しない前記イベント番号に応答して、イベント・ベクトル・テーブルから前記イベント番号に対応するイベント・エントリの第１アドレスを選択する段階と、
前記１またはそれ以上の多重に定義されたイベント番号の少なくとも１つの番号と一致する前記イベント番号に応答して、コントローラによって供給された第２アドレスを選択する段階と、
から成ることを特徴とする方法。 - 多重に定義されたイベント番号を有するイベントに対応してイベント・サービス・ルーチンに第１命令のためのアドレスを供給するために動作するコントローラであって、前記多重に定義されたイベント番号は複数のイベントに関連している、コントローラと、
前記コントローラに接続されたプロセッサであって、前記プロセッサは、
複数のエントリを含むイベント・ベクトル・テーブルであって、各エントリは特定のイベント番号に対応するイベント・サービス・ルーチン命令のためのアドレスを含む、イベント・ベクトル・テーブルと、
前記多重に定義されたイベント番号に一致する入力イベント番号に応答して、オーバーライド信号を出力するオーバーライド回路と、
前記オーバーライド回路に接続された選択回路であって、前記選択回路は前記オーバーライド信号に応答して前記コントローラによって供給されたアドレスを選択するために動作する、選択回路と、
を含むことを特徴とする装置。 - 前記選択回路は、前記オーバーライド信号を受信しないことに応答して、前記イベント・ベクトル・テーブルにおけるエントリ中のアドレスを選択するために動作することを特徴とする請求項２６記載の装置。
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