JP3838083B2

JP3838083B2 - Level shift circuit

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Publication number: JP3838083B2
Application number: JP2001376401A
Authority: JP
Inventors: 中村　　浩章
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2001-12-10
Filing date: 2001-12-10
Publication date: 2006-10-25
Anticipated expiration: 2021-12-10
Also published as: JP2003179482A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力信号の信号レベルを他のレベルにシフトして出力するレベルシフト回路に関し、特に、電圧出力のレベルシフト回路及び定電流出力のレベルシフト回路に関する。
【０００２】
【従来の技術】
インバータ装置等に用いられるハーフブリッジ回路、フルブリッジ回路、三相ブリッジ回路は、既に知られているように、アーム構成（直列接続）した２つのスイッチング素子（MOSFET、IGBT、バイポーラトランジスタなど）を有し、この２つのスイッチング素子の内、電源側をハイサイド（上アーム）などと呼び、接地側をローサイド（下アーム）などと呼ぶ。一般に、この２つのスイッチング素子をオン／オフさせるドライブ回路は２つのスイッチング素子に対応して２個必要であり、ドライブ回路の動作電源も絶縁された電源が用いられている。しかし、絶縁された電源を用いると、コスト、効率、スペースの面で不利になる。そこで、ドライブ回路の動作電源を簡単に構成することができるブートストラップ方式のブリッジ回路が知られている。
【０００３】
図１３に従来のこの種のブートストラップ方式のブリッジ回路（ブリッジ回路の１アームのみ図示）を示す。図１３において、高電圧電源の電源端子ＢＢＨと高電圧電源の接地端子Ｇ２との間には、直列に接続されたハイサイド出力用スイッチング素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷが設けられている。ハイサイド出力用スイッチング素子ＨＳＷは、N型MOSFETＱ５１のドレイン−ソース間にバックゲート−ドレインのボディ−ダイオードが等価的に接続されて構成され、ローサイド出力用スイッチング素子ＬＳＷは、N型MOSFETＱ５２のドレイン−ソース間にバックゲート−ドレインのボディ−ダイオードが等価的に接続されて構成されている。
【０００４】
また、ブリッジ回路は、ハイサイド出力用スイッチング素子ＨＳＷをオン/オフさせるハイサイドドライブ回路ＨＤと、低電圧電源の電源端子ＢＢＬからの低電圧電源とローサイド制御信号入力端子ＬＴからのローサイド制御信号とによりローサイド出力用スイッチング素子ＬＳＷをオン/オフさせるローサイドドライブ回路ＬＤと、ハイサイド制御信号入力端子ＨＴからのハイサイド制御信号の信号レベルをより大きい信号レベルにシフトしてハイサイドドライブ回路ＨＤに出力するレベルシフト回路１０と、低電圧電源の電源端子ＢＢＬとハイサイドドライブ回路ＨＤの動作電源端子ＨＶＴとの間に接続されたブートストラップ用ダイオードＤ１と、ハイサイドドライブ回路ＨＤの動作電源端子ＨＶＴと出力端子ＯＵＴとの間に接続されたブートストラップ用コンデンサＣ１とを有している。ハイサイドドライブ回路ＨＤは、ブートストラップ用コンデンサＣ１の充電電流の供給とレベルシフト回路１０からの所定の信号レベルとによりハイサイド出力用スイッチング素子ＨＳＷをオン/オフさせる。
【０００５】
次にこのように構成されたブリッジ回路の動作を説明する。まず、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオンすると、出力端子ＯＵＴが接地されて、電源端子ＢＢＬから低電圧電源の電圧がブートストラップ用ダイオードＤ１を介してブートストラップ用コンデンサＣ１に印加される。このため、低電圧電源の電圧（例えば、１５Ｖ）とほぼ等しい電圧でブートストラップ用コンデンサＣ１が充電される。そして、所定の時間が経過すると、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオフする。
【０００６】
ブートストラップ用コンデンサＣ１（出力端子ＯＵＴはフローティング電位である）は、既に低電圧電源の電圧（例えば、１５Ｖ）とほぼ等しい電圧で充電されているので、ハイサイドドライブ回路ＨＤの動作電源となる。さらに、ハイサイド制御信号の動作電源は、低電圧電源である。このため、レベルシフト回路１０は、ハイサイド制御信号レベルをレベルシフトしてハイサイドドライブ回路ＨＤの制御信号レベルにさせるため、ハイサイドドライブ回路ＨＤをオン／オフでき、ハイサイド出力用スイッチング素子ＨＳＷをオン／オフすることができる。
【０００７】
次に、図１３及び図１４に示すレベルシフト回路１０の構成を説明する。図１４において、１ショットパルス回路ＳＰ１は、単安定マルチバイブレータであり、ハイサイド制御信号入力端子ＨＴからのハイサイド制御信号（入力信号）の立ち上がりエッジを検出して一定幅の１ショットパルスを生成する。ノットゲートＮＴは、入力信号を反転して反転された入力信号を１ショットパルス回路ＳＰ２に出力する。１ショットパルス回路ＳＰ２は、単安定マルチバイブレータであり、ノットゲートＮＴからの反転された入力信号の立ち上がりエッジを検出して一定幅の１ショットパルスを生成する。
【０００８】
N型MOSFETＱ１は、ゲートが１ショットパルス回路ＳＰ１の出力に接続され、ドレインが抵抗Ｒ１の一端及びフリップフロップ回路ＦＦのセット端子Ｓに接続され、ソースが接地されている。N型MOSFETＱ２は、ゲートが１ショットパルス回路ＳＰ２の出力に接続され、ドレインが抵抗Ｒ２の一端及びフリップフロップ回路ＦＦのリセット端子Ｒに接続され、ソースが接地されている。抵抗Ｒ１の他の端子、抵抗Ｒ２の他の端子及びフリップフロップＦＦは高電位が供給される高電位側端子ＨＶＴに接続されている。
【０００９】
次に、このように構成されたレベルシフト回路の動作を図１５に示すタイミングチャートを参照しながら説明する。まず、一定周期Ｔを持つパルス信号である入力信号が１ショットパルス回路ＳＰ１に入力されると、１ショットパルス回路ＳＰ１は、時刻ｔ１１において入力信号の立ち上がりエッジを検出し一定幅の１ショットパルスＰ１を生成してN型MOSFETＱ１のゲートに供給する（図１５中ではＱ１／Ｇで示す。）。このため、N型MOSFETＱ１がオンして、ドレインがほぼ接地電位になるため、フリップフロップＦＦがセットされて、ＦＦの出力Ｑ（図１５中ではＦＦ／Ｑで示す。）は、Ｈレベルとなる。
【００１０】
次に、１ショットパルス回路ＳＰ２は、時刻ｔ１３においてノットゲートＮＴで反転された入力信号の立ち下がりエッジを検出して一定幅の１ショットパルスＰ２を生成してN型MOSFETＱ２のゲートに供給する（図１５中ではＱ２／Ｇで示す。）。このため、N型MOSFETＱ２がオンして、ドレインがほぼ接地電位になるため、フリップフロップＦＦがリセットされて、ＦＦの出力Ｑは、Ｌレベルとなる。
【００１１】
このようにして、ＦＦの出力Ｑは、入力信号に同期した信号で且つ入力信号の信号レベルをより大きい信号レベルにシフトすることができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、通常、使用されているレベルシフト回路１０は、図１５に示すように、１ショットパルスＰ１，Ｐ２で動作させるため、時刻ｔ１２から時刻ｔ１３までの時間Ｔ１においては、両方のMOSFETＱ１，Ｑ２がオフ状態となる。また、フリップフロップＦＦの動作電源の基準電位（図１３では出力端子ＯＵＴの電位に相当する）が接地端子Ｇ２の接地電位に対してフローティングのため、ハイサイド出力用スイッチング素子ＨＳＷがスイッチングする毎に、フリップフロップＦＦは、急激な電圧変動（ｄｖ／ｄｔ）を受ける。即ち、前記オフ状態において、フリップフロップＦＦが急激な電圧変動（ｄｖ／ｄｔ）を受けると、フリップフロップＦＦが誤動作を起こすことがある。この誤動作を防止する対策として、ノイズフィルタＮＦをフリップフロップＦＦの入力側に設置する必要がある。このため、図１４に示すレベルシフト回路１０は高速動作には不適であった。
【００１３】
また、MOSFETＱ１，Ｑ２にはドレイン−ソース間に寄生容量Ｃ１１，Ｃ１２があるため、フリップフロップＦＦの誤動作は、この寄生容量Ｃ１１と抵抗Ｒ１との時定数及び寄生容量Ｃ１２と抵抗Ｒ２との時定数に依存する。
【００１４】
本発明は、誤動作がなく、高速動作に適したレベルシフト回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は上記課題を解決し、上記目的を達成するために以下の手段を採用した。請求項１の発明のレベルシフト回路は、低電圧電源に接続するための電源端子及び接地端子と、前記低電圧電源を動作電源とし、ハイサイド制御信号を入力するためのハイサイド制御信号入力端子と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、前記ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子と、を備えたレベルシフト回路であって、ドレインが第１の抵抗を介して前記高電位側端子に接続され、ソースが前記接地端子に接続され、ゲートが前記ハイサイド制御信号入力端子に接続された第１のN型MOSFETと、ドレインが第２の抵抗を介して前記高電位側端子に接続され、ソースが前記接地端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のN型MOSFETと、ソースが前記高電位側端子に接続され、ゲートが前記第１のN型MOSFETのドレインに接続された第１のP型MOSFETと、ソースが前記高電位側端子に接続され、ゲートが前記第２のN型MOSFETのドレインに接続された第２のP型MOSFETと、ドレインが前記第１のP型MOSFETのドレインに接続され、ソースが低電位側端子に接続され、ゲートが前記第２のP型MOSFETのドレインに接続された第３のN型MOSFETと、ドレインが前記第２のP型MOSFETのドレインと前記ハイサイドドライブ信号出力端子とに接続され、ソースが前記低電位側端子に接続され、ゲートが前記第１のP型MOSFETのドレインに接続された第４のN型MOSFETと、を備えたことを特徴とする。
【００１６】
請求項１の発明によれば、ハイサイド制御信号がＨレベルのときには、第１のN型MOSFET、第１のP型MOSFET及び第４のN型MOSFETがオンし、第２のN型MOSFET、第２のP型MOSFET及び第３のN型MOSFETがオフする。このため、出力信号はＬレベルとなる。また、ハイサイド制御信号がＬレベルのときには、第１のN型MOSFET、第１のP型MOSFET及び第４のN型MOSFETがオフし、第２のN型MOSFET、第２のP型MOSFET及び第３のN型MOSFETがオンする。このため、出力信号はＨレベルとなる。従って、パルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのMOSFETが必ずオンしているため、両方のMOSFETが共にオフ状態となることがない。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００１７】
請求項２の発明のレベルシフト回路は、低電圧電源に接続するための電源端子及び接地端子と、前記低電圧電源を動作電源とし、ハイサイド制御信号を入力するためのハイサイド制御信号入力端子と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、前記ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子と、を備えたレベルシフト回路であって、ソースが前記接地端子に接続され、ゲートが前記ハイサイド制御信号入力端子に接続された第１のN型MOSFETと、ソースが前記接地端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のN型MOSFETと、一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第１のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続され、他方のP型MOSFETのドレインが前記ハイサイドドライブ信号出力端子に接続された第１のカレントミラー回路と、一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第２のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続された第２のカレントミラー回路と、一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第２のカレントミラー回路内の他方のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続され、他方のN型MOSFETのドレインが前記ハイサイドドライブ信号出力端子に接続された第３のカレントミラー回路と、を備えたことを特徴とする。
【００１８】
請求項２の発明によれば、ハイサイド制御信号がＨレベルのときには、第１のN型MOSFET及び第１のカレントミラー回路がオンし、第２のN型MOSFET、第２のカレントミラー回路及び第３のカレントミラー回路がオフする。このため、出力信号はＨレベルとなる。また、ハイサイド制御信号がＬレベルのときには、第１のN型MOSFET及び第１のカレントミラー回路がオフし、第２のN型MOSFET、第２のカレントミラー回路及び第３のカレントミラー回路がオンする。このため、出力信号はＬレベルとなる。即ち、どちらかのカレントミラー回路が必ずオンしているため、両方のカレントミラー回路が共にオフ状態となることがない。従って、請求項１の効果と同様な効果が得られる。
【００１９】
請求項３の発明のレベルシフト回路は、ロジック電源に接続するための電源端子及び接地端子と、前記ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子と、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子とを備えたレベルシフト回路であって、ソースが前記電源端子に接続され、ゲートが前記ローサイド制御信号入力端子に接続され、ドレインが第１の抵抗を介して前記低電位側端子に接続された第１のP型MOSFETと、ソースが前記電源端子に接続され、ゲートがノットゲートを介して前記ローサイド制御信号入力端子に接続され、ドレインが第２の抵抗を介して前記低電位側端子に接続された第２のP型MOSFETと、ソースが前記低電位側端子に接続され、ゲートが前記第１のP型MOSFETのドレインに接続された第１のN型MOSFETと、ソースが前記低電位側端子に接続され、ゲートが前記第２のP型MOSFETのドレインに接続され、ドレインが前記ローサイドドライブ信号出力端子に接続された第２のN型MOSFETと、ソースが前記高電位側端子に接続され、ゲートが前記ローサイドドライブ信号出力端子に接続され、ドレインが前記第１のN型MOSFETのドレインに接続された第３のP型MOSFETと、ソースが前記高電位側端子に接続され、ゲートが前記第３のP型MOSFETのドレインに接続され、ドレインが前記ローサイドドライブ信号出力端子に接続された第４のP型MOSFETと、を備えたことを特徴とする。
【００２０】
請求項３の発明によれば、ローサイド制御信号がＬレベルのときには、第１のP型MOSFET、第１のN型MOSFET及び第４のP型MOSFETがオンし、第２のP型MOSFET、第２のN型MOSFET及び第３のP型MOSFETがオフする。このため、出力信号はＨレベルとなる。また、ローサイド制御信号がＨレベルのときには、第１のP型MOSFET、第１のN型MOSFET及び第４のP型MOSFETがオフし、第２のP型MOSFET、第２のN型MOSFET及び第３のP型MOSFETがオンする。このため、出力信号はＬレベルとなる。従って、請求項１の効果と同様な効果が得られる。
【００２１】
請求項４の発明は、ロジック電源に接続するための電源端子及び接地端子と、前記ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子と、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子とを備えたレベルシフト回路であって、ソースが前記電源端子に接続され、ゲートが前記ローサイド制御信号入力端子に接続された第１のP型MOSFETと、ソースが前記電源端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のP型MOSFETと、一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第１のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続された第１のカレントミラー回路と、一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第２のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続され、他方のN型MOSFETのドレインが前記ローサイドドライブ出力端子に接続された第２のカレントミラー回路と、一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第１のカレントミラー回路内の他方のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続され、他方のP型MOSFETのドレインが前記ローサイドドライブ信号出力端子に接続された第３のカレントミラー回路と、を備えたことを特徴とする。
【００２２】
請求項４の発明によれば、ローサイド制御信号がＨレベルのときには、第２のP型MOSFET及び第２のカレントミラー回路がオンし、第１のP型MOSFET、第１のカレントミラー回路及び第３のカレントミラー回路がオフする。このため、出力信号はＬレベルとなる。また、ローサイド制御信号がＬレベルのときには、第２のP型MOSFET及び第２のカレントミラー回路がオフし、第１のP型MOSFET、第１のカレントミラー回路及び第３のカレントミラー回路がオンする。このため、出力信号はＨレベルとなる。従って、請求項２の効果と同様な効果が得られる。
【００２３】
請求項５の発明は、請求項１又は請求項２記載のレベルシフト回路において、前記第１のN型MOSFETのソースと前記接地端子との間に第１の定電流回路を設け、前記第２のN型MOSFETのソースと前記接地端子との間に第２の定電流回路を設けたことを特徴とする。請求項６の発明は、請求項３又は請求項４記載のレベルシフト回路において、前記第１のP型MOSFETのソースと前記電源端子との間に第１の定電流回路を設け、前記第２のP型MOSFETのソースと前記電源端子との間に第２の定電流回路を設けたことを特徴とする。請求項７の発明は、請求項１乃至請求項６のいずれか１項記載のレベルシフト回路において、半導体集積回路としてモノリシック形成されていることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明のレベルシフト回路の実施の形態を図面を参照して詳細に説明する。
【００２５】
（第１の実施の形態）
図１は第１の実施の形態に係るレベルシフト回路を示す構成図である。このレベルシフト回路１は、入力信号の信号レベルをより大きいレベルにシフトして電圧で出力することを特徴とし、低電圧電源に接続される電源端子ＢＢＬ及び接地端子Ｇ１と、低電圧電源を動作電源とし、ハイサイド制御信号を入力するハイサイド制御信号入力端子ＨＴと、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続する高電位側端子ＢＨ及び低電位側端子ＢＬと、ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子ＯＵＴ１とを備えている。低電圧電源は、例えば、１５Ｖである。
【００２６】
また、N型MOSFETＱ１は、ドレインが抵抗Ｒ１を介して高電位側端子ＢＨに接続され、ソースが定電流回路ＣＣ１を介して接地端子Ｇ１に接続され、ゲートがハイサイド制御信号入力端子ＨＴに接続されている。定電流回路ＣＣ１は、N型MOSFETＱ１に定電流を流す。
【００２７】
N型MOSFETＱ２は、ドレインが抵抗Ｒ２を介して高電位側端子ＢＨに接続され、ソースが定電流回路ＣＣ２を介して接地端子Ｇ１に接続され、ゲートがノットゲートＮＴを介してハイサイド制御信号入力端子ＨＴに接続されている。ノットゲートＮＴは、ハイサイド制御信号入力端子ＨＴからのハイサイド制御信号を反転させる。定電流回路ＣＣ２は、N型MOSFETＱ２に定電流を流す。
【００２８】
P型MOSFETＱ３は、ソースが高電位側端子ＢＨに接続され、ゲートがN型MOSFETＱ１のドレイン及び抵抗Ｒ１の一端に接続されている。P型MOSFETＱ４は、ソースが高電位側端子ＢＨに接続され、ゲートがN型MOSFETＱ２のドレイン及び抵抗Ｒ２の一端に接続されている。
【００２９】
N型MOSFETＱ５は、ドレインがP型MOSFETＱ３のドレインに接続され、ソースが低電位側端子ＢＬに接続され、ゲートがP型MOSFETＱ４のドレインに接続されている。N型MOSFETＱ６は、ドレインがP型MOSFETＱ４のドレインとハイサイドドライブ信号出力端子ＯＵＴ１とに接続され、ソースが低電位側端子ＢＬに接続され、ゲートがP型MOSFETＱ３のドレインに接続されている。
【００３０】
次にこのように構成された第１の実施の形態のレベルシフト回路の動作を図２のタイミングチャートを参照しながら説明する。図２中のＱ１／Ｄ，Ｑ２／Ｄ，Ｑ３／Ｄ，Ｑ４／Ｄ，Ｑ５／Ｄ，Ｑ６／Ｄは、MOSFETのドレイン電圧を示している。
【００３１】
まず、ハイサイド制御信号である入力信号が時刻ｔ０でＨレベルとなると、N型MOSFETＱ１がオンし、高電位側端子ＢＨ→抵抗Ｒ１→N型MOSFETＱ１→定電流回路ＣＣ１→接地に電流が流れる。このため、N型MOSFETＱ１のドレインがほぼＬレベルとなる。すると、P型MOSFETＱ３がオンするため、P型MOSFETＱ３のドレインはＨレベルとなる。このＨレベルがN型MOSFETＱ６のゲートに印加されるため、N型MOSFETＱ６がオンする。このため、N型MOSFETＱ６のドレインはＬレベルとなる。従って、出力端子ＯＵＴ１からの出力信号はＬレベルとなる。
【００３２】
一方、入力信号が時刻ｔ０でＨレベルとなると、N型MOSFETＱ２は、ノットゲートＮＴからのＬレベルによりオフするため、N型MOSFETＱ２には電流が流れず、N型MOSFETＱ２のドレインはＨレベルとなる。このため、P型MOSFETＱ４のゲートはＨレベルのため、P型MOSFETＱ４はオフとなり、また、P型MOSFETＱ４のドレインがＬレベルのため、N型MOSFETＱ５のゲートがＬレベルとなり、N型MOSFETＱ５はオフとなる。
【００３３】
次に、入力信号が時刻ｔ１でＬレベルとなると、N型MOSFETＱ２がオンし、高電位側端子ＢＨ→抵抗Ｒ２→N型MOSFETＱ２→定電流回路ＣＣ２→接地に電流が流れる。このため、N型MOSFETＱ２のドレインがほぼＬレベルとなる。すると、P型MOSFETＱ４がオンするため、P型MOSFETＱ４のドレインはＨレベルとなる。従って、出力端子ＯＵＴ１からの出力信号ＯＵＴはＨレベルとなる。このＨレベルがN型MOSFETＱ５のゲートに印加されるため、N型MOSFETＱ５がオンする。
【００３４】
一方、入力信号が時刻ｔ１でＬレベルとなると、N型MOSFETＱ１は、オフするため、N型MOSFETＱ１には電流が流れず、N型MOSFETＱ１のドレインはＨレベルとなる。このため、P型MOSFETＱ３のゲートはＨレベルのため、P型MOSFETＱ３はオフとなり、また、P型MOSFETＱ３のドレインがＬレベルのため、N型MOSFETＱ６のゲートがＬレベルとなり、N型MOSFETＱ６はオフとなる。
【００３５】
このように第１の実施の形態によれば、入力信号の信号レベルをより大きいレベルにシフトして電圧で出力することができる。また、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのMOSFETが必ずオンしているため、両方のMOSFETが共にオフ状態となることがない。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００３６】
図３は第１の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。図３に示すブリッジ回路は、図１に示すレベルシフト回路１と、直列に接続されたハイサイド出力用スイッチング素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷと、ハイサイドドライブ回路ＨＤと、ローサイドドライブ回路ＬＤと、ブートストラップ用ダイオードＤ１、ブートストラップ用コンデンサＣ１とを有している。即ち、図３に示すブリッジ回路は、図１３に示すブリッジ回路に類似しており、図１３に示すレベルシフト回路１０に代えて図３に示すレベルシフト回路１を用いた点が異なるのみで、その他の構成は同一構成であるので、同一部分には同一符号を付しその詳細な説明は省略する。
【００３７】
このような図３に示す構成のブリッジ回路によれば、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオンすると、出力端子ＯＵＴが接地されて、電源端子ＢＢＬから低電圧電源の電圧がブートストラップ用ダイオードＤ１を介してブートストラップ用コンデンサＣ１に印加される。このため、低電圧電源の電圧（例えば、１５Ｖ）とほぼ等しい電圧でブートストラップ用コンデンサＣ１が充電される。そして、所定の時間が経過すると、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオフする。
【００３８】
次に、レベルシフト回路１は、ハイサイド制御信号をレベルシフトしてハイサイドドライブ回路ＨＤをオンさせるので、ハイサイド出力用スイッチング素子ＨＳＷのゲート・ソース間電圧が順バイアスされて、ハイサイド出力用スイッチング素子ＨＳＷをオンすることができる。
【００３９】
このようにブリッジ回路にレベルシフト回路１を用いているので、誤動作がなく、高速動作に適したブリッジ回路を提供することができる。
【００４０】
（第２の実施の形態）
図４は第２の実施の形態に係るレベルシフト回路を示す構成図である。このレベルシフト回路１ａは、入力信号の信号レベルをより大きいレベルにシフトして定電流で出力することを特徴とし、低電圧電源に接続される電源端子ＢＢＬ及び接地端子Ｇ１と、低電圧電源を動作電源とし、ハイサイド制御信号を入力するハイサイド制御信号入力端子ＨＴと、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続する高電位側端子ＢＨ及び低電位側端子ＢＬと、ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子ＯＵＴ１とを備えている。
【００４１】
また、N型MOSFETＱ１は、ソースが定電流回路ＣＣ１を介して接地端子Ｇ１に接続され、ゲートがハイサイド制御信号入力端子ＨＴに接続されている。N型MOSFETＱ２は、ソースが定電流回路ＣＣ２を介して接地端子Ｇ１に接続され、ゲートがノットゲートＮＴを介してハイサイド制御信号入力端子ＨＴに接続されている。
【００４２】
P型MOSFETＱ７は、ソースが高電位側端子ＢＨに接続され、ゲートとドレインとを短絡してN型MOSFETＱ１のドレインに接続されている。P型MOSFETＱ８は、ソースがP型MOSFETＱ７のソースに接続され、ゲートがP型MOSFETＱ７のゲートに接続されている。P型MOSFETＱ７とP型MOSFETＱ８とは、カレントミラー回路を構成している。
【００４３】
P型MOSFETＱ９は、ソースが高電位側端子ＢＨに接続され、ゲートとドレインとを短絡してN型MOSFETＱ２のドレインに接続されている。P型MOSFETＱ１０は、ソースが高電位側端子ＢＨに接続され、ゲートがP型MOSFETＱ９のゲートに接続されている。P型MOSFETＱ９とP型MOSFETＱ１０とは、カレントミラー回路を構成している。
【００４４】
N型MOSFETＱ１１は、ソースが低電位側端子ＢＬに接続され、ゲートとドレインとを短絡してP型MOSFETＱ１０のドレインに接続されている。N型MOSFETＱ１２は、ソースがN型MOSFETＱ１１のソースに接続され、ゲートがN型MOSFETＱ１１のゲートに接続され、ドレインがP型MOSFETＱ８のドレインとハイサイドドライブ信号出力端子ＯＵＴ１とに接続されている。N型MOSFETＱ１１とN型MOSFETＱ１２とは、カレントミラー回路を構成している。
【００４５】
次にこのように構成された第２の実施の形態のレベルシフト回路の動作を図５のタイミングチャートを参照しながら説明する。図５中のＱ１／Ｄ，Ｑ２／Ｄ，Ｑ８／Ｄ，Ｑ１０／Ｄ，Ｑ１２／Ｄは、MOSFETのドレイン電圧を示している。
【００４６】
まず、ハイサイド制御信号である入力信号が時刻ｔ０でＨレベルとなると、N型MOSFETＱ１がオンするため、N型MOSFETＱ１のドレインがＬレベルとなり、このＬレベルがP型MOSFETＱ７，P型MOSFETＱ８の各ゲートに印加される。このため、P型MOSFETＱ７，P型MOSFETＱ８で構成するカレントミラー回路がオンし、P型MOSFETＱ８のドレインはＨレベルとなる。従って、出力端子ＯＵＴ１からの出力信号はＨレベルとなる。この場合には、定電流を供給（ソース電流）する出力信号となる。
【００４７】
一方、入力信号が時刻ｔ０でＨレベルとなると、N型MOSFETＱ２は、ノットゲートＮＴからのＬレベルによりオフするため、N型MOSFETＱ２には電流が流れず、N型MOSFETＱ２のドレインはＨレベルとなる。このため、P型MOSFETＱ９，P型MOSFETＱ１０のゲートはＨレベルのため、P型MOSFETＱ９，P型MOSFETＱ１０で構成するカレントミラー回路はオフとなる。このため、N型MOSFETＱ１１，N型MOSFETＱ１２で構成するカレントミラー回路がオフである。
【００４８】
次に、入力信号が時刻ｔ１でＬレベルとなると、N型MOSFETＱ２がオンするため、N型MOSFETＱ２のドレインがほぼＬレベルとなり、このＬレベルがP型MOSFETＱ９，P型MOSFETＱ１０の各ゲートに印加される。このため、P型MOSFETＱ９，P型MOSFETＱ１０で構成するカレントミラー回路がオンし、P型MOSFETＱ１０のドレインはＨレベルとなる。このＨレベルがN型MOSFETＱ１１，N型MOSFETＱ１２のゲートに印加されると、N型MOSFETＱ１１，N型MOSFETＱ１２で構成するカレントミラー回路がオンする。このため、出力端子ＯＵＴ１は低電位側端子ＢＬに接続されるため、出力端子ＯＵＴ１からの出力信号はＬレベルとなる。この場合には、定電流を受給（シンク電流）する出力信号となる。
【００４９】
一方、入力信号が時刻ｔ１でＬレベルとなると、N型MOSFETＱ１は、オフするため、N型MOSFETＱ１には電流が流れず、N型MOSFETＱ１のドレインはＨレベルとなる。このため、P型MOSFETＱ７，P型MOSFETＱ８のゲートはＨレベルのため、P型MOSFETＱ７，P型MOSFETＱ８で構成するカレントミラー回路はオフとなる。
【００５０】
このように第２の実施の形態によれば、入力信号の信号レベルをより大きいレベルにシフトして定電流で出力することができる。また、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、P型MOSFETＱ７及びP型MOSFETＱ８からなるカレントミラー回路と、P型MOSFETＱ９及びP型MOSFETＱ１０からなるカレントミラー回路とのどちらかのカレントミラー回路が必ずオンしているため、両方のカレントミラー回路が共にオフ状態となることがない。このため、各カレントミラー回路が、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各カレントミラー回路が誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００５１】
図６は第２の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。図６に示すブリッジ回路は、図４に示すレベルシフト回路１ａと、直列に接続されたハイサイド出力用スイッチング素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷと、ハイサイドドライブ回路ＨＤと、ローサイドドライブ回路ＬＤと、ブートストラップ用ダイオードＤ１、ブートストラップ用コンデンサＣ１とを有している。即ち、図６に示すブリッジ回路は、図１３に示すブリッジ回路に類似しており、図１３に示すレベルシフト回路１０に代えて図４に示すレベルシフト回路１ａを用いた点が異なるのみで、その他の構成は同一構成であるので、同一部分には同一符号を付しその詳細な説明は省略する。
【００５２】
このような図６に示す構成のブリッジ回路によれば、図３に示すブリッジ回路の動作と同様な動作が行われ、また、ブリッジ回路にレベルシフト回路１ａを用いているので、誤動作がなく、高速動作に適したブリッジ回路を提供することができる。
【００５３】
（第３の実施の形態）
図７は第３の実施の形態に係るレベルシフト回路を示す構成図である。このレベルシフト回路３は、入力信号の信号レベルをより小さいレベルにシフトして電圧で出力することを特徴とし、ロジック電源に接続するための電源端子ＬＯＢと接地端子Ｇ１と、ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子ＬＴと、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子ＣＢ及び低電位側端子−Ｂと、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子ＯＵＴ２とを備えている。
【００５４】
また、P型MOSFETＱ２１は、ソースが定電流回路ＣＣ１を介して電源端子ＬＯＢに接続され、ゲートがローサイド制御信号入力端子ＬＴに接続され、ドレインが抵抗Ｒ１を介して低電位側端子−Ｂに接続されている。P型MOSFETＱ２２は、ソースが定電流回路ＣＣ２を介して電源端子ＬＯＢに接続され、ゲートがノットゲートＮＴを介してローサイド制御信号入力端子ＬＴに接続され、ドレインが抵抗Ｒ２を介して低電位側端子−Ｂに接続されている。
【００５５】
N型MOSFETＱ２３は、ソースが低電位側端子−Ｂに接続され、ゲートがP型MOSFETＱ２１のドレインに接続されている。N型MOSFETＱ２４は、ソースが低電位側端子−Ｂに接続され、ゲートがP型MOSFETＱ２２のドレインに接続され、ドレインがローサイドドライブ信号出力端子ＯＵＴ２に接続されている。
【００５６】
P型MOSFETＱ２５は、ソースが高電位側端子ＣＢに接続され、ゲートがローサイドドライブ信号出力端子ＯＵＴ２に接続され、ドレインがN型MOSFETＱ２３のドレインに接続されている。P型MOSFETＱ２６は、ソースが高電位側端子ＣＢに接続され、ゲートがP型MOSFETＱ２５のドレインに接続され、ドレインがローサイドドライブ信号出力端子ＯＵＴ２に接続されている。
【００５７】
次にこのように構成された第３の実施の形態のレベルシフト回路の動作を図８のタイミングチャートを参照しながら説明する。図８中のＱ２１／Ｄ，Ｑ２２／Ｄ，Ｑ２３／Ｄ，Ｑ２４／Ｄ，Ｑ２５／Ｄ，Ｑ２６／Ｄは、MOSFETのドレイン電圧を示している。
【００５８】
まず、ローサイド制御信号である入力信号が時刻ｔ０でＨレベルとなると、ノットゲートＮＴからのＬレベルにより、P型MOSFETＱ２２がオンし、電源端子ＬＯＢ→定電流回路ＣＣ２→P型MOSFETＱ２２→抵抗Ｒ２→低電位側端子−Ｂに電流が流れる。このため、P型MOSFETＱ２２のドレインがＨレベルとなる。このＨレベルがN型MOSFETＱ２４のゲートに印加されて、N型MOSFETＱ２４がオンする。このため、N型MOSFETＱ２４のドレインはＬレベルとなる。従って、出力端子ＯＵＴ２からの出力信号はＬレベルとなる。このとき、P型MOSFETＱ２５のベースにはＬレベルが印加されるため、P型MOSFETＱ２５はオンする。
【００５９】
一方、入力信号が時刻ｔ０でＨレベルとなると、P型MOSFETＱ２１は、オフするため、P型MOSFETＱ２１には電流が流れず、P型MOSFETＱ２１のドレインはＬレベルとなる。このため、N型MOSFETＱ２３のゲートはＬレベルとなり、N型MOSFETＱ２３がオフし、N型MOSFETＱ２３のドレインはＨレベルとなる。このＨレベルがP型MOSFETＱ２６のゲートに印加されるため、P型MOSFETＱ２６もオフする。
【００６０】
次に、入力信号が時刻ｔ１でＬレベルとなると、P型MOSFETＱ２１がオンし、電源端子ＬＯＢ→定電流回路ＣＣ１→P型MOSFETＱ２１→抵抗Ｒ１→低電位側端子−Ｂに電流が流れる。このため、P型MOSFETＱ２１のドレインがＨレベルとなる。このＨレベルがN型MOSFETＱ２３のゲートに印加されて、N型MOSFETＱ２３がオンする。このため、P型MOSFETＱ２６のゲートはＬレベルとなり、P型MOSFETＱ２６がオンする。このため、出力端子ＯＵＴ２からの出力信号はＨレベルとなる。このＨレベルがP型MOSFETＱ２５のゲートに印加されるため、P型MOSFETＱ２５はオフとなる。
【００６１】
一方、入力信号が時刻ｔ１でＬレベルとなると、P型MOSFETＱ２２は、オフするため、P型MOSFETＱ２２には電流が流れず、P型MOSFETＱ２２のドレインはＬレベルとなる。このため、N型MOSFETＱ２４のゲートがＬレベルとなり、N型MOSFETＱ２４はオフとなり、N型MOSFETＱ２４のドレインはＨレベルとなる。
【００６２】
このように第３の実施の形態によれば、入力信号の信号レベルをより小さいレベルにシフトして電圧で出力することができる。また、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのMOSFETが必ずオンしているため、両方のMOSFETが共にオフ状態となることがない。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００６３】
図９は第３の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。図９に示すブリッジ回路は、２電源を用いて２つのスイッチング素子をオン／オフするもので、正電源（例えば＋１００Ｖ）が供給される正電源端子ＢＢと、負電源（例えば−１００Ｖ）が供給される負電源端子−ＢＢと、図７に示すレベルシフト回路３とを有している。ハイサイド出力用スイッチング素子ＨＳＷは、正電源端子ＢＢと出力端子ＯＵＴとに接続され、ローサイド出力用スイッチング素子ＬＳＷは、出力端子ＯＵＴと負電源端子−ＢＢとに接続されている。
【００６４】
ローサイドドライブ回路ＬＤは、高電位側端子ＣＢから電源を受け且つレベルシフト回路３の出力端子ＯＵＴ２からの出力信号の入力によりローサイド出力用スイッチング素子ＬＳＷをオン／オフさせる。レベルシフト回路１は、レベルシフト回路３からの出力信号の信号レベルをより大きいレベルにシフトしてその信号をハイサイドドライブ回路ＨＤに出力する。出力端子ＯＵＴとハイサイドドライブ回路ＨＤの動作電源端子との間にはブートストラップ用コンデンサＣ１が接続され、高電位側端子ＣＢとハイサイドドライブ回路ＨＤの動作電源端子との間にはブートストラップ用ダイオードＤ１が接続されている。
【００６５】
このような図９に示す構成のブリッジ回路によれば、まず、レベルシフト回路３からの出力信号がローサイドドライブ回路ＬＤに供給されると、ローサイドドライブ回路ＬＤが作動してローサイド出力用スイッチング素子ＬＳＷがオンする。すると、出力端子ＯＵＴが負電源端子−ＢＢに接続されて、ブートストラップ用コンデンサＣ１の出力端子ＯＵＴ側が負電源の電圧（例えば−１００Ｖ）となる。
【００６６】
次に、高電位側端子ＣＢから低電圧電源の電圧（例えば１０Ｖ）がブートストラップ用ダイオードＤ１を介してブートストラップ用コンデンサＣ１に印加される。このため、高電位側端子ＣＢと負電源端子−ＢＢとの間に印加された電圧（例えば１０Ｖ）とほぼ等しい電圧でブートストラップ用コンデンサＣ１が充電される。そして、所定の時間が経過すると、ローサイドドライブ回路ＬＤによりローサイド出力用スイッチング素子ＬＳＷがオフする。
【００６７】
次に、レベルシフト回路１は、レベルシフト回路３からの出力信号レベルを高いレベルにシフトしてハイサイドドライブ回路ＨＤをオンさせるので、ハイサイド出力用スイッチング素子ＨＳＷのゲート・ソース間電圧が順バイアスされて、ハイサイド出力用スイッチング素子ＨＳＷをオンすることができる。
【００６８】
このように、レベルシフト回路３が、入力信号のレベルを低いレベルにシフトして出力しローサイドドライブ回路ＬＤを動作させ、レベルシフト回路１が、入力信号のレベルを高いレベルにシフトして出力しハイサイドドライブ回路ＨＤを動作させることができる。即ち、ブリッジ回路に、ローサイドドライブ回路用のレベルシフト回路３とハイサイドドライブ回路用のレベルシフト回路１とを用いているので、誤動作がなく、しかも高速動作に適した２電源方式のブリッジ回路を提供することができる。
【００６９】
（第４の実施の形態）
図１０は第４の実施の形態に係るレベルシフト回路を示す構成図である。このレベルシフト回路３ａは、入力信号の信号レベルをより小さいレベルにシフトして定電流で出力することを特徴とし、ロジック電源に接続するための電源端子ＬＯＢと接地端子Ｇ１と、ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子ＬＴと、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子ＣＢ及び低電位側端子−Ｂと、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子ＯＵＴ２とを備えている。
【００７０】
また、P型MOSFETＱ２１は、ソースが定電流回路ＣＣ１を介して電源端子ＬＯＢに接続され、ゲートがローサイド制御信号入力端子ＬＴに接続されている。P型MOSFETＱ２２は、ソースが定電流回路ＣＣ２を介して電源端子ＬＯＢに接続され、ゲートがノットゲートＮＴを介してローサイド制御信号入力端子ＬＴに接続されている。
【００７１】
N型MOSFETＱ２７は、ソースが低電位側端子−Ｂに接続され、ゲートとドレインとを短絡してP型MOSFETＱ２１のドレインに接続されている。N型MOSFETＱ２８は、ソースが低電位側端子−Ｂに接続され、ゲートがN型MOSFETＱ２７のゲートに接続されている。N型MOSFETＱ２７とN型MOSFETＱ２８とは、カレントミラー回路を構成している。
【００７２】
N型MOSFETＱ２９は、ソースが低電位側端子−Ｂに接続され、ゲートとドレインとを短絡してP型MOSFETＱ２２のドレインに接続されている。N型MOSFETＱ３０は、ソースが低電位側端子−Ｂに接続され、ゲートがN型MOSFETＱ２９のゲートに接続され、ドレインがローサイドドライブ信号出力端子ＯＵＴ２に接続されている。N型MOSFETＱ２９とN型MOSFETＱ３０とは、カレントミラー回路を構成している。
【００７３】
P型MOSFETＱ３１は、ソースが高電位側端子ＣＢに接続され、ゲートとドレインとを短絡してN型MOSFETＱ２８のドレインに接続されている。P型MOSFETＱ３２は、ソースが高電位側端子ＣＢに接続され、ゲートがP型MOSFETＱ３１のゲートに接続され、ドレインがローサイドドライブ信号出力端子ＯＵＴ２に接続されている。P型MOSFETＱ３１とP型MOSFETＱ３２とは、カレントミラー回路を構成している。
【００７４】
次にこのように構成された第４の実施の形態のレベルシフト回路の動作を図１１のタイミングチャートを参照しながら説明する。図１１中のＱ２１／Ｄ，Ｑ２２／Ｄ，Ｑ２８／Ｄ，Ｑ３０／Ｄ，Ｑ３２／Ｄは、MOSFETのドレイン電圧を示している。
【００７５】
まず、ローサイド制御信号である入力信号が時刻ｔ０でＨレベルとなると、ノットゲートＮＴからのＬレベルによりP型MOSFETＱ２２がオンするため、P型MOSFETＱ２２のドレインがＨレベルとなり、このＨレベルがN型MOSFETＱ２９，N型MOSFETＱ３０の各ゲートに印加される。このため、N型MOSFETＱ２９，N型MOSFETＱ３０で構成するカレントミラー回路がオンし、N型MOSFETＱ３０のドレインはＬレベルとなる。従って、出力端子ＯＵＴ２からの出力信号はＬレベルとなる。
【００７６】
一方、入力信号が時刻ｔ０でＨレベルとなると、P型MOSFETＱ２１は、オフするため、N型MOSFETＱ２７，N型MOSFETＱ２８のゲートはＬレベルとなり、N型MOSFETＱ２７，N型MOSFETＱ２８で構成するカレントミラー回路はオフとなる。このため、P型MOSFETＱ３１，P型MOSFETＱ３２で構成するカレントミラー回路がオフである。
【００７７】
次に、入力信号が時刻ｔ１でＬレベルとなると、P型MOSFETＱ２１がオンするため、P型MOSFETＱ２１のドレインがＨレベルとなり、このＨレベルがN型MOSFETＱ２７，N型MOSFETＱ２８の各ゲートに印加される。このため、N型MOSFETＱ２７，N型MOSFETＱ２８で構成するカレントミラー回路がオンし、N型MOSFETＱ２８のドレインはＬレベルとなる。このＬレベルがP型MOSFETＱ３１，P型MOSFETＱ３２のゲートに印加されると、P型MOSFETＱ３１，P型MOSFETＱ３２で構成するカレントミラー回路がオンする。このため、出力端子ＯＵＴ２からの出力信号はＨレベルとなる。
【００７８】
一方、入力信号が時刻ｔ１でＬレベルとなると、P型MOSFETＱ２２は、ノットゲートＮＴからのＨレベルによりオフするため、P型MOSFETＱ２２には電流が流れず、P型MOSFETＱ２２のドレインはＬレベルとなる。このため、N型MOSFETＱ２９，N型MOSFETＱ３０のゲートはＬレベルのため、N型MOSFETＱ２９，N型MOSFETＱ３０で構成するカレントミラー回路はオフとなる。
【００７９】
このように第４の実施の形態によれば、入力信号の信号レベルをより小さいレベルにシフトして出力することができる。また、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのカレントミラー回路が必ずオンしているため、両方のカレントミラー回路が共にオフ状態となることがない。このため、各カレントカラー回路が、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各カレントミラー回路が誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００８０】
図１２は第４の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。図１２に示すブリッジ回路は、２電源を用いて２つのスイッチング素子をオン／オフするもので、正電源端子ＢＢと、負電源端子−ＢＢと、図１０に示すレベルシフト回路３ａと、直列に接続されたハイサイド出力用スイッチング素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷと、ハイサイドドライブ回路ＨＤと、ローサイドドライブ回路ＬＤと、ブートストラップ用ダイオードＤ１、ブートストラップ用コンデンサＣ１、レベルシフト回路１ａとを有している。
【００８１】
即ち、図１２に示すブリッジ回路は、図９に示すブリッジ回路に類似しており、図１に示すレベルシフト回路１に代えて図４に示すレベルシフト回路１ａを用いるとともに、図７に示すレベルシフト回路３に代えて図１０に示すレベルシフト回路３ａを用いた点が異なるのみで、その他の構成は同一構成であるので、同一部分には同一符号を付しその詳細な説明は省略する。
【００８２】
このような図１２に示す構成のブリッジ回路によれば、図９に示すブリッジ回路の動作と同様な動作が行われ、レベルシフト回路３ａが、入力信号のレベルを低いレベルにシフトして出力しローサイドドライブ回路ＬＤを動作させ、レベルシフト回路１ａが、入力信号のレベルを高いレベルにシフトして出力しハイサイドドライブ回路ＨＤを動作させることができる。即ち、ブリッジ回路に、ローサイドドライブ回路用のレベルシフト回路３ａとハイサイドドライブ回路用のレベルシフト回路１ａとを用いているので、誤動作がなく、しかも高速動作に適した２電源方式のブリッジ回路を提供することができる。
【００８３】
なお、第１の実施の形態のレベルシフト回路乃至第４の実施の形態のレベルシフト回路の各回路は、シリコンチップ上に一体構造として回路を構成したモノリシック集積回路により形成することもできる。即ち、回路の集積化を図るため、回路を小型化及び軽量化することができる。
【００８４】
【発明の効果】
請求項１及び請求項３の発明によれば、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのMOSFETが必ずオンしているため、両方のMOSFETが共にオフ状態となることがない。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００８５】
請求項２及び請求項４の発明によれば、従来のようなパルス変換を行うことなくしかもフリップフロップも用いることなく、どちらかのカレントミラー回路が必ずオンしているため、両方のカレントミラー回路が共にオフ状態となることがない。このため、各カレントミラー回路が、急激な電圧変動（ｄｖ／ｄｔ）を受けても、各カレントミラー回路が誤動作を起こすことがなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動作に適したレベルシフト回路を提供することができる。
【００８６】
請求項５及び請求項６の発明によれば、N型MOSFETやP型MOSFETに定電流を流すことができる。請求項７の発明によれば、レベルシフト回路をモノリシック集積回路で形成することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るレベルシフト回路を示す構成図である。
【図２】第１の実施の形態に係るレベルシフト回路の各部における信号のタイミングチャートである。
【図３】第１の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。
【図４】第２の実施の形態に係るレベルシフト回路を示す構成図である。
【図５】第２の実施の形態に係るレベルシフト回路の各部における信号のタイミングチャートである。
【図６】第２の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。
【図７】第３の実施の形態に係るレベルシフト回路を示す構成図である。
【図８】第３の実施の形態に係るレベルシフト回路の各部における信号のタイミングチャートである。
【図９】第３の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。
【図１０】第４の実施の形態に係るレベルシフト回路を示す構成図である。
【図１１】第４の実施の形態に係るレベルシフト回路の各部における信号のタイミングチャートである。
【図１２】第４の実施の形態に係るレベルシフト回路を用いたブリッジ回路を示す構成図である。
【図１３】従来のブリッジ回路を示す構成図である。
【図１４】従来のブリッジ回路に設けられたレベルシフト回路を示す構成図である。
【図１５】従来のレベルシフト回路における各部の信号のタイミングチャートである。
【符号の説明】
１，１ａ，３，３ａレベルシフト回路
Ｑ１，Ｑ２，Ｑ５，Ｑ６，Ｑ１１，Ｑ１２，Ｑ２３，Ｑ２４，Ｑ２７，Ｑ２８，Ｑ２９，Ｑ３０ N型MOSFET
Ｑ３，Ｑ４，Ｑ７，Ｑ８，Ｑ９，Ｑ１０，Ｑ２１，Ｑ２２，Ｑ２５，Ｑ２６，Ｑ３１，Ｑ３２ P型MOSFET
ＮＴノットゲート
ＣＣ１，ＣＣ２定電流回路
Ｒ１，Ｒ２抵抗
ＢＢＬ低電圧電源の電源端子
ＢＢＨ高電圧電源の電源端子
ＨＴハイサイド制御信号入力端子
ＢＨ高電位側端子
ＯＵＴ１ハイサイドドライブ信号出力端子
ＯＵＴ２ローサイドドライブ信号出力端子
ＢＬ低電位側端子
Ｇ１低電圧電源の接地端子
Ｇ２高電圧電源の接地端子
ＨＤハイサイドドライブ回路
ＬＤローサイドドライブ回路
ＨＳＷハイサイド出力用スイッチング素子
ＬＳＷローサイド出力用スイッチング素子
Ｃ１ブートストラップ用コンデンサ
Ｄ１ブートストラップ用ダイオード
ＢＢ正電源端子
−ＢＢ負電源端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level shift circuit that shifts and outputs a signal level of an input signal to another level, and particularly relates to a voltage output level shift circuit and a constant current output level shift circuit.
[0002]
[Prior art]
Half-bridge circuits, full-bridge circuits, and three-phase bridge circuits used in inverter devices, etc. have two switching elements (MOSFET, IGBT, bipolar transistor, etc.) with arm configuration (series connection) as is already known. Of these two switching elements, the power supply side is called a high side (upper arm) or the like, and the ground side is called a low side (lower arm) or the like. In general, two drive circuits for turning on / off the two switching elements are required corresponding to the two switching elements, and an operating power source for the drive circuit is also insulated. However, using an insulated power supply is disadvantageous in terms of cost, efficiency, and space. Therefore, a bootstrap bridge circuit that can easily configure the operating power supply of the drive circuit is known.
[0003]
FIG. 13 shows a conventional bootstrap bridge circuit of this type (only one arm of the bridge circuit is shown). In FIG. 13, a high-side output switching element HSW and a low-side output switching element LSW connected in series are provided between a power supply terminal BBH of the high-voltage power supply and a ground terminal G2 of the high-voltage power supply. The high-side output switching element HSW is configured by equivalently connecting a back-gate-drain body diode between the drain and source of the N-type MOSFET Q51. The low-side output switching element LSW is composed of the drain-source of the N-type MOSFET Q52. A back gate-drain body-diode is connected equivalently between the sources.
[0004]
The bridge circuit includes a high-side drive circuit HD for turning on / off the high-side output switching element HSW, a low-voltage power supply from the power supply terminal BBL of the low-voltage power supply, and a low-side control signal from the low-side control signal input terminal LT. The low-side drive circuit LD for turning on / off the low-side output switching element LSW and the signal level of the high-side control signal from the high-side control signal input terminal HT are shifted to a higher signal level and output to the high-side drive circuit HD. Level shift circuit 10, a bootstrap diode D1 connected between the power supply terminal BBL of the low voltage power supply and the operation power supply terminal HVT of the high side drive circuit HD, and the operation power supply terminal HVT of the high side drive circuit HD Connected between output terminal OUT And an over bootstrap capacitor C1. The high-side drive circuit HD turns on / off the high-side output switching element HSW by supplying a charging current to the bootstrap capacitor C1 and a predetermined signal level from the level shift circuit 10.
[0005]
Next, the operation of the bridge circuit configured as described above will be described. First, when the low-side output switching element LSW is turned on by the low-side drive circuit LD, the output terminal OUT is grounded, and a low-voltage power supply voltage is applied from the power supply terminal BBL to the bootstrap capacitor C1 via the bootstrap diode D1. Is done. For this reason, the bootstrap capacitor C1 is charged with a voltage substantially equal to the voltage of the low-voltage power supply (for example, 15V). When a predetermined time elapses, the low-side output switching element LSW is turned off by the low-side drive circuit LD.
[0006]
The bootstrap capacitor C1 (the output terminal OUT is at a floating potential) is already charged with a voltage substantially equal to the voltage of the low voltage power supply (for example, 15V), and thus becomes an operating power supply for the high side drive circuit HD. Further, the operating power supply for the high side control signal is a low voltage power supply. For this reason, the level shift circuit 10 shifts the high side control signal level to the control signal level of the high side drive circuit HD, so that the high side drive circuit HD can be turned on / off, and the high side output switching element HSW. Can be turned on / off.
[0007]
Next, the configuration of the level shift circuit 10 shown in FIGS. 13 and 14 will be described. In FIG. 14, a one-shot pulse circuit SP1 is a monostable multivibrator and detects a rising edge of a high-side control signal (input signal) from a high-side control signal input terminal HT to generate a one-shot pulse with a constant width. To do. The knot gate NT inverts the input signal and outputs the inverted input signal to the one-shot pulse circuit SP2. The one-shot pulse circuit SP2 is a monostable multivibrator, and detects a rising edge of the inverted input signal from the knot gate NT to generate a one-shot pulse having a constant width.
[0008]
The N-type MOSFET Q1 has a gate connected to the output of the one-shot pulse circuit SP1, a drain connected to one end of the resistor R1 and the set terminal S of the flip-flop circuit FF, and a source grounded. The N-type MOSFET Q2 has a gate connected to the output of the one-shot pulse circuit SP2, a drain connected to one end of the resistor R2 and the reset terminal R of the flip-flop circuit FF, and a source grounded. The other terminal of the resistor R1, the other terminal of the resistor R2, and the flip-flop FF are connected to a high potential side terminal HVT to which a high potential is supplied.
[0009]
Next, the operation of the level shift circuit configured as described above will be described with reference to the timing chart shown in FIG. First, when an input signal, which is a pulse signal having a constant period T, is input to the one-shot pulse circuit SP1, the one-shot pulse circuit SP1 detects a rising edge of the input signal at time t11 and detects a one-shot pulse P1 having a constant width. Is supplied to the gate of the N-type MOSFET Q1 (indicated by Q1 / G in FIG. 15). For this reason, since the N-type MOSFET Q1 is turned on and the drain is almost at the ground potential, the flip-flop FF is set, and the output Q of the FF (indicated by FF / Q in FIG. 15) becomes the H level. .
[0010]
Next, the one-shot pulse circuit SP2 detects the falling edge of the input signal inverted by the not gate NT at time t13, generates a one-shot pulse P2 having a constant width, and supplies it to the gate of the N-type MOSFET Q2 ( In FIG. 15, it is indicated by Q2 / G). For this reason, the N-type MOSFET Q2 is turned on and the drain is almost at the ground potential, so that the flip-flop FF is reset and the output Q of the FF becomes L level.
[0011]
In this way, the output Q of the FF is a signal synchronized with the input signal, and the signal level of the input signal can be shifted to a higher signal level.
[0012]
[Problems to be solved by the invention]
However, since the level shift circuit 10 that is normally used is operated with one-shot pulses P1 and P2 as shown in FIG. 15, both MOSFETs Q1 and Q2 are in the time T1 from time t12 to time t13. Turns off. Further, since the reference potential of the operating power supply of the flip-flop FF (corresponding to the potential of the output terminal OUT in FIG. 13) is floating with respect to the ground potential of the ground terminal G2, every time the high-side output switching element HSW is switched. The flip-flop FF receives a rapid voltage fluctuation (dv / dt). That is, when the flip-flop FF receives a sudden voltage fluctuation (dv / dt) in the off state, the flip-flop FF may malfunction. As a measure for preventing this malfunction, it is necessary to install a noise filter NF on the input side of the flip-flop FF. For this reason, the level shift circuit 10 shown in FIG. 14 is not suitable for high-speed operation.
[0013]
Further, since the MOSFETs Q1 and Q2 have parasitic capacitances C11 and C12 between the drain and source, the malfunction of the flip-flop FF is caused by the time constant between the parasitic capacitance C11 and the resistor R1 and the time constant between the parasitic capacitance C12 and the resistor R2. Depends on.
[0014]
An object of the present invention is to provide a level shift circuit suitable for high-speed operation with no malfunction.
[0015]
[Means for Solving the Problems]
The present invention employs the following means in order to solve the above problems and achieve the above object. The level shift circuit according to the first aspect of the present invention includes a power supply terminal and a ground terminal for connection to a low voltage power supply, and a high side control signal input terminal for inputting a high side control signal using the low voltage power supply as an operation power supply. A high potential side terminal and a low potential side terminal for connection to the high potential side and low potential side of the operating power supply of the high side drive circuit, respectively, and a high side drive signal output terminal for outputting a signal to the high side drive circuit A drain connected to the high potential side terminal via a first resistor, a source connected to the ground terminal, and a gate connected to the high side control signal input terminal. The first N-type MOSFET, the drain is connected to the high potential side terminal via the second resistor, the source is connected to the ground terminal, and the gate is connected to the knot gate. A first N-type MOSFET connected to the high-side control signal input terminal, a source connected to the high-potential side terminal, and a gate connected to the drain of the first N-type MOSFET. A P-type MOSFET; a second P-type MOSFET whose source is connected to the high-potential side terminal; a gate connected to the drain of the second N-type MOSFET; and a drain which is the drain of the first P-type MOSFET , A source connected to the low potential side terminal, a gate connected to the drain of the second P-type MOSFET, a drain connected to the drain of the second P-type MOSFET, and the A fourth N-type MOSFET connected to a high-side drive signal output terminal, a source connected to the low-potential side terminal, and a gate connected to the drain of the first P-type MOSFET. Features.
[0016]
According to the first aspect of the invention, when the high-side control signal is at the H level, the first N-type MOSFET, the first P-type MOSFET, and the fourth N-type MOSFET are turned on, and the second N-type MOSFET, The second P-type MOSFET and the third N-type MOSFET are turned off. For this reason, the output signal becomes L level. When the high-side control signal is at L level, the first N-type MOSFET, the first P-type MOSFET, and the fourth N-type MOSFET are turned off, and the second N-type MOSFET, the second P-type MOSFET, The third N-type MOSFET is turned on. For this reason, the output signal becomes H level. Therefore, neither MOSFET is necessarily turned on without performing pulse conversion and without using a flip-flop, so that both MOSFETs are not turned off. For this reason, even if each MOSFET receives a rapid voltage fluctuation (dv / dt), each MOSFET does not malfunction. Therefore, the withstand capability by dv / dt is improved, and a level shift circuit suitable for high-speed operation can be provided.
[0017]
A level shift circuit according to a second aspect of the present invention includes a power supply terminal and a ground terminal for connection to a low voltage power supply, and a high side control signal input terminal for inputting a high side control signal using the low voltage power supply as an operation power supply A high potential side terminal and a low potential side terminal for connection to the high potential side and low potential side of the operating power supply of the high side drive circuit, respectively, and a high side drive signal output terminal for outputting a signal to the high side drive circuit A first N-type MOSFET having a source connected to the ground terminal, a gate connected to the high-side control signal input terminal, and a source connected to the ground terminal. , A second N-type MOSFET whose gate is connected to the high-side control signal input terminal through a knot gate, and a pair of P-type MOSFETs. A first current having a drain connected to the drain of the first N-type MOSFET, each source connected to the high-potential side terminal, and the drain of the other P-type MOSFET connected to the high-side drive signal output terminal A second circuit comprising a mirror circuit and a pair of P-type MOSFETs, each gate and the drain of one P-type MOSFET being connected to the drain of the second N-type MOSFET, and each source being connected to the high potential side terminal. Current mirror circuit and a pair of N-type MOSFETs, each gate and the drain of one N-type MOSFET are connected to the drain of the other P-type MOSFET in the second current mirror circuit, and each source is the low-power And a third current mirror circuit connected to the potential side terminal and having the other N-type MOSFET drain connected to the high side drive signal output terminal.
[0018]
According to the invention of claim 2, when the high side control signal is at the H level, the first N-type MOSFET and the first current mirror circuit are turned on, and the second N-type MOSFET, the second current mirror circuit, The third current mirror circuit is turned off. For this reason, the output signal becomes H level. When the high-side control signal is at L level, the first N-type MOSFET and the first current mirror circuit are turned off, and the second N-type MOSFET, the second current mirror circuit, and the third current mirror circuit are turned off. Turn on. For this reason, the output signal becomes L level. That is, since one of the current mirror circuits is always on, both current mirror circuits are not turned off. Therefore, the same effect as that of claim 1 can be obtained.
[0019]
According to a third aspect of the present invention, there is provided a level shift circuit including a power supply terminal and a ground terminal for connection to a logic power supply, a low side control signal input terminal for inputting a low side control signal using the logic power supply as an operation power supply, and a low side drive A level shift circuit having a high potential side terminal and a low potential side terminal for connection to a high potential side and a low potential side of a circuit operation power supply, and a low side drive signal output terminal for outputting a signal to the low side drive circuit, respectively. A first P-type MOSFET having a source connected to the power supply terminal, a gate connected to the low-side control signal input terminal, and a drain connected to the low potential side terminal via a first resistor; A source is connected to the power supply terminal, a gate is connected to the low-side control signal input terminal via a knot gate, and a drain is connected to the first terminal. A second P-type MOSFET connected to the low-potential side terminal via a resistor, a source connected to the low-potential side terminal, and a gate connected to the drain of the first P-type MOSFET. 1 N-type MOSFET, a source connected to the low potential side terminal, a gate connected to the drain of the second P-type MOSFET, and a drain connected to the low-side drive signal output terminal A third P-type MOSFET having a source connected to the high-potential side terminal, a gate connected to the low-side drive signal output terminal, and a drain connected to the drain of the first N-type MOSFET; And a fourth P-type MOSFET having a gate connected to the drain of the third P-type MOSFET and a drain connected to the low-side drive signal output terminal. Features.
[0020]
According to the invention of claim 3, when the low-side control signal is at L level, the first P-type MOSFET, the first N-type MOSFET and the fourth P-type MOSFET are turned on, and the second P-type MOSFET, The second N-type MOSFET and the third P-type MOSFET are turned off. For this reason, the output signal becomes H level. When the low-side control signal is at the H level, the first P-type MOSFET, the first N-type MOSFET, and the fourth P-type MOSFET are turned off, and the second P-type MOSFET, the second N-type MOSFET, and the second P-type MOSFET are turned off. 3 P-type MOSFET is turned on. For this reason, the output signal becomes L level. Therefore, the same effect as that of claim 1 can be obtained.
[0021]
According to a fourth aspect of the present invention, there are provided a power supply terminal and a ground terminal for connection to a logic power supply, a low-side control signal input terminal for inputting a low-side control signal using the logic power supply as an operation power supply, and an operation power supply for a low-side drive circuit. A level shift circuit comprising a high potential side terminal and a low potential side terminal for connecting to a high potential side and a low potential side, respectively, and a low side drive signal output terminal for outputting a signal to the low side drive circuit, Is connected to the power supply terminal, the gate is connected to the low-side control signal input terminal, the first P-type MOSFET is connected to the power supply terminal, the gate is connected to the high-side control signal input through the knot gate. A second P-type MOSFET connected to the terminal and a pair of N-type MOSFETs, each gate and the drain of one of the N-type MOSFETs The first current mirror circuit is connected to the drain of the P-type MOSFET and each source is connected to the low-potential side terminal and a pair of N-type MOSFETs. Each gate and the drain of one N-type MOSFET are connected to the first MOSFET. A second current mirror circuit connected to the drain of the second P-type MOSFET, each source connected to the low potential side terminal, and the drain of the other N-type MOSFET connected to the low-side drive output terminal; Each gate and the drain of one P-type MOSFET are connected to the drain of the other N-type MOSFET in the first current mirror circuit, each source is connected to the high-potential side terminal, And a third current mirror circuit having a drain of the P-type MOSFET connected to the low-side drive signal output terminal.
[0022]
According to the fourth aspect of the present invention, when the low side control signal is at the H level, the second P-type MOSFET and the second current mirror circuit are turned on, and the first P-type MOSFET, the first current mirror circuit, and the second current mirror circuit are turned on. 3 current mirror circuit is turned off. For this reason, the output signal becomes L level. When the low side control signal is at L level, the second P-type MOSFET and the second current mirror circuit are turned off, and the first P-type MOSFET, the first current mirror circuit and the third current mirror circuit are turned on. To do. For this reason, the output signal becomes H level. Therefore, the same effect as that of claim 2 can be obtained.
[0023]
According to a fifth aspect of the present invention, in the level shift circuit according to the first or second aspect, a first constant current circuit is provided between a source of the first N-type MOSFET and the ground terminal, and the second A second constant current circuit is provided between the source of the N-type MOSFET and the ground terminal. According to a sixth aspect of the present invention, in the level shift circuit according to the third or fourth aspect, a first constant current circuit is provided between a source of the first P-type MOSFET and the power supply terminal, and the second A second constant current circuit is provided between the source of the P-type MOSFET and the power supply terminal. The invention according to claim 7 is the level shift circuit according to any one of claims 1 to 6, wherein the level shift circuit is monolithically formed as a semiconductor integrated circuit.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the level shift circuit of the present invention will be described in detail with reference to the drawings.
[0025]
(First embodiment)
FIG. 1 is a configuration diagram showing a level shift circuit according to the first embodiment. This level shift circuit 1 is characterized in that the signal level of an input signal is shifted to a higher level and output as a voltage, and operates a power supply terminal BBL and a ground terminal G1 connected to a low voltage power supply, and a low voltage power supply. A high-side control signal input terminal HT that inputs a high-side control signal as a power source, and a high-potential side terminal BH and a low-potential side terminal BL that are connected to the high-potential side and the low-potential side of the operating power source of the high-side drive circuit, respectively And a high side drive signal output terminal OUT1 for outputting a signal to the high side drive circuit. The low voltage power supply is, for example, 15V.
[0026]
The N-type MOSFET Q1 has a drain connected to the high potential side terminal BH via the resistor R1, a source connected to the ground terminal G1 via the constant current circuit CC1, and a gate connected to the high side control signal input terminal HT. Has been. The constant current circuit CC1 allows a constant current to flow through the N-type MOSFET Q1.
[0027]
The N-type MOSFET Q2 has a drain connected to the high potential side terminal BH via the resistor R2, a source connected to the ground terminal G1 via the constant current circuit CC2, and a gate input to the high side control signal via the not gate NT. Connected to terminal HT. The knot gate NT inverts the high side control signal from the high side control signal input terminal HT. The constant current circuit CC2 allows a constant current to flow through the N-type MOSFET Q2.
[0028]
The P-type MOSFET Q3 has a source connected to the high potential side terminal BH and a gate connected to the drain of the N-type MOSFET Q1 and one end of the resistor R1. The P-type MOSFET Q4 has a source connected to the high potential side terminal BH and a gate connected to the drain of the N-type MOSFET Q2 and one end of the resistor R2.
[0029]
The N-type MOSFET Q5 has a drain connected to the drain of the P-type MOSFET Q3, a source connected to the low potential side terminal BL, and a gate connected to the drain of the P-type MOSFET Q4. The N-type MOSFET Q6 has a drain connected to the drain of the P-type MOSFET Q4 and the high-side drive signal output terminal OUT1, a source connected to the low potential side terminal BL, and a gate connected to the drain of the P-type MOSFET Q3.
[0030]
Next, the operation of the level shift circuit of the first embodiment configured as described above will be described with reference to the timing chart of FIG. In FIG. 2, Q1 / D, Q2 / D, Q3 / D, Q4 / D, Q5 / D, and Q6 / D indicate the drain voltage of the MOSFET.
[0031]
First, when the input signal which is a high side control signal becomes H level at time t0, the N-type MOSFET Q1 is turned on, and a current flows from the high potential side terminal BH → the resistor R1 → the N-type MOSFET Q1 → the constant current circuit CC1 → ground. For this reason, the drain of the N-type MOSFET Q1 is substantially at the L level. Then, since the P-type MOSFET Q3 is turned on, the drain of the P-type MOSFET Q3 becomes H level. Since this H level is applied to the gate of the N-type MOSFET Q6, the N-type MOSFET Q6 is turned on. For this reason, the drain of the N-type MOSFET Q6 is at the L level. Therefore, the output signal from the output terminal OUT1 becomes L level.
[0032]
On the other hand, when the input signal becomes H level at time t0, N-type MOSFET Q2 is turned off by L level from not gate NT, so that no current flows through N-type MOSFET Q2, and the drain of N-type MOSFET Q2 becomes H level. . Therefore, since the gate of the P-type MOSFET Q4 is at the H level, the P-type MOSFET Q4 is turned off, and since the drain of the P-type MOSFET Q4 is at the L level, the gate of the N-type MOSFET Q5 is at the L level and the N-type MOSFET Q5 is turned off. Become.
[0033]
Next, when the input signal becomes L level at time t1, the N-type MOSFET Q2 is turned on, and a current flows from the high potential side terminal BH → the resistor R2 → the N-type MOSFET Q2 → the constant current circuit CC2 → ground. For this reason, the drain of the N-type MOSFET Q2 is substantially at the L level. Then, since the P-type MOSFET Q4 is turned on, the drain of the P-type MOSFET Q4 becomes H level. Therefore, the output signal OUT from the output terminal OUT1 becomes H level. Since this H level is applied to the gate of the N-type MOSFET Q5, the N-type MOSFET Q5 is turned on.
[0034]
On the other hand, when the input signal becomes L level at time t1, N-type MOSFET Q1 is turned off, so that no current flows through N-type MOSFET Q1, and the drain of N-type MOSFET Q1 becomes H level. Therefore, since the gate of the P-type MOSFET Q3 is at the H level, the P-type MOSFET Q3 is turned off, and since the drain of the P-type MOSFET Q3 is at the L level, the gate of the N-type MOSFET Q6 is at the L level and the N-type MOSFET Q6 is turned off. Become.
[0035]
Thus, according to the first embodiment, the signal level of the input signal can be shifted to a higher level and output as a voltage. Further, neither MOSFET is turned on without performing pulse conversion as in the prior art and without using a flip-flop, so that both MOSFETs are not turned off. For this reason, even if each MOSFET receives a rapid voltage fluctuation (dv / dt), each MOSFET does not malfunction. Therefore, the withstand capability by dv / dt is improved, and a level shift circuit suitable for high-speed operation can be provided.
[0036]
FIG. 3 is a configuration diagram showing a bridge circuit using the level shift circuit according to the first embodiment. The bridge circuit shown in FIG. 3 includes a level shift circuit 1 shown in FIG. 1, a high-side output switching element HSW and a low-side output switching element LSW connected in series, a high-side drive circuit HD, and a low-side drive circuit LD. And a bootstrap diode D1 and a bootstrap capacitor C1. 3 is similar to the bridge circuit shown in FIG. 13 except that the level shift circuit 1 shown in FIG. 3 is used instead of the level shift circuit 10 shown in FIG. Since other configurations are the same, the same parts are denoted by the same reference numerals and detailed description thereof is omitted.
[0037]
According to the bridge circuit configured as shown in FIG. 3, when the low-side output switching element LSW is turned on by the low-side drive circuit LD, the output terminal OUT is grounded, and the voltage of the low-voltage power supply is bootstrap from the power supply terminal BBL. The voltage is applied to the bootstrap capacitor C1 through the diode D1. For this reason, the bootstrap capacitor C1 is charged with a voltage substantially equal to the voltage of the low-voltage power supply (for example, 15V). When a predetermined time elapses, the low-side output switching element LSW is turned off by the low-side drive circuit LD.
[0038]
Next, since the level shift circuit 1 shifts the level of the high-side control signal to turn on the high-side drive circuit HD, the gate-source voltage of the high-side output switching element HSW is forward-biased, and the high-side output Switching element HSW can be turned on.
[0039]
As described above, since the level shift circuit 1 is used in the bridge circuit, it is possible to provide a bridge circuit suitable for high-speed operation without malfunction.
[0040]
(Second Embodiment)
FIG. 4 is a block diagram showing a level shift circuit according to the second embodiment. This level shift circuit 1a is characterized in that the signal level of the input signal is shifted to a higher level and output at a constant current, and the power supply terminal BBL and ground terminal G1 connected to the low voltage power supply and the low voltage power supply are connected. A high-side control signal input terminal HT for inputting a high-side control signal as an operating power supply, and a high-potential-side terminal BH and a low-potential-side terminal BL connected to the high-potential side and the low-potential side of the operating power supply of the high-side drive circuit, respectively. And a high side drive signal output terminal OUT1 for outputting a signal to the high side drive circuit.
[0041]
The N-type MOSFET Q1 has a source connected to the ground terminal G1 via the constant current circuit CC1, and a gate connected to the high-side control signal input terminal HT. The N-type MOSFET Q2 has a source connected to the ground terminal G1 through the constant current circuit CC2, and a gate connected to the high-side control signal input terminal HT through the knot gate NT.
[0042]
The source of the P-type MOSFET Q7 is connected to the high potential side terminal BH, and the gate and the drain are short-circuited and connected to the drain of the N-type MOSFET Q1. P-type MOSFET Q8 has a source connected to the source of P-type MOSFET Q7 and a gate connected to the gate of P-type MOSFET Q7. P-type MOSFET Q7 and P-type MOSFET Q8 form a current mirror circuit.
[0043]
The source of the P-type MOSFET Q9 is connected to the high potential side terminal BH, and the gate and drain are short-circuited and connected to the drain of the N-type MOSFET Q2. The P-type MOSFET Q10 has a source connected to the high potential side terminal BH and a gate connected to the gate of the P-type MOSFET Q9. P-type MOSFET Q9 and P-type MOSFET Q10 form a current mirror circuit.
[0044]
The source of the N-type MOSFET Q11 is connected to the low potential side terminal BL, and the gate and drain are short-circuited and connected to the drain of the P-type MOSFET Q10. The N-type MOSFET Q12 has a source connected to the source of the N-type MOSFET Q11, a gate connected to the gate of the N-type MOSFET Q11, and a drain connected to the drain of the P-type MOSFET Q8 and the high side drive signal output terminal OUT1. N-type MOSFET Q11 and N-type MOSFET Q12 form a current mirror circuit.
[0045]
Next, the operation of the level shift circuit of the second embodiment configured as described above will be described with reference to the timing chart of FIG. Q1 / D, Q2 / D, Q8 / D, Q10 / D, and Q12 / D in FIG. 5 indicate the drain voltage of the MOSFET.
[0046]
First, when the input signal which is a high-side control signal becomes H level at time t0, the N-type MOSFET Q1 is turned on, so that the drain of the N-type MOSFET Q1 becomes L level. Applied to the gate. For this reason, the current mirror circuit constituted by the P-type MOSFET Q7 and the P-type MOSFET Q8 is turned on, and the drain of the P-type MOSFET Q8 becomes H level. Therefore, the output signal from the output terminal OUT1 becomes H level. In this case, the output signal supplies a constant current (source current).
[0047]
On the other hand, when the input signal becomes H level at time t0, N-type MOSFET Q2 is turned off by L level from not gate NT, so that no current flows through N-type MOSFET Q2, and the drain of N-type MOSFET Q2 becomes H level. . For this reason, since the gates of the P-type MOSFET Q9 and the P-type MOSFET Q10 are at the H level, the current mirror circuit constituted by the P-type MOSFET Q9 and the P-type MOSFET Q10 is turned off. For this reason, the current mirror circuit composed of the N-type MOSFET Q11 and the N-type MOSFET Q12 is off.
[0048]
Next, when the input signal becomes L level at time t1, since the N-type MOSFET Q2 is turned on, the drain of the N-type MOSFET Q2 becomes almost L level, and this L level is applied to the gates of the P-type MOSFET Q9 and P-type MOSFET Q10. The For this reason, the current mirror circuit composed of the P-type MOSFET Q9 and the P-type MOSFET Q10 is turned on, and the drain of the P-type MOSFET Q10 is at the H level. When this H level is applied to the gates of the N-type MOSFET Q11 and N-type MOSFET Q12, the current mirror circuit constituted by the N-type MOSFET Q11 and N-type MOSFET Q12 is turned on. Therefore, since the output terminal OUT1 is connected to the low potential side terminal BL, the output signal from the output terminal OUT1 becomes L level. In this case, the output signal receives a constant current (sink current).
[0049]
On the other hand, when the input signal becomes L level at time t1, N-type MOSFET Q1 is turned off, so that no current flows through N-type MOSFET Q1, and the drain of N-type MOSFET Q1 becomes H level. For this reason, since the gates of the P-type MOSFET Q7 and the P-type MOSFET Q8 are at the H level, the current mirror circuit constituted by the P-type MOSFET Q7 and the P-type MOSFET Q8 is turned off.
[0050]
Thus, according to the second embodiment, the signal level of the input signal can be shifted to a higher level and output with a constant current. In addition, a current mirror circuit composed of a P-type MOSFET Q7 and a P-type MOSFET Q8 and a current mirror circuit composed of a P-type MOSFET Q9 and a P-type MOSFET Q10 without performing pulse conversion and using a flip-flop as in the prior art. Since the current mirror circuit is always on, both current mirror circuits are not turned off. For this reason, even if each current mirror circuit receives a rapid voltage fluctuation (dv / dt), each current mirror circuit does not cause malfunction. Therefore, the withstand capability by dv / dt is improved, and a level shift circuit suitable for high-speed operation can be provided.
[0051]
FIG. 6 is a configuration diagram showing a bridge circuit using the level shift circuit according to the second embodiment. The bridge circuit shown in FIG. 6 includes a level shift circuit 1a shown in FIG. 4, a high-side output switching element HSW and a low-side output switching element LSW connected in series, a high-side drive circuit HD, and a low-side drive circuit LD. And a bootstrap diode D1 and a bootstrap capacitor C1. That is, the bridge circuit shown in FIG. 6 is similar to the bridge circuit shown in FIG. 13 except that the level shift circuit 1a shown in FIG. 4 is used instead of the level shift circuit 10 shown in FIG. Since other configurations are the same, the same parts are denoted by the same reference numerals and detailed description thereof is omitted.
[0052]
According to the bridge circuit configured as shown in FIG. 6, the same operation as that of the bridge circuit shown in FIG. 3 is performed, and since the level shift circuit 1 a is used for the bridge circuit, there is no malfunction. A bridge circuit suitable for high-speed operation can be provided.
[0053]
(Third embodiment)
FIG. 7 is a block diagram showing a level shift circuit according to the third embodiment. This level shift circuit 3 is characterized in that the signal level of the input signal is shifted to a smaller level and outputted as a voltage, and a power supply terminal LOB and a ground terminal G1 for connection to a logic power supply, and a logic power supply as an operation power supply. The low side control signal input terminal LT for inputting the low side control signal, and the high potential side terminal CB and the low potential side terminal -B for connecting to the high potential side and the low potential side of the operation power supply of the low side drive circuit, respectively. And a low side drive signal output terminal OUT2 for outputting a signal to the low side drive circuit.
[0054]
The P-type MOSFET Q21 has a source connected to the power supply terminal LOB via the constant current circuit CC1, a gate connected to the low side control signal input terminal LT, and a drain connected to the low potential side terminal -B via the resistor R1. Has been. The P-type MOSFET Q22 has a source connected to the power supply terminal LOB via the constant current circuit CC2, a gate connected to the low-side control signal input terminal LT via the knot gate NT, and a drain connected to the low potential side terminal via the resistor R2. Connected to -B.
[0055]
The N-type MOSFET Q23 has a source connected to the low potential side terminal -B and a gate connected to the drain of the P-type MOSFET Q21. The N-type MOSFET Q24 has a source connected to the low potential side terminal -B, a gate connected to the drain of the P-type MOSFET Q22, and a drain connected to the low-side drive signal output terminal OUT2.
[0056]
The P-type MOSFET Q25 has a source connected to the high potential side terminal CB, a gate connected to the low-side drive signal output terminal OUT2, and a drain connected to the drain of the N-type MOSFET Q23. The P-type MOSFET Q26 has a source connected to the high potential side terminal CB, a gate connected to the drain of the P-type MOSFET Q25, and a drain connected to the low-side drive signal output terminal OUT2.
[0057]
Next, the operation of the level shift circuit of the third embodiment configured as described above will be described with reference to the timing chart of FIG. In FIG. 8, Q21 / D, Q22 / D, Q23 / D, Q24 / D, Q25 / D, and Q26 / D indicate the drain voltage of the MOSFET.
[0058]
First, when the input signal, which is a low side control signal, becomes H level at time t0, the P-type MOSFET Q22 is turned on by the L level from the knot gate NT, and the power supply terminal LOB → the constant current circuit CC2 → P-type MOSFET Q22 → resistance R2 → A current flows through the low potential side terminal -B. For this reason, the drain of the P-type MOSFET Q22 becomes H level. This H level is applied to the gate of the N-type MOSFET Q24, and the N-type MOSFET Q24 is turned on. For this reason, the drain of the N-type MOSFET Q24 is at the L level. Therefore, the output signal from the output terminal OUT2 becomes L level. At this time, since the L level is applied to the base of the P-type MOSFET Q25, the P-type MOSFET Q25 is turned on.
[0059]
On the other hand, when the input signal becomes H level at time t0, the P-type MOSFET Q21 is turned off, so that no current flows through the P-type MOSFET Q21 and the drain of the P-type MOSFET Q21 becomes L level. Therefore, the gate of N-type MOSFET Q23 is at L level, N-type MOSFET Q23 is turned off, and the drain of N-type MOSFET Q23 is at H level. Since this H level is applied to the gate of the P-type MOSFET Q26, the P-type MOSFET Q26 is also turned off.
[0060]
Next, when the input signal becomes L level at time t1, the P-type MOSFET Q21 is turned on, and a current flows from the power supply terminal LOB → the constant current circuit CC1 → the P-type MOSFET Q21 → the resistor R1 → the low potential side terminal −B. For this reason, the drain of the P-type MOSFET Q21 becomes H level. This H level is applied to the gate of the N-type MOSFET Q23, and the N-type MOSFET Q23 is turned on. For this reason, the gate of the P-type MOSFET Q26 becomes L level, and the P-type MOSFET Q26 is turned on. For this reason, the output signal from the output terminal OUT2 becomes H level. Since this H level is applied to the gate of the P-type MOSFET Q25, the P-type MOSFET Q25 is turned off.
[0061]
On the other hand, when the input signal becomes L level at time t1, P-type MOSFET Q22 is turned off, so that no current flows through P-type MOSFET Q22 and the drain of P-type MOSFET Q22 becomes L level. For this reason, the gate of the N-type MOSFET Q24 becomes L level, the N-type MOSFET Q24 is turned off, and the drain of the N-type MOSFET Q24 becomes H level.
[0062]
Thus, according to the third embodiment, the signal level of the input signal can be shifted to a smaller level and output as a voltage. Further, neither MOSFET is turned on without performing pulse conversion as in the prior art and without using a flip-flop, so that both MOSFETs are not turned off. For this reason, even if each MOSFET receives a rapid voltage fluctuation (dv / dt), each MOSFET does not malfunction. Therefore, the withstand capability by dv / dt is improved, and a level shift circuit suitable for high-speed operation can be provided.
[0063]
FIG. 9 is a configuration diagram showing a bridge circuit using the level shift circuit according to the third embodiment. The bridge circuit shown in FIG. 9 uses two power supplies to turn on / off two switching elements. A positive power supply terminal BB to which a positive power supply (for example, +100 V) is supplied and a negative power supply (for example, −100 V) are supplied. Negative power supply terminal -BB and the level shift circuit 3 shown in FIG. The high-side output switching element HSW is connected to the positive power supply terminal BB and the output terminal OUT, and the low-side output switching element LSW is connected to the output terminal OUT and the negative power supply terminal -BB.
[0064]
The low-side drive circuit LD receives power from the high-potential side terminal CB and turns on / off the low-side output switching element LSW in response to the input of the output signal from the output terminal OUT2 of the level shift circuit 3. The level shift circuit 1 shifts the signal level of the output signal from the level shift circuit 3 to a higher level and outputs the signal to the high side drive circuit HD. A bootstrap capacitor C1 is connected between the output terminal OUT and the operation power supply terminal of the high side drive circuit HD, and a bootstrap capacitor is connected between the high potential side terminal CB and the operation power supply terminal of the high side drive circuit HD. A diode D1 is connected.
[0065]
According to the bridge circuit having the configuration shown in FIG. 9, first, when the output signal from the level shift circuit 3 is supplied to the low side drive circuit LD, the low side drive circuit LD is activated to switch the low side output switching element LSW. Turns on. Then, the output terminal OUT is connected to the negative power supply terminal -BB, and the output terminal OUT side of the bootstrap capacitor C1 becomes a negative power supply voltage (for example, -100 V).
[0066]
Next, a low-voltage power supply voltage (for example, 10 V) is applied from the high potential side terminal CB to the bootstrap capacitor C1 via the bootstrap diode D1. Therefore, the bootstrap capacitor C1 is charged with a voltage substantially equal to a voltage (for example, 10 V) applied between the high potential side terminal CB and the negative power supply terminal -BB. When a predetermined time elapses, the low-side output switching element LSW is turned off by the low-side drive circuit LD.
[0067]
Next, since the level shift circuit 1 shifts the output signal level from the level shift circuit 3 to a high level and turns on the high side drive circuit HD, the gate-source voltage of the high side output switching element HSW is increased in order. The high-side output switching element HSW can be turned on by being biased.
[0068]
In this way, the level shift circuit 3 shifts the level of the input signal to a low level and outputs it to operate the low side drive circuit LD, and the level shift circuit 1 shifts the level of the input signal to a high level and outputs it. The high side drive circuit HD can be operated. That is, since the level shift circuit 3 for the low-side drive circuit and the level shift circuit 1 for the high-side drive circuit are used for the bridge circuit, there is no malfunction, and a dual power supply type bridge circuit suitable for high-speed operation is provided. Can be provided.
[0069]
(Fourth embodiment)
FIG. 10 is a block diagram showing a level shift circuit according to the fourth embodiment. This level shift circuit 3a is characterized in that the signal level of the input signal is shifted to a smaller level and output at a constant current, and the power supply terminal LOB and ground terminal G1 for connecting to the logic power supply and the logic power supply are operated. A low-side control signal input terminal LT for inputting a low-side control signal as a power source, and a high-potential side terminal CB and a low-potential side terminal for connecting to the high-potential side and the low-potential side of the operating power source of the low-side drive circuit, respectively B and a low side drive signal output terminal OUT2 for outputting a signal to the low side drive circuit.
[0070]
The P-type MOSFET Q21 has a source connected to the power supply terminal LOB via the constant current circuit CC1, and a gate connected to the low-side control signal input terminal LT. The P-type MOSFET Q22 has a source connected to the power supply terminal LOB via the constant current circuit CC2, and a gate connected to the low side control signal input terminal LT via the not gate NT.
[0071]
The source of the N-type MOSFET Q27 is connected to the low potential side terminal -B, and the gate and drain are short-circuited and connected to the drain of the P-type MOSFET Q21. The N-type MOSFET Q28 has a source connected to the low potential side terminal -B and a gate connected to the gate of the N-type MOSFET Q27. N-type MOSFET Q27 and N-type MOSFET Q28 constitute a current mirror circuit.
[0072]
The source of the N-type MOSFET Q29 is connected to the low potential side terminal -B, and the gate and drain are short-circuited and connected to the drain of the P-type MOSFET Q22. The N-type MOSFET Q30 has a source connected to the low potential side terminal -B, a gate connected to the gate of the N-type MOSFET Q29, and a drain connected to the low-side drive signal output terminal OUT2. N-type MOSFET Q29 and N-type MOSFET Q30 constitute a current mirror circuit.
[0073]
The source of the P-type MOSFET Q31 is connected to the high potential side terminal CB, and the gate and drain are short-circuited and connected to the drain of the N-type MOSFET Q28. The P-type MOSFET Q32 has a source connected to the high potential side terminal CB, a gate connected to the gate of the P-type MOSFET Q31, and a drain connected to the low-side drive signal output terminal OUT2. P-type MOSFET Q31 and P-type MOSFET Q32 form a current mirror circuit.
[0074]
Next, the operation of the level shift circuit of the fourth embodiment configured as described above will be described with reference to the timing chart of FIG. In FIG. 11, Q21 / D, Q22 / D, Q28 / D, Q30 / D, and Q32 / D indicate the drain voltage of the MOSFET.
[0075]
First, when the input signal, which is a low-side control signal, becomes H level at time t0, the P-type MOSFET Q22 is turned on by the L level from the knot gate NT, so that the drain of the P-type MOSFET Q22 becomes H level, and this H level becomes N type. The voltage is applied to the gates of MOSFETQ29 and N-type MOSFETQ30. For this reason, the current mirror circuit composed of the N-type MOSFET Q29 and the N-type MOSFET Q30 is turned on, and the drain of the N-type MOSFET Q30 becomes L level. Therefore, the output signal from the output terminal OUT2 becomes L level.
[0076]
On the other hand, when the input signal becomes H level at time t0, the P-type MOSFET Q21 is turned off, so that the gates of the N-type MOSFET Q27 and N-type MOSFET Q28 become L level. Turn off. For this reason, the current mirror circuit composed of the P-type MOSFET Q31 and the P-type MOSFET Q32 is off.
[0077]
Next, when the input signal becomes L level at time t1, the P-type MOSFET Q21 is turned on, so that the drain of the P-type MOSFET Q21 becomes H level, and this H level is applied to the gates of the N-type MOSFET Q27 and N-type MOSFET Q28. . For this reason, the current mirror circuit composed of the N-type MOSFET Q27 and the N-type MOSFET Q28 is turned on, and the drain of the N-type MOSFET Q28 is at the L level. When this L level is applied to the gates of the P-type MOSFET Q31 and the P-type MOSFET Q32, the current mirror circuit constituted by the P-type MOSFET Q31 and the P-type MOSFET Q32 is turned on. For this reason, the output signal from the output terminal OUT2 becomes H level.
[0078]
On the other hand, when the input signal becomes L level at time t1, P-type MOSFET Q22 is turned off by H level from not gate NT, so that no current flows through P-type MOSFET Q22 and the drain of P-type MOSFET Q22 becomes L level. . For this reason, since the gates of the N-type MOSFET Q29 and the N-type MOSFET Q30 are at the L level, the current mirror circuit constituted by the N-type MOSFET Q29 and the N-type MOSFET Q30 is turned off.
[0079]
Thus, according to the fourth embodiment, the signal level of the input signal can be shifted to a smaller level and output. In addition, since neither current mirror circuit is necessarily turned on without performing pulse conversion as in the prior art and without using a flip-flop, both current mirror circuits are not turned off. For this reason, even if each current color circuit receives a rapid voltage fluctuation (dv / dt), each current mirror circuit does not malfunction. Therefore, the withstand capability by dv / dt is improved, and a level shift circuit suitable for high-speed operation can be provided.
[0080]
FIG. 12 is a configuration diagram showing a bridge circuit using the level shift circuit according to the fourth embodiment. The bridge circuit shown in FIG. 12 uses two power supplies to turn on / off two switching elements, and is connected in series with a positive power supply terminal BB, a negative power supply terminal -BB, and a level shift circuit 3a shown in FIG. The connected high-side output switching element HSW and low-side output switching element LSW, the high-side drive circuit HD, the low-side drive circuit LD, the bootstrap diode D1, the bootstrap capacitor C1, and the level shift circuit 1a Have.
[0081]
That is, the bridge circuit shown in FIG. 12 is similar to the bridge circuit shown in FIG. 9, and uses the level shift circuit 1a shown in FIG. 4 in place of the level shift circuit 1 shown in FIG. The only difference is that the level shift circuit 3a shown in FIG. 10 is used in place of the shift circuit 3, and the other configurations are the same. Therefore, the same parts are denoted by the same reference numerals, and detailed description thereof is omitted.
[0082]
According to the bridge circuit having the configuration shown in FIG. 12, the same operation as that of the bridge circuit shown in FIG. 9 is performed, and the level shift circuit 3a shifts the level of the input signal to a low level and outputs it. The low side drive circuit LD is operated, and the level shift circuit 1a can shift the level of the input signal to a high level and output it to operate the high side drive circuit HD. That is, since the level shift circuit 3a for the low side drive circuit and the level shift circuit 1a for the high side drive circuit are used as the bridge circuit, a bridge circuit of a two power supply system suitable for high speed operation without any malfunction is provided. Can be provided.
[0083]
Each circuit of the level shift circuit of the first embodiment to the level shift circuit of the fourth embodiment can also be formed by a monolithic integrated circuit in which a circuit is configured as an integrated structure on a silicon chip. That is, since the circuit is integrated, the circuit can be reduced in size and weight.
[0084]
【The invention's effect】
According to the first and third aspects of the present invention, since either MOSFET is always turned on without performing pulse conversion as in the prior art and without using a flip-flop, both MOSFETs are both turned off. It will never be. For this reason, even if each MOSFET receives a rapid voltage fluctuation (dv / dt), each MOSFET does not malfunction. Therefore, the withstand capability by dv / dt is improved, and a level shift circuit suitable for high-speed operation can be provided.
[0085]
According to the second and fourth aspects of the present invention, since either current mirror circuit is always turned on without performing pulse conversion as in the prior art and without using a flip-flop, both current mirror circuits are provided. Are not turned off. For this reason, even if each current mirror circuit receives a rapid voltage fluctuation (dv / dt), each current mirror circuit does not cause malfunction. Therefore, the withstand capability by dv / dt is improved, and a level shift circuit suitable for high-speed operation can be provided.
[0086]
According to the fifth and sixth aspects of the invention, a constant current can flow through the N-type MOSFET and the P-type MOSFET. According to the invention of claim 7, the level shift circuit can be formed of a monolithic integrated circuit.
[Brief description of the drawings]
FIG. 1 is a configuration diagram illustrating a level shift circuit according to a first embodiment;
FIG. 2 is a signal timing chart in each part of the level shift circuit according to the first embodiment;
FIG. 3 is a configuration diagram showing a bridge circuit using the level shift circuit according to the first embodiment.
FIG. 4 is a configuration diagram illustrating a level shift circuit according to a second embodiment;
FIG. 5 is a signal timing chart in each part of the level shift circuit according to the second embodiment;
FIG. 6 is a configuration diagram showing a bridge circuit using a level shift circuit according to a second embodiment.
FIG. 7 is a configuration diagram showing a level shift circuit according to a third embodiment.
FIG. 8 is a signal timing chart in each part of the level shift circuit according to the third embodiment;
FIG. 9 is a configuration diagram showing a bridge circuit using a level shift circuit according to a third embodiment.
FIG. 10 is a configuration diagram showing a level shift circuit according to a fourth embodiment.
FIG. 11 is a signal timing chart in each part of the level shift circuit according to the fourth embodiment;
FIG. 12 is a configuration diagram showing a bridge circuit using a level shift circuit according to a fourth embodiment.
FIG. 13 is a configuration diagram showing a conventional bridge circuit.
FIG. 14 is a configuration diagram showing a level shift circuit provided in a conventional bridge circuit.
FIG. 15 is a timing chart of signals at various parts in a conventional level shift circuit.
[Explanation of symbols]
1, 1a, 3, 3a level shift circuit
Q1, Q2, Q5, Q6, Q11, Q12, Q23, Q24, Q27, Q28, Q29, Q30 N-type MOSFET
Q3, Q4, Q7, Q8, Q9, Q10, Q21, Q22, Q25, Q26, Q31, Q32 P-type MOSFET
NT Knot Gate
CC1, CC2 constant current circuit
R1, R2 resistance
BBL Low voltage power supply terminal
BBH High-voltage power supply terminal
HT High side control signal input terminal
BH High potential side terminal
OUT1 High-side drive signal output pin
OUT2 Low side drive signal output pin
BL Low potential side terminal
G1 Ground terminal for low-voltage power supply
G2 High-voltage power supply ground terminal
HD high-side drive circuit
LD Low side drive circuit
HSW High-side output switching element
LSW Low-side output switching element
C1 Bootstrap capacitor
D1 Bootstrap diode
BB Positive power supply terminal
-BB Negative power supply terminal

Claims

低電圧電源に接続するための電源端子及び接地端子と、前記低電圧電源を動作電源とし、ハイサイド制御信号を入力するためのハイサイド制御信号入力端子と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、前記ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子と、を備えたレベルシフト回路であって、
ドレインが第１の抵抗を介して前記高電位側端子に接続され、ソースが前記接地端子に接続され、ゲートが前記ハイサイド制御信号入力端子に接続された第１のN型MOSFETと、
ドレインが第２の抵抗を介して前記高電位側端子に接続され、ソースが前記接地端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のN型MOSFETと、
ソースが前記高電位側端子に接続され、ゲートが前記第１のN型MOSFETのドレインに接続された第１のP型MOSFETと、
ソースが前記高電位側端子に接続され、ゲートが前記第２のN型MOSFETのドレインに接続された第２のP型MOSFETと、
ドレインが前記第１のP型MOSFETのドレインに接続され、ソースが低電位側端子に接続され、ゲートが前記第２のP型MOSFETのドレインに接続された第３のN型MOSFETと、
ドレインが前記第２のP型MOSFETのドレインと前記ハイサイドドライブ信号出力端子とに接続され、ソースが前記低電位側端子に接続され、ゲートが前記第１のP型MOSFETのドレインに接続された第４のN型MOSFETと、
を備えたことを特徴とするレベルシフト回路。A power supply terminal and a ground terminal for connection to a low voltage power supply, a high side control signal input terminal for inputting a high side control signal using the low voltage power supply as an operation power supply, and a high power supply for the high side drive circuit. A level shift circuit comprising a high potential side terminal and a low potential side terminal for connection to a potential side and a low potential side, respectively, and a high side drive signal output terminal for outputting a signal to the high side drive circuit. ,
A first N-type MOSFET having a drain connected to the high potential side terminal via a first resistor, a source connected to the ground terminal, and a gate connected to the high side control signal input terminal;
A second N-type having a drain connected to the high potential side terminal via a second resistor, a source connected to the ground terminal, and a gate connected to the high side control signal input terminal via a knot gate MOSFET,
A first P-type MOSFET having a source connected to the high potential side terminal and a gate connected to the drain of the first N-type MOSFET;
A second P-type MOSFET having a source connected to the high potential side terminal and a gate connected to the drain of the second N-type MOSFET;
A third N-type MOSFET having a drain connected to the drain of the first P-type MOSFET, a source connected to the low potential side terminal, and a gate connected to the drain of the second P-type MOSFET;
The drain is connected to the drain of the second P-type MOSFET and the high-side drive signal output terminal, the source is connected to the low-potential side terminal, and the gate is connected to the drain of the first P-type MOSFET. A fourth N-type MOSFET;
A level shift circuit comprising:

低電圧電源に接続するための電源端子及び接地端子と、前記低電圧電源を動作電源とし、ハイサイド制御信号を入力するためのハイサイド制御信号入力端子と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、前記ハイサイドドライブ回路に信号を出力するハイサイドドライブ信号出力端子と、を備えたレベルシフト回路であって、
ソースが前記接地端子に接続され、ゲートが前記ハイサイド制御信号入力端子に接続された第１のN型MOSFETと、
ソースが前記接地端子に接続され、ゲートがノットゲートを介して前記ハイサイド制御信号入力端子に接続された第２のN型MOSFETと、
一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第１のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続され、他方のP型MOSFETのドレインが前記ハイサイドドライブ信号出力端子に接続された第１のカレントミラー回路と、
一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第２のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続された第２のカレントミラー回路と、
一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第２のカレントミラー回路内の他方のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続され、他方のN型MOSFETのドレインが前記ハイサイドドライブ信号出力端子に接続された第３のカレントミラー回路と、
を備えたことを特徴とするレベルシフト回路。A power supply terminal and a ground terminal for connection to a low voltage power supply, a high side control signal input terminal for inputting a high side control signal using the low voltage power supply as an operation power supply, and a high power supply for the high side drive circuit. A level shift circuit comprising a high potential side terminal and a low potential side terminal for connection to a potential side and a low potential side, respectively, and a high side drive signal output terminal for outputting a signal to the high side drive circuit. ,
A first N-type MOSFET having a source connected to the ground terminal and a gate connected to the high-side control signal input terminal;
A second N-type MOSFET having a source connected to the ground terminal and a gate connected to the high-side control signal input terminal via a knot gate;
A pair of P-type MOSFETs, each gate and the drain of one P-type MOSFET are connected to the drain of the first N-type MOSFET, each source is connected to the high potential side terminal, and the other P-type MOSFET is connected. A first current mirror circuit having a drain connected to the high-side drive signal output terminal;
A second current mirror circuit comprising a pair of P-type MOSFETs, each gate and the drain of one P-type MOSFET being connected to the drain of the second N-type MOSFET, and each source being connected to the high potential side terminal When,
Each gate and the drain of one N-type MOSFET are connected to the drain of the other P-type MOSFET in the second current mirror circuit, and each source is connected to the low potential side terminal. A third current mirror circuit in which the drain of the other N-type MOSFET is connected to the high-side drive signal output terminal;
A level shift circuit comprising:

ロジック電源に接続するための電源端子及び接地端子と、前記ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子と、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子とを備えたレベルシフト回路であって、
ソースが前記電源端子に接続され、ゲートが前記ローサイド制御信号入力端子に接続され、ドレインが第１の抵抗を介して前記低電位側端子に接続された第１のP型MOSFETと、
ソースが前記電源端子に接続され、ゲートがノットゲートを介して前記ローサイド制御信号入力端子に接続され、ドレインが第２の抵抗を介して前記低電位側端子に接続された第２のP型MOSFETと、
ソースが前記低電位側端子に接続され、ゲートが前記第１のP型MOSFETのドレインに接続された第１のN型MOSFETと、
ソースが前記低電位側端子に接続され、ゲートが前記第２のP型MOSFETのドレインに接続され、ドレインが前記ローサイドドライブ信号出力端子に接続された第２のN型MOSFETと、
ソースが前記高電位側端子に接続され、ゲートが前記ローサイドドライブ信号出力端子に接続され、ドレインが前記第１のN型MOSFETのドレインに接続された第３のP型MOSFETと、
ソースが前記高電位側端子に接続され、ゲートが前記第３のP型MOSFETのドレインに接続され、ドレインが前記ローサイドドライブ信号出力端子に接続された第４のP型MOSFETと、
を備えたことを特徴とするレベルシフト回路。A power supply terminal and a ground terminal for connection to a logic power supply, a low-side control signal input terminal for inputting a low-side control signal using the logic power supply as an operation power supply, and a high-potential side and a low-potential of an operation power supply for a low-side drive circuit A level shift circuit including a high-potential side terminal and a low-potential side terminal for connecting to each side, and a low-side drive signal output terminal for outputting a signal to the low-side drive circuit,
A first P-type MOSFET having a source connected to the power supply terminal, a gate connected to the low-side control signal input terminal, and a drain connected to the low potential side terminal via a first resistor;
A second P-type MOSFET having a source connected to the power supply terminal, a gate connected to the low-side control signal input terminal via a knot gate, and a drain connected to the low-potential side terminal via a second resistor When,
A first N-type MOSFET having a source connected to the low potential side terminal and a gate connected to the drain of the first P-type MOSFET;
A second N-type MOSFET having a source connected to the low potential side terminal, a gate connected to the drain of the second P-type MOSFET, and a drain connected to the low-side drive signal output terminal;
A third P-type MOSFET having a source connected to the high potential side terminal, a gate connected to the low-side drive signal output terminal, and a drain connected to the drain of the first N-type MOSFET;
A fourth P-type MOSFET having a source connected to the high potential side terminal, a gate connected to the drain of the third P-type MOSFET, and a drain connected to the low-side drive signal output terminal;
A level shift circuit comprising:

ロジック電源に接続するための電源端子及び接地端子と、前記ロジック電源を動作電源とし、ローサイド制御信号を入力するためのローサイド制御信号入力端子と、ローサイドドライブ回路の動作電源の高電位側及び低電位側にそれぞれ接続するための高電位側端子及び低電位側端子と、ローサイドドライブ回路に信号を出力するローサイドドライブ信号出力端子とを備えたレベルシフト回路であって、
ソースが前記電源端子に接続され、ゲートが前記ローサイド制御信号入力端子に接続された第１のP型MOSFETと、
ソースが前記電源端子に接続され、ゲートがノットゲートを介して前記ローサイド制御信号入力端子に接続された第２のP型MOSFETと、
一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第１のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続された第１のカレントミラー回路と、
一対のN型MOSFETからなり、各ゲート及び一方のN型MOSFETのドレインが前記第２のP型MOSFETのドレインに接続され、各ソースが前記低電位側端子に接続され、他方のN型MOSFETのドレインが前記ローサイドドライブ出力端子に接続された第２のカレントミラー回路と、
一対のP型MOSFETからなり、各ゲート及び一方のP型MOSFETのドレインが前記第１のカレントミラー回路内の他方のN型MOSFETのドレインに接続され、各ソースが前記高電位側端子に接続され、他方のP型MOSFETのドレインが前記ローサイドドライブ信号出力端子に接続された第３のカレントミラー回路と、
を備えたことを特徴とするレベルシフト回路。A power supply terminal and a ground terminal for connection to a logic power supply, a low-side control signal input terminal for inputting a low-side control signal using the logic power supply as an operation power supply, and a high-potential side and a low-potential of an operation power supply for a low-side drive circuit A level shift circuit including a high-potential side terminal and a low-potential side terminal for connecting to each side, and a low-side drive signal output terminal for outputting a signal to the low-side drive circuit,
A first P-type MOSFET having a source connected to the power supply terminal and a gate connected to the low-side control signal input terminal;
A second P-type MOSFET having a source connected to the power supply terminal and a gate connected to the low-side control signal input terminal via a knot gate;
A first current mirror circuit comprising a pair of N-type MOSFETs, each gate and the drain of one N-type MOSFET being connected to the drain of the first P-type MOSFET, and each source being connected to the low potential side terminal When,
Each of the gates and the drain of one N-type MOSFET is connected to the drain of the second P-type MOSFET, each source is connected to the low potential side terminal, and the other N-type MOSFET A second current mirror circuit having a drain connected to the low side drive output terminal;
Each gate and the drain of one P-type MOSFET are connected to the drain of the other N-type MOSFET in the first current mirror circuit, and each source is connected to the high potential side terminal. A third current mirror circuit in which the drain of the other P-type MOSFET is connected to the low-side drive signal output terminal;
A level shift circuit comprising:

前記第１のN型MOSFETのソースと前記接地端子との間に第１の定電流回路を設け、前記第２のN型MOSFETのソースと前記接地端子との間に第２の定電流回路を設けたことを特徴とする請求項１又は請求項２記載のレベルシフト回路。A first constant current circuit is provided between the source of the first N-type MOSFET and the ground terminal, and a second constant current circuit is provided between the source of the second N-type MOSFET and the ground terminal. 3. The level shift circuit according to claim 1, wherein the level shift circuit is provided.

前記第１のP型MOSFETのソースと前記電源端子との間に第１の定電流回路を設け、前記第２のP型MOSFETのソースと前記電源端子との間に第２の定電流回路を設けたことを特徴とする請求項３又は請求項４記載のレベルシフト回路。A first constant current circuit is provided between the source of the first P-type MOSFET and the power supply terminal, and a second constant current circuit is provided between the source of the second P-type MOSFET and the power supply terminal. 5. The level shift circuit according to claim 3, wherein the level shift circuit is provided.

半導体集積回路としてモノリシック形成されていることを特徴とする請求項１乃至請求項６のいずれか１項記載のレベルシフト回路。7. The level shift circuit according to claim 1, wherein the level shift circuit is monolithically formed as a semiconductor integrated circuit.