JP3834564B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＳｉＧｅ薄膜を含むゲート電極及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置としてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細化及び高集積化が進められている。これに伴い、駆動電流確保や消費電力低減の観点から、ゲート絶縁膜の薄膜化が進められている。
スケーリング則の要請から、ゲート絶縁膜として広く用いられてきたシリコン酸化膜（ＳｉＯ２膜）は、２ｎｍ以下の膜厚で成膜することが必要となっている。しかし、このような極薄のＳｉＯ２膜をゲート絶縁膜として用いた場合、トンネル電流によるゲート漏れ電流が、ソース／ドレイン電流に対して無視できない値となり、ＭＯＳＦＥＴの高性能化及び低消費電力化において大きな課題となっている。
【０００３】
その対策として、ＳｉＯ２膜に比べて高い比誘電率を有する高誘電体膜をゲート絶縁膜に用いる方法が提案されている。これにより、実効的なゲート絶縁膜の膜厚（すなわち電気的換算膜厚）を薄くしたままで物理的膜厚を厚くすることができ、トンネル電流によるゲート漏れ電流を抑えることができる。
【０００４】
一方、ゲート電極の電気的換算膜厚を縮小させるために、ゲート電極の空乏化に起因する寄生容量を減らす方法も提案されている。例えば、ゲート電極にシリコンゲルマニウム（以下「ＳｉＧｅ」という。）膜を用いる方法である。ＳｉＧｅ膜をゲート電極に用いたトランジスタには、以下のような利点がある。
先ず、ゲート電極中の導電型不純物（例えば、ボロン）の活性化率が向上するため、ボロンのドーズ量を減らすことができる。これにより、ゲート電極下のゲート絶縁膜及びチャネル領域へのボロンの突き抜けを抑制することができ、ゲートの漏れ電流を抑制することができる。また、このボロンの活性化率の向上によりゲート電極の空乏化が抑制され、空乏化に起因した寄生容量が減少する。これに伴い、寄生容量に相当する分だけゲート絶縁膜を厚くすることができ、ゲート漏れ電流を更に抑制することができる。
また、ＰチャネルＭＯＳＦＥＴにおいて、ＳｉＧｅの仕事関数が基板（Ｓｉ）に比べて小さいので、しきい値電圧（Ｖｔｈ）を所望の値に調整した際に、チャネル濃度を低くすることができる。これにより、垂直方向の電界が低下するため、基板のキャリア移動度が改善され、トランジスタ駆動能力が向上する。
さらに、従来ゲート電極に用いられていたポリシリコン膜に比べて、ＳｉＧｅ膜は成長速度が大きいので、短時間での成膜が可能である。また、ＳｉＧｅ膜は、Ｓｉに比べてより低温での多結晶化が可能である。低温且つ短時間で導電型不純物を十分に拡散させるためには、多結晶質の方が有利である。従って、成膜時及び後工程での熱拡散工程の熱履歴（Thermal Budget）を低減することができる。
【０００５】
ところで、ＳｉＧｅ膜を用いたゲート電極において、ＳｉＧｅ膜の成膜時にその膜表面が荒れてしまうという問題がある。かかる表面荒れが発生すると、後工程のドライエッチングによるゲート電極加工が困難になってしまう。この問題を回避するために、極薄の非晶質Ｓｉ膜（シードＳｉ膜）をＳｉＧｅ膜とゲート絶縁膜であるＳｉＯ２膜との間に形成して、ＳｉＧｅ膜の表面荒れを抑制する方法が提案されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−２６１２７４号公報 （第５頁、図３）
【０００７】
【発明が解決しようとする課題】
しかしながら、このシードＳｉ膜の導入は、トランジスタ特性に最も影響を及ぼすゲート電極−ゲート絶縁膜界面のゲルマニウム組成（以下「Ｇｅ組成」という。）を低下させてしまう。
また、後工程の熱処理によりＧｅをＳｉＧｅ膜からシードＳｉ膜に拡散させた場合においても、ウェハ面内の温度バラツキ等の理由により、拡散後のゲート電極−ゲート絶縁膜界面のＧｅ組成にバラツキが生じてしまう。
その結果、ゲート電極−ゲート絶縁膜界面におけるＧｅ組成を設計値通りに制御することが困難となってしまうという問題があった。さらに、ゲート電極−ゲート絶縁膜界面におけるＧｅ組成の変化により仕事関数が変化し、トランジスタのしきい値電圧にバラツキが発生してしまうという問題があった。
【０００８】
本発明は、上記従来の課題を解決するためになされたもので、ゲート電極を構成するＳｉＧｅ膜の表面荒れを抑制すると共に、ゲート電極−ゲート絶縁膜界面におけるＧｅ組成の制御性を改善することを目的とする。
【０００９】
【課題を解決する為の手段】
この発明に係る半導体装置は、ＳｉＧｅ膜を含むゲート電極を有する半導体装置であって、
基板上に形成された誘電体膜と、
前記誘電体膜上に形成され、膜厚が０．１ｎｍ〜０．３ｎｍであり、かつ、ＨｆＯ２膜からなる下地ゲート絶縁膜とを備え、
前記下地ゲート絶縁膜上に前記ＳｉＧｅ膜が形成されたことを特徴とするものである。
【００１０】
この発明に係る半導体装置において、前記誘電体膜が、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜であることが好適である。
【００１１】
この発明に係る半導体装置において、前記誘電体膜は、前記基板上に形成された第１誘電体膜と、該第１誘電体膜上に形成された第２誘電体膜とを含み、
前記第１誘電体膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜であり、
前記第２誘電体膜は、Ａｌ ２ Ｏ ３ 、ＺｒＯ ２ 、Ｌａ ２ Ｏ ３ 、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘまたはＺｒＡｌＯｘからなる膜であることが好適である。
【００１２】
この発明に係る半導体装置において、前記ゲート電極が、前記下地ゲート絶縁膜上に形成された非晶質ＳｉＧｅ膜と、該非晶質ＳｉＧｅ膜上に形成された多結晶ＳｉＧｅ膜とを備えることが好適である。
【００１３】
この発明に係る半導体装置において、前記ゲート電極が、該多結晶ＳｉＧｅ膜上に形成されたＳｉ膜を更に備えることが好適である。
【００１４】
この発明に係る製造方法において、基板上に、誘電体膜を形成する工程と、
前記誘電体膜上にＨｆＯ２膜からなる下地ゲート絶縁膜を０．１ｎｍ〜０．３ｎｍの膜厚で形成する工程と、
前記下地ゲート絶縁膜上にＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしたイオン注入により基板上層にソース／ドレイン領域を形成する工程と、
を含むことが好適である。
【００１５】
この発明に係る製造方法において、前記ＳｉＧｅ膜を形成した後、前記ＳｉＧｅ膜上にＳｉ膜を形成する工程を更に含み、
前記ゲート電極を形成する工程では、前記Ｓｉ膜を更にパターニングすることが好適である。
【００１６】
この発明に係る製造方法において、前記ＳｉＧｅ膜を形成する工程は、
前記下地ゲート絶縁膜上に非晶質ＳｉＧｅ膜を形成する工程と、
前記非晶質ＳｉＧｅ膜上に多結晶ＳｉＧｅ膜を形成する工程と、
を含むことが好適である。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１８】
実施の形態１．
先ず、本発明の実施の形態１による半導体装置の構造について説明する。
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。
図１に示すように、基板２としてのシリコン基板には、トランジスタのような半導体素子が形成される素子領域と、この素子領域を分離する分離領域とがあり、該分離領域にフィールド絶縁膜（「素子分離絶縁膜」ともいう。）４が形成されている。また、図示しないが、素子領域の基板２内には、ウェル領域が形成されている。
【００１９】
素子領域の基板２上には、多層膜６，８からなるゲート絶縁膜が形成されている。
基板２の直上に形成された下層誘電体膜６は、例えば、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜（以下、「ＳｉＯ２膜等」という。）を用いることができる。ＳｉＯ２膜等からなる下層誘電体膜６の膜厚は、例えば、０．７ｎｍである。
また、下層誘電体膜６を、ＳｉＯ２膜等に代えて、該ＳｉＯ２膜等よりも比誘電率が高い高誘電体膜（Ｈｉｇｈ−ｋ膜）を用いることができる。ここで、高誘電体膜の材料としては、例えば、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３のような金属酸化物や、金属窒化物や、金属酸窒化物や、ＨｆＳｉＯｘ、ＺｒＳｉＯｘのような金属シリケートや、ＨｆＡｌＯｘ、ＺｒＡｌＯｘのような金属アルミネート等を用いることができる。この場合、物理的膜厚を大きくすることができるため、ゲート漏れ電流の抑制の観点から好適である。
また、下層誘電体膜６を、ＳｉＯ２膜と、その上に形成された上記高誘電体膜との積層膜とすることができる。すなわち、ゲート絶縁膜を、基板２上に形成されたＳｉＯ２膜等と、このＳｉＯ２膜等上に形成された上記高誘電体膜と、この高誘電体膜上に形成された遷移金属の酸化物膜（後述）との積層膜とすることができる。この場合、高誘電体膜とシリコン基板２との固相反応をＳｉＯ２膜等により抑制することができる。また、界面特性の改善、ゲート漏れ電流の抑制の観点から好適である。
【００２０】
下層誘電体膜６上には、遷移金属の酸化物膜（以下「遷移金属酸化物膜」という。）８が形成されている。すなわち、ゲート絶縁膜は、該ゲート絶縁膜の最上層に、遷移金属酸化物膜８を備えている。この遷移金属酸化物膜８は、ゲート絶縁膜として機能すると共に、後述するＳｉＧｅ膜を形成するための下地膜として機能する。遷移金属酸化物膜８としては、ＨｆＯ２膜を用いることができる。ＨｆＯ２膜からなる遷移金属酸化物膜８の膜厚は、例えば、０．１ｎｍ（一原子層）〜５ｎｍが好適である。
なお、下層誘電体膜６としてＨｆＯ２膜を用いることにより、ゲート絶縁膜をＨｆＯ２膜のみで構成することもできる。この場合には、ＨｆＯ２膜の膜厚は、例えば、４ｎｍ〜５ｎｍが好適である。
遷移金属酸化物膜８は、例えば熱的安定性の要求により０．３ｎｍ程度あるいはそれ以下の膜厚にまで極薄膜化された場合でも、均一性の良い成長が求められる。よって、遷移金属酸化物膜８の成長には、ＡＬＤ法やＭＯＣＶＤ法を用いることが好適である（後述）。
【００２１】
遷移金属酸化物膜８上に、ゲート電極１０としてのＳｉＧｅ膜が形成されている。ＳｉＧｅ膜１０は、Ｓｉ（１００−ｘ）Ｇｅｘなる組成式で表されるが、Ｇｅ組成Ｘ（％）は、２０％〜３０％が好適である。遷移金属酸化物膜８の直上にＳｉＧｅ膜１０を形成することにより、シードＳｉ膜を介在させなくても、優れた平坦性が得られる（後述）。
【００２２】
また、該ゲート電極下方のチャネル領域（図示省略）を挟んで、シリコン基板２の上層にソース／ドレイン領域１２が形成されている。
【００２３】
次に、上記半導体装置の製造方法について説明する。
図２は、図１に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、シリコン基板２の分離領域に、ＳＴＩ（Shallow Trench Isolation）技術を用いて、フィールド絶縁膜４を形成する。そして、図示しないが、シリコン基板２の素子領域に導電型不純物のイオン注入を行い、さらにアニール処理を行うことによって、ウェル領域を形成する。
【００２４】
次に、図２（ｂ）に示すように、所定の前処理（例えば、自然酸化膜の除去）を行った後、熱酸化（あるいは熱窒化あるいは熱酸窒化）又はプラズマ酸化（あるいはプラズマ窒化あるいはプラズマ酸窒化）等の方法を用いて、シリコン基板２上に下層誘電体膜６としてのＳｉＯ２膜等（上述）を、例えば０．７ｎｍの膜厚で形成する。
なお、上述したように、ＳｉＯ２膜等に代えて或いはＳｉＯ２膜等と共に、高誘電体膜を下層誘電体膜６として形成することができる。この場合、高誘電体膜の成長に、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いることができる。
【００２５】
次に、下層誘電体膜６上に、ＡＬＤ法又はＭＯＣＶＤ法を用いて、遷移金属酸化物膜８としてのＨｆＯ２膜を形成する。ＡＬＤ法を用いてＨｆＯ２膜を形成する場合、例えば、基板温度を３００℃とし、ＨｆＣｌ４を原料とし、Ｈ２Ｏ又はＯ３を酸化剤とする。この条件での１原子層あたりの平均成膜レートによれば、ＨｆＯ２膜を０．３ｎｍ程度あるいはそれ以下の膜厚にまで極薄膜化することができる。ＨｆＯ２膜８を極薄膜化する場合も、上記方法を用いれば均一性の良い成長を行うことができる。
【００２６】
遷移金属酸化物膜８を形成した後で、ＳｉＧｅ膜（後述）を形成する前に、極微量酸素雰囲気中での熱処理を行うことが好適である（後述する実施の形態２，３についても同様）。遷移金属酸化物膜８としてＨｆＯ２膜を形成した場合には、例えば、ランプ式の急速昇降温アニール装置（ＲＴＡ：Rapid Thermal Annealer）において８００℃程度の温度で数秒間熱処理を行う。この熱処理により、遷移金属酸化物膜８中の酸素欠損が補償されると同時に、遷移金属酸化物膜８中の不純物濃度を減少させることができる。
ＨｆＯ２膜８の直下にＳｉＯ２膜等６が形成されている場合には、この熱処理によってＨｆＯ２膜８からＳｉＯ２膜等６にＨｆが拡散し、ＳｉＯ２膜等６がＨｆシリケート化するため、下層誘電体膜６の電気的換算膜厚が減少する。これにより、遷移金属酸化物膜８の物理的膜厚を厚くすることができるので、ゲート漏れ電流を更に抑制することができる。
【００２７】
続いて、ＣＶＤ法を用いて、ＨｆＯ２膜８上にＳｉＧｅ膜１０を、例えば、５０ｎｍ〜１５０ｎｍの膜厚で形成する。ここで、Ｓｉ（１００−ｘ）Ｇｅｘの組成式で表されるＳｉＧｅ膜１０中のＧｅ組成Ｘ（％）は、２０〜３０％とするのが好適である。
また、ＳｉＧｅ膜１０の成膜温度は、４５０℃以上且つ５００℃未満が好適である。これは、成膜温度が５００℃以上の場合には、シードＳｉ膜を介在させずにＳｉＧｅ膜１０を成長させる際、ＳｉＧｅ膜１０の表面荒れが著しくなるためである。また、成膜温度が４５０℃未満の場合は、ＳｉＧｅ膜１０の成長速度が遅くスループットが低いため、生産性の観点から好ましくないためである。
ＳｉＧｅ膜１０の形成には、例えば、バッチ式の縦型ＬＰＣＶＤ装置を用いることができる。ＳｉＧｅ膜１０の成長条件は、例えば、ＳｉＨ４流量：１ｓｌｍ；Ｈ２希釈１０％ＧｅＨ４流量：０．９６ｓｌｍ；成長温度：４７５℃；成長圧力：２００Ｐａである。この形成条件の場合、膜堆積速度が結晶核成長速度に比べて早いため、非晶質のＳｉＧｅ膜１０が得られる。かかる非晶質のＳｉＧｅ膜１０の表面平坦性は著しく改善され、該表面における凹凸の最大値は２ｎｍ程度にまで縮小される。
【００２８】
ここで、本発明者は、種々の誘電体膜上にＳｉＧｅ膜を形成させた場合のＳｉＧｅ膜の表面モフォロジーを調査した。その調査結果を、図３〜図５を参照して説明する。
【００２９】
図３は、ＳｉＯ２膜上にＳｉＧｅ膜を形成した場合の、ＳｉＧｅ膜の表面モフォロジーを示す顕微鏡写真である。詳細には、図３（ａ）はＳｉＯ２膜上に膜厚５ｎｍのシードＳｉ膜を介してＳｉＧｅ膜を形成した場合、図３（ｂ）はＳｉＯ２膜上に直接ＳｉＧｅ膜を形成した場合におけるそれぞれのＳｉＧｅ膜表面を示す図である。なお、ＳｉＧｅ膜のＧｅ組成ｘは３０％とし、成長条件は、ＳｉＨ４流量：１ｓｌｍ；Ｈ２希釈１０％ＧｅＨ４流量：０．９６ｓｌｍ；成長温度：４７５℃；成長圧力：２００Ｐａとした。
図３（ａ）に示すように、ＳｉＯ２膜上にシードＳｉ膜を介在させてＳｉＧｅ膜を形成した場合には、平坦な表面モフォロジー（二乗平均粗さ：１．３ｎｍ）が達成されている。一方、図３（ｂ）に示すように、シードＳｉ膜を介在させない場合には、ＳｉＧｅ膜の結晶粒が突起物状に観察され、表面モフォロジーが劣化（二乗平均粗さ：１４．５ｎｍ）している。
【００３０】
図４は、Ａｌ２Ｏ３膜上にＳｉＧｅ膜を形成した場合の、ＳｉＧｅ膜の表面モフォロジーを示す顕微鏡写真である。詳細には、図４（ａ）はＡｌ２Ｏ３膜上に膜厚５ｎｍのシードＳｉ膜を介してＳｉＧｅ膜を形成した場合、図４（ｂ）はＡｌ２Ｏ３膜上に直接ＳｉＧｅ膜を形成した場合におけるそれぞれのＳｉＧｅ膜表面を示す図である。
図４（ａ）に示すように、Ａｌ２Ｏ３膜上にシードＳｉ膜を介在させてＳｉＧｅ膜を形成した場合には、図３（ａ）に示した場合と同様に、平坦な表面モフォロジー（二乗平均粗さ：０．３ｎｍ）が達成されている。一方、図４（ｂ）に示すように、シードＳｉ膜を介在させない場合には、図３（ｂ）に示した場合と同様に、ＳｉＧｅ膜の結晶粒が突起物状に観察され、表面モフォロジーが劣化（二乗平均粗さ：１４．６ｎｍ）している。
【００３１】
図５は、ＨｆＯ２膜上にＳｉＧｅ膜を形成した場合の、ＳｉＧｅ膜の表面モフォロジーを示す顕微鏡写真である。詳細には、図５（ａ）はＨｆＯ２膜上に膜厚５ｎｍのシードＳｉ膜を介してＳｉＧｅ膜を形成した場合、図５（ｂ）はＨｆＯ２膜上に直接ＳｉＧｅ膜を形成した場合におけるそれぞれのＳｉＧｅ膜表面を示す図である。
図５（ａ），（ｂ）に示すように、シードＳｉ膜の有無に関わらず、平坦な表面モフォロジー（ともに二乗平均粗さ：０．２ｎｍ）が達成されている。すなわち、上述したようにＳｉＯ２膜又はＡｌ２Ｏ３膜上にＳｉＧｅ膜を形成する場合と異なり、ＨｆＯ２膜の上にＳｉＧｅ膜を形成する場合には、シードＳｉ膜を介在させなくてもＳｉＧｅ膜の平坦な表面モフォロジーが得られることが分かった。
【００３２】
次に、図２（ｃ）に示すように、公知のリソグラフィ技術とエッチング技術とを用いて、ＳｉＧｅ膜１０、遷移金属酸化物膜８および下層誘電体膜６を順次パターニングする。これにより、ＭＯＳＦＥＴのゲート電極が形成される。
さらに、図２（ｄ）に示すように、ゲート電極をマスクとして導電型不純物をイオン注入することにより、シリコン基板２上層にソース／ドレイン領域１２を形成する。
【００３３】
以上説明したように、本実施の形態１では、ゲート絶縁膜の最上層に遷移金属酸化物膜８を形成した。すなわち、遷移金属酸化物膜８をゲート絶縁膜兼下地膜として形成した。そして、この遷移金属酸化物膜８の直上にＳｉＧｅ膜１０を形成した。
これにより、従来のようなシードＳｉ膜を形成することなく、ＳｉＧｅ膜表面の平坦性を確保することができる。ゲート絶縁膜−ゲート電極界面に、シードＳｉ膜を介在させる必要がないため、該界面におけるＳｉＧｅ膜のＧｅ組成を設計値通りに制御することができ、トランジスタにおけるしきい値電圧のバラツキを抑えることができる。従って、しきい値電圧のバラツキを抑えたトランジスタを、ウェハ面内で均一に形成することができる。
【００３４】
また、上述したような表面平坦性に優れたＳｉＧｅ膜１０をゲート電極に適用することにより、後工程のゲート加工工程におけるプロセスマージンが拡大し、加工歩留まりを改善することができ、生産性が向上する。
また、ＳｉＧｅ膜１０は非晶質膜であるため、ゲート電極、ソース／ドレイン領域、エクステンション領域、ポケット領域を形成する際、注入する導電型不純物のチャネリングを抑制することができる。よって、トランジスタにおけるしきい値電圧のバラツキを抑制することができる。
【００３５】
なお、本実施の形態１では非晶質のＳｉＧｅ膜１０を形成したが、本発明者は、上述したＳｉＧｅ膜の成長条件で圧力のみを３０Ｐａ以下に下げて、ＳｉＧｅ膜を形成し、その表面平坦性を調査した。得られたＳｉＧｅ膜は、グレインサイズが１５ｎｍ程度に小さく、且つそのグレインサイズが揃った多結晶のＳｉＧｅ膜であった。遷移金属酸化物膜上にかかる多結晶ＳｉＧｅ膜を形成した場合も、シードＳｉ膜を形成することなく、ＳｉＧｅ膜表面の平坦性を確保することができることが分かった。よって、非晶質のＳｉＧｅ膜を形成する場合と同様に、ゲート絶縁膜−ゲート電極界面におけるＧｅ組成を設計値通りに制御することができる。
さらに、かかる多結晶ＳｉＧｅ膜をゲート電極として用いることにより、後工程で注入された導電型不純物（例えば、ボロン）の拡散に要する熱処理をより低減できるため、トランジスタにおけるゲート漏れ電流を更に抑えることができる。
【００３６】
実施の形態２．
先ず、本発明の実施の形態２による半導体装置の構造について説明する。
図６は、本発明の実施の形態２による半導体装置を説明するための断面図である。
図６に示す本実施の形態２による半導体装置と、前述した実施の形態１による半導体装置との相違点は、非晶質のＳｉＧｅ膜１０を薄膜化し、その薄膜化したＳｉＧｅ膜１０上に多結晶のＳｉＧｅ膜１４が更に形成されている点である。
すなわち、図６に示すように、本実施の形態２による半導体装置は、ゲート電極として、ＨｆＯ２膜８上に形成された非晶質のＳｉＧｅ膜１０と、該ＳｉＧｅ膜１０上に形成された多結晶のＳｉＧｅ膜１４とを備えたものである。
非晶質のＳｉＧｅ膜１０の膜厚は、例えば、２０ｎｍ〜３０ｎｍ程度である。多結晶のＳｉＧｅ膜１４の膜厚は、ゲート電極全体の膜厚が５０ｎｍ〜１５０ｎｍとなるように制御すればよい。
【００３７】
次に、上記半導体装置の製造方法について説明する。
先ず、実施の形態１による製造方法と同様に、非晶質のＳｉＧｅ膜１０まで形成する。なお、非晶質のＳｉＧｅ膜１０は、例えば、２０ｎｍ〜３０ｎｍ程度の膜厚で形成する。このように薄膜化した場合でも、ＳｉＧｅ膜形成中の結晶粒成長が起こらないため、ゲート絶縁膜−ゲート電極界面において連続したＳｉＧｅ膜１０の形成が可能である。
【００３８】
次に、図示しないが、ＬＰＣＶＤ法を用いて、ＳｉＧｅ膜１０上に多結晶のＳｉＧｅ膜１４を形成する。このＳｉＧｅ膜１４の形成には、上述したバッチ式の縦型ＬＰＣＶＤ装置を用いることができ、ＳｉＧｅ膜１４の成長条件は、例えば、ＳｉＨ４流量：０．６ｓｌｍ；Ｈ２希釈１０％ＧｅＨ４流量：０．５８ｓｌｍ；成長温度：４７５℃、成長圧力：１０Ｐａである。
かかる条件で形成されたＳｉＧｅ膜１４は、上記非晶質ＳｉＧｅ膜１０と同じ成長温度であるにも関わらず、多結晶質の膜となる。また、非晶質ＳｉＧｅ膜１０と多結晶ＳｉＧｅ膜１４とは同じ成長温度で形成するため、多結晶ＳｉＧｅ膜１４成長中において非晶質ＳｉＧｅ膜１０の膜質が保たれる。また、ＳｉＧｅ膜１０，１４を同一のＬＰＣＶＤ装置内で連続して成長させることができるため、スループットや生産性が低下しない。
【００３９】
次に、実施の形態１と同様に、公知のリソグラフィ技術とエッチング技術とを用いて、多結晶ＳｉＧｅ膜１４、非晶質ＳｉＧｅ膜１０、遷移金属酸化物膜８および下層誘電体膜６を順次パターニングする。これにより、ＭＯＳＦＥＴのゲート電極が形成される。さらに、実施の形態１と同様に、ゲート電極をマスクとして導電型不純物をイオン注入することにより、シリコン基板２上層にソース／ドレイン領域１２を形成する。
【００４０】
以上説明したように、本実施の形態２では、ゲート絶縁膜の最上層に遷移金属酸化物膜８を形成した。すなわち、遷移金属酸化物膜８をゲート絶縁膜兼下地膜として形成した。そして、この遷移金属酸化物膜８の直上にＳｉＧｅ膜１０を形成した。従って、実施の形態１と同様の効果が得られる。
【００４１】
さらに、本実施の形態２では、薄膜化した非晶質ＳｉＧｅ膜１０の上に、多結晶ＳｉＧｅ膜１４を形成した。これにより、後工程でゲート電極に注入された導電性不純物（例えばボロン）を、多結晶質の結晶粒界に沿った増速拡散現象を利用して、効率良く熱拡散させることができる。従って、下層誘電体膜６及びＨｆＯ２膜８に対して、後工程の熱履歴（Thermal Budget）を低減することができ、ゲート絶縁膜６，８の漏れ電流特性や長期信頼性等の電気的特性が改善される。よって、トランジスタ素子の信頼性が向上するため、歩留まりが向上し、生産性が向上する。
【００４２】
なお、本実施の形態２では、非晶質ＳｉＧｅ膜１０上に多結晶ＳｉＧｅ膜１４を形成したが、多結晶ＳｉＧｅ膜１４に代えて、多結晶Ｓｉ膜を形成してもよい。この場合も、ゲート電極に注入された導電性不純物を、増速拡散現象を利用して、効率良く熱拡散させることができる。
【００４３】
実施の形態３．
先ず、本発明の実施の形態３による半導体装置の構造について説明する。
図７は、本発明の実施の形態３による半導体装置を説明するための断面図である。
図７に示す本実施の形態３による半導体装置と、前述した実施の形態２による半導体装置との相違点は、多結晶のＳｉＧｅ膜１４上に、Ｓｉ膜（以下「キャップＳｉ膜」という。）１６が更に形成されている点である。
すなわち、図７に示すように、本実施の形態３による半導体装置は、ゲート電極として、ＨｆＯ２膜８上に形成された非晶質のＳｉＧｅ膜１０と、該ＳｉＧｅ膜１０上に形成された多結晶のＳｉＧｅ膜１４と、該ＳｉＧｅ膜１４上に形成されたキャップＳｉ膜１６とを備えたものである。
非晶質のＳｉＧｅ膜１０の膜厚は、実施の形態２と同様に、例えば、２０ｎｍ〜３０ｎｍ程度である。多結晶のＳｉＧｅ膜１４とキャップＳｉ膜１６の膜厚は、ゲート電極全体の膜厚が５０ｎｍ〜１５０ｎｍとなるようにそれぞれ制御すればよい。なお、図７では、ＳｉＧｅ膜１４の膜厚よりもキャップＳｉ膜１６の膜厚の方が厚いが、ＳｉＧｅ膜１４の膜厚の方が厚くてもよい。
【００４４】
次に、上記半導体装置の製造方法について説明する。
先ず、実施の形態２による製造方法と同様に、多結晶のＳｉＧｅ膜１４まで形成する。多結晶のＳｉＧｅ膜１４の膜厚は、後述するキャップＳｉ膜１６の膜厚を考慮して、実施の形態２よりも薄膜化する。
【００４５】
次に、図示しないが、ＬＰＣＶＤ法を用いて、ＳｉＧｅ膜１４上にキャップＳｉ膜１６を形成する。このキャップＳｉ膜１６の形成には、上述したバッチ式の縦型ＬＰＣＶＤ装置を用いることができ、ＳｉＧｅ膜１４の成長温度よりも高い温度を適用することができる。キャップＳｉ膜１６の成長条件は、例えば、ＳｉＨ４流量：１ｓｌｍ；成長温度：５３０℃、成長圧力：１００Ｐａである。
キャップＳｉ膜１６は、多結晶ＳｉＧｅ膜１４の結晶性の影響を受けて成長するため、多くの領域が多結晶化して成長される。ここで、多結晶Ｓｉ膜を成長させるには、通常６００℃以上の高温を要するが、多結晶ＳｉＧｅ膜１４を介在させた場合にはそれよりも低い、例えば、５３０℃程度の低温においても多結晶化する。
【００４６】
以上説明したように、本実施の形態３では、ゲート絶縁膜の最上層に遷移金属酸化物膜８を形成した。すなわち、遷移金属酸化物膜８をゲート絶縁膜兼下地膜として形成した。そして、この遷移金属酸化物膜８の直上にＳｉＧｅ膜１０を形成した。従って、実施の形態１と同様の効果が得られる。
【００４７】
さらに、本実施の形態３では、多結晶ＳｉＧｅ膜１４上に多結晶のキャップＳｉ膜１６を形成した。これにより、実施の形態２と同様に、後工程で注入された導電性不純物（例えばボロン）を多結晶質の結晶粒界に沿った増速拡散現象を利用して、効率良く熱拡散することができる。従って、下層誘電体膜６及びＨｆＯ２膜８に対して、後工程の熱履歴（Thermal Budget）を低減することができ、ゲート絶縁膜６，８の漏れ電流特性や長期信頼性等の電気的特性が改善される。よって、トランジスタ素子の信頼性が向上するため、歩留まりが向上し、生産性が向上する。
また、多結晶ＳｉＧｅ膜１４上にキャップＳｉ膜１６を形成することにより、後工程で公知のサリサイドプロセスを用いて、サリサイド配線を形成する際に、ＳｉＧｅ膜のＧｅに起因したサリサイド不良を回避することができる。このため、歩留まりが向上し、生産性が向上する。
また、多結晶ＳｉＧｅ膜１４を介在させてキャップＳｉ膜１６を通常よりも低温で多結晶化させることができるため、下層誘電体膜６及びＨｆＯ２膜８に対して、後工程の熱履歴（Thermal Budget）を更に低減することができ、ゲート絶縁膜６，８の漏れ電流特性や長期信頼性等の電気的特性が改善される。よって、トランジスタ素子の信頼性が向上するため、歩留まりが向上し、生産性が向上する。
また、ゲート電極に不純物を導入した後に行われる洗浄工程において、ＳｉＧｅ膜よりもＳｉ膜の方がエッチングレートが低い。このため、実施の形態１，２よりも洗浄工程におけるゲート電極の膜厚の減少を低減でき、ゲート電極中の導電性不純物濃度の減少並びに面内分布の変動を抑制することができる。従って、トランジスタを設計どおりに製造することができ、生産再現性・安定性が向上する。
【００４８】
次に、本実施の形態３の変形例について説明する。トランジスタに要求される性能に応じて、以下の変形例を用いることができる。
図８は、本発明の実施の形態３の第１変形例を説明するための断面図であり、図９は、本発明の実施の形態３の第２変形例を説明するための断面図である。
【００４９】
第１変形例は、図８に示すように、多層膜１０，１４，１６からなるゲート電極をマスクとして不純物を注入することによりエクステンション２２を形成し、ゲート電極の側壁を覆うようにサイドウォール２０を形成し、ゲート電極及びサイドウォール２０をマスクとして不純物を注入することにより、エクステンション２２よりも不純物濃度が高いソース／ドレイン領域１２を形成したものである。
【００５０】
第２変形例は、図９に示すように、図８に示した第１変形例の構造を形成した後、図示しない保護膜を形成した後、例えば、Ｃｏ膜、Ｎｉ膜、Ｔａ膜、Ｔｉ膜等の金属膜を形成し、熱処理を施すことにより、キャップＳｉ膜１６及びソース／ドレイン領域１２の表層に、例えば、ＣｏＳｉのような金属シリサイド層２４を形成したものである。すなわち、第１変形例の構造を形成した後、サリサイド法により金属シリサイド層２４を形成したものである。本第２変形例により、拡散層を低抵抗化することができる。
かかる第１及び第２変形例により、半導体装置の性能を更に向上させることができる。
【００５１】
【発明の効果】
本発明によれば、ゲート電極を構成するＳｉＧｅ膜の表面荒れを抑制すると共に、ゲート電極−ゲート絶縁膜界面におけるＧｅ組成の制御性を改善することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】 図１に示した半導体装置の製造方法を説明するための工程断面図である。
【図３】 ＳｉＯ２膜上にＳｉＧｅ膜を形成した場合の、ＳｉＧｅ膜の表面モフォロジーを示す顕微鏡写真である。
【図４】 Ａｌ２Ｏ３膜上にＳｉＧｅ膜を形成した場合の、ＳｉＧｅ膜の表面モフォロジーを示す顕微鏡写真である。
【図５】 ＨｆＯ２膜上にＳｉＧｅ膜を形成した場合の、ＳｉＧｅ膜の表面モフォロジーを示す顕微鏡写真である。
【図６】 本発明の実施の形態２による半導体装置を説明するための断面図である。
【図７】 本発明の実施の形態３による半導体装置を説明するための断面図である。
【図８】 本発明の実施の形態３の第１変形例を説明するための断面図である。
【図９】 本発明の実施の形態３の第２変形例を説明するための断面図である。
【符号の説明】
２ 基板（シリコン基板）
４ フィールド絶縁膜
６ 下層誘電体膜（ＳｉＯ２膜等）
８ 遷移金属酸化物膜（ＨｆＯ２膜）
１０ ＳｉＧｅ膜
１２ ソース／ドレイン領域
１４ ＳｉＧｅ膜（多結晶ＳｉＧｅ膜）
１６ Ｓｉ膜（キャップＳｉ膜）
２０ サイドウォール
２２ エクステンション
２４ 金属シリサイド層

Claims (9)

  1. ＳｉＧｅ膜を含むゲート電極を有する半導体装置であって、
    基板上に形成された誘電体膜と、
    前記誘電体膜上に形成され、膜厚が０．１ｎｍ〜０．３ｎｍであり、かつ、ＨｆＯ２膜からなる下地ゲート絶縁膜とを備え、
    前記下地ゲート絶縁膜上に前記ＳｉＧｅ膜が形成されたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記誘電体膜が、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜からなる下層誘電体膜であることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記誘電体膜は、前記基板上に形成された第１誘電体膜と、該第１誘電体膜上に形成された第２誘電体膜とを含み、
    前記第１誘電体膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜であり、
    前記第２誘電体膜は、Ａｌ２Ｏ３、ＺｒＯ２、Ｌａ２Ｏ３、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘまたはＺｒＡｌＯｘからなる膜であることを特徴とする半導体装置。
  4. 請求項１から３の何れかに記載の半導体装置において、
    前記ゲート電極が、前記下地ゲート絶縁膜上に形成された非晶質ＳｉＧｅ膜と、該非晶質ＳｉＧｅ膜上に形成された多結晶ＳｉＧｅ膜とを備えたことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記ゲート電極が、該多結晶ＳｉＧｅ膜上に形成されたＳｉ膜を更に備えたことを特徴とする半導体装置。
  6. 基板上に、誘電体膜を形成する工程と、
    前記誘電体膜上にＨｆＯ２膜からなる下地ゲート絶縁膜を０．１ｎｍ〜０．３ｎｍの膜厚で形成する工程と、
    前記下地ゲート絶縁膜上にＳｉＧｅ膜を形成する工程と、
    前記ＳｉＧｅ膜をパターニングしてゲート電極を形成する工程と、
    前記ゲート電極をマスクとしたイオン注入により基板上層にソース／ドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  7. 請求項６に記載の製造方法において、
    前記ＳｉＧｅ膜を形成した後、前記ＳｉＧｅ膜上にＳｉ膜を形成する工程を更に含み、
    前記ゲート電極を形成する工程では、前記Ｓｉ膜を更にパターニングすることを特徴とする半導体装置の製造方法。
  8. 請求項６又は７に記載の製造方法において、
    前記ＳｉＧｅ膜を形成する工程は、
    前記下地ゲート絶縁膜上に非晶質ＳｉＧｅ膜を形成する工程と、
    前記非晶質ＳｉＧｅ膜上に多結晶ＳｉＧｅ膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 請求項６から８の何れかに記載の製造方法において、
    前記ＳｉＧｅ膜を４５０℃以上且つ５００℃未満の温度で形成することを特徴とする半導体装置の製造方法。
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