JP3833370B2

JP3833370B2 - Ｉｃ試験装置

Info

Publication number: JP3833370B2
Application number: JP32173197A
Authority: JP
Inventors: 正幸伊藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-11-21
Filing date: 1997-11-21
Publication date: 2006-10-11
Anticipated expiration: 2017-11-21
Also published as: JPH11153651A

Description

【０００１】
【発明の属する技術分野】
この発明はＩＣ試験装置に関し、特に被試験デバイス（ＤＵＴと言う）に対する試験前の準備時間、つまり初期設定時間の短縮技術に関する。
【０００２】
【従来の技術】
従来のＩＣ試験装置は、図５に示すように、パーシステム部２とパーピン部（チャネル部とも言う）３より成り、パーピン部３は試験するＤＵＴのピン数をＮ本とすれば、同一構成のチャネル回路ＣＨ−１，ＣＨ−２…，ＣＨ−Ｎ（例えばＮ＝５１２）より成る。
【０００３】
各チャネル回路ＣＨ−ｉ（ｉ＝１〜Ｎ）は、ＤＵＴのピンに試験波形を印加するドライバ４，そのドライバ４及び後述のコンパレータ９の電源端子に高レベル電圧及び低レベル電圧を供給するＤ／Ａコンバータ５，ドライバ４に所定のタイミングで立上り／立下り試験波形を入力する波形制御回路６，波形制御回路６にパターン信号を所定のタイミングで供給するタイミング発生器７、タイミング発生器７にパターンデータを供給するパターン発生器８、ＤＵＴの出力波形を基準レベルと比較するコンパレータ９，コンパレータ９の出力を期待値データと比較する波形比較回路１０より構成される。
【０００４】
パーシステム部２では、タイミング・波形設定Ｉ／Ｆ（インタフェース）回路１３が、システムコントローラ１１より１チャネル分ずつバス１２を通じて転送されたタイミング・波形データを処理し、そして得られた処理後のデータを、波形制御回路６，タイミング発生器７及び波形比較回路１０の各々の内部メモリに転送する等の初期化（イニシャライズ）の動作を行う。
【０００５】
またレベル設定Ｉ／Ｆ回路１４が、システムコントローラ１１より１チャネル分ずつ転送されたレベル設定データを処理し、処理後のデータを内部メモリに格納し、その格納したデータをＤ／Ａコンバータ５に供給すると言った初期化の動作を行なう。しかし、ＤＵＴの実試験前の準備期間では，ドライバ４及びコンパレータ９の電源端子に対する電圧の供給は行われない。
【０００６】
さらにまた、パターン設定Ｉ／Ｆ回路１５がシステムコントローラ１１より１チャネル分ずつ転送されたパターンデータを処理し、パターン発生器８の内部メモリに格納する。
周期設定Ｉ／Ｆ回路１６は、システムコントローラ１１より転送された全チャネルに共通の周期データを処理し、処理後の周期データを周期発生器１７に供給する。周期発生器１７は入力された周期データに基づいて周期信号ＲＡＴＥを全チャネルのパターン発生器８に同時に供給すると共に、周期信号ＲＡＴＥ及び基準クロックＣＬＫを全チャネルのタイミング発生器７に同時に供給する。
【０００７】
パターン発生器８はパターン信号ＰＡＴをタイミング発生器７に入力する。
▲１▼ チャネル回路をグループ分けしない場合（図６Ａ）
図６Ａにおいて、ｐｉ，ｒｉ，ｔｉ（ｉ＝１〜Ｎ）はシステムコントローラ１１がタイミング・波形データ、レベルデータ及びパターンデータをそれぞれ１チャネル分転送する時間である。ｑｉ，ｓｉ，ｕｉ（ｉ＝１〜Ｎ）は、タイミング・波形設定Ｉ／Ｆ回路１３，レベル設定Ｉ／Ｆ回路１４及びパターン設定Ｉ／Ｆ回路１５がそれぞれシステムコントローラ１１から転送された１チャネルのデータを処理する時間である。ｖはシステムコントローラ１１が周期データを転送する時間であり、ｗは周期設定Ｉ／Ｆ回路１６がシステムコントローラ１１から転送されたデータを処理する時間である。
【０００８】
ｐｉ＋ｑｉを各チャネルのタイミング・波形データの設定時間、ｒｉ＋ｓｉを各チャネルのレベルデータの設定時間、ｔｉ＋ｕｉを各チャネルのパターンデータの設定時間、ｖ＋ｗを全チャネルに共通な周期データの設定時間と言う。ｐ１，ｐ２…，ｐＮはそれぞれ相等しくｐと置く。他のｒｉ，ｔｉについても同様にｒ，ｔと置く。各チャネルごとに別々の処理が行われるが、いま簡単化のため処理時間が等しいものとして、ｑｉ＝ｑ，ｓｉ＝ｓ，ｕｉ＝ｕと置く。
【０００９】
Ｐ＝Ｎ×ｐ，Ｒ＝Ｎ×ｒ，Ｔ＝Ｎ×ｔ ……… （１）
はＮチャネル分のデータ転送時間を表す。また、
Ｑ＝Ｎ×ｑ，Ｓ＝Ｎ×ｓ，Ｕ＝Ｎ×ｕ ……… （２）
はＮチャネル分の処理時間を表す。
全データ設定時間ＴＴは
ＴＴ＝Ｐ＋Ｑ＋Ｒ＋Ｓ＋Ｔ＋Ｕ＋ｖ＋ｗ ……… （３）
▲２▼ チャネル回路をグループ分けする場合
ＤＵＴのＮ（例えば５１２）個のピンをｎ（例えば１２８）個ずつにｍグループ（例えばＡ，Ｂ，Ｃ，Ｄの４グループ）に分け、これに対応するようにパーピン部３も同様にＡ，Ｂ，Ｃ，Ｄにグループ分けし、図６Ｂに示すように、例えばタイミング・波形データの設定では、Ａグループのｎ＝１２８チャネル分のデータ転送とその処理を１チャネルずつ行う。以下同様にＢ，Ｃ，Ｄの各グループについて順次データ転送と処理を１チャネルずつ行う。このようにして全グループのＮチャネル分のタイミング・波形データの設定が終了すると、次のレベルデータの全グループのＮチャネルの設定を行い、次にパターンデータのＮチャネル分の設定を行い、最後に全チャネルに共通な周期データの設定を行う。この場合も（１），（２），（３）式の関係がそのまま成り立つ。
【００１０】
【発明が解決しようとする課題】
▲１▼ 従来の試験信号発生装置では、タイミング・波形データ、レベルデータ、パターンデータ及び周期データのシステムコントローラ１１からの転送と、各Ｉ／Ｆ回路におけるデータ処理とは直列的に行われるので、全設定時間ＴＴが長くなる欠点があった。
【００１１】
▲２▼ また、あるチャネルのある機能（例えばタイミング・波形）のデータ処理にトラブルが発生し、処理時間が延長されると、その延長された時間だけ全設定時間ＴＴが延長されると言う欠点があった。
この発明は、これらの欠点を解決することを目的としている。
【００１２】
【課題を解決するための手段】
（１）請求項１の発明は、パーシステム部とパーピン部（チャネル部とも言う）とより成るＩＣ試験装置に関する。パーシステム部は、システムコントローラと、タイミング・波形設定Ｉ／Ｆ回路と、レベル設定Ｉ／Ｆ回路と、パターン設定Ｉ／Ｆ回路と、周期設定Ｉ／Ｆ回路と、周期発生器とより成る。パーピン部は、Ｎ（ＮはＤＵＴのピン数）チャネルのチャネル回路より成り、その各チャネル回路は、タイミング発生器と、波形制御回路と、Ｄ／Ａコンバータと、パターン発生器と、ドライバと、コンパレータと、波形比較回路とより成る。
【００１３】
システムコントローラは、Ｎチャネル分のタイミング・波形データと、Ｎチャネル分のレベルデータと、Ｎチャネル分のパターンデータと、周期データと、全チャネル共通の周期データを順次転送する。タイミング・波形設定Ｉ／Ｆ回路は、システムコントローラより転送されたＮチャネル分のタイミング・波形データを格納するＦｉＦｏメモリと、そのＦｉＦｏメモリのデータを１チャネル分ずつ読み出し、処理して、対応するチャネル回路の波形制御回路、タイミング発生器及び波形比較回路に転送するコントローラ付Ｉ／Ｆ回路とより成る。
【００１４】
レベル設定Ｉ／Ｆ回路は、システムコントローラより転送されたＮチャネル分のレベルデータを格納するＦｉＦｏメモリと、そのＦｉＦｏメモリのデータを１チャネル分ずつ読み出し、処理して、対応するチャネル回路のＤ／Ａコンバータに送出するコントローラ付Ｉ／Ｆ回路とより成る。パターン設定Ｉ／Ｆ回路は、システムコントローラより転送されたＮチャネル分のパターンデータを格納するＦｉＦｏメモリと、そのＦｉＦｏメモリのデータを１チャネル分ずつ読み出し、処理して、対応するチャネル回路のパターン発生器に転送するコントローラ付Ｉ／Ｆ回路とより成る。周期設定Ｉ／Ｆ回路は、システムコントローラより転送された全チャネルに共通の周期データを格納するメモリと、そのメモリのデータを読み出し、処理して、周期発生器に転送するコントローラ付Ｉ／Ｆ回路とより成る。
【００１５】
（２）請求項２の発明装置は、パーシステム部とパーピン部（チャネル部とも言う）とより成る。パーシステム部は、システムコントローラと、デコーダと、第１乃至第ｍグループ用（ＤＵＴのピン数をＮとすると、Ｎ＝ｍ×ｎ；ｍ，ｎは複数）タイミング・波形・レベル・パターン設定Ｉ／Ｆ回路と、各グループ共通の、周期設定Ｉ／Ｆ回路及び周期発生器とより成り、パーピン部は、Ｎチャネルのチャネル回路より成り、その各チャネル回路は、タイミング発生器と、波形制御回路と、Ｄ／Ａコンバータと、パターン発生器と、ドライバと、コンパレータと、波形比較回路とより成る。
【００１６】
システムコントローラは、Ｎチャネル分のタイミング・波形データと、Ｎチャネル分のレベルデータと、Ｎチャネル分のパターンデータをそれぞれ第１グループ（ｎチャネル分）から第ｍグループ（ｎチャネル分）に至る順に転送し、然る後、全チャネル共通の周期データを転送する。デコーダは、システムコントローラより転送されたデータよりタイミング・波形・レベル・パターンデータを抽出して第１乃至第ｍグループ用タイミング・波形・レベル・パターン設定Ｉ／Ｆ回路に転送すると共に、そのデータに含まれるピン番号（チャネル番号）をデコードして、第１乃至第ｍグループのいずれに属するかを識別して、対応するグループのタイミング・波形・レベル・パターン設定Ｉ／Ｆ回路に転送する。
【００１７】
前記第ｉ（ｉ＝１〜ｍ）グループ用タイミング・波形・レベル・パターン設定Ｉ／Ｆ回路は、デコーダより転送されたｎチャネル分のタイミング・波形データ（またはレベルデータまたはパターンデータ）を格納するＦｉＦｏメモリと、そのＦｉＦｏメモリのデータを１チャネル分ずつ読み出し、処理して、対応するチャネル回路に転送するコントローラ付Ｉ／Ｆ回路とより成る。
【００１８】
周期設定Ｉ／Ｆ回路は、システムコントローラより転送された周期データを格納するメモリと、そのメモリのデータを読み出し、処理して、周期発生器に転送するコントローラ付Ｉ／Ｆ回路とより成る。
【００１９】
【発明の実施の形態】
（実施例１）
請求項１の発明の実施例を図１，図２に図５，図６と対応する部分に同じ符号を付けて示し、重複説明を省略する。
従来のＩＣ試験装置の試験準備期間に関して検討すると、システムコントローラ１１及びバス１２の大幅な設計変更を行わないものとすれば、タイミング・波形データ、レベルデータ、パターンデータ及び周期データの転送を同時に行うことはできず、従来通り周期データ以外は１チャネル分ずつ縦続して行わなければならない。
【００２０】
しかしながら、各Ｉ／Ｆ回路１３，１４，１５のバス１２側にそれぞれＦｉＦｏメモリ１３ｂ，１４ｂ，１５ｂを設け、転送されたデータをそこに格納すれば、図２に示すように、コントローラ付Ｉ／Ｆ回路１３ｃ，１４ｃ，１５ｃがそれぞれ独立に、ＦｉＦｏメモリ１３ｂ，１４ｂ，１５ｂにＮチャネル分のデータが格納され始めると、それらのデータを１チャネル分ずつそれぞれ読み出してＮチャネル分の処理を行うことができる。周期データの転送と処理は全チャネル共通で一度行えばよいので、パターン処理時間Ｕの中で行える。図２のタイミング・波形データ処理時間ＱはＦｉＦｏメモリ１３ｂにＮチャネル分のタイミング・波形データが転送された後に必要な処理時間である。図２で点線で示すように、タイミング・波形データの転送中に、入力されたチャネルの順に処理が開始されている。他のレベル及びパターンデータの処理についても同様である。
【００２１】
全設定時間ＴＴは、
ＴＴ＝Ｐ＋Ｒ＋Ｔ＋Ｕ ……… （４）
各チャネルのパターンデータの処理が同じでよければ同時に行えるので、ＴＴ′は次の（５）式または（６）式のいずれか大きい方となる。ただしｕは１チャネル分のパターン処理時間とする。
【００２２】
ＴＴ′＝Ｐ＋Ｒ＋Ｔ＋ｕ ………（５）
ＴＴ′＝Ｐ＋Ｒ＋Ｔ＋ｖ＋ｗ ………（６）
なお、周期設定Ｉ／Ｆ回路１６のメモリ１６ｂはＦｉＦｏメモリとは限らない。
（実施例２）
Ｎ（例えば５１２）個のチャネル回路をｎ（例えば１２８）回路ずつｍグループ（例えばＡ，Ｂ，Ｃ，Ｄの４グループ）に分けて、グループごとにデータ転送と、データ処理を行うこともできる。図３，図４に示すのは、請求項２の実施例を示す図であり、タイミング・波形データとレベルデータとパターン・データの設定について、グループ分けして行い、周期データの設定についてはグループ分けしないで図１と同様に行った場合である。
【００２３】
そのためこの例では、各グループ共通のデコーダ２０と各グループに対応してタイミング・波形・レベル・パターン設定Ｉ／Ｆ回路２１ａ，２１ｂ，２１ｃ，２１ｄを設けている。
システムコントローラ１１は初めにＮチャネル分のタイミング・波形データをグループＡ，Ｂ，Ｃ，Ｄの順にデコーダ２０へ転送し、続いてＮチャネル分のレベルデータを転送し、次にＮチャネル分のパターンデータをデコーダ２０へ転送する。そして最後に周期データを周期設定Ｉ／Ｆ回路１６へ転送する。各転送時間は図４に示した通りである。
【００２４】
デコーダ２０では、システムコントローラ１１より転送されたデータを受信して、データの種類をチェックし、タイミング・波形データである場合は、データに含まれるピン番号（チャネル番号）をデコードしてＡグループであれば、対応するタイミング・波形・レベル・パターン設定Ｉ／Ｆ回路２１ａに書込み信号Ｗを送出する。また、データ線２２にタイミング・波形データを送出する。
【００２５】
Ｉ／Ｆ回路２１ａはＦｉＦｏメモリ２４ａとコントローラ付Ｉ／Ｆ回路２５ａとより成り（他も同様）、デコーダ２０より書込み信号ＷがＦｉＦｏメモリ２４ａのライトイネーブル（Write enable) 端子ＷＥに与えられると、入力データのＦｉＦｏメモリ２４ａへの書込み動作を開始する。Ａグループのｎチャネル分のデータの転送が開始されると、ＦｉＦｏメモリ２４ａは、Ｈレベルのノット・エンプティ（not-empty)信号をコントローラ付Ｉ／Ｆ回路２５ａに送出する。コントローラ付Ｉ／Ｆ回路２５ａでは、スタート（Start)端子にノット・エンプティ信号が与えられている間はリード（Read) 信号ＲをＦｉＦｏメモリ２４ａに送出する。ＦｉＦｏメモリ２４ａではリードイネーブル（Read enable)端子にリード信号Ｒが与えられている間、書き込んだデータを書き込んだ順にコントローラ付Ｉ／Ｆ回路２５ａに送出する。コントローラ付Ｉ／Ｆ回路２５ａは受信したデータを処理し、処理したデータを対応するグループＡのチャネル回路ＣＨ−１〜ＣＨ−ｎに転送する。この転送動作はノット・エンプティ信号がＬレベルになるまで行われる。
【００２６】
各チャネル回路ＣＨ−ｉ（ｉ＝１〜ｎ）は図１と同様に構成され、内蔵の波形制御回路６，タイミング発生器７及び波形比較回路１０は、自身のチャネル番号（ピン番号）の対応するデータを検出してメモリ６ａ，７ａ及び１０ａにそれぞれ格納する。このようにして、コントローラ付Ｉ／Ｆ回路２５ａはタイミング波形データのグループＡのデータ処理（データ転送後の処理時間はＱａ）が完了すると、レディ（READY)信号をデコーダ２０を介してシステムコントローラ１１へ送出する。
【００２７】
同様にして、Ｂグループのｎチャネルのタイミング・波形データが、対応するタイミング・波形・レベル・パターン設定Ｉ／Ｆ回路２１ｂのＦｉＦｏメモリ２４ｂに書き込まれ始まると、コントローラ付Ｉ／Ｆ回路２５ｂとの間でノット・エンプティ信号、読出し信号Ｒの送受信が行われた後、上記と同様のデータ処理が行われる。このようにしてタイミング・波形データの全グループのデータ処理が行われる。
【００２８】
レベルデータ及びパターンデータの各グループのデータ処理についても、上述のタイミング・波形データの場合と同様に行われる。
周期データの処理については、実施例１と同様である。
実施例２における全データ設定時間ＴＴは、図４から明らかなように、次の（７）式または（８）式のいずれか大きい方となる。
【００２９】
ＴＴ＝Ｐ＋Ｒ＋Ｔ＋ｖ＋ｗ ……… （７）
ＴＴ＝Ｐ＋Ｒ＋Ｔ＋Ｕｄ ……… （８）
各グループ内のｎチャネルのパターンデータの処理が同じでよければ、ｎチャネル同時に行うことができるので、全データ設定時間ＴＴは次の（９）式、（１０）式の内のいずれか大きい方となる。
【００３０】
ＴＴ′＝Ｐ＋Ｒ＋Ｔ＋ｕ ……… （９）
ＴＴ′＝Ｐ＋Ｒ＋Ｔ＋ｖ＋ｗ ……… （10）
（９），（１０）式は実施例１の（５），（６）式とそれぞれ同じである。
【００３１】
【発明の効果】
▲１▼ 従来の技術ではシステムコントローラ１１からパーシステム部２へのデータ転送と、パーシステム部２のデータ処理を１チャネルごとに直列に行うシーケンスであったのに対して、この発明では複数のデータ設定Ｉ／Ｆ回路の入力側にＦｉＦｏメモリを設け、それら複数のＦｉＦｏメモリ（１３ｂ，１４ｂ，１５ｂまたは２４ａ〜２４ｄ）にシステムコントローラ１１から順次データを転送するようにしたので、データの転送の終わったチャネルから順にデータ処理を開始することができる。つまり、システムコントローラからのデータ転送中に並行してデータ処理を行うことができるので、それだけ初期化のためのデータ設定を従来より短時間で行うことができる。
【００３２】
▲２▼ この発明では、複数のデータ設定Ｉ／Ｆ回路（１３，１４，１５，１６または２１ａ…２１ｄ）はデータ処理を並行して行うことができるので、それだけ全体のデータ設定時間を短縮することができる。
▲３▼ 最終近くでデータ処理するデータ設定Ｉ／Ｆ回路１５，１６を除いて、１つのデータ設定Ｉ／Ｆ回路（例えば１３または２１ａ）があるチャネルのある機能（例えばタイミング・波形関係）のデータ処理にトラブルが発生し、処理時間がΔＴ時間延長されても、並列にデータ処理する他のデータ設定Ｉ／Ｆ回路（１４，１５，１６または２１ｂ，２１ｃ，２１ｄ）のデータ処理に影響を与えないので、全データ設定時間ＴＴが直ちにΔＴ時間延長されることはなく、多くの場合は全データ設定時間を延長せずに処理できる。
【図面の簡単な説明】
【図１】請求項１の発明の実施例を示すブロック図。
【図２】図１のタイミングチャート。
【図３】請求項２の発明の実施例を示すブロック図。
【図４】図３のタイミングチャート。
【図５】従来の試験信号発生装置のブロック図。
【図６】図５のタイミングチャート。

Claims

パーシステム部とパーピン部（チャネル部とも言う）とより成り、
前記パーシステム部は、システムコントローラと、タイミング・波形設定Ｉ／Ｆ回路と、レベル設定Ｉ／Ｆ回路と、パターン設定Ｉ／Ｆ回路と、周期設定Ｉ／Ｆ回路と、周期発生器とより成り、
前記パーピン部は、Ｎ（ＮはＤＵＴのピン数）チャネルのチャネル回路より成り、その各チャネル回路は、タイミング発生器と、波形制御回路と、Ｄ／Ａコンバータと、パターン発生器と、ドライバと、コンパレータと、波形比較回路とより成り、
前記システムコントローラは、Ｎチャネル分のタイミング・波形データと、Ｎチャネル分のレベルデータと、Ｎチャネル分のパターンデータと、全チャネル共通の周期データを順次転送し、
前記タイミング・波形設定Ｉ／Ｆ回路は、前記システムコントローラより転送されたＮチャネル分のタイミング・波形データを格納するＦｉＦｏメモリと、そのＦｉＦｏメモリのデータを１チャネル分ずつ読み出し、処理して、対応する前記チャネル回路の波形制御回路、タイミング発生器及び波形比較回路に転送するコントローラ付Ｉ／Ｆ回路とより成り、
前記レベル設定Ｉ／Ｆ回路は、前記システムコントローラより転送されたＮチャネル分のレベルデータを格納するＦｉＦｏメモリと、そのＦｉＦｏメモリのデータを１チャネル分ずつ読み出し、処理して、対応するチャネル回路のＤ／Ａコンバータに送出するコントローラ付Ｉ／Ｆ回路とより成り、
前記パターン設定Ｉ／Ｆ回路は、前記システムコントローラより転送されたＮチャネル分のパターンデータを格納するＦｉＦｏメモリと、そのＦｉＦｏメモリのデータを１チャネル分ずつ読み出し、処理して、対応するチャネル回路のパターン発生器に転送するコントローラ付Ｉ／Ｆ回路とより成り、
前記周期設定Ｉ／Ｆ回路は、前記システムコントローラより転送された全チャネル共通の周期データを格納するメモリと、そのメモリのデータを読み出し、処理して、前記周期発生器に転送するコントローラ付Ｉ／Ｆ回路とより成ることを特徴とするＩＣ試験装置。
パーシステム部とパーピン部（チャネル部とも言う）とより成り、
前記パーシステム部は、システムコントローラと、デコーダと、第１乃至第ｍグループ用（ＤＵＴのピン数をＮとすると、Ｎ＝ｍ×ｎ；ｍ，ｎは複数）タイミング・波形・レベル・パターン設定Ｉ／Ｆ回路と、前記各グループ共通の、周期設定Ｉ／Ｆ回路及び周期発生器とより成り、
前記パーピン部は、Ｎチャネルのチャネル回路より成り、その各チャネル回路は、タイミング発生器と、波形制御回路と、Ｄ／Ａコンバータと、ドライバと、コンパレータと、波形比較回路とより成り、
前記システムコントローラは、Ｎチャネル分のタイミング・波形データと、Ｎチャネル分のレベルデータと、Ｎチャネル分のパターンデータをそれぞれ第１グループ（ｎチャネル分）から第ｍグループ（ｎチャネル分）に至る順に転送し、然る後、全チャネル共通の周期データを転送し、
前記デコーダは、前記システムコントローラより転送されたデータよりタイミング・波形・レベル・パターンデータを抽出して前記第１乃至第ｍグループ用タイミング・波形・レベル・パターン設定Ｉ／Ｆ回路に転送すると共に、そのデータに含まれるピン番号（チャネル番号）をデコードして、第１乃至第ｍグループのいずれに属するかを識別して、対応するグループのタイミング・波形・レベル・パターン設定Ｉ／Ｆ回路に転送し、
前記第ｉ（ｉ＝１〜ｍ）グループ用タイミング・波形・レベル・パターン設定Ｉ／Ｆ回路は、前記デコーダより転送されたｎチャネル分のタイミング・波形データ（またはレベルデータまたはパターンデータ）を格納するＦｉＦｏメモリと、そのＦｉＦｏメモリのデータを１チャネル分ずつ読み出し、処理して、対応するチャネル回路に転送するコントローラ付Ｉ／Ｆ回路とより成り、
前記周期設定Ｉ／Ｆ回路は、前記システムコントローラより転送された周期データを格納するメモリと、そのメモリのデータを読み出し、処理して、前記周期発生器に転送するコントローラ付Ｉ／Ｆ回路とより成ることを特徴とするＩＣ試験装置。