JP3833370B2 - Ic試験装置 - Google Patents
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Description
【発明の属する技術分野】
この発明はIC試験装置に関し、特に被試験デバイス(DUTと言う)に対する試験前の準備時間、つまり初期設定時間の短縮技術に関する。
【0002】
【従来の技術】
従来のIC試験装置は、図5に示すように、パーシステム部2とパーピン部(チャネル部とも言う)3より成り、パーピン部3は試験するDUTのピン数をN本とすれば、同一構成のチャネル回路CH−1,CH−2…,CH−N(例えばN=512)より成る。
【0003】
各チャネル回路CH−i(i=1〜N)は、DUTのピンに試験波形を印加するドライバ4,そのドライバ4及び後述のコンパレータ9の電源端子に高レベル電圧及び低レベル電圧を供給するD/Aコンバータ5,ドライバ4に所定のタイミングで立上り/立下り試験波形を入力する波形制御回路6,波形制御回路6にパターン信号を所定のタイミングで供給するタイミング発生器7、タイミング発生器7にパターンデータを供給するパターン発生器8、DUTの出力波形を基準レベルと比較するコンパレータ9,コンパレータ9の出力を期待値データと比較する波形比較回路10より構成される。
【0004】
パーシステム部2では、タイミング・波形設定I/F(インタフェース)回路13が、システムコントローラ11より1チャネル分ずつバス12を通じて転送されたタイミング・波形データを処理し、そして得られた処理後のデータを、波形制御回路6,タイミング発生器7及び波形比較回路10の各々の内部メモリに転送する等の初期化(イニシャライズ)の動作を行う。
【0005】
またレベル設定I/F回路14が、システムコントローラ11より1チャネル分ずつ転送されたレベル設定データを処理し、処理後のデータを内部メモリに格納し、その格納したデータをD/Aコンバータ5に供給すると言った初期化の動作を行なう。しかし、DUTの実試験前の準備期間では,ドライバ4及びコンパレータ9の電源端子に対する電圧の供給は行われない。
【0006】
さらにまた、パターン設定I/F回路15がシステムコントローラ11より1チャネル分ずつ転送されたパターンデータを処理し、パターン発生器8の内部メモリに格納する。
周期設定I/F回路16は、システムコントローラ11より転送された全チャネルに共通の周期データを処理し、処理後の周期データを周期発生器17に供給する。周期発生器17は入力された周期データに基づいて周期信号RATEを全チャネルのパターン発生器8に同時に供給すると共に、周期信号RATE及び基準クロックCLKを全チャネルのタイミング発生器7に同時に供給する。
【0007】
パターン発生器8はパターン信号PATをタイミング発生器7に入力する。
▲1▼ チャネル回路をグループ分けしない場合(図6A)
図6Aにおいて、pi,ri,ti(i=1〜N)はシステムコントローラ11がタイミング・波形データ、レベルデータ及びパターンデータをそれぞれ1チャネル分転送する時間である。qi,si,ui(i=1〜N)は、タイミング・波形設定I/F回路13,レベル設定I/F回路14及びパターン設定I/F回路15がそれぞれシステムコントローラ11から転送された1チャネルのデータを処理する時間である。vはシステムコントローラ11が周期データを転送する時間であり、wは周期設定I/F回路16がシステムコントローラ11から転送されたデータを処理する時間である。
【0008】
pi+qiを各チャネルのタイミング・波形データの設定時間、ri+siを各チャネルのレベルデータの設定時間、ti+uiを各チャネルのパターンデータの設定時間、v+wを全チャネルに共通な周期データの設定時間と言う。p1,p2…,pNはそれぞれ相等しくpと置く。他のri,tiについても同様にr,tと置く。各チャネルごとに別々の処理が行われるが、いま簡単化のため処理時間が等しいものとして、qi=q,si=s,ui=uと置く。
【0009】
P=N×p, R=N×r, T=N×t ……… (1)
はNチャネル分のデータ転送時間を表す。また、
Q=N×q, S=N×s, U=N×u ……… (2)
はNチャネル分の処理時間を表す。
全データ設定時間TTは
TT=P+Q+R+S+T+U+v+w ……… (3)
▲2▼ チャネル回路をグループ分けする場合
DUTのN(例えば512)個のピンをn(例えば128)個ずつにmグループ(例えばA,B,C,Dの4グループ)に分け、これに対応するようにパーピン部3も同様にA,B,C,Dにグループ分けし、図6Bに示すように、例えばタイミング・波形データの設定では、Aグループのn=128チャネル分のデータ転送とその処理を1チャネルずつ行う。以下同様にB,C,Dの各グループについて順次データ転送と処理を1チャネルずつ行う。このようにして全グループのNチャネル分のタイミング・波形データの設定が終了すると、次のレベルデータの全グループのNチャネルの設定を行い、次にパターンデータのNチャネル分の設定を行い、最後に全チャネルに共通な周期データの設定を行う。この場合も(1),(2),(3)式の関係がそのまま成り立つ。
【0010】
【発明が解決しようとする課題】
▲1▼ 従来の試験信号発生装置では、タイミング・波形データ、レベルデータ、パターンデータ及び周期データのシステムコントローラ11からの転送と、各I/F回路におけるデータ処理とは直列的に行われるので、全設定時間TTが長くなる欠点があった。
【0011】
▲2▼ また、あるチャネルのある機能(例えばタイミング・波形)のデータ処理にトラブルが発生し、処理時間が延長されると、その延長された時間だけ全設定時間TTが延長されると言う欠点があった。
この発明は、これらの欠点を解決することを目的としている。
【0012】
【課題を解決するための手段】
(1)請求項1の発明は、パーシステム部とパーピン部(チャネル部とも言う)とより成るIC試験装置に関する。パーシステム部は、システムコントローラと、タイミング・波形設定I/F回路と、レベル設定I/F回路と、パターン設定I/F回路と、周期設定I/F回路と、周期発生器とより成る。パーピン部は、N(NはDUTのピン数)チャネルのチャネル回路より成り、その各チャネル回路は、タイミング発生器と、波形制御回路と、D/Aコンバータと、パターン発生器と、ドライバと、コンパレータと、波形比較回路とより成る。
【0013】
システムコントローラは、Nチャネル分のタイミング・波形データと、Nチャネル分のレベルデータと、Nチャネル分のパターンデータと、周期データと、全チャネル共通の周期データを順次転送する。タイミング・波形設定I/F回路は、システムコントローラより転送されたNチャネル分のタイミング・波形データを格納するFiFoメモリと、そのFiFoメモリのデータを1チャネル分ずつ読み出し、処理して、対応するチャネル回路の波形制御回路、タイミング発生器及び波形比較回路に転送するコントローラ付I/F回路とより成る。
【0014】
レベル設定I/F回路は、システムコントローラより転送されたNチャネル分のレベルデータを格納するFiFoメモリと、そのFiFoメモリのデータを1チャネル分ずつ読み出し、処理して、対応するチャネル回路のD/Aコンバータに送出するコントローラ付I/F回路とより成る。パターン設定I/F回路は、システムコントローラより転送されたNチャネル分のパターンデータを格納するFiFoメモリと、そのFiFoメモリのデータを1チャネル分ずつ読み出し、処理して、対応するチャネル回路のパターン発生器に転送するコントローラ付I/F回路とより成る。周期設定I/F回路は、システムコントローラより転送された全チャネルに共通の周期データを格納するメモリと、そのメモリのデータを読み出し、処理して、周期発生器に転送するコントローラ付I/F回路とより成る。
【0015】
(2)請求項2の発明装置は、パーシステム部とパーピン部(チャネル部とも言う)とより成る。パーシステム部は、システムコントローラと、デコーダと、第1乃至第mグループ用(DUTのピン数をNとすると、N=m×n;m,nは複数)タイミング・波形・レベル・パターン設定I/F回路と、各グループ共通の、周期設定I/F回路及び周期発生器とより成り、パーピン部は、Nチャネルのチャネル回路より成り、その各チャネル回路は、タイミング発生器と、波形制御回路と、D/Aコンバータと、パターン発生器と、ドライバと、コンパレータと、波形比較回路とより成る。
【0016】
システムコントローラは、Nチャネル分のタイミング・波形データと、Nチャネル分のレベルデータと、Nチャネル分のパターンデータをそれぞれ第1グループ(nチャネル分)から第mグループ(nチャネル分)に至る順に転送し、然る後、全チャネル共通の周期データを転送する。デコーダは、システムコントローラより転送されたデータよりタイミング・波形・レベル・パターンデータを抽出して第1乃至第mグループ用タイミング・波形・レベル・パターン設定I/F回路に転送すると共に、そのデータに含まれるピン番号(チャネル番号)をデコードして、第1乃至第mグループのいずれに属するかを識別して、対応するグループのタイミング・波形・レベル・パターン設定I/F回路に転送する。
【0017】
前記第i(i=1〜m)グループ用タイミング・波形・レベル・パターン設定I/F回路は、デコーダより転送されたnチャネル分のタイミング・波形データ(またはレベルデータまたはパターンデータ)を格納するFiFoメモリと、そのFiFoメモリのデータを1チャネル分ずつ読み出し、処理して、対応するチャネル回路に転送するコントローラ付I/F回路とより成る。
【0018】
周期設定I/F回路は、システムコントローラより転送された周期データを格納するメモリと、そのメモリのデータを読み出し、処理して、周期発生器に転送するコントローラ付I/F回路とより成る。
【0019】
【発明の実施の形態】
(実施例1)
請求項1の発明の実施例を図1,図2に図5,図6と対応する部分に同じ符号を付けて示し、重複説明を省略する。
従来のIC試験装置の試験準備期間に関して検討すると、システムコントローラ11及びバス12の大幅な設計変更を行わないものとすれば、タイミング・波形データ、レベルデータ、パターンデータ及び周期データの転送を同時に行うことはできず、従来通り周期データ以外は1チャネル分ずつ縦続して行わなければならない。
【0020】
しかしながら、各I/F回路13,14,15のバス12側にそれぞれFiFoメモリ13b,14b,15bを設け、転送されたデータをそこに格納すれば、図2に示すように、コントローラ付I/F回路13c,14c,15cがそれぞれ独立に、FiFoメモリ13b,14b,15bにNチャネル分のデータが格納され始めると、それらのデータを1チャネル分ずつそれぞれ読み出してNチャネル分の処理を行うことができる。周期データの転送と処理は全チャネル共通で一度行えばよいので、パターン処理時間Uの中で行える。図2のタイミング・波形データ処理時間QはFiFoメモリ13bにNチャネル分のタイミング・波形データが転送された後に必要な処理時間である。図2で点線で示すように、タイミング・波形データの転送中に、入力されたチャネルの順に処理が開始されている。他のレベル及びパターンデータの処理についても同様である。
【0021】
全設定時間TTは、
TT=P+R+T+U ……… (4)
各チャネルのパターンデータの処理が同じでよければ同時に行えるので、TT′は次の(5)式または(6)式のいずれか大きい方となる。ただしuは1チャネル分のパターン処理時間とする。
【0022】
TT′=P+R+T+u ………(5)
TT′=P+R+T+v+w ………(6)
なお、周期設定I/F回路16のメモリ16bはFiFoメモリとは限らない。
(実施例2)
N(例えば512)個のチャネル回路をn(例えば128)回路ずつmグループ(例えばA,B,C,Dの4グループ)に分けて、グループごとにデータ転送と、データ処理を行うこともできる。図3,図4に示すのは、請求項2の実施例を示す図であり、タイミング・波形データとレベルデータとパターン・データの設定について、グループ分けして行い、周期データの設定についてはグループ分けしないで図1と同様に行った場合である。
【0023】
そのためこの例では、各グループ共通のデコーダ20と各グループに対応してタイミング・波形・レベル・パターン設定I/F回路21a,21b,21c,21dを設けている。
システムコントローラ11は初めにNチャネル分のタイミング・波形データをグループA,B,C,Dの順にデコーダ20へ転送し、続いてNチャネル分のレベルデータを転送し、次にNチャネル分のパターンデータをデコーダ20へ転送する。そして最後に周期データを周期設定I/F回路16へ転送する。各転送時間は図4に示した通りである。
【0024】
デコーダ20では、システムコントローラ11より転送されたデータを受信して、データの種類をチェックし、タイミング・波形データである場合は、データに含まれるピン番号(チャネル番号)をデコードしてAグループであれば、対応するタイミング・波形・レベル・パターン設定I/F回路21aに書込み信号Wを送出する。また、データ線22にタイミング・波形データを送出する。
【0025】
I/F回路21aはFiFoメモリ24aとコントローラ付I/F回路25aとより成り(他も同様)、デコーダ20より書込み信号WがFiFoメモリ24aのライトイネーブル(Write enable) 端子WEに与えられると、入力データのFiFoメモリ24aへの書込み動作を開始する。Aグループのnチャネル分のデータの転送が開始されると、FiFoメモリ24aは、Hレベルのノット・エンプティ(not-empty)信号をコントローラ付I/F回路25aに送出する。コントローラ付I/F回路25aでは、スタート(Start)端子にノット・エンプティ信号が与えられている間はリード(Read) 信号RをFiFoメモリ24aに送出する。FiFoメモリ24aではリードイネーブル(Read enable)端子にリード信号Rが与えられている間、書き込んだデータを書き込んだ順にコントローラ付I/F回路25aに送出する。 コントローラ付I/F回路25aは受信したデータを処理し、処理したデータを対応するグループAのチャネル回路CH−1〜CH−nに転送する。この転送動作はノット・エンプティ信号がLレベルになるまで行われる。
【0026】
各チャネル回路CH−i(i=1〜n)は図1と同様に構成され、内蔵の波形制御回路6,タイミング発生器7及び波形比較回路10は、自身のチャネル番号(ピン番号)の対応するデータを検出してメモリ6a,7a及び10aにそれぞれ格納する。このようにして、コントローラ付I/F回路25aはタイミング波形データのグループAのデータ処理(データ転送後の処理時間はQa)が完了すると、レディ(READY)信号をデコーダ20を介してシステムコントローラ11へ送出する。
【0027】
同様にして、Bグループのnチャネルのタイミング・波形データが、対応するタイミング・波形・レベル・パターン設定I/F回路21bのFiFoメモリ24bに書き込まれ始まると、コントローラ付I/F回路25bとの間でノット・エンプティ信号、読出し信号Rの送受信が行われた後、上記と同様のデータ処理が行われる。このようにしてタイミング・波形データの全グループのデータ処理が行われる。
【0028】
レベルデータ及びパターンデータの各グループのデータ処理についても、上述のタイミング・波形データの場合と同様に行われる。
周期データの処理については、実施例1と同様である。
実施例2における全データ設定時間TTは、図4から明らかなように、次の(7)式または(8)式のいずれか大きい方となる。
【0029】
TT=P+R+T+v+w ……… (7)
TT=P+R+T+Ud ……… (8)
各グループ内のnチャネルのパターンデータの処理が同じでよければ、nチャネル同時に行うことができるので、全データ設定時間TTは次の(9)式、(10)式の内のいずれか大きい方となる。
【0030】
TT′=P+R+T+u ……… (9)
TT′=P+R+T+v+w ……… (10)
(9),(10)式は実施例1の(5),(6)式とそれぞれ同じである。
【0031】
【発明の効果】
▲1▼ 従来の技術ではシステムコントローラ11からパーシステム部2へのデータ転送と、パーシステム部2のデータ処理を1チャネルごとに直列に行うシーケンスであったのに対して、この発明では複数のデータ設定I/F回路の入力側にFiFoメモリを設け、それら複数のFiFoメモリ(13b,14b,15bまたは24a〜24d)にシステムコントローラ11から順次データを転送するようにしたので、データの転送の終わったチャネルから順にデータ処理を開始することができる。つまり、システムコントローラからのデータ転送中に並行してデータ処理を行うことができるので、それだけ初期化のためのデータ設定を従来より短時間で行うことができる。
【0032】
▲2▼ この発明では、複数のデータ設定I/F回路(13,14,15,16または21a…21d)はデータ処理を並行して行うことができるので、それだけ全体のデータ設定時間を短縮することができる。
▲3▼ 最終近くでデータ処理するデータ設定I/F回路15,16を除いて、1つのデータ設定I/F回路(例えば13または21a)があるチャネルのある機能(例えばタイミング・波形関係)のデータ処理にトラブルが発生し、処理時間がΔT時間延長されても、並列にデータ処理する他のデータ設定I/F回路(14,15,16または21b,21c,21d)のデータ処理に影響を与えないので、全データ設定時間TTが直ちにΔT時間延長されることはなく、多くの場合は全データ設定時間を延長せずに処理できる。
【図面の簡単な説明】
【図1】請求項1の発明の実施例を示すブロック図。
【図2】図1のタイミングチャート。
【図3】請求項2の発明の実施例を示すブロック図。
【図4】図3のタイミングチャート。
【図5】従来の試験信号発生装置のブロック図。
【図6】図5のタイミングチャート。
Claims (2)
- パーシステム部とパーピン部(チャネル部とも言う)とより成り、
前記パーシステム部は、システムコントローラと、タイミング・波形設定I/F回路と、レベル設定I/F回路と、パターン設定I/F回路と、周期設定I/F回路と、周期発生器とより成り、
前記パーピン部は、N(NはDUTのピン数)チャネルのチャネル回路より成り、その各チャネル回路は、タイミング発生器と、波形制御回路と、D/Aコンバータと、パターン発生器と、ドライバと、コンパレータと、波形比較回路とより成り、
前記システムコントローラは、Nチャネル分のタイミング・波形データと、Nチャネル分のレベルデータと、Nチャネル分のパターンデータと、全チャネル共通の周期データを順次転送し、
前記タイミング・波形設定I/F回路は、前記システムコントローラより転送されたNチャネル分のタイミング・波形データを格納するFiFoメモリと、そのFiFoメモリのデータを1チャネル分ずつ読み出し、処理して、対応する前記チャネル回路の波形制御回路、タイミング発生器及び波形比較回路に転送するコントローラ付I/F回路とより成り、
前記レベル設定I/F回路は、前記システムコントローラより転送されたNチャネル分のレベルデータを格納するFiFoメモリと、そのFiFoメモリのデータを1チャネル分ずつ読み出し、処理して、対応するチャネル回路のD/Aコンバータに送出するコントローラ付I/F回路とより成り、
前記パターン設定I/F回路は、前記システムコントローラより転送されたNチャネル分のパターンデータを格納するFiFoメモリと、そのFiFoメモリのデータを1チャネル分ずつ読み出し、処理して、対応するチャネル回路のパターン発生器に転送するコントローラ付I/F回路とより成り、
前記周期設定I/F回路は、前記システムコントローラより転送された全チャネル共通の周期データを格納するメモリと、そのメモリのデータを読み出し、処理して、前記周期発生器に転送するコントローラ付I/F回路とより成ることを特徴とするIC試験装置。 - パーシステム部とパーピン部(チャネル部とも言う)とより成り、
前記パーシステム部は、システムコントローラと、デコーダと、第1乃至第mグループ用(DUTのピン数をNとすると、N=m×n;m,nは複数)タイミング・波形・レベル・パターン設定I/F回路と、前記各グループ共通の、周期設定I/F回路及び周期発生器とより成り、
前記パーピン部は、Nチャネルのチャネル回路より成り、その各チャネル回路は、タイミング発生器と、波形制御回路と、D/Aコンバータと、ドライバと、コンパレータと、波形比較回路とより成り、
前記システムコントローラは、Nチャネル分のタイミング・波形データと、Nチャネル分のレベルデータと、Nチャネル分のパターンデータをそれぞれ第1グループ(nチャネル分)から第mグループ(nチャネル分)に至る順に転送し、然る後、全チャネル共通の周期データを転送し、
前記デコーダは、前記システムコントローラより転送されたデータよりタイミング・波形・レベル・パターンデータを抽出して前記第1乃至第mグループ用タイミング・波形・レベル・パターン設定I/F回路に転送すると共に、そのデータに含まれるピン番号(チャネル番号)をデコードして、第1乃至第mグループのいずれに属するかを識別して、対応するグループのタイミング・波形・レベル・パターン設定I/F回路に転送し、
前記第i(i=1〜m)グループ用タイミング・波形・レベル・パターン設定I/F回路は、前記デコーダより転送されたnチャネル分のタイミング・波形データ(またはレベルデータまたはパターンデータ)を格納するFiFoメモリと、そのFiFoメモリのデータを1チャネル分ずつ読み出し、処理して、対応するチャネル回路に転送するコントローラ付I/F回路とより成り、
前記周期設定I/F回路は、前記システムコントローラより転送された周期データを格納するメモリと、そのメモリのデータを読み出し、処理して、前記周期発生器に転送するコントローラ付I/F回路とより成ることを特徴とするIC試験装置。
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