JP3832617B2 - 多層状電極の鉛ゲルマネート強誘電体構造およびその堆積方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般に集積回路(IC)の製造、より具体的には、積層された貴金属の電極を有する鉛ゲルマネート強誘電体構造の製造に関する。
【0002】
【従来の技術】
白金(Pt)および他の貴金属がIC強誘電体キャパシタで使用される。それらの固有の化学抵抗が貴金属の使用の動機付けである。この特性は、特に強誘電体キャパシタの製造において見られるような高温での酸化アニーリング条件下において望まれる。加えて、貴金属とペロブスカイト金属酸化物のような強誘電体材料との間の化学的相互作用は無視できる。
【0003】
上述の貴金属は、強誘電体材料によって分離される導電性電極対として用いられる。電極対のうちの1つ(もしくは両方の電極)は、しばしばIC内のトランジスタ電極、もしくは電気的に導電性のトレースに接続される。周知のように、これらの強誘電体デバイスは、ヒステリシスループで表される電荷と電圧の関係に伴い電極に印加した電圧に基づいて分極し得る。メモリデバイスに使用する場合、分極した強誘電体デバイスは「1」もしくは「0」を表すのに使用され得る。これらのメモリデバイスは、しばしばferro―RAM、またはFeRAMと呼ばれる。強誘電体デバイスは不揮発性である。すなわち、そのデバイスは、強誘電体が埋め込まれたICから電源を取り除いた後でさえ、依然として分極したままである。
【0004】
【発明が解決しようとする課題】
貴金属電極でさえ、金属の使用に課題がある。おそらく広く使用されている貴金属であるPtは、特に、高温アニーリングプロセスで、酸素の拡散を可能にする。Ptを通過した酸素の拡散は隣接するバリアおよび基板材料の酸化という結果をもたらす。典型的な隣接する基板材料はシリコンもしくは二酸化ケイ素である。酸化はPtと隣接する層との間の密着性を弱くし得る。酸化はまた、隣接する基板の層との間の導電性を妨害し得る。シリコン基板は特に酸素の拡散の結果生じる問題に影響されやすい。結果は、劣化したメモリ特性を有する強誘電体デバイスになり得る。あるいは、ICのアニーリングプロセスの温度を強誘電体デバイスの劣化を防ぐために制限しなければならない。
【0005】
様々な方法で、IC製造における導電性膜として貴金属の使用に関連する相互拡散、密着性および導電性といった問題の改良を試みている。チタン(Ti)、酸化チタン(TiO2)および窒化チタン(TiN)層が、シリコン(Si)中への酸素の相互拡散を抑制するため貴金属とシリコン基板との間に置かれている。しかしながらTi層は一般的に600℃より低いアニーリング温度でのみ効果的である。600℃のアニーリング後,PtはTi層を通って拡散し、シリコンと反応してシリサイド生成物を形成する。さらに、Ptは酸素の拡散を止めることはできない。高温アニーリング後、シリコンおよび電極との間の接触を絶縁する酸化ケイ素の薄い層がシリコン表面に形成され得る。
【0006】
もう1つのPt金属膜のアニーリングに関連する課題は、剥離およびヒロックの形成である。これら両方の課題は、高温アニーリング中に隣接するIC層でPtの熱膨張および熱応力の違いに関する。Pt膜上にあるTi層はPt膜の応力の低下、ヒロック形成を抑制することで公知である。
【0007】
Irはまた、酸素の相互拡散の課題を解決するための試みで用いられてきた。Irは高融点を有し、化学的に安定である。Ptと比較して、Irは酸素の拡散に対してより耐性がある。さらに、酸化した場合でさえ、酸化イリジウムは導電性を持つ。次の層がTiの場合、Ir/Tiバリアは酸素の相互拡散に対して優れた不浸透性をもつ。しかしながらIrはTiを通って拡散し得る。Ptのように、Irは、シリコンもしくは酸化ケイ素に非常によく反応する。それゆえ、Ir/TiもしくはIr/TiN二重層バリアは理想的なバリア金属ではない。
【0008】
Pb5Ge3O11はその適度な分極性と低い比誘電率のため、1−トランジスタ(1T)用途のような、不揮発性メモリ強誘電体材料の候補である。しかしながら、この材料は対称性の低い強誘電体材料であり、c軸方向にのみ自発分極が存在すると広く考えられている。さらに、PbO−GeO2系において、Pb5Ge3O11相の安定範囲は大変狭い。化合物、あるいは成長温度における相対的に小さいずれでさえも、他の鉛ゲルマネート(PGO)化合物、あるいは相の形成を引き起こし得る。それゆえ、この強誘電体材料の首尾よい使用は堆積方法および隣接する電極材料に左右される。
【0009】
適切な下部電極は、有用な鉛ゲルマネート(Pb5Ge3O11)強誘電体薄膜を堆積することを必要とする。下部電極は、基板への優れた密着性、良好な電気導電性、ならびに酸素および鉛に対する良好なバリア特性を有しなければならない。優れた下部電極はまた、鉛系強誘電体薄膜の疲労劣化を改良し、かつ漏れ電流を減少させなければならない。プロセス方法の観点から、下部電極は相対的に低いMOCVD温度で、c軸配向した鉛ゲルマネート(Pb5Ge3O11)薄膜に好ましい核生成と成長表面を与え得る。
【0010】
白金単層は、PZTやSBTをベースにした不揮発性強誘電体メモリにおける下部電極として広く用いられる。しかし、酸素および鉛のような元素は、容易にPtを透過して拡散し得、バリア層(Ti、TiN)および/または基板(SiまたはSiO2)と反応し、それらのすべては酸化されやすい。有害な酸化は基板との弱い密着性、そして白金と基板層との間の質の悪い界面をもたらす。
【0011】
さらに、激しい疲労は強誘電体薄膜に関連する固有の問題であり、白金単層電極を用いることでは改良されない。疲労劣化は、強誘電体膜および電極間の界面における酸素空孔エントラップメント(oxygen vacancy entrapment)に起因する空間電荷によるドメインピンニング(doomain pinning)によると考えられる。疲労特性は、界面における空間電荷の形成を防ぐために導電性酸化物電極を用いることによって、顕著に改良され得ると考えられる。最後に、強誘電体薄膜の堆積中、典型的にヒロックが白金単層電極層の表面上で見られる。ヒロックは、白金膜内部のストレスに起因する。ヒロックは漏れ電流の増加、またはデバイスのショートという結果にさえなる。
【0012】
イリジウム単層下部電極はまた、PZTやSBTをベースにしたデバイスに用いられる。イリジウム下部電極は、酸素および鉛に関する優れたバリア特性および基板への優れた密着性を有する。しかし、MOCVDによるc軸配向の鉛ゲルマネート(Pb5Ge3O11)薄膜の堆積方法は、白金電極と比べて高いプロセス温度を必要とする。Ir電極上にc軸配向の鉛ゲルマネート(Pb5Ge3O11)薄膜を堆積する温度範囲は、500〜600℃である。さらに、より低い核生成サイト密度が、白金電極上に堆積した膜と比べて、大変粗い鉛ゲルマネート(Pb5Ge3O11)薄膜表面の原因となる。最後に、MOCVDプロセス中イリジウム電極の表面上におけるヒロックの形成がやはり観測される。
【0013】
RuO2のような金属酸化物電極は、疲労劣化を改良するためにPZTをベースにした不揮発性メモリに用いられる。しかしRuO2電極は漏れ電流の増加の原因となる。酸化物/白金二重層電極は、漏れ電流を減少し、かつバリア特性およびヒロック問題を改良する。しかし、漏れ電流は白金単層電極を用いた場合よりもまだ大きい。さらに、薄い酸化層が形成され、高いシート抵抗の結果となる。
【0014】
白金層下部の導電性エキゾチック窒化物層(Ti−Al−N)、貴金属−絶縁体合金バリア層(Pd−Si−N)、そして類似した変形物を含んだ、他のいくつかの酸素バリア層が存在する。これらの酸化物バリアは、下部電極の要求を満たすためにより完全なプロセス工程および多層電極を必要とする。Pt/IrO2電極は、SBTをベースにしたデバイスに用いられる。しかしながら、Pt/IrO2電極は鉛系薄膜にはあまり適していない。酸化薄膜層は、疲労劣化を改良するために強誘電体膜および白金電極間で、なお必要とされるからである。
【0015】
【課題を解決するための手段】
Zhangらが発明し、および1999年3月5日に出願された「Iridium Conductive Electrode/Barrier Structure and Method for Same」というタイトルの同時係属中の米国出願番号09/263、595、代理人番号SMT364は、相互拡散に対して耐性のあるIr/Ta積層膜を開示している。
【0016】
Zhangらが発明し、および1999年3月5日に出願された「Iridium Composite Barrier Structure and Method for Same」というタイトルの同時係属中の米国出願番号09/263、970、代理人番号SMT366は、相互拡散に対して耐性がありかつ高温でアニーリング中安定であるIr複合膜を開示している。
【0017】
Zhangらが発明し、および1999年5月21日に出願された「Composite Iridium−Metal−Oxygen Barrier Structure with Refractory Metal Companion Barrier and Method for Same」というタイトルの同時係属中の米国出願番号09/316、661、代理人番号SLA404は、酸素環境下での高温アニーリング後も導電性および構造的安定性を維持する酸化遷移金属バリア層を有するIr複合薄膜を開示している。
【0018】
Zhangらが発明し、および1999年5月21日に出願された「Composite Iridium Barrier Structure withOxidized Refractory Metal CompanionBarrier and Method for Same」というタイトルの同時係属中の米国出願番号09/316,646、代理人番号SLA405は、酸素環境下での高温アニーリング後も導電性および構造的安定性を維持する酸化遷移金属バリア層を有するIr複合薄膜を開示している。
【0019】
Tingkai Liらが発明し、1999年4月28日に出願された「Multi−Phase Lead Germanate Film and Deposition Method」というタイトルの、同時係属中の米国出願番号09/301,435、代理人番号SLA400において、Pb3GeO5の第2相が、c軸配向を有さず多結晶の粒径が大きくなるPb5Ge3O11に追加される。結果として膜は、Pr値および誘電率が増加し、Ec値が減少した。このような膜は、超小径電子機械システム(MEMS)、高速マルチチップモジュール(MCM)、DRAM、FeRAMの作成に有効である。
【0020】
Tingkai Liらが発明し、1999年4月28日に出願された「C−Axis Oriented Lead Germanate Film and Deposition Method」というタイトルの、同時係属中の米国出願番号09/301,420、代理人番号SLA401において、PGO膜が開示される。この膜は、主により小さなPr値、より低い誘電率、ならびにより大きなEc値を有するc軸配向をもつ。このような膜は、1Tメモリの作成に有効である。
【0021】
Tingkai Liらが発明し、1999年4月28日に出願された「Epitaxially Grown Lead Germanate Film and Deposition Method」というタイトルの、同時係属中の米国出願番号09/302,272、代理人番号SLA402において、極めて高いc軸配向を有するエピタキシャル成長したPGO膜が開示されている。結果として、大きなPr値とEc値、およびより低い誘電率が得られる。このような膜は、1T、および1トランジスタ/1キャパシタ(1T/1C)FeRAM用途において有効である。
【0022】
Tingkai Liらが発明し、1999年4月28日に出願された「Ferroelastic Lead Germanate Film and Deposition Method」というタイトルの、同時係属中の米国出願番号09/301,434、代理人番号SLA403において、改良した強弾性を有するCVD Pb3GeO5膜がMEMSやMCM作成において有効であることが記載されている。上述の同時係属中の特許出願は、本明細書中で参考として援用されている。
【0023】
強誘電体電極がIrおよびPtの最もよい特徴を組みこむように製造することが可能である場合、利点がある。
【0024】
IC製造において導体、導電性のバリア、もしくは電極としてIrおよび/またはPtの使用における代替手段が開発された場合、利点がある。下地となるSi基板に相互作用することなくIrおよびPtを使用する場合、利点がある。
【0025】
IrまたはPt膜が相互拡散の特性を改良するために変えられた場合、利点がある。さらに、この改良されたタイプのIrまたはPt膜がSi基板とIrまたはPtの相互作用を防ぐために挿入された膜をともなって積層された場合、利点がある。挿入された膜が、電極と強誘電体材料の間の相互拡散を防ぐ場合、利点がある。
【0026】
従って、強誘電体デバイスは、シリコン基板、基板上にIr第1電極層、ならびに第1電極層上にPt第2電極層を備えることで提供される。第1および第2電極層は、あわせて約100から400nmの厚さを有し、およびPGO膜の密着性、バリア特性、ならびに均一性を改良するために用いられる。
【0027】
PGO膜の界面を改良するため、かつ、第1および第2電極層への酸素の拡散を制限するために、IrO2第1バリア層を第2電極層上に堆積する。約10から100%の堆積するPb5Ge3O11相を有する鉛ゲルマネート(PGO)膜を第1電極層の上に堆積する。任意で、PGO膜はエピタキシャル成長したPb5Ge3O11相である。この方法において、低い漏れ電流および疲労にたいする抵抗を有する強誘電体デバイスが形成される。
【0028】
約10から100ナノメートル(nm)の厚さを有する、Ti、Ta、TiN、TaN、またTiSiNもしくはTaSiNのような窒素および耐熱金属を含んだ3元窒化物のような材料の第2バリア層は、基板および電極層間の相互拡散を最小化するために、基板および第1電極層間に挿入される。さらに、基板および電極層間の密着が第2バリアを用いることによって改良される。
【0029】
最終的に、強誘電体デバイスはPGO上に導電膜上部電極を加えることにより、キャパシタを形成する。上部電極は、第2層状電極を形成するために、任意にPGO膜上に第3Pt電極、および第3電極上に第4Ir電極層を備える。層状の上部電極が用いられる場合、下にあるPGO膜との界面を改良するために、第3バリア層はPGO膜および第3電極層間に挿入される。
【0030】
また、以下の工程を包含する、基板上に強誘電体を形成する方法を提供する。:
a) 基板上に、およそ150nmの厚さのIr電極層の形成。;
b) 第1電極層上に、およそ50nmの厚さのPt電極層の形成。;
c1) 第2電極層上に、およそ15nmの厚さのIrO2第1バリア層の形成。;
c2) Ti、Ta、TiN、TaN、そして窒素と耐熱金属を含んだ3元窒化物からなる群から選択され、基板および第1電極層間に挿入された、およそ25nmの厚さを有する第2バリア層の形成。;
d) およそ400から550℃の温度範囲でのMOCVD法によって、およそ100〜200nmの範囲の厚さまで、第1バリア層膜上のPGO層の形成。
【0031】
第1バリア層を形成する、異なる3方法がある。第1方法において、工程c1)は第2電極層上に第1バリア層酸化物を形成するために、第1および第2電極層のアニーリングを包含する。第2方法において、工程c1)は、IrO2第1バリア層を堆積するために、PVD、CVD、MOCVDからなる群から選択される方法を用いることを包含する。第3方法において、工程c1)は、およそ2000から4000sccmの流量で酸素をあらかじめ流し、およそ10torrの成長チャンバ圧力、およそ400から550℃の範囲の基板温度でおよそ10分から15分間、工程d)におけるMOCVD法に備えたIrO2の形成を包含し、それにより第1バリア層が同じ場所で形成される。
【0032】
工程a)およびb)は、およそ200〜300℃の温度範囲で、電子ビーム蒸着、CVD、PVD、およびMOCVDからなる群から選択される方法で、第1および第2電極層の堆積を包含する。
【0033】
キャパシタが形成される場合、さらなる工程が工程d)に続く。:
d1) 工程d)で形成されたPGO膜上にIrO2第3バリア層の形成。これにより、PGO膜および第3ならびに第4電極層間の界面が改良される。;
e) PGO膜上に第3電極層の形成。;
さらに
f) 第3電極層上に第4電極層の形成。これにより強誘電体キャパシタが形成される。
【0034】
本発明の強誘電体デバイスは、基板と、該基板上に貴金属を包含する第1電極層と、該第1電極層上に貴金属を包含する第2電極層であって、それにより該第1および該第2電極層が後で堆積される膜の密着性、バリア特性、および均一性を改良する、第2電極層と該第2電極層上の第1バリア層であって、それにより該第1バリア層が後で堆積される層との界面を改良し、該第1および該第2電極層の中への酸素の拡散を制限する、第1バリア層と、該基板と該第1電極層間に挿入された第2バリア層であって、それにより該第2バリア層が該基板および該電極層間の相互拡散を最小化し、該基板と該電極層間の密着性を改良する、第2バリア層と、を備える。
【0035】
前記第1バリア層上の鉛ゲルマネート(PGO)膜であって、それにより低い漏れ電流および疲労に対する抵抗性を有する強誘電体デバイスが形成される、PGO膜をさらに備えてもよい。
【0036】
前記第2バリア層がおよそ10から100nmの範囲の厚さを有してもよい。
【0037】
前記第2バリア層材料がTi、Ta、TiN、TaN、および窒素と貴金属を包含する3元窒化物からなる群から選択されてもよい。
【0038】
前記PGO膜上に導電性膜上部電極をさらに備え、キャパシタが形成されてもよい。
【0039】
前記上部電極がさらに前記PGO膜上のPtの第3電極層と、該第3電極層の上のIrの第4電極層であって、それにより第2層状電極が形成される、第4電極層と、をさらに備えてもよい。
【0040】
前記PGO膜と前記第3電極層との間に挿入された、IrO2の第3バリア層であって、それにより該PGO膜と該第3および前記第4電極層との間の界面が改良される、第3バリア層をさらに備えてもよい。
【0041】
前記第1電極層がIrであってもよい。
【0042】
前記第2電極層がPtであってもよい。
【0043】
前記第1バリア材料がIrO2であってもよい。
【0044】
前記PGO膜がおよそ10から100%の範囲でPb5Ge3O11相であり、それにより、より小さなPGO結晶粒の形成が促進されてもよい。
【0045】
前記PGO膜がPGO材料の第2のPb3GeO5相を包含し、それにより、より大きなPGO結晶粒の形成が促進されてもよい。
【0046】
前記PGO膜がエピタキシャル成長し、c軸Pb5Ge3O11相PGO材料であってもよい。
【0047】
前記PGO膜が、およそ50から500nmの範囲の厚さを有してもよい。
【0048】
前記基板がシリコン、多結晶シリコン、二酸化ケイ素、シリコンーゲルマニウム化合物からなる材料群から選択されてもよい。
【0049】
前記第1電極層がおよそ50から200nmの範囲の厚さを有し、前記第2電極層がおよそ10から200nmの範囲の厚さを有してもよい。
【0050】
前記第1および前記第2電極とをあわせた厚さがおよそ100から400nmであってもよい。
【0051】
前記第1バリア層がおよそ5から50nmの範囲の厚さを有してもよい。
【0052】
本発明の基板上に強誘電体デバイスを形成する方法は、a)該基板の上に第2バリア層を形成する工程と、b)該第2バリア層の上に第1電極層を形成する工程と、c)該第1電極層の上に第2電極層を形成する工程と、d)該第2電極層の上に第1バリア層を形成する工程であって、それにより前記第1バリア層が後に堆積される層との界面を改良し、そして酸素が該第1および該第2電極層中に拡散されるのを制限する、工程と、を包含する。
【0053】
前記工程a)が、Ti、Ta、TiN、TaN、および窒素と耐熱金属を含む3元窒化物からなる群から選択される前記第2バリア層材料を含み、該第2バリア層がおよそ10から100nmの範囲の厚さであってもよい。
【0054】
前記工程d)が、前記第1および前記第2電極層を酸素雰囲気中でアニーリングし、該第2電極層の上に第1バリア層の酸化物を形成する工程を包含してもよい。
【0055】
前記工程d)が、PVD、CVD、MOCVDからなる群から選択されたプロセスを用いて、IrO2の第1バリア層を堆積する工程を包含してもよい。
【0056】
前記工程b)が、Irをおよそ50から200nmの範囲の厚さに堆積してもよい。
【0057】
前記工程c)が、Ptをおよそ10から200nmの範囲の厚さに堆積する工程を包含してもよい。
【0058】
前記工程b)およびc)が、IrとPtをあわせておよそ100から400nmの範囲の厚さに堆積する工程を包含してもよい。
【0059】
前記工程b)およびc)が、電子ビーム蒸着、CVD、PVD、およびMOCVDからなる群から選択されたプロセスで、およそ室温から500℃の温度範囲で前記第1および前記第2電極層を堆積することを包含してもよい。
【0060】
前記工程d)が、前記第1バリア層をおよそ5から50nmの範囲の厚さに形成する工程を包含してもよい。
【0061】
前記工程d)に続く工程であって、e)前記第1バリア層の上にPGO膜を形成する工程をさらに包含してもよい。
【0062】
前記工程e)が、およそ400から550℃の温度範囲で、MOCVDプロセスによっておよそ50から500nmの範囲の厚さにPGO膜を堆積する工程を包含してもよい。
【0063】
前記工程e)が、およそ10から100%の範囲でPb5Ge3O11相であるPGO膜を包含し、それにより小さなPGO結晶粒の形成が促進されてもよい。
【0064】
前記工程e)が、PGO材料の第2のPb3GeO5相を有するPGO膜を包含し、それにより、より大きいPGO結晶粒の形成が促進されてもよい。
【0065】
前記工程e)が、PGO材料であるc軸Pb5Ge3O11相をエピタキシャル成長する工程を包含してもよい。
【0066】
前記工程e)が、およそ50から500nmの範囲の厚さに前記PGO膜を形成する工程を包含してもよい。
【0067】
前記工程d)が、前記工程e)におけるMOCVDプロセスに備えて、およそ2000から4000sccmの流量、圧力はおよそ2から20torr、基板温度はおよそ400から550℃の範囲でおよそ5分から15分間、酸素をあらかじめ流してIrO2を形成し、それにより前記第1バリア層が本来の場所で形成される工程を包含してもよい。
【0068】
前記工程e)に続く工程であって、f)前記PGO膜の上に導電性膜上部電極を形成する工程をさらに包含し、キャパシタが形成されてもよい。
【0069】
前記工程f)が、1) 前記PGO膜の上に第3のPt電極層を形成する、サブ工程と、2) 該第3電極層の上に第4のIr電極層を形成する、サブ工程と、
を包含し、それにより強誘電体キャパシタが形成されてもよい。
【0070】
前記工程e)に続く工程であって、e1) 該工程e)において形成された前記PGO膜上に、IrO2の第3バリア層を形成し、それにより、該PGO膜と前記第3および前記第4電極層との間の界面を改良する工程をさらに包含してもよい。
【0071】
前記工程f)に続く工程であって、g) 酸素雰囲気中で前記第3および前記第4電極層をアニーリングする工程をさらに包含し、前記工程e1)が該工程g)の実行と同時に本来の場所でおきてもよい。
【0072】
前記工程e)の後、かつ、前記工程f)の前に、前記工程e1)を行い、該工程e1)は、PVD、CVD、MOCVDからなる群から選択された堆積方法でIrO2を堆積する工程を包含してもよい。
【0073】
【発明の実施の形態】
PGO相のPb5Ge3O11は約50の低い比誘電率をもち、PZTの1000およびSBTの300と比べて対照的である。低誘電率は1トランジスタ型メモリの用途において、プログラミング電圧を下げる際の主要因となる。鉛ゲルマネートは低対称の強誘電体材料である。自発分極は、およそ3〜5μC/cm2の値で1軸(c軸)方向のみに起こる。そのキュリー温度はおよそ177℃である。急冷、プリンティング、熱堆積、フラッシュ堆積、パルスエキシマレーザーアブレーション、dc反応性スパッタリング、そしてゾル−ゲル法のような多くの方法が、鉛ゲルマネート薄膜を作製するために用いられてきた。
【0074】
本発明は、有機金属化学気相成長法(MOCVD)によるPt/Ir下部電極上の鉛ゲルマネートの形成を開示する。
【0075】
(実験データ)
鉛ゲルマネート薄膜は、MOCVDプロセスでPt/TiN/SiO2/Si、Ir/Ti/SiO2/SiおよびPt/Ir/Ti/SiO2電極上に形成された。液体送達システムは、[Pb(thd)2]や[Ge(ETO)4]前駆体を成長チャンバへ届けるために用いられた。蒸発器の温度は約150〜200℃であった。[Pb(thd)2]と[Ge(ETO)4]のモル比は、およそ5:3、および基板温度は約400〜600℃であった。成長チャンバ内の圧力は、2〜20Torrと変化した。ArおよびO2の流量率は、それぞれ4000標準立方センチメートル毎分(sccm)と2000sccmであった。電極の特性をシート抵抗測定およびオージェ電子分光(AES)法によって研究した。PGO薄膜の微細構造および相は、それぞれ走査型電子顕微鏡法(SEM)とX線回折(XRD)によって決定した。膜の化学組成をエネルギー分散X線回折(EDX)によって決定した。膜の漏れ電流および誘電率をそれぞれ、HP4155−6精密半導体パラメータアナライザとKeithley182CVアナライザを用いて測定した。膜の強誘電特性を標準RT66Aテスタによって測定した。
【0076】
結果は、Pt下部電極上に堆積したPGO膜はより均一な傾向があり、その上c軸配向したPGO薄膜に必要な温度はより低い(450〜500℃)ことを示す。しかし、2次の相は、より低温でより簡単にPt基板上に形成される。これに対してIr電極上に堆積されたPGO薄膜は、核生成密度が低いためにより粗くなり、堆積温度がおよそ400〜500℃になると、Pb5Ge3O11相はランダムに配向する傾向にある。堆積温度を上げることによってc軸に配向したPGO薄膜が得られるが、大きな粒径のPb3GeO5の2次相もまた形成される。
【0077】
Ir/Ti電極は、Pt/Ti、Pt/TiO2またはPt/TiN電極よりも良好な密着性を有する。従って、電極表面の平滑性、PGO膜の均一性、抵抗性のあるバリア特性、および密着性の優れた点を兼ね備えるため、Pt層をIr/Ti上に堆積した。
【0078】
図1(a)−(c)は、ラピッドサーマルプロセス(RTP)中のPt/TiN、Ir/TiおよびPt/Ir/Ti電極のシート抵抗の変化を示す。Pt/TiN電極のシート抵抗は、550℃未満の温度でわずかに減少し、次いでTiN層が酸化し始める750℃まで増加する。類似した結果がPt/Ti電極で得られた。しかし、Ir/Ti電極のシート抵抗は焼きなまし点となる800℃に達するまで減少し続ける。これは、Ir結晶粒の成長およびさらなるバリア層の酸化が止まったことを示す。Pt/Ir/Ti電極に関して、シート抵抗は550℃まで減少し、次いで増加する。これは、バリア層のさらなる酸化を示している。
【0079】
図2(a)と2(b)は、異なる温度でアニーリングを行なった本発明の電極の深さのAES分析のプロファイルを示す。Pt/Ir/Ti電極の酸化メカニズムを研究するため、試料を550℃および650℃でアニーリングした。図2(b)のAESスペクトルから、O2中で5分間650℃でのアニーリング後、IrおよびPt層間で相互拡散が起こっていることを示し得る。同時にTi層が酸化する。従って、PtおよびIrの相互拡散がIr層のバリア特性を下げ得ると考えられる。高温アニーリング中、TiはPt/Ir層を透過して外に拡散され、一方酸素はPt/Ir層を透過して中に拡散され、Ti層の完全な酸化を引き起こす。
【0080】
一方、550℃でアニーリングされた試料は、図2(a)に示されるように全てのPt/Ir/Ti層の間で相互拡散は全くみられない。これは、550℃未満でアニーリングした場合、電極が安定したままであることを示している。しかし、Pt層の表面にまだ少量のIrO2があらわれていることを示し得る。IrO2は、後で堆積するPGO薄膜の表面状態を変える。
【0081】
図3(a)〜(c)は、本発明の1つの電極を含む、3つの電極の上に堆積したPGO薄膜の微細構造を示す図である。図3(a)から、Pt電極上に堆積したPGO膜は非常に均一であり、層状成長を示すことが分かる。膜は連続性があり、これは核生成密度が高いことを示す。XRDデータは、膜はc軸に配向したPb5Ge3O11相、加えて複数のPb3GeO52次相であることを示す。Pt電極上にc軸配向したPGO薄膜の堆積処理温度は、通常およそ400〜500℃である。
【0082】
図3(b)は、Ir基板上に堆積したPGO薄膜がより粗いことを示す。XRDデータは、好ましいc軸配向と複数のPb3GeO52次相を含む多結晶Pb5Ge3O11相であることを示す。Ir電極上の粗いPGO膜は、低い核生成密度と高い処理温度(500〜600℃)が原因となっている。Ir基板上のPGO膜質を改良するため、2段階堆積法を開発した。第1段階では、高い核生成密度を得るため400〜450℃でPGO膜の薄層を堆積する。第2段階では、c軸に配向したPGO膜を得るため約500〜600℃のより高温で連続的にPGO膜を堆積する。2段階堆積法により、連続した平滑な膜が得られる。第2段階はより高温で行なうので、大きな粒径のPb3GeO52次相の形成を防ぐのが困難である。
【0083】
図3(c)は、Pt/Ir基板上に堆積された純粋にc軸配向したPGO薄膜を示す。Pt/Ir上にPGO膜を堆積するために設定した処理温度は、PtまたはIrどちらかの電極上にPGO膜を堆積するために設定した温度の中間である。同様に、Pt/Ir電極上に堆積したPGO膜の均一性は、IrおよびPt電極上に堆積したPGO膜の均一性の中間である。これは、PtおよびIrの相互拡散による。Pt表面上の少量のIrO2が、Pt/Ir電極の表面状態を変化させる。さらに、Pt/Ir/Tiの密着性がPt/Ti、Pt/TiNおよびPt/TiO2電極よりもより良好であることが分かった。
【0084】
図4(a)〜(c)は、Pt上部電極の堆積の次に、図3(a)〜(c)の3つの電極上のPb5Ge3O11薄膜の強誘電特性を示す。図4(a)で示されるように、Pt下部電極上に堆積したPGO膜は、2Pr(分極電界(polarization field))が約2.04マイクロクーロン毎平方センチメートル(μC/cm2)であり、100キロボルト毎センチメートル(kV/cm)で漏れ電流は約4.5×10-7アンペア毎平方センチメートル(A/cm2)、および誘電率は約50である。
【0085】
Ir基板上により高温で堆積したPGO膜の粒径は、Pt電極上に堆積したPGO膜の粒径よりも大きい。その2Prは、約5.67μC/cm2とより大きくなり、100kV/cmで漏れ電流は2×10-6A/cm2、および誘電率は約100となる。しかし、図4(b)で示されるように、ヒステリシスループはPb3GeO52次相を経て歪曲する。
【0086】
Pt/Ir電極上に堆積した膜の粒径は、PtおよびIr電極上に堆積したPGO膜の粒径よりも小さい。その2Prは、約1.38μC/cm2となり、100kV/cmで漏れ電流は3.6×10-7A/cm2、および誘電率は45と小さくなる。図4(c)は、PGO薄膜の残留分極が粒径に強く依存することを示している。これに対して、漏れ電流はPGO膜質および電極特性の両方に依存している。
【0087】
図5は、本発明の多層電極である図3(c)の電極上に成長したPb5Ge3O11単相のXRDデータを示す。XRDデータは、膜がc軸に配向のあるPb5Ge3O11純粋(単相)薄膜であることを示す。
【0088】
Pt/Ir電極は電子ビーム蒸着、CVD、PVD、またはMOCVDプロセスで基板上に堆積され得る。第1段階は任意で、Tiの薄い層、好ましくは25nmの厚さを堆積する。第2段階は、イリジウムおよび白金層を連続して堆積することになっている。これら全ての堆積を、200〜300℃の適切な温度範囲で行う。
【0089】
薄いIrO2層はPGO膜を堆積する前に、MOCVD過程と同じ場所で形成され得る。前駆体を鉛ゲルマネート薄膜を堆積するために導入する直前に、チャンバはまず、ウエハ温度400〜550℃、2000〜4000sccm流量で数分間、酸素をMOCVD成長チャンバにあらかじめ流すことで安定化される。約100から500nmの厚さを有するc軸配向した鉛ゲルマネート(Pb5Ge3O11)薄膜は、400〜550℃のウエハ温度で得られる。白金上部電極、イリジウム電極、またIrO2電極は強誘電性キャパシタを形成するために堆積される。
【0090】
IrO2の厚さを、約10から30nmにとどめ得る。この厚さは疲労特性を改良するのに十分な厚さであり、また漏れ電流を非常に小さくし、下部電極の導電性を高めるのに十分薄い。
【0091】
図6〜8は、本発明の強誘電体デバイスの完成までの工程を示す。図6は、基板12を含む強誘電体デバイス10を示す。基板12は、シリコン、多結晶シリコン、二酸化ケイ素、シリコン−ゲルマニウム化合物からなる材料群から選択される。第1電極層14は貴金属を含み、基板12上に堆積される。典型的に、第1電極層14はIrで、その厚さ16はおよそ50から200nmの範囲である。厚さの幅は約100〜200nmの範囲が好ましく、150nmが最適である場合もある。
【0092】
第2電極層18は貴金属を含み、第1電極層14上に堆積される。第1電極層14および第2電極層18は、後で堆積される膜の密着性、バリア特性、および均一性を改良する。典型的に、第2電極層18はPtで、その厚さ20はおよそ10から200nmの範囲である。厚さは約10〜150nmの範囲が好ましく、本発明のいくつかの局面においては、50nmが最適である。第1および第2電極14/18を重ねあわせた厚さ22は、約100から400nmが好ましく、本発明のいくつかの局面においては200nmが最適である場合もある。
【0093】
第1バリア層24は、第2電極層18上に堆積される。第1バリア層24は、後に堆積される層との界面を改良し、第1および第2電極層14/18の中へ酸素が拡散するのを制限する。典型的に、第1バリア層はIrO2で、その厚さ26はおよそ5から50nmの範囲である。厚さ26は約10〜30nmが好ましく、約15nmが最適である。
【0094】
第2バリア層30は、基板12および電極層14ならびに18の間での相互拡散を最小化するため、基板12と第1電極層14の間に挿入される。第2バリア層30はまた、基板12と電極層14および18との間の密着性を改良する。第2バリア層30は、およそ10から100nmの範囲の厚さ32を有する。厚さ32は、約20から50nmの範囲が好ましく、本発明のいくつかの局面においては約25nmが最適である。第2バリア層30の材料は、Ti、Ta、TiN、TaN、および窒素と耐熱金属を含む3元窒化物からなる群から選択される。典型的に、3元窒化物はSiおよびAlからなる群から選択される第3の元素を含む。例えばTiSiN、TaSiN、およびTiAlNが挙げられる。
【0095】
図7は、強誘電体膜を有する図6の強誘電体デバイスを示す。鉛ゲルマネート(PGO)膜40を第1バリア層24上に堆積する。低い漏れ電流および疲労に対する耐性を有する強誘電体デバイス10が形成される。典型的に、PGO膜40はおよそ10から100%の範囲でPb5Ge3O11相であり、そのためより小さなPGO結晶粒の形成を促進する。本発明のいくつかの局面においては、PGO膜40はPGO材料の第2のPb3GeO5相をもち、そのため大きなPGO結晶粒の形成を促進する。本発明のいくつかの局面においては、PGO膜40はエピタキシャル成長したc軸Pb5Ge3O11相PGO材料である。PGO膜40の厚さ42はおよそ50から500mの範囲で、50から300nmが好ましく、100から200nmが最適である。
【0096】
図8は、図7の強誘電体デバイス10を示し、ここでキャパシタが形成される。強誘電体デバイス10はさらにPGO膜40上の導電性膜である上部電極50を包む。本発明のいくつかの局面においては、上部電極50はさらにPGO膜40上の第3電極層52、および第3電極層52上の第4電極層54を含む。それにより電極層14および18によって形成された層状電極に加えて、第2層状電極が形成される。
【0097】
層状上部電極を形成する場合、強誘電体デバイス10は典型的にPGO膜40および第3電極層52の間に挟まれる第3バリア層56をさらに含む。第3バリア層56はPGO膜40および第3ならびに第4電極層52/54との間の界面を改良する。第4電極層54はIrで、また第3電極層52はPtである。第3バリア層56はIrO2が好ましい。
【0098】
図9は、強誘電体デバイスの形成方法の工程を示すフローチャートである。工程100は、基板を提供する。工程101では、第2バリア層を基板上に形成する。第2バリアは、基板および電極層間の相互拡散を最小化し、さらに基板および電極層間の密着性を改良する。第2バリア層材料は、Ti、Ta、TiN、TaN、および窒素と耐熱金属を含む3元窒化物からなる群から選択される。典型的に、3元窒化物の第3元素は、SiおよびAlからなる群から選択される。第2バリアの厚さは、およそ10から100nmの範囲である。
【0099】
工程102では、第1電極層を第2バリア層の上に積み重ねて形成する。工程102は、Irをおよそ50から200nmの範囲の厚さに堆積することを包含する。工程104では、第2電極層を第1電極層の上に積み重ねて形成する。工程104は、Ptをおよそ10から200nmの範囲の厚さに堆積することを包含する。工程102および104は、IrとおよびPtをあわせておよそ100から400nmの範囲の厚さに堆積することを包含する。工程102および104は、およそ室温から500℃の温度範囲で、電子ビーム蒸着、CVD、PVD、およびMOCVD法からなる群から選択された方法によって、第1および第2電極層を堆積することを包含する。
【0100】
工程106では、第1バリア層を第2電極層上に形成する。工程106は、第1バリア層をおよそ5から50nmの範囲の厚さに形成することを包含する。工程108は形成物であり、つまりバリア層が後で堆積した層の界面を改良し、第1および第2電極層の中への酸素の拡散を制限する、強誘電体デバイスである。
【0101】
本発明のいくつかの局面において、工程106は第2電極層上の第1バリア層を酸化させるため、第1および第2電極層を酸素雰囲気中でアニーリングすることを包含する。あるいは、工程106はIrO2の第1バリア層を堆積するために、PVD、CVD、およびMOCVDからなる群から選択された方法を用いることを包含する。
【0102】
本発明のいくつかの局面において、工程106に続くさらなる工程がある。工程110は、PGO層を第1バリア層上に形成する。工程110は、MOCVD法によっておよそ400から550℃の温度範囲でおよそ50から500nmの範囲の厚さにPGO膜を堆積すること包含する。本発明いくつかの局面においては、工程110はおよそ10から100%の範囲で、Pb5Ge3O11であるPGO膜を含み、そのためより小さなPGO結晶粒の形成を促進する。本発明のいくつかの局面おいては、工程110は、PGO材料の2次のPb3GeO5相を有するPGO膜を含み、そのため大きなPGO結晶粒の形成を促進する。1次および2次相は、所望の強誘電性および強弾性に依存して変化する。PGO膜における大量の1次相は、結果として生じるデバイスが1トランジスタメモリに有用であるような、より小さな分極界を促進する。2次相の増加は、Pr値を大きくする。本発明のいくつかの局面においては、工程110は、PGO材料のc軸Pb5Ge3O11相のエピタキシャル成長を包含する。工程110は、およそ50から500nmの範囲の厚さのPGO膜を形成することを包含する。
【0103】
第1バリア層を形成する別の方法がある。工程106は、工程110で用いたMOCVD法の準備であるIrO2を形成することを包含する。安定化方法は、およそ2000から4000sccmの流量、およそ2から20torr(10torrが好ましい)の成長チャンバ内の圧力、およそ400から550℃の範囲の基板温度でおよそ5分から15分間、酸素をあらかじめ流す。この方法で、第1バリア層はPGO膜が堆積される直前に同じ場所で形成される。
【0104】
本発明のいくつかの局面においては、キャパシタが形成され、さらなる工程が工程110に続く。工程112はPGO膜上に導電膜の上部電極を形成する。工程112は、任意で準工程を包含する。工程112aは第3の、Pt電極層をPGO膜上に形成し、工程112bは第4の、Ir電極層を第3電極層上に形成し、それにより強誘電体キャパシタが形成される。工程112で層状上部電極が形成されると、さらなる工程が工程110に続く。工程110aは、IrO2の第3バリア層を工程110で形成されたPGO膜の上に積み重ねて形成し、それによりPGO膜と第3および第4電極層の間の界面が改良される。
【0105】
あるいはさらなる工程が工程112bに続く。工程114(図示せず)では、第3および第4電極層を酸素雰囲気中でアニーリングする。この方法において、工程114を行なうと同時に同じ場所で工程110aが行われる。次いで、別の工程110aは、工程110の後、および工程112の前に行われる。そして、工程110aはPVD、CVD、およびMOCVDからなる群から選択された堆積方法によって、IrO2を堆積することを包含する。工程116は形成物であり、つまり改良した疲労特性と漏れ電流特性を有するキャパシタである。
【0106】
【発明の効果】
本発明の強誘電体構造は単純かつ、簡単に製造される。Pt/Ir二重層は鉛ゲルマネート(Pb5Ge3O11)薄膜とともに用いられることが望ましい。基板への優れた密着性が生じると、酸素および鉛に対するバリア特性は優れたものになる。強誘電性は、この構造を用いることで漏れ電流に損害なく改良される。なぜなら、薄いIrO2層は鉛ゲルマネート(Pb5Ge3O11)薄膜のMOCVD処理中に同じ場所で形成されるからである。Pt/Ir電極を用いることで、c軸配向した鉛ゲルマネート(Pb5Ge3O11)薄膜を達成するために、相対的に低いMOCVD処理温度が必要とされる。Pt/Ir上部のMOCVDc軸配向した鉛ゲルマネート(Pb5Ge3O11)薄膜の温度範囲は、400から500℃である。さらに、イリジウム単層電極を用いることと比べて相対的に大きな核生成密度が得られる。それゆえ、鉛ゲルマネート(Pb5Ge3O11)薄膜は平滑な表面、均一な微細構造、および均一な強誘電特性を有する。
【0107】
さらに、PT/Ir電極がPGO膜とともに用いられる場合、ヒロックが抑制され得る。シート抵抗は単一酸化物下部電極および酸化物/白金電極と比べて、相対的に低い。最後に、この多層電極のシート抵抗変化は、単層白金電極および単層イリジウム電極に比べて、アニーリング中相対的に小さい。
【0108】
鉛ゲルマネート(Pb5Ge3O11)薄膜と結合して用いたPt/Ir層状電極を包含する強誘電体構造を提供する。電極は、基板に対して優れた密着性、および酸素と鉛に対するバリア特性を示す。MOCVD鉛ゲルマネート(Pb5Ge3O11)薄膜工程中に、同じ場所で形成される薄いIrO2層を用いることによって、漏れ電流に損害なく、強誘電性が改良される。Pt/Ir電極を用いることで、c軸配向した鉛ゲルマネート(Pb5Ge3O11)薄膜を達成するために、相対的に低いMOCVD処理温度が必要とされる。Pt/Ir上部のc軸配向した鉛ゲルマネート(Pb5Ge3O11)薄膜のMOCVDの温度範囲は、400〜500℃である。さらに、イリジウム単層電極を用いることと比べて、相対的に大きな核生成密度が得られる。従って鉛ゲルマネート(Pb5Ge3O11)薄膜は、平滑な表面、均一な微細構造、および均一な強誘電性を有する。上述の多層電極の強誘電体構造を形成する方法もまた提供される。
【0109】
上述の強誘電体構造は、金属強誘電体の金属酸化物シリコン(MFMOS)、金属強誘電体金属シリコン(MFMS)、金属強誘電体金属絶縁体シリコン(MFMIS)のような不揮発性メモリ、トランジスタ、キャパシタ、光学ディスプレイ、光スイッチ、焦電性赤外線センサ、圧電変換器、および表面弾性波(SAW)デバイスの製造に有効である。他の変形および実施形態が当業者に想起され得る。
【図面の簡単な説明】
【図1】図1(a)〜1(c)は、ラピッドサーマルプロセス(RTP)中のPt/TiN、Ir/TiおよびPt/Ir/Ti電極のシート抵抗の変化を示す図である。
【図2】図2(a)〜2(b)は、AES分析による、異なる温度でアニーリングを行なった本発明の電極の深さのプロファイルを示す図である。
【図3】図3(a)〜3(c)は、本発明の1つの電極を含む、3つの電極の上に堆積したPGO薄膜の微細構造を示す図である。
【図4】図4(a)〜4(c)は、Pt上部電極の堆積の次に、図3の3つの電極上のPb5Ge3O11薄膜の強誘電性を示す図である。
【図5】図3(c)の電極上に成長したPb5Ge3O11単相のX線回折データを示す図である。
【図6】本発明の強誘電体デバイスの完成の工程を示す図である。
【図7】本発明の強誘電体デバイスの完成の工程を示す図である。
【図8】本発明の強誘電体デバイスの完成の工程を示す図である。
【図9】強誘電体デバイスの形成方法の工程を示すフローチャートである。
【符号の説明】
10 強誘電体デバイス
12 基板
14 第1電極層
18 第2電極層
24 第1バリア層
30 第2バリア層
40 鉛ゲルマネート(PGO)膜
50 上部電極
52 第3電極層
54 第4電極層
56 第3バリア層
Claims (30)
- シリコン、多結晶シリコン、二酸化ケイ素、シリコンーゲルマニウム化合物からなる材料群から選択される基板と、
該基板上に設けられており、Ti、Ta、TiN、TaN、TiSiN、TaSin、TiAlNからなる群から選択される材料により形成された第2バリア層と、
該第2バリア層上に設けられており、Irによって形成された第1電極層と、
該第1電極層上に設けられており、Ptによって形成された第2電極層と、
該第2電極層上に設けられており、IrO 2 によって形成された第1バリア層と、
該第1バリア層上に設けられた鉛ゲルマネート(PGO)膜と、
該PGO膜上に設けられた導電性膜上部電極と、
を備える強誘電体デバイス。 - 前記第2バリア層が10から100nmの範囲の厚さを有する、請求項1に記載の強誘電体デバイス。
- 前記上部電極が、前記PGO膜上のPtの第3電極層と、該第3電極層の上のIrの第4電極層と、をさらに備える請求項1に記載の強誘電体デバイス。
- 前記PGO膜と前記第3電極層との間にIrO2の第3バリア層がさらに設けられている、請求項3に記載の強誘電体デバイス。
- 前記PGO膜が10から100%の範囲でPb5Ge3O11相である、請求項1に記載の強誘電体デバイス。
- 前記PGO膜が第2のPb3GeO5相を有する、請求項5に記載の強誘電体デバイス。
- 前記PGO膜がエピタキシャル成長されたc軸Pb5Ge3O11 相である、請求項5に記載の強誘電体デバイス。
- 前記PGO膜が、50から500nmの範囲の厚さを有する、請求項1に記載の強誘電体デバイス。
- 前記第1電極層が50から200nmの範囲の厚さを有し、前記第2電極層が10から200nmの範囲の厚さを有する、請求項1に記載の強誘電体デバイス。
- 前記第1電極と前記第2電極とをあわせた厚さが100から400nmである、請求項9に記載の強誘電体デバイス。
- 前記第1バリア層が5から50nmの範囲の厚さを有する、請求項1に記載の強誘電体デバイス。
- 基板上に強誘電体デバイスを形成する方法であって、
a)シリコン、多結晶シリコン、二酸化ケイ素、シリコンーゲルマニウム化合物からなる材料群から選択される基板の上にTi、Ta、TiN、TaN、TiSiN、TaSin、TiAlNからなる群から選択される材料により第2バリア層を形成する工程と、
b)該第2バリア層の上にIrによって第1電極層を形成する工程と、
c)該第1電極層の上にPtによって第2電極層を形成する工程と、
d)該第2電極層の上にIrO 2 によって第1バリア層を形成する工程と、
e)前記第1バリア層上に鉛ゲルマネート(PGO)膜を形成する工程と、
f)前記PGO膜上に導電性膜上部電極を形成する工程と、
を包含する方法。 - 前記第2バリア層が10から100nmの範囲の厚さである、請求項12に記載の方法。
- 前記工程d)が、前記第1および前記第2電極層を酸素雰囲気中でアニーリングすることによって、該第2電極層の上にIrO 2 を形成する工程を包含する、請求項12に記載の方法。
- 前記工程d)が、PVD、CVD、MOCVDからなる群から選択されたプロセスを用いて、IrO2 を堆積する工程を包含する、請求項12に記載の方法。
- 前記工程b)が、Irを50から200nmの範囲の厚さに堆積する工程を包含する、請求項12に記載の方法。
- 前記工程c)が、Ptを10から200nmの範囲の厚さに堆積する工程を包含する、請求項12に記載の方法。
- 前記工程b)およびc)が、IrとPtをあわせて100から400nmの範囲の厚さに堆積する工程を包含する、請求項12に記載の方法。
- 前記工程b)およびc)が、電子ビーム蒸着、CVD、PVD、およびMOCVDからなる群から選択されたプロセスで、室温から500℃の温度範囲で前記IrとPtを堆積することを包含する、請求項12に記載の方法。
- 前記工程d)が、前記第1バリア層を5から50nmの範囲の厚さに形成する工程を包含する、請求項12に記載の方法。
- 前記工程e)が、400から550℃の温度範囲で、MOCVDプロセスによって50から500nmの範囲の厚さにPGO膜を堆積する工程を包含する、請求項12に記載の方法。
- 前記工程e)が、10から100%の範囲でPb5Ge3O11相を形成する工程を包含する、請求項12に記載の方法。
- 前記工程e)が、第2のPb3GeO5相を形成する工程を包含する、請求項12に記載の方法。
- 前記工程e)が、c軸Pb5Ge3O11相をエピタキシャル成長する工程を包含する、請求項12に記載の方法。
- 前記工程e)が、50から500nmの範囲の厚さに前記PGO膜を形成する工程を包含する、請求項12に記載の方法。
- 前記工程d)が、前記工程e)におけるMOCVDプロセスに備えて、2000から4000sccmの流量、2から20torrの圧力、400から550℃の範囲の基板温度で、5分から15分間、酸素をあらかじめ流してIrO2を形成する工程を包含する請求項21に記載の方法。
- 前記工程f)が、
1) 前記PGO膜の上に第3のPt電極層を形成する、サブ工程と、
2) 該第3のPt電極層の上に第4のIr電極層を形成する、サブ工程と、
を包含する、請求項12に記載の方法。 - 前記工程e)に続く工程であって、
e1) 該工程e)において形成された前記PGO膜上に、IrO2の第3バリア層を形成する工程をさらに包含する、請求項12に記載の方法。 - 前記工程f)に続く工程であって、
g) 酸素雰囲気中で前記第3のPt電極層および前記第4のIr電極層をアニーリングする工程をさらに包含する、請求項28に記載の方法。 - 前記工程e1)は、PVD、CVD、MOCVDからなる群から選択された堆積方法でIrO2を堆積する工程を包含する、請求項28に記載の方法。
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